TW544904B - Semiconductor device and method of production of same - Google Patents

Semiconductor device and method of production of same Download PDF

Info

Publication number
TW544904B
TW544904B TW091112926A TW91112926A TW544904B TW 544904 B TW544904 B TW 544904B TW 091112926 A TW091112926 A TW 091112926A TW 91112926 A TW91112926 A TW 91112926A TW 544904 B TW544904 B TW 544904B
Authority
TW
Taiwan
Prior art keywords
semiconductor
hole
electrode pad
semiconductor substrate
opening
Prior art date
Application number
TW091112926A
Other languages
English (en)
Inventor
Naohiro Mashino
Mitsutoshi Higashi
Original Assignee
Shinko Electric Ind Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Ind Co filed Critical Shinko Electric Ind Co
Application granted granted Critical
Publication of TW544904B publication Critical patent/TW544904B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02371—Disposition of the redistribution layers connecting the bonding area on a surface of the semiconductor or solid-state body with another surface of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]

Description

五、發明説明（ 發明背景_ 發明範 本發明有關於一種半導舻一 〜政士 體70件及其製造方法；更特定 5之係有關於一種丰墓辦— 、疋 電極墊及… 及其製造方法，其中在通過 ^ ^ ^ 孔的側壁於一電極墊與一半導 體基材之間可確保足夠的絕緣。 U目關技曼鼓发 過去，安裝在-主板上的一半導體元件已 :7介板―r)，，的接線板上之… ^咸^要此中介板以對準半導體晶片與主板之電極端 曰但是若使用介板，半導體元件的厚度會增加該厚 度里，所以較佳盡量不使用此令介板，以符合近來降低電 子設備尺寸的需求。 -因此’近年來，已致力發展_種不需中介板的半導體 几件，第9A圖顯示相闕技藝之此半導體元件的剖視圖。 、相關技蟄的半導體元件101主要由一矽基材102構成 並且不具有中介板。矽基材102的一表面1〇。上已形成有一 電子元件形成層103，電子元件形成層1〇3包括一電晶體或 其他電子元件而與一通道孔電極墊11〇電性連接，一絕緣膜 104可防止通道孔電極墊11()或主電極墊1〇5與矽基材1〇2產 生電性連接。 半導體構件形成層103及通道孔電極墊11〇上已雄疊有 一 Si〇2膜106及一導線圖案1〇7，^〇2膜1〇6中開設有一通道 本紙張尺度適用㈣國家標準（⑽A4規格⑵〇χ297公董）
-…；------------參----- (請先閱讀背面之注意事項再塡寫本頁) 訂— #: 五、發明説明（2 ) 孔10 6 a ‘線圖案1 〇 7及通道孔電極塾11 〇經由此開口電性 連接。 通這孔電極墊110—體式設有主電極墊1〇5，並且，主 電極墊105及其下的矽基材102中開設有一通孔111。 通孔111為此型半導體元件的特徵特性並導出導線圖 案107外剷彺石夕基材1 〇2的其他表面1 ，導出其他表面 102b的導線圖案107係設有作為外部連接端子之焊料凸塊 108以對準主板（未圖示）端子的位置。 第9C圖為從第9A圖的箭頭a方向看到之半導體元件 1〇1的平面圖，為方便說明起見省略導線圖案1〇7。 通道孔106a為一寬直徑的圓形並在其底部暴露出通道 孔電極墊1 1 〇。 在第11圖剖面所示的既有半導體元件（LSI等）丨〇9内建 造一新結構，藉以製造半導體元件101。如同利用第n圖的 說明，主電極墊105亦設置於既有的半導體元件1〇9上，其 係為原始供焊線、打線成球（stud bump)等結合的位置，可 將訊號輸出及輸入並供應電力。 另一方面，通道孔電極墊110(第叱圖）係為_種新結構 且不設置在既有的半導體元件109中。另外新提供通道孔電 極墊no並在其上設置一寬直徑通道孔1〇仏藉以增加與導 線圖案107的接觸面積（第9A圖），並防止因為應力而與導線 圖案107剝離因而造成不良電性接觸。 利用此方式，相關技藝的半導體元件中，除了原來的 本主墊105外，新提供一通道孔墊11〇作為與導線圖案收 544904 A7 ___B7 五、發明説明（3 ) 產生電性連接之一部份並確保可靠的電性連接，一寬直徑 的圓形通道孔l〇6a係開設在通道孔電極墊11〇上方。 現在參照第9B圖，藉由矽基材1 〇2的一開口丨〇2c、絕 緣膜104的一開口 1〇4a及主電極墊1〇5的一開口 i〇5a來界定 通孔11。因此，在通孔111的侧壁，石夕基材^ 〇2及主電極塾 1〇5沿著側壁相距一高度D2而彼此絕緣。 但高度D2較小，故難以於通孔1U側壁上在矽基材1〇2 與主電極墊105之間確保足夠的絕緣。 並且，半導體元件101的製造程序亦有一種問題，參 照第10A及10B圖中相關技藝的半導體元件1〇1之剖視圖描 述此問題。 首先，製備處於第10A圖所示狀態的一矽基材，此狀 態中，絕緣膜104、主電極墊105及電子元件形成層1〇3係形 成於矽基材102上。 然後，如第10B圖所示，從主電極墊1〇5側發射一雷射 束，受雷射束打擊的部份係蒸發因此形成通&lu。 但在此方法中，主電極墊105及矽基材102的材料受到 雷射束所蒸發且蒸發料電材料㈣、、銅等）沉積在絕 緣膜HM關nHHa上，而具有使石夕基材1〇2與主電極墊1〇5 電性連接之危險。 曼述 本發明之一目的係提供一種具有一通孔之半導體元 件，此通孔係穿過一電極墊及一半導體基材，其中可在通 孔的側壁於電極墊及半導體基材之間確保足夠的絕緣。^ 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公着)
----------------0^----- (請先閲讀背面之注意事項再填寫本頁) 參 6 544904 五、發明説明（4 ) 本發明之另一目的係提供一種半導體元件之製造方 法’包括形成-通孔，此通孔穿過_電極塾及—半導體基 材，其中降低了電極墊與石夕基材電性連接之危險。" 為達成此目的，根據本發明第一型態提供一種半導體 凡件，此半導體元件係包含一半導體基材；一電子元件， 其形成於半導體基材的一表面上；-電極塾，其具有形成 於該一表面上且與該元件呈電性連接之一延伸部；一通 孔，其通過電極塾及半導體基材；一絕緣膜，其形成於半 導體基材的至少其他表面、通孔的一内壁、及包括延伸部 的電極墊上，一通道孔，其設置於電極墊的延伸部上之絕 緣膜中；及-導線圖案，其經由通孔及通道孔電性導出電 極塾外前往半導體基材的其他表面，該通孔在通過電極墊 的一部份具有比通過半導體基材的一部份更大之直徑。 一項實施例中，導線圖案亦電性導出電極墊外前往半 ‘體基材的一表面。可能將複數個這些半導體元件堆疊在 一起，並經由外部連接端子將各底半導體元件與頂半導體 元件之面對表面的導線圖案加以電性連接。 一項貫施例中，藉由與導線圖案呈電性連接之一導體 來充填通孔。可能堆疊複數個這些半導體元件，並經由外 部連接端子將充填在各底半導體元件及頂半導體元件之對 應通孔中的導體加以電性連接。 根據本發明之第二型態，提供一種半導體元件之製造 方法，此方法包含以下步驟··在一半導體基材的一表面上 形成一電子元件；形成與半導體基材的一表面上的元件呈 本紙張尺度適用中國_721()X297_ 1
----------------------會…： (請先閲讀背面之注意事項再填窝本頁) 訂· ·: 544904 五 、發明說明（ "連接之一電極墊；藉由圖案化在電極墊中形成一第一 開口；將具有比第-開口直徑更小直徑的一雷射束發射通 過第-開口以在半導體基材包括電子元件中形成一第二開 口’藉以由第一開口及第二開口界定一通孔；在半導體基 材的至少其他表面、通孔的一内壁、及電極塾包括延伸部 上形成-絕緣膜；藉由絕緣膜的圖案化來形成一通道孔以 暴露出電極墊的延伸部的一部份；在絕緣膜上及通道孔中 形成-導電膜；藉由導電膜的圖案化形成經過通孔及通道 孔從電極塾導往半導體基材的其他表面之—導線圖案。 較佳，在形成第一開口之步驟及形成第二開口之步驟 之間係包括一拋光半導體基材其他表面之步驟，以降 導體基材厚度。 訂 較佳藉由-雷射束開啟絕緣膜以進行形成通孔之步 -項實施例中’藉由形成導線圖案的步驟，形成導線 圖案使得電極墊亦電性導出到半導體基材的一表面，可提 供製備複數個半導體元件以及經過外部連接端子電性連: 半導體元件的導線圖案以多層堆疊半導體元件之步驟。 一項實施财，此方法包括在形成導電膜之^藉 性連接至導電膜的—導體來充填通孔之—步驟。可提 備複數個此料導體元相錄料料接端子電性連^ 自複數個半導體元件的對應通孔暴露出之導體以複數 疊半導體元件之步驟。 曰隹 _圖式簡單說！ 本紙張尺度適用中國國家標準（CNS) A4規格⑵〇χ297公爱） 544904 五、發明説明（6 可由較佳實施例的下列描述並參照圖式而更清楚地 得知本發明之上述及其他目的與特性，其中·· 第ΙΑ IB、1C圖為根據本發明一較佳實施例之一半導 體兀件的剖視圖，其中第1B圖為第^圖一圓形⑶的一部份 大Θ且第1C圖為第1B圖一圓形ic的一部份之放大 圖； 第2圖為第1A圖所示之根據本發明一實施例之一半導 體元件從第1A的A側觀看之平面圖； 第3圖為根據本發明一實施例之複數個半導體元件堆 疊成之一半導體模組的剖視圖，藉以獲得一立體性安裝結 構； 、口 訂 第4A至4Q圖為製造根據本發明一實施例的一半導體 兀件的步驟之剖視圖，其中第4P圖顯示放大之第4〇圖的圓 形4P部份； 第5圖為製備根據本發明一實施例進行堆疊之複數個 半導體元件的狀態之剖視圖； 第6圖為根據本發明一實施例在第4〖圖的步驟與第礼 圖的步驟之間進行形成一保護膜之一步驟的剖視圖·， 第7圖為根據本發明一實施例以一導體充填一通孔情 形的放大剖視圖； 第8圖為如第7圖所示以一導體充填通孔之複數個半 導體元件堆疊成的一半導體模組之剖視圖，藉以形成一立 體性安裝結構； 第9A及9C圖為相關技藝之一半導體元件的剖視圖及 本紙張尺度適用中國國家標準（CNS) A4規格（21〇><297公釐) 9 544904 五 、發明説明（ 平面圖，第9B圖為第9A圖的圓形叩部份之放大剖視圖； 第10A及10B圖為製造相關技藝之一半導體元件的剖 視圖；及 第11圖為一習知既有的半導體元件之剖視圖。 致隹實施例抵诫 下文參照圖式詳細描述本發明的較佳實施例。 ,根據本發明之一半導體元件係設有一半導體基材及 形，於半導體基材的-表面上之—電子元件。—個與此元 件呈電性連接之電極塾係形成於半導體基材的該表面上， 電極塾及半導體基材貫穿設有一通孔，一絕緣膜形成於該 通孔的内壁，此絕緣膜進一步形成於半導體基材的其他表 面上及電極塾上。 …絕緣膜中，形成於電極墊延伸部上的部份係設有一通 … 用於、、、二由通道孔及通孔將電極墊電性導往半導體基 材其他表面之一導線圖案係設置於半導體元件中。 土 特定言之，本發明中，較佳使通孔直徑在穿過電極墊 的部份（下文稱為“第一開口，，）中比穿過半導體元件的部份 (下文稱為“第二開口，，）更大。 」艮據此結構，相較於相關技藝中不論在任何位置均有 =定通孔直徑之結構，可能延長第—開口的近開端與第二 、曾 〗的距離’藉以在通孔側壁處充份確保電極墊與半 導體基材之間的絕緣。 /、 $線圖案可電性導出電性連接外前往半導體基 材的一表面。 本紙張尺度^
—----------會— (請先閲讀背面之注意事項再填寫本頁} 、一一ΰ 10 544904 五、發明説明（8 此情形中，在一垂直方向中製備複數個此等半導體元 件並經由外部連接端子電性連接各底半導體元件與頂半導 體疋件的面對表面之導線圖案，藉以獲得一立體性安裝結 構三因為各半導體元件的平面性尺寸比過去更小，此立、體 性安裝結構比起過去可在橫向保持小的展幅。 依此方式堆疊元件時，可藉由與導線圖案呈電性連接 之一導體來充填通孔。此情形中，位於從通孔露出位置之 導體係進行導線圖案的功能，所以不再需要形成導線圖 案，且可容易地堆疊頂與底半導體元件。 ^另一方面，根據本發明之一種製造半導體元件之方法 係包含以下步驟： (a) 在一半導體基材的一表面上形成一電子元件； (b) 形成一具有一延伸部且在半導體基材的一表面上 與元件呈電性連接之電極墊； (c) 藉由圖案化在電極墊中形成一第一開口； ⑷將具有比第-開口更小的直徑之一雷射束發射通 過第一開口而在包括電子元件的半導體基材中形成一第二 開口，藉以由第一開口及第二開口界定一通孔； ⑷在半導體基材的至少其他表面、㉟孔的一内壁、及 包括延伸部的電極墊上形成一絕緣膜； ⑴藉由絕緣膜的圖案化形成一通道孔以暴露出電極 塾的延伸部之一部份； (g) 在絕緣膜上及通道孔中形成一導電膜；及 (h) 藉由導電膜的圖案化來形成經過通孔及通道孔將 本紙張尺度適用中國國家標準（CNS) A4規格（21〇Χ297公爱） 544904 B7 A7 五、發明説明（9 電極塾電性導往半導體基材的其他表面之-導線圖案。 /艮據這些步驟中之步驟⑷及⑷，因為形成後將一 比弟-開口直控更小的直徑之雷射束發射通過第—開口， 第—開°及蒸發電極塾的材料，藉以減 丰蜍體基材及電極墊最後變成電性連接之危險。 —此外，根據上述步驟，獲得一種使第一開口直徑大於 弟二開口直徑之結構。如上文所描述，此結構 可充分確保通孔側壁處電極塾與半導體基材之間的絕緣: 亚且’步驟⑷及⑷之間可包括拋光半導體基材的其他 表面之-步驟，藉以降低半導縣材的厚度。 :、、、# Q為在形成第二開口之前降低半導體基材的厚 度，可藉由以一段短時間發射一雷射束來形成第二開口， 亚降低因為雷射束發射對於半導體基材造成之熱損害。並 且，因為雷射束的工作深度變淺，使雷射束的材料蒸發量 降低，並使材料蒸發與沉積在通孔中的量降低。因此可乾 淨地形成通孔。 並且可由一雷射束開啟絕緣膜藉以進行步驟（f)(在絕 緣膜中形成通道孔之步驟）。 弟A 1B、1 c圖為根據本發明一較佳實施例之^一半導 體兀件的剖視圖，第1B圖為第1A圖的圓形⑺區域之放大 Θ而第1C圖為第1B圖的圓形ic區域之放大圖。 如圖所不，半導體元件215設有一矽基材201(半導體基 材）’，此石夕基材2〇1的一表面2〇u設有一半導體構件形成層 202並在其中建造有一電晶體或其他電子元件。並且，半導 本紙張尺度適用巾國國家標準（CNS) Α4規格⑵0Χ297公幻
、\t — (請先閲讀背面之注意事項再填寫本頁) 12 544904 A7 ---------— B7 _ 五、發明説明（10 ) "" — 體構件形成層202上設有_電極墊211。雖然未圖示，電極 塾211與半導體構件形成層202中的-構件呈電性連接，電 極塾211及碎基材2()1之間具有構件形成層 202，編號204代 表保護半導體構件形成層2G2之—純化層，此層譬如由si〇2 組成。 編號212代表穿過電極墊211及矽基材201之一通孔，一 Si〇2膜209(絕緣膜）形成於其内壁上，si〇2膜2〇9亦形成於 矽基材201的其他表面2〇113上、電極墊211上及電極墊2^ 的延伸部21IX上。 電極墊211的延伸部211χ上之Si〇2膜2〇9係設有一通 這孔209a，電極墊211及以〇2膜上的一導線圖案214係經由 此通道孔209a電性連接。 參照第1B圖，通孔212係由第一開口 208及第二開口 2〇lc所界定，其中第一開口2〇8係為穿過電極，2U之部 份’而第二開口 2〇lc係為穿過矽基材201之部份。 本發明中，令第一開口 208的直徑R1大於第二開口 201c的直徑R2。具體言之，ri約為5〇至70微米，並令R2 小於R2或約為25至50微米。重要的是使Ri>R2，本發明不 限於上述數值。 根據此結構，相較於具有相同直徑R1及R2的情形，可 延長第一開口 208及第二開口 201c的近開端208a與2Old之 間的距離D1(第1C圖），因此可確保通孔212側壁處電極墊 211與矽基材201之間的充份絕緣。 圖示範例中，第二開口 201c形成推拔狀，但如同後文 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱〉 (請先閲讀背面之注意事項再填寫本頁) 、可丨 544904 A7 ~------- -^______ 五、發明説明（U ) " ' " --— 說明’這是因為由一雷射束形成第二開口2〇ic所致，形狀 不限於推拔狀，譬如，即使形成直線形狀的第二開口心 仍可獲得本發明的優點。 並且’圖示範例中，通孔212為中空狀，但如第7圖所 示，亦可由與導線圖案214電性連接之—導體217來充填通 孔212 ’此情形的導體2 17譬如可為銅。 另一方面，若注意第1A圖所示的導線圖案214，其形 成於Si〇2膜209上並經由通孔212延伸至矽基材2〇1的其他 表面201 b，‘線圖案214的功能係使電極墊2丨丨經由通道孔 209a及通孔2 12電性連接至其他表面2〇ib。 以此方式導出的導線圖案214的預定位置係設有作為 外部連接端子的焊料凸塊210,但外部連接端子不限於焊料 凸塊210 ’亦可採用打線成球或其他已知的外部連接端子。 藉由：!：干料凸塊210抵靠住主板端子塾（未圖示）的狀態 造成焊料凸塊210回流，將半導體元件215電性與機械性連 接在主板上。 半導體元件215可以此方式單獨使用或可如上述方式 堆疊使用。 第2圖為半導體元件215從第1A圖的a側觀看之平面 圖。 形成於表面201 a上的導線圖案214係設有一端子部份 2 14a ’此端子部份214a設置為電性導出電極墊211前往石夕基 材201的表面201 a。當垂直堆疊複數個半導體元件2 1 5時， 其係為可使頂半導體元件215提供的一焊料凸塊210、结合之 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐)
..........---- (請先閲讀背面之注意事項再填寫本頁) _訂丨 M4904 五、發明說明（u 、但在不需要堆疊時，並不需提供端子部份214a。 、匕方式堆宜的半導體元件21 5之剖視圖顯示於第3 圖，如第3圖所示，各頂與底半導體元件215的面對表面之 ^線圖案214係經由焊料凸塊训電性連接，此結構為一種 複數個半$體元件堆疊成之立體性安裝結構。各半導體 一 5的平面丨生尺寸係比習知技藝更小，所以此立體性結 構中，可能相較於習知技藝保持小的橫向展幅。這有助於 近年來半導體封裝的較高密度及較小尺寸。 请注意當如第7圖所示以一導體217充填通孔212時， 可使用從通孔212的開口 212a暴露出部份之導體2m而非 端子部份214a，所以並不需要位於設有焊料凸塊21〇的部份 上之導線圖案214以及端子部份214a，且可容易地堆疊半導 體讀2丨5。第8圖顯示依此方式堆疊半導體元件叫情形之 剖視圖。 接下來參Μ第4A至4Q圖說明上述半導體元件215的製 造方法，第4Α至4Q圖為不同製造步驟之半導體元件的剖視 圖。 首先，如第4Α圖所示，製備一矽基材2〇1(半導體基 材），此矽基材201為一用於產生大量半導體元件之基材（晶 圓）。 然後，如第4Β圖所示，一電晶體或其他電子元件形成 於矽基材201的一表面201a上。圖中，編號2〇2顯示設有半 導體構件的一半導體構件形成層。 然後，如第4C圖所示，一含鋁（第一金屬）的膜（未圖示 本紙張尺度適用中國國家標準（CNS)A4規格（210X 297公爱）
訂| (請先閲讀背面之注意事項再填寫本頁) 544904 A7 I ----------1_____ — 五、發明説明（13 ) 係形成於半導體構件形成層202上，且此膜係圖案化形成底 電極墊203，底電極墊203的厚度約為1微米，請注意若不用 紹’亦可以銅形成底電極墊2〇3。 因為底電極墊203及矽基材201之間設有半導體構件 I成層202 ’底電極墊2〇3位於石夕基材201上而不接觸石夕基材 201。並且，雖未特別顯示，底電極墊2〇3形成為與半導體 構件形成層202中的一導線層呈電性連接。 然後，如第4D圖所示，底電極墊2〇3及半導體構件形 成層202上已形成有由si〇2等構成之一鈍化層204。然後， 此鈍化層204係圖案化形成可暴露出底電極墊2〇3之一開口 204a。 請注意可從半導體製造商獲得處於第4D圖所示狀態 之產品，如第4D圖所示，設有底半導體電極墊2〇3或半導 體構件形成層202及鈍化層204等之半導體基材2〇1係為通 常由半導體製造商生產之一般基材，底電極墊2〇3原來僅作 為一種用於打線接合或接合外部連接端子（凸塊等）之電極 墊（相關技藝的範例中為主電極墊1 i 〇)。 然後，如第4E圖所示，一含心(鉻）的電源供給層2〇5a 係形成於鈍化層204及底電極墊203的暴露表面上，譬如由 噴濺形成電源供給層205a。 | 然後，如第4F圖所示，一第一光阻2〇6塗覆在電源供 | 給層205a上。適後，第一光阻206暴光及顯影以形成與鈍化 層204的開口 204a重疊之第一光阻開口 2〇仏。 然後’如第4G圖所示，以第一光阻開口施艸暴露出 _ ....... .................... 本紙張尺度適用中國國家標準（CNS) A4規格(210X297公釐) ---—- -16 -
.、?τ— (請先閲讀背面之注意事項再填寫本頁) 544904 A7 -----B7__ 五、發明説明（14 ) 的電源供給層205a浸入一電鑛溶液（未圖示）的狀態將電流 供應至電源供給層2〇5a，以形成鍍銅層205b。 然後，如第4H圖所示，移除第一光阻2〇6，然後選擇 性餘刻以移除已於第一光阻2〇6下形成之電源供給層 205a。以至今描述的步驟完成由電源供給層2〇5&及鍍銅層 2〇5b構成之頂電極墊2〇5，頂電極墊2〇5的厚度約為1至25 微米。 並且’本實施例中，底電極墊2〇3及頂電極墊2〇5形成 電極墊211，頂電極墊2〇5的一部份在第4H圖中往左延伸以 形成電極塾211的一延伸部211X。 然後，如第41圖所示，一第一光阻2〇7形成於鈍化層2〇4 及電極墊211的暴露表面上，並且，光阻2〇7暴光及顯影以 形成使電極墊211暴露出之一第二開口 2〇7a。 然後，如第4J圖所示，使用光阻2〇7作為一蝕刻遮罩以 將電極墊211圖案化並在電極墊211中形成一第一開口 208,此情形的蝕刻譬如為化學蝕刻或電漿蝕刻，請注意第 一開口的直徑R1約為50至70微米，但應根據電極墊211直 控適當地設定。 然後，如第4K圖所示，矽基材2〇1的其他表面2〇化拋 光以將矽基材201降低到約50至150微米。藉由此步驟獲得 幸父晚完成的半導體元件可變薄之優點，但當半導體元件不 必為薄型時則可省略此步驟。 然後，如第4L圖所示，一具有比第一開口 2〇8直徑Rl 更小直徑的雷射束係發射通過第一開口 2〇8。雷射的一範例 本紙張尺度適用中國國家標準（CNS) Α4規格（210Χ297公爱〉 (請先閲讀背面之注意事項再填寫本頁)
•、可I .#Γ 17 544904 A7 — - B7 五、發明説明（15 了~ —----— 巾/、有uv雷射、YAG雷射、或受激準分子雷射。雷射 I打擊的部份將蒸發，因此-第二開口㈣形成於石夕基材 中，此第二開口 2〇lc的直徑R2約為25至50微米。並且，通 孔212係由第一開口2〇8及第二開口 201c所界定。 错由在形成第一開口 208之後發射一具有比直徑ri更 小直徑的雷射束，可防止雷射束接觸第一開口 2〇8及蒸發電 極塾211的材料（紹或銅），藉以降低蒸發材料沉積在通孔 212的側壁上及電性連接矽基材2〇1與電極墊2ιι之危險。 此外，獲得一種使第一開口2〇8直徑R1大於第二開口 201c直徑R2之結構。如上述，此結構具有充份確保通孔η〕 側壁處電極墊211與矽基材2〇1之間的絕緣之優點。 並且，因為形成第二開口 2〇lc前在第4K圖步驟將矽基 材201降低厚度，可在一段短時間發射雷射束藉以形成第二 開口 201c,故可降低因為雷射束造成矽基材2〇1的熱損害。 並且，因為雷射束的工作深度變淺，使得雷射束蒸發 | 的矽量降低且蒸發與沉積在通孔212中的矽量亦降低，因此 可乾淨地形成通孔212。 請注意當通孔212中的矽沉積或熱損害並不重要時， 可省略第4K圖的步驟（降低矽基材2〇1厚度之步驟）。 並且，雖然圖示的第二開口201(：為推拔狀，這是因為 使用藉由一聚焦鏡片（未圖示）聚焦至一點的一雷射束而非 平行光的雷射束所致。第二開口 20 1 c不必為推拔狀，譬如， 即使第二開口 201 c形成直線狀仍可獲得本發明的優點。 並且，如第4L圖所示，可從矽基材2〇1的其他表面2〇ib 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐) ~
訂- (請先閲讀背面之注意事項再填寫本頁) 544904 A7 -—- _ B7__ 五、發明説明（16 ) " ~ 發射雷射束而非經由第一開口 2〇8發射雷射束藉以形成第 二開口 201c，即使進行此作用時，仍可防止雷射所蒸發的 碎 >儿積在電極塾211上。 尚且，可在第4K圖與第4L圖的步驟之間進行第6圖所 示的步驟，此步驟中，在鈍化層2〇4上、電極墊2ιι包括延 伸部21IX上、第一開口2〇8的側壁上、及自第一開口暴 露出之半導體構件形成層202上藉由化學氣相沉積（CVD) 形成一si〇2膜或其他保護膜216。在第4L圖的雷射處理時間 中，若因雷射束而發生雜屑或毛邊則予以清除（電漿清理或 化學清洗）。若如上述形成保護膜216，可在清理期間防止 損傷電極墊2 11或鈍化層204。 形成通孔212之後，進行第4M圖所示的步驟，此步驟 中，一Si〇2膜209(絕緣膜）形成於半導體基材2〇1的至少其 他表面201b上、通孔212的内壁上、及電極墊211包括延伸 部211乂上。譬如由化學氣相沉積（(：：¥1))形成以〇2膜2〇9。 凊注思為了如圖示將Si〇2膜209形成於半導體基材2〇1 的兩主表面上，譬如，首先，可將_Si〇2膜2〇9只形成於半 導體基材201的表面201a及通孔212的側壁上，然後8〖〇2膜 209形成於其他表面2〇lb上。 然後，如第4N圖所示，Si〇2膜209係圖案化形成通道 孑L 209a藉以暴露出電極墊211的延伸部21IX之一部份。 至於形成通道孔209a之方法，譬如，可形成一阻劑（未 圖示），此阻劑具有與Si〇2膜209上形狀對應之一開口，並 經由該開口選擇性蝕刻Si〇2膜，此時使用的蝕刻技袖^譬如 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐） 19 ------------------------ (請先閲讀背面之注意事項再填寫本頁} :η— 544904 A7 發明説明 為化學蝕刻或電漿蝕刻。 另一方法中，可能在應設有通道孔2〇9a之位置於以〇2 膜209上發射一雷射束，以使該部份蒸發藉以形成通道孔 209。譬如，可能相對於雷射束放置一光遮罩（未圖示），此 光遮罩具有與通道孔2〇9a對應的一形狀窗口，並藉由通過 此窗口的雷射束來開啟通道孔2〇%。 形成通道孔209a之後，進行第4〇圖所示的步驟，此步 驟中’導電膜213形成於Si〇2膜209上及通道孔209a中，導 電膜213的厚度約為1至2〇微米。 如第4P圖所示，導電膜213包含：喷濺形成的一Cr(鉻） 膜213a、亦由噴濺形成其上的一銅膜213b、及利用Cr(鉻） 膜213a及銅膜213b作為電源供給層形成的一鍍銅膜213c， 但是導電膜2 13的結構不限於此。譬如，亦可以喷賤形成一 鋁膜，並使用鋁膜作為一導電膜213。或者，可以噴濺形成 一 Cr(鉻）膜，然後利用無電極電鍍或電鍍在Cr(絡）膜上形成 一 Cu(銅）、Ni(鎳）、Au(金）或其他膜作為導電膜213。 请注意在圖示範例中，通孔212為中空狀，但本發明 不限於此，譬如，亦可能如第7圖放大所示厚厚地施加鍍銅 膜213c藉以將一銅構成的導體217充填於通孔212内。 充填方法並不限於上述方法，譬如，導電膜2 1 3亦可 幵> 成約1至20微米的厚度，然後形成一鍍阻層，此鍍阻層設 有只暴露出通孔212側壁之一開口，並將側壁電解性鑛銅以 由銅充填通孔212。此方法中，導電膜213並未變厚，故可 在一後續步驟中將導電層213細微地圖案化，請注意不論何 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公复） 20 544904 五 、發明説明（18 種方法，導體2 17均應與導電膜213電性連接。 然後描述不充填一導體217的 , 旧障形，但即使在充填導 體21 7犄仍可採用相同的步驟。 在形成導電層213之後，如第4Q圖所示，導電膜213圖 案化以形成導線圖㈣4’導線圖案214形成於發基材2〇ι 的兩主要表面鳥及雇上，兩主要表面2仏及雇的導 線圖案214經由通孔212電性連接。 然後，如第1A圖所示，石夕基材2〇1的其他表面2〇11?上 之導線圖案2M的預定位置係設有作為外部連接端子之焊 料凸塊2U)，然後將基材切割，藉以完成如第_所示的 半導體元件。 完成的半導體元件215可單獨安裝在一主板（未圖示） 上或可加以堆疊。 在堆豐時，如第2圖所示，端子部份214a設置於導線圖 案214上，如第5圖所示，製備複數個完成的半導體元件215。 然後，如第3圖所示，以焊料凸塊21〇抵靠住底半導體 兀件215的端子部份214a之狀態令焊料凸塊21〇回流。回流 之後，焊料凸塊215的溫度降低，藉以完成由大量堆疊的半 導體元件21 5構成之一立體性安裝結構的一半導體模組。 並且’當以導體217充填通孔212時，如第8圖戶斤示， 自通孔212的開口 212a暴露出之部份的導體217a係提供上 述端子部份214a的功能，所以不需要可提供焊料凸塊21〇 位置之導線圖案214及端子部份214a。 綜合本發明的效果，如上述，通孔的直徑在通過電極 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）
.訂· (請先閲讀背面之注意事項再填寫本頁) 544904 A7 一1 B7 五、發明5月（19 ) " ^^〜 墊的部份係比通過半導體元件的部份更大，所以可在通孔 側壁處充分確保電極墊與半導體基材之間的絕緣。 雖然已經參照圖示選用的特定實施例來描述本發 明’熟悉此技藝者瞭解顯然應可作多種修改，而不脫離本 發明之基本概念及範圍。 本揭示係有關於日本專利應用2〇〇1 _ 180893號的主 體，其揭示以引用方式整體明確併入本文中。 (請先閲讀背面之注意事項再填寫本頁) •訂— 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐) 22 544904 A7 B7 五、發明説明（20 ) 元件標號對照 101…半導體元件 205b...鍍銅層 102...矽基材 206…第一光阻 102a...表面 206a...第一光阻開口 102b...表面 207…第一光阻 102c···開口 207a...第二開口 103...電子元件形成層 208...第一開口 104...絕緣膜 208a...近開端 104a_._ 開口 209_..SiO2 膜 10 5...主電極整4 209a...通道孔 10 5 a ·…開口 210…焊料凸塊 106.._SiO2 膜 211...電極墊 10 6 a...通道孔 211X...延伸部 107...導線圖案 212...通孔 108…焊料凸塊 212a···開口 109...半導體元件 213...導電膜 110...電極墊 213a...Cr(鉻）膜 111...通孔 213b...銅膜 2 0 1碎基材 213c...鑛銅膜 201a...主要表面 214…導線圖案 201b...其他表面 214a...端子部份 201c…第二開口 215…半導體元件 202...半導體構件形成層 216...保護膜 203...底電極墊 217...導體 204·.·鈍化層 217a...導體 205a...電源供給層 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 23

Claims (1)

  1. 六、申請專利範圍 1. 一種半導體元件，其包含： 一半導體基材； 一電子元件，其形成於該半導體基材的一表面上； 一電極墊，其具有形成於該一表面上並與該電子 元件電性連接之一延伸部； 一通孔，其通過該電極墊及該半導體基材； 一絕緣膜，其形成於該半導體基材的至少其他表 面、該通孔的一内壁、及該電極墊包括該延伸部上； 一通道孔，其設置於該電極墊的延伸部上之絕緣 膜中； 一導線圖案，其經由該通孔及該通道孔而電性導 出該電極墊外前往該半導體基材的其他表面；及 該通孔具有在通過該電極墊的一部份比通過該半 導體基材的一部份更大之一直徑。 2·如申請專利範圍第旧之半導體元件，其中該導線圖 案亦電性導出該電極墊外前往該半導體基材的其他 表面二… 3· -種半導體模組，、錢^據申請專利範圍第2項之 後數個半導體元件，該等複數個半導體元件係堆疊在 一起並具有經由外部連接端子電性連接之各底半導 體元件及頂半導體元件的面對表面之導線圖案。 4·如申請專利範圍第旧之半導體元件，其中藉由與該 導線圖案電性連接之-導體來充填該通孔。 5· -種半導體模气4,根據申請專利範圍第4項 六、申請專利範園 數個半V體7L件構成，該等複數個半導體元件係堆疊 在-起並具有充填在經由外部連接端子電性連接之 各底半導體7L件及頂半導體元件的對應通孔中之導 6. 種半導體兀件之製造方法，其包含以下步驟： 在一半導體基材的一表面上形成一電子元件； 形成電才虽墊’丨具有一延伸部且與該半導體基 材的一表面上之電子元件呈電性連接； ㈣電極塾中藉由圖案化形成—第—開口； 藉由將具有比該第-開口直徑更小的直徑之一雷 射束么射通過4第—開σ，在包括該電子元件的半導 體基材中形成—第二開σ，藉以由該第―開口及該第 一開口界定一通孔； 在該半導體基材的至少其他表面、該通孔的一内 壁、及該電極墊包括該延伸部上形成一絕緣膜； 將該絕緣膜圖案化藉以形成一通道孔而暴露出該 電極墊的延伸部之一部份； 在該絕緣膜上及該通道孔中形成一導電膜；及 。亥V電膜圖案化藉以形成經過該通孔及該通道孔 將該電極墊電性導往該半導體基材的其他表面之一導 線圖案。 如申請專利範圍第6項之半導體元件之製造方法，其 中該形成第-開口之步驟及該形成第二開口之步驟 之間係包括拋光該半導體基材的其他表面以降低該 N申請專利範圍 8. 半導體基材的厚度之_步驟。 如申請專利範圍第 朴 弟員之+導體元件之製造方法，其 藉由㈤身于束開啟該絕緣膜來進行該形成通道孔 之步驟。 9. 10. ^月專利视圍第6項之半導體元件之製造方法，其 中藉由為％成導線圖案之步驟形成該導線圖案，使該 電極塾«料㈣面。 -料導體模組之製造方法、幾勞下步驟： 藉由根據中請專利範圍第9項法製備複數個 半導體元件及 11. 、經由外部連接端子電性連接該半導體元件的導線 圖案而以複數個層堆疊該等半導體元件。 如申請專利範圍第6項之半導體元件之製造方法，其 包括以下步驟··在該形成該導電膜之步驟後，藉由電 性連接至該導電膜之一導體來充填該通孔。 12. 種半‘體模組之製造方_彳；秦臭^含以下步驟：製 備藉由根據申請專利範圍第產生的複數個 半導體元件及 、謂 經由外部連接端子將從該等複數個半導體元件的 對應通孔的開口暴露出之導體加以電性連接而以複數 個層堆疊該等半導體元件。 本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公董）
TW091112926A 2001-06-14 2002-06-13 Semiconductor device and method of production of same TW544904B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001180893A JP4053257B2 (ja) 2001-06-14 2001-06-14 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW544904B true TW544904B (en) 2003-08-01

Family

ID=19021242

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091112926A TW544904B (en) 2001-06-14 2002-06-13 Semiconductor device and method of production of same

Country Status (5)

Country Link
US (1) US6703310B2 (zh)
EP (1) EP1267402B1 (zh)
JP (1) JP4053257B2 (zh)
CN (1) CN100364092C (zh)
TW (1) TW544904B (zh)

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002373957A (ja) * 2001-06-14 2002-12-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US7548430B1 (en) 2002-05-01 2009-06-16 Amkor Technology, Inc. Buildup dielectric and metallization process and semiconductor package
US9691635B1 (en) 2002-05-01 2017-06-27 Amkor Technology, Inc. Buildup dielectric layer having metallization pattern semiconductor package fabrication method
JP4322508B2 (ja) 2003-01-15 2009-09-02 新光電気工業株式会社 半導体装置の製造方法
JP2004349593A (ja) 2003-05-26 2004-12-09 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4280907B2 (ja) * 2003-05-26 2009-06-17 セイコーエプソン株式会社 半導体装置及びその製造方法
US6934065B2 (en) * 2003-09-18 2005-08-23 Micron Technology, Inc. Microelectronic devices and methods for packaging microelectronic devices
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7583862B2 (en) * 2003-11-26 2009-09-01 Aptina Imaging Corporation Packaged microelectronic imagers and methods of packaging microelectronic imagers
US7211289B2 (en) * 2003-12-18 2007-05-01 Endicott Interconnect Technologies, Inc. Method of making multilayered printed circuit board with filled conductive holes
JP4258367B2 (ja) * 2003-12-18 2009-04-30 株式会社日立製作所 光部品搭載用パッケージ及びその製造方法
US7253397B2 (en) * 2004-02-23 2007-08-07 Micron Technology, Inc. Packaged microelectronic imagers and methods of packaging microelectronic imagers
US10811277B2 (en) 2004-03-23 2020-10-20 Amkor Technology, Inc. Encapsulated semiconductor package
US11081370B2 (en) 2004-03-23 2021-08-03 Amkor Technology Singapore Holding Pte. Ltd. Methods of manufacturing an encapsulated semiconductor device
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US8092734B2 (en) * 2004-05-13 2012-01-10 Aptina Imaging Corporation Covers for microelectronic imagers and methods for wafer-level packaging of microelectronics imagers
US7253957B2 (en) * 2004-05-13 2007-08-07 Micron Technology, Inc. Integrated optics units and methods of manufacturing integrated optics units for use with microelectronic imagers
US20050275750A1 (en) 2004-06-09 2005-12-15 Salman Akram Wafer-level packaged microelectronic imagers and processes for wafer-level packaging
US7498647B2 (en) * 2004-06-10 2009-03-03 Micron Technology, Inc. Packaged microelectronic imagers and methods of packaging microelectronic imagers
US7262405B2 (en) * 2004-06-14 2007-08-28 Micron Technology, Inc. Prefabricated housings for microelectronic imagers
US7199439B2 (en) * 2004-06-14 2007-04-03 Micron Technology, Inc. Microelectronic imagers and methods of packaging microelectronic imagers
US7294897B2 (en) * 2004-06-29 2007-11-13 Micron Technology, Inc. Packaged microelectronic imagers and methods of packaging microelectronic imagers
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
DE102004031878B3 (de) * 2004-07-01 2005-10-06 Epcos Ag Elektrisches Mehrschichtbauelement mit zuverlässigem Lötkontakt
US7416913B2 (en) * 2004-07-16 2008-08-26 Micron Technology, Inc. Methods of manufacturing microelectronic imaging units with discrete standoffs
US7189954B2 (en) * 2004-07-19 2007-03-13 Micron Technology, Inc. Microelectronic imagers with optical devices and methods of manufacturing such microelectronic imagers
US7402453B2 (en) * 2004-07-28 2008-07-22 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
US20060023107A1 (en) * 2004-08-02 2006-02-02 Bolken Todd O Microelectronic imagers with optics supports having threadless interfaces and methods for manufacturing such microelectronic imagers
US7364934B2 (en) * 2004-08-10 2008-04-29 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
US7223626B2 (en) * 2004-08-19 2007-05-29 Micron Technology, Inc. Spacers for packaged microelectronic imagers and methods of making and using spacers for wafer-level packaging of imagers
US7397066B2 (en) * 2004-08-19 2008-07-08 Micron Technology, Inc. Microelectronic imagers with curved image sensors and methods for manufacturing microelectronic imagers
US7115961B2 (en) * 2004-08-24 2006-10-03 Micron Technology, Inc. Packaged microelectronic imaging devices and methods of packaging microelectronic imaging devices
US7429494B2 (en) * 2004-08-24 2008-09-30 Micron Technology, Inc. Microelectronic imagers with optical devices having integral reference features and methods for manufacturing such microelectronic imagers
US7425499B2 (en) * 2004-08-24 2008-09-16 Micron Technology, Inc. Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
US20060043534A1 (en) * 2004-08-26 2006-03-02 Kirby Kyle K Microfeature dies with porous regions, and associated methods and systems
US7276393B2 (en) * 2004-08-26 2007-10-02 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
SG120200A1 (en) * 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US20070148807A1 (en) * 2005-08-22 2007-06-28 Salman Akram Microelectronic imagers with integrated optical devices and methods for manufacturing such microelectronic imagers
US7511262B2 (en) * 2004-08-30 2009-03-31 Micron Technology, Inc. Optical device and assembly for use with imaging dies, and wafer-label imager assembly
US7646075B2 (en) * 2004-08-31 2010-01-12 Micron Technology, Inc. Microelectronic imagers having front side contacts
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7279407B2 (en) 2004-09-02 2007-10-09 Micron Technology, Inc. Selective nickel plating of aluminum, copper, and tungsten structures
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7214919B2 (en) * 2005-02-08 2007-05-08 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
US7303931B2 (en) * 2005-02-10 2007-12-04 Micron Technology, Inc. Microfeature workpieces having microlenses and methods of forming microlenses on microfeature workpieces
US20060177999A1 (en) * 2005-02-10 2006-08-10 Micron Technology, Inc. Microelectronic workpieces and methods for forming interconnects in microelectronic workpieces
US8278738B2 (en) * 2005-02-17 2012-10-02 Sharp Kabushiki Kaisha Method of producing semiconductor device and semiconductor device
US7190039B2 (en) * 2005-02-18 2007-03-13 Micron Technology, Inc. Microelectronic imagers with shaped image sensors and methods for manufacturing microelectronic imagers
US7485967B2 (en) * 2005-03-10 2009-02-03 Sanyo Electric Co., Ltd. Semiconductor device with via hole for electric connection
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
DE102005042072A1 (de) * 2005-06-01 2006-12-14 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von vertikalen elektrischen Kontaktverbindungen in Halbleiterwafern
JP4698296B2 (ja) * 2005-06-17 2011-06-08 新光電気工業株式会社 貫通電極を有する半導体装置の製造方法
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US20060290001A1 (en) * 2005-06-28 2006-12-28 Micron Technology, Inc. Interconnect vias and associated methods of formation
JP4758712B2 (ja) 2005-08-29 2011-08-31 新光電気工業株式会社 半導体装置の製造方法
DE102005042074A1 (de) * 2005-08-31 2007-03-08 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von Durchkontaktierungen in Halbleiterwafern
JP4828182B2 (ja) * 2005-08-31 2011-11-30 新光電気工業株式会社 半導体装置の製造方法
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7288757B2 (en) * 2005-09-01 2007-10-30 Micron Technology, Inc. Microelectronic imaging devices and associated methods for attaching transmissive elements
US7622377B2 (en) * 2005-09-01 2009-11-24 Micron Technology, Inc. Microfeature workpiece substrates having through-substrate vias, and associated methods of formation
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7772115B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods for forming through-wafer interconnects, intermediate structures so formed, and devices and systems having at least one solder dam structure
US7452743B2 (en) * 2005-09-01 2008-11-18 Aptina Imaging Corporation Microelectronic imaging units and methods of manufacturing microelectronic imaging units at the wafer level
JP4536629B2 (ja) * 2005-09-21 2010-09-01 新光電気工業株式会社 半導体チップの製造方法
JP5222459B2 (ja) 2005-10-18 2013-06-26 新光電気工業株式会社 半導体チップの製造方法、マルチチップパッケージ
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US8021981B2 (en) * 2006-08-30 2011-09-20 Micron Technology, Inc. Redistribution layers for microfeature workpieces, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US7812461B2 (en) 2007-03-27 2010-10-12 Micron Technology, Inc. Method and apparatus providing integrated circuit having redistribution layer with recessed connectors
JP2008305938A (ja) * 2007-06-07 2008-12-18 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2009055004A (ja) * 2007-08-24 2009-03-12 Honda Motor Co Ltd 貫通配線構造
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US8084854B2 (en) * 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
US8138577B2 (en) * 2008-03-27 2012-03-20 Hong Kong Applied Science And Technology Research Institute Co., Ltd. Pulse-laser bonding method for through-silicon-via based stacking of electronic components
US7741156B2 (en) * 2008-05-27 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming through vias with reflowed conductive material
JP2010040862A (ja) * 2008-08-06 2010-02-18 Fujikura Ltd 半導体装置
US7872332B2 (en) 2008-09-11 2011-01-18 Micron Technology, Inc. Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods
US8030780B2 (en) 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
JP5308145B2 (ja) 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
JP5471268B2 (ja) * 2008-12-26 2014-04-16 大日本印刷株式会社 貫通電極基板及びその製造方法
US20100194465A1 (en) * 2009-02-02 2010-08-05 Ali Salih Temperature compensated current source and method therefor
JP5330863B2 (ja) * 2009-03-04 2013-10-30 パナソニック株式会社 半導体装置の製造方法
KR20100110613A (ko) * 2009-04-03 2010-10-13 삼성전자주식회사 반도체 장치 및 그 제조방법
JP5574639B2 (ja) * 2009-08-21 2014-08-20 三菱電機株式会社 半導体装置およびその製造方法
KR101078740B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 스택 패키지 및 그의 제조방법
TWI455271B (zh) * 2011-05-24 2014-10-01 矽品精密工業股份有限公司 半導體元件結構及其製法
US9076664B2 (en) * 2011-10-07 2015-07-07 Freescale Semiconductor, Inc. Stacked semiconductor die with continuous conductive vias
US8796822B2 (en) 2011-10-07 2014-08-05 Freescale Semiconductor, Inc. Stacked semiconductor devices
EP2838114A3 (en) * 2013-08-12 2015-04-08 Xintec Inc. Chip package
US9082757B2 (en) 2013-10-31 2015-07-14 Freescale Semiconductor, Inc. Stacked semiconductor devices
US10002653B2 (en) 2014-10-28 2018-06-19 Nxp Usa, Inc. Die stack address bus having a programmable width

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5710251A (en) * 1980-06-20 1982-01-19 Toshiba Corp Semiconductor device
JPS59110141A (ja) * 1982-12-15 1984-06-26 Fuji Electric Co Ltd 半導体装置の製造方法
US5065228A (en) * 1989-04-04 1991-11-12 Olin Corporation G-TAB having particular through hole
US5527741A (en) * 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
WO1996013062A1 (en) * 1994-10-19 1996-05-02 Ceram Incorporated Apparatus and method of manufacturing stacked wafer array
US5874770A (en) * 1996-10-10 1999-02-23 General Electric Company Flexible interconnect film including resistor and capacitor layers
US6054761A (en) * 1998-12-01 2000-04-25 Fujitsu Limited Multi-layer circuit substrates and electrical assemblies having conductive composition connectors
RU2134466C1 (ru) * 1998-12-08 1999-08-10 Таран Александр Иванович Носитель кристалла ис
US6039889A (en) * 1999-01-12 2000-03-21 Fujitsu Limited Process flows for formation of fine structure layer pairs on flexible films
JP2000246475A (ja) * 1999-02-25 2000-09-12 Seiko Epson Corp レーザ光による加工方法
JP4438133B2 (ja) * 1999-08-19 2010-03-24 シャープ株式会社 ヘテロ接合型バイポーラトランジスタおよびその製造方法
IL133453A0 (en) * 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby

Also Published As

Publication number Publication date
CN100364092C (zh) 2008-01-23
JP4053257B2 (ja) 2008-02-27
JP2002373895A (ja) 2002-12-26
US6703310B2 (en) 2004-03-09
US20020190371A1 (en) 2002-12-19
EP1267402A2 (en) 2002-12-18
CN1392611A (zh) 2003-01-22
EP1267402A3 (en) 2005-09-28
EP1267402B1 (en) 2013-03-20

Similar Documents

Publication Publication Date Title
TW544904B (en) Semiconductor device and method of production of same
TW548826B (en) Semiconductor device and method of production of same
TW560234B (en) Wiring substrate for small electronic component and manufacturing method
TW508789B (en) Semiconductor device and fabrication method, circuit substrate and electronic machine therefor
TW554651B (en) Multi-layer wiring substrate and manufacturing method thereof
JP2016051834A (ja) プリント配線基板およびその製造方法
JPH08148530A (ja) リードフレームとその製造方法
TW200405486A (en) Method for producing wiring substrate
US6221749B1 (en) Semiconductor device and production thereof
JP2011228737A (ja) 配線基板、及び半導体装置
KR101382811B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP2019140174A (ja) プリント配線板およびプリント配線板の製造方法
CN106664795A (zh) 结构体及其制造方法
TW486799B (en) Semiconductor device and its manufacturing method
JPH09213863A (ja) リードフレームの製造方法
JP2002118204A (ja) 半導体装置、並びに半導体搭載用基板及びその製造方法
JP2005057264A (ja) パッケージ化された電気構造およびその製造方法
KR100828027B1 (ko) 스택형 웨이퍼 레벨 패키지 및 그의 제조 방법, 및 웨이퍼레벨 스택 패키지 및 그의 제조 방법
US7193297B2 (en) Semiconductor device, method for manufacturing the same, circuit substrate and electronic device
JP2021022685A (ja) プリント配線板およびプリント配線板の製造方法
KR20020071753A (ko) 반도체 장치를 검사하기 위한 프로브및 그 제조 방법
JP3246959B2 (ja) バンプを備えた回路基板及びその製造法
JP2001068513A (ja) 半導体装置
JP2002343925A (ja) マルチチップモジュールの製造方法
JP5442192B2 (ja) 素子搭載用基板、半導体モジュール、および、素子搭載用基板の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees