TW408332B - Semiconductor memory and method for controlling programming the same - Google Patents

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A7 4Q83S2 五、發明説明（1 ) 發明背景 本發明係關於一種半導體記憶裝置及其窝入控制方法， 特別是關於一種電可重窝的非揮發性半導體記憶裝置及其 .窝入控制方法、寫入後的驗證讀出控制方法。 本申請案根據日本專利申請案No.9-203260，1997年7月 29曰提出申請及日本專利申請案n〇 1〇_〇〇〇745，1998年1 月6曰提出申請’於此處加入其内容作爲參考。 作爲半導體記憶裝置之—，習知的是可電重寫的 EEPROM(電可抹除可程式唯讀記憶在EEpR〇M方面， .排列多數由I個或多數記憶胞構成的記憶胞單元（反及型記 憶單元、反或型記憶胞單元、及型記憶胞單元、數位輸入 反或型記憶胞單元等），構成記憶胞陣列。其中尤以串聯 連接多數個記憶胞而構成反及型記憶胞單元的反及型胞型 EEPROM ’作爲可高積集化者受人矚目。 反及型胞型EEPROM之1個記憶胞單元具有場效電晶體金 屬氧化物半導體（FETMOS)構造：在半導體基板上透過絕 緣膜層疊浮動閘（電荷儲存層）和控制閘；多數個記憶胞以 鄰接兄憶胞彼此共有源極；汲極的形串聯連接而構成反及 經濟部中央標举局貝工消费合作社印製 型記憶胞單元。矩陣排列這種反及型記憶胞單元而構成記 憶胞陣列。 排在記憶胞陣列的列方向的反及型記憶胞單元一端側的 汲極分別透過選擇閘電晶體共同連接於位元線，他端側源 極也透過選擇閘電晶體連接於共同源極線。記憶胞電晶體 之控制閘線及選擇閘電晶體之閘極在記憶胞陣列的行方向 -4 * 本紙張尺度適用中國國私標举（CNS )，\4規枯（210+Z 297公处） A7 40833^ 五、發明説明（2) 分別共同連接作爲字元線（控制閘線）、選擇閘線。 這種反及型胞型EEPROM在以下文獻等被發表：K. -D. Suh et al., "A 3.3 V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme," IEEE J. Solid-State Circuits, vol.30, pp. 1149-1 156, Nov. 1996. (X^fel) ' Y. Iwata et al., "A 35ns Cycle Time 3.3 V only 32Mb nand Flash eeprom ," IEEE J. Sold-State Circuits, vol.30, pp.1157-1164, Nov, 1995.(文獻2)。 以下，就文獻1所揭示的習知例之反及型胞型EEPROM， 一面參照圖1(文獻1之圖1)及圖2(文獻1之圖3)，一面加 .以介紹。 圖1爲顯示習知例之反及型胞型EEPHOM之記憶胞陣列結 構的方塊圖。在圖1中，10表示反及型胞，BSEL表示塊選 擇信號’ CG0~CG15表示共同閘極線，双1^~\\^15表示字元 線，BLG〜BL4243表示位元線，SSL表示位元線側的選擇閘 線，GSL表示源極線側的選擇閘線，S/A表示頁緩衝器一 部分（感測放大電路）。 圖2A爲顯示圖1中之反及型記憶胞結構，圖2B爲顯示其 抹除動作、讀出動作、寫入（程式）動作之偏壓狀態之圖。 經濟部中央標洚局員工消资合作社印^ 在圖2B中，BULK表示形成於η型半導體基板内的p井， 下表示浮動狀態。 在圖1、圖2Α、2Β中’反及型胞1 〇串聯連接由具有浮動 閘和控制閘的Ν通道MOSFET構成的多數個胞電晶體，一 端側的汲極透過選擇閘用的NMO S電晶體連接於位元線 -5- 用中國國家標準（CNS > Λ4«ΜΜ 21^ 297公垃)~~~ A7 經濟·邵中央標隼局貝工消贽合作社印狀 408S32 五、發明説明（3 ) B L，他端侧的源極透過選擇閘用的NM〇s電晶體連接於共 同源極線。 各電晶體形成於同一井基板上，記憶胞之控制電極連接 於在行万向連續配設的字元線WLq〜WLi5，位元線侧的選 擇電晶體I控制電極連接於選擇.閘線SSL ,源極線侧的選 擇電晶體之控制電極連接於選擇閘線GSL。 胞電晶體分別具有與保持的資料相應的臨界値。反及型 快閃記憶體的情況，通常將胞電晶體變成空乏型（D型）的 狀.定義成"1"資料的保持狀態（抹除狀態），將胞電晶體 變成加強型（E型）的狀態定義成’1〇”資料的保持狀態（寫入 狀態）。此外，使保持"〗，，資料的胞電晶體之臨界値在正方 向移位，以保持"〇，_資料，將此稱爲寫入動作，使保持 資料的胞電體之喘界値在負方向移位，以保持"〗"資 料’將此無爲抹除動作。 抹除動作時，使共同閘極線(：〇〇〜(；：(315接地。選擇塊之塊 選擇信號BSEL之邏輯電平成爲"H"(電源電壓），非選擇塊 之塊選擇信號之邏輯電平維持"L"(接地電位）。因此，選 擇塊之字元線成爲接地電位，非選擇塊之字元線變成浮動 狀態。 其次，2 i V、3 ms之抹除脈衝施加於主體（bulk)(胞電晶 體之卩井）。其結果，在選擇塊，抹除電壓（21 V)施加於主 體和字元線之間，浮.動.閘中的電子因FN(F〇wier-Nordheim ’福勒—諾德海姆）隧道電流而跑到胞之p井中， 胞疋臨界電壓成爲大約-3 V。在反及型快閃記憶方面，過 -6 - 本紙張尺度適财關幻il^NS) Λ4^ (21QX29^；j7 (請先間讀背面之迕意事^-再填寫本頁)

A7 408832 五、發明説明（4 ) 抹除不成爲問題，所以胞在一次抹除脈衝被_3 v程度強 (deliberately)抹除。 (請先閱讀背面之，，¾意事項再填fcT本頁) 另一方面’在非選擇塊，因浮動狀態的字元線和胞之p 井的電容耦合而不受抹除脈衝的影響。塊選擇信號bsel 輸入的電晶體之源極、該源極和多晶梦的字元線之間的金 屬配線及多晶矽的字元線連接於浮動狀態的字元線。由連 接於浮動狀態的字元線的電容計算此字元線和通道間的電 容耦合比（耦合比）。 就此電容而1：，有電晶體之源極接合電容 '源極和閘極 之疊加電容、多晶矽和金屬配線之場上的電容、多晶矽的 字元線和胞之井區域井）的電.容等，但字元線和胞之p井 的電容對於總電容支配地大。因此，由實測結果求出的耦 合比爲約0·9，很大，可防止；f N隧道電流流動。 其次’在抹除驗證動作方面，判斷選擇株内的全部胞之 臨界電壓是否變成-1 V以下。 在讀出動作方面，1頁分的胞資料被同時轉移给頁緩衝 器（以下稱爲感測放大電路）之鎖定電路，被連續地讀出。 圖3(文獻i之圖4)爲圖1之EEPROM之讀出時的主要信號 的動作波形圖。 經濟部中央標準局貝工消费合作社印裝 感測1頁分的胞資料時，使感測放大電路起始設定成最 初〇”狀態（"L"電平，由抹除胞讀出資料的狀態），在時刻 tl位元線變成0V ’選擇閘線3队、GSL變成4.5 V。 其後’在時刻12，將〇 v輸入選擇塊（反及列）内的選擇字 几線WL;，將爲通過電壓的4.5 v輸入選擇塊内的非選擇字 -7-

本纸張尺度巾關緖準（CNS) ΜΪϊΰΓΰιοχ川公ITT 408332 a? b;_· 五、發明説明（5) 元線WL〆輸入非選擇字元線的4.5 V比寫入動作後及抹除 後的各胞之臨界電壓高，所以全部非選擇胞起作用作爲通 過電晶體。 另一方面，因施加OV的選擇字元線而僅抹除後的胞電晶 體導通。因此，讀出抹除後的胞的反及列成爲使位元線 B L接地的路徑，讀出窝入動作後的胞的反及列使字元線 BL成爲開放狀態（開通狀態 在時刻t 3 ’藉由使圖1中的1控制信號pGM成爲"L"，切 斷從位元線到鎖定器的直接感測路徑，只通過感測用電晶 體決定鎖定資料。用基準電壓Vref使PMOS電流鏡電路之 負載（電流LOAD)電晶體活化，由此負載電晶體供應2 的負載電流給位元線。讀出抹除後的胞的位元線垂流負載 電流’維持"L"電平，讀出寫入動作後的胞的位元線成爲 "Η"電平。 在時刻14 ’謂出窝入動作後的胞的位元線使感測用電晶 體導通，使鎖定資科反轉成_，丨。 經濟部中央摞準局負工消费合作社印製 C請先Μ讀背面之？^意事亦#填??本萸) 如此一來’讀出寫入動作後的胞的鎖定電路保存丨"，讀 出抹除後的胞的鎖定電路保存，_〇"。這些鎖定資料經過讀出 電路後，變換成正規的邏輯電平。因此，1頁分的全部鎖 定電路被同時設定後，可連續的讀出。 其次’在寫入動作方面，最初將寫入資料連績載入感測 放大電路。爲進行寫入的胞資料，"〗"爲禁止寫入的胞 資料。反覆寫入周期到寫入與全部"〇"鎖定資料對應之行 之胞爲止。 本紙張尺度適用中國國家標準（CNS ) 408832 A7 B7 五、發明説明（6 ) 以施加窝入脈衝和爲了防止"〇”鎖定之胞之遇寫入的窝入 驗證動作構成各窝入周期。更具體的是，以下述步驟構成 4〇 με的寫入周期： (1) 位元線建立（8 μ3):按照感測放大電路之鎖定電路内 的寫入資料，寫入將位元線的電平設定在0V，禁止寫入 將位元線的電平設定在Vcc。 w " (2) 窝入（2〇 μ3):以窝入電壓爲短的脈衝寬度之脈 入選擇字元線。 (3) 字元線放電（4叫）：將選擇字元線的高電位放電，準 備其次低的驗證電位輸入。 (4) 寫入驗證（8叩）：核對是否超過目標値窝入了寫入胞 之臨界電壓。 "在窝入驗證動作方面，充分進行寫入之胞之鎖定電路從 〇變成η 1 _’，防止被再寫入。寫入驗證動作時的偏壓條件 和哨出動作時的偏壓條件大致相同，但在鎖定電路保持寫 入狀感的資料，將和〇 V不同的〇 7V輸入選擇字元線。 在此條件之下，寫入胞之臨界電壓超過0.7V時，即充分 進订寫入時，鎖定電路内的資料從"〇，，變成"I1，。"1”資料進 入的鎖定電路因在驗證動作鎖定電路從,|〇"只變成m 1 "而不 受影響^ 反覆窝入周期到頁缓衝器之鎖定電路全部保持” 1"爲止或 到達到1 0周期的最大寫入時間爲止。 圖4(文獻1之圖5)顯示供應給選擇胞之通道的禁止寫入 電壓之偏壓條件。 -9 (請先閲讀背面之兹意事見再填寫本頁) 訂 IX.. 鯉濟部中央標取局負工消许合作社印製 本紙承尺度適用中國國家榡準（ CNS ) Λ4规格（2丨0X297公分） A7 408332 B7__ 五、發明説明（7 ) 位元線側的選擇閘線SSL之電晶體爲導通狀態且源極線側 的選擇閘線GSL電晶體爲非導通狀態，寫入胞之位元線爲 0V，禁止寫入胞之位元線成爲Vcc。反及列之通道因0V之 位元線而成爲接地電位。 選擇胞於寫入電壓輸入其閘極，在浮動閘和通道間就產 生大的電位差’因F N隱道電流而將電子注入浮動閘，寫 入胞。 在禁止窝入胞，因Vcc之位元線而將選擇反及列之通道 預充電。選擇反及列之字元線，即輸入寫入電壓的選擇字 元線和輸入通過電壓的非選擇字元線上升，就因透過字元 線、浮動閘、通道、胞之P井各個的串聯電容耦合而使通 道電容自動升壓。 如此，選擇塊内的禁止窝入的反及列之通道電位取決於 字元線和通道的電容耦合。因此，爲了充分提高禁止寫入 電位，充分進行通道的初充電，並且加大字元線和通道間 的電容耦合比很重要。 如下式算出字元線和通道間耦合比B : B = Cox/(Cox+Cj) 此處，Cox爲字元線和通道之間的閘極電容總和，Cj爲 胞電晶體之源極和ί及極的接合電容總和。此外，所謂反及 列之通道電容，成爲這些閘極電容總和Cox和接合電容總 和Cj的合計。再者，爲其他電容的選擇閘和源極之疊加電 容或位元線和源極及汲極之電容等比總通道電容非常小， 所以在此不管它。 -10- 本紙浪尺度適用中國國家標準（CNS ) Λ4規格（210 X 297公玷） (請先閲讀背面之：注意事項再填寫本頁) 訂 經濟部中央標準局負工消资合作社印t 經濟部中央標隼局負工消费合作社印製 408332 A7 B7 五、發明説明（8 ) 圖5顯示感測放大電路周邊之核心電路的習知例，圖6顯 示其窝入動作及窝入驗證動作的定時圖。 又，在圖 5、圖 6 中，LOAD、SBL、DCB、BLSHF、0 latchl、01atch2爲供應給感測放大電路S/A的控制信號， Nsense爲位元線電位感測節點。 在圖5中，感測放大電路S/A具備恆定電流源用的P通道 電晶體Μ 2 :根據預充電控制信號LOAD(相當於圖1中的電 流鏡電路之輸出CM out)，將位元線BL在預定期間充電； 位元線電位定位用的N通道電晶體Μ1 :串聯插入位凡線 B L，給與閘極控制電壓BL SHF ;鎖定電路LT :鎖定讀出 給Ρ通道電晶體Μ 2和Ν通道電晶體Μ 1之間的感測節點 N s e n s e的記憶胞資料；Ν通道電晶體Μ 3 :將感測節點N s e n s e 的電荷根據放電控制信號DCB在預定期間放電；感測放大 電路重設用及轉移閘用的NMOS電晶體Μ 4 :插入感測節點 Nsense和鎖定電路L Τ之第二記憶節點Q之間，爲控制信號 SBL所驅動閘極；鎖定電路強制反轉控制用的NMOS電晶 體Μ 5 :連接於鎖定電路L 丁之第一記憶節點/ Q (以下在本 説明書中V”表示反轉）和接地節點之間，爲預定期間施加 於閘輕的第一資'料鎖定控制信號0 latch 1所控制成接通狀 態；感測用的NMOS電晶體Μ 7 :在鎖定電路L T之第一記 憶節點/ Q和接地節點之間串聯連接於NMOS電晶體Μ 5， 閘極連接於感測節點Nsense ;及，反向讀出動作（inverse read)鎖定控制用的NMOS電晶體Μ 6 :在鎖定電路L T之第 二記憶節點Q和接地節點之間串聯連接於NMOS電晶體 -11 - 本紙張尺度適用中國國家標準（CNS ) Λ4圯格（210Χ297公及） --------1T-----II—-----Λ (請先閱讀背面之¾意事灰再填寫本頁) 經濟部中央樣聿局K工消费合作社印^ 40833^ A7 --— B7_____ 五、發明説明（9 ) M7，爲預定期間施加於閘極的第二資料鎖定控制信號（反 向讀出動作鎖定控制信號）必latcji2所控制成接通狀態。 鎖定電路LT係由正反電路所構成，該正反電路係交叉連 接（反向並聯連接）2個0从〇8反相電路ivi、IV2之彼此輸入 節點和輪出節點。 延種情況，第一CMOS反相電路iV1之輸入節點（第一記 憶節點/Q)爲強制反轉輸入節點。此外，第二CM〇s反相 電路IV2&輸入節點（第二記憶節點卩）透過資料匯流排連接 於輸出入電路I/O，成爲重設節點β 其次，説明圖5之感測放大電路之讀出動作、抹除動 作、寫入動作。 EEPROM之通常讀出時，先使電晶體…^和^^接通預 定期間而將鎖定電路LT重設，使節點Q成爲”L”，使節點 /Q成爲"H"。此後，用電晶體M2之恆定電流將位元線 充電，保持使恆定電流流動，用因胞電晶體的臨界狀態而 產生的胞電流ICELL使位几線放電，預定時間後使電晶體 M5接通。 這種情況，由反及型記憶胞單元將，"資料讀出給位元線 BL時，因胞電流流動而位元線電位降低，電晶體…爲斷 開，節點/Q成爲保持鎖定電路！^7之重設狀態之％"。反 之，由反及型記憶胞單元將，，〇"資料讀出給位&線3[時， 因胞電流不流動而位7L線電位保持在”Η"，電晶體Μ7變成 接通，將鎖定電路LT之記憶資料強制反轉，節•點/Q變成 ”L’，’節點Q變成"H"。將與所選擇之行對應的鎖定電路[丁 Λ -12- ("cNsTa^^mITox 297λ>1ΓΤ (锖先閱锖背面之；：注意事私再填寫本頁> 丁 -'5 408332 A7 β/ 經濟部中去標準局員工消费合作社印製 五、發明説明（1〇 ) 之節點Q之資料透過資料匯流排讀出給輸出入電路1/〇。 EEPROM之抹除時，感測放大電路用於袜除驗證讀出動 作時。.此時’感測放大電路以和通常讀出動作時相同的順 序動作’若能抹除胞電晶體（"1"資料時），節點/Q成爲 'Ή1'，節點<5成爲"!^。反之，若不能抹除胞電晶體（，|〇|，資料 時），節點/Q成爲"L"，節點Q成爲”H"。以此資料爲基碟， 同時動作的全部感測放大電路S/A之節點Q即使1個成爲 "H"也是抹除不完全，所以發出爲了再度進入抹除的信 號，再度袜除。 EEPROM之寫入時’藉由輸入寫入/非寫入之資料，由資 料匯流排將資料輸入與所選擇之行對應的鎖定電路LT之 節點Q。若爲"0"資料輸入，貝ij ”L，_進入節點q，若爲„ j，資 料輸入，則"H”進入節點Q。一將電晶體]^4控制成接通狀 •禮’節點Q之資料就通過電晶體Μ 4轉移給位元線b l。寫 入動作時，選擇反及型記憶胞單元内的通道被啓動成中間 電位’所以將"L，·資料施加於位元線Bl時，可寫入，但施 加"Η"資料時，則不能寫入。 又’ EEPROJV[爲了得到高速動作及高可靠性，需要狹窄 控制窝入動作結束後的胞電晶體之臨界値分佈，如前述， 每次進行窝入動作都讀出所寫入的内容（窝入驗證讀出動 作），和窝入的内容比較，若所寫入的内容不充分，則再 執行窝入動作，若確認所窝入的内容和寫入的内容一致， 則結束寫入。 當延種寫入驗證讀出動作時，以往不進行鎖定電路L· 丁的

本纸張尺度_侧(CNS 1衣！ (請先閲讀背面之-意事洱再填寫本頁) 'π 13- 408U2

A7 15 V 經濟部中央標準局負工消贽合作社印製 五、發明説明（11 重汉動作而在將寫入資料留在感測放大電路·的狀態 下進行讀出。此漬出動作除了沒有重設動作之外，和通常 的讀出動作相同。 因，’與保持抹除狀態的不寫人胞及由抹除狀態變成寫 入狀…、的寫入胞對應的鎖定電路L τ之節點〇變成”只”，與 寫入未π畢之胞對應的鎖定電路乙τ之節點q成爲"L"。於 是’藉由照樣使用節點Q之資料再度進行窝入動作，可只 寫入:寫入未完畢之胞。 此外，對於通常讀.出動作時將ον施加於選擇字元線，寫 入驗，讀出動作時將驗證電壓（參考電壓）Vref(>〇v)施加於 選擇字凡線。因此’進—步再窝入成爲0V至Vref之間之臨 界値的胞電晶體’ n由寫人到寫人臨界値分佈的最小値成 爲驗也電壓Vref以上爲止，保持對於讀出電壓的窝入分散 餘量。 然而，圖5所不之感測放大電路有起因於因使用擴散層 等的共同源極線之電阻成分之電壓下降而源極側電位（例 如接地電位）浮動所發生的問題，就此詳細説明於下。 即，EEPR0M和DRAM等相比，寫入/抹除等動作慢，所 以爲了進行咼速窝入/讀出，多採用頁寫入方式或頁讀出 方式。頁窝入方式係同時由多數列線將窝入資料寫入連接 於同一行線的多數記憶胞各個（以頁單位窝入）的方式。此 外，頁讀出方式係由連接於同一行線的多數記憶胞將各個 的記憶資料同㈣ώ給多㈣線而感測放大（頁單位讀出） 的方式。 14- 表紙張尺度適用中國國家標準（CNS ) 格（210Χ2Μ公於） (靖先閲讀背面之：注意事氓再填寫本頁.) 訂--------

~、M 經濟挪中央標準局負工消费合作社印聚 408332 A7 ii； 五、發明説明（12) 茲説明在這種EEPROM進行頁窝入時的寫入驗證動作。 現在，頁尺寸爲例如5 12行時，假設寫入的全部胞在抹 除狀態，只是1個寫入速度非常快的胞電晶體存在。假設 在第一次的窝入動作0V〜IV程度窝入寫入速度快的胞，其 他胞的臨界値成爲0V以下的狀態。 在此狀態進行驗證，寫入速度快的胞以外的511行之胞 爲使胞電流流動的狀態，所以因反及型記憶胞單元之源極 侧的配線（擴散層等）之寄生電阻成分而產生電壓下降，接 地.電位浮起。 在此狀態的寫入快的胞因接地電位浮動而胞電流減少 (並且也加入接.地電位浮動的反偏壓效應，胞表面上的臨 界値變高），所以即使未被充分寫入，看起來也像被充分 窝入（即臨界電壓比實際的臨界電壓變高）。此結果，窝入 快的胞在驗證動作被錯誤判斷成窝入完畢。 然而’當全部胞寫入完畢後的頁讀出時，因大部分的胞 已被寫入而不使胞電流流動，.變成沒有接地電位俘動的狀 態。 因此’在沒有此接地電位浮動的狀態的讀出，窝入快的 胞比第一次寫入動作後的驗證動作時看起來胞電流容易流 動’所以寫入快的胞儘管如上述被判斷成寫入完畢，寫入 還是不充分，有成爲寫入不良之虞。 以下，就問題點加以詳細説明。 首先’最初由晶片外部輸入指示寫入的命令，就開始窝 入動作’控制信號BLSHF、DCB成爲Vcc，使位元線Bl接 -15- 本紙張尺度適用中國國家標隼（CNS〉Λ4現格（210X297公]ΓΓ"~ (請先閲讀背面之：注意事餐再填寫本頁)‘

,1T r 408S32 a? S7 五、發明説明（13 ) 地（重設位元線電位）。其後，將寫入資料載入感測放大電 路之前，控制信號LOAD變成vss，控制信號0 latchl變成 Vcc，預置感測放大電路之資料。即，在全部1頁分之感測 放大電路之鎖定電路L T，將節點Q設定成Vcc，將節點/ Q 設定成Vss。 其次，由輸出入電路I/O透過資料匯流排載入寫入資料， 將資料鎖定在各感測放大電路之鎖定電路L T，節點Q、 / Q根據資料被設定在Vcc、Vss之一方。此時，在記憶胞進 行寫入的感測放大電路，節點Q成爲Vss，不進行寫入的感 測放大電路，節點Q成爲Vcc。 其次，根據鎖定在鎖定電路L T的資料，位元線B L的充 電開始。即，進行寫入的位元線B L保持Vss的接地狀態， 不進行寫入的位元線B L被充電成Vcc。選擇字元線 WLfWLw之任何一線，’例如關於字元線WL2進行寫入時， 此字元線WL2上升到寫入電壓Vpgm(20V程度），其他字元 線變成Vpass(10V程度）。藉由此動作，如前述，進行對記 憶胞CELL2&寫入。 經濟部中央標準局負工消资合作社印製 (請先閱讀背面之：注意事項再填寫本頁) 寫入動作結束後，開始寫入驗證動作。即，進行寫入的 字元線WL2變成驗證電位（參考電位）Vref(0.5V程度），其他 字元線變成讀出電壓Vread(4.5V程度）。 此時，藉由將施加於負載電晶體Μ 2之閘極的控制信號 LOAD控制在1.8V程度而使負電流和記憶胞電流平衡，進 行讀出。例如所抹除的記憶胞之胞電流最壞也是2μΑ程 度，所以這種情況，負載電晶體之電流配合胞電流被設定 -16 - 本紙張尺度適用中國國家標準（CNS )六4规_枋（2Ι0Χ 297公及） 經濟部中央標孪局負工消贤合作社印絮 408332 A7 m _____ 15 l 五、發明説明（14 ) 成1.5 μΑ程度。 •因此，在進窝入的記憶胞，即其臨界電壓比驗證電位 (參考電位）Vref(0.5V程度）高的記憶胞，不使胞電流流 動，所以位兀線BL之電位上升。此時，若將位元線B]L充 電到Vcc，則讀出時間變長，所以使施加於高耐壓M〇s電 晶體Ml之閉極的控制信號BLSHF例如固定在18v。藉此， 位元線BL之電位例如上升到0.9V，電晶體M丨就成爲截止 狀態，感測節點Nsense成爲Vcc。 其次，估計感測節點Nsense變成Vcc而資料鎖定信號必 latch 1變成Vcc。此時，感測節點犯如％爲Vcc時，即讀出 被判斷其臨界電壓比驗證電位Vref高的胞時，感測節點 Nsense爲Vcc，所以節點/Q變成Vss，節點Q變成Vcc。 在不進行窝入的感測放大電路，節點Q預先變成Vce，所 以在1頁分的全部感測放大電路，節點Q之電位變成Vcc 時，寫入結束。 然而，在進行窝入的感測放大電路，對記憶胞的寫入不 充分時’感測節點Nsense仍然是Vss，所以不發生鎖定電路 L T的反轉，節點q保持vss。 其次，就上述習知窝入動作及窝入驗證動作的問題點， 一面參照圖7、圖8，一面加以説明。 在圖7中，思考例如關於字元線.WL|5進行寫入的情況。 此外，設想爲了從記憶胞（:虹^到CELh全部提高這些臨 界電壓而進行寫入的情況。 ° 此時，有加工製造上的偏差，記憶胞的耦合比等不同， -17- 本紙張尺度適用中國國象標準（CNS〉210X297公兑） --------—^衣-- (請先閱讀背面之注意寧哏再填寫本頁} 、π .1· 408332 Α7 Β7 經濟部中央標準局負工消費合作社印¾ 五、發明説明（15 所以假設例如記憶胞CELLi5和其他記憶胞比較，耦合比 大’係被快速窝入的記憶胞。 在寫入動作後的驗證讀出，其他記憶胞爲抹除狀態，所 以因記憶胞電流和源極線之電阻成分R〇、Rn、、…而記 6胞CELLiS之源極節點之電位浮起（rjse)。浮起的電平取 決於胞電流* 1 c E L L i 1C E L L i 4和電阻成分，係Ic E L L i X R〇 + x (Ro + Ri 丨) + ICELLi3 X (R〇 + R"+Ri2) + iCELL丨4 x (R0+Rn+Ri2+Ri3；^ 此結果，即使驗證電位Vref==0,5V，假使CELLi5t源極節 點Sis之電位變成〇.5v程度，即使CELLi5之臨界電壓大約， 0V ’在驗證讀出也被判斷已被寫入。 和其他记憶胞比較被快速寫入的記憶胞CELL^的寫入結 束後，進行S己憶胞CELLM至CELLi4的寫入時，記憶胞 CELLn至CELLi4之臨界電壓變成正。 因此，其後的讀出時’記憶胞CELLi5之源極節點.之電位 到 ICELLil X R。屮IC£LLi2 X (R0 + Ril)+IcELLi3 x (R〇 + R"+Ri2) +

Lelu4 x (Ro+Rn+Ru+Ri3)不上升，以便只寫入最初的記 胞 CELLi5。 ·" 此結果，記憶胞CELI^之臨界電壓在Vref以下被讀出， 所以如圖8所示，寫入動作後的臨界電壓分佈，如施如钭 線，產生了比驗證電位（參考電位）Vref低的臨养電壓分佈 (distribution f00t)。若寫A資料不充分，則這些記憶胞在 其後的讀出動作有時也被判斷作爲抹除胞，成爲缺乏可告 性的問題。 ^ -18- 本紙張尺度適用中國國冬標洋（CNS ) Λ4说柏（2丨Οχ 297公0 (請先閱讀背面之茳意事亦再填^本頁)

408332 A7 _____ B7 _ 五、發明説明（16 ) 爲了使這種源極線之電阻成分造成的影響減少，習知方 法係在擴散層源極線中途取和金属源極配線的接點，增加 接觸地方，但不能忽視伴隨此的圖案面積増大。 此外，反及型EEPROM的情況，允許將1頁分成多數組而 以多數次的窝入動作窝入1頁的規格，即分割寫入的規 格。例如64百萬位元反及型EEPROM的1頁含有ECC(錯誤 位元檢出及修正的冗餘位元）之1 6位元組而爲528位元組 (512位元组+ 16位元組），但在頁寫入方面爲以下規格：例 如每64位元組分成9次，將528位元組以64位元組單位順 序或隨機進行寫入也可以β此規格在使用者處理的1塊資 料比5 12位元組少時有效。 圖9係爲了説明EEPR0M之分割窝入動作而取出記憶胞陣 列之一邵分顯示。 經滴部中央標準局買工消费合作社印裝 將爲同一字元線所選擇妁1頁分之行分割成第丨組〜第9 组而分到寫入1頁分的528位元组時，首先例如只選擇第丄 組之行，將寫入資料載入與此對應的例如6 4位元組分的感 測放大電路（將非寫入資料載入剩餘的感測放大電路）而進 行第一次的分割寫入。其次，例如只選擇第2組之行，將 資料載入與此對應的64位元組分的感測放大電路而進行第 二次的分割寫入。以下’―面變更行選擇，一面反覆同樣 的動作’完成528位元組分的寫入Λ 7 然而，s此分割寫入時也發生如前述的問題。即，對於 f分割窝人動作最相進行寫人的記憶胞，記憶胞之源極線 -19- 本紙张尺度適用中國國象標準（CNS ) Λ4規枯（210X297公 A7 B7 經濟部中央標隼局負工消费合作社印1i 408S32 五、發明説明（17 ) 此理由係在分割窝人動作最初不進行窝入的記憶胞全部 是抹除狀態，所以在這些反及列會全部使記憶胞電流流 動。其結果，在分割窝入動作最初進行窝入的記憶胞之臨 界電壓即使比驗證電位Vref低，在窝人驗證讀出動作也會 成爲寫入通過。 這些問題在習知電路有其原因。即，在圖5所示之習知 電路方面，在被判斷一度充分進行窝入的感測放大電路， 在其次的周期不作寫入驗證判斷的緣故。即，不更新 驗證的判斷結果。. 作爲避免此問題的！個方法，提出使㈣存窝人資料的 儲存電路、儲存窝人驗證讀出結果的輸出資料的儲存電路 及爲了進一步比較這些資料的電路。 然而，在晶片内部設置如上述的2個儲存電路和比較 路，晶片面積就增大，導致晶片成本變高的問題。此外， 在晶片外部設置如上述的2個儲存電路和比較電路時，不 僅給晶片外的系統侧加上負擔，而且成爲以下問題：爲' 進行在晶片内外的比較資料交換，不能謀求寫入時的* 速化。 叼 此處，就如上述在晶片内部設置2個儲存電路和比較· 路的習知EEPROM之行系電路，一面參坪圖】 加以説明。 “'圖丨。，-面簡單 在圖1 0中，REG-NTOGL爲來自儲存寫入資料的暫存器 (未圖示)的輸出資料，Output爲寫入驗證讀出結果的輪: 資料’ N-Input爲REG-NTOGL和Output的比較結果資料" "20 本紙張尺度適用中囷國家標準（CNS ) Λ以見梠（210X297公祛） (諸先閱讀背面之；;1意本填再填其本頁)

經濟部中央標辛局®c工消费合作枉印製 408S32 A7 > ____ 〇7 五、發明説明（18 ) ~ 最初，來自儲存寫入資料的暫存器的輸出資料REG-NTOGL作爲資料REG-NQ儲存於暫存器（未圖示），同時成 爲比較結果資料N-Input，輸入電晶體T15之閘極。比較結 果資料N-Input於進行寫入時變成”L”電平，於保持抹除狀 態時變成"H”電平。 進行寫入的位元線B L的情況，比較結果資料]^_1111)1^爲 "L"電平，所以用電晶體τΐ3、T14、T15構成的反相器之輸 出T5變成’Ή"電平。此反相器之輸出T5輸入反相器T6， 此反相器Τ6之輸出Τ4輸入位元線寫入用的反或（N〇R)電 路T3 ’根據此反或（NOR)電路T3之輸出，驅動位元線寫入 用的電晶體τ 1，進行寫入的位元線施加寫入電壓Vpp_ Vth。此處，Vth爲電晶體T1之閘極臨界電壓。 另一方面，不進行寫入的位元線B l的情況，比較結果 資料N-Input爲'ΉΜ電平，所以不驅動位元線窝入用的電晶 體Τ1，保持接地電平，所以不進行窝入。 寫入動作後’進行驗證讀出，讀出被寫入的記憶胞的位 元線變成"Η"電平’讀出在抹除狀態的記憶胞的位元線β乙 變成nL"電平。 因此’寫入驗證讀出結果的輸出資料〇utput*上述相 反，讀出被寫入的記憶胞的位元線B L變成”L"電平，讀出 在抹除狀態的記憶胞的位元線B L變成"H'_電平。 其次’比幸父窝入結果的輸出資料〇utpUt和來自儲存寫入 資料的暫存器的輸出資料REG-NTOGL，更新比較結果資料 N-Input’反覆上述窝入動作、窝入驗證讀出比較動作。 -21- - ~ -----— ,____ _ 本紙張尺錢針麵家辟（CNS ) Λ4職（2IGX29^"l — " ~~~~ 111—. (請先閲讀背面之R意亊艰再填寫本頁} 、·?τ A7 408332 五、發明説明（19 ) 然而，在如上述的電路，斯了感測放大電路之外，還需 要儲存寫入資料的暫存器、儲存比較結果資料的暫存器， 晶片面積增大。特別是在反及型EEPROM方面，在1頁528 位元組分的感測放大電路全部各2個多餘設置這種暫存器 發生以下問題：晶片面積增大，晶片成本變高。 如上述’習知反及型EEPROM在多記憶胞一部分存在寫 入速度快的記憶胞時，在寫入動作後的驗證讀出動作時或 頁分割窝入動作時，多數記憶胞之共同源極線之電位浮 起’並且在窝入動作後的驗證1買出動作時和通常的讀出動 作時，其共同源極線之電位浮動程度不同，而有發生寫入 不良的問題。 此外’在這種習知反及型EEPROM方面，雖是低的機率 但有時會發生錯誤窝入。此處，所謂錯誤窝入，係指頁窝 入時，誤將資料”0”窝入在所選擇的1頁中想要保持抹除狀 感的記憶胞。此錯誤寫入的原因於不如期望進行和字元線 的電容镇合的通道電位控制時產生。具體而言，連接於保 持在抹除狀態的記憶胞的.位元線之初充電電位（在圖2 b爲 Vcc)不充分時、字元線和通道之間的電容耦合比小時或在 通道之節點有洩漏路徑時等，因和字元線的電容輕合而通 道電位不充分升壓，因錯誤進行電子注入而成爲錯誤寫 入0 在習知反及型EEP ROM方面，即使進行寫入驗證讀出動 作’也不能檢出這種錯誤寫入。這是因爲未像能確認這種 錯誤寫入那樣構成習知感測放大電路方式。茲參照圖5具 -22- 本紙乐尺度適用中囷國家標準（CNS )八4規格（210Χ 297々1Γί ' ~~ ---------- (餚先閱该背面之ii意事吸再填艿本頁) 訂 i 經濟部中央標窣局K工消费合作社印製 經濟部中央標準局負工消费合作社印製 408332 Α7 五、發明説明（20 ) 體説明此。 在圖5，簡單説明資料寫入動作及驗證讀出動作如下。 由I/O線根據寫入資料”0_，、，_Γ_，將Vss、Vcc給與鎖定電路 之節點Q。將此節點Q連接於臨界電壓B L的所串聯連接的 NMOS電晶體M4、Ml之連接節點Ns.ense爲感測節點，在 此感測節點Nsense設置充電用PMOS電晶體M2和放電用 NMOS電晶體M3，資料寫入時預充電成Vc(^nMOS電晶 體Μ 4、Μ 1變成接通，就將節點Q資料给與位元線b L。 而且，藉由前述寫入動作，給與資料Μ〇„的連接於位元線 的選擇記憶胞進行寫入而變成Ε型，給與資料1 的連接於 禁止寫入位元線的記憶胞保持在D型的抹除狀態。 在驗證讀出動作方面，將爲了檢出臨界値的驗證電壓 (參考電壓；）給與所選擇之頁之字元線，和通常的讀出動作 同樣’檢出記.憶胞的導通、非導通。寫入"〇"的記憶胞不 導通，所以接通NMOS電晶體Μ 1時，不會由位元線牵引感 測節點Nsense。因此，藉由其間爲PMOS電晶體M2所充電 成Vcc的感測節點Nsense，重設用NMOS電晶體Μ 7接通。 此時，根據控制信號0 latchl，NMOS電晶體Μ5接通，藉 由NMOS電晶體Μ 7接通，節點/ Q接地。藉此，鎖定電路 被強制重設，節點Q因所載入之値Vss反轉而變成Vcc。另 一方面，禁止窝入記憶胞導通，所以使感測節點Nsense透 過位元線放電，重設用NMOS電晶體Μ 7斷開，因此不使鎖 定電路重設，節點Q保持仍然所載入之植V C C。 若在所選擇之頁内有寫入不充分妁記憶胞，則驗證讀出 -23- 本紙張尺度適用中國國家標挲（CMS ) Λ4規枋（2Ι〇χ297':·^ ) (請先閱绩背面之.注意事呢再填寫本頁) -6 408S32 A7 ϋν 經 濟 部 中 央 標 準 局 η X 消 合 作 社 印 製 五 '發明説明（21 ) 動作的結果，節點Q不反轉成Vcc的感測放大電路留下。 於是，藉由反覆資料寫入動作和驗證讀出動作，判斷全部 感測放大電路之節點Q變成Vcc，可視爲寫入結束。 如此’圖5所示之習知感測放大電路和寫入/驗證讀出方 式，由於被窝入的記憶胞（包含禁止窝入，即弄錯保持在 抹除狀態之處而被窝入的記憶胞）及如禁止窝入指示保持 抹除狀態的記憶胞都鎖定電路之節點Q成爲Vcc而被判斷 窝入結束，所以沒有檢出錯誤寫入的功能。 如以上，習知EEPROM即使有錯誤窝入，在驗證讀出動 作也成爲通過，有不能檢出的問題。 對於此問題，以往藉由在EEPR〇M晶片内外設置錯誤檢 出訂正電路（ECC電路）予以因應。，然而，進行錯誤掠對需 要多餘的時間，此外若在晶片内部設置Ecc電路，則使晶 片尺寸增大，設於晶片外部也有系統成本變高的問題。" 發明之概述 本發明係爲了因應上述情況所完成的，其g的係提供— =在多數記憶胞—部分存在寫入速度快的記憶胞時， 考^寫入動作後的驗證動作時的多數記憶胞之共同源極線 《電位浮起的變動而進行寫人亦可防止寫人不良的發生， 可謀求窝入驗證讀出動作或頁分割寫入 丰導體記憶裝置及其寫入控制方法。 靠丨^之 放t::之t係提供—種辨別保持抹除狀態的感測 放大％路’在U驗證讀出動作對 後可判斷錯誤寫人之.半 請被視馬迫過 牛竽也圮憶裝置及其窝入控制方法。 -24 (請先閱讀背面之洼意事再填¾本頁) I 訂·------上----—:—----- 本纸張尺度適用中國國家標率（CNS ) (2 l〇X 297公 f - - - . - - - 1 -i 經濟部中央標準局只工消費合作社印製 408332 A7 五、發明説明（22 ) 圖式之幾種圖之簡單説明 圖1爲概略顯示習知反及型EEPROM之記憶胞陣列全體結 構的方塊圖。 圖2 A爲顯示圖1之EEPROM之記憶胞陣列結構之圖。 圖2B爲顯示圖1之EEPROM之抹除動作、讀出動作 '寫 入動作時的偏塵狀態之圖。 圖3爲顯示圖1之EEPROM之讀出動作時的主要信號的波 形圖。 圖4爲説明供應給圖1之EEPROM之選擇胞之通道的禁止 窝入電壓之偏壓條件而顯示之圖。 圖5爲圖1之EEPROM之感測放大電路周邊的核心.電路 圖。 圖6爲顯示圖5之電路之窝入動作、寫入驗證動作一例的 定時圖。 圖7爲顯示習知EEPROM之記憶胞陣列之一部分的電路 圖。 圖8爲説明圖7之電路之寫入及寫入驗證的問題點而顯示 胞電晶體之臨界値分佈之圖。 圖9爲説明習知EEPROM之分割寫入動作而取出記憶胞陣 列一部分顯示的電路圖。 圖1 0爲顯示習知反及型胞型EEPROM之感測放大電路他 例的電路圖。 圖1 1爲顯示關於本發明之半導體記憶裝置第一實施例之 _. ...—反1型—E—EP—RQM的方塊圖。.........---- -25- 本紙張尺度適用中國國家標準（CNS ) A4ML格（210X297公兑） (諳先閱讀背面之，注意事吩再填寫本頁)

*1T 經濟部中央標準局貝工消资合作社印製 408333 Α7 Β7 五、發明説明（23) 圖12爲顯示圖1 1之EEPROM之感測放大電路周邊之核心 電路的電路圖。 圖1 3爲顯示關於圖1 2中的反及型記憶胞之寫入動作及 寫入驗證動作的順序控制機構之控制基本流程的流程圖。 圖14爲顯示圖12中的反及型記憶胞之窝入動作及寫入 驗證動作一例的定時圖。 圖15爲顯示圖12中的反及型記憶胞之寫入動作、寫入 驗證動作他例的定時圖。 圖16、圖17爲顯示關於圖12中的反及型記憶胞之分割 寫入動作及寫入驗證動作的順序控制機構之控制基本流程 的流程圖。 圖1 8爲顯示圖ί 2中的反及型記憶胞之分割窝入時的反 向讀出動作、分割寫入動作 '寫入驗證動作一例的定時 圖。 圖19爲説明圖12之EEPROM之本發明效果而顯示胞電晶 體之臨界値分佈之圖。 圖20Α、圖20Β爲顯示習知例和本發明之臨界値分佈之實 測結果之圖。 圖21爲顯示圖12之EEPROM之分割寫入時的反向讀出動 作、分割寫入動作、窝入驗證動作他例的定時圖。 圖2 2爲顯示關於圖1 2中的反及型記憶胞之分割寫入動 作及寫入驗證動作的順序控制機構之控制其他流程的流程 圖。 圖2 3爲顯示關於圖1 2中的反及型記憶胞之分割寫入動 -26- 本紙張尺度適用中國國家標準（10X 297~^Γ)------- {請先閱讀背面之ii意事項再填{V?本頁)

經濟部中央標珞局負工消费合作社印褽 40833S A? __—___B7 五、發明説明（24 ) — ™ 作及窝入驗證動作的順序控制機構之控制另外流程的流程 圖。 圖24爲顯示關於圖1 2中的反及型記憶胞之分割寫入動 作及寫入驗證動作的順序控制機構之控制另外其他流程的 流程圖。 圖25爲顯示將本發明適用於升壓窝入方式之反及型 EEPROMB寺的動作一例的定時圖。 圖26、圖27爲顯示將本發明適用於升壓寫入方式之反 及型EEPROM時的基本流程的流程圖。 圖28爲顯示將本發明適用於升壓寫入方式之反及型 EEPROM時的動作他例的定時圖。 圖2 9爲顯示圖1 2中的感測放大電路周邊之核心電路變 形例的電路圖。 圖30爲顯示圖12中的感測放大電路周邊之核心電路其 他變形例的電路圖。 圖3 1爲顯示圖1 2中的感測放大電路周邊之核心電路另 外其他變形例的電路圖。 圖3 2爲顯示第一實施例變形例之寫入動作、寫入驗證動 作的基本流程的流程圖。 圖33爲顯示第一實施例其他變形例之寫入動作、寫入驗 證動作的基本流程的流程圖。 圖3 4、圖3 5爲顯示第一實施例另外其他變形例之窝入 動作、寫入驗證動作的基本流程的流程圖。 圖3 6爲顯示本發明第二實施例之反及型EEPROM全體結 -27- 本纸掁尺度適用中國國家標隼（CNS ) Λ4( 210Χ 297-Λ·^ ) (請先閲讀背面之洼意事項界4寫本頁)

經濟部中央標準局貝工消贽合作社印製 408332 A7 B7 五、發明説明（25) 構之圖。 圖37爲顯示第二實施例之EEPROM之記憶胞陣列結構之 圖。 圖3 8爲顯示連接於第二實施例之一位元線的感測放大電 路結構之圖。 圖39爲顯示第二實施例之EEPROM之窝入動作控制流程 之圖。 圖4 0爲顯示以第二實施例之感測放大電路爲中0之寫入 動作及寫入驗證讀出動作和錯誤寫入檢出動作時的信號波 形之圖。 圖4 1爲顯示輸出第二實施例之錯誤寫入判斷信號的電路 之圖。 圖4 2爲顯示關於第二實施例第.一變形例之反及型 EEPROM之感測放大電路結構之圖。 圖4 3爲顯示關於第二實施例第二變形例之反及型 EEPHOM之感測放太電路結構之圖。 圖4 4爲顯示關於第二實施例第三變形例之反及型 EEPROM之感測放大電路結構之圖。 圖4 5爲顯示關於第二實施例第四變形例之反及型 EEPROM之感測放大電路結構之圖。 圖4 6爲顯示本發明第二實施例變形例之EEPROM之寫入 動作控制流程之圖。 圖4 7爲顯示本發明第三實施例之EEPROM之寫入動作控 制流程之圖。 -28 - 本紙張尺度適用中國國家標準（CMS ) AWAL梢（2丨0X297公垃） (請先閲讀背面之洼意事香再填寫本頁) -5 A7 __—__b/ 五、發明劍（26 ) ' 發明之詳細説明 以下，參照圖面説明根據本發明之半導體記憶裝置及其 寫入控制方法之實施例。 第一實施例 圖1 1顯示關於本發明之半導體記憶裝置第—實施例之具 有頁寫入/讀出功能、分割窝入功能的可—批抹除（fh^h erase)之反及型胞型EEPROM全體結構。 此EEPROM具備記憶胞.陣列U :多數反及型記憶胞配設 成矩陣狀，在縱方向排列多數條作爲資料線的位元線 B L ’在橫方向排列多數條字元線WL ;列解碼器丨2 :根 據由外部所輸入的位址，選擇驅動上述記憶胞陣列u之字 元線；位元線控制電路（感測放大電路及寫入資料鎖定電 路）13 :連接於上述記憶胞陣列.之位元線；行閘（行^ 擇開關）I 5 :連接於此位元線控制電路丨3 ;行解碼器丄4 . 根據由外部所輸入的位址控制上述行閘15，選擇對應的位 元線及感測電路；資料輸出（I/O)緩衝器1 8 :連接於行閉 15 ;升壓電路16 :爲了供應寫入動作或抹除動作所需的 高電壓；及，控制電路1 7 :爲了控制晶片内部，同時保持 和外部的介面。 經濟部中央標华局貝工消f合作社印聚 列解碼器1 2於資料寫入時、抹除時及資料讀出時，分別 根據位址信號選擇驅動多數字元線WL，供應所需的電壓 給該字元線驅動器。 此外，位元線控制電路13設置位元線驅動器，該位元線 驅動器係當資料寫入 '抹除、資料讀出之際，對於位元線 -29- 本紙浪尺度適用中國國家椟孪（CNS )八衫兄枯（2I0X 297公犮） 40833¾ ri -f -~— 〇 ·_________ 五、發明説明（27 ) B L分別選擇供應所需的電壓。 控制電路1 7含有順序控制機構（例如可程式邏輯陣列）， 遠順序控制機構係爲了控制對於反及型記憶胞的抹除/抹 除驗證/窝入/窝入驗證/讀出動作等。 圖1 2顯示圖1 1 tEEPR〇M之感測放大電路周邊之核心電 路一例。在圖1 2中，1 0爲圖M中的記憶胞陣列U内的反 及型記憶胞’ S/A爲圖U中的位元線控制電路1 3内的感測 放大電路，2 0爲與各感測放大電路S/A對應所附加連接的 寫入資料記憶用的動態鎖定式記憶電路，2 1爲根據記憶電 路2 0之記憶内容’如載入資料重設各感測放大電路S/A之 資料的重設電路。 又 ’ LOAD、SBL、DCB、BLSHF、0 latchl、0 lately爲供 應給感測放大電路S/A的控制信號。0 load、RESET爲分別 供應給在本發明所附加的記憶電路2 〇、重設電路2 1的控 制信號，Nprog爲記憶電路2 0之寫入資料記憶節點。 經濟部中央標準局貝工消费合作社印製 反及型i己憶胞1 〇和圖5所示之習知例之反及型記憶胞1 〇 相同。即，此反及型記憶胞1 〇串聯連接由具有浮動閘和控 制閘之N通道MOSFET構成的多數個胞電晶體 CEI^o-CELLb，一端側的ί及極透過選擇閘用的NMOS電晶 體連接於位元線B L，他端側的源極透過選擇閘用的NM〇s 電晶體連接於共同源極線。上述.各電晶體形成於同__井 上’記憶胞CELLq-CELL!5之控制電極連接於在行方向連 績配設的字元線WLQ〜WL〖5，位元線侧的選擇電晶體之控 制電極連接於選擇閘線SSL，源極線側的選擇電晶體之控 -30- 本紙張尺度適用中國國家標準（CNS ) Λ4^抬（210XM7公步） A7 408332 五、發明説明（28 ) 制電極連接於選擇閘線GSL。 (請先閲讀背面之注意事項再填寫本頁) 绖濟部中央標隼局員工消費合作社印製 感測放大電路S/A參照圖5，和前述習知例之感測放大電 路S/A相同。即，此感測放大電路S/A具備位元線電位定位 用的N通道電晶體Μ 1 :串聯插入位元線B L，將控制電壓 RLSHF給與閘極‘，恆定電源用的Ρ通道電晶體Μ 2 :將電晶 體Μ 1 —端之位元線電位感測節點Nsense根據預充電控制 信號LOAD在預定期間充電；鎖定電路L T :鎖定讀出給感 測節點Nsense的記憶胞資料；N通道電晶體Μ 3 :將感測節 點Nsense之電荷根據放電控制信號DCB在預定期間放電； 感測放大電路重設用及轉移閘用的NMOS電晶體Μ 4 :插入 感測節點Nsense和鎖定電路L Τ之第二記憶節點Q之間，爲 控制信號SBL所驅動閘極；鎖定電路強制反轉控制用的 NMOS電晶體Μ 5 :連接於鎖定電路L T之第一記憶節點/ Q 和接地節點之間，爲預定期間施加於閘極的第一資料鎖定 控制信號0 latchl所控制成接通狀態；感測用的NMOS電晶_ 體Μ 7 :在鎖定電路L T之第一記憶節點/ Q和接地節點之間 串聯連接於NMOS電晶體Μ 5，閘極連接於感測節點 Nsense ;及，反向讀出動作鎖定控制用的NMOS電晶體 Μ 6 :在鎖定電路L T之第二記憶節點Q和接地節點之間串 聯連接於NMOS電晶體Μ 7，爲預定期間施加於閘極的第二 資料鎖定控制信號（反向讀出動作.鎖定控制信號）¢5 latch2 控制成接通狀態。 鎖定電路L T係由正反電路所構成，該正反電路係交叉連 .接（反向並聯連接）2個CMOS反相電路IV1、IV2之彼此輸入 -31 - 本紙張尺度適用中國國家標隼（CNS ) ( 2Ι0Χ ) 經濟部中央標準局員工消费合作社印裝 408332 I t , _______ , υ) 五、發明綱（29 ) ~ 節點和輸出節點。. 這種情況，第一CMOS反相電路IV1之輸入節點（第一記 憶節點/Q)爲強制反轉輸入節點。此外，第二CM〇s反相 电路IV2t輸入節點（第二記憶節點Q)透過資料匯流排連接 輸出入電路I/O，係重設節點。 記憶電路20具備第一 NMOS電晶體M8 :汲極連接於鎖定 電路LT之罘一節點/ Q，寫入資料鎖定信號沴i〇ad輸入其 閘極，其源極連接於窝入資料記憶節點Npr〇g ;及，第二 NMO S電晶體M9 :没極連接於鎖定電路LT之第二節點 Q，其閘極連接於寫入資料記憶節點Nprog ;重設電路2 j 具備第二NM0S電晶體M10 :没極連接於第二NM〇s電晶體 Μ 9之源極，其閘極輸入重設信號rESEt，其源極連接於 接地電位。 圖1 3爲顯示關於圖1 2中的反及型記憶胞之窝入動作及 寫入驗證動作的順序控制機構之控制基本流程的流程圖。 此順序控制機構於進行對於感測放大電路S/A的寫入動 作、寫入動作後的驗證讀出動作時，按照以下各步驟 (S1〜S6)依次控制。 在步驟S 1，爲了開始寫入動作，將窝入資料載入感測放 大電路S/A之鎖定電路L T。 在步驟S 2，辨別指示寫入的感測放大電路s/A，使與已 辨別的感測放大電路S/A對應的記憶電路2 0記憶辨別結 果。 在步驟S3，進行寫入動作。 -32- 本紙張尺度適用中國國家標草(CNS ) Λ4规彳Μ 210Χ—297公]ΓΤ (請先閱讀背面之_”注意事填再填寫本頁)

經濟部中央標準局另工消f合作杜印¾ 408S32 a- 15/ 五、發明説明（30 ) 在步驟S 4 ’將指示寫入的感測放大電路S/A根據記憶電 路20之記憶内容，如載入鎖定電路Lt之寫入資料重設。 在步驟S5，進行寫入動作後的窝入驗證讀出動作。 在步驟S 6 ’判斷1頁分的全部感測放大電路§ / a之輸出 資料是否變成寫入完畢狀態，全部完畢時結束，未完畢時 回到步驟S3，反覆窝入動作。 圖14顯示圖12中的反及型記憶胞1〇之寫入動作及寫入 驗證動作的定時圖。 以下，一面參照圖1 3及圖1 4，一面説明反及型記憶胞 之寫入動作及寫入驗證動作及其控制方法。 最初’由晶片外部輸入指示寫入的命令，爲了開始窝入 動作（重設感測節點Nsense)，位元線接地用的控制信號 DCB成爲Vcc，使感測節點Nsense接地。其後，在寫入資 料載入感測放大電路之前，預充電控制信號LOAD變成 Vss，資料鎖定控制信號0 iatchl變成Vcc，預置感測放大 電路之資料。即’在1頁分的全部感測放大電路，將鎖定 電路LT之節點Q設定成Vcc，將節點/Q設定成Vss。 其次，由輸出入電路I/O載入窝入資料，將窝入資料鎖定 在各感測放大電路之鎖定電路L T，節點Q、/ Q按照載入 資料設定在Vcc、Vss之一方。此時，在記憶胞進行寫入的 感測放大電路，節點Q成爲Vss，不進行寫入的感測放大電 路’節點Q成爲Vcc。（步碟S 1 ) 其次，爲了辨別指示窝入的感測放大電路，寫入資料鎖 疋k號0 load成爲Vcc或Vcc+ λ，僅指示寫入的感測放大電 -33 - 本紙張尺度適用中國國家標準（CNS ) Λ4¾¾ ( 210 X 297*^" (請先閲請背面之注意事項再填寫本頁)

、1T 'Λ 經濟部中央標隼局員工消费合作社印絜 408332 a? iJ / 五、發明説明（31 ) 路將寫入資料記憶節點Nprog充電成Vcc或Vcc-Vth。藉此 可辨別進行寫入的感測放大電路。又，Vth爲NM〇s電晶體 M8之。臨界電壓。（步驟S2) 其次，和習知感測放大電路S/A的動作同樣，根據銷定 在鎖定電路LT的資料，位元線的充電開始。即，進行寫 入的位元線保持V s s的接地狀遙’不進行窝入的位元線被 充電成Vcc。選擇字元線，例如關於字元線WL2進行寫入 時’此字元線WL；2上升到寫入電壓Vpgm(20V程度），其他 字元線變成Vpass電壓（10V程度）。藉由此動作進行對記憶 胞CELL2的寫入。（步驟S 3 ) 寫入動作結束後’開始寫入驗證動作，但先進行根據最 相載入資料進行寫入般地所指示_的感測放大電路重設。 即’與進行窝入的感測放大電路對應的寫入資料記憶節點

Nprog爲Vcc或Vcc-Vth，所以使重設信號RESET成爲Vcc， 進行寫入的感測放大電路之鎖定電路L T之節點q變成 Vss，節點/ Q變成Vcc。此結果，判斷在其寫入周期充分進 行了寫入，節點Q變成Vcc、節點/ Q變成vss的感測放大電 珞之鎖定電路LT反轉，被重設。（步驟S4) 因此，在根據最初載入資料進行寫入般地所指示的感測 放大電路，在每次的寫入驗證動作藉由驗證電位（參考電 壓）和臨界電壓的比較’進行是否充分進行了寫入的判 斷。（步驟S5)

其他寫入驗證動作和習知感測放大電路S/A的動作同 樣。即，進行了窝入的字元線WL2變成驗證電位Vref(〇.5 V -34- 本紙張尺度適用中國國家標準(cns ) ( 21 οX 297公表Γ5~~- " (請先閲讀f面之注意事項再填寫表頁)

408S32 A7 --·· —· - 1 U . ..--. ----—___ D ί 五、發明説明（32 ) 程度），其他字元線變成讀出電壓vread(4 5V程度）。 此時’將施加於負載電晶體M2之閘極的控制信號L〇ad 控制在1.8V程度，藉由使負载電流和記憶胞電流平衡，進 行讀出。例如所抹除的記憶胞之胞電流最壞也是2 ^八程 度，所以這種情況，將負載電晶體之電流配合胞電.流設定 成1.5 μΑ程度。 因此，在進行了窝入的記憶胞，即其臨界電壓比驗證電 位（參考電位）Vref(〇.5V程度）高的記憶胞，不使胞電流流 動，所以位元線之電位上升。 此時，若將位元線充電到Vcc，則讀出時間變長，所以 使南耐愿MOS電晶體Μ 1之閘極信號BLSHF定位在例如 1.8V。藉此’位元線之電位例如上升到〇.9ν，電晶體μ 1 ‘说成爲截止狀態，感測節點Nsense成爲vcc。 其次’估計感測節點Nsense變成Vcc而控制信號0 latch 1 變成Vcc。此時，感測節點Nsense爲Vcc時，即讀出被判斷 臨界電壓比驗證電位Vref高之胞之資料時，由於感測節點

Nsense爲Vcc’所以節點/Q變成Vss，節點Q變成Vcc。 經濟部中央標準局员工消费合作社印裝 在不進行窝入的感測放大電路，節點q預先變成Vcc，所 以在1頁分的全部感測放大電路，節點q之電位變成 Vcc(" 1")時，窝入結束。（步驟s 6 ) 然而’在指示寫入的感測放大電路，對記憶胞的寫入不 充分時’感測節點Nsense仍然是Vss，所以不發生鎖定電 路L T的反轉，節點q保持vss。 因此’根據具有如圖1 2所示的核心電路之EEPROM，在 -35- 本紙張尺度適用中國國家標隼（CNS ) Λ4规牯U10X297公;ίΓΤ ' 經濟部中央標準局只工消费合作社印奴 4Q8SS2 A7 ______ _B7 五、發明説明（33 ) ~ ^~—- 寫入動作後的窝入驗證讀出動作之前，藉由使根據記憶電 路20之記憶内容指示寫入的感測放大電路之資料如载入資 料重设，在其後的窝入驗證動作對於被判斷寫入不充分的 記憶胞’可進行追加寫入。 此外’在進行如上述的分割寫入之EEpR〇M方面，於進 行頁分割窝入時，藉由根據記憶電路之記憶内容指示寫入 的感測放大電路之資料如載入資料重設，關於已進行寫入 的記憶胞，在其後的寫入驗證動作對於被判斷寫入不充分 的記憶胞亦可進行追加窝入。 又，如圖15所示之動作波形，在寫入驗證動作之前，進 行根據最勒戴入資料進行寫入般地所指示的感測放大電路重 s又時，也可以使寫入資料記憶節點Npr〇g之資料再新 (refresh) 0 即’由於進行寫入的感測放大電路之寫入資料記憶節點 Nprog爲Vcc或Vcc-Vth，所以使重設信號RESET成爲Vcc， 進行寫入的感測放大電路之鎖定電路L T之節點q變成 Vss，節點/Q變成VCC。其次，使寫入資料鎖定信號 成爲Vcc或Vcc+ α，使寫入資料記憶節點Nprog之資料再 新。 上述再新的目的係爲了防止窝入動作時間變長時，寫入 資料記憶節點Nprog之電荷因接合.之漏電流或電晶體之次 臨界（subthreshold)電流等而放電，寫入資料記憶節點 Nprog從Vcc向Vss變化或者被充電，從Vss向Vcc變化。 此外，在上述實施例，將順序控制部和記憶體形成於同 -36 - 本紙張尺度適用中國國家標準（CNS ) Λ4规格（210X29"?公# ) (請先閲讀背面之.注土¥現再填舄本頁) 訂 40B332 .a? '____B7 五、發明説明（34 ) 一晶片上’但本發明亦可適用於由記憶體外部如前述進行 寫入控制的情沉。 即，關於本發明之半導體記憶裝置之窝入控制方法具備 以下步驟：爲了對於前述半導體記憶裝置之記憶胞的窝入 動作而將窝入資料载入感測放大電路S/A時，辨別指示窝 入的感測放大電路S/A ’使辨別結果記憶於記憶電'路的步 驟；及，在窝入動作後的寫入驗叙讀出動作之前，對於根 據記憶電路之記憶内容指示寫入的感測放大電路g / A，如 載入資料重設感測放大電路S/A之資料的步驟。 其次説明在本實施例進行分割寫入時的寫入驗證動 作。 圖1 6、圖1 7爲顯示關於圖1 2中的反及型記憶胞之分割 寫入動作及寫入驗證動作的順序控制機構之控制基本流程 的流程圖。 在步驟S11’爲了開始寫入動作，將第一次的分割窝入 資料載入感測放大電路S/A之鎖定電路L T。 在步驟S 12，辨別指示寫入的感測放大電路S/A，使與已 辨別的感測放大電路S / A對應的記憶電路2 0記憶辨別名士 果0 經濟部中央標隼局員工消費合作社印製 在步驟S 13 ’進行第一次的分割寫入動作。 在步驟S14 ’對於指示寫入的感測放大電路S/A，根據記 憶電路2 0之記憶内容如所載入的寫入資料重設資料。 在步驟S15’進行寫入動作後的窝入驗證讀出動作。 在步驟S16 ’判斷1頁分的全部感測放大電路S/A之輸出 -37- 本纸張尺度適用中國國家標孪（CNS ) Λ(^10X-c297^i ) A7 B7 408332 五、發明説明（35) 資料疋否變成寫入.完畢狀態，全部完畢時結束第一次的分 割寫入動作’未完畢時回到装置s 13，繼續分割寫入動 作。 在步驟S17，進行反向讀出動作。通常的讀出動作必 latch 1變成Vcc，相對於此，反向讀出動作只是必〗atch2變 成Vcc之點不同，其他和通常的讀出動作大致相同。又， 此時的字元線之電壓和窝入驗證讀出動作時相同的^ref即 可’此外也可是可讀出記憶胞之資料爲"〖"或爲"〇|，的不滿 Vref的通常讀出電壓（例如Vss)。 在步驟S18’爲了開始第n(n§2)次的分割窝入動作，將 第η次的分割窝入資料載入感測放大電路S/A之鎖定電路 LT ° 在步骤S I 9 ’辨別指示寫入的感測放大電路S/A，使與已 辨別的感測放大電.路S/A對應的記憶電路2 〇記憶辨別結 果。 在步驟S20，預置被指示窝入的感測放大電路之資料。 在步驟S21，將第n ( n δ 2 )的分割寫入資料再度載入感測 放大電路S/A之鎖定電路l Τ。 在步碟S22，進行第η次的分割寫入動作。 在步驟S23 ’對於根據記憶電路2 〇之記憶内容指示寫入 的感測放大電路S/A，如到第η次的載入資料（f (載入資

i=I 料）0重設資料。 在步驟S24,進行寫入動作後的寫入驗證讀出動作。 在步驟S25，判斷1頁分的全部感測放大電路S/A之輸出 -38- 本紙張尺度軸巾關丨料（CMS ) ( 2iO'X 297^t~T ' ~ ~~-— (請先閲绩背面之注意事項再填寫本頁)

*1T fir 經濟部中央標準局員工消费合作社印奴 經濟部中央標準局貝工消费合作社印製 408332 A7 __；______ 五、發明説明（36 ) ^~~ ' ^ 資料是否變成寫入完畢狀態，未完畢時回到步驟s22 一 畢時在步驟S26判斷全部的分割窝入動作是否結束。未= 畢時，在步.驟S27遞增η而回到步驟sn，完畢時動作= 束。 、口 圖1 8顯示與圖丨6、圖丨7所示之流程圖對應的反及型 EEPROM之分割寫入時的反向讀出動作、寫入動作及寫入 驗證動作的定時圖。 最初在分割寫入動作之前進行反向讀出動作，但反向讀 出動作也可以在第一次的分割窝入時進行，但第二次以後 必疋在分割寫入動作之前進行。 首先，位元線接地用控制信號DCB成爲Vcc，使感測節 點Nsense接地。.其後，在反向讀出動作之前，L〇AD變成 Vss ’必latchl成Vcc，預置感測放大電路之資料。即，在 全邵1頁分的感測放大電路之鎖定電路L τ，將節點Q設定 成Vcc，將節點/ q設定成vss。 其次’進行反向讀出動作，但這除了一部分之外，和窝 入驗證動作同樣。即，進行分割窝入的字元線WL2變成驗 證電位V r e f ( 〇 , 5程度），其他字元線變成讀出電壓 Vread(4.5V程度）。此時，藉由負載電晶體M2之控制信號 LOAD控制在工· 8 V程度而使負載電流和記憶胞電流平衡， 進行讀出動作。例如所抹除的記.憶胞之胞電流最壞也是 2 μΑ程度，所以這種情沉，將負電晶體之電流配合胞電流 設定成1 ·5 μΑ程度。 因此，在進行寫入動作的記憶胞，即其臨界電壓比驗證 -39 - 本紙張尺度適用中國國家標準（CNS )如说枋（210X297公犮） ^^^^1 ^^^^1 ^^^^1 ft ^^^^1 ^^1 (锖先閱讀背面之注意事項再&寫本莨)

，1T .> 408332 A7 ™—-一 - 151 五、發明説明（37 ) ~~ 電位（參考電位）Vref(〇.5V程度）高的記憶胞，不使胞電流 流動，所以位元線之電位上升。此時，若將位元線B l充 電到Vcc ’則讀出時間變長，所以使高耐壓m〇s電晶體Ml 之把制信號BLSHF例如定位在i,8V。藉此，位元線BL之電 位例如上升到0.9V，電晶體Μ 1就成爲截止狀態，感測節 點 Nsense成爲 Vcc。 其次’估計感測節點Nsense變成Vcc而0 latch2成爲Vcc。 和通常的讀出動作不同，0 latch2取代0 latchl成爲Vcc之 點係反向讀出動作之特徵。 此時’感測節點Nsense爲Vcc時，即讀出被判斷其臨界 電壓比Vref高之胞時，由於感測節點Nsense爲vcc ,所以節 點Q變成_ Vss ’節點/ Q變成Vcc。又’反向讀出動作時，字 元線WL2之電位取代驗證電位vref成爲通常的讀出電壓Vss 等，本發明亦有效。 其後，重設位元線後，由輸出入電路I/O載入分割窝入的 下次窝入資料’將資料鎖定在各感測放大電路之鎖定電路 内’節點Q、/Q根據資料設定在Vcc、Vss之一方。此時， 在記憶胞進行寫入的感測放大電路，節點Q成爲Vss，不進 行寫入的感測放大電路，節點Q成爲Vcc。此外，分刻窝 入時，只對進行分割寫入的感測放大電路進行資料载入。 其次，爲了辨別指示寫入的感測放大電路，窝入資料鎖 定信號0 load成爲Vcc或Vcc+ α，將節點Nprog僅指示寫入 的感測放大電路充電成Vcc或Vcc-Vth。藉此辨別進行寫入 的感測放大電路。 -40- 本纸伕尺度適用中國國家摞準（CNS )如坭梠（210Χ297公益〉 (¾先閱讀背面之項再填艿本頁) 丁 -'β 經濟部中央標华局员工消费合作社印製 經濟部中央標嗥局員工消費合作社印製 408332 A7 'H'/ 五、發明説明（邱） 藉由此動作，在到分割寫入前次的寫入動作指示寫入的 感測放大電路及在下次的寫入動作指示寫入的感測放大電 路之節點Q成爲Vss。 其次，照樣進行寫入’則在到分割窝入前次的寫入動作 進行窝入的感測放大電路之節點Q成爲Vs s，所胃以會再度進 行寫入動作，發生過寫入的問題。爲了避免此問題， LOAD變成Vss，0 latchl變成Vcc，預置感測放大電路之資 料。 其後，將下次的分割窝入資料由輸出入電路I/O再度載入 感測放大電路内，其次和習知感測放大電路S/A的動作同 樣’根據鎖定在鎖定電路LT的資料，位元線的充電開 始。 寫入動作結束後，開始寫入驗證動作，但先進行在到前 次的分剖寫入動作進行窝入般地指示的感測放大電路及根 據下次（這次）的分割寫入的載入資料進行窝入般地所指示 的感測放大電路重設。即，到前次或下次的分割寫入時， 進行寫入般地所指示的感測放大電路之節點Npr〇g爲Vcc或 Vcc-Vth，所以使重設信號RESET成爲Vcc，進行寫入的感 測放大電路之鎖定電路L T之節點Q變成V s s，節點/ Q變成 Vcc 〇 此結果，判斷在其前分割寫入或窝入周期充分進行了寫 入’節點Q變成Vcc、節點/Q變成Vss的感測放大電路之鎖 定電路LT反轉，被重設。 因此，在到前次的分割窝入動作進行寫入般地所指示的 -41 - 本紙張尺度適用十國國家標準（CNS ) /\4麟（2!〇><2们公發Ί ~ f靖先閱讀背面之洼意事項再填窝本頁) 訂 A7 408832 五、發明説明（39 ) 感測放大電路及在下次的分割寫入的根據最初载入資料進 行窝入般地所指示的感測放大電路，在每次的寫入驗證藉 由窝入驗證電位和臨界電壓的比較，進行窝入判斷。此結 果，寫入動作後的記憶胞之臨界電壓分佈，如圖19所示， /又有驗證電位（參考電位）Vref以下的臨界電壓分佈，寫入 動作後的資料可靠性變高。 圖20A、圖20B分別爲習知寫入驗證、本發明窝入驗證後 的臨界値分佈的實測値。測量係對64M位元之反及塑 EEPROM進行，Vref設定在1 V。如圖20A所示，習知寫入 &证後產生Vref以下的臨界電壓分佈（distribution foot)，但 在本發明如圖20B所示，臨界電壓分佈進入^乂至^乂之 間。， 此外，分割寫入之際，最初由輸出入電路I/O載入（分割） 寫入資料，其次進行反向讀出動作，其後使在到前次的分 割寫入動作進行寫入的感測放大電路及根據其次分割寫入 的載入資料進行寫入般地所指示的感測放大電路之節點 Nprog鎖定Vcc時，本發明亦有效。圖2 1顯示這種情況的 分割寫入時的定時圖。 經濟部中央標準局貝工消费合作社印製 最初，由晶片外部輸入指示寫入的命令或指示分割寫入 的命令，就開始寫入動作。爲了重設位元線，位元線接地 用控制信號DCB成爲Vcc，使位元線接地。其後’在窝入 資料載入感測放大電路之前，LOAD變成Vss，0 latchl變 成Vcc，預置感測放大電路之資料。即’在全部1頁分的感 測放大電路之鎖定電路L T，將節點Q設定在Vcc，將節點 -42- 本紙張尺度適用中國國家標挛（CNS ) Λ4規掊（2丨0/ 297公$ > 經濟部中央標卒局男工消費合作社印^ 408332 A7 -____ 〇 i 五、發明説明（4〇 ) /Q設定在Vss。 其次，由輸出入電路][/0載入寫入資料，將資料鎖定在各 感測放大電路之鎖定電路内，節點Q ' /Q根據資料設定在

Vce、Vss之一方。此時，在記憶胞進行窝入的感測放大電 路，節點Q成爲VSS，不進行窝入的感測放大電路，節點卩 成爲Vcc ^ 其次’進行在到前次的分割寫入動作所寫入的記憶胞之 資料的反向讀出動作。首先，位元線接地用控制信號 成爲Vcc ’使感測節點接地。然而，由於將下次的分劉寫 入的資料輸入一部分的感測放大電路，所以不進行預置。 其次’進行反向讀出動作。即，進行分割寫入的字元線 變成驗證電位Vref(〇5V程度），其他字元線變成讀出 電壓Vread(4_5V程度）。此時’藉由將負載電晶體m2之控 制信號LOAD控制在i.8V程度而使負載電流和記憶胞電流 平衡，進行讀出。 例如所抹除的記憶胞之胞電流最壞也是2 程度，所以 這種情況’將負載電晶體之電流配合胞電流設定成1.5 μΑ 私·度°因此，在進行寫入的記憶胞，即其臨界電壓比驗證 電位（參考電位）Vref( 0.5 V程度）高的記憶胞，不使胞電流 流動，所以位元線之電位上升。 此時’若將位元線B L充電到Vcc，則讀出時間變長，所 以使高耐壓MOS電晶體Μ 1之控制信號BLSHF例如定位在 1.8V。藉此’位元線β L之電位例如上升到0.9V，電晶體 Μ I就成爲截止狀態，感測節點Nsense成爲Vcc。 -43- 本紙狀度朝中gH家鮮（CNS〉Λ4^)ΰΓΓ2Ϊ〇χ7τΰΰΓΪ (請先閲讀背面之注意事項再填寫本頁) 、-=a 408332 A7 _______ϋ/ 五、發明説明（41 ) ^ 其次’估計感測節點Nsense變成Vcc而latch2成爲vcc。 和通常的讀出動作不同’ 0 latch2取代0 !atchi成爲仏^之 點係反向讀出動作之特徵。 此時，感測節點Nsense爲Vcc時，即讀出被判斷其臨界 笔壓比Vrefi^之胞時，感測節點Nsense爲Vcc，所以節點q 變成Vss，節點/ Q變成Vcc。此時，雖然將下次的分割寫入 資料輸入一部分的感測放大電路，但在此反向讀出動作， 由於僅在到前次的分割寫入已進行寫入，被判斷其臨界電 壓比Vref高之胞之感測放大電路之節點q變成vss，節點 / Q變成Vcc ’所以下次的分割寫入資料不被破壞而保存於 一部分的感測放大電路内。又，反向讀出動作之際，使字 元線WL2之電位取代驗證電位Vref成爲通常的讀出電墨 Vss，本發明亦有效。 其次’爲了辨別指示窝入的感測放大電路，寫入資料鎖 定信號0 load成爲Vcc或Vcc+ α，將節點Nprog偉進行窝入 的感測放大電路充電成VCC或Vcc_Vth。藉此可辨別指示寫 入的感測放大電路。 經漪部中央標準局貝工消费合作社印製 其次，照樣進行窝入，在到分割寫入前次的寫入動作進 行寫入的感測放大電路之節點Q成爲Vss，所以會再度進行 窝入，發生過寫入的問題。爲了避免此問題，如前所述， 可以預置感測放大電路後，將下次的分割寫入的資料由輸 出入電路I/O再度載入感測放大電路内，但也可以取代此 使進行寫入驗證讀出而在到前次的寫入動作進行寫入般地 所指示的感測放大電路之鎖定電路反轉。 -44 - 本紙張尺度適用中國國家標準（CNS ) Λ4规将（210X 297,一 408332 Α7 Β7 經濟部中央標準扃貝工消资合作社印¾ 五、發明説明（42) 其次’和習知感測放大電路S/A的動作同樣，根據鎖定 在鎖定電路LT的資料，位元線BL的充電開始。寫入動作 結束後，開始窝入驗證動作，但先進行在到前次的分割窝 入動作進行寫入般地所指示的感測放大電路及根據下次的 分割寫入的載入資料進行寫入般地所指示的感測放大電路 重設。 即，到前次或下次的分割寫入時，由於已指示寫入或指 示的感測放大電路之節點Nsense爲Vcc或Vcc-Vth，所以使 重設信號RESET成爲Vcc，已指示寫入或指示的感測放大 電路之鎖定電路LT之節點Q變成Vss，節點/Q變成Vcc。 此結果’判斷在到其前的分割寫入或窝入周期充分進行 了寫入’節點Q變成Vcc、節點/ Q變成Vss的感測放大電路 之鎖疋電路LT反轉，被重設。 因此’在到前次的分割寫入進行寫入般地指示的感測放 大電路及根據下次的分割寫入的最初載入資料進行寫入般 地所指示的感測放大電路，在每次的寫入驗證動作藉由驗 證電位和臨界電壓的比較，進行窝入判斷。 兹將圖1 6、圖1 7之變形例説明於下。 如在圖16之步驟S17所示，在將分割寫入資料載入感測 放大電路之前或之後，取代進行如前述的反向讀出動作， 使重設信號RESET成爲Vcc，使在.到前次的分割寫入進行 寫入般地所指示的感測放大電路之資料重設亦同樣有效。 泛種情沉’與進行反向讀出動作的情況相比，無錯誤讀出 之虞’所以在到分割窝入前次的寫入，可將指示寫入的感 -45- 本紙張尺度 H中 ( 2ι〇χ29-^ϋ — ^ (請先閲讀背面之..注意事填再填寫本頁) -訂 408332 A7 _—-——__ 五、發明説明（43 ) 測放大電路之節點Q確實且高速地設定在Vss。 即，取代圖16之步驟Sl7之反向讀出，也可以在到前次 的分割寫入如所載入的窝入資料進行感測放大電路之鎖定 電路重設。將此顯示於圖22。即，在步驟S16之判斷，檢 出1頁分的全部感測放大電路S/A之輸出資料變成寫入完畢 狀態時’在步驟S17A根據到前次的載入資料重設被指示窝 入的感測放大電路。 圖23爲圖17之變形例，係取代圖i7之步驟S2〇、S21進 行寫入驗證讀出動作（步驟S28)。這種情況，前半部分可 以是圖16，也可以是圖22。 圖2 4爲圖2 3之變形例’係省略圖2 3之步綠S23 (感測放 大電路之重設）。這種情況，前半部分和圖2 2同樣控制在 圖！ 6之步驟17之字元線電位爲不滿驗證電位的通常讀出電 壓。 經濟部中央標窣局貝工消费合作社印奴 即’可如上述的分割寫入的關於本發明之半導體記情裝 置之寫入控制方法具備以下步驟：當如前述關於可分割窝 入的半導體記憶裝置之字元線，以多數位元組單位分割對 於所同時選擇的記憶胞的窝入而進行寫入的分割寫入之 際’將窝入資料載入感測放大電路S/A時，只辨別指示寫 入的感測放大電路S/A，使辨別結果記憶於記憶電路的步 驟：及’在分割寫入動作後的窝入驗證讀出動作之前，對 於根據記憶電路之記憶内容在到前次的分割寫入動作進行 寫入般地所指示的感測放大電路S/A及在下次的分割寫Λ 動作根據載入資料指示寫入的感測放大電路§/Α，如載入 -46 - ϋ張尺度適用中國國家.標隼（CNS〉Λ4規枋（ A7 Η'/ 408832 五、發明説明（44 ) 資料重設感測放大電路S/A之資料的步驟。 其次’就適用本發明的反及型EEPROM之升壓窝入動 作，一面參照圖25、圖26、圖27，一面加以説明。 升壓窝入係各寫入動作/寫入驗證動作周期階段地提高 窝入電壓Vpgm的手法。此手法和固定寫入電壓的方法不 .同，耦合比大、容易被寫入的記憶胞以低的電壓進行窝 入’轉合比小、難以被窝入的記憶胞以高的電壓進行寫 入。此結果’可縮短寫入時間，並且寫入時施加於記憶胞 的廷％和固疋窝入電壓的方法比較也被低抑制。 最初’由晶片外部輸入指示窝入的命令，就開始寫入動 作。其次’寫入資料載入感測放大電路（圖2 6之步驟S3 1) 後，爲了辨別指示寫入的感測放大電路，寫入資料鎖定信 號<M〇ad成爲Vcc或Vcc+α，將節點Nprog僅指示寫入的感 測放大電路充電成乂“或Vcc_Vth，藉此辨別指示寫入的感 測放大電路（步驟S32)。到此爲止，和在前述圖丨4、圖！ 5 所示之動作相同。 其次，和習知感測放大電路S/A的動作同樣，根據鎖定 在鎖定電路LT的資料，一面反覆寫入動作/寫入驗證讀出 動作的周期，—面寫入電壓階段地變高（步驟S33〜S35)。 即，窝入電壓Vpgm最初例如由i 5 v開始，每反覆周期各 增高0.5V。而且，例如在以17.5V寫入後的驗證動作，第 一寫入驗證（第一次的窝入）成爲通過（步驟S3 6)。 其久，進行拫據載入資料進行窝入般地所指示的感測放 大電路重設（步驟S37)。即，由於指示寫入的感測放大電路 -47- 本紙張尺度ϋ射國_轉（CNS ) II .11 ?»--· t-i . f --i —I— —II {--- (請先閲讀背面之.注意事项再填寫本頁) ΐ" 經濟部中央標嗥局β工消贽合作社印製 A7 408S32 五、發明説明（45 ) 之節點Nprog爲Vcc或Vcc-Vth，所以使重設信號RESET成 爲Vcc ’指示窝入的感測放大電路之鎖定電路l τ之節點Q 變成Vss，節點/Q變成Vcc。 此結果，判斷在其前寫入周期充分進行了寫入，節點Q 變成Vcc、節點/ Q變成vss感測放大電路之鎖定電路l τ反 轉，被重設。因此，根據最初載入資料進行寫入般地所指 示的感測放大電路在此第一寫入驗證通過後的寫入驗證再 度藉由驗證電位和臨界電壓的比較，進行寫入判斷（步驟 S39〜S40) ° 寫入再判斷的結果’被判斷寫入不充分的記憶胞再進行 寫入。此時，寫入電壓Vpgm由再低的電壓，例如15 V開 始。這是爲了避免過寫入（步驟S3 8)。 即’是因爲在低的寫入電壓，例如在15V一旦窝入驗證 通過的3己憶胞寫入再判斷的結果，被判斷寫入不充分，再 進行寫入時，提咼寫入電壓，例如成爲17.5 V，對於此輕 合比大的記憶胞，寫入電壓過高，有成爲過窝入之虞。 而且’在例如在寫入電壓1 5.5V寫入後的驗證動作方 面，在第二寫入驗證（第二次的冩入）成爲通過的時刻（步 驟S41)，寫入動作結束。 此外，如圖28所示，爲了縮短窝入時間，也可以使第一 寫入通過後的追加寫入開始電壓成爲比最初寫入開始電壓 高1級或2級的電壓。 即，最初寫入開始電壓例如15V時，追加寫人開始電塾 成爲比此高2級分卿。這是因爲在最初的寫入動作將電 -48- 本紙張尺度適用中國國家標隼（CMS 規彳Μ 210X 297公---*--—~— {請先閲讀背面之.注意事項再4艿本頁) 幸 訂 經濟部中央標準局月工消费合作社印¾ 經濟部中央標準局员工消资合作社印製 408332 A7

WJ 五、發明説明（46 ) 子注入記憶胞之浮動閘，所以用比此高1 V程度的電壓進 行追加寫入也不成爲過寫入。 又’圖26、圖27之流程圖不限於升壓寫入，以寫入電 壓爲一定而使寫入時間成爲等倍（使寫入脈衝時間成爲2 倍、4倍、8倍、…）的寫入時間等倍方式亦有效。 本發明之核心電路不限於圖12，如圖29所示，在寫入 資料記憶節點Nprog附加記憶資料保持用的電容器c 1的記 憶電路20a，如圖3 0所示，在寫入資料記憶節點Npr0g附加 記憶資料鎖定用的正反電路F /F的記憶電路2〇b亦可適用。 此外，取代圖1 2所示之記憶電路2 〇、重設電路2丨之 NMOS電晶體M8、M9、M10，如圖3 1所示之記憶電路20c、 重設電路21c，使用NMOS電晶體Ml 1和PMOS電晶體M12、 M13構成，將重設信號RESET之反轉信號/RESET施加於 PMOS電晶體Ml 3之閘極般地變更時，本發明亦可適用。 使用這種結構的記憶電路2〇c、重設電路2 1 c時，根據最 相載入資料進行寫入般地所指示的感測放大電路如下動 作：在每次寫入驗證讀出之前，將節點/Q之電位設成 Vcc 0 如上述，根據本發明之第一實施例’根據載入資料進行 寫入的感測放大電路在寫入驗證讀出之前重設感測放大電 路之資料’所以即使一旦窝入通過的記憶胞在其後的寫入 驗證動作被判斷窝入不充分的記憶胞也進行追加寫入，所 以可謀求寫入資料可靠性提高。 此外’進行頁分割寫入時，關於已進行窝入的記憶胞， -49- 本紙張尺度ΐδ财 0_縣（CNS ) { 210 X 297^^·) (請先閱讀背面之U意事項再仏寫本頁)

408332 A7 〇ί 五、發明説明（47 ) 藉由在其後的寫入驗證動作對於被判斷寫入不充分的記憶 胞也進行追加寫入，可謀求可靠性提高。 上述實施例在感測放大.電路設置記憶電路2 0，該記憶電 路2 0係記憶辨別指示寫入的感測放大電路的資料，在寫入 驗證讀出動作之前，藉由重設根據記憶電路之記憶内容指 示寫入的感測放大電路，即使一旦寫入通過（驗證結果成 爲0K)的記憶胞在其後的窝入驗證讀+出動作被判斷寫入不 充分的記憶胞也進行追加寫入，謀求寫入資料可靠性提 高’進行窝入的記憶胞中，考慮寫入後只對臨界値不滿 Vref的記憶胞進行追加寫入即可，若能使感測放大電路之 鎖定電路LT讀出這種寫入不充分之胞之資料，則可不要 記憶電路2 0。將此變形例説明於下。 此變形例之電路圖和圖5所示之習知例相同。 經濟部中央標準局貝工消费合作社印" (請先閱讀背面之注意事項再填巧本頁) 此處’寫入通過（驗證結果成爲0K)之胞雖然伴隨其後 對其他胞的寫入動作’臨界値看起來低，但比保持株除狀 態之胞之臨界値高。於是，設定比寫入驗證電平低、讀出 電平以上的第二驗證電平，將此第二驗證電平給與選擇字 元線，藉由進行反向讀出動作，可將窝入連接於此字元線 的1頁分記憶胞的資料模式由記憶胞再載入鎖定電路L τ。 臨界値高的記憶胞藉由讀出動作，將”H_，電平讀出给感測 節點Nsense ’所以使0 latch2成爲高電平，則節點q成爲低 電平（Vss) ’即鎖定電路L T如最初載入資料成爲被設定的 狀態。 圖3 2顯示關於寫入動作及寫入驗證讀出動作的順序控制 -50- 本紙張尺度適用中國國家標隼（CNS )以况枯（2j〇X2<r?^l 408832 A7

Ji/ 五、發明説明（48 ) 機構之控制基本流程。 一開始寫入動作，在步驟S51，就將寫入資料載入感測 .放大電路之鎖定電路LT。 在步驟S52，將字元線設定在比窝入驗證電平Vref低的電 平，例如Vss ’進行反向讀出動作。藉此，判斷已充分進 行了寫入’節點q成爲VCC、節點/ Q成爲Vss的鎖定電路 L T反轉’關於寫入資料之胞的感測放大電路如載入資料 成爲被重設的狀態。此處，以字元線電壓爲比Vref低的電 平Vss進行讀出，所以即使因其他胞狀態界値比下降 看得見的記憶胞也成爲斷開（〇FF)狀態，所以可作爲寫入 ”〇·_資料之胞讀出。 在步IS53，進行寫入驗證讀出動作。此時，字元線成 爲Vref^即，對充分進行寫入的記憶胞進行追加寫入不 好所以藉由以寫入驗證電壓Vref進行讀出動作（以0 latch 1爲向电平），使和臨界電壓上的記憶胞對應的 感測放大電路之鎖定電路再度反轉。藉此，與充分進行窝 入之胞對應的鎖定電路，節點Q成爲Vcc，節點/Q成爲 Vss。此外，關於抹除狀態的記憶胞，透過如上述的反向 經濟部中央標i?-局工消费含作社印製 (請先閱讀背面之.注意事項再¾¾本頁) 讀出動作及讀出動作不發生鎖定電路的反轉，節點Q保持 Vec ’即點/ Q保持vss。 ' 在步驟S54，判斷1頁分的全部感測放大電路S/A之輸出 資料是否變成全邵寫入完畢狀態，完畢時結束窝入動作， 未心畢時在步驟S5 5進行窝入之後，回到步驟S52。 如此變形例，以Vss進行反向讀出動作，以Vref進行驗證 本紙張又度剌繂ί (：ϋϋ ( -51 - 408333 A7 _ ii! 五、發明说明（49 ) ^ 讀出，就成爲和感測放大電路於反向讀出動作時如最初載 入資料被重設等效的狀態，關於這種感測放大電路，藉由 其次的驗證讀出，可判斷是否每次充分進行了窝入，只追 加寫入不滿Vref之fe界値之胞。因此’不需要記憶電路 20 ’可得到和上述實施例相同的效果。即，藉由同一字元 線中的資料模式變化，寫入通過後，檢測臨界俊不夠之 胞，可使最相載入資料讀出给感測放大電路，藉由利用此 資料進行追加再寫入動作，可弄窄窝入動作後的記憶胞之 臨界値分佈。因此，記憶胞的可靠性及讀出性能提高。 圖32之流程圖也可以如圖33，藉由改變窝入步驟.gw之 執行定時而變形。 又，圖3 2、圖3 3之流程圖係每次的寫入周期都進行反 向讀出動作、寫入驗證讀出動作，但反向讀出動作也可以 檢出1頁分的全部感測放大電路S/A之輸出資料全部變成窝 入完畢狀態之後只進行1次。圖3 4、圖3 5顯示這種情況的 流程圖。 在步驟S61，爲了開始寫入動作，將窝入資料載入感刻 放大電路S/A之鎖定電路L Τ。 經濟部中央標準局只工消资合作社印製 在步驟S62，進行寫入動作，在步驟％3，進行窝入驗證 讀出動作’在步驟S64，判斷1頁分的全部感測放大電路 S/A之輸出資料是否變成寫入完畢狀態，全部完畢時成爲 第一次的寫入驗證通過（步驟S65)。未完畢時回到步驟 S62，繼續寫入動作。 成爲第一次的寫入驗證通過，步驟S67，就將字元線設 -52- 本纸張尺度適用裙專（CNS )八4現招（_2I0x：W,j^l '----— 408332 A7 ---------------_B7 五、發明説明（50 ) ~ -- 疋在比寫入驗證電平Vref供沾中τ _ 低的电平，例如Vss，進行反向 二、一作。藉此’判斷已充分進行了寫入，節點Q成爲 “、即點/Q成爲Vss的鎖定電路[7反轉，關於窝入資料 之胞的感測放大電路如載入資料成爲被重設的狀態。此 後’在步驟S68、S69 ’進行寫入驗證讀出動作及寫入判 斷’㈣斷窝入不充分時’再反覆進行寫入動作（S67)和窝 入驗证喷出動作（S68)，被判斷1頁分的全部感測放大電路 S/A4輸出資料變成寫入完畢狀態，就成爲第二次的窝入 驗證通過（步驟S70)。 其次，説明本發明之其他實施例。在以下實施例和第一 只施例對應的邵分附上同一參照數字，詳細説明省略。 第二實施例 經濟部-6-央標準扃員工消资合作社印^ (請先閱讀背面之注意事項再填¾本頁) .> 圖3 6顯示根據本發明第二實施例之具有頁寫乂 7讀出功 能、分副寫入功能的可一批抹除之反及型全體結 構。圖36和圖π所示之第一實施例之反及型eeprom相 比’只是位元線控制電路1 02不同，其他相同。即，第二 實施例之EEPROM具有記憶胞陣列1 1 :構成反及型胞的多 數記憶胞配設成矩陣狀，在縱方向排列多數條位元線Β乙 作爲資料線’在橫方向排列多數條字元線W L ;列解碼器 1 2 :根據由外部所輸入的位址，選擇驅動記憶胞陣列i i 之字元線；位元線控制電路1 〇2 :.連接於記憶胞陣列1 1之 位元線B L ;行閘1 5 :連接於此位元線控制電路1 〇2 ;行解 碼器1 4 :根據由外部所輸入的位址控制行閘1 5，選擇對 應的位元線及感測放大電路：資料輸出入（〗/ 〇 )缓衝器 -53- 本紙張尺度適用中國國家標牟（CNS ) Λ4现梠（210X297公兑） 408333 A7 B7 五、發明説明（51 經濟部中央標準局只工消贽合作社印^ 18 .連接於行閘15 ;升厭雪> 开检屯路16 :爲了供應窝入動作或 抹除動作所需的高電爆·方 也丨 门电整，及，控制電路I 7 :爲了產生對記 憶胞陣列1 1的資料窝入、姑办Β , . 馬入抹除及凟出的控制信號而控制晶 片内邵’同時保持和外部的介面。 列解碼器12於資料窝入時、抹除時及資料讀出時，分別 根據位址信號選擇驅動多數字元線WL，供應所需電壓給 其字元線驅動器。位元線控制電路102於讀出時具有感測 仫元線資料的功，於窝入具有保持由外部所載入的資料 的資料鎖疋功能，於寫入及抹除時具有對於位元線B L分 別選擇供應所需電壓的功能。 控制電路1 7含有順序控制機構（例如可程式邏輯陣列）， 該順序控制機構係爲了控制對於反及胞的抹除/袜除驗 證、寫入/寫入驗證及讀出動作。 圖3 7顯示記憶胞陣列丨丨之結構。在圖中雖然顯示串聯 連接4個記憶胞Μ而構成一個反及型胞之例，但一般用8 個、1 6個或3 2個記憶胞構成反及型胞。記憶胞Μ係層疊 浮動閘和控制閘的眾所周知的FETMOS構造。排列於字元 線方向的多數反及型胞匯集構成I塊，沿著各塊内的1條字 元線的記憶胞列構成1頁。在抹除動作，1塊成爲抹除單 位’在寫入及讀出動作，1頁成爲單位。又’圖所示之 第一實施例之記憶胞陣列也可以是和圖3 7相同的結構。 圖3 8顯示圖3 6之位元線控制電路1 〇2中連接於1條位元 線BLi的感測放大電路106結構。感測放大電路1 〇6以錦定 電路L T爲主體，該鎖定電路L T係由交叉連接輸出A的2 -54 - 本纸張尺度迫用中國國家標準（CNS ) Λ4蚬格（2H)X29?公夂） 閲 背 之 注 項· 再 ύ 本 頁 訂 經濟部中决標準局眞工消资合作社印製 408332 A7 _ 五、發明説明（52) 個CMOS反相器ivi、IV2所構成。鎖定電路乙丁之第二記憶 節點Q透過行選擇NMOS電晶體M31連接於1/0線，同時透 過感測放大電路重設用及轉移閘用NMOS電晶體Μ 2 4及位 元線電位定位用NMOS電晶體Μ21連接於位元線bu。 NMOS電晶體M21、Μ24之連接節點成爲感測節點Nsense。 在感測節點Nsense連接恆定電流源用pm〇S電晶體M22 :爲 了根據預充電控制信號LOAD在預定期間將此感測節點充 4 ’及’ NMOS電晶體M23 :爲將感測節點Nsense之電荷放 電的放電控制信號DCB所控制。在鎖定電路l T之第一、 第二記憶節點/ Q、Q分別設置定時控制用NMOS電晶體 M25、M26 :爲控制信號0 iatchl、0 latch2所控制而將各個 節點連接於感測用MOS電晶體M27，於讀出（反向讀出）時 被接通驅動。 在載入鎖定電路L T之窝入資料的第二記憶節點q設置爲 了記憶該所載入的資料的資料記憶電路120。資料記憶電 路120係由作爲記憶MOS電晶體的NMOS電晶體M30 :及， 寫入用NMOS電晶體M28 :介插於此NMOS電晶體M3 0之閘 極和鎖定電路L T之第二記憶節點Q之間，爲控制信號必 load所控制所構成。這是以記憶電晶體M30之閘極爲記憶 感測節點Nerase的動態記憶體。 NMOS電晶體M30之汲極透過爲錯誤寫入核對用信號必ch 控制的核對用NMOS電晶體M29連接於鎖定電路L T之第二 記憶節點Q。NMOS電晶體M30之源極透過鎖定電路l T之 定時用NMOS電晶體Vt25、M26之共同源極，並且透過爲感 -55- 本纸張尺度適用中國國家標準（CNS )，\4说桤（2丨0X 297公垃） (請先閲讀背面之洼意事項再填寫本頁)

經濟部中央標準局员工消费合作社印製 ^08832 五、發明説明（53 ) 測節點Nsense之電位所控制的感測用NMOS電晶體M27而 接地。感測用NMOS電晶體M27和NMOS電晶體M25 ' M26 共同也用作鎖定電路LT之預置用、保持資料之強制反轉 用及反向讀出動作鎖定用，但這些NMOS電晶體29、M27 邵分根據資料記憶電路12〇之記憶節點Nerase電位和感測節 點Nsense電位之及（and)邏輯，只在有錯誤窝入時使鎖定 電路LT之第二記憶節點q強制接地，起使資料反轉作用。 即’這些NMOS電晶體M29、M27部分構成通知錯誤寫入的 錯誤窝入檢測電路123。 圖3 9爲顯示根據此實施例之反及型EEPROM之寫入動作 之概略順序控制的流程圖。此順序控制爲圖3 6之控制電路 17所進行。茲按照此流程簡單説明窝入及寫入驗證動作如 下。 在步驟S73 ’開始寫入動作’將1頁分的寫入資料载入位 元線控制電路102。 在步驟S74，辨別指示保持抹除狀態的感測放大電路 106 ’使辨別結果記憶於資料記憶電路〗2〇。具體而言，將 保持於鎖定電路LT的寫入資料保持於資料記憶電路12〇即 可。 在步驟S75，按照載入鎖定電路lt的寫入資料進行資料 寫〇 在步驟S76，進行寫入動作後的寫入驗證讀出動作。 在步驟S 7 7，判斷1頁分的全部資料是否窝入完畢，寫入 元畢時結束寫入動作，未完畢時回到步驟7 3。 -56 - 本紙張尺度適用中國國家摞準（CRS ) Λ4( 210Χ29~ί>Τ~ " --一· (請先閱讀背面之注意事現再填将本頁} 訂 A7 五、發明説明（54 ) - 寫入動作結束後，在步驟S78，判斷是否有錯誤窝入。 具體而言’根據窝入動作結束後的通常讀出或驗證讀出的 感測節點之資料和保持於資料記憶電路12〇之資料的及 (AND)邏輯，判斷是否有錯誤窝入。 檢出因感測放大電路106之資料的強制反轉而有錯誤寫 入，在步驟S79，豎立錯誤寫入檢出旗標。 其次，以圖3 8所示之感測放大電路1 〇6的動作爲中心， 一面參照圖40之定時圖，一面詳細説明寫入動作及寫入驗 證謂出動作。由晶片外部輸入指示窝入的命令，就開始寫 入動作。首先，爲了重設感測節點Nsense，控制信號j)CB 成爲Vcc ’ MOS電晶體M23接通而使感測節點Nsense接地 (tl)。此時，同時控制信號BLSHF變成Vcc，MOS電晶體 M2 1接通而使位元線BLi接地。 其後，在寫入資料載入感測放大電路106之前，資料鎖 定控制信號0 latchl變成Vcc，預充電控制信號LOAD變成 Vss ’ MOS電晶體M25、M27接通，使鎖定電路LT之第一 記憶節點/ Q強制接地而預置資料（t2)。即，在1頁分的全部 感測放大電路，鎖定電路L T之第二記憶扁點Q變成Vcc， 第一記憶/0變成Vss。 經滴部中央標挲局男工消费合作社印聚 --------1 繁-- (請先閱讀背面之‘注意事項再填寫本頁) 其次，由I/O線載入窝入資料，將資料鎖定在各感測放大 電路106之鎖定電路LT，節點Q、./Q根據載入資料設定在 "H"、_’L"(t3)。具體而言，在記憶胞進行窝入的感測放大電 路106，將”L”(=Vss)給與第二記憶節點Q，與禁止寫入的 記憶胞對應感測放大電路106，將Mh"(=Vcc)給與第二記憶 -57- 本紙張尺度適用中國國家標率（CNS ) Λ4规怙（2I0X29·?公处） 經濟·邱中央標準局只工消许合作社印製 408832 A7 -----------____ 五、發明説明（55 ) 節點Q。 在此資料載入之前，資料記憶電路12〇之寫入控制信號必 load成爲Vcc(或Vcc+Vth，Vth係寫入用MOS電晶體M28之 臨界電壓）’將Vcc或Vss鎖定在第二記憶節點Q，就將其 電位透過寫入用MOS電晶體M28轉移到記憶節點Nerase， 動態地保持"H"(=Vcc-Vth(或Vcc)或”L"(=Vss)之電位。此成 爲保持抹除狀態的感測放大電路1 〇6之辨別資料。 其次’和習知窝入動作同樣，控制信號BlsHF、SBL變 成1Ή” ’根據鎖定在鎖定電路LT的資料，位元線BLi的充 電開始（t4)。即，進行寫入的位元線保持Vss狀態，禁止寫 入的位元線被充電成Vcc。選擇字元線，選擇字元線上升 到寫入電壓Vpgm(2〇V程度），其他非選擇字元線變成中間 電壓Vm( 1 〇 V程度）。藉由此動作，進行沿著選擇字元線的 1頁分對記憶胞的寫入。 寫入動作結束後，開始寫入驗證讀出動作。 窝入驗證讀出動作和習知感測放大電路同樣。首先，使 控制信號DCB成爲Vcc，M〇S電晶體M23接通而使感測節 點Nsense強制接地（t5)。接著，將驗證電壓（參考電 壓）Vref(0.5V程度）給與選擇字元線，讀出電壓Vread(4 5v 程度）給與非選擇字元線及控制閘線SSL、gsl，進行驗證 讀出（t6)。此時，將設定在升壓電位Vcc+戌的控制信號 BLSHF定位在Vcc-從’並且將預充電控制信號L〇AD定位 在1.8V程度’藉由使流經m〇S電晶體M21的記憶胞電流和 將感測節點Nsense充電的M0S電晶體M22的電流平衡，進 58- 張尺度適用中國國家標準（CNS ) Λ^ΓΓ21〇Χ297ϋ1 ------- t - _ * - - —I— nij _ ___ - I --1 ,\Ι^ (請先聞讀背面之.注意事項再"Η本頁) P. i 408332 五 '發明説明（56 ) 行讀出。例如抹除狀態的記憶胞之胞電流最壞也是2 μΑ， 將MOS電晶體Μ22的電流配合胞電流設定成1.5 μΑ程度。 此處，在寫入的記憶胞進行臨界電壓Vref以上的充分窝 入，進行窝入的位元線之電位例如上升到0.9V，MOS電晶 體M21就成爲截止狀態，感測節點Nsense成爲Vce。 其次，如此一來佑計感測節點Nsense變成1_H"(-Vcc).，鎖 定控制信號0以£；111變成乂<^，14〇8電晶體142 5接通（17)。此 時，感測節點Nsense爲Vcc時（即，連接於臨界電壓比驗證 電位Vref高的記憶胞的感測放大電路106，時），MOS電晶體 M27接通，第一記憶節點/ Q變成Vss，第二記憶節點Q變成 Vcc。因此，將VSS載入第二記憶節點Q而在對於記憶胞進 行寫入的感測放大電路106正常進行寫入，就使鎖定資料 反轉β另一方面，對記憶胞的寫入不充分時，在驗證讀 出，感測節點Nsense仍然是”L"(=Vss)，所以不發生鎖定電 路L T的資料反轉，第二記憶節點Q保持Vss。此外，在連 接於禁止寫入的記憶胞的感測放大電路106，第二記憶節 點Q爲Vcc，本來第一記憶節點/ Q爲Vss，所以沒有資料反 轉。 經濟部中央橾準局Κ工消许合作社印奴 (請先閱讀背面之注意事項再填寫本頁) 有寫入不充分的記憶胞之間，換言之，有不發生鎖定電 路L T的資料反轉的感測放大電路106之間，反覆同樣的寫 入動作和驗證讀出，在1頁分的全部感測放大電路106判斷 第二記憶節點Q之電位變成Vcc，窝入動作結束。 寫入動作結束後，藉由使對用信號0 ch成爲Vcc，進行錯 誤寫入的檢測（t8)。資料記憶電路120之記憶節點Nerase如 -59- 本紙張尺度適用中國國家標準（CNS ) Λ4ί)ί狢（2丨0 X 297公匁） 經濟部中央標準扃员工消费合作社印製 408332 A7 __—_____'_!>/ 五、發明説明（57) 前述’在進行寫入的感測放大電路106成爲Vss(因此記憶 電晶體M30斷開）’在禁止寫入的感測放大電路ι〇6成爲 Vcc(或Vcc-Vth)(因此記憶電晶體M30接通）。在進行了錯 誤寫入的感測放大電路106 ’感測節點Nsense在驗證讀出 動作成爲Vcc，藉此NMOS電晶體M27接通，所以根據核對 用信號0 ch ’ NMOS電晶體M29變成接通，鎖定電路LT之 第二記憶節點Q就透過MOS電晶體M29、M30及M27被強制 接地，進行資料反轉。 相對於此，在正確進行了寫入的感測放大電路〗〇6，記 憶電晶體M3 0爲斷開，所以沒有鎖定電路l τ的資料反轉。 此外，指示禁止寫入，如指示在不進行寫入的感測放大電 路106 ’感測節點Nsense爲Vss ’ NMOS電晶體M27爲斷開， 所以仍然沒有鎖定電路L T的資料反轉。又，此處，取代 藉由驗纟a· ?貝出將〶料漬出給感測節點Nsense，也可以藉由 將不滿Vref的電壓（例如vss)給與字元線的通常讀出動作， 將資料讀出給感測節點Nsense。 如以上，窝入動作結束後’使核對用信號0 ch成爲Vec， 就將S寫入動作結束而在全部感測放大電路ι〇6成爲 ••『hVcc)的第二記憶節點q之電位只對於有錯誤寫入的感 測放大電路106，透過同時變成接通的m〇S電晶體M29、 M30、M27放電，資料反轉。此成爲1頁分的寫入動作的錯 誤窝入檢測信號。 錯誤窝入的判斷可藉由下述進行：在EEpr〇m晶片内部 設置判斷電路，該判斷電路係將i頁分的感測放大電路1 〇6 -60 - 本紙張尺度適用中國國家標準（CNS ) ΛΊ说格（210 X 297公 (錆先閱讀背面之注意事填再填ϊ?本莨)

*1T 經濟部中央標準局员工消费合作社印装 4〇S832 a7 --------- 137______ 五、發明説明（58 ) ' ' ^~~~~ 〈資料用行閘I5行掃描而讀出，豎立通過或失 ® ΐ« TO 的旗標〇

文間早疋，例如圖4 1所示，在晶片内設置以J 放女价杜、为的感剛 大电路I罘一卽點Q〇〜Q2〇47爲輸入的反及閘G，— _ JfJL. 進 4于 郎點Q 0〜Q2〇47的一致檢測，只於有錯誤寫入時， 出成爲_Ή”的錯誤寫入判斷信號。藉由將此錯誤寫入=發 的〜果輸出到晶片内邵，使用者可知道有錯誤^入^ 外’如此取1頁分的感測放大電路的各記憶節 料的邏輯閘在EEPR〇M的寫入動作，亦可適當用作判斷工 頁分的全部資料是否寫入完畢時（例如圖39所示之步驟S 的判斷電路。 根據此實施例之EEPR0M之資料讀出動作及抹除動作和 習知者不變。即，資料讀出動作除了將0V给與選擇字元線 之外’和在圖4 0說明的窝入動作後的驗證讀出基本上相 同。也以頁單位進行讀出。藉由下述進行資料抹除：以塊 單位以全部字元線爲，將抹除電壓给與主體（基板及 井）’使塊内的全部記憶胞之浮動閘之電子放出。抹除驗 證讀出動作除了對於選擇字元線的參考電壓不同之外，和 寫入驗證讀出動作同樣。 圖42爲根據圖38所示之第二實施例之第一變形例之反 及型EEPROM之感測放大電路結構。在第二實施例，使用 NMOS電晶體M3〇作爲記憶電晶體，相對於此，在此變形 例’使用PMOS電晶體M40作爲記憶電晶體。隨此，在記 憶節點Nerase和圖38相反，爲了記憶鎖定電路LT之第一 記憶節點/ Q之資料，將寫入用NM〇s電晶體M28之汲極連 本纸張尺舰财@_料（CMS ) f筇先閱讀背面之注意事玥再嗔3?本頁} Γ繁. " -61 - 408332 經濟部中央標準局負工消费合作社印52 A7 B7_______ 五、發明説明（59 ) 接於第一記憶節點/ Q。此外和圖3 8之實施例同樣。 即’在圖3 8之實施例，將vcc載入鎖定電路LT之第二記 憶節點Q時，將Vcc窝入資料記憶電路12〇之記憶節點 Nerase而NMOS之記憶電晶體M3〇在接通狀態進行窝入資料 保持’相對於此，在此變形例，將Vcc載入鎖定電路LT之 第二記憶節點Q時’將第一記憶節點/ Q之Vcss寫入資料記 隐Ώ路120之記憶節點Nerase，同樣地PMOS之記憶電晶體 M40在接通狀態進行窝入資料保持。因此，以和第二實施 例同樣的邏輯可進行錯誤窝入檢測。 圖4 3爲將圖4 2之變形例再變形的第二實施例之第二變 形例。此變形例在資料記憶電路12〇反覆窝入動作和窝入 驗證漬出動作時，對於已進行寫入的記憶胞附加各寫入動 作可使根據起始資料的追加窝入動作進行’的功能。如前 述，在寫入動作載入感測放大電路的資料在進行寫入的感 測放大電路將Vss給與第二記憶節點Q，在寫入驗證讀出 動作確認寫入，第二記憶節點q之電位就反轉成。 然而，如在第一實施例詳述，實際的EEpR〇M反覆進行每 頁的寫人動作及驗證讀出動作時，在窝入初期㈣臨界値 不是十分高的"0"狀態，有時也會被判斷窝入完畢。因 此，有時根據保持於資料記憶電路12〇的載入資料，在每 次的寫入驗證讀出前使寫入的感.測放大電路之資料起始 化’根據最初的載入資料進行追加寫入較佳。 於是，此變形例在資料記憶電路120設置作爲共有PM0S 電晶體Μ 4 0和記憶節點Nerase的另外—個記憶電晶體的 (請先閲讀背面之诠意事谞再填^本頁) 裝---

'IT L^ -62- 本紙張尺度適用中國國家榇準（CNS )以規彳Μ 2Ι0χ297ϋ"7 408332 A7 B7 五、發明説明（60 ) NMOS電晶體M42。NMOS電晶體M42之閘極連接於記憶節 點Nerase，汲極連接於鎖定電路L T之第二記憶節點Q，源 極透過重設用NMOS電晶體M44接地。 使用爲資料記憶電路120之記憶電晶體的PMOS電晶體 M40進行錯誤寫入檢測的動作和先前的實施例同樣。此實 施例的情況，例如每次進行資料窝入動作和寫入驗證讀出 動作，在其間都使重設控制信號RESET成爲”H”，接通重 設用NMOS電晶體M44。在藉由資料載入將Vss給與鎖定電 路L T之第.二記憶節點Q的感測放大電路，記憶節點Nerase 爲Vcc，記憶NMOS電晶體M42接通的狀態。因此，即使因 寫入驗證讀出而使第二記憶節點Q —旦反轉成Vcc，使重 設信號RESET成爲'Ή"，透過同時爲接通的NMOS電晶體 M42及M44，第二記憶節點Q也強制地變成Vss。即，使感 測放大電路起始化成最初的資料載入狀態。藉此，在其次 的寫入驗證讀出動作，被判斷寫入不充分，就不發生鎖定 電路L T的資料反轉，而在繼續的寫入動作進行追加寫 入。其他，藉由和第一實施例之變形例的情況同樣的控 制，亦可使一旦寫入通過的記憶胞進行追加寫入。 經濟部中决標準局只工消贽合作社印製 (請先閱讀背而之注意事項再填寫本頁) 圖4 4爲將圖4 2之變形例再變形的第二實施例之第三變 形例。此變形例以下之點和圖4 2不同：將PMOS電晶體 M40連接於NMOS電晶體M26和M27之間，控制信號0latch2 兼作錯誤寫入核對用信號。即，圖4 2中的NMOS電晶體 M29不要，電晶體減少1個是此變形例的優點。又，在此 變形例進行反向讀出時，在反向讀出動作之前，在感測放 -63- 本紙張尺度適用中國國家標準（CNS ) Λ4規牯（210X297公於） 經濟部中央標準局負工消费合作枉印奴 408332 A7 _______B? 五、發明説明（61 ) 大電路106之鎖定電路LT利用節點Q成爲Vcc、節點/Q成 爲Vss，藉由預先使控制信號0 i〇ad成爲Vcc(或Vcc+Vth)， 使資料3己憶電路20之1己憶節點Nerase保持鎖定電路LT之第 —記憶節點/Q之電位（Vss)，將記憶電晶體M40控制在接 通狀態即可。 圖45顯示在圖44中以NMOS電晶體構成M40時的變形 例〇 其次，説明圖3 9之變形例。 即’在圖39所示之控制流程，檢出有錯誤寫入，只是豎 乂錯誤窝入_旗標（步驟S79)，但如圖4 6所示，輸出旗標 後’如步骤S80，抹除頁，回到步驟S73，再度載入資料， 再執行窝入動作亦佳。 第三實施例 在第二實施例根據寫入動作結束.後的驗證讀出的感測節 點之電平和保持於資料記憶電路1 20之電平的邏輯，判斷 是否有錯誤寫入，茲説明使用另外的電路結構，根據同樣 的原理檢出有錯誤寫入的實施例於下。本實施例爲和具有 圖1 2等所示之記憶電路2 〇之第一實施例相同的結構。 圖4 7爲顯示關於本實施例之窝入動作及窝入驗證動作的 順序控制機構之控制基本流程的流程圖。 在步驟S81，爲了開始寫入動作，將寫入資料載入感測 放大電路S/A之鎖定電路LT。 在步驟S82 ’辨別指示寫入的感測放大電路s/a，使與已 辨別的感測放大電路S/A對應的記憶電路2 0記憶辨別結 64 - 本紙張尺度適用中國國家標準（CNS ) Λ4#〇Γ7Τί072^ΛΧ^"') 〜 (請先閱讀背面之?i急事頃再填寫本頁} 装 '一1Τ —Λ 408332 A7 五、發明説明（62 果 經濟部中决標準局貝工消坨合作社印製 在步驟S83，進行寫入動作。 在步驟S84 ’將指示寫入的感測放大電路s/a如根據記憶 電路20之記憶内容載入鎖定電路lt的寫入資料重設。但 是，此重設步驟S84可省略。 在步驟S85 ’進行寫入動作後的寫入驗證讀出動作。 在步驟S86，判斷1頁分的全部感測放大電路S/A之輸出 資料是否變成窝入完畢狀態，未完畢時回到步驟S83，反 覆寫入動作，全部完畢時，在步驟S87，使控制信號SBL、 DBL成爲”η"電平，將感測放大電路之節點q重設成"L,_， 將節點/Q重設成”Η"電平。在步驟別8,使選擇閘線SSL、 GSL成爲”η”電平，使非選擇字元線成爲,，H"電平，使控制 信號LOAD成爲”l，，電平，進行讀出動作。藉此，感測節點 Nsense在寫入胞及錯誤窝入胞上升到"H,，電平，在非窝入 胞保持"L"電平。估計感測節點變成„H"電平，使控制信號 成爲"η”電平，在寫入胞及錯誤寫入胞，感測放大 電路之鎖定電路反轉，其結果，感測放大電路之記憶節點 Q在窝入胞及錯誤寫入胞變成"H"電平，在非寫入胞.變成 "L"電平。 在步驟S89 ’將指示寫入的感測放大器如載入資料重 設。即，使控制信號RESET成爲”H"電平，在指示寫入的 感測放大電路，第二記憶節點〇反轉成'"電平。另一方 面，與錯誤寫入胞對應的感測放大電路之第^己憶節叫 仍然是"H”電平，相對於此，與正確進行窝入之胞及禁止 -65 請 先 閱 讀 背 1¾ 意 事 再 |嚷 頁 訂 h 本紙張尺度適用中國國家標毕（CNS ) Λ4現枋（210X297公郑） 經濟部中央標準局只工消资合作社印^ 408332 a? II'·

__ D I 五、.發明説明（63 ) 寫入而保持抹除狀態之胞對應的感測放大電路之第二記憶 節點Q成爲"L"電平。利用此，在步驟S9〇，判斷有無錯誤 寫入。錯誤窝入檢出的原理如下。 對某3個記憶胞的寫入資料爲”0" 1 ”” 1 ”時（後2個爲 指示禁止寫入之胞）’假設實際所寫入的資料爲”〇，，、"丨,_、 ’則檢出此第3號的記憶胞（錯誤寫入胞）爲本實施例之 目的。在步驟S88讀出這些記憶體之資料，讀出資料就和 寫入資料反轉，所以圖1 2之鎖定電路L T之第一記憶節點 / Q之電平分別成爲"丨"、” 〇11、，，1"。此處，在指示寫入的感 測放大電路，窝入資料記憶節點Npr〇g爲"H"電平，所以在 步驟S89使RESET信號成爲”H，，電平（Vcc)而使重設用NM〇s 電晶體M10導通，由錯誤窝入胞所讀出的鎖定電路lT之資 料照樣’但由正確寫入〇"之胞讀出給鎖定電路L T的資料 1則反轉而成爲” 〇M。此結果，和這些3個胞對應鎖定電路 LT之資料於讀出窝入資料時成爲感測節點之電平„〇,_、 1，在此藉由檢出保持於鎖定電路L 丁之” 1 ”資料，可 檢出錯誤寫入。即，在步驟S90，根據1頁分的感測放大電 路之第一記憶節點/Q之資料是否全部是"0"(VCC)，可檢出 有無錯誤寫入。 一檢出有錯誤寫入，在步驟S91就豎立錯誤窝入檢出旗 標。或者和圖46同樣，輸出旗標後，抹除頁，再度載人資 料，再執行寫入動作即可。 本發明不限於上述實施例，可各種變形實施。例如各實 施例雖然單獨説明，但也可以適當組合多數實施例。 -66- 本纸張尺度適用中國國家標準（CNS ) ΛΊ规格（210X297公圮） " '~~ -- f請先閱讀背面之註意事¾再填寫本頁) -訂. -> 408332 經濟部个决標準局月工消费合作社印¾ A7 '61 五、發明説明（制） 再者’在前述各實施例以反及型EEPROM爲例説明起 來’但本發明不限於此，作爲記憶胞單元，可用串聯連接 多數個電可重寫非揮發性記憶胞而成的反及（NAND)型記 憶胞單元或並聯連接多數個非揮發性記憶胞而成的及 (AND)型胞或數位輸入反或（DIN〇R)型胞單元構成。 此外，各位元具有驗證功能的反或型胞單元時，本發明 亦有效。即，將窝入資料载入感測放大電路時，具輪爲了 只辨別指示窝入的感測放大電路的記憶電路，例如窝入動 作後的寫入驗證讀出動作之前，在根據載入資料指示寫入 的感測放大電路，根據記憶電路之記憶内容重設载入資料 即可。 此外，在前述各實施例説明了將記憶電路附加於讀出胞 資料時一面在位元線使負載電流流動，—面檢測與胞資科 對應的位元線電位方式（電流檢測方式、電流垂流方式）的 靜態型感測放大電路S/A之例’但本發明不限於此 憶電路附加於讀出胞資料時檢測與胞資料對應的位元， 荷放電而位元線電位下降方式的動態型 宅 時亦可適用。 心 人二：:根據本發明’在指示根據載入資料進行寫 之資^ 路’寫人驗證讀出之前重設感測放大電路 ^科’所以即使m通過的記憶胞在其後的窝 證動作被判斷寫入不充分的記憶胞也進 -、 可謀求窝入資科可靠性提高。 i加寫入’所以 此外’進行頁分割窝入時，關於 订冩入的記憶胞， 67- ---------裝· (請先閱讀背面之.：注意事衝再填转本頁)

-II 表紙乐尺度適用中國國家摞準（CNS) (210X297公及） 4〇S832 A7 B； 五、發明説明（65 對應在其後的寫入驗證動作被判斷寫入不充分的記憶胞也 進行追加窝入，所以可謀求可靠性提高。 此外，具備資料記憶電路：記憶載入感測放大電路的窝 入資料；及，錯誤寫入檢測電路：根據寫入動作之間保持 於此資料記憶電路的資料和因對記憶胞陣列的窝入動作結 束後的讀出動作或驗證讀出動作而在感測節點所得到的資 料义邏輯檢測錯誤寫入，使感測放大電路之保持資料強制 反轉而通知有錯誤寫入；所以可提供一種可簡單判斷錯誤 寫入的£EPR〇m〇 經濟部中央標準局貝工消资合作1印奴 I___ -68- 本雖尺度剌中_家轉（⑽） {請先閱讀背面之注意事項再I寫本頁)

Claims (1)

1. 第 87112468 號專4縣袅3 2 中文申請專利範圍修正本(88年2月）

   植半導體^ .丨,¾灰亙，卉狩k在於：含有 A8 B8 C8 D8

   2. 經濟部中央標準局員工消費合作社印製 死憶胞陣列：具有各多數條互相交又的資料線和字元 線及配置於這些資料線和字元線之交又部的電可重窝非 揮發性記憶胞； 多數感測放大電路：連接於前述資料線，具有將來自 前述記憶胞陣列的讀出資料透過感測節點讀出而鎖定的 功能及載入給記憶胞陣列的寫入資料而鎖定的功能； 記憶電路.記憶載入前述感測放大電路的窝入資料； 及， 電路·在寫入動作後的寫入驗證讀出動作之前，將根 據載入資料被指示寫入的感測放大電路根據記憶電路之 記憶内容如載入資料重設者^ ' 一種半導體記憶裝置，其特徵在於：含有 記憶胞陣列·具有各多數條互相交叉的資料線和字元 線及配置於這些資料線和字元線之交叉部的電可重窝非 揮發性記憶胞； 多數感測放大電路：連接於前述資.料線，具有將來自 前述記憶胞陣列的讀出資料透過感測節點讀出而鎖定的 功能及载入給記憶胞陣列的寫入資料而鎖定的功能； s己憶電路.記憶載入前述感測放大電路的窝入資料，· 及， 電路：將對於由字元線所選擇之頁的窝入分割成多數 次而進行分割窝入時，當第n(n為2以上的整數）次的分 割寫入之際，在到第（η-1)次的分割窝入將根據載入資料 本紙珉纽適财國國家榡準（CNS ) Α4^_ ( 21〇x2j7公董） (請先W讀背面之注意事項再填寫本頁) 訂 PU 第 87112468 號專4縣袅3 2 中文申請專利範圍修正本(88年2月）

   植半導體^ .丨,¾灰亙，卉狩k在於：含有 A8 B8 C8 D8

   2. 經濟部中央標準局員工消費合作社印製 死憶胞陣列：具有各多數條互相交又的資料線和字元 線及配置於這些資料線和字元線之交又部的電可重窝非 揮發性記憶胞； 多數感測放大電路：連接於前述資料線，具有將來自 前述記憶胞陣列的讀出資料透過感測節點讀出而鎖定的 功能及載入給記憶胞陣列的寫入資料而鎖定的功能； 記憶電路.記憶載入前述感測放大電路的窝入資料； 及， 電路·在寫入動作後的寫入驗證讀出動作之前，將根 據載入資料被指示寫入的感測放大電路根據記憶電路之 記憶内容如載入資料重設者^ ' 一種半導體記憶裝置，其特徵在於：含有 記憶胞陣列·具有各多數條互相交叉的資料線和字元 線及配置於這些資料線和字元線之交叉部的電可重窝非 揮發性記憶胞； 多數感測放大電路：連接於前述資.料線，具有將來自 前述記憶胞陣列的讀出資料透過感測節點讀出而鎖定的 功能及载入給記憶胞陣列的寫入資料而鎖定的功能； s己憶電路.記憶載入前述感測放大電路的窝入資料，· 及， 電路：將對於由字元線所選擇之頁的窝入分割成多數 次而進行分割窝入時，當第n(n為2以上的整數）次的分 割寫入之際，在到第（η-1)次的分割窝入將根據載入資料 本紙珉纽適财國國家榡準（CNS ) Α4^_ ( 21〇x2j7公董） (請先W讀背面之注意事項再填寫本頁) 訂 PU ABCD 408332 六、申請專利範圍 進行寫入般地所指不·的感測放大電路。根據記憶電路之？己 憶内容如前述載入資料重設者。 (請先閲讀背面之注意事項再填寫本頁) .3.根據申請專利範園第1項之半導體記憶裝置，其中前述 感測放大電路含有 鎖定電路：.為了鎖定讀出給感測節點的記憶胞資料； 感測用NM〇S電晶體：連接於鎖定電路互補的一對記 憶節點中的第一記憶節點和接地節點之間，閘極連接於 感測節點； 第一資料鎖定用NMOS電晶體：在鎖定電路之第一記 憶節點和接地節點之間串聯連接於感測用NMOS電晶 體，根據預定期間施加於閘極的第一資料鎖定信號控制 成接通狀態；及 轉移閘用NMOS電晶體：插入感測節點和鎖定電路互 補的一對記憶節點中的第二記憶節點之間，於記憶胞讀 出時控制成斷開狀態，於記憶胞寫入時控制成接通狀 態。 4. 根據申請專利範圍第3項之半導體記憶裝置，其中前述 感測放大電路更含有 經濟部中央標準局員工消費合作社印製 第二資料鎖定用NMOS電晶體：在前述鎖定電路之第 二記憶節點和接地節點之間串聯連接於感測用NMOS電 晶體，根據施加於閘極的反向讀出動作用第二資料鎖定 信號控制成接通狀態。 5. 根據申請專利範園第3項之半.導體記憶裝置，其中前述 鎖定電路在指不窝入.的感測放大電路’在窝入驗證謂出 ** 2" 本紙浪尺度逋用中國國家標準（CNS > A4規格（210X297公釐） ABCD 408332 六、申請專利範圍 進行寫入般地所指不·的感測放大電路。根據記憶電路之？己 憶内容如前述載入資料重設者。 (請先閲讀背面之注意事項再填寫本頁) .3.根據申請專利範園第1項之半導體記憶裝置，其中前述 感測放大電路含有 鎖定電路：.為了鎖定讀出給感測節點的記憶胞資料； 感測用NM〇S電晶體：連接於鎖定電路互補的一對記 憶節點中的第一記憶節點和接地節點之間，閘極連接於 感測節點； 第一資料鎖定用NMOS電晶體：在鎖定電路之第一記 憶節點和接地節點之間串聯連接於感測用NMOS電晶 體，根據預定期間施加於閘極的第一資料鎖定信號控制 成接通狀態；及 轉移閘用NMOS電晶體：插入感測節點和鎖定電路互 補的一對記憶節點中的第二記憶節點之間，於記憶胞讀 出時控制成斷開狀態，於記憶胞寫入時控制成接通狀 態。 4. 根據申請專利範圍第3項之半導體記憶裝置，其中前述 感測放大電路更含有 經濟部中央標準局員工消費合作社印製 第二資料鎖定用NMOS電晶體：在前述鎖定電路之第 二記憶節點和接地節點之間串聯連接於感測用NMOS電 晶體，根據施加於閘極的反向讀出動作用第二資料鎖定 信號控制成接通狀態。 5. 根據申請專利範園第3項之半.導體記憶裝置，其中前述 鎖定電路在指不窝入.的感測放大電路’在窝入驗證謂出 ** 2" 本紙浪尺度逋用中國國家標準（CNS > A4規格（210X297公釐） 3 3 C"· 0〇 ο 4 ABCD 經濟部中央標準局男工消費合作社印製 六、申請專利範園 動作之前將第二記憶節點之電位重設成接地電位。 6. 根據申請專利範圍第3項之半導體記憶裝置，其中前述 記憶電路具備 第一 NMOS電晶體：汲極連接於前述鎖定電路之第一 記憶節點，寫入資料鎖定信號輸入其閘極，其源極連接 於寫入資料記憶節點；及 第二NMOS電晶體：汲極連接於前述鏆定電路之第二 記憶節點，其閘極連接於窝入資料記憶節點； 並且其中前述重設電.路具備第三NMOS電晶體： 汲極連接於第二NMOS電晶體之源極，其閘極輸入重 設信號，其源極連接於接地電位。 7. 根據申請專利範圚第6項之半導體記憶裝置，其申前述 己憶電路對於對應的感測放大電路^在記憶根據.載入資 料指示寫入的狀態，將寫入資料記憶節點之電位充電。 8. 根據申請專利範園第6項之半導體記憶裝置，其.中更含 有連接於前述寫入資料記憶節點的記憶資料保持用電容 器及記憶資料鎖定用正反電路之一方。 9. 根據申請專利範圍第項之半導體記憶裝置，其中前述 記憶電路具備 第一 NMOS電晶體：汲極連接於鎖定電路之第二記憶 節點，寫入資料鎖定信號輸入其閘極，其源極連接於窝 入資料記憶節點；及‘ 第一 PMOS電晶體：汲極連接於鎖定電路之第一記憶 •節點，其閘極連接於寫入資料記憶節點；前述重設電路 -3- (請先鬩讀背面之注意事項再填寫本頁) -a 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX297公釐） 3 3 C"· 0〇 ο 4 ABCD 經濟部中央標準局男工消費合作社印製 六、申請專利範園 動作之前將第二記憶節點之電位重設成接地電位。 6. 根據申請專利範圍第3項之半導體記憶裝置，其中前述 記憶電路具備 第一 NMOS電晶體：汲極連接於前述鎖定電路之第一 記憶節點，寫入資料鎖定信號輸入其閘極，其源極連接 於寫入資料記憶節點；及 第二NMOS電晶體：汲極連接於前述鏆定電路之第二 記憶節點，其閘極連接於窝入資料記憶節點； 並且其中前述重設電.路具備第三NMOS電晶體： 汲極連接於第二NMOS電晶體之源極，其閘極輸入重 設信號，其源極連接於接地電位。 7. 根據申請專利範圚第6項之半導體記憶裝置，其申前述 己憶電路對於對應的感測放大電路^在記憶根據.載入資 料指示寫入的狀態，將寫入資料記憶節點之電位充電。 8. 根據申請專利範園第6項之半導體記憶裝置，其.中更含 有連接於前述寫入資料記憶節點的記憶資料保持用電容 器及記憶資料鎖定用正反電路之一方。 9. 根據申請專利範圍第項之半導體記憶裝置，其中前述 記憶電路具備 第一 NMOS電晶體：汲極連接於鎖定電路之第二記憶 節點，寫入資料鎖定信號輸入其閘極，其源極連接於窝 入資料記憶節點；及‘ 第一 PMOS電晶體：汲極連接於鎖定電路之第一記憶 •節點，其閘極連接於寫入資料記憶節點；前述重設電路 -3- (請先鬩讀背面之注意事項再填寫本頁) -a 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX297公釐） 經濟部中央棣準局舅工消費合作社印笨 4〇8333 as BS C8 ------ D8 穴、申請專利範圍 具備 第二PMOS電晶體：汲極連接於第一 pm〇S電晶體士·κ 搞， 叫姐 < 源 其閘極輸入重設信號，其源極連接於電源電位^ 10. 根據申請專利範圍第9項之半導體記憶裝置，其中前述 "己隐電路對於對應的感測放大電路，在記憶根據載入^ 料指示寫入的狀態，滟寫入資料記憶節點之電位放電。、 11. 根據申請專利範園第1項之半導體記憶裝置，其中進行 鮮於為字元線所選擇之頁的寫入時， (a) 將窝入資料載入感測放大電路之鎖定電路， (b) 辨別指示寫入的感測放大電路，使記憶電路 憶， (c) 進行寫入動作， (d) 對於根據所載入的寫入資料指示窝入的感測放大 電路’根據記憶電路之記憶内容重設資料， (e) 進行寫入動作後的寫入驗證讀出動作， (f) 列斷1頁分的感測放太電路之資料是否全部變成寫 入元畢狀態’完畢時結束寫入動作，未完畢時轉移到⑷ 步驟。 12. 根據申請專利範圍第2項之半導體記憶裝置，其中當第n 次的分割寫入之際，在將第η次的分割窝入之資料載入 感測放大電路之前或之後，感測放大電路之邏輯進行和 通常讀出動作反轉的反向讀出動作。 11根據申請專利範圍第2項之半導體記憶裝置，其中在將η 次的分割寫入之資料載入感測放大電路之前或後，將前 -<4 - 本^•尺度逋用+¾家操準（WS ) Α4規格（21〇><297公麓、 ' "~~ (請先閎讀背面之註意事項再填寫本頁}

   經濟部中央棣準局舅工消費合作社印笨 4〇8333 as BS C8 ------ D8 穴、申請專利範圍 具備 第二PMOS電晶體：汲極連接於第一 pm〇S電晶體士·κ 搞， 叫姐 < 源 其閘極輸入重設信號，其源極連接於電源電位^ 10. 根據申請專利範圍第9項之半導體記憶裝置，其中前述 "己隐電路對於對應的感測放大電路，在記憶根據載入^ 料指示寫入的狀態，滟寫入資料記憶節點之電位放電。、 11. 根據申請專利範園第1項之半導體記憶裝置，其中進行 鮮於為字元線所選擇之頁的寫入時， (a) 將窝入資料載入感測放大電路之鎖定電路， (b) 辨別指示寫入的感測放大電路，使記憶電路 憶， (c) 進行寫入動作， (d) 對於根據所載入的寫入資料指示窝入的感測放大 電路’根據記憶電路之記憶内容重設資料， (e) 進行寫入動作後的寫入驗證讀出動作， (f) 列斷1頁分的感測放太電路之資料是否全部變成寫 入元畢狀態’完畢時結束寫入動作，未完畢時轉移到⑷ 步驟。 12. 根據申請專利範圍第2項之半導體記憶裝置，其中當第n 次的分割寫入之際，在將第η次的分割窝入之資料載入 感測放大電路之前或之後，感測放大電路之邏輯進行和 通常讀出動作反轉的反向讀出動作。 11根據申請專利範圍第2項之半導體記憶裝置，其中在將η 次的分割寫入之資料載入感測放大電路之前或後，將前 -<4 - 本^•尺度逋用+¾家操準（WS ) Α4規格（21〇><297公麓、 ' "~~ (請先閎讀背面之註意事項再填寫本頁}

   A8 B8 C8 D8 408332 '、申請專利範圍 ， 述感測放大電路根據記憶電路之記憶内容重設，其後在 進行寫入動作之前進行窝入驗證讀出動作。 14.—種半導體記憶裝置，其特徵在於：含有 記憶胞陣列：具有各多數條互相交又的資料線和字元 線及配置於這些資料線和字元線之交又部的電可重窝非 揮發性記憶胞； 多數感測放大電路：連接於前述資料線，具有將來自 前述記憶胞陣列的讀出資料透過感測節點讀出而鎖定的 功能及載入給記憶胞陣列的窝入資料而鎖定的功能； 及， 死憶電路：記憶载入前述感測放大電路的窝入資料， 到得到第一寫入通過判斷為止進行窝入動作及窝入驗證 動作的周期，第一窝入通過判斷後’在根據載入資料指 示窝入的感測放大電路，根據記憶電路之記憶内容如載 入資料重設感測放大電路之資料，再度進行窝入驗證讀 出動作者。 15·根據申請專利範圍第丨4項之半導體記憶裝置，其中在到 得到前述第一窝入通過判斷為止所進行的窝入動作及窝 入驗證動作的周期，以每周期寫入電壓階段地變高的升 壓窝入方式進行寫入 队根據申請專利範園第！ 5項之半導體記憶裝置，其中再度 進行寫入驗證讀出動作的結果’對於被判斷窝入不充$ 的s己憶胞進行追加寫入動作，游备時的耷Λ兩矿 F跗田哼的冩入電壓控制成 回到升壓寫入方式的起始電壓。 -5- --------「東-- (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部宁央榡準局貝工消費合作社印策 適用中酬家梯準（CNS ) (纟跑加公羞） A8 B8 C8 D8 408332 '、申請專利範圍 ， 述感測放大電路根據記憶電路之記憶内容重設，其後在 進行寫入動作之前進行窝入驗證讀出動作。 14.—種半導體記憶裝置，其特徵在於：含有 記憶胞陣列：具有各多數條互相交又的資料線和字元 線及配置於這些資料線和字元線之交又部的電可重窝非 揮發性記憶胞； 多數感測放大電路：連接於前述資料線，具有將來自 前述記憶胞陣列的讀出資料透過感測節點讀出而鎖定的 功能及載入給記憶胞陣列的窝入資料而鎖定的功能； 及， 死憶電路：記憶载入前述感測放大電路的窝入資料， 到得到第一寫入通過判斷為止進行窝入動作及窝入驗證 動作的周期，第一窝入通過判斷後’在根據載入資料指 示窝入的感測放大電路，根據記憶電路之記憶内容如載 入資料重設感測放大電路之資料，再度進行窝入驗證讀 出動作者。 15·根據申請專利範圍第丨4項之半導體記憶裝置，其中在到 得到前述第一窝入通過判斷為止所進行的窝入動作及窝 入驗證動作的周期，以每周期寫入電壓階段地變高的升 壓窝入方式進行寫入 队根據申請專利範園第！ 5項之半導體記憶裝置，其中再度 進行寫入驗證讀出動作的結果’對於被判斷窝入不充$ 的s己憶胞進行追加寫入動作，游备時的耷Λ兩矿 F跗田哼的冩入電壓控制成 回到升壓寫入方式的起始電壓。 -5- --------「東-- (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部宁央榡準局貝工消費合作社印策 適用中酬家梯準（CNS ) (纟跑加公羞） A8 B8 CS D8 40 的 32 六、申請專利範圍 17. 根據申請專利範圍第1 4項之半導體記憶裝置，其中再度 進行寫入,¼澄讀出動作的結果，對於被判斷寫入不充分 的記憶胞進行追加寫入動作，將當時的窝入電壓控制成 回到由升壓寫入方式的起始電壓起高〗級或2級分的電 壓。 18. 根據申請專利範園第i項之半導體記憶裝置，其中前述 記憶胞同時選擇控制與多數資料線對應所設的多數記憶 胞，被控制成選擇時骑對應的資料線之電荷根據所選擇 的记憶胞之臨界值放電或不’放電，共同連接多數記憶胞 之放電電荷路徑。 19. 一種半|體記憶裝置，其特徵在於：含有 疋憶胞陣列.具有各多數條互相交叉的資料線和字元 線及配置於這些資料線和字元線之交又部的電可重窝非 揮發性記憶胞； 多數感測放大電路：連接於前述資料線，具有將來自 前述記憶胞陣列的讀出資料透過感測節點讀出而鎖定的 功能及載入給記憶胞陣列的窝入資料而鎖定的功能； 記憶電路.記憶載入前述感測放大電路的窝入資料； 及， 錯誤寫入檢測電路：根據窝入動作之間保持於此記憶 電路的資料和因對於前述記憶胞陣列的通常讀出動作或 窝入驗證讀出動作而在前述感測節點所得到的資料之邏 輯，使通知進行了錯誤寫入的資料讀出給前述感測放大 電路者。 -6 - ) A娜(2‘297公釐) 一-— 「笨-- (#先聞讀背面之注意事項再填寫本頁) 訂 iilull m - 經濟部中央標準局貝工消費合作社印策 A8 B8 CS D8 40 的 32 六、申請專利範圍 17. 根據申請專利範圍第1 4項之半導體記憶裝置，其中再度 進行寫入,¼澄讀出動作的結果，對於被判斷寫入不充分 的記憶胞進行追加寫入動作，將當時的窝入電壓控制成 回到由升壓寫入方式的起始電壓起高〗級或2級分的電 壓。 18. 根據申請專利範園第i項之半導體記憶裝置，其中前述 記憶胞同時選擇控制與多數資料線對應所設的多數記憶 胞，被控制成選擇時骑對應的資料線之電荷根據所選擇 的记憶胞之臨界值放電或不’放電，共同連接多數記憶胞 之放電電荷路徑。 19. 一種半|體記憶裝置，其特徵在於：含有 疋憶胞陣列.具有各多數條互相交叉的資料線和字元 線及配置於這些資料線和字元線之交又部的電可重窝非 揮發性記憶胞； 多數感測放大電路：連接於前述資料線，具有將來自 前述記憶胞陣列的讀出資料透過感測節點讀出而鎖定的 功能及載入給記憶胞陣列的窝入資料而鎖定的功能； 記憶電路.記憶載入前述感測放大電路的窝入資料； 及， 錯誤寫入檢測電路：根據窝入動作之間保持於此記憶 電路的資料和因對於前述記憶胞陣列的通常讀出動作或 窝入驗證讀出動作而在前述感測節點所得到的資料之邏 輯，使通知進行了錯誤寫入的資料讀出給前述感測放大 電路者。 -6 - ) A娜(2‘297公釐) 一-— 「笨-- (#先聞讀背面之注意事項再填寫本頁) 訂 iilull m - 經濟部中央標準局貝工消費合作社印策 ABCD 408332 ^、申請專利範圍 20. 根據申請專利範圍第1 9項之半導體記憶裝置，其中前述 感測放大電路以鎖定電路為主體所構成，該鎖定電路具 有互補的第一及第二記憶節點，第二記憶節點選擇地透 過感測節點連接於資料線， 前述記憶電路具備記憶MOS電晶體：以閘極為寫入資 料記憶節點，動態地記憶與載入前述鎖定電路的寫入資 料對應的電位；及，寫入用MOS電晶體：設於此記憶 MOS電晶體之寫入資料記憶節點和前述鎖定電路之第一 及第二記憶節點的任何一方之間所構成， 前述錯誤寫入檢測電路係由錯誤寫入核對用MOS電晶 體：在載入前述鎖定電路之寫入資料的第二記憶節點和 接地端子之間和前述記憶MOS電晶體串聯連接，窝入動 作結束後被接通驅動；及，感測用MOS.電晶體：根據前 述感測節點之電位控制閘極所構成。 21. 根據申請專利範圍第2 0項之半導體記憶裝置，其中前述 記憶電路之記憶MOS電晶體為NMOS電晶體，前述寫入 用MOS電晶體設於前述鎖定電路之第二記憶節點和記憶 MOS電晶體之寫入資料’記憶郃點之間。 22. 根據申請專利範園第2 0項之半導體記憶裝置，其中前述 記憶電路之記憶MOS電晶體為PMOS電晶體，前述寫入 用MOS電晶體設於前述鎖定電路之第一記憶節點和記憶 MOS電晶體之窝入資料‘記憶節點之間。 23. 根據申請專利範圍第2 2項之半導體記憶裝置，其中前述 •記憶電路更具有閘極成為和作為前述記憶Μ O S電晶體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) .—袭. 釘 經濟部中央標準局員工消費合作社印製 ABCD 408332 ^、申請專利範圍 20. 根據申請專利範圍第1 9項之半導體記憶裝置，其中前述 感測放大電路以鎖定電路為主體所構成，該鎖定電路具 有互補的第一及第二記憶節點，第二記憶節點選擇地透 過感測節點連接於資料線， 前述記憶電路具備記憶MOS電晶體：以閘極為寫入資 料記憶節點，動態地記憶與載入前述鎖定電路的寫入資 料對應的電位；及，寫入用MOS電晶體：設於此記憶 MOS電晶體之寫入資料記憶節點和前述鎖定電路之第一 及第二記憶節點的任何一方之間所構成， 前述錯誤寫入檢測電路係由錯誤寫入核對用MOS電晶 體：在載入前述鎖定電路之寫入資料的第二記憶節點和 接地端子之間和前述記憶MOS電晶體串聯連接，窝入動 作結束後被接通驅動；及，感測用MOS.電晶體：根據前 述感測節點之電位控制閘極所構成。 21. 根據申請專利範圍第2 0項之半導體記憶裝置，其中前述 記憶電路之記憶MOS電晶體為NMOS電晶體，前述寫入 用MOS電晶體設於前述鎖定電路之第二記憶節點和記憶 MOS電晶體之寫入資料’記憶郃點之間。 22. 根據申請專利範園第2 0項之半導體記憶裝置，其中前述 記憶電路之記憶MOS電晶體為PMOS電晶體，前述寫入 用MOS電晶體設於前述鎖定電路之第一記憶節點和記憶 MOS電晶體之窝入資料‘記憶節點之間。 23. 根據申請專利範圍第2 2項之半導體記憶裝置，其中前述 •記憶電路更具有閘極成為和作為前述記憶Μ O S電晶體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) .—袭. 釘 經濟部中央標準局員工消費合作社印製 ABCD 40833^ 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 的PMOS電晶體之閘極共同的寫入資料記憶節點，作為 記憶載入前述鎖定電路的窝入資料之第二記憶MOS電晶 體的NMOS電晶體，更具備重設用MOS電晶體：在前述 鎖定電路之第二記憶節點和接地端子之間和前述NMOS 電晶體串聯連接，在窝入驗證讀出動作前為重設信號所 接通驅動而根據前述寫入資料記憶節點之電位在前述鎖 定電路再現起始窝入資料。 24. 根據申請專利範園第1 9項之半導體記憶裝置，其中進行 對於為字元線所選擇之頁的寫入時， (a) 將窝入資料載入前述感測放大電路之鎖定電路， (b) 辨別指示保持抹除狀態的感測放大電路，使記憶 電路記憶， (c) 進行窝入.動作， (d) 進行寫入動作後的寫入驗證讀出動作， (e) 判斷1頁分的全部感測放大電路之資料是否.全部變 成寫入完畢狀態，完畢時結束寫入動作，未完畢時再度 反覆寫入動作及窝入驗證讀出動作， 經濟部中央標準局舅工消費合作社印製 (f) 寫入動作結束後，根據前述記憶電路之記憶内容和 前述感測放大電路之鹼證讀出資料的邏輯，判斷是否有 錯誤寫入。 25. 根據申請專利範圍第1 9項之半導體記憶裝置，其中更含 有一檢出讀出了 _資料，該資料係通知在前述感測放大電 路進行了錯誤寫入，就豎立旗標的電路。 -8- 本紙張尺度適用中國國家梯準（CNS ) Α·4规格（.2!〇X297公嫠） ABCD 40833^ 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 的PMOS電晶體之閘極共同的寫入資料記憶節點，作為 記憶載入前述鎖定電路的窝入資料之第二記憶MOS電晶 體的NMOS電晶體，更具備重設用MOS電晶體：在前述 鎖定電路之第二記憶節點和接地端子之間和前述NMOS 電晶體串聯連接，在窝入驗證讀出動作前為重設信號所 接通驅動而根據前述寫入資料記憶節點之電位在前述鎖 定電路再現起始窝入資料。 24. 根據申請專利範園第1 9項之半導體記憶裝置，其中進行 對於為字元線所選擇之頁的寫入時， (a) 將窝入資料載入前述感測放大電路之鎖定電路， (b) 辨別指示保持抹除狀態的感測放大電路，使記憶 電路記憶， (c) 進行窝入.動作， (d) 進行寫入動作後的寫入驗證讀出動作， (e) 判斷1頁分的全部感測放大電路之資料是否.全部變 成寫入完畢狀態，完畢時結束寫入動作，未完畢時再度 反覆寫入動作及窝入驗證讀出動作， 經濟部中央標準局舅工消費合作社印製 (f) 寫入動作結束後，根據前述記憶電路之記憶内容和 前述感測放大電路之鹼證讀出資料的邏輯，判斷是否有 錯誤寫入。 25. 根據申請專利範圍第1 9項之半導體記憶裝置，其中更含 有一檢出讀出了 _資料，該資料係通知在前述感測放大電 路進行了錯誤寫入，就豎立旗標的電路。 -8- 本紙張尺度適用中國國家梯準（CNS ) Α·4规格（.2!〇X297公嫠）