TW386241B - Semiconductor thin film and semiconductor device - Google Patents

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Hisashi Otani
Shunpei Yamazaki
Jun Koyama
Yasushi Ogata
Shoji Miyanaga
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Semiconductor Energy Lab
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Description

A7 B7 五、發明説明（！） 1 ,發明領域 本發明係關於形成在具有一絕緣表面之基底上之半導 體薄膜，和使用此半導體薄膜當成其主動層之半導體裝置 。特別的，本發明係關於一種半導體薄膜和半導體裝置， 其中，半導體薄膜由具有矽當成主要元件之材料製成。 在此說明書中，所謂之半導體裝置包括所有使用半導 體作用之裝置，且特別包括下列之裝置。 (1 )例如薄膜電晶體之單一元件 (2 )使用（1 )之單一元件之半導體電路 (3 )使用（1 )之單一元件或（2 )之半導體電路 之電光學裝置 (4)使用（2)之半導體電路或（3)之電光學裝 置之電子裝置 2.相關技藝之說明 近年來，使用形成在具有絕緣表面之基底上之半導體 薄膜（厚度爲數百至數千埃）而形成薄膜電晶體（T F T )之技術已受廣泛的注意。薄膜電晶體一般使用於例如 I C和電光學裝置之各種電子裝置中，且以高速發展，特 別是在影像顯示裝置之開關元件中。 4 例如，在液晶顯示裝置中，已嘗試應用T F T至每種 電路中，如圖素矩陣電路其中安排在矩陣中之圖素區域受 到個別的控制，一驅動電路用以控制圖素矩陣電路，或一 邏輯電路（處理器電路，記憶體電路等）用以處理外部資 (請先閲讀背面之注意事項再填荇本頁)
本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' 怒浐部中央"-卑^’-^^消费合作私印家 A7 ______' _B7_____ 五、發明説明（2 ) 料訊號。 現今，使用非晶矽膜當成主動層之TFT已經實際使 用。但是，仍必須使用例如多晶矽膜之結晶矽膜之T F T 以用於需要在更高速度上操作之電路，如驅動電路和邏輯 電路。 例如，曰本專利未審査案7 — 1 3 0652和8_ 7 8 3 2 9已知爲形成結晶矽膜在玻璃基底之方法。這些 專利案於此提出以供參考。藉由使用觸媒元素以加速非晶 矽膜之結晶，這些專利之技術可以5 0 0 — 6 0 0 °C之熱 處理4小時而形成具有優良結晶性之結晶砂膜。 特別的，第8 — 7 8 3 2 9案之技術可使結晶成長在 約平行於基底表面之方向。本發明特別將所得的結晶區域 稱爲'^側向成長區域'。. 但是，即使使用此種T F Τ構成之驅動電路亦無法完 全的提供所需之效能。特別的，現今，藉由使用習知之 TFT亦無法構成需要在極高速（MHz或GHz )下操 作之高速邏輯電路。 爲了改善具有晶粒邊界之結晶矽膜之晶性（稱爲多晶 矽膜），本發明人重覆的嘗試錯誤而得半非晶半導體（曰 本審査未專利案5 7 — 1 6 0 1 2 1 )和單域半導體曰 本審査未專利案8 — 139019)。 在上述專利案中所述之半導體膜之共同槪念爲使顆粒 邊界實質無害。亦即，最重要之目標乃在實質的消除顆粒 邊界以使載子（電子或電洞）能平滑移動。
本紙張尺度適用中囷國家標準（ CNS ) A4規格（210X297公釐) ~Z {計先閱讀背面之注意事項再填寫本頁)
A7 _________B7__ 五、發明説明（3 ) (封先閩讀背面之注意事邛再域寫本頁) 但是’在上述專利案中所述之半導體薄膜仍不足以提 供邏輯電路執行在所需高速下之操作。亦即，爲了達成安 裝有邏輯電路之板上系統，必須發展出一未知之材料，即 —余新之材料。 發明槪要 本發明之目的乃在滿足上述之需求，亦即，提供一種 半導體薄膜’其可完成具有極高效能之半導體裝置以允許 習知之T F T無法提供之高速邏輯電路之構造，和提供使 用此種半導體薄膜之半導體裝置。 本發明提供一種半導體薄膜，其爲多數桿形或平桿形 晶體之集合體，其中表面定向約爲{ 11 〇 }定向，和幾 乎所有晶格在任何晶體邊界上皆具有連續性。 依照本發明之另一觀點，本發明提供一種半導體薄膜 ，其爲多數桿形成或平桿形晶體之集合體，其中表面定向 約爲{ 1 1 0 }定向，和幾乎所有受偵測以橫向在不同晶 體顆粒之任何顆粒邊界之晶格條紋筆直延伸和連續》 本發明係關於甩以完成上述半導體薄膜之技術。使用 上述相關半導體薄膜而產生之半導體裝置具有下述之特點 〇 (1 )至少通道形成區域由半導體薄膜構成，該半導 體薄膜爲多數桿形成或平桿形晶體之集合體，其中半導體 薄膜之表面定向約爲{ 11 0 }定向》和幾乎所有半導體 薄膜之晶格在任何晶體邊界上皆具有連續性。 本紙張尺度適用中國國家標率（CNS ) Α4祝格（210X297公釐} -6- 好浐部中戎i:?:4'-^hJ消贽合作.Jri卬褽 A7 B7 _ 五、發明説明（4 ) (2 )至少通道形成區域由半導體薄膜構成，該半導 體薄膜爲多數桿形成或平桿形晶體之集合體，其中半導體 薄膜之表面定向約爲{ 1 1 0 }定向，和幾乎所有受偵測 以橫向在不同晶體粒粒之任何顆粒邊界之半導體薄膜之晶 格條紋筆直延伸和連續。 圖式簡單說明 第1A和1B圖爲半導體薄膜之擴大晶體顆粒之HR —T E Μ照片； 第2 Α至2 C圖示意的顯示晶體之方向關係； 第3 A至3 C圖爲電子束繞射圖樣之照片和示意圖； 第4圖爲薄膜電晶體之電特性圖； 第5圖爲環形振盪器之頻率特性圖； 第6圖爲環形振盪器之輸出頻譜之照片： 第7圖爲刻劃規則圖； 第8A至8 E和9 A至9 D圖爲依照本發明之第一實 施例之薄膜電晶體之製法； 第1 Ο A至1 Ο E圖爲依照本發明之第四實施例之薄 膜電晶體之製法； 第1 1 A至1 1 E圖爲依照本發明之第五實施例^薄 膜電晶體之製法； 第 12A 至 12D，13A 至 13D，和 14A 至 1 4 C圖爲依照本發明之第六實施例之主動矩陣基底之製 法； ______ .. + 〆__ 本紙張尺度通用中國國家標準（ CNS ) A4規格（ 210X297公釐） ~ (請先閲讀背面之注意事項再填寫本頁)
雞薦 防iPI Hi 圖C，N，和0之濃度輪廓圖 五、發明説明（5 ) 第1 5A和1 5B圖爲依照本發明之第七實施例之主 動矩陣基底之構造； 第1 6 A和1 6 B圖爲依照本發明之第八實施例之主 動矩陣基底之構造； 第1 7圖爲依照本發明之第九實施例之液晶裝置之截 面圖； 第1 8圖爲依照本發明之第九實施例之主動矩陣基底 之立體圖； 第1 9 A至1 9F圖爲依照本發明之第十一實施例之 電子裝置（應用產品）之例； 第20圖示意的顯示晶體成長如何進行； 第2 1 A和2 1 B圖爲結晶矽膜之晶體顆粒之TEM 照片； 第22A至22C圖爲相關於缺陷之產生和消失之模 態；和 第2 3 (却先閩讀背面之注意寧項再磧寫本頁) 籽济部中呔^'準:丁·消費合作拉印繁 符號說明 1 1 閘電極 12 陽極氧化膜 1 3 雜質區域 14 雜質區域 1 5 側壁 1 6 源極區域 1 7 汲極區域 18 雜質區域 1 9 通道形成區域 2 0 中間層絕緣膜 2 1 源極電極 3 1 石英基底 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公嫠） -8- A7 B7 :-部中呔榀卑而卩Jr消贽合作社印ti
五、發明説明（ 6 ) 1 I 3 2 閘 電 極 3 3 閘 絕 緣 膜 I 3 4 非 晶 矽 膜 3 5 光 罩 絕 緣 膜 1 I 3 6 含 鎳 層 3 7 結 晶 矽 膜 誚 1 1 3 8 主 動 層 3 9 通 道 阻止 器 先 閲 1 1 4 0 源 極 區 域 4 1 汲 極 區 域 脊 面 1 • 之 I 4 2 源 極 電 極 4 3 汲 極 域 t 1 1 事 1 5 1 石英 基 底 5 2 非晶砍 膜 項 再 1 填 5 3 光 罩 絕 緣 膜 5 4 含 鎳 層 η 本 頁 1 5 5 加 鎳 域 5 6 加 鎳 區 域 1 5 7 側 向成 長 域 5 8 側 向 成 長 區 域 1 5 9 主 動 層 6 0 主 動 層 1 I 6 1 主 動 層 6 2 閘 絕 緣 膜 訂 I 6 3 閘 電 極 啓始 構 件 6 4 閘 電 極 啓始 構件 1 1 1 6 5 閘 電 極 啓始 構 件 6 6 多孔 陽 極 氧 化膜 1 6 7 多 孔 陽 極 氧 化 膜 6 8 多孔 陽 極 氧 化膜 1 1 6 9 無孔 陽 極 氧 化 膜 7 0 無孔 陽 極 氧 化膜 r 7 1 並 孔 陽 極 氧 化 膜 7 2 閘 電 極 I I 7 3 閘 電 極 7 4 閘 電 極 • 1 1 1 7 5 閘 絕 緣 膜 7 6 閘 絕 緣 膜 1 1 7 7 閘 絕 緣 膜 7 8 源 極 區 域 1 7 9 汲 極 區 域 8 0 低 濃 度 雜 質 區域 1 | 8 1 通 道 形成 區 域 8 2 源 極 域 1 1 8 3 汲 極 區 域 8 4 低 濃 度 雜 質 區域 1 1 1 8 5 通 道 形成 域 8 6 阻止光 罩 1 I 本紙張尺度適用中國國家標率（CNS ) A4说格（210X297公釐） -9- A7 B7 好浐部中决榀卑而卩^消贽合作赵印繁 五、發明説明（ 7 ) 1 I 8 7 源 極 區域 8 8 汲 極 區域 1 | 8 9 低 濃 度雜 質區 域 9 0 通 道 形成區域 1 I 9 1 中 間 層絕 緣膜 9 2 源 極 電極 讀 1 1 I 9 3 源 極 電極 9 4 源 極 電極 先 閱 讀 1 1 9 5 汲 極 電極 9 6 汲 極 電極 背 I I . 之 1 1 9 7 氮 化 矽膜 9 8 電 容 電極 注 意 1 | 事 1 9 9 中 間 層絕 緣膜 1 0 0 圖 素電極 碩 再 1 填 Jaw 8 0 1 石英基 底 8 0 2 非 晶矽膜 寫 本 驛 頁 1 8 0 3 光 罩絕 緣膜 8 0 4 含 鎳層 1 8 0 5 加 鎳區 域 8 0 6 結 晶區域 1 1 8 0 7 主 動層 8 0 8 閘 絕緣膜 1 | 8 0 9 閘 電極 啓始 構件 8 1 0 多 孔陽極氧化 膜 訂 1 8 1 1 非 多孔 陽極 氧化 膜 1 1 1 8 1 2 鋁 膜 8 1 3 閘 絕緣膜 1 1 8 1 4 η _ is域 8 1 5 η 區域 1 1 8 1 6 源 極區 域 8 1 7 汲 極區域 ,〆 r 8 1 8 低 濃度 雜質 區域 8 1 9 通 道形成區域 1 I 8 2 0 中 間層 絕緣 膜 8 2 1 源 極電極 . 1 1 I 8 2 2 汲 極電 極 1 0 0 1 側壁 1 1 1 0 0 2 側壁 1 0 0 3 側壁 % 1 1 1 0 0 4 金屬 矽化物膜 1 0 0 5 金屬砍化物 膜 1 I 1 0 0 6 金屬 矽化物膜 1 0 0 7 閘電極 1 I 1 0 0 8 閘電 極 1 0 0 9 閘電極 1 1 1 1 0 1 0 金屬 矽化 物膜 1 0 1 1 金屬矽化物 膜 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10- A7 B7 好浐部中A«.4'->PJh.T';/i^;合作ii印繁 五、發明説明（ 8 ) 1 | 1 0 1 2 金屬矽化物 膜 1 0 2 0 汲 極區域 1 | 1 0 2 1 閘絕緣膜 1 0 2 2 電 容電極 1 1 0 2 3 汲極電極 1 0 2 4 氮 化矽膜 請 1 1 I 1 0 2 5 黑光罩 1 0 2 6 ΓΒΠ 圖 素電極 先 閲 I 1 1 0 3 0 定向膜 1 0 3 2 透 明導電膜 背 έ 1 I 之 1 1 1 0 3 3 定向膜 1 0 3 4 液 晶材料 注 意 1 1 事 1 1 0 4 0 石英基底 1 0 4 1 固 圖 素矩陣電路 項 再 填 1 0 4 2 源極驅動電 路 1 0 4 3 閘 極驅動電路 寫 本 頁 1 1 0 4 4 邏輯電路 1 0 5 0 石英基底 1 0 5 1 結晶矽膜 1 0 5 2 介 面 1 1 1 0 5 3 缺陷 1 0 5 4 結' 晶矽膜 1 I 1 0 5 5 介面 2 0 0 1 主 體 IUZ. 訂 1 2 0 0 2 聲音輸出部 份 2 0 0 3 聲 音輸入部份 1 1 I 2 0 0 4 顯示裝置 2 0 0 5 操 控開關 1 1 2 0 0 6 天線 2 1 0 1 主 體 1 1 2 1 0 2 顯示裝置 2 1 0 3 聲 音輸入部份 r 2 1 0 4 操控開關 2 1 0 5 •電 池 1 I 2 1 0 6 影像接收部份 2 2 0 1 主 體 · 署 1 1 2 2 0 2 相機部份 2 2 0 3 影 像接收部份 1 1 2 2 0 4 操控開關 2 2 0 5 顯 示裝置 1 1 2 3 0 1 主體 2 3 0 2 顯 示裝置 1 I 2 3 0 3 帶部份 2 4 0 1 主 體 1 I 2 4 0 2 光源 2 4 0 3 顯 示裝置 1 1 I 2 4 0 4 極化光束分 裂器 1 1 1 本紙張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） -11 - A7 B7 五、發明説明（9 ) 2 4 0 5 反射器 2 4 0 6 反射器 2 4 0 7 螢幕 2 5 0 1 主體 2 5 0 2 光源 2 5 0 3 顯示裝置 2 5 0 4 光學系統 2 5 0 5 螢幕 較佳實施例之詳細說明 以下使用實施例詳細說明本發明第一實施例。 本實施例係針對依照本發明之半導體薄膜之製法和使 用半導體薄膜當成其主動層之半導體裝置（特別是T F T )之製法。此製法基本上參考第8A至8E圖和第9A至 9 D圖說明。在此製法說明後，將說明相關於本發明之 T F T而得和相關於其晶體構造和電特性之知識。 麫浐部中呔打-l-^hJ消贽合作ti印5ί (錆先閱讀背面之注意事項再填寫本頁) 首先，準備一石英基底8 0 1當成具有絕緣表面之基 底。亦可使用形成有熱氧化膜之矽基底以取代石英基底 8 0 1。再者，可形成非晶矽膜在石英基底上，而後藉由 對其完全熱氧化而轉換成一絕緣膜。再者，亦可使用一石 英基底，一陶瓷基底，或一矽基底，而其上形成有氮化矽 膜當成絕緣膜。 . 而後，形成矽膜，其最終厚度（亦即，由於熱氧化而 降低之厚度）變成10—75nm(最好爲15—: 45nm)。重要的是，在膜中之雜質濃度於膜形成時徹 底的控制。 在此實施例中，在非晶矽膜8 0 2中之典型濃度之C ，N，0，和S之濃度受到管理以使小於5x 1 018原子 本紙張尺度通用中國國家標率（CNS > Α4規格（2!〇X297公釐） -12- A7 ______B7 五、發明説明（10) /cm3 (最好爲lxl 018原子/cm3) »如果任一雜 (讀先閱讀背面之注意事項再填艿本萸) 質之濃度高於上述値時，其會逆向影響結晶，而可能降低 在結晶後之膜品質。 圖2 3爲S IMS (二次離子質量頻譜）分析之結果 ，其中，在此實施例之條件下形成之非晶矽膜中之雜質之 濃度受到量測。如圖2 3所示，其中確認·所有C，N，0 之濃度落在上述之範圍。値得注意的是，在此說明書中， 在膜中之元素之濃度以在SIMS量測結果之最小値界定 之。 爲了使C，N，0之濃度落在上述範圍內，所需的是 ，使用在此實施例中之下壓CVD爐受到規則基礎下之乾 淸潔以保持其膜淸潔室之淸潔。此種乾淸潔可藉由使 C IF3氣體以1 00-3 00 s c cm流經受到約2 0 0 —4 0 0 °C熱之爐，並以由熱分解而產生之氟淸潔膜形成 室而執行。 依照發明人之知識，當爐內之溫度設定爲3 0 0°C且 C < F3之流動率設定爲3 0 0 s c cm時，厚度約2仁m 之沈積（大部份以具有矽當成主成要成份之材料製成）可 在4小時內完全移除。 在非晶矽膜8 0 2中，氫之濃度也是非常重要的i數 ;具有良好晶性之膜可藉由使氫含量較小而得。因此，最 好使非晶矽膜8 0 2以低壓CVD法形成。藉由使膜形成 狀況最佳化，亦可使用電漿CVD。 而後，使用本發明人於曰本專利案第7 — 本紙張尺度適用中國國家標準（CNS ) A4洗格（210X297公釐） -13- A7 B7 五、發明説明（彳彳） 1 3 0 6 5 2號中所揭示之技術而執行非晶矽膜8 0 2之 結晶步驟，其說明於此以供參考。雖然可使用在該專利案 之第一或第二實施例所說明之技術，就本發明而言，最好 使用第二實施例之技術（詳如日本專利案第8 — 7 8 3 2 9號所述）。 依照日本專利案第8 — 7 8 3 2 9號所述，首先形成 用以選擇一觸媒元素添加區域之光罩絕緣膜8 0 3。光罩 絕緣膜8 0 3具有多數之開口以添加觸媒元素。晶體區域 之位置可由開口之位置決定。 而後，藉由旋敷塗覆應用含鎳（N i )溶液當成觸媒 元素以加速非晶矽膜8 0 2之結晶（見圖8 A )，而形成 含N i層8 0 4。除了 N i外，可使用之觸媒元素C 〇， ?6.，卩（1，？1，（311，八11和〇6。 添加觸媒元素之方法亦可利用離子植入或電漿參雜法 ，其皆使用一阻止物光罩。由於受到觸媒元素添加區域所 佔據之面積降低且側向成長區域之成長長度之控制更加簡 單，此技術可有效的構成小型化之電路。 在觸媒元素添加步驟完成後，在4 5 0 °C下執行氫移 除1小時，而後非晶矽膜8 0 2藉由在惰性氣體或氧氣中 執行5 0 0 - 7 0 0 t熱處理4 _ 2 4小時時而結晶' 在 此實施例中，在氮氣中執行5 7 0 °C熱處理1 4小時。 此時，非晶矽膜8 0 2之結晶由發生在添加鎳區域 8 0 5之核開始進行，和一晶體區域8 0 6形成當成成長 之結果，其約平行於基底8 0 1之表面（見圖8B)。本 本紙張尺度適用中國國家標準《CNS ) A4規格（210X297公釐） -* (誚先閲讀背面之注意事項再填寫本頁)
好浐部中呔4T.^->p;,h-Ti/i^:<t作私印^ A7 B7 五、發明说明（12) 發明人稱此晶體區域8 0 6爲側向成長區域。此側向成長 • — ------------------------·ν 區域之優點爲其整體具有優良之晶性，此乃因爲其爲具有 —般相等晶性之晶體之集合體。 稱爲側向成長區域之區域亦顯微的形成在上述日本專 利案第7 — 1 3 0 6 5 2號之第一實施例所述之技術中。 但是，此技術由於核發生在平面上之不均勻性，晶粒邊界 之可控制性上會有問題。 在用於結晶之熱處理完成後，移除光罩絕緣膜8 0 3 ，而後執行圖樣以形成島形半導體層（主動層）8 0 7， 皆由側向成長區域8 0 6之部份所構成。 而後，形成閘絕緣膜8 0 8，其爲含矽之絕緣膜。有 鑒於續熱氧化步驟中之厚度增加，閘絕緣膜8 0 8之厚度 可調整在2 0 — 2 5 0 nm之範圍內》膜形成方法可爲已 知之蒸氣相方法（電漿CVD，濺鍍等）。 而後，如圖8 C所示，執行熱處理（觸媒元素聚集處 ， --------------—---- $)以移除或降低觸媒元素（鎳）之濃度。在此熱處理中 ，處理氣體包括有鹵素以使用鹵素之金屬元素聚集效果。 爲了充份的展現鹵素之聚集效果，最好在高於· 7 0 0 °C之溫度下執行熱處理。在7 0 0 °C或更低之溫度 下，在處理氣體中之鹵素化合物可能難以分解，如此fe以 獲得聚集效果。 有鑒於此，熱處理須在高於7 0 0°C之溫度下執行， 最好在800-100 0°C (典型的在9 50 °C)下執行 ，且處理時間設定在0 .1至6小時（典型的爲0 . 5至 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (讀先閲讀背面之注意事項再填寫本頁) 訂·
P -15- 耔浐部中戎«.準而UJ消资合作=ri卬发 本紙乐尺度速用中國國家標準（CNS〉格（210X297公釐} A7 B7 五、發明説明（13) 1小時）》 在此實施例中，熱處理乃在相對於氧氣而含〇 . 5 -ΙΟνο 1% (在此實施例中爲3v〇 1%)之HCZ之 氣體中在'9 5 0 °C下執行3 0分鐘。由於會形成深度或高 度等於主動層8 0 7之厚度之粗糙度，H C <之密度最好 不要高於上述之範圍。 除了 HC <外，亦可使用選自包括HF，NF3， HBr，Ci2，C<F3，BC<3，F2 和 Brs 之包括 鹵素化合物之一種或多種化合物。 在此步驟中*在主動層8 0 7之鎳經由氯之動作而聚 集，並以揮發之氯化鎳之型式移入空氣中。在此步驟執行 完成後，在主動層8 0 7中之鎳之濃度降低至5 X 1 017 原子/ c m 3。 5x 1 017原子/cm 3爲S IMS之低偵測下限。 在由發明人所爲之實驗而產生之T F T分析中，當鎳濃度 爲1 X 1 018原子/cm3或更小時（最好爲5 X 1 0 1 7 原子/cm3或更小），發現鎳在TF 丁特性上無任何影響 。在此說明書中，雜質濃度由在S I M S量測結果之最小 値所界定。 在上述之熱處理中，熱氧化反應在介於主動層8¾ 7 之閘絕緣膜8 0 8間之介面上進行，藉此，閘絕緣膜 8 0 8之厚度如同所得熱氧化膜之厚度般之增加。藉由以 此方式形成熱氧化膜，可獲得具有非常小數目介面狀態之 半導體/絕緣膜介面。此熱處理亦提供可防止在主動層 -16 - _________# II (誚先閱讀背面之注意事項再填寫本萸) 訂 經浐部中呔«.卑灼只.τ-消费合作ίι印紫 A7 B7 五、發明説明（14 ) 8 0 7之端上（薄緣）形成失敗之熱氧化膜之效果。 在上述於鹵素氣體中進行熱處理後，在氮氣中執_行 9 5 0 °C熱處理1小時可有效的改善閘絕緣膜之膜品質。 由SI MS分析可知，使用在聚集處理中殘留在主動 層8 0 7中之鹵素之濃度爲1 X 1 015至X 1 02D原子/ cm3。由S I MS分析亦可發現鹵素以高濃度存在於介於 主動層807和由熱處理形成之熱氧化膜間。 關於其它元素方面，S IM分析顯示C，N，0和S 之典型雜質之濃度小於5 X 1 018原子/cm 3(典型的 爲1 X 1 0 1 8原子/ c m 3或更小）。 而後，形成具有鋁當成主要成份之金屬膜（未顯示） ，並定圖樣以形成閘電極啓始構件809 (見圖8D) » 在此實施例中，形成含有2%之銃之鋁膜。除了鋁膜外， 亦可使用钽膜，或導電矽膜。 此時，可使用本發明人揭示於日本未審査專利申請案 No . 7 - 1 35318之技術，其說明於此以供參考》 此專利案揭示藉由使用由陽極化形成之氧化膜而形成以自 我對準方式之源極和汲極區域和低濃度雜質區域之技術。 首先，在使用以定圖樣鋁膜之阻止光罩（未顯示）留 下之狀態下，在3%草酸水溶液下執行陽極化，藉此^可 形成多孔陽極氧化膜8 1 0 » 當陽極化時間增加時，多孔陽極氧化膜8 1 0之厚度 亦會增加。由於阻止光罩仍留在頂表面上，多孔陽極氧化 膜81 0只形成在閘電極啓始構件8 0 9之側面‘上。依照 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------·! (却先鬩讀背面之ii意事項再填艿本頁) 訂 •r A7 B7 五、發明説明（15) 曰本專利案No . 7— 135318之技術，此膜厚度相 當於低濃度雜質區域（其一稱爲.LDD區域）之長度。在 此實施例中，陽極化乃在膜厚度變成7 0 0 nm之狀況下 執行。 而後，在阻止光罩（未顯示）移除時，在由混合酒石 酸（3%)進入乙烯醇溶液中而得之電解液中執行陽極化 〇結果，可形成無孔陽極氧化膜8 1 1。由於電解液滲入 多孔陽極氧化膜ίί 1 U，陽®虱化膜8 1 1亦形成在多孔 陽極氧化膜8' 1 0之內側。 無孔陽極氧化膜8 1 1之厚度依照應用電壓而定。在 此實施例中，以8 0 V之應用電壓執行陽極化以提供約 1 0 0 n m之膜厚度。 · 在上述兩陽極化歩驟後仍留下之鋁膜812實質的當 成一閘電極。 衂浐部中头榀準而’力-7消货合作妇印製 (請先閱讀背面之注意事項再填寫本頁) 在以上述方式獲得圖8 E之狀態後，閘絕緣膜8 0 8 藉由使用閘電極8 1 2和多孔陽極氧化膜8 1 0當成一光 罩而以乾蝕刻而蝕刻。而後移除多孔陽極氧化膜8 1 0。 所得閘絕緣膜813之端部份突出多孔陽極氧化膜810 之厚度（見圖9 A )。 而後，執行添加雜質元素以賦予一導電型式之步。 雜質元素可爲η型導電之P (磷）或A s (砷）和p型導 電之B (硼）。 在此步驟中，第一雜質添加在高速電壓上執行以形成 區域8 1 4和8 15。由於加速電壓高達約8 0 kV， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經浐部中呔«.卑而爻.-1消费合作=ri卬裝 A7 _ B7__ 五、發明説明（16) 此雜質元素不只添加至主動層之曝露部份，且亦添加至在 閘絕緣膜813之曝露端部份下方之主動層之部份（見圖 9B)。於此進行調整以使n_區域8 14和8 15具有1 X 1 01 8至1 X 1 019原子/ cm3之雜質濃度。 而後，在低加速電壓上執行第二雜質添加以形成η +區 域8 1 6和8 1 7。由於加速電壓約爲1 0 k V的低’此 閘絕緣膜8 1 3作用當成一光罩（見圖9 C)。於此進行 調整以使n+區域8 1 6和8 17具有5 Ο 0Ω或更低的片 電阻（最好爲300Ω或更低）。 在由上述步驟所形成之雜質區域間，n+區域變成源極 區域8 1 6和汲極區域8 1 7，和n_區域變成低濃度雜質 區域8 1 8。由於雜質元素並未添加至剛好在閛電極 8 1 3正下方之主斷；層之部份，此部份變成實質的本徵通 道形成區域81Θ» 由於具有使介於通道形成區域819和汲極區域 81 7間所發展出之強電場變弱之效果，此低濃度雜質區 域8 1 8稱爲LDD (低摻雜汲極）區域》 在以上述方式完成主動層後，雜質元素以爐退火，雷 射退火，燈退火之結合而致動》同時，由在雜質元素添加 步驟中所引起之主動層之破壞亦受到修護。 ' 而後，形成5 0 O n m厚之中間層絕緣膜8 2 0，其 可爲氧化矽膜，氮化矽膜，氧氧化矽膜，有機樹脂膜，或 多層膜。 可使用聚醯胺，丙烯酸，聚醯亞胺，聚醯胺亞胺當成 ------- (誚先閱讀背面之注意事項再域??本英) ,ιτ 本紙張尺度通用中國國家標準（CNS ) A4规格（210X297公釐） -19 - A7 B7 五、發明説明（17) 有機樹脂膜材料》使用有機樹脂膜之優點如下。例如，（ Γ 1)可輕易的形成膜，（2)可輕易的形成厚膜，（3) 由於其非常小的介電係數，可降低其寄生電容，和（4 ) 其平坦度相當高。 而後，在接觸孔形成後，形成源極電極8 2 1和汲極 電極8 2 2。最後，整個裝置在氫氣中對整個基底在 3 5 0 °C下加熱1〜2小時而氫化，藉以中斷在膜中之懸 垂鍵結（特別在主動層中）。 藉此可製造具有如圖9 D所示構造之T F T。以下說 明所製造之T F T之特點。. 相關於主動層之晶體構造之知識 微觀的，以上述製造方法形成之主動層具有之晶體構 造，其中多數之桿形或平桿形晶體乃互相平行安排，且它 們具有指向一特定方向之規則性。藉由T EM (透射電子 顯微鏡）法可輕易的確認上述之^觀察。 圖1 A爲HR — TEM (高解晰度透射電子顯微鏡） 照片，其具有介於桿形或平桿形晶體間之晶粒邊界之八百 萬放入因數。在此說明書中，晶粒邊界界定成形成在桿形 或平桿形晶體互相接觸之介面上者，且因此可與經由&向 成長區域之碰撞而形成之顯微晶粒邊界有所區別。 上述之HR—TEM法爲電子來垂直應用至一樣本和 藉由使用在透射電子或電發散電子間之介面而評估原子或 分子之構造之技術。 本紙張尺度適用中國國家榇準（CNS ) A4规格（2丨0X297公釐） (锖先閱讀背面之注意事項再填寫本頁)
-----------‘-----P—-----1T------C A7 B7 五、發明説明（18) 在H R — Τ Ε Μ法中，晶格之安排狀態可受偵測當成 一晶格緣。因此，藉由觀察晶粒邊界’可估計在晶粒邊界 上之原子之結合狀態。雖然晶格緣呈現如同黑白條紋’此 種條紋可由對比上之差異所引起且不會指示原子位置。 圖1 Α爲由本發明所獲得之結晶矽膜之典型HR — TEM照片，且其中顯示兩不同晶粒互相接觸在由左上至 右下運行之晶粒邊界上之狀態。雖然介於晶軸間有些許的 差異，但此兩晶粒大約具有{110}定向。 如後所述，由電子束繞射而對多數晶粒之檢査呈現出 幾乎所有晶粒約具有{ 1 1 0 }定向。 經檢査之許多晶粒必需具有（011)表面和（ 1 0 1 )表面，且這些等效表面一起由{ 1 1 0 }表面所 呈現。以下參考圖2A—2C簡單說明》 圖2A示意的顯示晶體表面爲{110}平面（晶軸 爲< 1 1 0 >)之晶粒。{ 1 1 0丨晶面包括< 1 1 1 > 軸，< 1 0 0 >軸等。 經浐部中戎扰準而h-T消资合作妇卬繁 {銪先閱讀背面之注意事項再域巧本頁) 圖2 A之箭號爲根據一組理論之指標符號之例。圖2 B和2 C爲使用嚴格指標符號之例。例如，晶軸〔· 1 1 0 〕和〔0 1 — 1〕爲互相相等，且一起由<1 1 0>表示 〇 在此說明書中使用之符號如〔0 1 - 1〕乃爲方便說 明而設，其中符號 ' 使用以取代表示反向之邏輯符號 〇 由於使用嚴格晶向（晶軸）可能會導致如上述範例所 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐) ~ A7 B7 五、發明説明（19) 述不同方式之了解，因此在下述之說明中使用根據一組理 論之指標符號，其亦用以簡化說明。無庸贅言的，在所有 等效晶面中可獲得相同的物理性質。 附帶的，如圖1 A所示，在表面上有柑關於{ 1 1 1 }和{ 1 0 0 }面之晶格凸緣。所謂Μ目關於丨1 1 1 } 面之晶格凸緣'意即{ 1 1 1 }表面呈現成沿晶格凸緣切 割晶粒而得之橫截面之晶格凸緣。晶格凸緣所相關之平面 .可根據晶格凸緣之間隔而輕易的檢査（簡化法）。 在圖1 Α之頂晶粒上發現有垂直的，水平的，傾斜的 移動之多數晶格凸緣，而在底晶粒上只發現一晶格凸緣。 此乃因爲在TEM觀察時之電子束應用方向之影響》 亦即，關於頂晶粒，電子束垂直的應用至晶面，且因此在 表面上可偵測到多數晶格凸緣。另一方面，由於底晶粒和 頂晶粒些微的傾斜，電子束並未垂直應用至底晶粒，因此 只有特殊晶格凸緣受到偵測。 "‘^，^中^^^^^^^^^^於合作^印來 (郐先閲讀背面之注意事項再^寫本育) 以下討論相關於{ 1 1 1 }面之晶格凸緣。由圖1A 可知，相關於{ 1 1 1 }面之頂晶粒之兩晶格凸緣之一和 相關於{ 1 1 1 }面之底晶粒之晶格凸緣平行。，· 兩個不同晶粒之晶格凸緣互相連接’以橫向晶粒邊界 ，而無關於晶粒邊界之呈現。亦即，橫向在晶粒邊界之大 部份條紋直線且連續的延伸’雖然它們屬於不同的晶粒° 對於任意選擇之晶粒邊界而言’上述亦是真實的。所有晶 格凸緣之9 0%或更多（最好爲9 5%或更多）在晶粒邊 界上具有連續性。 本紙張尺度適用中國國家標準{ CNS ) A4規格（210X297公釐） -22- A7 ____ _B7 __ 五、發明説明（ 20) 此種型式之晶體構造爲本發明之結晶矽膜之最顯著特 .徵，且不可完成本發明人所欲獲得之晶粒邊界之晶體構造 〇 此種型式之晶體構造（更正確而言，晶粒邊界構造） 指示兩不同晶粒以極高程度之匹配性在晶粒邊界上互相結 合。亦即，晶格連續的互相連接在晶粒邊界上，且由於結 晶缺陷而造成之陷捕狀態難以發生。換言之，晶格在晶粒 译界上具有連續性。 • \ 習知高溫多晶矽膜之HR — TEM照片如圖1 B所示 以供參考。在圖1 B之例中，如後所述，晶面並不具有任 何規則性，且晶粒不具有由{ 1 1 0 }面所主宰之定向。 但是，和圖1 A比較，可覯察到具有相關於{ 1 1 1 }之 晶格凸緣之晶粒。 在圖1 B中，對於頂和底晶粒而言，只發現一晶格凸 緣。此乃因爲上述之理由。依照上述相同之方法而對晶格 凸緣之間隔之量測顯示頂和底晶粒之晶格凸緣相關於（ 1 1 1 }面，如圖1 B所示。 但是，由圖1 B可知，兩晶格凸緣並未互相平行，且 因此樣本之晶體構造明顯的和圖1A之樣本不同。 再者，如圖1 B之箭頭所示，許多條紋終止在晶'^邊 界上》由於懸垂鍵結（視爲晶體缺陷）會存在於此位置上 ，因此形成在此處之陷捕狀態極可能會阻礙了載子之移動 〇 如上所述，在本發明之結晶矽膜中，晶格在晶粒邊界 本紙張尺度適用中國國家梯準（CNS ) A4规格（210X297公釐） (讳先閲讀背面之注意事項再填β本頁) -丁 -* r A7 B7 五、發明説明（21 ) 上連續，且並未發現任何上述之晶體缺陷。此亦證明本發 明之結晶矽膜爲和習知高溫多晶矽膜淸楚不同之半導體膜 {請先閲讀背面之注意事項再填寫本頁) 圖3 A _ 3 C爲以電子束繞射而檢査本發明之結晶矽 膜之結果。圖3A爲本發明之結晶矽膜之典型電子束繞射 圖樣，和圖3 B爲習知高溫結晶矽膜之典型電子束繞射圖 樣》 由於此量測乃在電子束照射點之直徑設定在1.35 // m下進行，和晶格凸緣程度之資訊比較，圖3 A和3 B 可視爲具有充足的宏觀資訊。 圖3 C爲當電子束垂直的應用至單晶矽之{ 1 1 0 } 表面時，可獲得之電子束繞射圖樣。一般而言，所觀察之 樣本之定向可藉由比較此種電子束繞射圖樣和觀察結果而 評估。 在圖3A之例中，相關於如圖3 C所示之< 1 1 0> 入射之繞射點呈現的相當淸会，且可確認晶軸爲< 1 1 0 >軸（晶面爲{ 1 1 0 }面）。 相關的繞射點具有些微的散佈在苘心圓上，此乃因爲 環繞晶軸之轉動角之確定分佈所引起的。由相關繞射點之 圖樣觀之，此散佈之程度估計在5°內。 " 在所觀察之許多繞射圖樣間有一個不存在繞射點之部 份（再者，圖3A具有無繞射點之部份）。其可適當的解 釋如下。由於一樣本具有<11〇>定向，但其晶軸些微 的偏離<1 10 >軸時，無法偵測繞射圖樣之一部份。 本紙張尺度適用中國國家椋準（CNS ) A4規格（210X297公嫠） A7 _______ B7 —_ 五、發明説明（22) 根據晶面幾乎始終包括{ 1 10 }面之事實，發明人 推知上述繞射點之部份缺少乃是由繞著<111>軸之轉 動角之偏移所引起的。 另一方面，在圖3 B之電子束繞射圖樣之例中，繞射 點並不具有淸楚的規則性且幾乎隨機的定向：換言之’具 有和{ 1 1 0 }定向不同各種面定向之晶體以不規則的方 式混合》 由上述觀察結果之指示，本發明之結晶矽膜具有之特 徵爲幾乎所有的晶粒約具有{ 1 1 0'}定向，且晶格在晶 粒邊界上具有連續性。而在習知之多晶矽膜中都沒有這些 特徵。 幾乎所有晶粒約具有{ 1 1 0 }定向之理由乃源於。本 發明人之日本未審査專利申請案No . 7 — 3 2 1 3 3 9 ，於此發明以供參考》 由T E Μ照片可確認當非晶矽膜結晶時，大約平行於 基底成本之桿形或平桿形晶體（亦稱爲針狀或晶體）具有 < 11 1 >軸當成成長方向。其示意的顯示在圖2 0中。 當非晶矽膜使用N i當成觸媒元素而結晶時，.結晶成 長在< 1 1 1 >軸方向進行，且以N i S i 2沈澱物當成中 介物。此種考量乃是由於在NiSi2和Si之晶面中' { 1 1 0 }面具有此種構造以提供高程度之匹配》 由於桿形或平桿形晶體成長之內側可實質的視爲單一 晶體，其受指示爲在圖20中之C一Si (晶體矽）。 雖然有各種不同的平面可形成在成長在<111>軸 本紙張尺度適用中國國家標準（CNS M4規格（210X297公釐） (锖先閱讀背面之注意事項再蛾ϊξ本頁) ^--------------,訂------ο--------- A7 ___B7_ 五、發明説明（23) 方向之桿形或平桿形晶體之側表面上（亦即，平行於成長 方向之表面上），但是{ 1 1 0 }面最易呈現。此乃因爲 在可形成在側表面上之平面中，{110}面具有最大的 原子密度、 由上述之理由可知，在以{ 1 1 0 }表面成長之晶粒 中*且其頭部如同在本發明之例中（亦即，晶粒成長在< 1 1 1>軸向上），{ 1 1 0 }面呈現當成一表面（亦即 ，一觀察表面）。 本發明人依照曰本專利案N O . 7 — 3 2 1 3 3 9號 (於此說明以供參考）所揭示之方法進行X射線繞射量測 ，並計算本發明之結晶矽膜之定向比例》藉由式（1 )表 示之計算方法，此專利案界定了定向比例。 {220}定向存在比例=1(常數） { 1 1 1 }定向存在比例=(樣本之{ 1 1 1 }之相 關強度至丨220 }/.(粉末之{ 1 1 1丨之相關強度至 {2 2 0}) { 3 11 }定向存在比例=(樣本之{ 3 1 1 }之相 關強度至{ 2 2 0 } /(粉末之{ 3 1 1丨之相關強度至 { 2 2 0 }) {220}定向比例={220}定向存在比例> ( { 2 2 0 }定向存在比例+ {. 1 1 1丨定向存在比例+ ) 3 1 1丨定向存在比例） 雖然晶面受偵測當成在量測中之{ 2 2 0 }面，其自 然的等效於丨1 1 0 }面。此量測顯示{ 1 1 〇 }面爲主 本&張尺度適用中國國家標準（CNS ) A4规格（210X297公釐）—~~ I-------·1©.------訂------10- (誚先閱讀背面之注意事項再填寫本頁) A7 B7___ 五、發明説明（24 ) 定向面，且定向比例爲0 . 7或更大（典型的爲0 . 9或 更大）。 如上所述，本發明之結晶矽膜具有之晶體構造爲其完 全和習知多晶矽膜不同，因此，本發明之結晶矽膜可稱爲 —全新的半導體膜。 在形成依照本發明之半導體薄膜時，在溫度等於或高 於結晶溫度時執行之退火步驟（在此實施例中爲圖8 C之 步驟）於晶粒中之降低缺陷上扮演相當重要的角色。其將 說明如下。· 圖2 1 A爲當圖8 B之結晶步驟完成時，結晶矽膜之 二十五高倍之放大因數之TEM照片。在晶粒中（由於對 比差異而呈現之黑白部份）發現可鋸齒缺陷（由箭頭所示 )° 雖然此種缺陷主要乃因在矽晶格面中之原子之錯誤堆 疊順序所引起的，其亦可能爲錯置或其它缺陷。圖2 1 A 之缺陷爲具有缺陷平面平行於{111}平面之堆疊錯誤 ，此乃由鋸齒缺陷彎成約70°之事實而判斷出。 另一方面，如圖2 1 B所示，以相同的放大因數觀之 ，本發明之結晶矽膜在晶粒中幾乎沒有堆叠錯誤，錯置等 缺陷，且因此具有非常高的晶性。此種趨勢保持在整^膜 表面上。雖然現今仍雖以使缺陷之數目爲零，但亦可將缺 陷之數目降低至實質可視爲零之程度。 亦即，圖2 1 Β之結晶矽膜可視爲單晶，而此種考量 乃實質因爲在晶粒中之缺陷數目已降低至幾乎可以忽略之 本紙張尺度適用中國囷家標準（CNS) A4«t格（210X297公釐） (誚先閲讀背面之注意事項再填寫本ΙΓ)
-27- 好浐部中λ"·^-而h-1·消货合作·衫印^ A7 B7 五、發明説明（25 ) 程度，且晶粒邊界由於它們相當高的連續性而不會變成阻 擋載子移動之障礙。 如上所述，雖然圖2 1 A和2 1 B之照片中所顯示之 結晶矽膜有大約相同的連續性’但是它們在晶粒中之缺陷 數目相當不同。本發明之結晶矽膜之所以能展現相對於圖 21A之結晶矽膜優越之電特性主要因爲缺陷數目上之差 異。 由上述之討論可知，對本發明而言，圖8C之步驟是 不可或缺的。’假設發生在此步驟中之現象之各種模式》 首先，在圖2 1 A之狀態中，觸媒元素（典型的爲鎳 )之原子聚集在晶粒中之缺陷上（主要爲堆疊錯誤）。亦 即，於此存在有許多S i - Ni — S i型鍵結。 當執行觸媒元素收集處理時，存在缺陷上之N i原子 受到移除，且S i _N i鍵斷開。S i原子之剩餘鍵立即 形成S i - S i鍵結以建立一穩定狀態。此缺陷以此方式 消失。 當執行高溫熱退火時，在結晶矽膜中之缺陷消失。由 於許多懸垂鍵由S i - N i鍵結之斷開所收集，在本發明 中之矽再結合發生的非常平順。 再者，當結晶矽膜熱氧化時，同時產生之過多矽k子 向缺陷移動且顯著的協助S i - S i鍵結之形成。以即和 高溫多晶矽膜在晶粒中只具有非常少缺陷具有相同的槪念 〇 在高於結晶溫度之熱處理溫度（典型的爲7 0 0- (請先閱讀背面之注意事項再填3S本頁) --------------^----1T----- r 丰紙張尺度通财國國家標準（CNS ) M胁（训心7公瘦） 28 A7 B7 五、發明説明（26 ) 1 1 0 o°c)之模式下會引起結晶矽膜固定至層表面以改 善此處之黏著性，其隨後亦會使缺陷消失。 當成底塗膜之氧化矽膜和結晶矽膜在熱膨脹係數上互 相相差小於1 0之因數。因此，在非晶矽膜轉換成結晶矽 膜後（見圖2 1 A )，於冷卻時，非常強的應力會加在結 晶矽膜上。 其將參考圖2 2A — 2 2 C而說明如下。圖2 2 A爲 在結晶步驟後，結晶矽膜受到加熱之歷史。首先，已在溫 度t i結晶之·結晶矽膜在冷卻期間（a )冷卻至室溫。 圖2 2 B爲在冷卻期間（a )之中段之結晶矽膜。參 考數字10 5 0和1 0 5.1分別表示一石英基底和一結晶 矽膜。在此階段，介於結晶矽膜1 0 5 1和在介面 1 0 5 2上之石英基底1 〇 5 0間之黏著並未太高，結果 是會發生許多晶粒內缺陷。 亦即，由於熱膨脹係數之差異而產生有應力之結晶矽 膜10 5 1非常易於在石英基底1 0 5 0上移動，且例如 堆疊錯誤和錯置等缺陷1 0 5 3會由例如張力應力之力而 輕易的產生。 . 以上述方式獲得之結晶矽膜之狀態如圖2 1 A所示。 而後，在溫度1 2上執行觸媒元素收集步驟，如圖2 2\所 示，藉此，在結晶矽膜中之缺陷因上述之理由而消失。 在此步驟中，重要的是在觸媒元素收集步驟中，結晶 矽膜固定至石英基底1 0 5 0以改善和其之黏著性。亦即 ，收集步驟亦作用當成固定結晶矽膜至石英基底1 0 5 0 本紙張尺度通用中國國家標準（CNS ) A4規格（2丨0X297公釐） (誚先閲讀背面之注意事項再填寫本頁) -* A7 B7 五、發明説明（27) (底層構件）之步驟。 (讀先閱讀背面之注意事項再填寫本頁) 在完成收集和固定步驟後，秸晶矽膜在冷卻期間（b )冷卻至室溫。和在結晶步驟後之冷卻期間（a )之例相 反的，在冷卻步驟（b)中，介於石英基底1 〇 5 0和退 火結晶矽膜1 0 5 4間之介面1 0 5 5在一非常高黏著性 之狀態（見圖2 2 C )。 當黏著性相當高時，結晶矽膜1 0 5 4完全的固定至 石英基底1050，且因此，在冷卻期間（b)中施加在 結晶矽膜1 0 5 4上之應力不會引起缺陷。亦即，可防止 缺陷再度聚集。 雖然圖2 2 A顯示在結晶步驟後，溫度降低至室溫之 處理，但是，收集和固定步驟亦可藉由在完成結晶步驟後 立即的增加溫度而執行。此種處理亦可產生本發明之結晶 矽膜。 -1. 以上述方式（見圖21B)獲得之本發明之結晶矽膜 具.有之特徵爲在晶粒中之缺陷數目遠小於受到結晶步驟（ 圖2 1 A )之結晶矽膜中之缺陷數目。 在電子自旋共振（E SR)分析中，在缺陷數目上之 差異表現成在自旋密度上之差異。於此，本發明之結晶矽 膜之自旋密度爲至多5 X 1 017自旋/cm3或更低1(最 好爲3X1017自旋/cm3或更低）》但是，由於此量 測値接近現今可用之量測設備之偵測極限，因此實際上之 自旋密度更低。 具有上述晶體構造和特點之本發明之結晶矽膜稱爲連 本紙張尺度通用中國國家榇準（CNS ) A4規格（2丨0X297公釐） A7 B7 五、發明説明（28 ) 膜 N)/ S G C /IV 矽 粒 晶 續 好浐部中^"-^^災工消费合作妇印家 相關於TFT之電特性之知識 使用以上述方式形成之結晶矽膜當成其主動層而製造 之T F T展現了如圖4所示之電特性》圖4爲η通道 TFT之I d-Vg曲線（I d-Vg特性），其中水平 軸表示閘電壓V g和垂直軸表示汲極電流I d之對數。可 使用已上市之儀器（如由Hp公司所產製之4 1 4 5 B) 來量測電特性。 .. 在圖4中，參考數字4 0 1和4 0 2分別表示使用以 上述方法形成之主動層之T F T和習知之T F T之電特性 。習知TFT爲在第一實施例中之閘絕緣膜形成後，未受 到熱處理（收集處理）之TFT。 介於兩電晶體特性間之比較顯示，即使在相同的閘電 壓下，特性4 0 1之啓動電流爲特性40 2之啓動電流之 雨至四倍大。啓動電流亦即當T F T在啓動狀態時所流動 之汲極電流（在圖4中，閘電壓約在0至5 V之範圍中） 〇 t 特性4 0 1之次臨界特性亦優於特性4 0 2之次臨界 特性。次臨界特性爲表示T F T之開關操作之快速之¥數 ，且當T F T切換至啓動或關閉狀態時，其最好如同I d 一Vg曲線般快速的上升或下降。 依照本發明所產製之T F T之典型電特性如下： (1)對於每個η型丁FT之p和TFT而言，指示 ---------PI — {諳先閲讀背面之注意事項再填寫本頁) -訂 •r 本尺度適用中國國家標车（CMS ) A4規格（210X297公釐） Γ]~~ 五、發明説明（29) {誚先閲讀背面之注意事項再填寫本頁) T F T之開關效能（在啓動和關閉操作間切換之快速性） 之參數之次臨界係數如同6 0 — 1 0 OmV/十進位（典 型的爲6 0 - 8 5mV/十進位）的小。此資料値約等於 使用單晶矽之絕緣閘場效電晶芦（I G F E T )之値。 (2 )指示T F T之操作速度之參數之場效移動率（ 仁FE)爲200-650cm2/Vs (η型TFT;典 型的爲 250 — 300em2/Vs)或 100-300cm2/Vs (p型TFT;型的^150-200 c m 2 / V s .)。 (3 )表示T F T之驅動電壓之參數之臨界電壓（ Vth)爲一 〇 . 5 至 1 . 5V (η 型 TFT)或一1 . 5 至0 . 5 V ( p型T F T )。此意即，T F T可以小供應 電壓驅動，且因此可降低電源耗損。 如上所述，依照本發明所製造之T F T具有非常優越 的開關特性和高速操作特性。 由本發明之T F T所構成之電路之特性 以下說明使用依照本發明所製造之T F T而由本發明 人所建構之環形振盪器之頻率特性。環形振盪器爲一電路 ，其中具有MO S構造之奇數級反向器電路以環狀方k互 相連接，並使用以決定每一級反向器電路之延遲時間。所 使用之環形振盪器具有下列構造： 級數：九級 TF丁之閘絕緣膜之厚度：30nm和50nm 本紙張尺度迪用中國國家標準（CNS ) A4規格（210X297公釐)~~ ~ A7 一_ ___ _______B7_ 五、發明説明（30) '~ T F T之閘長度：0 . 6 # m (請先閲讀背面之注意事項再填寫本頁) 圖5爲實驗結果，其中環形振盪器之振盪頻率以頻譜 分析儀在供應電壓爲5 V時量測。在圖5中，水平軸表示 電源供應電壓V。。和垂直軸表示振盪頻率f〇s。。由圖5 可知，當使用具有3 Onm厚之閘絕緣膜時，可達成高於 1GHz之振盪頻率。 圖6爲當獲得1.04GHz之振盪頻率時，頻譜分 析儀之輸出頻譜。水平軸表示頻率（1 一 1 . lGMHz )和垂直軸表示在對數刻劃上之電壓（輸出振幅）。由圖 6可知，輸出頻譜在約1 ..04GHz上具有尖峰》輸出 頻譜之尾巴乃是由於儀器之解晰度，且不會影響實驗結果 〇 移位暫存器，其爲LS I電路中之一 TEG，實際產 生且其操作頻率受到檢査。藉由移位暫存器電路，其中閘 絕緣膜之厚度爲3 0 nm，閘長度爲0 . 6 //m，電源電 壓爲5V，和級數爲50時，可獲得100MHz操作頻 率之輸出脈衝。 好浐部中呔i?·^·而h-T"·於合作拉卬繁 上述移位暫存器和環形振盪器之資料表示本發明之 TFT之效能等於或甚至超越使用單晶矽之I G F ET之 效能》 ' 下述之資料證明了上述之評估。圖7爲一資料圖’其 中水平軸表示電源電壓VdD和垂直軸表示每級之反向器之 F / 0 (扇出比例）=1之延遲時間（由Kenji Maeguchi等 人於1 9 9 5年之科學論諠所發表之’邏輯L S I技術之 本紙張尺度適用中國國家標準（CNS)A4规格（2丨0X297公釐） -33- A7 B7 五、發明説明（31) 革命'，第108頁）。 在圖7中之各種曲線（以破折線表示）表示以各種設 計規則，以使用單晶矽之I G F E T而得之資料，並指示 所謂的刻劃規則。 圖7所示之實線曲線乃是當藉由使用上述環形振盪器 而得之反向器之電源電壓和延遲時間間之關係應用至圖7 而得。需注意的是，使用TFT所產生之反向器之效能， 其中通道長度爲0 . 6 //m且閘絕緣膜之厚度t。*爲30 nm，乃優於使用I GFET所產生之反向器之效能，其 中通道長度爲0 . 5 ，且閘絕緣膜之厚度t爲1 1 n m ° 上述淸楚的顯示依照本發明之T F T之效能優於 T G F Ε Τ。例如，即使本發明之T F Τ之閘絕緣膜製成 比I G F Ε Τ厚三倍以上，前者之效能等效或甚至優於後 者之效能。亦即，和具有等效特性之I GF ΕΤ比較，本 發明之TFT具有較高的崩潰電壓。 再者，依照刻劃規則，藉由使本發明之T F T小型化 ，可完成更優越之效能。例如，根據刻劃規則·，依照 0 . 2 規則所生產之環形振盪器可達成9 GH z之操 作頻率（由於操作頻率f和通道長度L之平方成反比）、 如上所述，可確定的是，本發明之TFT具有優越之 特性，且爲全新的TFT，其允許使用該TFT之半導體 電路可執行1 0 GH z或更大之高速操作。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ** (誚先閱讀背面之注意事項再硪艿本頁)
經浐部中呔«.準趵刃^消费合作<1印^ A7 B7 五、發明説明（32) 第二實施例 雖然第一實施例係針對使用矽膜當成半導體膜之例做 說明’亦可使用含1—10%之鍺之矽膜，其中 S ixGei-χ 表 $(〇<χ<ι ;最好爲 〇 . 9Sx 客 0,99)。 « 藉由使用此種也合物半導體膜，當製造η型或p型 TFT時，臨界電壓可製成相當小。再者，可增加場效移 動率。 第三實施例 在第一實施例中，沒有雜質故意加至主動層，且因此 通道形成區域爲本徵型或實質本徵型。所謂的實質本徵型 意即滿足下列之一狀況：（1 )矽膜之致動能量約爲1 / 2之帶間隙（亦即，Fe rm i位準約位在禁止帶之中央 )，（2)雜質濃度低於自旋密度，和（3)無故意添加 之雜質。 但是，可使用已知的通道摻雜技術以產生依照本發明 之T F T。通道摻雜技術爲添加雜質至至少一通道形成區 域以控制臨界電壓之技術。 在本發明中，由於臨界電壓原始時非常小，雜質%以 非常低的濃度添加。由於臨界電壓可受到控制而不會降低 載子移動率，所添加之雜質濃度相當低之事實是較佳的.。 第四實施例 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --------：----0--------1T------0 {誚先閲讀背面之注意事項再填寫本頁) •35- A7 B7 五、發明説明（33) 此實施例係針對除了鹵素元素外（第一實施例）獲得 磷元素之收集效果之例。以下參考圖1 〇 A_ 1 〇 E說明 此實施例。 首先，以第一實施例之鹵素元素之收集方法之步驟受 到執行以獲得圖8 C之狀態。而後，形成由钽或具有組當 成主要成份之材料製成之閘電極1 1。 而後，藉由陽極化閘電極1 1之表面而形成陽極氧化 膜12 (見圖10A)。陽極氧化膜12當成保護膜。 而後，以乾蝕刻利用閘電極1 1當成光罩而蝕刻閘絕 緣膜8 0 8。在此狀態中，以離子植入添加磷或砷而形成 雜質區域13和14(見圖10B)。 而後，在形成厚的氮化矽膜後，以乾蝕刻執行蝕回， 以形成側壁5。而後，藉由再度添加磷或砷離子（見圖 1 0C)而形成源極區域1 6和汲極區域1 7。 磷之二次添加對於在側壁15下方之部份並無作用， 且因此這些部份變成一對低濃度雜質區域1 8，其比源極 區域1 6和汲極區域1 7含有更低濃度之磷。在閘電極 1.1下方之部份變成本徵型或實質本徵型之通道形成區域 1 9，或含有非常小量之雜質以用於臨界電壓控制。 在以上述方式獲得圖1 〇 C之狀態後’如同在第一實 施例中，在4 5 0-6 5 0 °C (典型的爲6 0 0 °C)下執 行熱處理8 — 2 4小時（典型的爲1 2小時）。 雖然此熱處理步驟欲藉由雜元~素而收集觸媒元素（在 此實施例爲鎳），同時雜質受教動’且在離子植入時所引 本紙张尺度適Λ中國國家標準（CNS ) A4坑格（210X297公釐） ---------©.-----—訂-------1.1 (誚先閱讀背面之注意事項再填寫本頁) A7 _____________^__B7 _ 五、發明説明（34 ) 起之主動層之破壞亦受到修護。 {誚先閲讀背面之注意事項再填3S本頁) 在此步驟中，熱處理使留在通道形成區域19中之鎳 原子移動至源極和汲極區域1 6和1 7，於此它們受到收 集和不致動。以此方式，可移除留在通道形成區域1 9之 鎳原子。 由於源極和汲極區域16和17如果導電時當成電極 ，在這些區域中，鎳之存在與否不會影響電特性。此即爲 何源極和汲極區域1 6和1 7可使用當成收集側。 在以上述方式獲得圖1 0D之狀態後，形成中間層絕 緣膜2 0，源極電極2 1，和汲極電極2 2，以完成薄膜 電晶體，如圖1 Ο E所示。 雖然在此實施例中，閘電極以鉅製成，但是其亦可爲 導電結晶矽膜。再者，形成低濃度雜質區域之方法亦不限 於此實施例。 此實施例之最重要特徵爲留在通道形成區域中之觸媒 元素原子受移動至源極和汲極區域，且收集於此。藉由注 意磷或砷之金屬元素收集效果，即可達成上述之特徵。 此實施例係針對η型TF T之例。在p型T F· T之例 中，由於只以硼元素無法獲得收集效果，因此必需添加磷 和硼元素至源極和汲極區域。 第五實施例 此實施例係針對本發明應用至具有和第一實施例不同 構造之薄膜電晶體之例中。以下參考圖1 1 A — 1 1 Ε說 本紙張尺度適用中國國家標準（CNS )八4規格（210X29*7公釐） -37- A7 B7 五、發明説明（35 ) 明此實施例。 首先，閘電極32形成在石英基底31上。閘電極 3 2必需是由钽，矽等製成之高熱阻電極，因此它可承受 後續的熱氧化步驟。 而後，形成閘絕緣膜3 3以覆蓋閘電極3 2，且將變 成主動層之5 0 nm厚之非晶矽膜3 4形成在其上。而後 ，而後，以和第一實施例相同的方式形成具有開口之光罩 絕緣膜35後，形成一含鎳層3 6 (見圖11A)。 在已獲得圖1 1 A之狀態後，執行用於結晶之熱處理 以獲得側向成長區域之結晶矽膜3 7 (見圖1 1 B )。 而後，在光罩絕緣膜3 5移除後，在含鹵素元素之第 體下執行熱處理。此熱處理之條件可和第一實施例相同》 在此步驟中，可收集鎳原子，亦即，鎳原子由結晶矽膜 3 7移入大氣中（見圖1 1 C )。 在完成收集處理後，只由側向成長區域構成之主動層 3 8藉由定圖樣形成，且當成通道阻止器3 9之氮化矽膜 形成在其上（見圖11D)。 輕Μ部中头^4,·*?ρ-7消资合竹社印繁 (請先閲讀背面之注意事項再填寫本頁) 在已獲得圖1 1 D之狀態後，形成具有η型導電性之 結晶矽膜，而後定圖樣成爲源極區域4 0和汲極區域4 1 。再者，形成源極電極42和汲極電極43。 ~ 最後，整個裝置受到在氫氣中之熱處理以完成反向斜 置構造TFT，如圖1 1Ε所示。此實施例之構造爲反向 斜置構造T F T之不同構造之一，且本發明並不限於此實 施例之構造。再者，本發明亦可應用至其它的底閛T F τ 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐）~ A7 _______B7 五、發明説明（ 36) 第六實施例 此實施例係關於藉由形成本發明之T F T在具有絕緣 表面之基底上，而以單石方式構造圖素矩陣電路和週邊電 路之例。以下參考圖1 2A — 1 2D至圖1 4A-1 4C 說明本實施例。在此實施例中，形成CMO S電路，而該 CMO S電路爲例如驅動電路或邏輯電路之週邊電路（基 本電路）之例。 ‘ 首先，在石英基底5 1上形成7 5 nm厚之非晶矽膜 5 2和光罩絕緣膜5 3，並以自旋塗覆形成含鎳層5 4 ( 見圖12A) »這些步驟和第一實施例相同。 而後，在4 5 0 °C下執行氫氣移除約1小時後，在氮 氣中執行5 9 0 °C之熱處理8小時以獲得結晶區域5 5 — 58，亦即，加鎳區域55和56和側向成長區域57和 5 8 (見圖 1 2 B )。 在完成用於結晶之熱處理後，移除光罩絕緣膜5 3和 執行定圖樣以只由側向成長區域5 7和5 8形成島形半導 體層（主動層）5 9- 61(見圖12C)。 參考數字59—61分別表示構成CMOS電路之η 型TF Τ之主動層，構成CMO S電路之ρ型T FT之主 動層，和構成圖素矩陣電路之η型TFT (圖素TFT) 之主動層。 在主動層59 — 6 1形成後，含矽之絕緣膜之閘絕緣 ----------ο------1T------OI (誚先閱讀背面之注意事項再蛾寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -39- 好矛-部中头；^i?->CJh.t消资合作社印54 A7 ______B7 __ 五、發明説明（ 37) 膜6 2形成在其上。而後，在和第一實施例相同的條件下 執行觸媒元素收集處理（見圖1 2D)。 而後，形成具有鋁當成主要成份之金屬膜（未顯示） ，並定圖樣成閘電極啓始構件6 3 - 6 5 (見圖1 3 A ) 。在此實施例中，可形成含2%之钪之鋁膜。 而後，以和第一實施例相同之方式，藉由日本專利第 7 - 1 3 5 3 1 8號案所揭示之技術，形成多孔陽極氧化 膜66 — 68，無孔陽極氧化膜69-71，和閘電極 72-74(見圖13B)。 在得到圖1 3 B之狀態後，藉由使用閘電極7 2 -7 4和多孔陽極氧化膜6 6 - 6 8當成光罩而蝕刻閘絕緣 膜6 2。而後移除多孔陽極氧化膜6 6 — 6 8以獲得圖 1 3 C之狀態。在圖1 3 C中，參考數字7 5 - 7 7表示 在處理後之閘絕緣膜。 而後，以和第一實施例相同的方式，以兩步驟加入授 予η型導電性之雜質離子。以在高加速電壓下執行之第一 雜質加入而形成η -區域，和以在低加速電壓下執行之第二 雜質加入而形成η+區域。 · 由上述步驟之執行結果，可形成源極區域7 8，汲極 區域79，低濃度雜質區域80，和構成CMOS之;η型 TFT之通道形成區域8 1。再者，可界定源極區域8 2 ，汲極區域83，低濃度雜質區域84，和圖素TFT之 η型TFT之通道形成區域8 5 (見圖1 3D)。 在圖1 3D之狀態中，構成CMOS電路之ρ型 ---------im______丁 {誚先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -40- A7 B7 五、發明説明（38) T F T之主動層和η型T F T之主動層具有相同的構造。 而後，在形成阻止光罩86以覆蓋η型TFT後，添 加可授予P型導電率之雜質離子（在此實施例中爲硼離子 )« 此步驟如同在上述雜質添加步驟中以兩步驟執行。但 • . 是，由於從η型至p型之導電型式反向之必要性，在上述 之雜質添加步驟中，所添加之Β (硼）離子之濃度比Ρ ( 磷）離子之濃度高數倍。 藉此可形成源極區域8 7，汲極區域8 8，低濃度雜 質區域8 9，和構成CMOS之ρ型TFT之通道形成區 域9 0 (見圖1 4 A )。 在以上述方式完成主動層後，雜質離子以爐退火，雷 射退火，和燈退火等之結合而致動。同時，亦可修護在雜 質添加步驟中所引起之主動層之破壞》 而後，形成氧化矽膜和氮化矽膜之多層膜當成中間層 絕緣膜91 »在形成接觸孔後，可形成源極電極9 2 — M浐部中戎«.準>CJd消贽At作社印紫 {誚先閲讀背面之注意事項再填寫本頁) 9 4和汲極電極9 5和9 6。藉此可獲得1 4 B所示之狀 態。 · 在此實施例中，圖素TFT之汲極電極9 6將使用當 成輔助電容之底部電極。因此，汲極電極9 6需構造成適 於此目的之形狀。 而後，形成10-50nm厚之氮化矽膜97，且形 成1 0 0 nm厚之用於形成輔助電容之電容電極9 8在其 上。在此實施例中，使用钽膜當成電容電極9 8，且輔助 本紙張尺度適用中國國家標準（CNS ) A4说格（210X297公釐） -41 - A7 B7 五、發明説明（39) 電容形成在電容電極9 8和汲極電極9 6之間。 氮化矽膜9 7由於具有相當大的導磁係數，因此適於 使用當成介電膜。除了钽膜外，亦可使用鋁膜，鉻膜等當 成電容電極9 8 〇 由於此實施例係針對產生反射型液晶顯示裝置之主動 矩陣基底（TF T側基底）之例，相對於透射型裝置之例 而言，稍後形成在圖素電極下方之部份可自由的使用（無 需考慮孔徑比）。此即爲何可形成上述輔助電容之理由。 而後，當成第二中間層絕緣膜9 9之有機樹脂膜形成 0 . 5至3 Mm之厚度。一導電膜形成在中間層絕緣膜 9 9上，而後定圖樣成僵素電極1 0 0。由於此實施例係 針對反射型裝置，構成圖素電極1 0 0之導電膜乃甲具有 鋁當成主要成份之材料製成，以提供圖素電極1 0 0 —反 射膜之功能。 而後，整個基底在氫氣中在3 5 0 °C下加熱1 一 2小 時以氫化整個裝置，藉此可補償在膜中（特別在主動層中 )之懸垂鍵結。由於上述步騾之結果，CMO S電路和圖 素矩陣電路產生在相同基底上。 · 第七實施例 此實施例係關於使用和第六實施例不同T F T構造之 例。首先，圖1 5 A顯示使用側壁以形成低濃度雜質區域 之例。 在此例中，在圖1 3 A之狀態中形成無孔陽極氧化膜 {誚先閲讀背面之注意事項再填"本頁)
本紙張尺度通用中國國家標準（CNS ) A4規格（210X297公釐） -42- A7 B7 五、發明説明（40) ，且藉由使用閘電極和它們的陽極氧化膜當成一光罩而蝕 刻閘絕緣膜。在此例中，添加雜質以形成區域。 而後，在圖1 5 A之構造中，使用已知之矽化技術形 成金屬砂化物膜1004 — 1006。可受到矽化之金屬 之例如鈦，耝，鎢和鉬。 另一方面，圖1 5 B之構造具有之特徵爲閘電極 1 0 0 7 - 1 0 0 9爲提供一導電型式之結晶矽膜。雖然 I通常它們提供η型導電性，但是亦可形成雙閘T F T，其 中η型TFT和p型TF T提供不同的導電型式。 矽化構造亦使用於圖15B之構造中。在此例中，金 屬矽化物膜1010-1012亦形成在相關的閘電極 1 0 0 7 - 1 0 0 9 上》 此實施例之構造亦設計成可適當的提供具有高操作速 度之T F T。特別的，矽化構造可非常有效的達成高達數 G Η z之操作頻率。 第八實施例 此實施例係關於輔助電容具有和第六實施例不同構造 之例。 首先，在圖1 6 Α之例中，形成主動層之汲極區域’: 1 0 2 0以使其比必需之面積寬’且一部份之汲極區域 1 0 2 0使用當成輔助電容之底部電極。在此例中，閘絕 緣膜1 0 2 1存在於汲極區域1〇 2 0上，且電容電極 1 0 2 2形成在其上。電容電極1 〇 2 2由和閘電極相同 43 --------Ja— (誚先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率（CMS > A4規格（210X297公釐） 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） A7 B7 五、發明説明（41) 的材料製成。 使用以形成輔助電容之汲極區域1 0 2 0之部份可藉 由事先將雜質加入該部份中而使其導電。替代的，亦可使 用當固定電壓應用至電容電極時形成之反向層。 由於反射型液晶顯示裝置形成在圖1 6 A之例中，藉 由完全的使用在圖素電極背側上之部份，可形成輔助電容 線，如此可確保獲得較矢的電容。雖然圖1 6 A之構造亦 可應用至透射型液晶顯示裝置，在此例中，需注意的是， 如果由輔助電容所佔據之面積太大時，孔徑比會降低。 另一方面，圖1 6 B爲形成透射型液晶顯示裝置之例 。在圖1 6 B之構造中，汲極電極1 0 2 3使用當成輔助 電容之底部電極，且氮化矽膜10 2 4和黑光罩1 0 2 5 形成在其上。輔助電容形成在汲極電極1 0 2 3和黑光罩 1 0 2 5 間。 如上所述，圖1 6 B之構造具有黑光罩1 0 2 5亦當 成輔助電容之頂部電極之特性。 由於此傳輸型裝置，圖素電極1 0 2 5爲透明導電膜 (例如，I T 0膜）》 . 在圖1 6 B之構造中，藉由形成傾向於佔據大面積之 輔助電容線在T F T上可增加孔徑比。再者，由於具^較 大相關導磁率之氮化矽膜可使用成如2 5 nm的薄，因此 可在非常小的面積上獲得非常大的電容。 第九實施例 -44- ____.____—H ! (誚先閲讀背面之注意事項再填寫本頁) 訂 經Μ部中呔"-^^h T,消贽合竹牡卬" A7 B7 五、發明説明（42) 此實施例係針對使用本發明構成之液晶板之例。圖 1 7爲主動矩陣液晶板之簡化截面圖。CM〇 S電路形成 在欲構成驅動電路或邏輯電路之區域，和圖素T F T形成 在欲構成涵素矩陣電路之區域。 由於CMOS電路和圖素矩陣電路（TFT構造）之 構造已於第六至第八實施例中說明，在此實施例中只說明 必要點。 首先，藉由第八實施例之製造步驟而獲得圖14C之 狀態。將實施本發明之第三者可依需要的達成例如使用多 閘圖素TFT之修改。 而後，形成定向膜10 3 0當成在主動矩陣基底側上 之必要準備。 而後，準備一相對基底，其由玻璃基底1 0 3 1，透 明導電膜1 0 3 2，和定向膜1 〇 3 3所構成。當必要時 ，黑光罩或濾色器可形成在相對基底側上。於此實施例中 省略對其之說明。 如此所準備之主動矩陣基底和相對基底以已知之細胞 組裝步驟而互相結合。液晶材料1 〇 3 4密封至介於兩基 底間之空間，以完成液晶板，如圖1 7所示。 依照液晶操作模式（E C B模式，主客模式等），液 晶材料1 0 3 4之種類型自由的選擇。 圖1 8以簡化方式顯示如圖1 4 C所示之主動矩陣基 底之外觀。在圖1 8中，參考數字1 〇 4 0表示一石英基 底：1041爲圖素矩陣電路；1 04 2爲源極驅動電路 本紙張尺度適用中國國家標準{ CNS ) A4祝格（210X297公釐） (誚先閲讀背面之注意事項再填寫本頁) 訂 45- 妗浐部中呔榀準^;·-^.τ/νίφ;合作；印掣 A7 B7_ 五、發明説明（43) ;1043爲閘極驅動電路：和1044爲邏輯電路。 雖然廣義的邏輯電路1044包括各種構成TFT之 邏輯電路，但是，在此實施例中，其與習知所謂的圖素矩 陣電路和驅動電路有所區別，且其爲其它的訊號處理電路 (記憶體，D/A轉換器，脈衝產生器等）。 當成外部終端之F P C (彈性印刷電路）終端接附至 所產生之液晶板。一般所謂的液晶模組爲F P C端所接附 之液晶板。 • . * 第十實施例 除了上述第九實施例所說明之液晶顯示裝置外，依照 本發明亦可構造其它的電光學裝置，如主動矩陣EL(電 照明）顯示裝置和EC (電彩色）顯示裝置。 第十一實施例 在此實施例中，參考圖1 9 A_1 9 F說明使用依照 本發明之電光學裝置之電子裝置（應用產品）。使用本發 明之應用產品之例爲視頻攝像機，靜止攝像機，投影器， 頭安裝式顯示器，車輛導航系統，個人電腦，和手提資訊 終端（行動電話或移動電腦等）。 ' 圖19A爲一行動電話，其由主體2001，聲音輸 出部份2002，聲音輸入部份2003，顯示裝置 2 0 0 4，操控開關2 0 0 5，和天線2 0 0 6所構成。 本發明可應用至顯示裝置2 0 0 4。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐)· ------------,0! (锌先鬩讀背面之注意事¾再域朽本頁) 、1Τ M-M 部中ί);ι?.4'·^·-=:-τίΑ·处合作=ti印-¾ A7 ___ B7 五、發明説明（44) . 圖19B爲一視頻攝像機，其由主體2101，顯示 裝置2102，聲音輸入部份2103，操控開關 210 4，電祂2105，和影像接收部份2106所構 成。本發明可應用至顯示裝置2 1 02。 圖1 9 C爲一移動電腦，其由主體2 2 0 1 ，相機部 份220 2.，影像接收部份2203，操控開關2 204 ’和顯示裝置2 2 0 5所構成。本發明可應用至顯示裝置 2 2 0 5。 圖19D爲一頭安裝式顯示器，其由主體2 301 , 顯示裝置2 3 0 2，和一帶部份2 3 0 3所構成。本發明 可應用至顯示裝置2 3 0 2。 圖19E爲一背面投影器，其由主體2401，光源 24 0 2，顯示裝置2403 ,極化光束分裂器2404 ，反射器2 4 0 5和2 4 0 6，和螢幕2 4 0 7所構成》 本發明可應用至顯示裝置2403。 圖19F爲一正面投影器，其由主體2501 ，光源 2 5 02，顯示裝置25 03，光學系統2504，和螢 幕2 5 0 5所構成。本發明可應用至顯示裝置2 5 ·0 3。 如上所述，本發明具有極寬廣的應用範圍，且可應用 至每個領域之顯示媒介。再者，由於本發明之T F T亦可 使用以構造例如I C和L S I之半導體電路，本發明可應 用至任何需要此種半導體電路之產品中。 本發明可形成晶性實質的和單晶半導體之晶性相等之 半導體薄膜，且藉由使用此種半導體薄膜可達成展現和形 (锖先閱讀背面之注意事項再域'本頁) 訂 -Γ 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐) • 47 A7 B7 五、發明説明（45) 成在單晶上之I GFET (MOS.FET)之效能相等或 更高效能之T F T。 半導體電路和使用上述之丁 F T而形成之電光學裝置 ，和安裝此半導體電路或電光學裝置之，電子裝置具有極高 的效能，且爲在功能上’攜帶性上，和可靠度上皆相當優 越之產品。 --：---------- (誚先閲讀背面之注意事項再填η本頁) 訂 經"部中戎^4,'^,,^3消货合作/5.印絮 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -48

Claims (1)

  1. A8 B8 C8 D8 六、申請專利範園 1 ·—種半導體薄膜，其爲多數桿形或平桿形晶體之 集合體，其中： 表面定向約爲{ 1 1 0 }定向；和 幾乎所有晶格在任何晶體邊界上皆具有連繪性》 2 ·如申請專利範圍第1項之半導體薄膜，其中該半 導體薄膜之電子束繞射圖樣由於{11〇}定向而具有特 別的規則性。 3 ,如申請專利範圍第1項之半導體薄膜，其中任何 桿形或平桿形晶體乃由以約等於{110}平面之頭表面 約在<111>軸方向進行之晶體成長而形成。 4 .如申請專利範圍第1項之半導體薄膜，其中桿形 或平桿形晶體安排成以特別方向互相平行》 5.如申請專利範圍第1項之半導體薄膜，其中在半 導體薄膜中之C，N，0，和S之濃度小於5 x 1 〇18原 子 / c m 3。 6 .如申請專利範圍第1項之半導體薄膜，其中半導 體薄膜含有選自由N i..，Co,，F e ，Pd，P t ，C_u 經濟部中央揉隼局貝工消費合作社印装 f.:- ----------- (请先Μ婧背面之注意事項再填寫本頁) V ，Au，和G e組成之群之一或多個元素。 . 7 .如申請專利範圍第1項之半導體薄膜，其中半導 體薄膜以具有矽當成主要成份之化合物或矽製成。 8 .—種半導體薄膜，其爲多數桿形或平桿形晶體之 集合體’其中： 表面定向約爲{ 1 1 0 }定向；和 幾乎所有受偵測以橫向在不同晶體顆粒之入何顆粒邊 本紙尺度適用中國國家揉举（CNS ) A4規格（2丨0X297公羡） 49- B8 C8 D8 六、申請專利範圍 界之晶格條紋筆直延伸和連續。 9 .如申請專利範圍第8項之半導體薄膜，其中該半 導體薄膜之電子束繞射圖樣由於{11〇}定向而具有特 別的規則性。 ' 1 〇 .如申請專利範圍第8項之半導體薄膜，其中任 何桿形或平桿形晶體乃由以約等於{11〇}平面之頭表 面約在< 1 1 1 >軸方向進行之晶體成長而形成^ 1 1 .如申請專利範圍第8項之半導體薄膜，其中桿 形或平桿形晶體安排成以特'別方向互相平行。 1 2 .如申請專利範圍第8項之半導體薄膜，其中在 半導體薄膜中之C，Ν，0，和S之濃度小於5 X 1 018 原子/ c m 3。 1 3 .如申請專利範圍第8項之半導體薄膜，其中半 導體薄膜含有選自由Ni ，Co，Fe，Pd，Pt， Cu，Au，和Ge組成之群之一或多個元素。 1 4 .如申請專利範圍第8項之半導體薄膜，其中半 導體薄膜以具有矽當成主要成份之化合物或矽製成。 經务部中央揉準局貝工消費合作社印*. (請先閔讀背面之注意寧項再填寫本頁) 1 5 · —種半導體薄膜，其爲多數桿形或平桿形晶體 之集合體，其中： { 1 1 0 }定向比例爲0 . 9或更大；和 幾乎所有晶格在任何晶體邊界上皆具有連續性。 1 6 .如申請專利範圍第1 5項之半導體薄膜’其中 該半導體薄膜之電子束繞射圖樣由於{11〇}定向而具 有特刿的規則性。 私紙張尺度逋用中國國家揉準（CNS ) A4規格（210X297公釐)~~ - 經濟部中央標準局貝工消費合作社印装 A8 B8 C8 D8 六、申請專利範圍 1 7 ·如申請專利範圍第1 5項之半導體薄膜，其中 任何桿形或平桿形晶體乃由以約等於{110}平面之頭 表面約在<1 1 1>軸方向進行之晶體成長而形成。 1 8 '如申請專利範圍第1 5項之半導體薄膜，其中 桿形或平桿形晶體安排成以特別方向互相平行。 1 9 .如申請專利範圍第1 5項之半導體薄膜，其中 在半導體薄膜中之C，N，0，和S之濃度小於5 X 1 0 1 8 原子/ c m 3。 2 0 .如申請專利範圍第1 5項之半導體薄膜，其中 半導體薄膜含有選自由Ni ，Co，Fe ，Pd，Pt ， Cu，Au，和Ge組成之群之一或多個元素。 2 1 .如申請專利範圍第1 5項之半導體薄膜，其中 半導體薄膜以具有矽當成主要成份之化合物或砂製成。 2 2 · —種半導體薄膜，其爲多數桿形或平桿形晶體 之集合體，其中： { 1 1 0 }定向比例爲0 . 9或更大；和 幾乎所有受偵測以橫向在不同晶體顆粒之任何顆粒邊 界之晶格條紋筆直延伸和連續。 · 2 3 .如申請專利範圍第2 2項之半導體薄膜，其中 該半導體薄膜之電子束繞射圖樣由於{11〇}定向而具 有特別的規則性》 ' 2 4 .如申請專利範圍第2 2項之半導體薄膜，其中 任何桿形或平桿形晶體乃由以約等於{111丨平面之頭 表面約在<111>軸方向進行之晶體成長而形成。 (請先閱讀背面之注意事項再填寫本頁) 訂— 衣紙張尺度適用中國國家標準（CNS > A4说格（210X297公釐） -51 - A7 B7 五、發明説明（） 2 5 .如申請專利範圍第2 2項之半導體薄膜，其中 桿形或平桿形晶體安排成以特別方向互相平行。 2 6 .如申請專利範圍第2 2項之半導體薄膜，其中 在半導體薄膜中之C，N，0，和S之濃度小於5 X 1〇18 原子/ cm3。 2 7 .如申請專利範圍第2 2項之半導體薄膜，其中 半導體薄膜含有選自由Ni ，Co，Fe，Pd，Pt， C u ’ A u，和G e組成之群之一或多個元率。 28 .如申請專利範圍第22項之半導體薄膜，其中 半導體薄膜以具有矽當成主要成份之化合物或矽製成。 2 9 .—種絕緣閘半導體裝置，其中至少一通道形成 區域由一半導體薄膜所構成，該半導體薄膜爲多數桿形或 平桿形晶體之集合體，其中： 半導體薄膜之表面定向約爲{11〇}定向；和 幾乎所有半導體薄膜之晶格在任何晶體邊界上皆具有 連續性。 好浐部中央"'4,·:工消货合作拉印" (誚先閱讀背面之注意事項再填寫本頁) 3 0 .如申請專利範圍第2 9項之半導體裝置，其中 該半導體薄膜之電子束繞射圖樣由於{110}定向商具 有特別的規則性。 3 1 .如申請專利範圍第2 9項之半導體裝 >置，其中 任何桿形或平桿形晶體乃由以約等於{111}平面之頭 表面約在<111>軸方向進行之晶體成長而形成。 3 2 .如申請專利範圍第2 9項之半導體裝置，其中 桿形或平桿形晶體安排成以特別方向互相平行。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 52
    六、申請專利範圍 3 3.如申請專利範圍第2 9項之半導體裝置，其中 在半導體薄膜中之C，N，0，和S之濃度小於5 x 1〇18 原子/cm3。 3 4 .如申請專利範圍第2 9項之半導體裝置，其中 半導體薄膜含有選自由Ni ，Co，Fe，Pd，Pt ， Cu ’ Au，和Ge組成之群之一或多個元素。 3 5 ·如申請專利範圍第2 9項之半導體裝置，其中 半導體薄膜以具有矽當成主要成份之化合物或矽製成。 3 6 . —種絕緣閘半導體裝置，其中至少一通道形成 區域由一半導體薄膜所構成，該半導體薄膜爲多數桿形或 平桿形晶體之集合體，其中： 半導體薄膜之表面定向約爲{ 1 1 〇 }定向；和 幾乎所有受偵測以橫向在不同晶體顆粒之任何顆粒邊 界之半導體薄膜之晶格條紋筆直延伸和連續。 3 7 . —種絕緣閘半導體裝置，其中至少一通道形成 區域由一半導體薄膜所構成，該半導體薄膜爲多數桿形或 平桿形晶體之集合體，其中： . 經濟部中央揉準局負工消費合作社印装 半導體薄膜之{ 1 1 0 }定向比例爲0 . 9或更大： 和 幾乎所有半導體薄膜之晶格在任何晶體邊界上皆具連 續性。 3 8 .——種絕緣閘半導體裝置，其中至少一通道形成 區域由一半導體薄膜所構成，該半導體薄膜爲多數桿形或 平桿形晶體之集合體，其中： -53- (請先閾讀背面之注意事項再填寫本頁) 表紙張尺度適用中國國家揉準^奶一从規格”^^烈了公釐）. A8 B8 C8 D8 六、申請專利範圍 半導體薄膜之{110}定向比例爲0 . 9或更大； 和 幾乎所有受偵測以橫向在不同晶體顆粒之任何顆粒邊 界之半導體薄膜之晶格條紋筆直延伸和連續。 (請先W讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印装 -54- 衣紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413805B1 (en) * 1993-03-12 2002-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device forming method
JP4056571B2 (ja) 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6335445B1 (en) * 1997-03-24 2002-01-01 Societe De Conseils De Recherches Et D'applications Scientifiques (S.C.R.A.S.) Derivatives of 2-(iminomethyl)amino-phenyl, their preparation, their use as medicaments and the pharmaceutical compositions containing them
US6133075A (en) * 1997-04-25 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP4318768B2 (ja) * 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3943245B2 (ja) * 1997-09-20 2007-07-11 株式会社半導体エネルギー研究所 半導体装置
US6686623B2 (en) * 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
US7248232B1 (en) 1998-02-25 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Information processing device
US6617648B1 (en) * 1998-02-25 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Projection TV
JP2000039628A (ja) * 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
JP4223094B2 (ja) * 1998-06-12 2009-02-12 株式会社半導体エネルギー研究所 電気光学表示装置
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100386003B1 (ko) * 1998-12-15 2003-10-17 엘지.필립스 엘시디 주식회사 반사형 액정 표시장치 및 그 제조방법_
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
TW469484B (en) * 1999-03-26 2001-12-21 Semiconductor Energy Lab A method for manufacturing an electrooptical device
US6512504B1 (en) 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
TW483287B (en) 1999-06-21 2002-04-11 Semiconductor Energy Lab EL display device, driving method thereof, and electronic equipment provided with the EL display device
US6483171B1 (en) * 1999-08-13 2002-11-19 Micron Technology, Inc. Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same
JP4495805B2 (ja) * 1999-09-29 2010-07-07 株式会社東芝 結晶性半導体薄膜とその製造方法、および薄膜トランジスタとその製造方法
US20020113268A1 (en) * 2000-02-01 2002-08-22 Jun Koyama Nonvolatile memory, semiconductor device and method of manufacturing the same
TWI263336B (en) * 2000-06-12 2006-10-01 Semiconductor Energy Lab Thin film transistors and semiconductor device
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2002083974A (ja) 2000-06-19 2002-03-22 Semiconductor Energy Lab Co Ltd 半導体装置
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
US6703265B2 (en) 2000-08-02 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW515104B (en) * 2000-11-06 2002-12-21 Semiconductor Energy Lab Electro-optical device and method of manufacturing the same
US7045444B2 (en) 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
JP2002231627A (ja) 2001-01-30 2002-08-16 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
JP5088993B2 (ja) 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6855584B2 (en) 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4854866B2 (ja) 2001-04-27 2012-01-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7238557B2 (en) * 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
KR100857132B1 (ko) * 2001-12-06 2008-09-05 엘지디스플레이 주식회사 액정 표시 장치 및 그의 제조 방법
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4011344B2 (ja) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003204067A (ja) * 2001-12-28 2003-07-18 Semiconductor Energy Lab Co Ltd 表示装置およびそれを用いた電子機器
US6933527B2 (en) * 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
US6841797B2 (en) 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
US7631196B2 (en) 2002-02-25 2009-12-08 Intel Corporation Method and apparatus for loading a trustable operating system
KR100979926B1 (ko) * 2002-03-05 2010-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체소자 및 그것을 사용한 반도체장치
US6847050B2 (en) * 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
US6930326B2 (en) * 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
US6559506B1 (en) * 2002-04-03 2003-05-06 General Electric Company Imaging array and methods for fabricating same
US6861338B2 (en) 2002-08-22 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method of manufacturing the same
KR100984913B1 (ko) * 2003-04-29 2010-10-04 크로스텍 캐피탈, 엘엘씨 씨모스 이미지센서의 제조방법
US7652321B2 (en) * 2004-03-08 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR101146418B1 (ko) * 2004-11-08 2012-05-17 엘지디스플레이 주식회사 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법
JP4793568B2 (ja) * 2005-07-08 2011-10-12 セイコーエプソン株式会社 アクチュエータ装置、液体噴射ヘッド及び液体噴射装置
US20070105368A1 (en) * 2005-11-07 2007-05-10 Texas Instruments Inc. Method of fabricating a microelectronic device using electron beam treatment to induce stress
US7719089B2 (en) * 2006-05-05 2010-05-18 Sony Corporation MOSFET having a channel region with enhanced flexure-induced stress
CN101689532B (zh) 2007-06-29 2013-06-12 株式会社半导体能源研究所 半导体器件及其制造方法
JP5292066B2 (ja) 2007-12-05 2013-09-18 株式会社半導体エネルギー研究所 表示装置
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR20130024769A (ko) 2011-08-30 2013-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 축전 장치
US8912057B1 (en) 2013-06-05 2014-12-16 Globalfoundries Inc. Fabrication of nickel free silicide for semiconductor contact metallization
JP1592378S (zh) * 2017-01-31 2017-12-04

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57160121A (en) 1981-03-27 1982-10-02 Semiconductor Energy Lab Co Ltd Semiamorphous semiconductor device
JPH0658966B2 (ja) 1982-05-17 1994-08-03 キヤノン株式会社 半導体素子
US4717681A (en) 1986-05-19 1988-01-05 Texas Instruments Incorporated Method of making a heterojunction bipolar transistor with SIPOS
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
JPH04318973A (ja) * 1991-04-17 1992-11-10 Seiko Epson Corp 薄膜トランジスタ及びその製造方法
US5604360A (en) 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5843225A (en) 1993-02-03 1998-12-01 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor and process for fabricating semiconductor device
JPH06296023A (ja) 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3562588B2 (ja) 1993-02-15 2004-09-08 株式会社半導体エネルギー研究所 半導体装置の製造方法
JP3662263B2 (ja) 1993-02-15 2005-06-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN1052110C (zh) 1993-02-15 2000-05-03 株式会社半导体能源研究所 制造半导体器件的方法
JP3107941B2 (ja) 1993-03-05 2000-11-13 株式会社半導体エネルギー研究所 薄膜トランジスタおよびその作製方法
CN1095204C (zh) 1993-03-12 2002-11-27 株式会社半导体能源研究所 半导体器件和晶体管
TW241377B (zh) 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
US5624851A (en) 1993-03-12 1997-04-29 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized
US5569936A (en) 1993-03-12 1996-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device employing crystallization catalyst
JP3193803B2 (ja) 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
US5501989A (en) 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
US5481121A (en) 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5818076A (en) * 1993-05-26 1998-10-06 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
KR100355938B1 (ko) 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
JP3450376B2 (ja) 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5488000A (en) 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
JP2791858B2 (ja) 1993-06-25 1998-08-27 株式会社半導体エネルギー研究所 半導体装置作製方法
TW295703B (zh) 1993-06-25 1997-01-11 Handotai Energy Kenkyusho Kk
TW369686B (en) 1993-07-27 1999-09-11 Semiconductor Energy Lab Corp Semiconductor device and process for fabricating the same
US5663077A (en) 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
US5492843A (en) 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP2975973B2 (ja) 1993-08-10 1999-11-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR950006486A (ko) * 1993-08-11 1995-03-21 장동원 매직아이스코프
JP2762215B2 (ja) 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JP2814049B2 (ja) 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (zh) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3497538B2 (ja) * 1993-10-29 2004-02-16 旭化成ケミカルズ株式会社 フィルム状アモルファスシリコン太陽電池
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
JP2759415B2 (ja) 1993-11-05 1998-05-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5612250A (en) 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
JP3562590B2 (ja) 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
US5869362A (en) 1993-12-02 1999-02-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2860869B2 (ja) 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5654203A (en) 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
KR100319332B1 (ko) 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3221473B2 (ja) 1994-02-03 2001-10-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3378078B2 (ja) 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3150840B2 (ja) 1994-03-11 2001-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3195157B2 (ja) 1994-03-28 2001-08-06 シャープ株式会社 半導体装置の製造方法およびその製造装置
JPH07315826A (ja) * 1994-05-24 1995-12-05 Canon Inc 多結晶シリコン薄膜及びその製造方法
JP3540012B2 (ja) 1994-06-07 2004-07-07 株式会社半導体エネルギー研究所 半導体装置作製方法
JPH07335906A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3067949B2 (ja) 1994-06-15 2000-07-24 シャープ株式会社 電子装置および液晶表示装置
JP3072000B2 (ja) 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW273639B (en) 1994-07-01 1996-04-01 Handotai Energy Kenkyusho Kk Method for producing semiconductor device
TW403993B (en) 1994-08-29 2000-09-01 Semiconductor Energy Lab Semiconductor circuit for electro-optical device and method of manufacturing the same
JP3442500B2 (ja) 1994-08-31 2003-09-02 株式会社半導体エネルギー研究所 半導体回路の作製方法
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4083821B2 (ja) 1994-09-15 2008-04-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5712191A (en) 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3942651B2 (ja) 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3486240B2 (ja) 1994-10-20 2004-01-13 株式会社半導体エネルギー研究所 半導体装置
JP3535241B2 (ja) 1994-11-18 2004-06-07 株式会社半導体エネルギー研究所 半導体デバイス及びその作製方法
US5756364A (en) 1994-11-29 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Laser processing method of semiconductor device using a catalyst
JP3573811B2 (ja) 1994-12-19 2004-10-06 株式会社半導体エネルギー研究所 線状レーザー光の照射方法
JP3364081B2 (ja) 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3675886B2 (ja) 1995-03-17 2005-07-27 株式会社半導体エネルギー研究所 薄膜半導体デバイスの作製方法
JP3499327B2 (ja) 1995-03-27 2004-02-23 株式会社半導体エネルギー研究所 表示装置の作製方法
TW447144B (en) 1995-03-27 2001-07-21 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same
TW319912B (zh) 1995-12-15 1997-11-11 Handotai Energy Kenkyusho Kk
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US5729045A (en) * 1996-04-02 1998-03-17 Advanced Micro Devices, Inc. Field effect transistor with higher mobility
US5827773A (en) * 1997-03-07 1998-10-27 Sharp Microelectronics Technology, Inc. Method for forming polycrystalline silicon from the crystallization of microcrystalline silicon

Also Published As

Publication number Publication date
US6307214B1 (en) 2001-10-23
KR100535164B1 (ko) 2006-03-23
KR19990006736A (ko) 1999-01-25
DE19825081A1 (de) 1998-12-10
DE19825081B4 (de) 2012-10-31

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