KR100535164B1 - 반도체박막및반도체디바이스 - Google Patents

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순페이 야마자키
준 고야마
야스시 오가타
아키하루 미야나가
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

비정질 반도체 박막이 촉매 원소를 이용하여 결정화 된 후, 촉매 원소는 할로겐 원소를 포함하는 분위기에서 열처리함으로써 제거된다. 이렇게 형성된 결정 반도체 박막은, 그것이 {110} 방위를 나타낸다는 특징과 거의 모든 결정 격자들이 결정 경계에서 연속성을 갖는다는 특징을 갖는다. 이런 형태의 입계들(grain boundaries)은 캐리어 이동도의 개선에 기여하며, 고성능을 갖는 반도체 디바이스를 구현할 수 있도록 한다.

Description

반도체 박막 및 반도체 디바이스
본 발명은 절연 표면을 갖는 기판 상에 형성된 반도체 박막 및, 그와 같은 반도체 박막을 활성층으로서 이용하는 반도체 디바이스에 관한 것이다. 특히, 본 발명은 반도체 박막이 실리콘을 주성분으로 갖는 재료로 제조되는 반도체 박막 및 반도체 디바이스에 관한 것이다.
본 명세서에서, "반도체 디바이스(semiconductor device)"란 용어는 반도체를 이용하여 기능하는 모든 디바이스들을 포함하고, 특히 다음과 같은 디바이스들을 포함하는 것으로 이용된다.
(1) 박막 트랜지스터와 같은 단일 소자들
(2) 항목 (1)의 단일 소자를 이용하는 반도체 회로들
(3) 항목 (1)의 단일 소자 또는 항목 (2)의 반도체 회로를 이용하는 전기 광학 디바이스들
(4) 항목 (2)의 반도체 회로 또는 항목 (3)의 전기 광학 디바이스를 이용하는 전자 디바이스들
최근 수 년간, 절연 표면을 갖는 기판 상에 형성된 반도체 박막(두께 : 수백 내지 수천 옹스트롬)을 이용하여 박막 트랜지스터들을 형성하는 기술들이 주목받아왔다. 박막 트랜지스터들은 일반적으로 IC 및 전기 광학 디바이스들과 같은 다양한 전자 디바이스들에 이용되며, 현재는 특히 이미지 디스플레이 장치의 스위칭 소자로서 빠른 속도로 개발되고 있다.
예를 들어, 액정 디스플레이 디바이스들에서는 각종 전기 회로, 예컨대 매트릭스 형태로 배열된 화소 영역들이 개별적으로 제어되는 화소 매트릭스 회로, 화소 매트릭스 회로를 제어하는 구동기 회로, 또는 외부 데이터 신호를 처리하기 위한 논리 회로(처리기 회로, 메모리 회로 등등) 등에 TFTs가 적용되고 있다.
현재, 비정질 실리콘막을 활성층으로 이용하는 TFTs가 실용화되어 있다. 그러나, 더욱 빠른 속도로 동작할 것이 요구되는 전기 회로들 예컨대, 구동기 회로 및 논리 회로 등에 대해서는 폴리실리콘막과 같은 결정 실리콘막을 이용하는 TFT가 필수적이다.
예를 들어, 일본 무심사 특허 공보 제 7-130652 호 및 제 8-78329 호에 개시된 본 양수인의 기술은, 유리 기판 상에 결정 실리콘막을 형성하는 방법으로 공지되어 있다. 이들 공보들의 개시는 참조자료로서 본원에 포함된다. 비정질 실리콘막의 결정화를 가속하기 위해 촉매 원소를 이용함으로써, 이들 공보들의 기술은 500 내지 600℃에서 약 4시간의 열처리에 의해 우수한 결정성을 갖는 결정 실리콘막의 형성을 가능하게 한다.
특히, 공보 제 8-78329의 기술은 기판 표면에 거의 평행한 방향으로 결정 성장을 일으키는데 이용되는 것이다. 본 발명자들은 결과로서 생긴 결정화된 영역을 "측면 성장 영역(lateral growth region)"이라 칭한다.
그러나, 그러한 TFTs를 이용하여 구성되는 구동기 회로 조차도 요구되는 성능을 완벽하게 제공할 수 없다. 특히, 현재로서는 종래의 TFTs를 이용함으로써 매우 빠른 속도록(메가헤르츠 내지 기가헤르츠) 동작할 것이 요구되는 고속 논리 회로들을 구성하는 것은 불가능하다.
입계들을 갖는 결정 실리콘막(다결정 실리콘이라 칭함)의 결정성을 개선시키기 위해, 본 발명자들은 세미-비정질 반도체(semi-amorphous semiconductor)(일본 무심사 특허 공보 제 57-160121 호 등) 및 단원자계 반도체(monodomain semi-conductor)(일본 무심사 특허 공보 제 8-139019)에 의해 예시되는 대로 시행착오를 반복했다.
상기 공보들에 기술된 반도체막들에 공통인 개념은 입계들을 실질적으로 무해하게 만드는 것이다. 즉, 가장 중요한 목적은 입계들을 실질적으로 제거함으로써 캐리어들(전자들 또는 정공들)의 원활한 이동을 가능케 하는 것이다.
그러나, 상기 공보들에 설명된 반도체막들은 논리 회로들이 요구되는 고속 동작을 수행하도록 하기에는 여전히 불충분하다. 즉, 논리 회로들을 포함하는 패널위의 시스템(system-on-panel)을 실현하기 위해, 공지되지 않은 재료, 즉, 완전히 새로운 재료를 개발하는 것이 필요하다.
본 발명의 목적은 상기 요구사항을 만족시키는 것, 즉 종래의 TFTs가 제공할 수 없는 고속 논리 회로의 구성을 허용하는 매우 높은 성능을 갖는 반도체 디바이스를 실현할 수 있는 반도체 박막을 제공하는 것과, 그런 반도체 박막을 이용하는 반도체 디바이스를 제공하는 것이다.
본 발명은 복수의 막대형 또는 편평 막대형 결정들(a plurality of rod-like or flat-rod-like crystals)의 집합체인 반도체 박막으로서, 표면 방위가 {110} 방위와 대략 같고, 거의 모든 결정 격자들이 임의의 입계에서 연속성을 갖는 반도체 박막을 제공한다.
본 발명의 다른 측면에 따라, 복수의 막대형 또는 편평 막대형 결정들의 집합체인 반도체 박막으로서, 표면 방위가 {110} 방위와 대략 같고, 서로 다른 결정 입자들의 임의의 입계를 가로지르는 것으로 검출되는 거의 모든 격자 무늬들(lattice fringes)이 직선으로 연장되며 입계에서 연속적인, 반도체 박막이 제공된다.
본 발명은 상기 반도체 박막들을 실현하는 기술들에 관한 것이다. 상기 각각의 반도체 박막들을 이용하여 생산된 반도체 디바이스는 다음과 같은 특징들을 갖는다.
(1) 적어도 채널 형성 영역은 복수의 막대형 또는 편평 막대형 결정들의 집합체인 반도체 박막으로 구성되고, 반도체 박막의 표면 방위는 {110} 방위와 대략 같고, 반도체 박막의 거의 모든 결정 격자들은 임의의 결정 경계에서 연속성을 갖는다.
(2) 적어도 채널 형성 영역은 복수의 막대형 또는 편평 막대형 결정들의 집합체인 반도체 박막으로 구성되고, 반도체 박막의 표면 방위는 {110} 방위와 대략 같고, 서로 다른 결정 입자들의 임의의 입계를 가로지르는 것으로 검출되는 반도체 박막의 거의 모든 격자 무늬들은 직선으로 연장되며 입계에서 연속적이다.
이후, 상기 요약된 본 발명을 실시예를 이용하여 상세히 설명한다.
실시예 1
본 실시예는 본 발명에 따른 반도체 박막 및 그 반도체 박막을 활성층으로 이용하는 반도체 디바이스(특히, TFT)의 제조 공정에 관한 것이다. 이 제조 공정은 기본적으로 도 8a 내지 도 8e, 도 9a 내지 도 9d를 참조로 설명될 것이다. 제조 공정의 설명 후에, 본 발명의 TFT와 연관하여 얻어지고 결정 구조 및 전기 특성들에 관련된 지식이 설명될 것이다.
먼저, 절연 표면을 갖는 기판으로서 석영 기판(801)이 준비된다. 석영 기판(801) 대신, 열산화막이 상부에 형성되는 실리콘 기판이 이용될 수 있다. 또한, 석영 기판 상에 비정질 실리콘막을 형성한 후, 비정질 실리콘막을 완전히 열산화함으로써 절연막으로 전환하는 것도 가능하다. 또한, 석영 기판, 세라믹 기판, 또는 실리콘 질화막이 절연막으로 상부에 형성되는 실리콘 기판이 이용될 수도 있다.
다음에 최종 두께(즉, 열산화에 기인한 두께 감소후의 두께)가 10 내지 75 nm(바람직하게는 15 내지 45 nm)가 되는 두께로 비정질 실리콘막(802)이 형성된다. 이 막의 불순물들의 농도들을 막형성 동안 철저히 조정하는 것이 중요하다.
이 실시예에서, 비정질 실리콘막(802)의 전형적 불순물인 C(탄소), N(질소), O(산소), S(황) 각각의 농도는 5× 1018 atoms/cm3 (바람직하게는 1×1018 atoms/cm3 또는 그 이하)보다 작게 조정된다. 이들 불순물들 중 임의의 것이 상기 값보다 더 높은 농도로 존재하면, 결정화에 악영향을 주며, 결정화 후에 막 품질을 떨어뜨릴 수도 있다.
도 23은 본 실시예의 조건들 하에서 형성된 비정질 실리콘막의 불순물들의 농도들이 측정된 SIMS(secondary ion mass spectroscopy) 분석 결과를 도시한 것이다. 샘플은 실리콘웨이퍼 상에 형성된 0.5 ㎛ 두께의 비정질 실리콘막이었다. 도 23에 도시된 것처럼, C, N, 및 O 모두의 농도들이 전술된 범위들 내에 속하는 것이 확인되었다. 본 명세서에서 막의 원소 농도는 SIMS 측정 결과의 최소값에 의해 규정된다는 점에 유의해야 한다.
C, N 및 O 모두의 농도들이 전술된 범위들 내에 속하도록 하기 위해, 본 실시예에 이용된 저압 CVD 용광로는 막 형성실을 청결하게 유지하기 위해 일반적인 기초 상에서 드라이 클리닝되는 것이 바람직하다. 드라이 클리닝은 ClF3(염소 불화물) 가스를 약 200 내지 400℃로 가열되는 용광로를 통해 100 내지 300 sccm으로 흐르게 하여 열분해에 의해 발생되는 불화물에 의해 막 형성실을 세척함으로써 수행될 수 있다.
본 발명자들의 지식에 따르면, 약 2㎛ 두께의 증착물(주로 실리콘을 주성분으로 하는 재료들로 이루어짐)은, 표면 온도가 300 ℃로 설정되고 ClF3 가스의 유속(flow rate)이 300 sccm으로 설정될 때 4시간만에 완전히 제거될 수 있다.
비정질 실리콘막(802)의 수소의 농도 또한 매우 중요한 파라미터이다. 수소 컨텐트를 더 작게 함으로써 결정성이 양호한 막이 얻어지도록 나타난다. 따라서, 비정질 실리콘막(802)은 저압 CVD에서 형성되는 것이 바람직하다. 막형성 조건들을 최적화함으로써 플라즈마 CVD를 이용하는 것도 가능하다.
다음에, 그 개시 전체가 참조자료로 본원에 통합되는 미심사의 일본 특허 공보 제 7-130652 호에 개시된 본 발명자들에 의해 개발된 기술을 이용함으로써 비정질 실리콘막(802)을 결정화하는 단계가 실행된다. 이 공보의 제 1 실시예와 제 2 실시예에 설명된 기술들 중 어느 하나가 이용될 수 있지만, 본 발명에 관해서는 제 2 실시예의 기술(미심사의 일본 특허 공보 제 8-78329 호에 상세히 설명되어 있음)을 이용하는 것이 양호하다.
공보 제 8-78329 호에 따르면, 먼저 촉매 원소 부가 영역을 선택하는 마스크 절연막(803)이 형성된다. 마스크 절연막(803)은 촉매 원소가 부가될 복수의 개구들을 갖는다. 결정 영역의 위치는 그 개구들의 위치에 의해 결정될 수 있다.
다음에, Ni 함유층(804)은 스핀 코딩에 의해 니켈(Ni)을 함유하는 용액을 비정질 실리콘막(802)의 결정화를 가속화하는 촉매 원소로서 인가함으로써 형성된다 (도 8A 참조). 니켈 이외에 이용 가능한 촉매 원소들의 예로는 코발트(Co), 철(Fe), 팔라듐(Pd), 백금(Pt), 구리(Cu), 금(Au), 및 게르마늄(Ge)이 있다.
촉매 원소의 부가 방법은 각각이 레지스트 마스크를 이용하는, 이온 주입 또는 플라즈마 도핑이 될 수 있다. 이들 기술들은 촉매 원소 부가 영역이 차지하는 면적의 축소 및 측면 성장 영역의 성장 길이의 제어가 더 쉽게 이루어질 수 있으므로 소형 회로의 형성에 효과적이다.
촉매 원소 부가 단계가 종료된 후, 450℃에서 1시간 동안 수소 제거가 수행되고, 다음에 불활성 분위기(inert atmosphere) 또는 산소 분위기에서 4 내지 24 시간동안 500 내지 700℃(바람직하게 550 내지 650℃)에서 열처리를 수행함으로써 비정질 실리콘막(802)이 결정화된다. 이 실시예에서, 열처리는 질소 분위기에서 14 시간동안 570℃로 수행된다.
이 때, 비정질 실리콘막(802)의 결정화는 니켈 부가 영역(805)에서 발생하는 니켈에서부터 우선적으로 진행되며, 기판(801)의 표면에 대략 평행한 성장의 결과 로서 결정 영역(806)이 형성된다(도 8b 참조). 본 발명자들은 결정 영역(806)을 측면 성장 영역이라 칭한다. 측면 성장 영역은 주로 동일한 결정성을 갖는 결정의 집합이므로 전반적으로 우수한 결정성을 갖는다는 점에서 유리하다.
측면 성장 영역이라 칭할 수 있는 영역은 전술된 공보 제 7-130652 호의 제 1 실시예에 설명된 기술의 경우에서도 극미량 형성된다. 그러나 이 기술은 핵들(nuclei)이 평면에서 불균일하게 되므로 입계들의 제어 가능성에 문제점을 갖는다.
결정화를 위한 열처리가 종료된 후, 마스크 절연막(803)이 제거되고, 다음에 측면 성장 영역(806)의 일부로 구성된 섬형 반도체층(활성층)(807)을 형성하도록 패터닝된다.
다음에, 실리콘을 포함하는 절연막인 게이트 절연막(808)이 형성된다. 게이트 절연막(808)의 두께는 나중의 열처리 단계에서 증가된 후의 두께가 20 내지 250nm 범위에 있도록 조정될 수 있다. 막형성 방법은 공지된 증기상태 방법(플라즈마 CVD, 스퍼터링 등등)이 될 수 있다.
다음에, 도 8c에 도시된 것처럼, 열처리(촉매 원소 게터링 공정)가 수행되어 촉매 원소(니켈)의 농도를 제거 또는 감소시킨다. 이러한 열처리에서, 할로겐 원소의 금속 원소 게터링 효과를 이용하도록 처리 분위기에 할로겐 원소가 포함된다.
할로겐 원소의 게터링 효과를 완전하게 달성하기 위해, 700℃보다 높은 온도로 열처리를 수행하는 것이 바람직하다. 700℃이하에서는, 처리 분위기내의 할로겐 화합물이 분해되지 않아서 게터링 효과가 달성되지 않을 가능성이 있다.
이 때문에, 열처리는 700℃보다 높은 온도, 바람직하게는 800 내지 1,000℃ (전형적으로, 950℃)에서 수행되고, 처리 시간은 0.1 내지 6 시간(전형적으로, 0.5 내지 1 시간)으로 설정된다.
이 실시예에서, 열처리는 산소 분위기에 대해 0.5 내지 10 vol%(이 실시예에서는 3 vol%)의 염화 수소(HCl)를 함유하는 분위기에서 30분 동안 950℃에서 수행된다. HCl의 밀도를 상기 범위보다 높게 하면, 활성층(807)의 두께와 동일한 깊이 또는, 높이를 갖는 요철부들(asperities)이 형성되므로 양호하지 않다.
HCl 이 외의, HF, NF3, HBr, Cl2, ClF3, BCl3, F2, 및 Br2를 포함하는 전형적 할로겐 원소 포함 화합물들로부터 선택된 하나 또는 복수 종류의 화합물들이 또한 이용될 수도 있다.
이 단계에서, 활성층(807)의 니켈은 염소의 작용으로 게터링되어 휘발성인 염화 니켈의 형태로 공기 중으로 제거되는 것으로 간주된다. 이 단계의 실행 후, 활성층(807)의 니켈의 농도는 5× 1017 atoms/cm3 또는 그 이하로 감소된다.
5× 1017 atoms/cm3의 값은 SIMS의 하위 검출 한도이다. 본 발명자들에 의해 실험적으로 산출된 TFT의 분석에서, 니켈 농도가 1× 1018 atoms/cm3 이하(바람직하게는, 5× 1017 atoms/cm3 이하)일 때, TFT 특성에 대한 니켈의 영향은 발견되지 않았다. 본 명세서에서, 불순물 농도는 SIMS 측정 결과의 최소값에 의해 규정된다.
상기 열처리에서, 활성층(807)과 게이트 절연층(808) 사이의 경계면에서 열산화 반응이 진행되고, 따라서, 게이트 절연막(808)의 두께는 절연 열산화막의 두께만큼 증가된다. 이런 식으로 열산화막을 형성함으로써, 매우 작은 수의 경계면 상태를 갖는 반도체/절연막 경계면이 달성될 수 있다. 열처리는 또한 활성층(807)의 단부에서 열산화막 형성의 오류(에지가 얇아짐)가 방지될 수 있는 효과를 제공한다.
또한, 할로겐 분위기에서의 상기 열처리 후에 질소 분위기에서 약 1 시간동안 950℃에서 열처리를 수행함으로써 게이트 절연막(808)의 막 품질을 개선시키는 효과가 있다.
SIMS 분석에 의해, 게터링 처리에 이용된 할로겐 원소는 1× 1015 내지 1× 1020 atoms/cm3 의 농도로 활성층(807)에 잔존한다는 것이 밝혀졌다. 또한, SIMS 분석에 의해, 할로겐 원소는 활성층(807)과 열처리에 의해 형성된 열산화막 사이에서 고농도로 존재한다는 것이 밝혀졌다.
다른 원소들에 대해, SIMS 분석은 전형적 불순물인 C, N, O 및 S의 농도는 5× 1018 atoms/cm3 (전형적이로 1×1018 atoms/cm3 또는 그 이하)보다 더 적다는 것을 나타내었다.
그 후, 알루미늄을 주성분으로 갖는 금속막(도시 안됨)이 형성되고, 다음에 게이트 전극 개시 멤버(809)로 패턴화된다(도 8d 참조). 이 실시예에서, 2 wt%의 스칸듐을 함유하는 알루미늄막이 형성된다. 알루미늄막 대신, 탄탈막, 전도성 실리 콘막 등도 이용될 수 있다.
이 스테이지에서, 참조자료로서 본원에 포함되는 미심사의 일본 특허 공보 제 7-135318 호에 개시된 본 발명자들의 기술이 이용된다. 이 공보는, 양극화(anodization)에 의해 형성된 산화막을 이용함으로써 자가 정렬식으로 소스 및 드레인 영역과 저농도 불순물 영역을 형성하는 기술을 개시한다.
먼저, 알루미늄막을 패터닝하는데 이용된 레지스트 마스크(도시 안됨)가 현상대로 남겨진 상태에서, 수산의 3% 수성 용액에서 양극화가 수행됨으로써 다공성 양극 산화막(810)이 형성된다.
다공성 양극 산화막(810)의 두께는 양극화 시간에 따라 증가된다. 레지스트 마스크가 상부 표면에 남아 있으므로, 다공성 양극 산화막(810)은 게이트 전극 개시 멤버(809)쪽들 상에만 형성된다. 공보 제 7-135318 호의 기술에 따르면, 이 막 두께는 저농도 불순물 영역들(이 영역들 중 하나를 LDD 영역이라 칭한다)의 길이에 대응한다. 이 실시예에서, 양극화는 막두께가 700nm가 되는 조건들 하에서 수행된다.
다음에, 레지스트 마스크(도시 안됨)가 제거된 후, 타르타르산(3%)을 에틸렌 글리콜 용액에 혼합함으로써 얻어진 전해액에서 양극화가 수행된다. 따라서, 농후한 비다공성 양극 산화막(811)이 형성된다. 전해액이 다공성 양극 산화막(810)에 침투하므로, 양극 산화막(811)은 다공성 양극 산화막(810)의 내부에도 형성된다.
비다공성 양극 산화막(811)의 두께는 인가 전압에 따라 결정된다. 이 실시예에서, 양극화는 80V의 인가 전압으로 수행되어 약 100nm의 막두께를 제공한다.
상기 두 양극화 단계들 후에 잔존하는 알루미늄막(812)은 실질적으로 게이트 전극으로 기능한다.
도 8e의 상태가 전술된 식으로 달성된 후, 게이트 절연막(808)은 게이트 전극(812)과 다공성 양극 산화막(810)을 마스크로 이용하여 드라이 에칭에 의해 에칭된다. 다음에, 다공성 양극 산화막(810)은 제거된다. 남은 게이트 절연막(813)의 단부들은 다공성 양극 산화막(810)의 두께만큼 돌출된다(도 9a 참조).
다음에, 하나의 전도형을 부여하는 불순물 원소 부가 단계가 수행된다. 불순물 원소는 n형 전도형에서는 인 P(인) 또는 As(비소)가 될 수 있고, p형 전도형에서는 B(붕소)가 될 수 있다.
이 단계에서, 높은 가속 전압에서 제 1 불순물 부가가 수행되어 n_ 영역들(814 및 815)을 형성한다. 가속 전압은 약 80kV 정도로 높기 때문에, 불순물 원소는 활성층의 노출부뿐만 아니라 게이트 절연막(813)의 노출된 단부들 아래에 위치한 활성층의 부분들에도 부가된다(도 9b 참조). n_ 영역들(814 및 815)이 1× 1018 내지 1× 1019 atoms/cm3의 불순물 농도를 갖도록 조절이 이루어진다.
다음에 낮은 가속 전압에서 제 2 불순물 부가가 수행되어 n+ 영역들(816 및 817)을 형성한다. 가속 전압은 약 10kV정도로 낮기 때문에, 게이트 절연막(813)은 마스크로 기능한다(도 9c 참조). n+ 영역들(816 및 817)이 500Ω 또는 그 이하(바람직하게는 300Ω 또는 그 이하)의 시트 저항을 갖도록 조절이 이루어진다.
상기 단계에 의해 형성된 불순물 영역들 중에서, n+ 영역들은 소스 영역(816)과 드레인 영역(817)이 되고, n_ 영역들은 저농도 불순물 영역들(818)이 된다. 불순물 원소는 게이트 전극(813) 오른쪽 아래의 활성층의 부분에는 부가되지 않으므로, 이 부분은 실질적으로 진성 채널 형성 영역(819)이 된다.
채널 형성 영역(819)과 드레인 영역(817) 사이에 전개되는 강한 전계를 약화시키는 효과가 있으므로, 저농도 불순물 영역(818)을 LDD(lightly doped drain) 영역이라 칭한다.
전술된 식으로 활성층이 완성된 후, 불순물 원소는 용광로 어닐링, 레이저 어닐링, 램프 어닐링 등의 조합에 의해 활성화된다. 동시에, 불순물 원소 부가 단계에서 발생된 활성층의 손상이 복구된다.
다음에, 실리콘 산화막, 실리콘 질화막, 실리콘 질산막, 유기 수지막 또는 다층막이 될 수 있는 500nm 두께의 층간 절연막(820)이 형성된다.
폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드 등이 유기 수지막 재료로 이용될 수 있다. 유기 수지막의 이용은 다음과 같은 점에서 유리하다. 예컨대, (1) 막이 쉽게 형성될 수 있다, (2) 두꺼운 막이 쉽게 형성될 수 있다, (3) 작은 상대 유전율로 인해 기생 커패시턴스(parasitic capacitance)가 감소될 수 있다, 및 (4) 평면도가 높다.
다음에, 접촉홀들이 형성되고, 소스 전극(821) 및 드레인 전극(822)이 형성된다. 마지막으로, 전체 기판을 수소 분위기에서 1 내지 2 시간동안 350℃에서 가열함으로써 전체 디바이스가 수소 처리되어 막들의 결합손들(dangling bonds)이 종결된다.
이렇게 도 9d에 도시된 구조를 갖는 TFT가 제조된다. 이렇게 제조된 TFT의 특징을 이하에 설명한다.
활성층의 결정 구조에 관한 지식
미소하게, 상기 제조 공정에 의해 형성된 활성층은, 복수의 막대형 또는 편평 막대형 결정들이 특정 방향을 향하는 규칙성을 가진 채 서로 대략 평행하게 배열되는 결정 구조를 갖는다. 이것은 TEM(transmission electron microscope)법에 의한 관측으로 쉽게 확인될 수 있다.
도 1a는 막대형 또는 편평 막대형 결정들 사이의 입계에 관한 8백만 배율의 HR-TEM(high-resolution transmission electron microscope) 사진이다. 본 명세서에서, 입계는 막대형 또는 편평 막대형 결정들이 서로 접촉되지 않는 경계면에서 형성되는 경계로 규정되며, 따라서, 측면 성장 영역들의 충돌을 통해 형성되는 미소 입계와 구별된다.
전술된 HR-TEM법은 전자빔이 샘플에 수직으로 인가되고, 전송된 전자들 또는 탄력적으로 산발된 전자들 사이의 간섭을 이용하여 원자들 또는 분자들이 배열되는 기술이다.
HR-TEM법에서, 결정 격자의 배열 상태는 격자 무늬로서 검출될 수 있다. 따라서, 입계들을 관찰함으로써, 입계들에서 원자들의 결합 상태가 추정될 수 있다. 격자 무늬가 흑백의 줄무늬처럼 보이더라도, 그러한 줄무늬들을 콘트라스트의 차이로 유발된 것으로, 원자 위치들을 나타내는 것이 아니다.
도 1a는 본 발명에 의해 얻어진 결정 실리콘막의 전형적인 HR-TEM 사진으로서, 좌측 상단에서 우측 하단까지 이어지는 입계에서 두 개의 서로 다른 결정 입자들이 서로 접촉하는 상태를 도시한 것이다. 두 개의 결정 입자들은 그 결정 축들 사이에 작은 차이가 존재하지만, 근사적으로 {110} 방위를 가진다.
후술되는 것처럼, 전자빔 회절에 의한 복수의 결정 입자들의 실험은 대략 모든 결정 입자들이 약 {110} 방위를 가진다는 것을 나타내었다.
실험된 많은 결정 입자들은 (011) 표면과 (101) 표면을 가지고 있었지만, 이들의 등가 표면은 함께 {110} 표면으로 표현된다. 이것은 도 2a 내지 2c를 참조로 간단히 설명될 것이다.
도 2a는 결정 표면이 {110} 평면인 결정 입자를 도시한 것이다(결정 축은 <110>이다). {110} 결정 표면은 <111> 축, <100> 축 등을 포함한다.
도 2a의 표기는 세트 이론에 근거한 색인 표기의 예이다. 도 2b 및 도 2c는 엄밀한 색인 표기를 이용하는 예를 도시한 것이다. 예컨대, 결정 축 [110] 및 [01-1]은 서로 등가이며, 함께 <110>으로 표현된다.
[01-1]과 같은 표기는 본 명세서에서 설명의 편의를 위해 이용된 것으로서, "-" 기호는 역을 나타내는 논리기호 대신 이용된 것이다.
엄격한 결정 방향들(결정 축들)을 이용하는 설명은 위에서 예시된 다양한 방식들의 이해를 가져올 것이므로, 세트 이론에 근거한 색인 표기가 다음 설명에 이용될 것이며, 이것은 설명을 단순화시키는 기능을 할 것이다. 당연히, 모든 등가 결정 표면들에서는 동일한 물리적 특성이 얻어진다.
또한, 도 1a에 도시된 것처럼, {111} 및 {100} 평면들에 대응하는 격자 무늬들이 표면에서 발견된다. "{111} 평면에 대응하는 격자 무늬"란 {111} 표면이 격자 무늬를 따라 결정 입자를 절단함으로써 얻어진 단면처럼 보이는 격자 무늬를 의미한다. 어떤 평면이 격자 무늬에 대응하는지는 격자 무늬의 간격에 기초하여 쉽게 확인될 수 있다(단순화 방법).
도 1의 상부 결정 입자에서는 수직, 수평 및, 비스듬하게 이어지는 복수의 격자 무늬들이 발견되며, 하부 결정 입자에서는 하나의 격자 무늬만이 발견된다. 이것은 TEM 관찰 동안 전자빔 인가 방향의 영향 때문인 것으로 간주된다. 즉, 상부 결정 입자에 대해, 전자빔은 결정 표면에 수직으로 인가되므로 복수의 격자 무늬들이 표면에서 검출된다. 한편, 하부 결정 입자는 상부 결정 입자로부터 약간 기울어져 있으므로, 전자빔이 하부 결정 입자에 수직으로 인가되지 않아 특정한 격자 무늬만이 검출되도록 허용한다.
이제, {111} 평면에 대응하는 격자 무늬들에 주목하자. 도 1a로부터 알 수 있는 것처럼, {111} 평면에 대응하는 상부 결정 입자의 두 개의 격자 무늬들 중 하나는 {111} 평면에 대응하는 하부 결정 입자의 격자 무늬와 평행하다.
두 개의 서로 다른 결정 입자들의 격자 무늬들은 입계의 존재와 상관없이 입계를 횡단하기 위해 서로 접속된다. 즉, 입계를 횡단하는 대부분의 줄무늬들은 그들이 다른 결정 입자들에 속하더라도 직선으로 연장되며 연속적이다. 이것은 무작위로 선택된 입계들에 대해 성립한다. 모든 격자 무늬들의 90퍼센트 또는 그 이상(바람직하게는 95% 또는 그 이상)이 입계에서 연속성을 갖는다.
이런 유형의 결정 구조는 본 발명의 결정 실리콘막의 가장 뛰어난 특징이며, 본 발명자들이 얻기를 원했던 입계를 실현할 수 있는 결정 구조이다.
이런 유형의 결정 구조(더 정확하게는 입계 구조)는 두 개의 서로 다른 결정 입자들이 입계에서 고도의 매칭으로 서로 결합되는 것을 나타낸다. 즉, 결정 격자들은 입계들에서 서로 연속적으로 접속되며, 결정 결함들 등에 기인한 트랩 상태들은 발생하는 경향이 훨씬 더 작다. 즉, 결정 격자들은 입계에서 연속성들을 갖는다.
참고로, 종래의 고온 폴리 실리콘막의 HR-TEM 사진이 도 1b에 도시되어 있다. 도 1b의 경우에서는, 후술되는 것처럼, 결정 표면은 어떠한 규칙성도 갖지 않으며, 결정 입자들에서는 {110}이 우세한 방위를 갖지 않는다. 그러나, 도 1a에 비해, {111} 평면에 대응하는 격자 무늬를 갖는 결정 입자가 관찰되었다.
도 1b에서는, 상부 및 하부 결정 입자들 각각에서 하나씩의 격자 무늬가 발견된다. 이것은 전술된 이유 때문이다. 전술된 것과 동일한 방법에 따라 격자 무늬의 간격들을 측정한 결과, 상부 및 하부 결정 입자들의 격자 무늬들 각각은 도 1b에 도시된 {111} 평면에 대응하는 것으로 밝혀졌다.
그러나, 두 개의 격자 무늬들은 도 1b에 도시된 것처럼 서로 평행하지 않고, 따라서, 이 샘플의 결정 구조는 도 1a의 샘플의 결정 구조와 명백히 다르다.
또한, 도 1b에 화살표들에 의해 나타낸 것처럼, 많은 줄무늬들은 입계에서 끝난다. 그런 위치에는 결합손들(결정 결함들로 간주됨)이 존재할 것이므로, 거기에서 형성된 트랩 상태들은 캐리어 이동을 방해할 가능성이 크다.
전술된 것처럼, 본 발명의 결정 실리콘막에서는 격자들이 입계들에서 연속이며 상기와 같은 결정 결합들이 발견되지 않았다. 이것은 또한, 본 발명의 결정 실리콘막이 종래의 고온 폴리실리콘막과 명백히 다르다는 것을 입증한다.
도 3a 내지 도 3c는 전자빔 회절에 의한 본 발명의 결정 실리콘막의 실험 결과들을 도시한 것이다. 도 3a는 본 발명의 결정 실리콘막의 전형적인 전자빔 회절 패턴을 도시하며, 도 3b는 종래의 고온 폴리실리콘막의 전형적인 전자빔 회절 패턴을 참고로 도시한 것이다.
전자빔 조사점의 직경을 1.35㎛로 설정하고 측정이 이루어졌으므로, 도 3a 및 도 3b는 격자 무늬 레벨의 정보에 비해 충분히 미소 정보를 갖는 것으로 간주될 수 있다.
도 3c는 전자빔이 단일 단결정 실리콘의 {110} 표면에 수직으로 인가될 때 얻어지는 전자빔 회절 패턴이다. 보통, 관찰된 샘플의 방위는 그런 전자빔 회절 패턴과 관찰 결과를 비교함으로써 추정된다.
도 3a의 경우, 도 3c에 도시된 <110> 입사에 대응하는 회절점들은 비교적 명료해 보이며, 결정 축이 <110> 축이라는 것(결정 표면이 {110} 표면이라는 것)이 확인된다.
각각의 회절점들은 동심원상에서 약간의 퍼짐을 가지며, 이것은 결정 축 주위의 회전 각도의 특정 분포 때문인 것으로 간주된다. 각각의 회절점들의 패턴으로부터, 퍼짐의 각도는 5°이내인 것으로 추정된다.
관찰된 많은 회절 패턴들 중에는, 회절점들이 존재하지 않는 부분을 갖는 패턴들이 있다(또한, 3a도는 회절점들이 존재하지 않는 부분을 갖는다). 이것은 아마도 다음과 같이 설명된다. 샘플은 근사적으로 {110} 방위를 갖지만 그 결정 축이 <110> 축에서 약간 이탈되므로 회절 패턴의 일부는 검출되지 않는다.
결정 표면이 대략 항상 {111} 평면을 포함한다는 사실에 근거하여, 본 발명자들은 전술된 회절점들의 부분적인 부재(absence)가 <111> 축 주위의 회전 각도의 이탈에서 비롯된 것이라고 추측했다.
한편, 도 3b의 전자빔 회절 패턴의 경우, 회절점은 명확한 규칙성을 가지지 않으며 대략 랜덤하게 배향된다. 즉, {110} 방위와는 다른 다양한 종류의 평면 방위를 갖는 결정들이 불규칙적으로 혼합된다.
전술된 관찰 결과들로 표시되는 것처럼, 본 발명의 결정 실리콘막은, 대략 모든 결정 입자들이 근사적으로 {110} 방위를 가지며 격자들이 입계들에서 연속성을 갖는다는 특징을 갖는다. 이러한 특징들은 종래의 폴리실리콘막에는 존재하지 않는다.
저의 모든 결정 입자들이 근사적으로 {110} 방위를 갖는 이유는 참조자료로 본원에 포함된 미심사의 일본 특허 공개 제 7-321339 호의 개시로부터 추종들(follows)과 같이 추측된다.
TEM 사진들로부터, 비정질 실리콘막이 결정화될 때 기판과 대략 평행하게 성장되는 막대형 또는 편평 막대형 결정들(또한 바늘형 또는 원주형 결정들이라고도칭함)이 <111> 축을 성장 방향으로 갖는다는 것이 확인되었다. 이것은 도 20에 개략적으로 도시되어 있다.
비정질 실리콘이 Ni를 촉매 원소로 이용하여 결정화되는 경우, 결정 성장은 NiSi2 침전들을 매개물들로 하여 <111> 축방향으로 진행한다. 이것은 NiSi2 및 Si의 결정 표면들에서 {111} 평면들이 고레벨의 매칭을 제공하는 구조들을 갖기 때문이라고 간주된다.
성장된 막대형 또는 편평 막대형 결정의 내부는 실질적으로 단결정으로 간주될 수 있으므로, 도 20에서 c-Si(결정 실리콘)로 표시된다.
<111> 축 방향으로 성장된 막대형 또는 편평 막대형 결정쪽 표면들(즉, 성장 방향에 평행한 표면들)상에 복수 종류의 평면들이 형성될 수 있지만, {110} 평면이 주를 이룬다. 이것은 {110} 평면이 쪽표면들 상에 형성될 수 있는 평면들 중에서 가장 큰 원자 밀도를 갖기 때문인 것으로 간주된다.
상기 이유 때문에, 본 발명의 경우에서처럼 {111} 표면을 필두로 하여 성장된 결정 입자(즉, <111> 축방향으로 성장된 결정 입자)에서, {110} 평면이 표면(즉 관찰 표면)으로 나타난다.
본 발명자들은 공보 제 7-321339 호(참고자료로 본원에 포함됨)에 설명된 방법에 따라 X선 회절 측정을 행하였으며, 본 발명의 결정 실리콘막의 방위 비율을 측정하였다. 이 공보는 수학식 1로 표현된 계산 방법에 의해 방위 비율을 규정한다.
{220} 방위 존재 비율 = 1 (상수)
{111} 방위 존재 비율 = ({220}에 대한 샘플의 {111}의 상대적 강도)/({220}에 대한 파우더의 {111}의 상대적 강도)
{311} 방위 존재 비율 = ({220}에 대한 샘플의 {311}의 상대적 강도)/({220}에 대한 파우더의 {311}의 상대적 강도)
{220} 방위 비율 = {220} 방위 존재 비율 / ({220} 방위 존재 비율 + {111} 방위 존재 비율 + {311} 방위 존재 비율)
결정 표면들은 측정들에서 {220} 평면으로 검출되었지만, 그것은 원래 {110} 평면과 등가이다. 이들 측정들은 {110} 평면이 주 방위 평면이며, 그 방위 비율이 0.7 또는 그 이상(전형적으로, 0.9 또는 그 이상)임을 나타내었다.
전술된 것처럼, 본 발명의 결정 실리콘막은 종래의 폴리실리콘막의 결정 구조와 완전히 다른 결정 구조를 가지며, 이것을 근거로, 본 발명의 결정 실리콘막은 완전히 새로운 실리콘막이라 할 수 있다.
본 발명에 따라 반도체 박막을 형성할 때, 결정화 온도 이상의 온도로 수행되는 어닐링 단계(이 실시예에서는 도 8c의 단계)는 결정 입자들의 결함들을 감소시키는데 중요한 역할을 한다. 이하 이에 대해 설명한다.
도 21a는 도 8b의 결정화 단계가 종료된 시점에서 결정 실리콘막에 대한 25만 배율의 TEM 사진이다. 결정 입자들에는 지그재그형 결점(화살표로 표시됨)이 발견된다(흑백부분은 콘트라스트 차이 때문에 나타난다).
이런 유형의 결함은 주로 실리콘 격자 평면들의 원자의 잘못된 적층 순서에 의해 유발된 적층 흠결이지만, 전위(dislocation) 또는 어떤 다른 결함이 될 수도 있다. 도 21a의 결함은 지그재그형 결함이 약 70°로 기울어진 것으로 판단할 때 {111} 평면에 평행한 결함 표면을 갖는 적층 흠결인 것으로 보인다.
한편, 도 21b에 도시된 것처럼, 동일 배율에 의해 관측된 본 발명의 결정 실리콘막은 결정 입자에 적층 흠결, 전위 등의 결함을 대략 갖지 않으며, 따라서, 매우 높은 결정성을 갖는다. 이런 경향은 전체 막표면에 대해 적용된다. 현재 결함들의 수를 0으로 하는 것은 어렵지만, 대략 0으로 간주될 수 있을 정도의 레벨로 감소시키는 것은 가능하다.
즉, 결정 입자들의 결함들의 수가 대략 인식할 수 없는 레벨로 감소되고 입계들이 높은 연속성에 의해 캐리어 이동에 대한 장벽들이 되지 않기 때문에, 도 21b의 결정 실리콘막은 단결정으로 고려되거나 실질적으로 그렇게 고려될 수 있다.
전술된 것처럼, 도 21a 및 도 21b의 사진들에 도시된 결정 실리콘막들은 연속성이 대략 동일하지만, 결정 입자들의 결함들의 수에서 매우 다르다. 본 발명의 결정 실리콘막이 도 21a의 결정 실리콘막보다 훨씬 우수한 전기적 특성들을 나타낸다는 사실은 주로 결함들의 수가 다르기 때문이다.
상기 설명으로부터, 도 8c의 단계는 본 발명에서 필수 불가결한 것임이 이해된다. 본 양수인은 이 단계에서 발생하는 현상에 대해 다음과 같은 모델을 가정한다.
먼저, 도 21a의 상태에서, 촉매 원소(전형적으로, 니켈)의 원자들은 결정 입자들의 결함들에서 분리된다. 즉, 많은 Si-Ni-Si형 결합들이 존재한다고 간주된다.
촉매 원소 게터링 과정이 실행될 때, 결함에 존재하는 Ni 원자들이 제거되고, Si-Ni 결합들이 끊어진다. Si 원자들의 과도 결합들은 즉시 Si-Si 결합들을 확립하여 안정한 상태가 된다. 이런식으로 결함들이 사라진다.
고온 열적 어닐링이 수행될 때 결정 실리콘막에서의 결함이 사라지는 것은 공지되어 있다. 본 발명에서는 Si-Ni 결합들이 끊어짐으로써 많은 결합손들이 발생되므로 실리콘 재결합이 더 원활하게 이루어진다고 추측된다.
또한, 결정 실리콘이 열산화되는 것과 동시에 발생되는 과도 실리콘 원자들은 결함들로 이동하여 Si-Si 결합들의 형성에 주로 기여하는 것으로 간주된다. 이것은 고온 폴리실리콘막이 결정 입자들에 작은 수의 결함들만을 갖는 이유를 설명하는 것과 동일한 개념으로 공지되어 있다.
본 양수인은 또한 결정화 온도보다 높은 온도(전형적으로 700 내지 1,100℃)에서의 열처리가 결정 실리콘막이 아래 표면에 고정되도록 하여 접착성을 개선시키고, 이로 인해 결함들이 차례로 제거된다고 하는 모델을 가정했다.
결정 실리콘막과 하부 코팅막인 실리콘 산화막은 열팽창 계수가 10 보다 작은 인자만큼 서로 다르다. 따라서, 비정질 실리콘막이 결정 실리콘막으로 전환한 후(도 21a), 냉각 동안 결정 실리콘막 상에 매우 강한 압력이 가해진다.
이것은 도 22a 내지 도 22c를 참조로 이하 설명될 것이다. 도 22a는 결정화 단계 후에 결정 실리콘막에 가해지는 열 이력을 도시한 것이다. 먼저, 온도 t1에서 결정화된 결정 실리콘막이 냉각 기간(a)에서 실내 온도로 냉각된다.
도 22b는 냉각 기간(a)의 중간에서의 결정 실리콘막을 도시한 것이다. 도면부호들(1050 및 1051)은 석영 기판과 결정 실리콘막을 각각 표시한다. 이 스테이지에서, 인터페이스(1052)에서 결정 실리콘막(1051)과 석영 기판(1050) 사이의 접착성은 높지 않다고 간주되며, 따라서 많은 입자들내 결함들이 발생한다.
즉, 열팽창 계수 차이에 기인하여 주어진 장력이 제공되는 결정 실리콘막(1051)은 석영 기판(1050) 상에서 이동하는 경향이 있으며, 적층 흠결 및 탈구(dislocation)와 같은 결함(1053)은 장력과 같은 힘에 의해 쉽게 유발되는 것으로 간주된다.
전술된 식으로 얻어진 결정 실리콘막은 도 21a의 상태이다. 그 후, 도 22a에 도시된 것처럼 촉매 원소 게터링 단계가 온도 t2에서 실행되고, 따라서 전술된 이유들 때문에 결정 실리콘막의 결함들이 사라진다.
이 단계에서, 촉매 원소 게터링 단계에서 결정 실리콘막이 석영 기판(1050)에 고정되어 기판과의 접착성을 개선시킨다는 것은 중요한 사실이다. 즉, 게터링 단계는 또한 결정 실리콘막을 석영 기판(1050)(하부 멤버)에 고정시키는 단계로서 기능한다.
게터링 및 고정 단계의 완료 후, 결정 실리콘막은 냉각 기간(b)에서 실내온도로 냉각된다. 결정화 단계 후의 냉각 기간(a)의 경우와 대조적으로, 냉각 기간(b)에서 석영 기판(1050)과 어닐링된 결정 실리콘막(1054) 사이의 인터페이스(1055)는 접착성이 매우 높은 상태이다(도 22c 참조).
접착성이 그렇게 높을 경우, 결정 실리콘막(1054)은 석영 기판(1050)에 완전히 고정되고, 따라서 냉각 기간(b)에서 결정 실리콘막(1054)에 가해지는 압력은 결함들을 유발하지 않는다. 즉, 결함들이 다시 발생되는 것을 방지할 수 있다.
도 22a는 결정화 단계 후 온도가 실내 온도로 감소되는 과정을 도시하지만, 게터링 및 고정 단계는 결정화 단계의 완료 직후 온도를 증가시킴으로써 수행될 수도 있다. 그런 공정 또한 본 발명의 결정 실리콘막을 생성할 수 있다.
전술된 식으로 얻어진 본 발명의 결정 실리콘막(도 21b 참조)은 결정 입자들의 결함들의 수가 결정화 단계를 거친 결정 실리콘막(도 21a 참조)에서 보다 훨씬 작다는 특징을 갖는다.
전자 스핀 공진(ESR : electron spin resonance) 분석에서, 결함들의 수의 차이는 스핀 밀도의 차이로 나타난다. 현재, 본 발명의 결정 실리콘막의 스핀 밀도는 5× 1017 spins/cm3 또는 그 이하(바람직하게는 3× 1017 spins/cm3 또는 그 이하)인 것이 명백해 졌다. 그러나, 이 측정값은 현재 이용 가능한 측정 도구들의 검출 한도에 가깝기 때문에, 실제 스핀 밀도는 더 낮을 것으로 간주된다.
상기 결정 구조와 특징들을 갖는 본 발명의 결정 실리콘막을 연속성 입자 실리콘(continuous grain silicon : CGS)막이라 칭한다.
TFT의 전기적 특성들에 관한 지식
전술된 방식으로 형성되는 결정 실리콘막을 활성층으로 이용하여 제조된 TFT는 도 4에 도시된 전기적 특성을 나타낸다. 도 4는 가로축이 게이트 전압(Vg)을 나타내고 세로축이 드레인 전류(Id)를 나타내도록 작성된 n 채널 TFTs의 Id-Vg 곡선(Id-Vg 특성)을 도시한 것이다. 이 전기적 특성은 시판되는 도구(Hewlett-Packard Co.에 의해 생산된 제품명 4145B)를 이용하여 측정되었다.
도 4에서, 도면 부호들(401 및 402)는 전술된 공정에 의해 형성되는 활성층을 이용하는 TFT와 종래의 TFT의 전기적 특성을 각각 나타낸다. 종래의 TFT는 제 1 실시예에서 게이트 절연막의 형성 후 열처리(게터링 공정)가 행해지지 않은 TFT이다.
두 트랜지스터 특성들을 비교하면, 동일 게이트 전압들에서 특성(401)의 온-전류는 특성(402)의 온-전류보다 2 내지 4배 정도 더 크다는 것을 알 수 있다. 온-전류란 TFT가 온 상태 일 때 흐르는 드레인 전류를 의미한다(게이트 전압은 도 4에서 대략 0 내지 5V 범위내에 있다).
또한, 특성(401)의 하위 문턱값(subthreshold) 특성은 특성(402)의 하위 문턱값 특성보다 우수하다는 것을 알 수 있다. 하위 문턱값 특성은 TFT의 스위칭 동작의 신속성을 나타내는 파라미터이며, TFT가 온 또는 오프 상태로 스위칭될 때 Id-Vg 곡선이 급격히 상승하거나 떨어질수록 양호하다.
본 발명에 따라 생산되는 TFT의 전형적인 전기적 특성은 다음과 같다.
(1) n형 TFT와 p형 TFT 각각에 대해, TFT의 스위칭 성능(온 동작과 오프 동작 사이의 스위칭의 신속성)을 나타내는 파라미터인 하위 문턱값 계수는 60 내지 100 mV/decade(전형적으로 60 내지 85 mV/decade) 정도로 작다. 이 데이터값은 단결정 실리콘을 이용하는 절연 게이트 전계 효과 트랜지스터(IGFET : insulated-gate field-effect transistor))의 값과 대략 같다.
(2)TFT의 동작 속도를 나타내는 파라미터인 전계 효과 이동도(μFE)는 200 내지 650 cm2/Vs(n형 TFT; 전형적으로 250 내지 300 cm2/Vs) 만큼 크거나, 100 내지300 cm2/Vs(p형 TFT; 전형적으로 150 내지 200 cm2/Vs) 만큼 크다.
(3) TFT의 구동 전압을 주로 나타내는 파라미터인 문턱값 전압(Vth)은 -0.5 내지 1.5 V(n형 TFT) 만큼 작거나, -0.5 내지 0.5 V(p형 TFT) 만큼 작다. 이것은 TFT가 작은 전원 전압에 의해 구동될 수 있으며, 따라서 전력 소비가 감소될 수 있다는 것을 의미한다.
전술된 것처럼, 본 발명에 따라 생산된 TFT는 훨씬 우수한 스위칭 특성과 고속 동작 특성을 갖는다.
본 발명의 TFTs로 구성된 회로의 특성들
다음에, 본 발명에 따라 생산된 TFT를 이용하여 본 발명자들에 의해 형성된 링 발진기들의 주파수 특성들에 대해 설명한다. 링 발진기는 MOS 구조를 갖는 인버터 회로들의 홀수 스테이지들이 링형으로 서로 접속되는 회로이며, 한 스테이지 인버터 회로 당 지연 시간을 결정하는데 이용된다. 실험들에 이용된 링 발진기들은 다음의 구조를 갖는다.
스테이지 수 : 9
TFT의 게이트 절연막 두께 : 30 nm 및 50 nm
TFT의 게이트 길이 : 0.6 ㎛
도 5는 전원 전압이 5V 일 때 스펙트럼 분석에 의해 링 발진기들의 발진 주파수들이 측정된 실험의 결과를 도시한 것이다. 도 5에서, 가로축은 전원 전압(VDD)을 나타내고, 세로축은 발진 주파수(fOSC)를 나타낸다. 도 5에서 알 수 있듯이, 30nm 두께의 게이트 절연막을 갖는 TFT가 이용될 때 1 GHz보다 높은 발진 주파수가 실현되었다.
도 6은 1.04 GHz의 발진 주파수가 얻어질 때의 스펙트럼 분석기의 출력 스펙트럼을 도시한 것이다. 가로축은 주파수(1 내지 1.1 GHz)를 나타내고, 세로축은 전압(출력 진폭)을 로그 단위로 나타낸다. 도 6에서 알 수 있듯이, 출력 스펙트럼은 약 1.04 GHz의 피크를 갖는다. 출력 스펙트럼의 꼬리는 도구의 해상도 때문이며 실험 결과에는 영향을 주지 않는다.
LSI회로들의 TEGs 중 하나인 시프트 레지스터가 실제로 생산되었으며, 그 동작 주파수가 검사되었다. 게이트 절연막의 두께가 30nm 이고, 게이트 길이가 0.6㎛ 이며, 전원 전압이 5V 이고, 스테이지들의 수가 50인 시프트 레지스터 회로에 의해 동작 주파수가 100 MHz인 출력 펄스들이 얻어졌다.
링 발진기와 시프트 레지스터에 대한 상기 놀라운 데이터는, 본 발명의 TFT의 성능이 단결정 실리콘을 이용하는 IGFET의 성능과 같거나 오히려 능가한다는 것을 나타낸다.
다음 데이터는 상기의 추정을 확인해 준다. 도 7은 가로축이 전원 전압(VDD)를 나타내고 세로축이 F/O(팬 아웃 비율)=1인 인버터들의 각 스테이지에 대한 지연 시간( pd)을 나타내는 그래프이다(1995년, Science Forum Corp., p. 108, Kenji Maeguchi 등의 "Revolution of Logic LSI Technology").
도 7의 다양한 곡선들(파선들로 표시)은 다양한 설계 규칙들에 의해 단결정 실리콘을 이용하는 IGFET에 의해 얻어진 데이터를 나타내며 소위 스케일링 규칙을 나타낸다.
도 7에 도시된 실곡선은, 전술된 링 발진기를 이용하여 얻어진 인버터의 지연 시간과 전원 전압 사이의 관계가 도 7에 적용될 때 얻어진다. 채널 길이가 0.6㎛ 이고, 게이트 절연막의 두께(tOX)가 30nm 인 TFT를 이용하여 생산된 인버터의 성능이, 채널 길이가 0.5㎛ 이고, 게이트 절연막의 두께(tOX)가 11nm 인 IGFET를 이용하여 생산된 인버터의 성능보다 우수하다는 사실에 주목한다.
이것은 본 발명에 따른 TFT의 성능이 IGFET의 성능보다 우수하다는 것을 명백하게 보여준다. 예컨대, 본 발명의 TFT의 게이트 절연막이 IGFET의 게이트 절연막보다 3배 또는 그 이상으로 형성되더라도, 본 발명의 TFT의 성능은 IGFET의 성능과 같거나 오히려 더 우수하다. 즉, 본 발명의 TFT는 등가의 성능들을 갖는 IGFET보다 더 높은 항복 전압을 갖는다고 할 수 있다.
또한, 스케일링 규칙에 따라 본 발명의 TFT를 제조함으로써 훨씬 더 우수한 성능을 실현하는 것이 가능하다. 예컨대, 스케일링 규칙에 기초하여, 0.2㎛ 규칙에 따라 생산된 링 발진기는 9 GHz의 동작 주파수를 달성할 것으로 기대된다(동작 주파수(f)는 채널 길이(L)의 제곱에 반비례하기 때문이다).
전술된 것처럼, 본 발명의 TFT는 우수한 특성들을 가지며, 그것을 이용하는 반도체 회로가 10GHz 또는 그 이상의 고속 동작을 수행할 수 있도록 하는 완전히 새로운 TFT임이 확인되었다.
실시예 2
제 1 실시예는 실리콘막을 반도체막으로 이용하는 경우에 관한 것이지만, SiXGe1-X(0<X<1; 바람직하게는 0.9≤X≤0.99)로 표현되는, 1 내지 10%의 게르마늄을 함유하는 실리콘막을 이용하는 것도 효과적이다.
그런 화합물 반도체막을 이용함으로써, n형 또는 p형 TFT가 제조될 때 문턱값 전압이 작아질 수 있다. 또한, 전계 효과 이동도가 증가될 수 있다.
실시예 3
제 1 실시예에서는 활성층에 불순물이 의도적으로 부가되지 않으므로 채널 형성 영역은 진성 또는 실질적으로 진성이다. "실질적으로 진성(substantially intrinsic)"이란 용어는 다음 조건들 중 하나를 만족시키는 상태를 의미한다. (1) 실리콘막의 활성화 에너지가 대역 갭의 약 1/2이다(즉, 페르미 레벨이 금지대역의 대략 중심에 위치한다), (2) 불순물 농도가 스핀 밀도보다 더 적다, (3) 불순물이 의도적으로 부가되지 않는다.
그러나, 본 발명에 따른 TFT를 제조할 때 공지된 채널 도핑 기술을 이용하는 것도 가능하다. 채널 도핑 기술은 적어도 채널 형성 영역에 불순물을 부가하여 문턱값 전압을 조절하는 기술이다.
본 발명에서는, 문턱값 전압이 원래 매우 낮으므로 불순물은 매우 낮은 농도로 부가될 수 있다. 부가된 불순물의 농도가 매우 낮아질 수 있다는 것은 문턱값 전압이 캐리어 이동도의 감소없이 제어될 수 있으므로 매우 바람직하다.
실시예 4
이 실시예는 할로겐 원소의 게터링 효과(제 1 실시예)에 추가하여 인 원소의 게터링 효과를 달성하는 경우에 관한 것이다. 이 실시예는 도 10a 내지 도 10e를 참조로 설명될 것이다.
먼저, 제 1 실시예의 할로겐 원소에 의해 게터링 공정에 대한 단계들이 실행되어 도 8c의 상태를 얻는다. 다음에 탄탈 또는 탄탈을 주성분으로 하는 재료로 이루어진 게이트 전극(11)이 형성된다.
다음에, 게이트 전극(11)의 표면을 양극화함으로써 양극 산화막(12)이 형성된다(도 10a 참조). 양극 산화막(12)은 보호막으로 기능한다.
다음에 게이트 전극(11)을 마스크로 이용한 드라이 에칭에 의해 게이트 절연막(808)이 에칭된다. 이 상태에서, 이온 주입에 의해 인 또는 비소를 부가함으로써 불순물 영역들(13 및 14)이 형성된다(도 10b 참조).
다음에, 두꺼운 실리콘 질화막이 형성된 후, 드라이 에칭에 의해 에칭백(etch back)이 수행되어 측벽들(15)을 형성한다. 그 후, 인 또는 비소 이온들을 다시 부가하여 소스 영역(16) 및 드레인 영역(17)이 형성된다(도 10c 참조).
인의 두 번째 부가는 측벽들(15) 아래 부분들에 영향을 주지 않으며, 따라서 이들 부분들은 소스 영역(16)과 드레인 영역(17)보다 저농도의 인을 포함하는 한 쌍의 저농도 불순물 영역들(18)이 된다. 게이트 전극(11) 아래 부분은 진성 또는 실질적으로 진성이거나 문턱값 전압 제어를 위해 극소량의 불순물을 함유하는 채널 형성 영역(19)이 될 수 있다.
상기 방식으로 도 10c의 상태가 얻어진 후, 제 1 실시예처럼 8 내지 24 시간(전형적으로, 12 시간)동안 450 내지 650℃(전형적으로, 600℃)에서 열처리가 수행된다.
이 열처리 단계는 인 원소에 의한 촉매 원소(이 실시예에서는 니켈)의 게터링을 위해 의도되는 것이지만, 이와 동시에, 불순물이 활성화되고 이온 주입시에 야기된 활성층의 손상이 복구된다.
이 단계에서, 열처리는 채널 형성 영역(19)에 잔존하는 니켈 원자들이 소스 및 드레인 영역들(16 및 17)로 이동되어 거기서 게터링되고 비활성화되도록 한다. 이런 식으로, 채널 형성 영역(19)에 잔존하는 니켈 원자들이 제거될 수 있다.
소스 및 드레인 영역들(16 및 17)은 그들이 전도성일 경우 전극들로 기능하므로, 이들 영역들의 니켈의 존재/부재는 전기적 특성들에 영향을 주지 않는다. 이것이 소스 및 드레인 영역들(16 및 17)이 게터링 사이트들로 이용될 수 있는 이유이다.
상기 방식으로 도 10d의 상태가 얻어진 후, 층간 절연막(20), 소스 전극(21), 드레인 전극(22)이 형성되어 도 10e에 도시된 박막 트랜지스터를 완성한다.
이 실시예에서, 게이트 전극은 탄탈로 이루어지지만, 전도성 결정 실리콘이 될 수도 있다. 또한, 저농도 불순물 영역들을 형성하는 방법은 이 실시예의 방법에 한정되지 않는다.
이 실시예의 가장 중요한 특징은 채널 형성 영역에 잔존하는 촉매 원소 원자들이 소스 및 드레인 영역으로 이동되어 거기서 게터링된다는 것이다. 이것은 인 또는 비소의 금속 원소 게터링 효과에 주목함으로써 착상되었다.
이 실시예는 n형 TFT의 경우에 관련된 것이다. p형 TFT의 경우에, 붕소 원소만으로는 게터링 효과가 달성되지 않으므로 소스 및 드레인 영역들에 인과 붕소 원소들을 모두 부가하는 것이 필요하다.
실시예 5
이 실시예는 본 발명이 제 1 실시예와 서로 다른 구조를 갖는 박막 트랜지스터에 적용되는 경우에 관한 것이다. 이 실시예는 도 11a 내지 도 11e를 참조로 설명될 것이다.
먼저, 게이트 전극(32)이 수정 기판(31)상에 형성된다. 게이트 전극(32)은 이후의 열산화 단계를 견딜 수 있도록 탄탈, 실리콘 등으로 이루어진 높은 열저항 전극이어야 한다.
다음에, 게이트 전극(32)을 덮도록 게이트 절연막(35)이 형성되고, 활성층이 될 50nm 두께의 비정질 실리콘막(34)이 그 위에 형성된다. 다음에, 개구를 갖는 마스크 절연막(35)이 제 1 실시예에서와 동일한 방식으로 형성된 후, 니켈 함유층(36)이 형성된다(도 11a 참조).
도 11a의 상태가 얻어진 후, 결정화를 위한 열처리가 수행되어 측면 성장 영역인 결정 실리콘막(37)을 얻는다(도 11b 참조).
다음에, 마스크 절연막(35)이 제거된 후, 할로겐 원소를 함유하는 분위기에서 열처리가 수행된다. 열처리 조건들은 제 1 실시예와 동일할 수 있다. 이 단계에서, 니켈 원자들이 게터링된다. 즉, 이들은 결정 실리콘막(37)으로부터 상기 분위기로 제거된다(도 11c 참조).
게터링 공정의 완료 후, 패터닝에 의해 측면 성장 영역만으로 구성된 활성층(38)이 형성되고, 그 위에 채널 스토퍼(channel stopper)(39)로서 실리콘 질화막이 형성된다(도 11d 참조).
도 11d의 상태가 얻어진 후, n형 전도형을 갖는 결정 실리콘막이 형성되고 난 후, 소스 영역(40) 및 드레인 영역(41)으로 패터닝된다. 또한, 소스 전극(42) 및 드레인 전극(43)이 형성된다.
마지막으로, 할로겐 분위기에서 전체 디바이스에 열처리가 가해져서 도 11e에 도시된 반전된 엇갈림 구조 TFT(inverted staggered structure TFT)가 완성된다. 이 실시예의 구조는 반전된 엇갈림 구조 TFT의 다양한 구조들 중 하나이며, 본 발명은 이 실시예의 구조에 제한되지 않는다. 또한, 본 발명은 다른 하부 게이트 TFT에도 적용될 수 있다.
실시예 6
본 실시예는 절연 표면을 갖는 기판 상에 본 발명이 TFT를 형성함으로써 화소 매트릭스 회로(pixel matrix circuit)와 주변 회로가 형성되는 경우에 관한 것이다. 이 실시예는 도 12a 내지 도 12d, 도 14a 내지 도 14c를 참조로 설명될 것이다. 이 실시예에서는, 구동기 회로 또는 논리 회로와 같은 주변 회로의 예(기본 회로)인 CMOS 회로가 형성된다.
먼저, 75nm 두께의 비정질 실리콘막(52)과 마스크 절연막(53)이 석영 기판(51)상에 형성되고, 스핀 코팅(spin coating)에 의해 니켈 함유층(54)이 형성된다 (도 12a 참조). 이들 단계들은 제 1 실시예에서와 동일하다.
다음에, 약 1 시간 동안 450℃에서 수소 제거가 수행된 후, 질소 분위기에서 8 시간동안 590℃에서 열처리가 수행되어 결정 영역들(55 내지 58) 즉, 니켈 부가 영역들(55 및 56) 및 측면 성장 영역들(57 및 58)(도 12b 참조)을 얻는다(도 12b 참조).
결정화를 위한 열처리가 완료된 후, 마스크 절연막(53)이 제거되고 패터닝이 수행되어 측면 성장 영역들(57 및 58)로부터만 섬형 반도체층들(활성층들)(59 내지 61)을 형성하도록 수행된다(도 12c 참조).
도면 부호들(59 내지 61)은, CMOS 회로를 구성하는 n형 TFT의 활성층, CMOS 회로를 구성하는 p형 TFT의 활성층, 화소 매트릭스 회로를 구성하는 n형 TFT(화소 TFT)의 활성층을 각각 표시한다.
활성층들(59 내지 61)의 형성 후, 그 위에 실리콘을 함유하는 절연막인 게이트 절연막(62)이 형성된다. 다음에, 제 1 실시예에서와 동일 조건하에서 촉매 원소 게터링 공정이 실행된다(도 12d 참조).
그 후, 알루미늄을 주성분으로 갖는 금속막(도시 안됨)이 형성되고 다음에 게이트 전극 개시 멤버들(63 내지 65)로 패터닝된다(도 13a 참조). 이 실시예에는, 2 wt%의 스칸듐을 함유하는 알루미늄막이 형성된다.
다음에, 제 1 실시예에서와 동일한 방식으로 공보 제 7-135318에 설명된 기술에 의해 다공성 양극 산화막들(66 내지 68), 비다공성 양극 산화막들(69 내지 71) 및 게이트 전극들(72 내지 74)이 형성된다(도 13b 참조).
도 13b의 상태가 달성된 후, 게이트 절연막(62)은 게이트 전극들(72 내지 74) 및 다공성 양극 산화막들(66 내지 68)을 마스크로 이용하여 에칭된다. 다음에, 다공성 양극 산화막들(66 내지 68)이 제거되어 도 13c의 상태를 얻는다. 도 13c에서, 도면 부호들(75 내지 77)은 처리후의 게이트 절연막들을 나타낸다.
다음에, 제 1 실시예에서와 동일한 방식으로 n형 전도형의 부여를 위한 불순물 이온들이 두 단계들로 부가된다. 높은 가속 전압에서 수행되는 제 1 불순물 부가에 의해 n_ 영역들이 형성되고, 낮은 가속 전압에서 수행되는 제 2 불순물 부가에 의해 n+ 영역들이 형성된다.
상기 단계의 실행 결과, CMOS 회로를 구성하는 n형 TFT의 소스 영역(78), 드레인 영역(79), 저농도 불순물 영역들(80) 및, 채널 형성 영역(81)이 형성된다. 또한, 화소 TFT의 n형 TFT의 소스 영역(82), 드레인 영역(83), 저농도 불순물 영역들(84) 및, 채널 형성 영역(85)이 규정된다(도 13d 참조).
도 13d의 상태에서, CMOS 회로를 구성하는 p형 TFT의 활성층은 n형 TFT의 활성층과 동일 구조이다.
다음에, n형 TFTs를 덮도록 레지스트 마스크(86)가 형성된 후, p형 전도형을 부여하는 불순물 이온들(이 실시예에서는 붕소 이온)이 부가된다.
이 단계는 전술된 불순물 부가 단계의 경우에서와 같이 두 단계들로 수행된다. 그러나, n형에서 p형으로의 전도형 반전이 필요하므로, B(붕소) 이온들은 상기 불순물 부가 단계에서의 P 이온들의 농도보다 몇 배 더 높은 농도로 부가된다.
이렇게 해서, CMOS 회로를 구성하는 p형 TFT의 소스 영역(87), 드레인 영역(88), 저농도 불순물 영역들(89) 및, 채널 형성 영역(90)이 형성된다(도 14a 참조.)
상기 방식으로 활성층들이 완료된 후, 용광로 어닐링, 레이저 어닐링, 램프 어닐링 등의 조합에 의해 불순물 이온들이 활성화된다. 동시에, 불순물 부가 단계들에서 유발된 활성층의 손상이 복구된다.
다음에, 실리콘 산화막과 실리콘 질화막의 다층막이 층간 절연막(91)으로 형성된다. 접촉홀들이 형성된 후, 소스 전극들(92 내지 94) 및 드레인 전극들(95 및 96)이 형성된다. 이렇게 해서, 도 14b의 상태가 얻어진다.
이 실시예에서, 화소 TFT의 드레인 전극(96)은 보조 커패시터의 하부 전극으로 이용될 것이다. 따라서, 드레인 전극(96)은 그 목적에 적합한 모양이 되어야 한다.
다음에, 실리콘 질화막(97)이 10 내지 50 nm 두께로 형성되고, 그 위에 보조 커패시터를 형성하는 커패시터 전극(98)이 100nm 두께로 형성된다. 이 실시예에서는 티타늄막이 커패시터 전극(98)으로 이용되고, 보조 커패시터는 커패시터 전극(98)과 드레인 전극(96) 사이에서 형성된다.
실리콘 질화막(97)은 큰 상대 유전율을 가지므로 유전체로서 이용하기에 적합하다. 티타늄막 대신, 알루미늄막, 크롬막 등이 커패시터 전극(98)으로 이용될 수도 있다.
이 실시예는 반사형 액정 디스플레이 디바이스의 액티브 매트릭스 기판(TFT-쪽 기판)을 생산하는 경우에 관한 것이므로, 전송형 액정 디스플레이 디바이스(reflection-type liquid crystal display device)의 경우와 대조적으로, 나중에 형성될 화소 전극 아래 부분은 (개구율을 고려할 필요 없이) 자유롭게 이용될 수 있다. 이것이 상기 보조 커패시터가 형성될 수 있는 이유이다.
다음에, 제 2 층간 절연막(99)으로서 유기 수지막이 0.5 내지 3㎛ 두께로 형성된다. 층간 절연막(99)상에는 전도성 막이 형성된 후, 화소 전극(100)으로 패터닝된다. 이 실시예는 반사형 디바이스에 관한 것이므로, 화소 전극(100)을 구성하는 전도막은 화소 전극(100)에 반사막의 기능을 제공하기 위해 알루미늄을 주성분으로 하는 재료로 구성된다.
다음에 수소 분위기에서 1 내지 2 시간동안 350℃에서 전체 기판을 가열하여 전체 디바이스를 수소 처리함으로써, 막들(특히, 활성층들)에서의 결합손들이 보상된다. 상기 단계들의 결과, 동일 기판 상에 CMOS 회로 및 화소 매트릭스 회로가 생산된다.
실시예 7
이 실시예는 제 6 실시예와 다른 TFT 구조들이 이용되는 경우에 관한 것이다. 먼저, 도 15a는 저농도 불순물 영역들을 형성하기 위해 측벽들이 이용되는 경우를 도시한 것이다.
이 경우, 도 13a의 상태에서 비다공성 양극 산화막들이 형성되고, 게이트 전극들 및 양극 산화막들을 마스크로 이용하여 게이트 절연막이 에칭된다. 이 상태에서, 불순물이 부가되어 n_ 및 p_ 영역들을 형성한다.
다음에, 에칭백에 의해 측벽들(1001 내지 1003)이 형성된 후, 불순물이 부가되어 n+ 및 p+ 영역들을 형성한다. 이 단계의 결과, 측벽들(1001 내지 1003) 아래에는 저농도 불순물 영역들(n_ 및 p_ 영역들)이 형성된다.
또한, 도 15a의 구성에서, 공지된 규화물 기술을 이용하여 금속 규화물막(1004 내지 1006)이 형성된다. 규화될 금속의 예로는 티타늄, 탄탈, 텅스텐, 및 몰리브덴이 있다.
한편, 도 15의 구성은 게이트 전극들(1007 내지 1009)이 한가지 전도형이 부여된 결정 실리콘막이라는 특징을 갖는다. 보통 n형 전도형이 부여되지만, n형 TFT와 p형 TFT에 서로 다른 전도형들이 부여되는 이중 게이트 TFTs가 형성될 수도 있다.
규화물 구조는 도 15b의 구성에도 이용된다. 이 경우, 금속 규화물막들(1010 내지 1012)은 각각의 게이트 전극들(1007 내지 1009)상에도 형성된다.
이 실시예의 구조들은 높은 동작 속도를 갖는 TFTs를 제공하기에 적합하도록 설계된다. 특히, 규화물 구조는 수 기가헤르츠 정도의 높은 동작 주파수를 실현하는데 매우 효과적이다.
실시예 8
이 실시예는 보조 커패시터가 제 6 실시예와 서로 다른 구조를 갖는 경우들 에 관한 것이다.
먼저, 도 16a의 경우에서, 필요한 면적보다 넓어지도록 활성층의 드레인 영역(1020)이 형성되고, 그 드레인 영역(1020)의 부분이 보조 커패시터의 하부 전극으로 이용된다. 이 경우, 게이트 절연막(1021)은 드레인 영역(1020)상에 존재하고, 그 위에 커패시터 전극(1022)이 형성된다. 커패시터 전극(1022)은 게이트 전극들과 동일한 재료로 이루어진다.
보조 커패시터를 형성하는데 이용되는 드레인 영역(1020)의 부분은 그 부분에 불순물을 부가함으로써 미리 전도성이 될 수도 있다. 대안적으로, 정전압이 커패시터 전극(1022)에 인가될 때 형성되는 반전층이 이용될 수도 있다.
반사형 액정 디스플레이 디바이스는 도 16a의 경우에서 형성되므로, 보조 커패시터는 화소 전극의 뒤쪽상의 부분을 충분히 이용하여 형성될 수 있으며, 이것은 큰 커패시턴스가 확보될 수 있도록 한다. 도 16a의 구조는 전송형 액정 디스플레이 디바이스에도 적용될 수 있지만, 그 경우, 보조 커패시터가 차지한 면적이 너무 클 경우 개구율이 감소되므로 주의가 요구된다.
한편, 도 16b는 전송형 액정 디스플레이 디바이스를 형성하는 경우를 도시한것이다. 도 16b의 구조에는, 드레인 전극(1023)이 보조 커패시터의 하부 전극으로 이용되고, 그 위에 실리콘 질화막(1024) 및 블랙 마스크(1025)가 형성된다. 보조 커패시터는 드레인 전극(1023)과 블랙 마스크(1025) 사이에 형성된다.
전술된 것처럼, 도 16b의 구조는 블랙 마스크(1025)가 보조 커패시터의 상부 전극으로도 기능한다는 특징을 갖는다.
전송형 디바이스이기 때문에, 화소 전극(1026)은 투명 전도막(예컨대 ITO 막)이다.
도 16b의 구조에서, TFT 상에서 큰 면적을 차지하는 경향이 있는 보조 커패시터의 형성에 의해 개구율이 증가될 수 있다. 또한, 큰 상대 유전율을 갖는 실리콘 질화막이 25nm의 얇은 두께로 이용될 수 있으므로, 작은 면적에서 매우 큰 커패시턴스가 확보될 수 있다.
실시예 9
이 실시예는 본 발명을 이용하여 액정 패널이 형성되는 경우에 관한 것이다. 도 17은 액티브 매트릭스 액정 패널의 단순화된 단면도이다. 구동기 회로 또는 논리 회로가 형성될 영역에 CMOS 회로가 형성되고, 화소 매트릭스 회로가 형성될 영역에 화소 TFT가 형성된다.
CMOS 회로 및 화소 매트릭스 회로의 구성(TFT 구조)은 제 6 내지 제 8 실시예들에서 이미 설명되었으므로, 이 실시예에서는 필요한 사항들만이 설명될 것이다.
먼저, 제 6 실시예의 제조 단계들에 의해 도 14c의 상태가 얻어진다. 필요하다면, 본 발명을 실시하는 자에 의해, 다중 게이트 픽셀 TFT를 이용하는 것과 같은 변형이 이루어질 수 있다.
다음에, 액티브 매트릭스 기판쪽 상에 이루어져야할 필요한 준비로서 배향막(1030)이 형성된다.
다음에, 유리 기판(1031), 투명 전도막(1032) 및 배향막(1033)으로 구성된 대향 기판이 준비된다. 필요할 경우, 대향 기판측 상에 블랙 마스크 또는 칼라 필터들이 형성된다. 이들은 이 실시예에서는 생략된다.
이렇게 준비된 액티브 매트릭스 기판 및 대향 기판은 공지된 셀 조립 단계에 의해 서로 결합된다. 액정 재료(1034)는 두 기판들 사이의 공간으로 밀봉되어 도 17에 도시된 액정 패널을 완성한다.
액정 재료(1034)의 종류는 액정 동작 모드(ECB 모드, 게스트-호스트 모드 등등)에 따라 자유롭게 선택될 수 있다.
도 18은 도 14c에 도시된 액티브 매트릭스 기판의 외관을 단순화하여 도시한것이다. 도 18에서, 도면 부호(1040)는 석영 기판을 나타내고, 도면 부호(1041)는 화소 매트릭스 회로를, 도면 부호(1042)는 소스 구동기 회로를, 도면 부호(1043)는 게이트 구동기 회로를, 및 도면 부호(1044)는 논리 회로를 나타낸다.
넓은 의미에서, 논리 회로(1044)는 TFT로 구성되는 모든 종류의 논리 회로들을 포함하지만, 이 실시예에서는 종래 화소 매트릭스 회로 및 구동기 회로라 칭하는 회로와 구별되며 다른 신호 처리 회로들(메모리, D/A 변환기, 펄스 발생기 등)을 포함한다.
이렇게 생산된 액정 패널에는 외부 단말기들인 FPC(flexible print circuit) 단말기가 부착된다. 주로 액정 모듈이라 칭하는 것은 FPC 단말기들이 부착된 액정 패널이다.
실시예 10
제 9 실시예에서 설명된 액정 디스플레이 디바이스 외에, 본 발명에 따라, 액티브 매트릭스 EL(electro luminescence) 디스플레이 디바이스와 EC(electro chromic)와 같은 다른 전기 광학 디바이스들이 형성될 수 있다.
실시예 11
이 실시예에서는, 본 발명에 따른 전기 광학 디바이스를 이용하는 전자 디바이스들(응용 제품들)의 예가 도 19a 내지 도 19f를 참조로 설명될 것이다. 본 발명을 이용하는 응용 제품들의 예로는 비디오 카메라, 스틸 카메라, 프로젝터, 헤드 장착 디스플레이(head-mounted display), 차량 항법 시스템, 개인용 컴퓨터 및 휴대용 정보 단말기들(이동식 컴퓨터, 셀룰러 전화기 등)이 있다.
도 19a는 본체(2001), 음성 출력부(2002), 음성 입력부(2003), 디스플레이 디바이스(2004), 조작 스위치들(2005) 및 안테나(2006)로 구성된 셀룰러 전화기를 도시한 것이다. 본 발명은 디스플레이 디바이스(2004)에 적용될 수 있다.
도 19b는 본체(2101), 디스플레이 디바이스(2102), 음향 입력부(2103), 조작 스위치들(2104), 배터리(2105) 및 영상 입력부(2106)로 구성된 비디오 카메라를 도시한 것이다. 본 발명은 디스플레이 디바이스(2102)에 적용될 수 있다.
도 19c는 본체(2201), 카메라부(2202), 영상 수신부(2203), 조작 스위치(2204) 및 디스플레이 디바이스(2205)로 구성된 이동식 컴퓨터를 도시한 것이다. 본 발명은 디스플레이 디바이스(2205)에 적용될 수 있다.
도 19d는 본체(2301), 디스플레이 디바이스(2302) 및 밴드부(2303)로 구성된 헤드 장착 디스플레이를 도시한 것이다. 본 발명은 디스플레이 디바이스(2302)에 적용될 수 있다.
도 19e는 본체(2401), 광원(2402), 디스플레이 디바이스(2403), 편광빔 스플리터(2404), 반사경들(2405 및 2406) 및 스크린(2407)으로 구성된 후방 프로젝터(rear projector)를 도시한 것이다. 본 발명은 디스플레이 디바이스(2403)에 적용될 수 있다.
도 19f는 본체(2501), 광원(2502), 디스플레이 디바이스(2503), 광 시스템(2504) 및 스크린(2505)으로 구성된 전방 프로젝터(front projector)를 도시한 것이다. 본 발명은 디스플레이 디바이스(2503)에 적용될 수 있다.
전술된 것처럼, 본 발명은 응용 범위가 매우 넓으며, 모든 분야의 디스플레이 매체들에 적용될 수 있다. 또한, 본 발명의 TFT는 ICs 및 LSIs와 같은 반도체 회로를 형성하는 데에도 이용될 수 있으므로, 본 발명은 그런 반도체 회로를 요구하는 임의의 용도의 제품에 적용될 수 있다.
본 발명은 단결정 반도체와 대략 동일한 결정성을 갖는 반도체 박막의 형성을 가능케 하며, 그런 반도체 박막을 이용함으로써, 단결정 상에 형성된 IGFET(MOSFET)의 성능과 동일하거나 오히려 우수한 고성능을 나타내는 TFT의 실현을 가능하게 한다.
상기 유형의 TFT를 이용하여 형성되는 반도체 회로 및 전기 광학 디바이스와, 그런 반도체 회로 또는 전기 광학 디바이스를 포함하는 전자 디바이스는 매우 높은 성능을 가지며, 기능, 휴대성, 신뢰성에서 훨씬 우수한 제품이다.
도 1a 및 도 1b는 반도체막들의 확대된 결정 입자들의 HR-TEM 사진들.
도 2a 내지 도 2c는 결정의 방향 관계들을 개략적으로 도시한 도면.
도 3a 내지 도 3c는 전자빔 회절 패턴을 각각 도시한 사진들 및 개략도.
도 4는 박막 트랜지스터의 전기 특성을 도시한 그래프.
도 5는 링 발진기들의 주파수 특성들을 도시한 그래프.
도 6은 링 발진기의 출력 스펙트럼을 도시한 사진.
도 7은 스케일링 규칙을 도시한 그래프.
도 8a 내지 도 8e 및 도 9a 내지 9d는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조 공정을 도시하는 도면.
도 10a 내지 도 10e는 본 발명의 제 4 실시예에 따른 박막 트랜지스터의 제조 공정을 도시한 도면.
도 11a 내지 도 11e는 본 발명의 제 5 실시예에 따른 박막 트랜지스터의 제조 공정을 도시한 도면.
도 12a 내지 도 12d, 도 13a 내지 도 13d, 및 도 14a 내지 도 14c는 본 발명의 제 6 실시예에 따른 액티브 매트릭스 기판(active matrix substrate)의 제조 공정을 도시하는 도면.
도 15a 및 도 15b는 본 발명의 제 7 실시예에 따른 액티브 매트릭스 기판들의 구성들을 도시한 도면.
도 16a 및 도 16b는 본 발명의 제 8 실시예에 따른 액티브 매트릭스 기판들의 구성들을 도시한 도면.
도 17은 본 발명의 제 9 실시예에 따른 액정 디바이스를 도시한 단면도.
도 18은 제 9 실시예에 따른 액티브 매트릭스 기판의 사시도.
도 19a 내지 도 19f는 본 발명의 제 11 실시예에 따른 전자 디바이스(응용 제품들)의 예들을 도시한 도면.
도 20은 결정 성장의 진행 방법을 도시한 도면.
도 21a 및 도 21b는 결정 실리콘막들의 결정 입자들을 도시한 TEM 사진들.
도 22a 내지 도 22c는 결함들의 발생 및 소멸에 관한 모델을 도시한 도면.
도 23은 C, N 및 O의 농도 프로파일(profile)을 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
11, 32 : 게이트 전극 15 : 측벽
38 : 활성층(active layer) 57, 58 : 측면 성장 영역
81, 85 : 채널 형성 영역 801 : 석영 기판
805 : 니켈 부가 영역 809 : 전극 개시 멤버
821 : 소스 전극 1034 : 액정 재료

Claims (20)

  1. 복수의 막대형 또는 편평 막대형 결정들의 집합체인 반도체 박막에 있어서,
    표면 방위가 {110} 방위와 대략 같고,
    거의 모든 결정 격자들이 임의의 결정 경계에서 연속성을 갖는 반도체 박막.
  2. 복수의 막대형 또는 편평 막대형 결정들의 집합체인 반도체 박막에 있어서,
    표면 방위가 {110} 방위와 대략 같고,
    서로 다른 결정 입자들의 임의의 입계(grain boundary)를 가로지르는 것으로 검출되는 거의 모든 격자 무늬들이 직선으로 연장되고 상기 입계에서 연속적인, 반도체 박막.
  3. 복수의 막대형 또는 편평 막대형 결정들의 집합체인 반도체 박막에 있어서,
    {110} 방위 비율이 0.9 또는 그 이상이고,
    거의 모든 결정 격자들이 임의의 결정 경계에서 연속성을 갖는 반도체 박막.
  4. 복수의 막대형 또는 편평 막대형 결정들의 집합체인 반도체 박막에 있어서,
    {110} 방위 비율이 0.9 또는 그 이상이고,
    서로 다른 결정 입자들의 임의의 입계를 가로지르는 것으로 검출되는 거의 모든 격자 무늬들이 직선으로 연장되고 상기 입계에서 연속인 반도체 박막.
  5. 적어도 채널 형성 영역이 복수의 막대형 또는 편평 막대형 결정들의 집합체인 반도체 박막으로 구성되는 절연 게이트 반도체 디바이스에 있어서,
    상기 반도체 박막의 표면 방위가 {110} 방위와 대략 같고,
    상기 반도체 박막의 거의 모든 결정 격자들이 임의의 결정 경계에서 연속성을 갖는 절연 게이트 반도체 디바이스.
  6. 제 1, 2, 3, 및 4 항 중 어는 한 항에 있어서,
    상기 반도체 박막의 전자빔 회절 패턴은 상기 {110} 방위로 인해 특정한 규칙성을 갖는, 절연 게이트 반도체 디바이스.
  7. 제 1, 2, 3 및 4 항 중 어는 한 항에 있어서,
    상기 막대형 또는 편평 막대형 결정들 중 어느 하나는 {111} 평면과 대략 같은 헤드 표면으로 대략 <111> 축 방향으로 진행된 결정 성장에 의해 형성되어 있는, 절연 게이트 반도체 디바이스.
  8. 제 1, 2, 3 및 4 항 중 어느 한 항에 있어서,
    상기 막대형 또는 편평 막대형 결정들은 특정한 방향성을 갖고 서로 거의 평행하게 배열되는, 절연 게이트 반도체 디바이스.
  9. 제 1, 2, 3 및 4 항 중 어느 한 항에 있어서,
    상기 반도체 박막에서의 C, N, O 및 S 각각의 농도는 5× 1018 atoms/cm3 보다 작은, 절연 게이트 반도체 디바이스.
  10. 제 1, 2, 3 및 4 항 중 어느 한 항에 있어서,
    상기 반도체 박막은 Ni, Co, Fe, Pd, Pt, Cu, Au 및 Ge로 구성된 그룹으로부터 선택된 하나 이상의 원소들을 포함하는, 절연 게이트 반도체 디바이스.
  11. 제 1, 2, 3 및 4 항 중 어느 한 항에 있어서,
    상기 반도체 박막은 실리콘 또는 실리콘을 주성분으로 갖는 화합물로 이루어지는, 절연 게이트 반도체 디바이스.
  12. 적어도 채널 형성 영역이 복수의 막대형 또는 편평 막대형 결정들의 집합체인 반도체 박막으로 구성되는 절연 게이트 반도체 디바이스에 있어서,
    상기 반도체 박막의 표면 방위가 {110} 방위와 대략 같고,
    서로 다른 결정 입자들의 임의의 입계를 가로지르는 것으로 검출되는 상기 반도체 박막의 거의 모든 입자 무늬들이 직선으로 연장되고 상기 입계에서 연속적인, 절연 게이트 반도체 디바이스.
  13. 적어도 채널 형성 영역이 복수의 막대형 또는 편평 막대형 결정들의 집합체인 반도체 박막으로 구성되는 절연 게이트 반도체 디바이스에 있어서,
    상기 반도체 박막의 {110} 방위 비율이 0.9 또는 그 이상이고,
    상기 반도체 박막의 거의 모든 결정 격자들이 임의의 결정 경계에서 연속성을 갖는 절연 게이트 반도체 디바이스.
  14. 적어도 채널 형성 영역이 복수의 막대형 또는 편평 막대형 결정들의 집합체인 반도체 박막으로 구성되는 절연 게이트 반도체 디바이스에 있어서,
    상기 반도체 박막의 {110} 방위 비율이 0.9 또는 그 이상이고,
    서로 다른 결정 입자들의 임의의 입계를 가로지르는 것으로 검출되는 상기 반도체 박막의 거의 모든 입자 무늬들이 직선으로 연장되고 상기 입계에서 연속적인, 절연 게이트 반도체 디바이스.
  15. 제 5 항에 있어서,
    상기 반도체 박막의 전자빔 회절 패턴은 상기 {110} 방위로 인해 특정한 규칙성을 갖는, 절연 게이트 반도체 디바이스.
  16. 제 5 항에 있어서,
    상기 막대형 또는 편평 막대형 결정들 중 어느 하나는 {111} 평면과 대략 같은 헤드 표면으로 대략 <111> 축 방향으로 진행된 결정 성장에 의해 형성되는, 절연 게이트 반도체 디바이스.
  17. 제 5 항에 있어서,
    상기 막대형 또는 편평 막대형 결정들은 특정한 방향성을 갖고 서로 거의 평행하게 배열되는, 절연 게이트 반도체 디바이스.
  18. 제 5 항에 있어서,
    상기 반도체 박막에서의 C, N, O 및 S 각각의 농도는 5× 1018 atoms/cm3 보다 작은, 절연 게이트 반도체 디바이스.
  19. 제 5 항에 있어서,
    상기 반도체 박막은 Ni, Co, Fe, Pd, Pt, Cu, Au 및 Ge로 구성된 그룹으로부터 선택된 하나 이상의 원소들을 포함하는, 절연 게이트 반도체 디바이스.
  20. 제 5 항에 있어서,
    상기 반도체 박막은 실리콘 또는 실리콘을 주성분으로 갖는 화합물로 이루어지는, 절연 게이트 반도체 디바이스.
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