317050 A7 經濟部中夬橾準局身工消費合作社印袈 B7 五、發明説明（1 ) 本發明大體上是有關一可如鎖相迴路般操作的半導體 積體電路，且尤其是有_一可如一能產生非常穩定的高頻 訊號之鎖相迴路般操作的半導體積體電路。 本發明也針對可如一使用鎖相迴路的時脈恢復電路般 操作的半導體積體電路。 第1圖顯示一習知技藝之使用一鎖相迴路(PLL)之半導 體積體電路的第一結構範例。一半導體積體電路9A由一振 盪器3、一除法器4、一相位比較器1(也稱爲相位偵測器）， 及一迴路濾波器2所構成° 振盪器3產生一振盪輸出訊號3a，其頻率是輸入資料lb 的η倍且由一振盪頻率控制訊號2a所控制。在除法器4中振 .盪輸出訊號3a的頻率被除以n(n爲除率，η=1，2,3，....）以 產生一被除訊號4a。 相位比較器1比較被除訊號4a與輸入資料lb，且根據其 等頻率之差輸出一相位比較訊號la 〇迴路濾波器2積分相位 比較訊號la且將期換爲振盪頻率控制訊號2a 〇 這方法中，在使用於半導體積體電路9A內的PLL電路中 ，其中振盪輸出訊號3a經過除法器4迴授到相位比較器4， 形成一迴授纖。 第2圖顯示一習知技藝之使用一鎖相迴路(PLL)之半導 體積體電路的第二結構範例。第3圖顯示第2圖所示之習知 技藝之一半導體積體電路的第二結構範例的一時序圖。在 如第2圖所示的一半導體積體電路9C中，除了半導體積體電 路9A的PLL電路，也提供一再計時方塊9B，因此，半導體積 (請先閱讀背面項再填寫本頁) 丨裝· 、11 線 本紙張·尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央揉準局貝工消费合作社印装 317050 A7 _______B7___— 五、發明説明（2 ) 體電路9(：也可像一計時恢復電路般操作。再計時方塊9B從 根據振盪器3的振還輸出訊號3a(恢復時脈)的輸出資料1 a產 生再計時麵6a 〇 再計時方塊9B由一脈波產生電路5、一再計時電路6、 及一延遲電路7所構成。如第3圖所示，脈波產生電路5偵測 輸入資料lb的一暫態時序，因而產生一由暫態時序所激發 之偵測脈波訊號5a。延遲電路7延遲振盪器3的振盪輸出訊 號3a，且傳送延遲資料7a到再計時電路6。再計時電路6執 行一再計時操作，且從根據延遲資料7a的輸出資料lb產生 再計時觀6a。 PLL電路提供做爲一脈波產生電路5與延遲電路7間的迴 授迴路，如此的操作使得振邊輸出訊號3a的波緣被置於偵 測脈波訊號5a之其中一個脈波的中央。 不過，在前述之習知技藝之半導體積體電路9A ' 9B中 有下列的問題。 在第1圖所示半導體積體電路9A中，當高頻振盪訊號是 藉由乘以低頻輸入資料lb而產生，則當乘率(等於除率η)太 大時，PLL的操作變得不穩定。結果，有一個問題是，在一 大的除率下要產生具有非常穩定頻率的振盪輸出訊號是困 難的。 例如，當振遷輸出訊號3a及輸入資料lb的頻率分別爲 100MHz與1MHz(換句話即是，除率是100)，則於振盪器3操 作產生100個脈波之時只有輸入資料lb的一個脈波被加於相 位比較器1上。 (請先閲讀背面之注意事項再填寫本育) .裝·
、1T 線 本纸張尺度適用中國國家棣準（CNS ) Α4規格（210X297公釐） A7 B7 經濟部中央揉準局貝工消费合作社印褽 五、發明説明（3 ) 因此，在輸入資料lb與振盪輸出訊號3a間未執行〜足 夠數量的相位比較操作，因此，PLL操作變的不穩定。結果 ，在振盪輸出訊號3a與一經由輸入資料lb乘上除率η所獲得 之期望頻率間可能發生一頻率位移。因此，無法獲得〜高 穩定度的振盪輸出訊號3a。 另一方面，在第2圖所示之半導體積體電路9C中，輸入 資料lb不是一規則的交流訊號，基本上是隨機變化的比如 檢波訊號。因此，與傳統的PLL電路相比傳送到振遷器3的 —個振盪器頻率控制訊號減少了 (連續的資料被送至相位比 較器當成參考訊號）。因此，有一個問題是一在計時恢復電 路中的PLL電路的操作變的不穩定，且一錯誤可能發生在^； 計時資料6a中。 再則’在再計時方塊9B中，延遲電路7延遲振邊輸出訊 號3a使得振盪輸出訊號3a的波緣被位於偵測脈波訊號5a的 一個脈波的中央。不過，延遲電路7所造成之延遲時間容离 受到外在溫度、操作電源的變動、以及製造散漫等因素所 影響。結果，有一個問題是一錯誤可能發生在再計時資料 6a中。 提供一可如一鎖相迴路(PLL)般操作的半導體積體 是本發明的一個目的。在半導體積體電路中，即使，在PLL 中，產生一根據低頻輸入資料的高頻振盪輸出訊號需要— 大的除率，也可產生一非常穩定的髙頻振邀輸出訊號。 提供一可如使用PLL的一時脈恢復電路般操作的半導體 積體電路是本發明的另一個目的。在半導體積體電路中， •~\請先聞tl背面之注意事項再填窝本頁』 裳· -訂 球 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X29?公釐） 317050 經濟部中央揉準局貝工消费合作社印製 A7 B7 五、發明説明（4 ) 時脈恢復電路對輸入資料的隨機變化可以達成一穩定的操 作。 再則，時脈恢復電路可以防止受到來自外在溫度、操 作電源的變動、以及製造散漫等因素的影響。因此，PLL的 一振盪輸出訊號的波緣基本上可被正確地位在根據輸入資 料所產生之一偵測脈波訊號的一個資料脈波的中間。結果 可產生不會造成誤差的再計時資料。 這能使前述之缺點消除。 前述之各目的可藉由可產生一根據輸入訊號的一穩定 振盪訊號的一半導體積體電路來達成，這電路包括：一多 數個串聯的單元電路，每一個單元電路至少具有一振盪器 ，一除法器，及一至少由一鎖相迴路的一部份所構成的相 位比較器：其中後一個單元電路的振還輸出訊號之頻率大 於前一個單元電路的振盪輸出訊號之頻率。 前述之各目的也可藉由前面提到的半導體積體電路來 達成，其中每一個單元電路包含有一迴路減波器，且後一 個單元電路內的迴路濾波器所產生的一振簠頻率控制訊號 .大於前一個單元電路內的迴路減波器所產生的振盪頻率控 制訊號。 前述之各目的也可藉由前面提到的半導體積體電路來 達成，其中後一個單元電路內的振盪器比前一個單元電路 的振盪器具有一較大的可變頻率範圍。 根據前所討論之各半導體積體電路的其中一個，即使 爲了在使用PLL的半導體積體電路中產生一根據輸入訊號的 (請先閲讀背面之注意事項再填寫本頁) .裝. 訂 -線 本紙伕尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央揉準局員工消费合作社印製 A7 B7 五、發明説明（5 ) 穩定的振盪訊號而需要一較大的總乘率，在經由提供一多 數個串聯的單元電路後，較大的總乘率可以在PLL中被分爲 多個小除率。因此，提供給振盪器的控制數據增加，且， 因此，可產生一非常穩定的高頻振盪輸出訊號。 前述之各目的也可藉由前面提到的半導體積體電路來 達成，更包含有用來將每個單元電路相互電氣隔離的各隔 離區域° 根據前所討論之半導體積體電路，位於各PLL的區域間 ，提供用以將PLL迴路相互電氣隔離的隔離區域。因此，可 降低由這些PLL的振盡器所造成的電磁中斷。結果，在半導 體稹體電路中，可產生一更爲穩定的高頻振盪輸出訊號。 前述之各目的也可藉由前面提到的半導體積體電路來 達成，更包含有一每一個單元電路專用的電源。 根據前所討論之半導體積體電路，電源係分別提供。 因此，可降低由這些PLL的振盪器所造成的電磁中斷。結果 ’在半導體積體電路中，可產生一更爲穩定的髙頻振盪輸 出訊號。 前述之各目的也可藉由前面提到的半導體積體電路來 達成，其中那些單元電路中的至少一個電路包含有：至少 一個差動輸出電路及一差動接收電路；其中：差動輸出電 路與振逢器的一輸出埠耦接，且變換振盪器的振遢輸出訊 號爲一傳送到後一個單元電路的差動振遙輸出訊號；及差 動接收電路與一相位比較器的一輸入库親接，接收從前一 個單元電路內的差動輸出電路所傳送之差動振盪輸出訊號 本紙呆尺度適用中國國家榡準（CNS ) a4规格（210X297公釐） I-------《I裝------^-----C線 -' (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局工消费合作杜印製 A7 _ B7_ 五、發明説明（6 ) ，且變換差動願輸出訊號爲一相位比較器的輸入訊號。 根據前所討論之半導體積體電路’單元電路間使用一 差動傳輸。因此’可降低在這些單元電路間所造成的電磁 中斷，且可防止單元電路間的一訊號等級的錯誤結合。結 果，在半導體積體電路中’可產生一更爲穩定的高頻振盪 輸出訊號。 前述之各目的也可藉由前面提到的半導體積體電路來 達成’其中至少由其中一個單元電路所提供的除法器包含 有一小於振盪輸出訊號頻率對相位比較器的輸入訊號頻率 之比的除率。 根據前所討論之半導體積體電路，除法器的除率η被設 定爲小於一傳統値。所以，可降低在相位比較器中之控制 範圍的縮減。因此，即使在使用PLL的半導體積體電路中產 生穩定的輸出訊號需要一大的乘率，也可從半導體積體電 路上獲得一非常穩定的高頻振盪輸出訊號。 前述之各目的也可藉由一半導體積體電路來達成，此 半導體積體電路包含有一至少由一鎖相迴路的一個部份所 構成且可如一時脈恢復電路般操作產生一根據輸入資料的 同步振盪訊號的單元電路，及一利用來自輸入資料的振盪 輸出訊號產生恢復資料的再計時元件，這單元電路包含有 :一當輸入資料之一傳送速率被改變爲Μ*〇η/η)時所產生的 一振邀輸出訊號的振盪頻率大體上被改變爲M* (m/ η)的振盪 器，其中Μ是一已知頻率，而m、η爲卜2、3.…；及一相 位比較器；其中產生於振盪器中的振盪輸出訊號被送到相 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） ---------^ '装-------訂--------《银 * Ζ (請先閲讀背面之注意事項再填寫本頁) A7 317050 B7 五、發明説明（7 ) 位比較器而不經過一除法器且直接與輸入資料比較。 根據前所討論之半導體積體電路，振盪輸出訊號被迴 授至相位比較器而不經過除法器，且總是直接與輸入資料 做比較。因此，較之包含除法器與僅產生一個頻帶的傳統 式PLL迴路，可提高相位比較器所產生的一控制數據度。結 果，可防止一誤差在再計時(恢復)資料中造成。 前述之各目的也可藉由前面提到的半導體積體電路來 達成，其中振盪器包含有：一用以產生其振盪輸出訊號之 振盪頻率係由一流經多諧振盪器之電流所決定的多諧振盪 器；及親接於多諧振盪器控制流經多諧振盪器之電流的各 電流開關，此等電流開關分別具有電流源；其中藉由控制 此等電流開關用以將諸電流源的電流加於流經多諧振盪器 的電流，則振盪器的振盪輸出訊號的振盪頻率大體上被變 爲M*(m/n)。 根據前所討論之半導體積體電路，振盪器由多諧振盪 器與諸電流開關所構成。因此振盪器的振盪輸出訊號的振 盪頻率大體上可輕易地被變爲M*(m/n)。結果，可在時脈恢 復電路中執行一穩定的PLL操作，且可產生無錯誤的恢復資 料。 前述之各目的也可藉由前面提到的半導體積體電路來 達成，其中振盪器包含有：一包含有多數個串聯成環狀之 閘極電路的環形振盪器；及用以改變環中的閘極電路數量 的至少一個交換電路；其中藉由控制此等交換電路以改變 環中的閘極電路數量，則振盪器的振盪輸出訊號的振盪頻 ---------f 裝------訂-----Λ冰 **'- (請先閲讀背面之注意事項再填薄本頁) 經濟部中央標準局負工消费合作社印装 本紙張尺度逍用中國國家梂準（CNS ) A4規格（210X 297公釐） 經濟部中央揉準局貝工消费合作社印製 317050 Α7 Β7 五、發明説明（8 ) 率大體上被變爲M*(m/n)。 根據前所討論之半導體積體電路，振盪器由一多數閘 極電路及至少一個交換電路所構成。因此，因此振盪器的 振盪輸出訊號的振盪頻率大體上可輕易地被變爲M*(m/n)。 結果，可在時脈恢復電路中執行一穩定的PLL操作，且可產 生無錯誤的恢復資料。 前述之各目的也可藉一半導體積體電路來達成，此半 導體積體電路包含有一至少由一鎖相迴路的一個部份所構 成且可如一時脈恢復電路般操作產生一根據輸入資料的振 盪輸出訊號的單元電路，及一利用來自輸入資料的振盪輸 出訊號產生恢復資料的再計時元件，此單元電路包含有： —甚至當輸入資料的一傳送速率被改變爲M* (m/ η)時所產生 的振盪輸出訊號之振盪頻帶大體上被固定爲Μ的振盪器，其 中Μ是一已知頻率，而m、η爲1、2、3....;及一相位比較 器；其中於振盪器中產生的振盪輸出訊號被送到相位比較 器而不經過一除法器且直接與輸入資料比較。 根據前所討論之半導體積體電路，振盪器的振盪輸入 訊號直接迴授至相位比較器而不經過除法器。因此，可防 止PLL電路中的迴路增益降低。結果，可在時脈恢復電路中 執行一穩定的PLL操作，且半導體積體電路可產生無錯誤的 恢復浦。 前述之各目的也可藉一半導體積體電路來達成，此半 導體積體電路包含有一至少由一鎖相迴路的一個部份所;^ 成且可如一時脈恢復電路般操作產生一根據輸入資料的间 --------(—裝------訂----..—^ -線 *S (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4说格（210Χ297公釐） 11 A7 B7 517050 五、發明説明（9 ) 步振盪訊號的單元電路，及一利用來自輸入資料的振盪輸 出訊號產生恢復資料的再計時元件，再計時元件包含有： —用以偵測輸入資料的位準轉換及產生被送往單元電路之 一具有波寬爲<5 t之偵測脈波的脈波產生電路；一藉由—取 決於波寬5 t的給定的延遲時間延遲輸入資料以產生延遲之 資料的延遲電路；及一藉由同步振盪訊號的前緣與後緣之 其中一個完成一延遲資料的再計時操作以產生恢復資料的 再計時電路。 根據前所討論之半導體積體電路，延遲電路是使用於 輸入資料與再計時電路間。因此，當延遲電路中的給定的 延遲時間由於外在溫度、一操作電源的變動、因製造的散 漫等而改變時，同樣的方法，偵測脈波的波寬5 t也隨之改 變。因爲振盪輸出訊號與偵測脈波同步，即使在延遲電路 中給定的延遲時間改變，也可完成一穩定的再計時操作。 結果，可產生無錯誤的恢復資料。 前述之各目的也可藉由前面提到的半導體積體電路來 達成，其中單元電路大體上包含有一可操作使得同步振盪 訊號的前緣與後緣之其中一個被大槪調整於偵測脈波之波 寬(5 t的中央，且延遲電路之給定的延遲時間也大槪被設定 在占t/2，藉以使同步振盪訊號的前緣與後緣之其中一個大 槪被調整在延遲資料的一個資料波寬的中央。 根據前所討論之半導體積體電路，PLL電路被如此的製 造使得振盪輸出訊號203a的前緣與後緣之其中一個大槪被 調整在偵測脈波的波寬5 t的中央。因此，即使延遲電路中 本紙張尺度適用中國國家榇準（CNS ) A4规格（210:<297公釐） -----------^ ·裝------訂----->s缽 *i (請先閱讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消费合作社印製 317050 A7 B7 五、發明説明（l〇 ) 的延遲時間(5 t/2被改變，振邊輸出訊號的前緣與後緣之其 中一個也總是可以大槪地位於輸入資料的一個資料波寬的 中央。結果，半導體積體電路中的時脈恢復電路可防止受 到外在溫度、一操作電源的變動、因製造的散漫等的影響 ，可產生無錯誤的恢復資料。 前述之各目的也可藉由前面提到的半導體積體電路來 “ 達成，其中脈波產生電路與延遲電路構成一組合電路，此 組合電路包含有一藉由給定的延遲時間5 t/2延遲輸入資料 的第一延遲電路，藉由給定的延遲時間5 t/2延遲第一延遲 電路的一輸出的第二延遲電路，及一合成被傳往第一延遲 電路及第二延遲電路的輸入資料與延遲資料以產生具有波 寬占t的偵測脈波的邏輯合成電路，而延遲電路的延遲資料 是來自第一延遲電路的輸出。 根據前所討論之半導體積體電路，再計時元件中的脈 波產生電路與延遲電路可輕易地做成單一的組合電路。因 此，半導體積體電路的時脈恢復電路可被簡單化。 前述之各目的也可藉由前面提到的半導體積體電路來 達成，其中鎖相迴路包含有一差動環形振盪器。 根據前所討論之半導體積體電路，PLL中的振盪器由差 動環形振盪器所構成。因此，不管外在溫度、一操作電源 的變動、因製造的散漫等，亦可在半導體積體電路30的PLL 時脈恢復電路中獲得一適當的振盪器的責任比，且，因此 ，可以產生無錯誤的恢復資料。 從以下的說明以及硏讀相關的附圖，本發明其餘的目 I. (,—裝 訂 ^線 ·*8 (请先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局負工消費合作社印装 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央樣準局I工消费合作社印製 A7 B7 五、發明説明（11 ) 的與更多的特徵將會是明顯的。 第1圖顯示一使用一鎖相迴路之習知技藝的半導體積體 電路； 第2圖顯示使用一鎖相迴路之習知技藝的半導體積體電 路的第二結構範例； 第3圖顯示在第2圖所示之習知技藝的半導體積體電路 的第二結構範例的時序圖； .第4圖顯示一依據本發明之使用一多個PLL迴路之一第 一型半導體積體電路的一第一實施例的方塊圖； -第5A圖及第5B圖顯示用以解說第4圖所示之半導體積體 電路中一振盪頻率控制訊號的一控制範圍與一振擾輸出訊 號的一頻率可變範圍的一關係曲線圖。第5A圖顯示實際使 用在依據本發明之半導體積體電路的關係曲線圖； 第6A圖顯示第4圖所示之半導體積體電路的一橫截面圖 用以解說隔離機構； 第6B圖顯示第6A圖所示之半導體積體電路的一頂視圖 第7A圖顯示第6A圖所示之半導體積體電路的一變化的 一橫截面圖，其中一振盪器更被隔離； 第7B圖顯示第7A圖所示之半導體積體電路的變化的一 頂視圖； 第8圖顯示一依據本發明之使用一'多個PLL迴路之一第 一型半導體積體電路的一第二實施例的方塊圖； '第9圖顯示用以解釋第8圖所示之第一型半導體積體電 I-------《一裝------訂-----Γ 線 ·- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逍用中國國家揉準（CNS ) A4規格（210X 297公釐） 317050 經濟部中央梯準局員工消费合作社印褽 A7 B7 五、發明説明（12 ) 路的第二實施例的各PLL迴路的一連接結構說明範例； 第10圖顯示於第9圖所示之半導體積體電路中一包含有 一差動輸入電路之振盪器的槪要圖； .第11圖顯示於第9圖所示之半導體積體電路中之一差動 接收電路的的槪要圖； 第12圖顯示一依據本發明之使用一 PLL迴路之一第一型 半導體積體電路的一第三實施例的方塊圖； 第13圖顯示一依據本發明之使用一 PLL迴路當作時脈恢 復電路之一第二型半導體積體電路的一第一實施例； 第14圖顯示振盪在多個頻帶的一振盪器的槪要圖，此 振盪器使用於第13圖所示之第二型半導體積體電路的第一 實施例中； 第15圖顯示一使用於第13圖所示之第二型半導體積體 電路的第一實施例中的振盪器的另一個結構範例的槪要圖 V f 第16圖顯示一使用於第13圖所示之根據本發明的第二 型半導體積體電路的第一實施例中的又一個結構範例的槪 rH-f ta.f · 要圖， 第17圖顯示一依據本發明之使用一 PLL迴路當作時脈恢 復電路之一第二型半導體積體電路的一第二實施例； 第18圖顯示第17圖所示之第二型半導體積體電路的第 二實施例的一操作的一時序圖； 第19圖顯示第17圖所示之一再計時方塊中的一脈波產 生電路及一延遲電路的結構範例； (請先閲讀背面之注意事項再填寫本頁) 本紙浪尺度適用中國國家梂準（CNS ) A4規格（210X 297公釐） 經濟部中央梂準局貞工消费合作社印策 A7 __B7_ 五、發明説明（13 ) 第20A圖顯示在第17圖所示之第二型半導體積體電路的 第二實施例之PLL電路中的一振盪器的結構範例；及 第20B圖顯示一構成第20A圖所示之振盪器的差動反相 器電路的其中一個的槪要圖。 在下列的說明中，使用一術語"鎖相迴路(PLL)"。PLL —般由一電壓控制振盪器(VCO)、一除法器、一相位比較器 (相位偵測器）、及一迴路濾波器所構成，且可被成型於一 單顆的IC(PLL-IC)中。VCO-般包含有一共振元件，除法器 —般包含有一預除器而迴路濾波器一般包含有一大電容量 的電容器。在實際使用中，共振元件、預除器及電容器可 在PLL-1C的外部提供。特別地，當振盪器的一頻率提高至 —高射頻時，整個振盪器可在PLL-1C的外部提供。 不過，在本發明中，應該注意術語"PLL"不僅象徵一包 含有共振元件、預除器及電容器的一般的PLL，而且也是表 示一具有用以連接外部所提供之元件比如共振元件、預除 器及電容器之介面的PLL。因此，在本說明書中，在一種情 況中，術語"PLL"可稱之爲"單元電路"〇 在這個說明書中，根據本發明之兩種使用PLL迴路的半 導體積體電路將被說明。 ⑴第一型半導體積體電路 首先，將說明根據本發明之使用一多數鎖相迴路 (PLLs)之一第一型半導體積體電路的一第一實施例，請參 考第4圖至第7圖。第4圖顯示一依據本發明之使用一多個 PLL迴路之第一型半導體積體電路的第一實施例的方塊圖。 I---^-----f -裝------訂------Γ 冰f· •*) (請先閱談賞面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3ί7〇5〇 A7 B7 經濟部中央標準局工消费合作社印装 五、發明説明（14 ) 第5A圖與第5B圖顯示用以解說第4圖所示之半導體積體電路 中一振盪頻率控制訊號202a的一控制範圍與一振盪輸出訊 號203a的一頻率可變範圍的一關係曲線圖。第5A圖顯示實 際使用在依據本發明之半導ΐί積體電路的關係曲線圖。 第6Α圖顯示第4圖所示之半導體積體電路的一橫截面圖 用以解說隔離機構，第6Β圖顯示第6Α圖所示之半導體積體 電路的一頂視圖。第7Α圖顯示第6Α圖所示之半導體積體電 路的一變化的一橫截面圖，其中一振盪器203-1、203-2更 被隔離；第7Β圖顯示第7Α圖所示之半導體積體電路的變化 的一頂視圖。 在第4圖中，一半導體積體電路10由兩個串聯的PLL迴 路20Α、20Β所構成。兩個PLL迴路20Α、20Β基本上具有相同 的基本結構，其等皆由一振盪器203]、203-2，一除法器 204-1、204-2，一相位比較器201-1、201-2，及一迴路濾 波器202-1、202-2所構成。 每一個PLL中，振盪器203-1、203-2的一振邊輸出訊號 203a-1、203a-2在除法器204-1、204-2被除以一除率nl、 n2(nl、n2=l、2、3、.…）。一被除訊號204a-l、204a-2 根據頻率與相位與輸入資料11-1、11-2做比較。一由相位 比較器201-1、201-2產生之相位比較訊號201a-1、201a-2 被傳送到一迴路濾波器202-1、202-2且被產生用以產生振 盪頻率控制訊號202a-l、202a-2。藉由此振盪頻率控制訊 號202a-l、202a-2，振盪器203-1、203-2的頻率被控制爲 111、112倍的輸入資料11-1、11-2的頻率。 (請先閱讀背面之注意事項再填寫本頁) 丁 本紙張尺度適用中國國家揉準（CNS ) A4规格（210X 297公釐） A7 B7 經濟部中央標準局負工消費合作社印策 五、發明説明（15 ) 在根據本發明之半導體積體電路10中，兩個PLL迴路 20A、20嫩串聯使得前階PLL 20A的振盪輸出訊號203a-l提 供給後階PLL 20B當作PLL 20B的輸入資料11-2。再則，後 階PLL 20B的振盪輸出訊號203a-2的頻率f2被設定爲比前階 PLL 20A的振盪輸出訊號203a-l的頻率fl高。 '因此，在PLL 20A、20B中，第一振盪器203-1及第二振 盪器203-2，及第一迴路濾波器202-1與第二迴路濾波器 202-2可以分別相互不同。再則，在一種情況中，在除法器 204-1及204-2中的除率nl與n2也可以是不同的。 如果前述之半導體積體電路10是由一單一的PLL所構成 ，則需要一具有除率nl*n2的除法器，且半導體積體電路10 的一輸出振盪訊號可以藉由將這裡的一輸入資料11 -1乘上 —大的乘率(nl*n2)而產生。 在第4圖所示之半導體積體電路10中，因爲一多數的 PLL被串聯而構成半導體積體電路，所以不需要使用大乘率 的一單一的PLI^序，且每一個PLL電路可處理小於nl*n2之 乘率的乘法運算。配置在每一個PLL的實際乘率(除率)取決 於一總乘率與構成半導體積體電路的PLLs的數量。 例如，當半導體積體電路10的輸入資料11-1與振盪輸 出訊號203a-2的頻率分別被設定在1MHz、100MHz時，是把 輸入資料11-1乘上100而提供給振盡輸出訊號203a-2。不過 ’在由兩個並聯之PLL 20A、20B所構成之半導體稹體電路 1〇中，例如，每一個PLL可被形成便於分別將輸入資料11-1 ' U-2乘以1〇以產生分別的振盪輸出訊號203a-l、203a-2 (請先閱讀背面之注意事項再填容本頁) -装. 訂 本紙涑尺度適用中國國家榡準（CNS ) A4規格（210 χ 297公釐） - ------ 317050 A7 B7 經濟部中央標準局貝工消费合作社印製 ^ 五、發明説明（16 ) 〇 在前面所討論的結構中，PLL 20A之振盪輸出訊號 203a-l的頻率fl爲10MHz，而PLL 20B之振盪輸出訊號 203a-2(半導體積體電路10的一輸出訊號）的頻率f2爲 100MHz〇 在這種情況中，在PLLs 20A、20B的每一個中，當振盪 器203-1、203-2運作以產生10個脈波時，輸入資料11-1、 11-2的至少其中一個可以被供應至相位比較器201-1、 201-2。換句話說，較之習知技藝使用一單個PLL的情況， 10倍的控制數據可以經過相位比較器201-1、201-2與迴路 濾波器202-1、202-2迴授到一振盪器控制輸入。因此，根 據本發明，即使在使用PLL的半導體積體電路中要產生根據 低頻訊號的高頻訊號需要一大的總乘率，但是藉由提供一 多數個串聯的PLLs，大的總乘率可以被分配在多數個PLLs 中。因此，提供給振盪器的控制數據增加，且，因此，可 以產生一非常穩定的髙頻振盪輸出訊號。 以下，將藉由參考第5A圖及第5B圖，說明在第4圖所示 之半導體積體電路10中的PLLs 20A、20B的振盡頻率控制訊 號202a-1、202a-2的控制範圍。 在根據本發明的半導體積體電路10中，後階PLL 20B的 迴路減波器202 - 2被如此的形成使得迴路濾波器202 - 2的振 盪頻率控制訊號202a-2的控制範圍大於前階PLL 20A的迴路 濾波器202 -1的振盪頻率控制訊號202a -1的控制範圍。 在第5A圖及第5B圖中，當前階PLL 20A的振盪頻率控制 本紙沬尺度逍用中國國家標準（C'NS ) A4规格（210 X 297公釐） -19 - (請先閲讀背面之注意事項再填寫本頁) •裝 訂 線 A7 經濟部4-央揉準局貝工消费合作社印製 B7_______ 五、發明説明（17 ) 訊號202a-l是VI (V)，PLL 20A的振邊輸出訊號203a-l的頻 率是fl (Hz)。在這種情況，有關VI的振盪頻率控制訊號 202a-l的控制範圍被表示成5V1 (V)，且有關Π的振盪輸 出訊號203a-l的可變頻率範圍被表示爲以丨（Hz) ° 在相同的方法下’當後階PLL 20B的振盪頻率控制訊號 202a-2是V2 (V)，PLL 20B的振盪輸出訊號203a-2的頻率是 f2 (Hz)。在這種情況’有關V2的振盪頻率控制訊號202a-2 的控制範圍被表示成6 V2 (V)，且有關f2的振盪輸出訊號 203a-2的可變頻率範圍被表示爲<5f2 (Hz)。 再則，第5A圖及第5B圖係顯示具有大槪相同的輸出頻 率變換增益(振盪輸出訊號2〇3a的可變頻率範圍(5 f對振盪 頻率控制訊號202a的控制範圍5 V之比：5 f/ 5 V)的振盪器 203-1及203-2的情況。因此’在第一振盪器203-1中的5 flMVl之比基本上等於第二振盪器203-沖的5 f2/ (5V2之 比。 如第5B圖所示，如果前階PLL 20A的振盪頻率控制訊號 202a-1的控制範圍5 VI大體上與後階PLL 20B的振盪頻率控 制訊號202a-2的控制範圍5V2相同，則PLL 20A的第一振盪 器203-1的可變頻率範圍5fl也與PLL 20B的第二振盪器 203-2的可變頻率範圍5 f2相j司。 在上面的情況中，因爲第二振盪器203-2的頻率f2係大 於第一振盪器203-1的頻率Π，所以在PLL 20B中的可變頻 率範圍5 f2對振盪頻率f2之比是小於在PLL 20A中的可變頻 率範圍5fl對振邊頻率Π之比爲fl/f2。 (請先W讀背面之注意事項再填寫本X ) 丨裝· 訂 線 本紙張尺度適用中國國家梂準（CNTS ) A4規格（210X297公釐）
經濟部中央橾準局負工消費合作社印製 五、發明説明（18 ) 例如，_ 假設fl=10 MHz，而f2=100 MHz，則(5 f2/f2比 小於(5 fl/fl比1/10。結果，有一個問題，在PLL 20B中的 振盪輸出訊號203a-2的控制性能較之在PLL 20A中的振盪輸 出訊號203a-1的控制性能可能降低大約1/10。 因此，在根據本發明之半導體積體電路10中，如第5A 圖所示，使得在PLL 20B中的振盪輸出訊號203a-2的控制性 能可等於或大於在PLL 20A中的振盪輸出訊號203a-1的控制 性能，振盪頻率控制訊號202a-2的控制範圍5V2被設定爲 大於振盪頻率控制訊號202a-1的控制範圍<5 VI。 用以實現前面所述的各種方法，例如，在PLL 20B中的 第二迴路濾波器202-2的一時間常數被設定爲小於在PLL 20A中的第一迴路濾波器202-1的時間常數。另一個方法， 可在PLL 20B中的第二迴路濾波器202-2與第二振盪器203-2 間提供一放大器用以放大PLL 20B的振盪頻率控制訊號 202a-2，俾使其大於PLL 20A的振盪頻率控制訊號202a-l。 如前所討論，根據本發明，除了提供一多數個串聯的 PLL迴路外，連接於後的PLL 20B的振盪頻率控制訊號 202a-2的控制範圍被如此的調整使得PLL 20B的振蘯輸出訊 號203a-2的可變頻率範圍大於連接於前的PLL 20A的振盪輸 出訊號203a-1的可變頻率範圍。因此，即使在使用PLL電路 的半導體積體電路中要產生一高頻訊號需要一大的乘率， 仍然可以在每一個PLL階段中獲得一穩定的訊號，且，因此 ，可以從整個半導體積體電路獲得一非常穩定的高頻振盪 訊號0 ---------C -裝— *. · (請先閏讀背面之注意事項再填寫本頁) 訂 線 本紙張尺度適用中國國家梯準（CNS ) A4規格（210X297公釐） 21 317050 經濟部中央揉準局工消费合作社印製 A7 B7 五、發明説明（19 ) 在前面的說明中，如第5A圖所示，其係討論在振盪器 203 -1與203 - 2具有大體上相同的輸出頻率變換增益(在第一 振盪器203-1中的(5 fl/ 5 VI比大體上等於第二振盪器203-2 中的(5 f2/ 5 V2比)的情況。然而，本發明不但不限制於前 述之情況，而且也可應用於以下的方法中。 換句話說，爲了比接於前階PLL 20A增加在接於後階 PLL 20B中的振盪輸出訊號203a-2的可變頻率範圍，在PLL 20B的第二振盪器203-2的輸出頻率變換增益5 f2/ 5 V2被設 爲大於在PLL 20A的第一振盪器203-1的輸出頻率變換增益 5fl/<5Vl。 因此，也如在前面所討論的方法，在接於後面之PLL 20B的輸出頻率變換增益5 f2/ 5 V2被設爲大於接於前面之 PLL 20A的輸出頻率變換增益5fl/5Vl，即使在使用PLL電 路的半導體積體電路中要產生一髙頻訊號需要一大的乘率 ，仍然可以從半導體積體電路獲得一非常穩定的高頻振盪 訊號。 接下來，將藉由參考第6A圖至第7B圖，說明使用PLLs 之半導體積體電路10的製造結構。在根據本發明之半導體 積體電路10中，一多數個PLL 20A、20B被形成在用以高密 度集成若干PLLs的相同的LSI基質上。然而，當一多數個 PLL被高密度集成時，有一個問題，從PLLs上所產生的電磁 中斷可能會影饗到其他的PLLs。 因此，如第6A圖及第6B圖所示，在PLLs 20A、20B的區 域之間，提供用以將PLLs間相互電氣隔離的隔離區域23。 ---------^ I 裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度逍用中國國家梯準（CNS ) A4規格（210X297公釐） 22 A7 B7 經汫部中夬樣準局員工消费合作社印製 五、發明説明（20 ) 除了於PLLs間提供隔離區域23外，如第7A圖與第7B圖所示 ，也可提供其他的隔離區域23環繞在不同的PLLs中的振盪 器以便進一步隔離由PLLs的振盪器203所造成的電磁中斷。 結果，在半導體積體電路10中，可以產生一更穩定的高頻 振盪輸出訊號。 接下來，將藉由參考第8圖至第11圖說明根據本發明之 使用一多數個PLLs的第一型半導體積體電路的一第二實施 例。第8圖顯示根據本發明之使用一多數個PLLs的第一型半 導體積體電路的第二實施例的方塊圖。第二實施例中，電 源23A、23B及接地端24A、24B分別提供給在第4圖所示之第 —實施例的PLLs 20A、20B。 第9圖顯示用以解說第一型半導體積體電路的第二實施 例的PLLs 20A、20B的一連接結構範例。第10圖顯示在第9 圖所示之半導體積體電路中一包含一差動輸入電路之振盪 器的槪要圖。第11圖顯示在第9圖所示之半導體積體電路內 之~差動接收電路的槪要圖。 在第二實施例中與第一實施例的那些元件相同的元件 給予其相同的參考編號。 在第6圖所示之半導體積體電路10的第一實施例中，隔 離區域23提供圍繞不同的PLL電路區域。在第8圖所示之半 導體積體電路10的第二實施例中，專用的電源23A、23B(每 一個電源電壓爲Vcc)分別提供給每一個PLL 20A、20B 〇 更詳盡地，用以供應操作電源的電源23A與一接地端 24A被接到PLL 20A，用以供應操作電源的電源23B與一接地 (請先閱請背面之注意事項再填寫本頁) η" i τ
— V 本紙張尺度適用中國國家標準（CNS ) A#規格（2Ι〇χ297公釐） 經濟部中央櫺準局貝工消費合作社印製 A7 ____B7_ 五、發明説明（21 ) 端24B被接到PLL 20B。在此架構中，電源23A與電源23B互 一相電氣隔離’且，接地端24A與接地端24B也相互電氣隔離 〇 這種方式，藉由電氣隔離電源23A、23B與接地端24A、 24B，可以降低PLLs間的電磁中斷。結果，可以在半導體積 體電路10的第二實施例中產生一個非常穩定的高頻振盪輸 出訊號。 在半導體積體電路10的第二實施例中，因爲提供給每 一個PLL電路20A、20B各自的電源23A、23B，所以在PLL電 路20A、20B間的輸出訊號與輸入訊號被轉換爲一差動訊號 。因此’在PLL 20A中，提供一用以產生差動訊號的差動輸 出電路205，及在PLL 20B中，提供一用以接收差動訊號的 差動接收電路206 〇 更詳盡地，如第9圖所示，前階PLL 20A的振盪輸出訊 號203a-1在差動輸出電路205中被轉換爲一差動振盪輸出訊 號2〇5a，且大體上差動振盪輸出訊號205a提供做爲PLL 20B 的差動接收電路206的一輸入。 如第11圖所示，在PLL 20B中的差動接收電路206接收 由差動輸出電路205所產生的差動振盪輸出訊號205a，且將 其轉換爲單線輸入資料11-2並提供至PLL 20B的相位比較器 201-2。 在另一方面，在如第10圖所示之第一振盪器203-1中， 差動輸出電路205被包含當做一差動轉換電路。第一振盪器 2〇3 -1的振還輸出訊號203a·丨被該包含差動輸出竃路205轉 本纸法尺度適用中國國家祿準（CNS ) A4規格（21〇Χ297公釐） 24 (請先聞讀背面之注意事項再填商本頁) I裝- 訂 317050 經濟部中央標準局身工消費合作社印装 A7 B7 五、發明説明〗2 ) 換爲差動振盪輸出訊號205a。因此，較之只有PLL 20A的單 振盪輸出訊號2〇3a-1被供給PLL 20B的第一實施例，在第二 實施例中，差動振簠輸出訊號205a被提供給後階PLL 20B 〇 如前所述，PLL 20B透過差動振盪輸出訊號205a與PLL 20A串聯。然而’如第9圖所示，在PLL 20A的一輸入側，沒 有提供差動接收電路206 〇代之’單線輸入資料11被直接加 到PLL 20A的相位比較器201-1。再則，在PLL 20B的輸出側 ，沒有提供差動輸出電路205。代之，單線振盪輸出訊號 203a-2由PLL 20B的第二振盪器203-2產生。 以下將詳細說明差動輸出電路205與差動接收電路206 的操作。 在第10圖中，在前階PLL 20A中之含有差動輸出電路 205的第一振盪器203-1是一電壓控制振盪器，其是使用一 由電晶體Q1至Q9、電阻m、.R2與負載電阻RLs所組成之射極 耦合型多諧振盪器之電壓控制振盪器。耦接於電源Vcc的負 載電阻RLs是用來設定其一個頻率是由所使用之二極體m、 D2的壓降(大約0.7V)所決定之一電流21 (=0.7/RL)的元件。 一外部的輸入控制電壓303是一用以控制PLL 20A的振盪輸 出訊號203a-1的一電壓幅度的訊號。 以下，將分析包含有差動輸出電路205的第一振盪器 203 -1 (射極耦合型多諧振盪器)的振盪動作。 在射極耦合型多諧振盪器203中，一定電流電路由電晶 體必到Q8、二極體Dl、D2與電阻R2所構成。電晶體Q9用來 做爲一射極隨耦電晶體。二極體Dl、D2與電晶體Ql、Q2分 本紙浪尺度適用中國國家棟準（CNS ) A4規格UlOxm公釐） ---------f -裝-------1T-----f ' 線 (請t閲讀背*s之注意事項再填寫本頁) 經濟部中央標準局舅工消費合作杜印製 A7 ____B7 五、發明説明知) 別爲一準位位移用之二極體與電晶體，且使由電晶體Q3與 Q4所構成的基本的射極耦合型多諧振盪器操作在一其係電 晶體Q3、Q4的動態區域的一高頻區域中。當未提供如此的 準位位移二極體與電晶體時，基本的射極耦合型多諧振盪 器是操悴一飽和狀態。 其次，將說明前述所討論之射極耦合型多諧振盪器的 一振邊時間週期。 當電晶體Q1被設定在一ON狀態且電晶體Q4被設定在OFF 狀態晴，因爲電晶體Q3的基極電壓爲4.外，所以一電流I從 電晶體Q3的射極端流向電晶體Q4的射極端，如圓中之箭頭 所示，一電容C被充電，因此電晶體Q4的電位降低。當在電 晶體Q4的射極端的電壓變得小於電晶體Q4的基極電壓約爲 0.7V時，則電晶體Q4被設定爲ON狀態，而電晶體Q3被設定 爲OFF狀態。結果，電晶體Q4的集極電壓被反相。接著，重 麵述所討論之操作，且，因此，可完成腦操作。 在振盪操作中，振盪時間週期取決於電容C的充電時間 ，充電電流I等。在更詳盡地，當電晶體的基極與射極間的 電壓以VBE表示時，振盪時間週期可由下面的方程式得到。 T(=l/振盪頻率）=4C(VBE)/I 在第11圖中，PLL 20B的差動接收電路206由一差動放 大器電路所構成，此差動放大器電路具有電源Vcc、電晶體 Ql〇、Q11、及電阻R3、R4、及一連接至差動放大器電路的 一射極端的定電流電路。定電流電路由電晶體Q12及一電阻 R10所組成，且做爲一藉由控制加一定基極電壓Vcs於電晶 ------------ 本紙法尺度彻+ ϋ ϋ家標準 (CNS ) Α4規格（210X 297公釐） (請b閲讀背*4-之注意亨項再填寫本I) 1裝 —訂 線 經濟部中央標準局負工消费合作社印製 A7 B7 五、發明説明“) 體Q12之基極的方式供應一定電流至差動放大器電路的定電 流源。 由電晶體Q10、Q11的基極所構成的各差動輸入埠可一 接收由PLL 20A的差動輸出電路205所產生的差動振邊輸出 訊號205a。而且，電晶體Q10轉換所收受到的差動振盪輸出 訊號205a爲單線輸入資料11，且將其傳送到PLL 20B的相位 比較器201-2。 藉由使用前述之差動操作，可以降低PLLs間的電磁中 斷，且可防止PLLs間的誤差。結果，可以在半導體積體電 路10中產生一極穩定的高頻振盪訊號。 接著，藉由參考第12圖將說明根據本發明之使用一多 數個PLLs的第一型半導體積體電路的一第三實施例。第12 圖顯示根據本發明之使用一多數個PLLs的第一型半導體積 體電路的第三實施例的一方塊圖。在第三實施例中所使用 之與第一及第二實施例中相同的元件給予其相同的參考編 號。 在討論第三實施例之前，將討論第一實施例中的一個 問題。在如第4圖所示之半導體積體電路10的第一實施例中 ，藉由提供一多數串聯的PLLs迴路與將大除率分配爲多個 小除率，可以防止供給每一個PLL電路之振盪控制數據的衰 減，切，因此，可以獲得一極穩定的頻率振遷訊號。 在第一實施例中，如第5A圖所示’當前階PLL 20A的振 盪頻率控制訊號202a-l爲V1(V)時’ PLL 20A的的振盪輸出 訊號203a-l的頻率爲fl(Hz)。在這種情況，與VI有關的振 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） 27 --------^ 1裝------訂-----1線 (請先-閲讀背面*v注意事項再填寫本頁) 317050 A7 B7 五、發明説明L ) 盪頻率控制訊號202a-1的控制範圍被表示成5 VI (V)，而與 fl有關的振盪輸出訊號203a-1之可變頻率頻率範圍被表示 成(5 fl(Hz)。 在同樣的方法中，當後階PLL 20B的振盪頻率控制訊號 202a-2爲V2(V)時，PLL 20B的的振盪輸出訊號203a-2的頻 率爲f2(Hz)。在這種情況，與V2有關的振盪頻率控制訊號 202a-2的控制範圍被表示成5V2(V)，而與f2有關的振盪輸 出訊號203a-2之可變頻率頻率範圍被表示成5f2(Hz)。 例如，在前面所討論之PLL 20B中，當第二振盪器 ；>1 203-2之振盪輸出訊號203a-2的頻率f2在除法器204-2中被 除以除率n，且等於輸入資料11-2的頻率fl時，可變頻率範 圍5 f2也根據除率被分爲5 f2/n。因此，可變頻率範圍5 f2/n被迴授至相位比較器201-2，且，因此，減少在相位比 較器201-2中的控制範圍。結果，有一個問題是相位比較器 201-2的操作範圍可能降低。 經濟部中央標準局負工消费合作社印製 相反的，在第12圖所示之半導體積體電路10的第三實 施例中，可提供一單獨的PLL電路20。在PLL電路20中，除 法器204中的除率η被設定的使由將振盪輸出訊號203 a的頻 率f 2除以除率η所獲得的頻率小於輸入資料11的頻率fl (即 是，fl<(f2/n))。 如前面所討論藉由設定除法器204的除率η，一比較大 的可變頻率範圍5 f2/n可以被迴授到相位比較器201，且， 因此，可以減少在相位比較器201中的控制範圍的衰減。因 此，即使要在使用PLL電路的半導體積體電路中產生一高頻 本紙悵尺度適用中國國家標準（CNS ) A4規格（210X29*7公嫠） 28 經濟部中央梯準局工消费合作社印装 A7 B7____ 五、發明説明“） 訊號需要一大的乘率，也可從半導體積體電路中獲得一極 穩定的高頻振盪訊號。 在前所討論之根據本發明之第一型半導體積體電路的 第一與第二實施例中，提供兩個PLL電路20A、20B。然而 ，本發明並不限制於前述之架橋’而是可應用在一具有多 於兩個PLL以上之多個PLL的半導體積體電路上。 再則，在如第12圖所示之半導體積體電路的第三實施 例中，一單獨的PLL被提供。然而，第12圖(第三實施例)所 示之PLL的架構可應用在第一及第二實施例ί所示之至少一個 PLL電路中。 (2)第二型半導體積體電路 接著，將說明根據本發明之第二型半導體積體電路。 根據本發明之第二型半導體積體電路展示一使用PLL電路之 時脈恢復電路。 第13圖顯示根據本發明之使用一 PLL電路當作時脈恢復 電路的第二型半導體積體電路的第一實施例。第13圖中之 元件與第12圖中之元件相同者給予其相同的參考編號。 在一使用PLL的傳統時脈恢復電路中，除了由振盪器、 除法器、相位比較器、及迴路濾波器所構成的PLL電路外， 也提供一例如第2圖所示之方塊9Β的再計時方塊。在前面討 論的時脈恢復電路中，一具有通訊隨機資料(不規則傳送的 通訊資料)的輸入資料被送至相位比較器，但在第4圖所示 之與一時脈同步的時脈資料(規則傳送的通訊資料)並未提 供給相位比較器。 --------^ .裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 本紙伕尺度適用中國國家樣準（CNS ) Α4規格（210X297公釐） 29 317050 經濟部中央標準局貝工消费合作社印製 A7 B7 五、發明説明) 因此，在PLL運作中，用以控制振盪器的一筆控制數據 小於提供傳送規則的資料的傳統的PLL的控制數據。因此， 當傳統的PLL使用在時脈恢復電路中，有一個問題是plUM 作可能會變得不穩定，且在再計時資料中可能會發生誤差 爲了克服前所討論之問題，提出第13圖所示之一半導 體積體電路30 〇在半導體積體電路30中，一PLL電路20及一 再計時方塊30A組成時脈恢復電路。PLL電路20由一振盪器 203、一相位比較器201、及一迴路濾波器202所構成。在 PLL 20中並未提供除法器。再計時方塊可以由第2圖所示之 傳統電路所構成。 因爲半導體積體電路30可如一時脈恢復電路般操作， 所以取代時脈同步輸入資料(規則傳送的資料），當作輸入 資料11之隨機通訊資料(不規則傳送的通訊資料)被提供至 相位比較器201 〇 在相位比較器201中，輸入麵1根據相位與頻率直接 與振盪輸出訊號203a比較，而一相位比較訊號201 a產生做 爲比較的結果。相位比較訊號201a在迴路濾波器202中被集 成且轉換爲一振盡頻率控制訊號2〇2a。利用振盪頻率控制 訊號202a，振盪器203的頻率可以用來控制調整包含在輸入 胃料11中的時脈頻率。 再則，在半導體積體電路3〇中，輸入資料的一資料傳 輸速率M(bps)可改變成M/n(n=l、2、3、....）。因此爲了 永遠調整輸入資料11的資料傳輸速率M/n，振盪器203被製 本紙張尺度適用巾軸家料（CNS ) A4規格（2似297公慶） 30 - (請先閲讀背面之注意事項再填寫本頁) f丨裝. 317050 五、發明说明（8 ) 造的以便產生一相對於資料傳輸速率Μ/η的多個頻率。 換句話說，當輸入資料η的資料傳輸速率是Μ時， 器203產生一頻率爲Μ(Ηζ)的振盪輸出訊號203a，當輸入資 料11的資料傳輸速率是M/2時，振道器203產生一頻率爲 M/2(Hz)的振盪輸出訊號203a，而當輸入資料11的資料傳輸 速率是M/3時，則振邊器203產生一頻率爲M/3(Hz)的振盪輸 出訊號203a. ..·。 以此方式，振盪輸出訊號203a被迴授到相位比較器2m 而不經過除法器，且永霉直接與輸入資料11比較。因此， 可比含有除法器與僅產生一個頻帶的振盪器的傳統式PIX增 力α由相位比較器201所產生的控制數據度。結果，可以防止 誤差在再計時資料中發生。 以下將說明第13圖所示之振盪器203。 經濟部中央標準局貞工消費合作社印製 第14圖顯示如第13圖所示之在多個頻帶振盪之振盪器 203的槪要圖。顯示於第14圖之振盪器203由一射極親合型 多諧振盪器302與多個電流開關301-1至301-4所構成。射極 耦合型多諧振盪器302基本上與第10圖所示之振盪器203具 有相同的結構。 在第14圖所示之射極耦合型多諧振盪器302中，振盪輸 出訊號203a被產生爲一單線輸出訊號。電流開關301-1、 3〇1 -2被接於射極耦合型多諧振盪器302的一第一電流路徑 ’而電流開關301-3、301-4被接於此處的一第二電流路徑 。電流開關301 -1至301 -4分別由電流切換端子S1至S4所控 制。根據電流開關301-1至301-4的ON與OFF操作，就可控制 31 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐） 經濟部中央標準局工消费合作社印製 A7 B7 _ 五、發明说明2<9 ) 振盪器203的振盪輸出訊號203a的頻率。詳細地說，當輸入 資料11的資料傳輸速率爲M/n時(n=l、2、3、·.·.）’電流 開關30卜1至301 -4被控制爲ON及OFF使振盪器203產生頻率 爲M/n的振盪輸出訊號2〇3a。 接下來將說明射極耦合型多諧振盪器302與電流開關 301-1至301-4的動作。 電流開關301-1是由電晶體Q21、Q22、Q29 ’及一電阻 犯所構成，電流開關3〇1-2是由電晶體吸3、(^24、(^0’及 一電阻幻2所構成，電流開關301-3是由電晶體〇25、(^6、 Q31，及一電阻R13所構成，及電流開關301-4由電晶體〇27 、(^28、〇32，及一電阻則4所構成。電流開關301-1至301-4 的集極一起連接至一電源電壓Vcc。在電流開關301-1中’ 電晶體Q21、Q22構成一差動放大器電路而電晶體Q29與電阻 Rl 1構成一耦接於差動放大器電路之射極親合側的一定電流 電路。同樣的方式，其他的電流開關301-2至301-4也分別 由差動放大器電路與耦接於差動放大器電路之射極耦合側 的定電流電路所構成。 再則，電晶體Q21、Q23、Q25及Q27的基極分別連接至 電流切換端子SI、S2、S3及S4。而且電晶體Q22、Q24、Q26 及Q28的基極分別連接至做爲一參考電壓的一定電壓VB。 例如，當一比定電壓VB大的電壓被加在電晶體Q21的電 流切換端子S1時，電晶體Q21成爲導通，而電晶體Q22變成 不導通。因此，電晶體Q21與電晶體Q5並聯。此時’從電晶 體Q5的電流源所產生的電流及其基本上設定爲與電晶體必 (請$讀背每之注意事項再填寫本頁) -裝. 訂
T 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 32 A7 B7 經濟部中央梯準局®:工消费合作社印装 五、發明説明3¾ ) 的電流相同之從電晶體Q29的電流源所產生的電流可以流經 多諧振盪器302的電晶體Q3。 同樣的方式，當一比定電壓VB大的電壓被加在電晶體 Q23的電流切換端子S2時，電晶體Q23成爲導通，而電晶體 Q24變成不導通。因此，電晶體Q23與電晶體Q5並聯。此時 ，從電晶體Q5的電流源所產生的電流及其基本上設定爲與 電晶體Q5的電流相同之從電晶體Q30的電流源所產生的電流 可以流經多諧振盪器302的電晶體Q3。 畢則，當一比定電壓VB大的電壓被加在電晶體Q25的電 流切換端子S3時，電晶體Q25成爲導通，而電晶體Q26變成 不導通。因此，電晶體Q25與電晶ftQ8並聯。此時，從電晶 體Q8的電流源所產生的電流及其基本上設定爲與電晶體Q8 的電流相同之從電晶體Q31的電流源所產生的電流可以流經 多諧振盪器302的電晶體Q4。 同樣的方式，當一比定電壓VB大的電壓被加在電晶體 Q27的電流切換端子S4時，電晶體Q27成爲導通，而電晶體 Q28變成不導通。因此，電晶體Q27與電晶體Q8並聯。此時 ’從電晶體Q8的電流源所產生的電流及其基本上設定爲與 電晶體Q8的電流相同之從電晶體Q32的電流源所產生的電流 可以流經多諧醒器302的電晶體Q4 〇 在第14圖所示之振盪器203中，當所有的電流開關 301-1至301-4全被導通時，從電晶體〇5、(^9，及〇30的電 流源所產生的電流可流向電晶體Q3，及從電晶體Q8、Q31， 及Q32的電流源所產生的電流可流向電晶體Q4。在這種情況 (請朱閱讀背面之注意事項再填寫本頁) -裝.
、1T Γ 線 本紙張尺度適用中國國家榇準（CNS ) Α4規格（21〇χ 297公釐） 經濟部中央標準局負工消f合作杜印衷 A7 B7 五、發明説明A ) 中，流經多諧振盪器302的電流是最大的，根據最大電流， 從振盪器203 (射極親合型多諧振盪器3〇2)產生具有頻率爲 M(Hz)的振盪輸出訊號203a。 ，當電流開關301 -1與301-3被導通且電流流開關3(H-2與 301-4被截止時，從電晶體Q5與Q29的電流源所產生的電流 可流向電晶體Q3，及從電晶體Q8及Q31的電流源所產生的電 流可流向電晶體Q4 〇在這種情況中，流經多譜振盪器302的 電流是最大電流的三分之二，且，因此，從振盪器203 (射 極耦合型多諧振盪器302)產生具有頻率爲M*2/3(Hz)的振盪 | ί 輸出訊號203a。 當所有的電流開關301-1至301-4全被截止時，從電晶 體Q5的電流源所產生的電流可流向電晶體Q3，及從電晶體 Q8的電流源所產生的電流可流向電晶體Q4。在這種情況中 ，流經多諧振盪器302的電流是最大電流的三分之一，且， 因此’從振盪器203(射極親合型多諧振盪器302)產生具有 頻率爲M*l/3(Hz)的振盪輸出訊號203a 〇 以這種方式，在前面所討論之由多諧振盪器302及電流 開關301-丨至3〇1_4所構成的振盪器203中，藉由控制電流開 關301-1至301-4，振盪器203的頻率可彈性改變且可輕易地 調整至如第13圖所示之時脈恢復電路中的輸入資料11的傳 輸資料速率。 因此，即使在時脈恢復電路中的輸入資料的傳輸資料 速率被改變，也可產生其振盪頻率與傳輸速率相同的振遷 輸出訊號，且根據相位與頻率直接與輸入資料做比較。因 Ί (請先鸿讀背面之注意事項再4巧本芄) .裝.
、1T 本紙浪尺度適用中關家梯準（CNS)八4規格（2丨GX297公廣） 經濟部中央梯準局負工消费合作社印袈 A7 _____,ΒΙ_ 五、發明説明如 ) 此，可增加由相位比較器所產生的一筆控制數據。結果’ 在時脈恢復電路中可以完成一穩定的PLL操作，且可產生無 錯誤的恢復傭。 接著將說明使用於如第13圖所示之根據本發明之第二 型半導體積體電路中之振盪器203的另一個架構範例。 第15圖顯示使用於如第13圖所示之根據本發明之第二 型半導體積體電路中之振盪器203的另一個架構範例的槪要 圖。第15圖中之元件與第14圖中之元件相同者給予其相同 的參考編號。 .. 在第15圖所示之振盪器203中，射極賴合型多諧振盪器 302基本上具有與第14圖所示之多諧振盪器302的相同架構 ，且相同的電流開關301-1至301-4也在提供予射極耦合型 多諧振盪器302。特別地，在第15圖所示之振盪器203中， 在射極耦合型多諧振盪器302的輸出側提供一線性化電路 310。 通常，多諧振盪器203的頻率是取決於一由2I*RL(2I是 流經負載電阻RL的電流)所獲得之電壓大小。不過，當用以 控制多諧振盪器203的頻率的控制電壓303改變時，電流21 也隨之變化。此時，電壓大小(=2I*rl)也隨之變化。在這 種倩況’爲了相對於控制電壓303獲得一線性輸出，需要提 供線性化電路(即是，用以完成一定電壓的裝置” 當在電壓控制型射極耦合型多諧振盪器302中提供一線 性化電路310時，即使外部所施加的控制電壓303變化，也 可維持電流21在定電流狀態。因此，振邊輸出訊號的電壓 本紐尺度適用中國S家梯準（CNS )八4規格（-- . 35 - (請讀背—注$項再填寫本頁) •裝. A7 A7 經濟部中央標準局貝工消开合作社印製 五、發明説明“) 大小可被線性控制。 以下將詳細說明第1涸所示之線性化電路310的操作。 線性化電路310是一差動型定電流電路，其是由電晶體Q36 、Q37、Q38與電阻R15、R16、R18所構成。 在包含有線性化電路310的多諧振盪器中’當電晶 體Q36發現電晶體Q4的一集極電壓在電晶體Q36的基極時， 電晶體Q36成爲導通。同樣地，當電晶體Q37發現電晶體Q3 的一集極電壓在電晶體Q37的基極時，電晶體Q37成爲導通 〇 電晶體38與電阻R18構成一定電流源電路，其藉由施加 一定基極電壓Vcs至電晶體Q38的基極而供應一定電流給電 阻R15及R16 〇 電阻R15及R16及定電流產生不同的定電壓。不同的定 電壓在一由電晶體Q35、Q39(其等在這裡的集極端分別具有 負載電晶體Q33、Q34)所構成的差動放大器中被不同的放大 〇 來自電晶體Q35、Q39的差動輸出分別提供至Q3、Q4。 同樣的方法，因爲差動輸出是根據電阻R15、R16及定電流 而產生，所以提供至Q3、Q4的差動輸出被維持在一定値。 因此，流經負載RL的電流21也可能是一定電流。結果，振 盪輸出訊號203a的電壓大小可被線性控制。 如前面所討論，藉由在振盪器203提供如此一個線性電 路310，可在時脈恢復電路中完成一穩定的PLL操作，且可 由半導體積體電路30產生無錯誤的恢復資料。 木纸張尺度適用中國國家榡準（CNS ) Α4規格（210X297公釐） --------^ 1裝------訂-----f線 (請先K?讀背面β注意事項再填寫本頁) 經濟部中央標準局貞工消费合作社印製 Α7 Β7 五、發明説明h ) 接著將描述使用在第13圖所示之根據本發明之第二型 半導體積體電路中之振盪器203的又另一個結構範例。 第16圖顯示使用在第13圖所示之根據本發明之第二型 半導體積體電路中之振盪器203的又另一個結構範例的槪要 圖。 ， 第16圖所示之振盪器203是由一其內具有多個用以切換 一組緩衝閘極階的諸選擇器304-1至304-3的環形振盪器 305A所構成。藉由控制選擇器304-1至304-3，可改變環形 振盪器305A中的一迴路延遲，因此環形振盪器305A的振盪 頻率也可以變化。用以產生迴路延遲的緩衝閘極階與選擇 器304是被架構的使振盪輸出訊號203a的振盪頻率可改變爲 相對於第13圖所示之輸入資料11的傳送速率的頻率Μ/η (ίίζ) ο 例如，第16圖中，每一個緩衝閘極階的一傳輸延遲被 形成以便等於每一個選擇器的傳輸延遲(即，考慮選擇器也 是一個閘極）。在每一個選擇器中，當一ON訊號(例如，一 邏輯準位"H")被提供給一選擇端子S1時，選取一路徑D1， 而當一OFF訊號(例如，一邏輯準位"L")被提供給一選擇端 子S1時，選取一路徑D2 〇 當因送至選擇端子S1的皆爲OFF訊號而使選擇器304-1 至304-3全部選擇D2路徑時，在環形振盪器305A中閘極階的 數量是爲最小級階數的三個閘極階。例如，一個閘極的延 遲被如此設定使得振盪輸出訊號203a的頻率Μ產生在那三階 情況° --------^ 1^------1Τ-----^ a (請f聞讀背〜之注意事項再填本頁) 本紙張尺度適用中國國家榡準（CMS ) Μ规格（210X297公釐） 經济部中央標準局負工消費合作社印策 A7 B7 五、發明説明“） 在前面的架構中，當選擇器304-1、304-2被控制選擇 D1路徑而選擇器304-3被控制選擇D2路徑時，在環形振盪器 305A中閘極階的數量是六個閘極階。因此，從振盪器203( 環形振盪器305A)中產生振盪輸出訊號203a的頻率 M*l/2(Hz)。 再則，爲了從振盪器203中產生振邊輸出訊號203a的頻 率M*l/3 (Hz)，選擇器304-1被控制以選擇D1路徑及選擇器 304-2、304-3被控制而選擇D2路徑，因此，在環形振盪器 305A中閘極階的數量是九個閘極階。 ! ] i ·. 如前面所論，藉由提供那種用以在環形振盪器305A的 迴路中選擇閘極階的數量的選擇器，環形振盪器305A可振 盪在相對於PLL電路之輸入資料11的傳輸速率的頻率。環形 振盪器305A的振邊輸出訊號203a可以直接與輸入資料U比 較。結果，可在時脈恢復電路中完成一穩定的PLL操作，且 可自半導體積體電路30產生無錯誤的恢復資料。 前述之第13圖所示之第二型半導體積體電路30的第一 實施例中，振盪器203的振盪頻率M/n (Hz)被控制的與輸入 資料11的傳輸速率M/n( bps)相同。 然而，在第13圖所示之半導體積體電路30中，如忽略 輸入資料11的麵速率的變化，則對振盪器203而言永遠振 盪在相對於可接收到之輸入資料11的最大傳輸速率的頻率 M(Hz)是有可能的。在此情況中，例如，即使當輸入資料u 的傳輸速率M/n被提供給時脈恢復電路，且當振盪器振盪在 頻率M(Hz)時，利用準當地組成相位比較器201，PLL電路仍 -------I ,—裝 訂 線 (請知閲讀背知之注意事項再填寫本瓦) 本紙张尺度適用中國國家標準（CNS ) A4規格（2ΐ〇χ297公釐） ~ 38 - Α7 Β7 經濟部中央梯準局Λ工消费合作社印装 五、發明説明纟6 ) 可操作在一穩定的情況。這樣的相位比較器201的結構是有 名的，因此，在這裡省略相位比較器201的說明。 在前面所討論的個案中，振盪器203的振盪輸出訊號 203a也直接迴授到相位比較器201不經過除法器。因此，可 防止PLL迴路中的增益衰退。結果，可在時脈恢復電路中完 成一穩定的PLL操作，且可自半導體積體電路產生無錯誤 的恢復資料。 接著將說明根據本發明之第二型半導體積體電路的第 二實施例。 ，； 第17圖顯示依據本發明之使用一 PLL迴路當作時脈恢復 電路之第二型半導體積體電路的一第二實施例。第18圖顯 示第17圖所示之第二型半導體積體電路的第二實施例的一 操作的一時序圖。第17圖中之元件與第13圖中之元件相同 者給予其相同的參考編號。 在第二型半導體積體電路30的第二實施例中，與第13 圖所示之第一實施例比較，除法器204提供在PLL電路20中 。PLL電路20可在如第4圖所示之PLL 20A、20B相同的方法 下操作。換句話說，振盪器203的振盪輸出訊號203a在除法 器204中被除以n(n=l、2、3、...·）以產生被除訊號204a。 被除訊號204a在相位比較器201中與一根據輸入資料11的偵 測脈波306a比較。 PLL電路20的相位比較器2(H、迴路濾波器202、及振盪 器203被架構的使振盪輸出訊號203a的一前緣或一後緣大槪 被位在偵測脈波306a的中央。 本紙張尺度適用中國國家標準（CNS ) M規格（210X297公釐） 請先， 閲& 背 項 再 填 寫 本 頁 % ί 丁 317050 A7 B7 經濟部中央標準局負工消费合作社印褽. 五、發明説明i7 ) 第二型半導體積體電路30的第二實施例的再計時方塊 30A是由一脈波產生電路306、一延遲電路307、及一再計時 電路308所構成。在再計時方塊30A中，與第2圖所示之再計 時方塊9B不同，延遲電路307被提供在輸入資料η與再計時 電路308之間。再則，振盪輸出訊號203a的一反相訊號被施 加到再計時電路308當作一再計時時脈。 如第18圖所示，脈波產生電路306，以如同第2圖所示 之脈波產生電路5的方法，偵測輸入資料11的一轉換且產生 具有一脈波寬度5 t的。偵測脈波306a被提供給相位比較器 'I h 201用以與被除訊號204a比較。 延遲電路307，當振盪輸出訊號203a的前緣或後緣被控 制在大槪位於偵測脈波306a的脈波寬度(5 t的中央，延遲輸 入資料11 一延遲時間(5 t/2且產生延遲資料307a。在這種情 況中，如後面所討論，延遲時間5 t/2可以自偵測脈波306a 的脈波寬度5 t準確地獲得。 再計時電路308經由振盪輸出訊號203a(第18圖顯示後 緣的情況)的反相訊號的前緣或後緣爲延遲資料307a執行一 再計時操作，且產生再計時顏308a。對於再計時電路308 ，可以使用一正反器電路。例如，當使用一D型正反器電路 ，延遲資料307a被接到D型正反器電路的資料端D，而振盪 輸出訊號203a的反相訊號被接到這裡的一時脈端。 在如前面所討論之第17圖所示之半導體積體電路30的 架構中，當在延遲電路307中的延遲時間5 t/2因爲周圍的 溫度、操作電源的變動、以及製造散漫等而變化時，以同 ---------^ ί 裝— (請^Μτ讀^之注意事項再填寫本頁) 訂 線 本紙张尺度適用中國國家榡準（CNS ) A4規格（210X297公慶） 40 經濟部中央梯準局舅工消费合作社印製 A7 ___ B7 五、發明説明ώ ) 樣的方法，偵側脈波3〇6a的波寬5 t也隨之變化。 再則，如之前所論，PLL電路是被架構的使振盪輸出訊 號203a的前緣及後緣被控制在大槪位於偵側脈波3〇6a的波 寬(5 t的中央。因此’即使在延遲電路3〇7中的延遲時間(5 t/2被改變，振盪輸出訊號203a的前緣及後緣也可大槪位在 側脈波3〇6a的波寬5 t的中央。 因此，如第18圖所示，振還輸出訊號203a的前緣及後 緣總可大槪位在輸入資料Π的中央，即使在延遲電路307中 的延遲時間被改變。結果，在半導體積體電路30中的時脈 !： 恢復電路可免於周圍溫度、操作電源的變動、以及製造散 漫等因素的影響，且可產生無錯誤的恢復資料。 在下面將說明再計時方塊30A內的脈波產生電路306與 延遲電路307的一結構範例。 第19圖顯示第17圖所示之再計時方塊30A內的脈波產生 電路306與延遲電路307的一結構範例。第19圖顯示脈波產 生電路306與延遲電路307的一組合電路。 在此組合電路中，脈波產生電路306由前閘極階(具有 三個緩衝閘極）' 後閘極階(具有三個緩衝閘極）、及一邏輯 合成電路所構成。前閘極階與後閘極階被串聯，且輸入資 料11經過兩個閘極階被延遲一延遲時間5 t。 被延遲δ t的輸入資料(δ t _延遲訊號)與輸入資料η不 經過任何閘極在邏輯合成電路中被邏輯合成。對於邏輯合 成電路，可使用各種的邏輯電路。例如，當一互斥或閘 (EX-OR)電路被使用在邏輯合成電路中，第18圖所示之具有 本紙伕尺度適用中國國家梯準（CNS ) Λ4規格（2IOX297公;) 41 ---------^1裝------訂-----^線 (請請背^之注意事項再填寫本頁) 經濟部中央標準局工消费合作社印製 A7 ___B7 五、發明説明如) 脈波寬度5 t的偵測脈波306a可被輕易地獲得當作偵測脈波 306a。 而且，在第19圖所示之組合電路中，延遲電路3〇7由前 緩衝閘極所構成。在製造半導體積體電路的一程序中，決 定前閘極階與後閘極階的比率是容易的。因此，藉由精確 地設計兩個閘極階的延遲時間比，被延遲δ t/2的輸入資料 (δ t-延遲訊號)可輕易的獲得當作延遲資料307a。 在此方法中，第17圖所示之半導體積體電路3〇的再計 時方塊30A內的脈波產生電路306與延遲電路3〇7可輕易的構 成當作一組合電路。因此，半導體積體電路30的時脈恢復 電路可被簡單化。再且，在半導體積體電路30內的時脈恢 復電路可免於周圍溫度、操作電源的變動、以及製造散漫 等因素的影響，且可產生無錯誤的_資料。 以下將說明第17圖所示之第二型半導體積體電路30的 第二實施例的PLL電路中的振盪器2〇3的一結構範例。 第20A圖顯示第17圖所示之第二型半導體積體電路30的 第二實施例的PLL電路中的振邊器203的—結構範例。第皿 圖顯示一由一多數個差動電路305C所構成的差動環型振盪 器305B。第20B圖顯示第20A圖所示之構成差動環型振盪器 305B之差動電路305C的槪要圖。 通常，當使用環型振盪器時，環型振盪器的一振盪輸 出的一責任比可以控制是重要的。如果振盪輸出的責任比 無法適當地調整(不足50%)，調整振盪輸出訊號203a的反相 訊號的前緣或後緣大槪位於輸入資料11的脈波的中央變得 --------i 裝-- (請先K?讀背面Θ注意事項再填寫本頁) 訂 f,線 本纸張尺度逋用中國國家榡隼（CNS ) A4说格（210 X 297公釐） 42 317050 經濟部t央梂準局月工消费合作社印製 A7 B7 五、發明説明4(〇 ) 困難。 在一傳統的單線型環型振盪器中’因爲對於上升轉換 與降下轉換的訊號轉換時間是不同的’所以振盪輸出訊號 的責任比可輕易地從50®動。結果’當藉由振邊輸出訊號 203a的反相訊號執行再計時操作時’再計時點可能被位移 。再且，因爲輸入資料11具由於雜訊的相位變動，在最差 的狀況時’在再計時資料308a中會產生一誤差。 爲了解決前述之由於一不適當的責任比所產生的問題 ，差動環型振盪器305B可用在振盪器203。如以下所論，差 動環型振盪器305B可具有適當的責任比(大槪50%)。 在第20B圖中，差動電路305C由一差動放大器電路、與 兩個輸出電路所構成。差動放大器電路由電晶體Q4〇、Q41 、及分別連接在電晶體Q40、Q41之集極的電阻R20、R21所 構成。由前面所連接的差動電路305C所產生的差動輸入IN 、/IN分提供至電晶體Q40、Q41之基極。 一可如一定電流源操作的定電流電路被接於差動放大 器電路中的電晶體Q40、Q41之射極，且其由電晶體Q44與電 阻R22所構成。 一第一輸出電路由串連連接的電晶體Q42、Q45與一電 阻R23所構成。第一輸出電路接收電_21與電晶體Q41間的 一節點電壓，及放大此節點電壓用以在一差動輸出端OUT產 生此放大的電壓。一第二輸出電路由串連連接的電晶體Q43 、Q46與一電阻R24所構成。第二輸出電路接收電阻R20與電 晶體Q40間的一節點電壓，及放大此節點電壓用以在一差動 本紙張尺度適用中國國家梂準（CNS ) Α4規格（210Χ 297公釐） --------^ i — (請&讀背¾.之注意事項再填寫本頁) 、π 線 經濟部中夬揉準局貝工消费合作社印装 A7 ___B7_ i、發明説明4 ) 輸出端/out產生此放大的電壓。 在第20A圖中，七個差動電路305C串聯連接，即前一個 差動電路305C的差動輸出OUT及/OUT分別接於後一個差動電 路305C的差動輸入IN及/IN。不過，第七個差動電路3〇5C( 圖中最右側電路)的差動輸出OUT及/OUT被反相接至第一個 差動電路305C(圖中最左側電路)的差動輸入IN及/IN。在此 方法中，可執行差動環型振盪。 在差動環型振盪器305B中，上升轉換與降下轉換間的 電壓差可以被放大且經由此環傳送。因此，可以從差動環 型振盪器305護得具有適當責任比(大槪50%)的振盪輸出訊 號203a。 因此，振盪輸出訊號203a的反相訊號的前緣或後緣可 被精確地調整至偵測脈波306a的中央，且也可精確地大槪 調整至輸入資料11的資料脈波的中央。 結果’即使不顧周圍溫度、操作電源的變動、以及製 造散漫等，也可在半導體積體電路30的PLL電路時脈恢復電 路中獲得振盪器203的適當的責任比，且，因此，可以產生 無錯誤的恢復資料。 再則，本發明不但不限於這些實施例’而且也可在不 脫離本發明的範圍內做成其他的變化與修飾。 (請先讀背^注意事項再填寫本頁 丨裝 元件編 號對照 表 1 相位比較器 11-1 輸入資料 la 比較訊號 11-2 輸入資料 lb 輸入資料 20 瑣相迴路 2 迴路濾波器 20A 瑣相迴路 2 a 振盪頻率控制訊號 20B 瑣相迴路 本纸法尺度適用中國國家橾準（CNS ) A4規格（210X297公董） 44 317050- A7 B7 五、發明説明4fe ) 經濟部中夬揉準局貝工消费合作社印裝 3 振盪器 23 隔離區域 3a 振盪輸出訊號 23A 電源 ―4 ― 除法器…… 2 3B 電源'- --- 4 a 被除訊號 24A 接地端 5 脈波產生電路 24B 接地端 5 a 偵測脈波訊號 201 相位比較器 6 再計時電路 201-1 相位比較器 6a 再計時資料 201-2 相位比較器 7 延時電路 202 迴路濾波器 9A 半導體積體電路 202-1 迴路濾波器 9B 再計時方塊 202-2 迴路濾波器 9C 半導體積體電路 202a 振盪頻率控制訊號 10 半導體積體電路 202a-l 振盪頻率控制訊號 11 輸入資料 202a-2 振盪頻率控制訊號 203 振盪器 206 ' 差動接收電路 203 -1 振盪器 30卜1〜4 電流開關 203 -2 振盪器 302 多諧振盪器 203a 振盪輸出訊號 303 輸入控制電壓 203a-l 振盪輸出訊號 304-1〜3 選擇器 203a-2振盪輸出訊號 305A 環型振盪器 204 除法器 305B 環型振盪器 204 -1 除法器 305C 差動電路 204-2 除法器 306 脈波產生電路 204a 被除訊號 306a 偵測脈波 204a-l 被除訊號 307 延遲電路 204a-2 被除訊號 308 再計時電路 205 差動輸出電路 308a 再計時資料 2 0 5a 差動振盪輸出訊號 310 線性化電路
In. —1 - .......1— I - I- 1 - I — ： - !- - 1 ......II (請先SP-V背**之注意事項再填寫本頁) .f球 本纸伕尺度適用中國國家揉準（CNS ) A4规格（21 OX 297公釐） -45 -