JP4138424B2 - クロック変換器およびそのクロック変換器を備えた電子機器 - Google Patents
クロック変換器およびそのクロック変換器を備えた電子機器 Download PDFInfo
- Publication number
- JP4138424B2 JP4138424B2 JP2002279284A JP2002279284A JP4138424B2 JP 4138424 B2 JP4138424 B2 JP 4138424B2 JP 2002279284 A JP2002279284 A JP 2002279284A JP 2002279284 A JP2002279284 A JP 2002279284A JP 4138424 B2 JP4138424 B2 JP 4138424B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- feedback
- clock
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000872 buffer Substances 0.000 claims description 49
- 230000010355 oscillation Effects 0.000 claims description 47
- 230000008054 signal transmission Effects 0.000 claims description 46
- 238000010897 surface acoustic wave method Methods 0.000 claims description 34
- 239000003990 capacitor Substances 0.000 claims description 32
- 239000013078 crystal Substances 0.000 claims description 22
- 230000010363 phase shift Effects 0.000 claims description 11
- 239000010453 quartz Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 230000003287 optical effect Effects 0.000 description 28
- 239000000758 substrate Substances 0.000 description 27
- 238000010586 diagram Methods 0.000 description 23
- 230000005540 biological transmission Effects 0.000 description 17
- 238000006243 chemical reaction Methods 0.000 description 15
- 238000004891 communication Methods 0.000 description 8
- 230000000630 rising effect Effects 0.000 description 7
- 230000007257 malfunction Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- PSHMSSXLYVAENJ-UHFFFAOYSA-N dilithium;[oxido(oxoboranyloxy)boranyl]oxy-oxoboranyloxyborinate Chemical compound [Li+].[Li+].O=BOB([O-])OB([O-])OB=O PSHMSSXLYVAENJ-UHFFFAOYSA-N 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Phase Locked Loop）回路を用いたクロック変換器およびこのクロック変換器を用いた電子機器に関するものであり、より詳細には、数ｋＨｚ（例えば、８ｋＨｚ）台から数百ＭＨｚ（例えば、６２２.０８ＭＨｚ）の基本クロック信号を数百ＭＨｚ（例えば、６２２.０８ＭＨｚ）以上の高周波のクロック信号に逓倍するためのクロック変換器およびこのクロック変換器を用いた電子機器に関するものである。
【０００２】
【従来の技術】
従来より、固定電話機、携帯電話機、ＦＡＸ、およびパソコンなどの通信機器は、クロック変換器によってクロック信号の速度が高速化されて通信データの送受信が行われている。また、近年、通信ネットワークのブロードバンド化が進み、市場の要求が４００ＭＨｚを超えた高周波帯域におけるデータの送受信が行われるようになってきている。このような通信速度の高速化に対応するためのクロック変換器は、高周波帯域において周波数安定度が高いこと、通信機器の使用温度範囲において発振周波数が温度補償されていること、発振回路から出力されるクロック信号のジッタが少ないこと、などが要求されている。
【０００３】
また、クロック信号を高速に変換するためのクロック変換器の特性条件としては、入力側のクロック信号と出力側のクロック信号が同期していることが必要である。そのため、入力側のクロック信号と出力側のクロック信号の逓倍率は整数倍であり、且つ入力側のクロック信号と出力側のクロック信号の立ち上がり波形、立ち下り波形は一致していることが必要である。このような特性条件を実現させるために、一般的にＰＬＬ回路を用いたクロック変換器による位相同期および周波数逓倍が行われている。近年では、通信速度が高速化されるにつれて、数ｋＨｚ（例えば、８ｋＨｚ）台の基本クロック信号を数百ＭＨｚ（例えば、６２２.０８ＭＨｚ）以上の高周波クロック信号に逓倍するための高速通信用のクロック変換器も実現している。
【０００４】
クロック変換器は電圧制御型発振回路（ＶＣＯ：Voltage Controlled Oscillator）によって発振周波数が決定される。また、ＶＣＯの発振デバイスとしては、例えば、数１０ＭＨｚで発振するＡＴ水晶振動子が使用されるので、このようなＶＣＯは電圧制御型水晶発振回路（ＶＣＸＯ：Voltage Controlled X'tal Oscillator）と云われている。
【０００５】
図９は一般的なＶＣＸＯの構成を示す概念図である。図９において、発振部１８がＡＴ水晶振動子１７の発振に基づいて所定周波数の信号を生成する。このとき、数百ＭＨｚ以上の高周波の信号を出力するためには、周波数逓倍部１９を設けて発振部１８の発振周波数を整数倍して所定高周波の信号を出力する。なお、今日では１００ＭＨｚを越えるＡＴ振動子もあり、この場合は周波数逓倍部１９を設けなくても数百ＭＨｚ以上の高周波の信号を出力することができる。また、負荷回路とのインタフェースを考慮して、差動変換部２０から複数の出力信号が差動で取り出せるようになっている。
【０００６】
図１０は、従来のクロック変換器の構成を示すブロック図である。クロック変換器１’は、位相比較ＩＣチップ２（位相比較手段）、ローパスフィルタ（ＬＰＦ：Low Pass Filter）３、電圧制御型水晶発振回路（ＶＣＸＯ）４'、および信号伝達回路５によって構成されている。また、位相比較ＩＣチップ２は、位相比較回路（ＰＤ：Phase Detector Circuit）６、帰還分周回路（１/Ｎ）７、および入力分周回路（１/Ｐ）８によって構成されている。このクロック変換器１'の構成は一般的なＰＬＬ回路の構成と同じであるので、各部の詳細な動作説明は省略するが、例えば、クロック変換器１'に、たとえば、２０ＭＨｚで入力されたクロック信号（ＣＫ＋，ＣＫ−）は、たとえば、１００ＭＨｚのクロック信号（ＯＵＴ＋，ＯＵＴ−）に周波数逓倍されて出力される。
【０００７】
ところで、ＶＣＸＯ４’の出力信号をＰＬＬ帰還するために、ＶＣＸＯ４’中の図示しない出力段のＥＣＬ（Emitter Coupled Logic）で構成された差動増幅回路から位相比較回路ＩＣチップ２の帰還分周回路７の入力段へ、信号伝達回路５を介してＰＬＬ帰還ループが構成されている。なお、ＶＣＸＯ４'の出力段の差動増幅回路としては、通常、ＰＥＣＬ（Positive Emitter Coupled Logic）が用いられるので、以下、差動増幅回路をＰＥＣＬと表現する場合がある。一方、位相比較回路ＩＣチップ２の帰還分周回路７の入力段は、差動増幅回路（つまり、ＰＥＣＬ）で構成されたものと差動型ＣＭＯＳ回路で構成されたものとがある。
【０００８】
図１１は、図１０に示すクロック変換器における、ＶＣＸＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路７の入力段のＰＥＣＬ部との間に設けられた信号伝達回路の構成図である。つまり、図１１は、ＶＣＸＯの出力段のＰＥＣＬ部（以下、ＶＣＸＯ・ＰＥＣＬ部４'ａ）と位相比較回路ＩＣチップ２の帰還分周回路７の入力段のＰＥＣＬ部（以下、帰還分周回路・ＰＥＣＬ部７ａ）との間のインタフェースを示している。このときのＶＣＸＯ・ＰＥＣＬ部４'ａと帰還分周回路・ＰＥＣＬ部７ａとの間のインタフェースのインピーダンス基準は５０Ωである。したがって、ＶＣＸＯ・ＰＥＣＬ部４'ａの出力端子Ｔ'２，Ｔ'３と帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ７，Ｔ８との間は、それぞれの線路ごとに５０Ωからなる２本の伝送線路インピーダンスＺ１，Ｚ２によって接続されている。さらに、それぞれの伝送線路インピーダンスＺ１，Ｚ２の帰還分周回路・ＰＥＣＬ部７ａ側の終端はバイアス抵抗によって分圧されている。
【０００９】
また、図１２は、図１０に示すクロック変換器における、ＶＣＸＯの出力段のＰＥＣＬ部と帰還分周回路７の入力段の差動ＣＭＯＳ部との間の信号伝達回路の構成図である。つまり、図１２は、ＶＣＸＯの出力段のＰＥＣＬ部（ＶＣＸＯ・ＰＥＣＬ部４'ａ）と帰還分周回路７の入力段の差動ＣＭＯＳ部（帰還分周回路・差動ＣＭＯＳ部７ｂ）との間のインタフェースを示している。ＶＣＸＯ・ＰＥＣＬ部４'ａの出力端子Ｔ'２，Ｔ'３と帰還分周回路・差動ＣＭＯＳ部７ｂの入力端子Ｔ７，Ｔ８との間は、１本の配線系統はＡＣ結合用のコンデンサＣ５１で結合され、もう１本の配線系統はＶＣＸＯ・ＰＥＣＬ部４'ａ側が抵抗Ｒ５６で終端され、帰還分周回路・差動ＣＭＯＳ部７ｂ側は抵抗Ｒ５４とコンデンサＣ５２の並列回路によって終端される。
【００１０】
つまり、従来のクロック変換器１’では、図１０に示すように、ＰＬＬ帰還ループは、ＶＣＸＯ４’の出力端子Ｔ２，Ｔ３から２本の配線で取り出して、信号伝達回路５を経由して位相比較ＩＣチップ２の帰還分周回路７の入力端子Ｔ７，Ｔ８へ帰還させている。特に、数百ＭＨｚ以上のクロック信号のＰＬＬ帰還ループによる帰還信号の伝達には、入出力間のインタフェースや伝送線路においてインピーダンス整合をとる必要がある。そのために、入出力間のインタフェースとして、図１１に示すように５０Ωの伝送線路インピーダンスＺ１，Ｚ２を設け、または図１１、図１２に示すように入出力部に抵抗やコンデンサを接続してインピーダンス整合を行っている。
【００１１】
本願発明に関連する先行技術文献としては、特許文献１、２が挙げられる。
【００１２】
【特許文献１】
特開平１０-３１９１４９号公報
【特許文献２】
特開平１０-２６１９５６号公報
【００１３】
【発明が解決しようとする課題】
ところで、クロック変換器１’の出力側に負荷回路を接続すると、負荷の動作状態によってＶＣＸＯ４’の出力信号（ＯＵＴ＋，ＯＵＴ−）が変動したり、その波形振幅が低下したりするといった悪影響を与えることがある。このため、ＰＬＬ帰還ループによるＰＬＬ帰還信号も不安定になってクロック変換器１’の系全体が乱調を起すことがある。そこで、このようなＰＬＬ帰還ループの悪影響を軽減するために、ＶＣＸＯ４’の出力側に図示しないバッファ回路を接続してＰＬＬ帰還ループの負荷回路からの影響を軽減するための手段が講じられている。しかし、このような手段を設けるためには実負荷によるカットアンドトライによって部品定数を決めなければならないし、また、相当数の部品の追加が必要となってクロック変換器１’の小型化や低価格化を実現することができないなどの問題もある。
【００１４】
また、図９に示すように、発振デバイスとしてＡＴ水晶振動子１７を用いる場合は、主振動と同時に副振動が励起されて共振点が多く存在し、かつ周波数逓倍部１９自身が主振動の整数倍の高周波を発生するので、出力信号にスプリアスやノイズが混在して出力信号にジッタを発生させる要因となり、低ジッタ化が実現できないなどの問題がある。さらに、周波数逓倍部１９などを設けることによってＶＣＸＯが大型化してしまうこともある。
【００１５】
また、図１１のように、ＶＣＸＯの差動増幅回路と帰還分周回路７の差動増幅回路が共にＰＥＣＬの場合は、通常、変換周波数が数百ＭＨｚ（例えば、６２２.０８ＭＨｚ）以上の場合のクロック変換器に使用されるが、下記のような種々の問題点がある。１つ目は、図１０の各機能ブロックにおける電源及びグランドはそれぞれ共通で使用されると共に低インピーダンスを有するため、電源やグランドの電位が変動するとノイズが重畳されて各機能ブロックに相互に影響し合うという不具合が生じる。例えば、位相比較回路６におけるスイッチングノイズが電源やグランドを介して他の機能ブロック、例えばＶＣＸＯ４'に伝播することがある。
【００１６】
２つ目は、クロック変換器１’の各部品が搭載されている基板は、例えば基板サイズが２０ｍｍ×３０ｍｍ程度と小さいため、部品間が近接してアイソレーションができないために電磁結合したり容量結合したりしやすく、各部品が相互に電気的に悪影響を及ぼすという不具合が生じる。３つ目は、本来、差動動作によって生じるデファレンシャルノイズを除去してＳ／Ｎ比が良好になる差動増幅回路を使用しているにも関わらず、基板の大きさが制限されているため、スペース的な面から複数の入出力信号で動作するように差動増幅回路を構成することができない。４つ目は、例えば、クロック信号が２００ＭＨｚ以上の高周波回路においては、通常、図１１に示すように、信号の受け渡しに５０Ωのストリップ線路を伝送線路インピーダンスＺ１，Ｚ２として使用することが標準仕様であるが、これらの伝送線路インピーダンスＺ１，Ｚ２を形成するための配線スペースが必要となり、結果的にクロック変換器１’が大型化してしまうという問題がある。
【００１７】
また、図１２のように、ＶＣＸＯの差動増幅回路がＰＥＣＬであり、帰還分周回路７の差動増幅回路がＣＭＯＳ回路である場合は、通常、変換周波数が１００ＭＨｚ程度以下の場合のクロッ変換器に使用されるが、以下のような問題点がある。つまり、図１２に示すように、ＶＣＸＯ・ＰＥＣＬ部４'ａと帰還分周回路・差動ＣＭＯＳ部７ｂとのバイアス電圧の違いによって、ＰＬＬ帰還ループの信号の入出力間にＡＣ結合用のコンデンサＣ５１を接続する必要があるため、ＶＣＸＯ・ＰＥＣＬ部４'ａ側で終端抵抗Ｒ５５をグランドに落とす必要がある。
【００１８】
しかも、このときの終端抵抗Ｒ５５の値は、図１１の伝送線路インピーダンスＺ１，Ｚ２のインピーダンス値である５０Ωと同じ値にする必要がある。したがって、この終端抵抗Ｒ５５に流れる電流は、電源電圧によっても異なるが、例えば５０〜６０ｍＡ程度とかなり大きくなるために消費電力が大きくなり、低消費電力化にそぐわないという問題を生じる。なお、クロック変換器に供給する電源電圧をＶｃｃとした場合、バイアス電圧は、ＶＣＸＯ・ＰＥＣＬ部４'ａでは一般にＶｃｃ−２Ｖ、帰還分周回路・差動ＣＭＯＳ部７ｂでは１／２Ｖｃｃである。
【００１９】
本発明は、上述の課題に鑑みてなされたもので、その目的とするところは、負荷回路に影響されないようにＰＬＬ帰還して安定した高周波のクロック信号を出力すると共に配線パターンを削減して小型化したクロック変換器およびそのクロック変換器を備えた電子機器を提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的を達成するため、第１の発明は、電圧制御発振手段から取り出したＰＬＬ帰還信号と入力信号とを位相比較手段で位相同期させて、所定の周波数のクロック信号を出力するクロック変換器において、前記電圧制御発振手段は、電圧制御移相手段を用いた正帰還ループの一部を構成するバッファ手段の一方の出力端子から前記正帰還ループ用の正帰還信号を出力し、他方の出力端子から前記ＰＬＬ帰還信号を出力し、前記ＰＬＬ帰還信号は、インピーダンス調整用の信号伝達手段とＰＬＬ帰還信号分周用の帰還分周手段とを介して前記位相比較手段に帰還され、前記信号伝達手段において、前記バッファ手段から供給された前記ＰＬＬ帰還信号は、電源とグランド間に直列接続された第１、第２および第３の抵抗の内で前記第１と第２の抵抗との第１の接続点に供給され、前記第２と第３の抵抗との第２の接続点は第１のコンデンサを介してグランドに接地され、さらに前記第１の接続点は前記帰還分周手段中の差動ＥＣＬ増幅器の第１の入力端子に接続され、前記第２の接続点は前記帰還分周手段中の前記差動ＥＣＬ増幅器の第２の入力端子に接続され、前記第２の抵抗の抵抗値をＲ M 、前記第２の抵抗の両端に接続された前記第１および第３の抵抗の抵抗値をそれぞれＲ H ，Ｒ L とすると、Ｒ H ≫Ｒ M 、かつＲ L ≫Ｒ M であることを特徴とする。
【００２１】
上記の第１の発明によれば、電圧制御移相手段を用いた正帰還ループの一部を構成するバッファ手段の２つの出力端子のうち、一方をＰＬＬ帰還ループ用として使用し、他方を正帰還ループ用として使用しているので、ＰＬＬ帰還ループの配線を１本にすることができると共に、クロック変換器の出力回路からＰＬＬ帰還ループをとる必要がなくなるので、ＰＬＬ帰還ループの信号が負荷によって変動することはなくなる。
更に、インピーダンス調整用の前記信号伝達手段は、電圧制御発振手段のバッファ手段と帰還分周手段間のインピーダンスの整合を良好に取ることができ、また、帰還分周手段へ入力されるＰＬＬ帰還信号の電圧レベルを高く設定することができるので、ＰＬＬ帰還信号の立ち上がり立ち下がりを急峻にして帰還分周手段における差動動作を安定させ誤動作を防止することができる。
また、バッファ手段の出力段の差動ＥＣＬ増幅器と位相比較手段を構成する帰還分周手段の入力段の差動ＥＣＬ増幅器との間に設けられた、いわゆる差動ＥＣＬ増幅器間で信号伝達手段を構成する場合、従来のように５０Ωのストリップ線路や専用ケーブルを使用する必要がなく、基板上に形成した配線パターンと部品のレイアウトによって直流バイアス手段を兼ね備えたＰＬＬ帰還ループの形成とインピーダンス整合を行うことができるので、信号伝達手段の更なる小スペース化を図ることができる。
また、信号伝達手段において、帰還分周手段のＥＣＬ差動型増幅器および差動型ＣＭＯＳ回路の入力第１および第３の抵抗の抵抗値をそれぞれ第２の抵抗の抵抗値より大きくとることによって、バッファ手段と帰還分周手段のインピーダンスの整合性を良くし、もしくは、ＰＬＬ帰還ループ信号の振幅を大きく確保することができる。これにより、ＰＬＬ帰還ループ信号の立ち上がり／立ち下がりを急峻にして帰還分周手段のＥＣＬ差動型増幅器又は差動型ＣＭＯＳ回路の差動動作を安定化させ誤動作を防止することができる。
また、第２の発明は、電圧制御発振手段から取り出したＰＬＬ帰還信号と入力信号とを位相比較手段で位相同期させて、所定の周波数のクロック信号を出力するクロック変換器において、前記電圧制御発振手段は、電圧制御移相手段を用いた正帰還ループの一部を構成するバッファ手段の一方の出力端子から前記正帰還ループ用の正帰還信号を出力し、他方の出力端子から前記ＰＬＬ帰還信号を出力し、前記ＰＬＬ帰還信号は、インピーダンス調整用の信号伝達手段とＰＬＬ帰還信号分周用の帰還分周手段とを介して前記位相比較手段に帰還され、前記信号伝達手段において、前記バッファ手段から供給された前記ＰＬＬ帰還信号は、第２のコンデンサを介して、電源とグランド間に直列接続された第１、第２および第３の抵抗の内で前記第１と第２の抵抗との第１の接続点に供給され、前記第２と第３の抵抗との第２の接続点は第１のコンデンサを介してグランドに接地され、さらに前記第１の接続点は前記帰還分周手段中の差動ＣＭＯＳ増幅器の第１の入力端子に接続され、前記第２の接続点は前記帰還分周手段中の前記差動ＣＭＯＳ増幅器の第２の入力端子に接続され、前記第２の抵抗の抵抗値をＲ M 、前記第２の抵抗の両端に接続された前記第１および第３の抵抗の抵抗値をそれぞれＲ H ，Ｒ L とすると、Ｒ H ≫Ｒ M 、かつＲ L ≫Ｒ M であることを特徴とする。
上記の第２の発明によれば、電圧制御移相手段を用いた正帰還ループの一部を構成するバッファ手段の２つの出力端子のうち、一方をＰＬＬ帰還ループ用として使用し、他方を正帰還ループ用として使用しているので、ＰＬＬ帰還ループの配線を１本にすることができると共に、クロック変換器の出力回路からＰＬＬ帰還ループをとる必要がなくなるので、ＰＬＬ帰還ループの信号が負荷によって変動することはなくなる。
更に、インピーダンス調整用の前記信号伝達手段は、電圧制御発振手段のバッファ手段と帰還分周手段間のインピーダンスの整合を良好に取ることができ、また、帰還分周手段へ入力されるＰＬＬ帰還信号の電圧レベルを高く設定することができるので、ＰＬＬ帰還信号の立ち上がり立ち下がりを急峻にして帰還分周手段における差動動作を安定させ誤動作を防止することができる。
また、バッファ手段の差動型ＥＣＬ増幅器と帰還分周手段中の差動型ＣＭＯＳ増幅器間のＰＬＬ帰還ループについては高インピーダンス線路が使用できるので、その配線パター ンの線幅を細くすることができ、もって基板の小スペース化を図ることができる。また、ＰＬＬ帰還ループの高インピーダンス化によって、電圧制御発振手段を構成するバッファ手段の差動型ＥＣＬ増幅器側の終端抵抗を大きくすることができるので、クロック変換器の消費電力を軽減することができる。
また、信号伝達手段において、帰還分周手段のＥＣＬ差動型増幅器および差動型ＣＭＯＳ回路の入力第１および第３の抵抗の抵抗値をそれぞれ第２の抵抗の抵抗値より大きくとることによって、バッファ手段と帰還分周手段のインピーダンスの整合性を良くし、もしくは、ＰＬＬ帰還ループ信号の振幅を大きく確保することができる。これにより、ＰＬＬ帰還ループ信号の立ち上がり／立ち下がりを急峻にして帰還分周手段のＥＣＬ差動型増幅器又は差動型ＣＭＯＳ回路の差動動作を安定化させ誤動作を防止することができる。
【００２２】
また、第３の発明のクロック変換器における電圧制御発振手段のバッファ手段は、ＥＣＬ（Emitter Coupled Logic）差動増幅回路によって構成されていることを特徴とする。
【００２３】
上記の第３の発明によれば、電圧制御発振手段を構成するバッファ手段にＥＣＬ差動増幅回路を用いることによって、バッファ手段の集積回路化が容易になるとともに、その構成を簡素化することができる。
【００３６】
また、第４の発明のクロック変換器における電圧制御発振手段はＳＡＷ（Surface Acoustic Wave）共振子を用いた電圧制御型ＳＡＷ発振回路で構成されることを特徴とする。
【００３７】
上記の第４の発明によれば、電圧制御発振手段にＳＡＷ共振子を用いるので、主振動以外の副振動と結合しにくく、所定の周波数以外には共振点は存在しないという利点がある。また、ＳＡＷ共振子を用いると、高周波の発振信号が直接に得られるために逓倍部が不要となるので、ジッタの少ない出力信号が得られるという利点もある。
【００３８】
また、第５の発明のクロック変換器における電圧制御発振手段はＡＴ水晶振動子を用いた電圧制御型水晶発振回路で構成されることを特徴とする。
【００３９】
上記の第５の発明によれば、電圧制御発振手段にＡＴ水晶振動子を適用しても、上記したと同様の効果が得られる。
【００４０】
また、第６の発明は、上記の各発明によるクロック変換器を備えるように構成される。
【００４１】
上記の第６の発明によれば、上記の各発明のクロック変換器を光トランシーバ用モジュールに用いることによって、ジッタが多く含まれたクロック信号が入力されても、ジッタの非常に少ない安定化された高周波のクロック信号を光トランシーバ用モジュールの多重化部へ供給することができる。これによって、多重化部において多重化される送信データとクロック信号との間におけるタイミングマージンが確保されるので、多重化部の送信データの誤動作を防止することができる。また、動画像のような大量のデータが伝送できる１０ギガビットに代表される高速なネットワークシステムにおいても、安定した動作を容易に確保することができる。
【００４２】
【発明の実施の形態】
先ず、本発明におけるクロック変換器の概要について述べる。本発明におけるクロック変換器の第１の特徴は、ＶＣＯ（電圧制御型発振回路）中で電圧制御移相手段を用いた正帰還ループの一部を構成するバッファ回路の２つの出力端子のうち、一方をＰＬＬ帰還ループ用として使用し、他方を正帰還ループ用として使用していることである。これによって、ＰＬＬ帰還ループの配線を１本にすることができると共に、クロック変換器の出力回路からＰＬＬ帰還ループをとる必要がなくなるので、ＰＬＬ帰還ループの信号が負荷によって変動することはなくなる。
【００４３】
また、本発明におけるクロック変換器の第２の特徴は、ＶＣＯの正帰還ループ用差動バッファ回路は、ＥＣＬラインレシーバなどを用いたＰＥＣＬを使用し、かつ、このＶＣＯのＰＥＣＬ部から位相比較ＩＣチップの帰還分周回路のＰＥＣＬ部へのＰＬＬ帰還ループを用いてＰＬＬ帰還信号を伝達する場合は、配線用パターンを形成する基板に高誘電率の基板を使用し、かつ、高周波信号が入力される帰還分周回路のＰＥＣＬ部の入力端子近傍にバイパスコンデンサを付加していることである。これによって、高誘電率の基板の配線用パターンと基板裏面の全面に形成されたパターン（以下、ベタパターンという）との間で小容量のコンデンサ（第１のコンデンサ）が形成され、このコンデンサを介して高周波ノイズを除去すると共に、あらかじめ付加されているバイパスコンデンサによって低周波ノイズを除去することができる。
【００４４】
また、本発明におけるクロック変換器の第３の特徴は、このＶＣＯのＰＥＣＬ部から位相比較ＩＣチップの帰還分周回路の差動型ＣＭＯＳ回路へのＰＬＬ帰還ループを用いてＰＬＬ帰還信号を伝達する場合は、ＰＬＬ帰還ループにＡＣ結合用コンデンサを介在させると共に、ＰＬＬ帰還ループの線路パターンを微細な配線にして高インピーダンス線路を形成しているところにある。さらに、ＶＣＯのＰＥＣＬ部のバイアス抵抗を大きくとることによって省電力化を図ると共に、帰還分周回路の差動型ＣＭＯＳ回路のバイアス抵抗を大きくとることによって入力信号の大振幅化を図っているところにある。
【００４５】
ここで、クロック変換器の発振源となるＶＣＯとしては、クロック信号の周波数帯域が１００ＭＨｚ以下の場合は、短冊型の水晶チップによるＡＴ水晶振動子（高周波水晶振動子）を搭載した電圧制御型水晶発振回路（ＶＣＸＯ）が用いられ、クロック信号の周波数帯域が１００〜２００ＭＨｚの場合は、ＡＴ水晶振動子、またはメサ型、逆メサ型の水晶振動子を用いたＶＣＸＯが用いられている。さらに、クロック信号の周波数帯域が２００ＭＨｚ以上の場合は、弾性表面波を利用したＳＡＷ（Surface Acoustic Wave）共振子を搭載した電圧制御型ＳＡＷ発振回路（電圧制御発振手段）（ＶＣＳＯ：Voltage Controlled SAW Oscillator）が用いられる。なお、ＶＣＸＯを用いてその出力段に周波数逓倍器を設けて２００ＭＨｚ以上のクロック信号を出力することもできる。
【００４６】
上記のＳＡＷ共振子は、圧電基板上にすだれ状の励振電極と梯子状の反射器を配置し、励振電極で励振された表面波を反射器で反射させることで定在波を発生させ、共振子として機能するものである。このＳＡＷ共振子は、振動エネルギがＳＡＷ共振子表面に局在して主振動以外の副振動と結合しにくいため、ＡＴ水晶振動子と比較すると、所定の周波数以外には共振点は存在しないという利点がある。また、ＳＡＷ共振子を用いたＶＣＳＯは、高周波の発振信号が直接に得られるために逓倍部が不要となるので、ＡＴ水晶振動子を用いたＶＣＸＯに比べてジッタの少ない出力信号が得られるという利点もある。
【００４７】
また、クロック信号の周波数精度は、経時変化による長期的精度については、周波数偏差の相対的変化量（Δｆ/ｆ×１０-6）に基づいて比較しているので、クロック信号の周波数が高くなっても周波数精度は変わらない。しかし、周波数が温度ドリフトや負荷容量などで変動するジッタによる短期的精度については、時間軸上における周波数変動分の絶対値（ピコセカンド：ｐｓ）で比較しているので、クロック信号の周波数が高周波帯域になるほど周波数精度が悪くなる傾向にある。そこで、クロック信号の周波数が２００ＭＨｚ以上の場合は、通常、ジッタの少ないＳＡＷ共振子によるＶＣＳＯを用いて、短期的な周波数精度の向上を図っている。
【００４８】
従って、以下に述べる本発明の実施の形態では、ジッタが少なく短期的な周波数精度のよいＶＣＳＯを用いたクロック変換器について説明する。図１（ａ）は、本発明の実施の形態におけるクロック変換器の構成を示すブロック図であり、（ｂ）は位相比較回路の内部の構成を示すブロック図である。図１（ａ）に示すクロック変換器１は、位相比較ＩＣチップ２、ローパスフィルタ（ＬＰＦ）３、電圧制御型ＳＡＷ発振回路（ＶＣＳＯ）４、および信号伝達回路５によって構成されている。
【００４９】
また、位相比較ＩＣチップ２はＩＣ化されたブロックであり、位相比較回路（ＰＤ）６、帰還分周回路（１/Ｎ）７、および入力分周回路（１/Ｐ）８によって構成されている。さらに、位相比較回路６は、図１（ｂ）に示すように、位相比較部６ａとチャージポンプ６ｂとによって構成されている。このような構成において、たとえば、クロック変換器１に１００ＭＨｚで入力されたクロック信号（ＣＫ＋，ＣＫ−）は、６００ＭＨｚのクロック信号（ＯＵＴ＋，ＯＵＴ−）に周波数逓倍されて出力される。なお、本発明のクロック変換器１は、例えば、１５ｍｍ×１５ｍｍ程度の大きさの基板に搭載される。又、入力されるクロック信号と出力されるクロック信号のそれぞれの周波数が同一となる場合もある。
【００５０】
次に、本発明に直接関係する部分の構成要素の機能について説明する。ＶＣＳＯ４はＳＡＷ共振子を用いた発振回路であり、発振信号の周波数に応じて外部からの制御電圧Ｖｃにより発振回路内の位相を制御し、所定の周波数のクロック信号を生成する。出力端子Ｔ４はＶＣＳＯ４の正帰還ループ用差動バッファ回路からのＰＬＬ帰還信号を送出するＰＬＬ帰還ループ用の出力端子である。この出力端子Ｔ４から信号伝達回路５を介して位相比較ＩＣチップ２へＰＬＬ帰還信号が送出される。
【００５１】
信号伝達回路５は、ＶＣＳＯ４のＰＬＬ帰還ループ用の出力端子Ｔ４と位相比較部ＩＣチップ２中の帰還分周回路７の入力端子Ｔ５との間の設けられ、ＶＣＳＯ４と位相比較部ＩＣチップ２の帰還分周回路（１/Ｎ）の間で高周波信号の受け渡しを効率よく行わせる機能を持つインタフェース回路である。この信号伝達回路５は、ＰＬＬ帰還ループのインピーダンスの整合性を取り、または位相比較部ＩＣチップ２内の位相比較回路６のバイアス電圧を決定する。
【００５２】
また、位相比較回路（ＰＤ）６においては、図１（ｂ）に示すように、位相比較部６ａが、ＰＬＬ帰還ループを伝送して帰還分周回路（１/Ｎ）７を介して入力されたＰＬＬ帰還信号と、外部から入力分周回路（１/Ｐ）８を介して入力されたクロック信号との位相比較を行い、位相差に基づいてアップダウン信号（Ｕ，Ｄ）を生成してチャージポンプ６ｂへ送出する。チャージポンプ６ｂはアップダウン信号（Ｕ，Ｄ）によるアナログ制御を行い、位相比較部６ａにおける比較結果を出力しローパスフィルタ（ＬＰＦ）３へ送出する。つまり、位相比較回路（ＰＤ）６は、ＰＬＬ帰還信号と入力されたクロック信号との位相差に対応した位相差信号をローパスフィルタ（ＬＰＦ）３へ出力する。
【００５３】
ローパスフィルタ（ＬＰＦ）３は、位相比較回路（ＰＤ）６の差動動作によって発生したノイズを除去して、クロック信号とＰＬＬ帰還信号の位相差に応じた制御電圧ＶｃをＶＣＳＯ４の電圧制御型移相回路１４（図２参照）へ送出する。なお、帰還分周回路（１/Ｎ）７は、ＰＬＬ帰還ループからのＰＬＬ帰還信号を入力分周回路（１/Ｐ）８からの出力周波数に合わせるために分周するための分周器である。また、入力分周回路（１/Ｐ）８は、入力側のクロック信号を分周して位相比較回路６へ入力するための分周器である。
【００５４】
図２は、図１に示すクロック変換器内のＶＣＳＯの構成を示すブロック図である。ＶＣＳＯ４は、差動バッファ１１，１２，１３がＩＣチップによって構成されたＶＣＯ・ＰＥＣＬ部４ａと、可変容量ダイオードにより位相シフトさせる電圧制御型移相回路１４と、弾性表面波によって振動を発生させるＳＡＷ共振子１５と、差動バッファ（バッファ手段）１１の入力端子間にバイアス電圧をかけるインピーダンスＺｄ１６とによって構成されている。なお、電圧制御型移相回路１４は、端子Ｔ１へ制御電圧Ｖｃを印加することによって図示しない可変容量ダイオードのリアクタンスを変化させて位相シフトを行い、外部からの入力信号（クロック信号）とＰＬＬ帰還信号との位相差がゼロになるようにＳＡＷ共振子１５の共振信号の位相を制御するものである。
【００５５】
ＳＡＷ共振子１５から出力された共振信号は、インピーダンスＺｄ１６の両端に発生する電圧信号レベルとして差動バッファ１１に入力される。さらに、差動バッファ１１の出力信号は、差動バッファ１２を介して、１組のクロック信号（ＯＵＴ＋，ＯＵＴ−）として送出される。一方、差動バッファ１１の出力信号は差動バッファ（バッファ手段）１３に入力される。そして、差動バッファ１３の一方の出力端子Ｔ'５から、ＳＡＷ共振子１５の共振信号と１８０°位相差がある正帰還信号Ｑ２が電圧制御型移相回路１４へ入力される。これによって、電圧制御型移相回路１４は、入力された正帰還信号Ｑ２を制御電圧Ｖｃによって位相シフトさせてＳＡＷ共振子１５を高周波発振させる。このようにして、出力端子Ｔ２，Ｔ３から、例えば、６００ＭＨｚのクロック信号（ＯＵＴ＋，ＯＵＴ−）を出力することができる。
【００５６】
一方、差動バッファ１３の他方の出力端子Ｔ'４から、ＳＡＷ共振子１５の共振信号と同相のＰＬＬ帰還信号Ｑ１が出力される。このＰＬＬ帰還信号Ｑ１は、図１に示すように、ＶＣＳＯ４の出力端子Ｔ４から信号伝達回路５を介して位相比較ＩＣチップ２の帰還分周回路７の入力端子Ｔ５へ帰還される。
【００５７】
図３は、図２に示す差動バッファ１１，１２，１３の具体的な構成を示す差動増幅回路の回路図である。つまり、差動バッファ１１，１２，１３は何れもＥＣＬラインレシーバと呼ばれる同じエミッタ開放型の差動増幅回路（以下、差動ＥＣＬ増幅回路ともいう）によって構成されている。なお、図３の差動増幅回路は、図２のＶＣＳＯ・ＰＥＣＬ部４ａにおける差動バッファ１２の差動増幅回路を示しており、抵抗Ｒ１，Ｒ２は、外付け用として、それぞれ出力端子Ｔ’2，Ｔ’3（差動バッファ１３の場合には、抵抗Ｒ１，Ｒ２はそれぞれＴ’4，Ｔ’5）に接続される。
【００５８】
図３に示す差動増幅回路は、一般的な回路であるので詳細な動作説明は省略するが、１８０°位相の異なる入力信号（ＩＮ＋、ＩＮ−）によってトランジスタＴｒ１、Ｔｒ２が差動反転動作を繰り返し、トランジスタＴｒ３のＯＵＴ−およびＴｒ４のＯＵＴ+より増幅並びに波形整形された差動信号を取り出すことができる。なお、トランジスタＴｒ５は発振信号のバイアスレベルを可変設定するための手段である。
【００５９】
差動バッファ１１，１２，１３にＥＣＬラインレシーバを用いることにより、電圧制御発振回路を構成するＶＣＳＯ・ＰＥＣＬ部の差動バッファは、集積回路化が容易になるとともに、その構成を簡素化することができる。
【００６０】
つまり、本発明におけるクロック変換器の特徴は、図２に示すように、差動バッファ１３の２出力端子のうち、一方の出力端子を正帰還ループ用として用い、他方の出力端子をＰＬＬ帰還ループ用として用いている点である。以下に、差動バッファ１３を構成する差動ＥＣＬ増幅回路（ＰＥＣＬともいう）から位相比較ＩＣチップ２の帰還分周回路７の入力段へＰＬＬ帰還信号を帰還させるＰＬＬ帰還ループの信号伝達回路５について幾つかの実施例を説明する。信号伝達回路５について、帰還分周回路７の差動増幅回路が差動ＥＣＬ増幅回路（ＰＥＣＬ）であるか差動ＣＭＯＳ回路であるかによって、以下の２つの例に分けて説明する。
【００６１】
第１の例
先ず、ＶＣＳＯの差動増幅回路がＰＥＣＬであり、帰還分周回路７の差動増幅回路がＰＥＣＬ回路である場合の信号伝達回路について説明する。図４は、図１に示すクロック変換器１におけるＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路７の入力段のＰＥＣＬ部との間に挿入された信号伝達回路の構成図である。つまり、信号伝達回路５は、ＶＣＳＯの出力段のＰＥＣＬ部（ＶＣＳＯ・ＰＥＣＬ部４ａ）の出力端子Ｔ４と位相比較回路ＩＣチップの帰還分周回路７の入力段のＰＥＣＬ部（帰還分周回路・ＰＥＣＬ部７ａ）の入力端子Ｔ５との間に、インタフェースのインピーダンス基準値である５０Ωとなるように、高誘電材料の基板に幅の狭いパターン配線を施してＰＬＬ帰還ループを形成する。
【００６２】
さらに、高周波信号を入力する側の帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ５とＴ６を、３つのバイアス抵抗Ｒ１１，Ｒ１２，Ｒ１３の直列接続によって分圧する。つまり、バイアス抵抗Ｒ１１（第１の抵抗）の一端を電源電圧Ｖｃｃのラインに接続し、バイアス抵抗Ｒ１３（第３の抵抗）の一端をグランド側に接続にすると共に、中間に位置するバイアス抵抗Ｒ１２（第２の抵抗）の両端（第１の接続点，第２の接続点）から帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ５（第１の入力端子），Ｔ６（第２の入力端子）へ接続する。また、帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ６とグランドとの間（つまり、バイアス抵抗Ｒ１３と並列）に低周波ノイズ除去用のコンデンサＣ１１（第１のコンデンサ）を接続する。コンデンサＣ１１は、入力端子Ｔ６に直接接続することが望ましい。なお、ＶＣＳＯ・ＰＥＣＬ部４ａの出力側のＰＬＬ帰還ループが形成されていない側の端子Ｔ'５は、抵抗Ｒ１４を通してグランドへ落とすと共に、図２に示すように正帰還ループとして電圧制御型移相回路１４へ接続する。
【００６３】
また、３つのバイアス抵抗Ｒ１１，Ｒ１２，Ｒ１３の関係は、中間に位置して入力端子Ｔ５，Ｔ６をバイアスする抵抗Ｒ１２と両端の抵抗Ｒ１１，Ｒ１３との関係が、Ｒ１１≫Ｒ１２、かつ、Ｒ１３≫Ｒ１２となるようにＲ１２を決定する。例えば、Ｒ１１＝４.３ｋΩ、Ｒ１３＝２.７ｋΩ、Ｒ１２＝１００Ωとすると、帰還分周回路７への入力インピーダンスを５０Ωとすることができる。このようにして、帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ５，Ｔ６の差動入力信号の電圧レベルをほぼ等しくして、入力端子Ｔ５のインピーダンスとＰＬＬ帰還ループのインピーダンスとをインピーダンス整合させれば、ＶＣＳＯ・ＰＥＣＬ部４ａおよび帰還分周回路・ＰＥＣＬ部７ａの差動増幅回路の差動動作を安定化させることができる。
【００６４】
さらに、信号伝達回路５の配線パターンを形成する基板は、『ガラス布基材高誘電率変性エポキシ樹脂』などの高誘電率の基板を使用する。例えば、このような高誘電率の基板材料として、日立製のＭＣＬ−ＨＤ−６７（登録商標）などがある。この基板材料の誘電率εはティピカル値で１０.４程度であるが、通常、ε＝４以上の基板を用いることが望ましい。このような高誘電率の基板を使用することにより、線幅の狭い配線パターンによって、５０Ω程度の低インピーダンスのＰＬＬ帰還ループを形成することができる。
【００６５】
図５は、図４に示す信号伝達回路５の基板上の配線パターンを示すパターン図である。図５に示すように、ＶＣＳＯ・ＰＥＣＬ部４ａの出力端子Ｔ４と帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ５との間のＰＬＬ帰還ループの配線パターン幅は、たとえば、０.１ｍｍであり、帰還分周回路・ＰＥＣＬ部７ａ側の抵抗Ｒ１２,Ｒ１３、およびコンデンサＣ１１などのグランド側に接続するディスクリート部品の配線パターンは、たとえば、０.３ｍｍである。
【００６６】
一方、基板の裏面側には一面にベタパターンが形成されてグランドに落とされている。従って、上記のディスクリート部品（Ｒ１２，Ｒ１３，Ｃ１１）のグランド側の線幅を０.３ｍｍ程度まで太くすることによって、これらの配線パターンとグランドとの間に所望の静電容量のコンデンサ（第１のコンデンサ）を形成することができ、高周波ノイズなどを除去することができる。つまり、外付けの低周波ノイズ除去用のコンデンサＣ１１は、静電容量が10,000ｐＦ程度であって比較的静電容量が大きいので低周波のノイズを除去することができ、配線パターンとグランドとの間に形成されたコンデンサは静電容量が３ｐＦ程度であるので数百ＭＨｚの高周波のノイズを除去することができる。
【００６７】
図６は、図１に示すクロック変換器１における、ＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段のＰＥＣＬ部との間の信号伝達回路の他の構成図である。つまり、図６の実施例は、図４の実施例とＰＬＬ帰還ループの配線パターンは同じであるが、帰還分周回路・ＰＥＣＬ部７ａ側の分圧抵抗の構成が異なっている。図６の実施例では、帰還分周回路・ＰＥＣＬ部７ａ側の入力端子Ｔ５とＴ６との間に抵抗Ｒ２２を接続すると共に、Ｖｃｃとグランドとの間を２つバイアス抵抗Ｒ２１とＲ２３で分圧して入力端子Ｔ６に接続している。また、入力端子Ｔ６とグランドとの間に低周波ノイズ除去用のコンデンサＣ２１を接続している。帰還分周回路・ＰＥＣＬ部７ａの入力段のディスクリート部品を図６のように構成しても、帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ５のインピーダンスとＰＬＬ帰還ループの５０Ωとをインピーダンス整合させることができる。なお、ＶＣＳＯ・ＰＥＣＬ部４ａのＰＬＬ帰還ループが形成されていない側の端子に接続された回路構成は図４と同じである。
【００６８】
第２の例
次に、ＶＣＳＯの差動増幅回路がＰＥＣＬであり、帰還分周回路７の差動増幅回路がＣＭＯＳ回路である場合の信号伝達回路について説明する。図７は、図１に示すクロック変換器における、ＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段の差動ＣＭＯＳ部との間に挿入された信号伝達回路の構成図である。つまり、図７の信号伝達回路は、ＶＣＳＯ４の出力段のＶＣＳＯ・ＰＥＣＬ部４ａと帰還分周回路７の入力段の帰還分周回路・差動ＣＭＯＳ部７ｂとの間のインタフェースを示している。ＶＣＳＯ・ＰＥＣＬ部４ａの出力端子Ｔ４と帰還分周回路・差動ＣＭＯＳ部７ｂの入力端子Ｔ５との間の１本のＰＬＬ帰還ループはＡＣ結合用のコンデンサＣ３２（第２のコンデンサ）で結合されている。
【００６９】
ＶＣＳＯ・ＰＥＣＬ部４ａと帰還分周回路・差動ＣＭＯＳ部７ｂを接続するＰＬＬ帰還ループは高インピーダンス線路であるので、高誘電材料の基板上に配線幅が極細な配線パターンを形成して高インピーダンス化を図っている。つまり、帰還分周回路７側の差動増幅回路は差動型ＣＭＯＳ回路によって構成されているため、その入力インピーダンスが高いので、入力側のＰＬＬ帰還ループの配線パターンの線幅を細くして基板の小スペース化とともに、高インピーダンス化して入出力間のインピーダンス変換（調整）をしている。
【００７０】
なお、帰還分周回路・差動ＣＭＯＳ部７ｂの入力端子Ｔ５（第１の入力端子）とＴ６（第２の入力端子）を３つバイアス抵抗Ｒ３１（第１の抵抗），Ｒ３２（第２の抵抗），Ｒ３３（第３の抵抗）で分圧する構成、および低周波ノイズ除去用のコンデンサＣ３１（第１のコンデンサ）をグランドに接続する構成は、図４に示すＰＥＣＬ部−ＰＥＣＬ部間の場合の構成と全く同じである。さらに、３つのバイアス抵抗Ｒ３１，Ｒ３２，Ｒ３３の関係についても、図４の場合と同様に、中間に位置する抵抗Ｒ３２とこれの両端（第１の接続点，第２の接続点）に接続される抵抗Ｒ３１，Ｒ３３との関係が、Ｒ３１≫Ｒ３２、かつ、Ｒ３３≫Ｒ３２となるようにＲ３２をＲ３１，Ｒ３３と比べて低抵抗にする。ただし、差動ＣＭＯＳ部はＰＬＬ帰還ループの配線パターンが高インピーダンスであるので、バイアス抵抗Ｒ３１，Ｒ３２，Ｒ３３の抵抗値は図４のＰＥＣＬ部の場合に比べて高くなっている。たとえば、Ｒ３１＝４３ｋΩ、Ｒ３３＝２７ｋΩ、Ｒ３２＝５００Ω〜１ｋΩとなっている。
【００７１】
つまり、帰還分周回路・差動ＣＭＯＳ部７ｂは、図４に示す帰還分周回路・ＰＥＣＬ部７ａの入力インピーダンス５０Ωに比べて入力インピーダンスが高いので、バイアス抵抗Ｒ３２を１００Ωより高い抵抗値（５００Ω〜１ｋΩ）にして入出力間のインピーダンス変換（調整）をしている。この結果、帰還分周回路・差動ＣＭＯＳ部７ｂの入力信号の振幅を大きくとることができ、且つ、インピーダンス変換（調整）を良くすることができる。これにより、ＰＬＬ帰還信号の立ち上がり立ち下がりが急峻になり、帰還分周回路・差動ＣＭＯＳ部７ｂにおける差動動作を安定させ誤動作を防止することができる。
【００７２】
また、ＶＣＳＯ・ＰＥＣＬ部４ａの出力端子Ｔ４の終端抵抗Ｒ３５についても、ＰＬＬ帰還ループの出力インピーダンスが高いので、例えば、Ｒ３５＝５００Ω〜１ｋΩとすることによって、従来技術における図１２の終端抵抗Ｒ５５を５０Ωの出力インピーダンスの値とするのに比べて高抵抗化することができる。これによって、ＶＣＳＯ・ＰＥＣＬ部４ａの終端抵抗Ｒ３５に流れる電流は、電源電圧によっても異なるが、例えば２.５〜５ｍＡ程度とかなり小さくなるために、ＶＣＳＯ・ＰＥＣＬ部４ａの差動ＥＣＬ増幅回路の消費電流が抑制され、低消費電力のクロック変換器を実現することができる。
【００７３】
また、ＶＣＳＯ・ＰＥＣＬ部４ａと帰還分周回路・差動ＣＭＯＳ部７ｂではバイアス電圧が異なるので、コンデンサＣ３２によってＡＣ結合を図っている。さらに、ＶＣＳＯ・ＰＥＣＬ部４ａの差動増幅回路はオープンエミッタ構成であるため、ＶＣＳＯ・ＰＥＣＬ部４ａの出力端子Ｔ４に抵抗Ｒ３５を接続して終端させることによってエミッタ電流を流すことでクロック信号を出力している。このとき、この終端抵抗Ｒ３５の抵抗値が従来の５０Ωから１０〜２０倍の５００Ω〜１ｋΩにすることができるので、ＶＣＳＯ・ＰＥＣＬ部４ａから送出される出力信号の振幅を従来よりも大きくすることができる（ただし、エミッタ電位は一定であるとする）。さらに、終端抵抗Ｒ３５を大きくしたことによってエミッタ電流が小さくなり、ＶＣＳＯ・ＰＥＣＬ部４ａの消費電流を小さくすることができる。
【００７４】
次に、上記の実施の形態によって実現されたクロック変換器の電子機器への応用例について説明する。図８は、本発明のクロック変換器を用いた１０ギガビットの光インタフェースの概略構成図である。光ネットワーク向けの光トランシーバ用モジュール１００は、例えば、サーバ用コンピュータと光ネットワークとの間で、光／電気変換及び電気／光変換と多重化及び分離化のためのインタフェース機能を実現するモジュールである。この光トランシーバ用モジュール１００は、クロック変換器１０３で生成された高周波のクロック信号が多重化部（ＭＵＸ）１０１の基準クロック信号として用いられている。
【００７５】
各ブロックはそれぞれ次のような機能を備えている。多重化部（ＭＵＸ）１０１は、下位のシステムから受信した複数の送信低速データ（ＴｘＤＡＴＡ×Ｎ）を多重化する。ここで、Ｎは整数であって、例えばＮ＝１６である。電気／光変換部（ＴｘＥ−Ｏ）１０２は電気信号を光信号（ＯＰＯＵＴ）に変換して光伝送路に送出し、光／電気変換部（ＲｘＯ−Ｅ）１０５は光伝送路から受信した光信号（ＯＰＩＮ）を電気信号に変換する。分離化部（ＤｅＭＵＸ／ＣＤＲ）１０４は、光／電気変換部（ＲｘＯ−Ｅ）１０５によって電気信号に変換された受信データを複数の受信低速データ（ＲｘＤＡＴＡ×Ｎ）に分離する。クロック変換器１０３は低周波のクロック信号を逓倍し、高周波数の基準クロック信号を多重化部（ＭＵＸ）１０１へ供給する。選択部１０６は、低周波数の外部クロック信号（ＴｘＲＥＦ）または分離化部（ＤｅＭＵＸ／ＣＤＲ）１０４からのクロック信号ＲｘＣＬＫから所望のクロック信号を選択してクロック変換器１０３へ供給する。
【００７６】
次に、光トランシーバ用モジュール１００の動作について説明する。クロック変換器１０３は、選択部１０６によって選択された低周波数の外部クロック信号（ＴｘＲＥＦ）を高周波数のクロック信号に変換する。例えば、選択部１０６が６４ｋＨｚ〜１５５.５２ＭＨｚの低周波数の外部クロック信号（ＴｘＲＥＦ）を選択してクロック変換器１０３へ供給すると、クロック変換器１０３は、６００ＭＨｚ帯の６２２．０８ＭＨｚの高周波数のクロック信号に変換して多重化部（ＭＵＸ）１０１へ供給する。これによって、電気／光変換部（ＴｘＥ−Ｏ）１０２ではＯＣ−１９２（１０ＧＨｚ帯）の光信号（ＯＰＯＵＴ）が光伝送路へ送出される。
【００７７】
また、分離化部（ＤｅＭＵＸ／ＣＤＲ）１０４は、ＣＤＲ（Clock and Data Recovery）機能により、光／電気変換部（ＲｘＯ−Ｅ）１０５から受信した光信号（ＯＰＩＮ）のデータから高周波数のクロック信号を抽出する。選択部１０６が、クロック信号（ＲＣＬＫ）を選択した場合は、ジッタが多く含まれたクロック信号（ＲＣＬＫ）のジッタが低減され、その後、クロック変換器１０３からジッタの少ない高周波数のクロック信号が多重化部（ＭＵＸ）１０１へ供給される。
【００７８】
つまり、本発明のクロック変換器１０３を光トランシーバ用モジュール１００に用いて、外部から供給されたクロック信号を使用する場合、クロック変換器１０３に接続された周辺の回路からの影響を受けることなく、クロック変換器１０３はジッタの少ない高周波数のクロック信号を生成して多重化部（ＭＵＸ）１０１へ供給することができる。これによって、多重化部（ＭＵＸ）１０１において多重化する送信データ（ＴｘＤＡＴＡ×Ｎ）とクロック信号との間におけるタイミングマージンが確保されるので、多重化部（ＭＵＸ）１０１の送信データの誤動作を防止することができる。
【００７９】
また、クロック変換器１０３は、前述のように、基板上において配線パターンの微細化や部品の低減化が図られて小スペ−ス化されている。したがって、このようなクロック変換器１０３を用いることによって、光トランシーバ用モジュール１００の小型化、低コスト化を実現することができる。また、本発明のクロック変換器を用いることにより、動画像のような大量のデータが伝送できる１０ギガビットイーサネット（登録商標）に代表されるような高速なネットワークシステムにおいても、安定した動作を容易に確保することができる。
【００８０】
以上述べた実施の形態は本発明を説明するための一例であり、本発明は、上記の実施の形態に限定されるものではなく、発明の要旨の範囲内で種々の変形が可能である。例えば、上記の実施の形態ではＳＡＷ共振子を用いたＶＣＳＯによるクロック変換器について述べたが、これに限定されるものではない。例えば、図２において示されているように、高周波用のＡＴ水晶振動子１７を用いたＶＣＸＯによっても本発明のクロック変換器を実現することができるし、ＳＡＷ共振子やＡＴ水晶振動子に限定されることなく、圧電振動子を用いたＶＣＯによって本発明のクロック変換器を実現することもできる。
【００８１】
変形例
（第１変形例）
又、発振回路をネットワーク用の光トランシーバ用モジュールに用いる場合について説明したが、発振回路、特に高周波発振回路を必要とする携帯電話などの無線通信機器など各種電子機器に適用することが可能である。
【００８２】
（第２変形例）
又、原則的に、ＳＡＷ共振子→増幅器（帰還バッファ用増幅器も含む）→電圧制御型移相回路の順番で正帰還ループを形成しているが、正帰還ループ中において、ＳＡＷ共振子と電圧制御型移相回路の配置を入れ替えて、その正帰還ループを構成してもよい。
【００８３】
（第３変形例）
水晶振動子、セラミック振動子やＳＡＷ共振子等の圧電振動子を構成する圧電材料について、水晶の他、他の圧電材料としてランガサイトや四ほう酸リチウムを用いた構成としてもよい。
【００８４】
【発明の効果】
以上説明したように、本発明のクロック変換器によれば、差動バッファからＰＬＬ帰還ループを取り出しているので、ＶＣＳＯの出力側の負荷変動に伴って生じるクロック信号の振幅の不安定や波形の変形などに影響されないＰＬＬ帰還ループを実現することができる。また、ＰＬＬ帰還ループの配線パターンを１本にすることによって信号伝達回路の小スペース化を図ることができ、かつバッファ用の差動変換回路を新たに付加する必要がないので、小型かつ経済的なクロック変換器を実現することができる。
【００８５】
さらに、ＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段のＰＥＣＬ部との間、いわゆるＰＥＣＬ部−ＰＥＣＬ部間の信号伝達回路を構成する場合、従来のように５０Ωのストリップ線路や専用ケーブルを使用する必要がなく、基板上に形成した配線パターンと部品のレイアウトによって直流バイアス手段を兼ね備えたＰＬＬ帰還ループの形成とインピーダンス整合を行うことができるので、信号伝達回路の更なる小スペース化を図ることができる。
【００８６】
また、高誘電材料の基板を使用することによって、クロック信号の受け渡しを行うための５０Ωの低インピーダンス線路を細い配線パターンで形成することができるので、この点からも基板全体の小スペース化を図ることができる。さらに、インピーダンス整合を行うための抵抗、コンデンサなどのディスクリート部品の、グランド側の配線パターンの線幅を太くすることによって、高周波ノイズをパスさせるためのコンデンサを形成することができるので、ノイズマージンの高いクロック変換器を実現することができる。
【００８７】
また、ＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段の差動ＣＭＯＳ部との間、いわゆるＰＥＣＬ部−差動型ＣＭＯＳ回路間の信号伝達回路を構成する場合、差動ＣＭＯＳ回路の入力インピーダンスが高インピーダンスであることから、差動ＣＭＯＳ部の入力側のバイアス抵抗を伝送線路インピーダンス（５０Ω）に対して高インピーダンス（５００Ω〜１ｋΩ）にすることができる。よって、位相比較回路の入力側のクロック信号の振幅を大きくすることができるので、クロック信号の立ち上がり／立ち下がり波形が急峻になり、ジッタの軽減されたクロック信号を出力することができる。これによって、短期的な周波数精度の高いクロック変換器を実現することができる。
【００８８】
さらに、ＰＥＣＬ部−差動型ＣＭＯＳ回路間のＰＬＬ帰還ループについては高インピーダンス線路が使用できるので、その配線パターンの線幅を細くすることができ、もって基板の小スペース化を図ることができる。また、ＰＬＬ帰還ループの高インピーダンス化によって、ＶＳＣＯ・ＰＥＣＬ部側の終端抵抗を大きくすることができるので、クロック変換器の消費電力を軽減することができる。
【図面の簡単な説明】
【図１】 （ａ）は本発明の実施の形態におけるクロック変換器の構成を示すブロック図であり、（ｂ）は位相比較回路の内部構成を示すブロック図である。
【図２】 図１に示すクロック変換器内のＶＣＳＯの構成を示すブロック図である。
【図３】 図２に示す差動バッファ１１，１２，１３の具体的な構成を示す差動増幅回路の回路図である。
【図４】 図１に示すクロック変換器１におけるＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段のＰＥＣＬ部との間の信号伝達回路の構成図である。
【図５】 図４に示す信号伝達回路の基板上の配線パターンを示すパターン図である。
【図６】 図１に示すクロック変換器１におけるＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段のＰＥＣＬ部との間の信号伝達回路の他の構成図である。
【図７】 図１に示すクロック変換器における、ＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段の差動ＣＭＯＳ部との間の信号伝達回路の構成図である。
【図８】 本発明のクロック変換器を用いた１０ギガビットの光インタフェースの概略構成図である。
【図９】 一般的なＶＣＸＯの構成を示す概念図である。
【図１０】 従来のクロック変換器の構成を示すブロック図である。
【図１１】 図１０に示すクロック変換器におけるＶＣＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段のＰＥＣＬ部との間の従来の信号伝達回路の構成図である。
【図１２】 図１０に示すクロック変換器における、ＶＣＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段の差動ＣＭＯＳ部との間の従来の信号伝達回路の構成図である。
【符号の説明】
１，１’…クロック変換器、２…位相比較ＩＣチップ（位相比較手段）、３…ローパスフィルタ（ＬＰＦ）、４…電圧制御型ＳＡＷ発振回路（ＶＣＳＯ：電圧制御発振手段）、４’…電圧制御型水晶発振回路（ＶＣＸＯ：電圧制御発振手段）、４ａ…ＶＣＳＯ・ＰＥＣＬ部、４'ａ…ＶＣＸＯ・ＰＥＣＬ部、５…信号伝達回路（信号伝達手段）、６…位相比較回路（ＰＤ）、６ａ…位相比較部、６ｂ…チャージポンプ、７…帰還分周回路（１/Ｎ）、７ａ…帰還分周回路・ＰＥＣＬ部、７ｂ…帰還分周回路・差動ＣＭＯＳ部、８…入力分周回路（１/Ｐ）、１１，１２，１３…差動バッファ、１４…電圧制御型移相回路（電圧制御移相手段）、１５…ＳＡＷ共振子、１６…インピーダンス（Ｚｄ）、１７…ＡＴ水晶振動子、１８…発振部、１９…周波数逓倍部、２０…差動変換部、１００…光トランシーバ用モジュール、１０１…多重化部（ＭＵＸ）、１０２…電気／光変換部（ＴｘＥ−Ｏ）、１０３…クロック変換器、１０４…分離化部（ＤｅＭＵＸ／ＣＤＲ）、１０５…光／電気変換部（ＲｘＯ−Ｅ）、１０６…選択部
【発明の属する技術分野】
本発明は、ＰＬＬ（Phase Locked Loop）回路を用いたクロック変換器およびこのクロック変換器を用いた電子機器に関するものであり、より詳細には、数ｋＨｚ（例えば、８ｋＨｚ）台から数百ＭＨｚ（例えば、６２２.０８ＭＨｚ）の基本クロック信号を数百ＭＨｚ（例えば、６２２.０８ＭＨｚ）以上の高周波のクロック信号に逓倍するためのクロック変換器およびこのクロック変換器を用いた電子機器に関するものである。
【０００２】
【従来の技術】
従来より、固定電話機、携帯電話機、ＦＡＸ、およびパソコンなどの通信機器は、クロック変換器によってクロック信号の速度が高速化されて通信データの送受信が行われている。また、近年、通信ネットワークのブロードバンド化が進み、市場の要求が４００ＭＨｚを超えた高周波帯域におけるデータの送受信が行われるようになってきている。このような通信速度の高速化に対応するためのクロック変換器は、高周波帯域において周波数安定度が高いこと、通信機器の使用温度範囲において発振周波数が温度補償されていること、発振回路から出力されるクロック信号のジッタが少ないこと、などが要求されている。
【０００３】
また、クロック信号を高速に変換するためのクロック変換器の特性条件としては、入力側のクロック信号と出力側のクロック信号が同期していることが必要である。そのため、入力側のクロック信号と出力側のクロック信号の逓倍率は整数倍であり、且つ入力側のクロック信号と出力側のクロック信号の立ち上がり波形、立ち下り波形は一致していることが必要である。このような特性条件を実現させるために、一般的にＰＬＬ回路を用いたクロック変換器による位相同期および周波数逓倍が行われている。近年では、通信速度が高速化されるにつれて、数ｋＨｚ（例えば、８ｋＨｚ）台の基本クロック信号を数百ＭＨｚ（例えば、６２２.０８ＭＨｚ）以上の高周波クロック信号に逓倍するための高速通信用のクロック変換器も実現している。
【０００４】
クロック変換器は電圧制御型発振回路（ＶＣＯ：Voltage Controlled Oscillator）によって発振周波数が決定される。また、ＶＣＯの発振デバイスとしては、例えば、数１０ＭＨｚで発振するＡＴ水晶振動子が使用されるので、このようなＶＣＯは電圧制御型水晶発振回路（ＶＣＸＯ：Voltage Controlled X'tal Oscillator）と云われている。
【０００５】
図９は一般的なＶＣＸＯの構成を示す概念図である。図９において、発振部１８がＡＴ水晶振動子１７の発振に基づいて所定周波数の信号を生成する。このとき、数百ＭＨｚ以上の高周波の信号を出力するためには、周波数逓倍部１９を設けて発振部１８の発振周波数を整数倍して所定高周波の信号を出力する。なお、今日では１００ＭＨｚを越えるＡＴ振動子もあり、この場合は周波数逓倍部１９を設けなくても数百ＭＨｚ以上の高周波の信号を出力することができる。また、負荷回路とのインタフェースを考慮して、差動変換部２０から複数の出力信号が差動で取り出せるようになっている。
【０００６】
図１０は、従来のクロック変換器の構成を示すブロック図である。クロック変換器１’は、位相比較ＩＣチップ２（位相比較手段）、ローパスフィルタ（ＬＰＦ：Low Pass Filter）３、電圧制御型水晶発振回路（ＶＣＸＯ）４'、および信号伝達回路５によって構成されている。また、位相比較ＩＣチップ２は、位相比較回路（ＰＤ：Phase Detector Circuit）６、帰還分周回路（１/Ｎ）７、および入力分周回路（１/Ｐ）８によって構成されている。このクロック変換器１'の構成は一般的なＰＬＬ回路の構成と同じであるので、各部の詳細な動作説明は省略するが、例えば、クロック変換器１'に、たとえば、２０ＭＨｚで入力されたクロック信号（ＣＫ＋，ＣＫ−）は、たとえば、１００ＭＨｚのクロック信号（ＯＵＴ＋，ＯＵＴ−）に周波数逓倍されて出力される。
【０００７】
ところで、ＶＣＸＯ４’の出力信号をＰＬＬ帰還するために、ＶＣＸＯ４’中の図示しない出力段のＥＣＬ（Emitter Coupled Logic）で構成された差動増幅回路から位相比較回路ＩＣチップ２の帰還分周回路７の入力段へ、信号伝達回路５を介してＰＬＬ帰還ループが構成されている。なお、ＶＣＸＯ４'の出力段の差動増幅回路としては、通常、ＰＥＣＬ（Positive Emitter Coupled Logic）が用いられるので、以下、差動増幅回路をＰＥＣＬと表現する場合がある。一方、位相比較回路ＩＣチップ２の帰還分周回路７の入力段は、差動増幅回路（つまり、ＰＥＣＬ）で構成されたものと差動型ＣＭＯＳ回路で構成されたものとがある。
【０００８】
図１１は、図１０に示すクロック変換器における、ＶＣＸＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路７の入力段のＰＥＣＬ部との間に設けられた信号伝達回路の構成図である。つまり、図１１は、ＶＣＸＯの出力段のＰＥＣＬ部（以下、ＶＣＸＯ・ＰＥＣＬ部４'ａ）と位相比較回路ＩＣチップ２の帰還分周回路７の入力段のＰＥＣＬ部（以下、帰還分周回路・ＰＥＣＬ部７ａ）との間のインタフェースを示している。このときのＶＣＸＯ・ＰＥＣＬ部４'ａと帰還分周回路・ＰＥＣＬ部７ａとの間のインタフェースのインピーダンス基準は５０Ωである。したがって、ＶＣＸＯ・ＰＥＣＬ部４'ａの出力端子Ｔ'２，Ｔ'３と帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ７，Ｔ８との間は、それぞれの線路ごとに５０Ωからなる２本の伝送線路インピーダンスＺ１，Ｚ２によって接続されている。さらに、それぞれの伝送線路インピーダンスＺ１，Ｚ２の帰還分周回路・ＰＥＣＬ部７ａ側の終端はバイアス抵抗によって分圧されている。
【０００９】
また、図１２は、図１０に示すクロック変換器における、ＶＣＸＯの出力段のＰＥＣＬ部と帰還分周回路７の入力段の差動ＣＭＯＳ部との間の信号伝達回路の構成図である。つまり、図１２は、ＶＣＸＯの出力段のＰＥＣＬ部（ＶＣＸＯ・ＰＥＣＬ部４'ａ）と帰還分周回路７の入力段の差動ＣＭＯＳ部（帰還分周回路・差動ＣＭＯＳ部７ｂ）との間のインタフェースを示している。ＶＣＸＯ・ＰＥＣＬ部４'ａの出力端子Ｔ'２，Ｔ'３と帰還分周回路・差動ＣＭＯＳ部７ｂの入力端子Ｔ７，Ｔ８との間は、１本の配線系統はＡＣ結合用のコンデンサＣ５１で結合され、もう１本の配線系統はＶＣＸＯ・ＰＥＣＬ部４'ａ側が抵抗Ｒ５６で終端され、帰還分周回路・差動ＣＭＯＳ部７ｂ側は抵抗Ｒ５４とコンデンサＣ５２の並列回路によって終端される。
【００１０】
つまり、従来のクロック変換器１’では、図１０に示すように、ＰＬＬ帰還ループは、ＶＣＸＯ４’の出力端子Ｔ２，Ｔ３から２本の配線で取り出して、信号伝達回路５を経由して位相比較ＩＣチップ２の帰還分周回路７の入力端子Ｔ７，Ｔ８へ帰還させている。特に、数百ＭＨｚ以上のクロック信号のＰＬＬ帰還ループによる帰還信号の伝達には、入出力間のインタフェースや伝送線路においてインピーダンス整合をとる必要がある。そのために、入出力間のインタフェースとして、図１１に示すように５０Ωの伝送線路インピーダンスＺ１，Ｚ２を設け、または図１１、図１２に示すように入出力部に抵抗やコンデンサを接続してインピーダンス整合を行っている。
【００１１】
本願発明に関連する先行技術文献としては、特許文献１、２が挙げられる。
【００１２】
【特許文献１】
特開平１０-３１９１４９号公報
【特許文献２】
特開平１０-２６１９５６号公報
【００１３】
【発明が解決しようとする課題】
ところで、クロック変換器１’の出力側に負荷回路を接続すると、負荷の動作状態によってＶＣＸＯ４’の出力信号（ＯＵＴ＋，ＯＵＴ−）が変動したり、その波形振幅が低下したりするといった悪影響を与えることがある。このため、ＰＬＬ帰還ループによるＰＬＬ帰還信号も不安定になってクロック変換器１’の系全体が乱調を起すことがある。そこで、このようなＰＬＬ帰還ループの悪影響を軽減するために、ＶＣＸＯ４’の出力側に図示しないバッファ回路を接続してＰＬＬ帰還ループの負荷回路からの影響を軽減するための手段が講じられている。しかし、このような手段を設けるためには実負荷によるカットアンドトライによって部品定数を決めなければならないし、また、相当数の部品の追加が必要となってクロック変換器１’の小型化や低価格化を実現することができないなどの問題もある。
【００１４】
また、図９に示すように、発振デバイスとしてＡＴ水晶振動子１７を用いる場合は、主振動と同時に副振動が励起されて共振点が多く存在し、かつ周波数逓倍部１９自身が主振動の整数倍の高周波を発生するので、出力信号にスプリアスやノイズが混在して出力信号にジッタを発生させる要因となり、低ジッタ化が実現できないなどの問題がある。さらに、周波数逓倍部１９などを設けることによってＶＣＸＯが大型化してしまうこともある。
【００１５】
また、図１１のように、ＶＣＸＯの差動増幅回路と帰還分周回路７の差動増幅回路が共にＰＥＣＬの場合は、通常、変換周波数が数百ＭＨｚ（例えば、６２２.０８ＭＨｚ）以上の場合のクロック変換器に使用されるが、下記のような種々の問題点がある。１つ目は、図１０の各機能ブロックにおける電源及びグランドはそれぞれ共通で使用されると共に低インピーダンスを有するため、電源やグランドの電位が変動するとノイズが重畳されて各機能ブロックに相互に影響し合うという不具合が生じる。例えば、位相比較回路６におけるスイッチングノイズが電源やグランドを介して他の機能ブロック、例えばＶＣＸＯ４'に伝播することがある。
【００１６】
２つ目は、クロック変換器１’の各部品が搭載されている基板は、例えば基板サイズが２０ｍｍ×３０ｍｍ程度と小さいため、部品間が近接してアイソレーションができないために電磁結合したり容量結合したりしやすく、各部品が相互に電気的に悪影響を及ぼすという不具合が生じる。３つ目は、本来、差動動作によって生じるデファレンシャルノイズを除去してＳ／Ｎ比が良好になる差動増幅回路を使用しているにも関わらず、基板の大きさが制限されているため、スペース的な面から複数の入出力信号で動作するように差動増幅回路を構成することができない。４つ目は、例えば、クロック信号が２００ＭＨｚ以上の高周波回路においては、通常、図１１に示すように、信号の受け渡しに５０Ωのストリップ線路を伝送線路インピーダンスＺ１，Ｚ２として使用することが標準仕様であるが、これらの伝送線路インピーダンスＺ１，Ｚ２を形成するための配線スペースが必要となり、結果的にクロック変換器１’が大型化してしまうという問題がある。
【００１７】
また、図１２のように、ＶＣＸＯの差動増幅回路がＰＥＣＬであり、帰還分周回路７の差動増幅回路がＣＭＯＳ回路である場合は、通常、変換周波数が１００ＭＨｚ程度以下の場合のクロッ変換器に使用されるが、以下のような問題点がある。つまり、図１２に示すように、ＶＣＸＯ・ＰＥＣＬ部４'ａと帰還分周回路・差動ＣＭＯＳ部７ｂとのバイアス電圧の違いによって、ＰＬＬ帰還ループの信号の入出力間にＡＣ結合用のコンデンサＣ５１を接続する必要があるため、ＶＣＸＯ・ＰＥＣＬ部４'ａ側で終端抵抗Ｒ５５をグランドに落とす必要がある。
【００１８】
しかも、このときの終端抵抗Ｒ５５の値は、図１１の伝送線路インピーダンスＺ１，Ｚ２のインピーダンス値である５０Ωと同じ値にする必要がある。したがって、この終端抵抗Ｒ５５に流れる電流は、電源電圧によっても異なるが、例えば５０〜６０ｍＡ程度とかなり大きくなるために消費電力が大きくなり、低消費電力化にそぐわないという問題を生じる。なお、クロック変換器に供給する電源電圧をＶｃｃとした場合、バイアス電圧は、ＶＣＸＯ・ＰＥＣＬ部４'ａでは一般にＶｃｃ−２Ｖ、帰還分周回路・差動ＣＭＯＳ部７ｂでは１／２Ｖｃｃである。
【００１９】
本発明は、上述の課題に鑑みてなされたもので、その目的とするところは、負荷回路に影響されないようにＰＬＬ帰還して安定した高周波のクロック信号を出力すると共に配線パターンを削減して小型化したクロック変換器およびそのクロック変換器を備えた電子機器を提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的を達成するため、第１の発明は、電圧制御発振手段から取り出したＰＬＬ帰還信号と入力信号とを位相比較手段で位相同期させて、所定の周波数のクロック信号を出力するクロック変換器において、前記電圧制御発振手段は、電圧制御移相手段を用いた正帰還ループの一部を構成するバッファ手段の一方の出力端子から前記正帰還ループ用の正帰還信号を出力し、他方の出力端子から前記ＰＬＬ帰還信号を出力し、前記ＰＬＬ帰還信号は、インピーダンス調整用の信号伝達手段とＰＬＬ帰還信号分周用の帰還分周手段とを介して前記位相比較手段に帰還され、前記信号伝達手段において、前記バッファ手段から供給された前記ＰＬＬ帰還信号は、電源とグランド間に直列接続された第１、第２および第３の抵抗の内で前記第１と第２の抵抗との第１の接続点に供給され、前記第２と第３の抵抗との第２の接続点は第１のコンデンサを介してグランドに接地され、さらに前記第１の接続点は前記帰還分周手段中の差動ＥＣＬ増幅器の第１の入力端子に接続され、前記第２の接続点は前記帰還分周手段中の前記差動ＥＣＬ増幅器の第２の入力端子に接続され、前記第２の抵抗の抵抗値をＲ M 、前記第２の抵抗の両端に接続された前記第１および第３の抵抗の抵抗値をそれぞれＲ H ，Ｒ L とすると、Ｒ H ≫Ｒ M 、かつＲ L ≫Ｒ M であることを特徴とする。
【００２１】
上記の第１の発明によれば、電圧制御移相手段を用いた正帰還ループの一部を構成するバッファ手段の２つの出力端子のうち、一方をＰＬＬ帰還ループ用として使用し、他方を正帰還ループ用として使用しているので、ＰＬＬ帰還ループの配線を１本にすることができると共に、クロック変換器の出力回路からＰＬＬ帰還ループをとる必要がなくなるので、ＰＬＬ帰還ループの信号が負荷によって変動することはなくなる。
更に、インピーダンス調整用の前記信号伝達手段は、電圧制御発振手段のバッファ手段と帰還分周手段間のインピーダンスの整合を良好に取ることができ、また、帰還分周手段へ入力されるＰＬＬ帰還信号の電圧レベルを高く設定することができるので、ＰＬＬ帰還信号の立ち上がり立ち下がりを急峻にして帰還分周手段における差動動作を安定させ誤動作を防止することができる。
また、バッファ手段の出力段の差動ＥＣＬ増幅器と位相比較手段を構成する帰還分周手段の入力段の差動ＥＣＬ増幅器との間に設けられた、いわゆる差動ＥＣＬ増幅器間で信号伝達手段を構成する場合、従来のように５０Ωのストリップ線路や専用ケーブルを使用する必要がなく、基板上に形成した配線パターンと部品のレイアウトによって直流バイアス手段を兼ね備えたＰＬＬ帰還ループの形成とインピーダンス整合を行うことができるので、信号伝達手段の更なる小スペース化を図ることができる。
また、信号伝達手段において、帰還分周手段のＥＣＬ差動型増幅器および差動型ＣＭＯＳ回路の入力第１および第３の抵抗の抵抗値をそれぞれ第２の抵抗の抵抗値より大きくとることによって、バッファ手段と帰還分周手段のインピーダンスの整合性を良くし、もしくは、ＰＬＬ帰還ループ信号の振幅を大きく確保することができる。これにより、ＰＬＬ帰還ループ信号の立ち上がり／立ち下がりを急峻にして帰還分周手段のＥＣＬ差動型増幅器又は差動型ＣＭＯＳ回路の差動動作を安定化させ誤動作を防止することができる。
また、第２の発明は、電圧制御発振手段から取り出したＰＬＬ帰還信号と入力信号とを位相比較手段で位相同期させて、所定の周波数のクロック信号を出力するクロック変換器において、前記電圧制御発振手段は、電圧制御移相手段を用いた正帰還ループの一部を構成するバッファ手段の一方の出力端子から前記正帰還ループ用の正帰還信号を出力し、他方の出力端子から前記ＰＬＬ帰還信号を出力し、前記ＰＬＬ帰還信号は、インピーダンス調整用の信号伝達手段とＰＬＬ帰還信号分周用の帰還分周手段とを介して前記位相比較手段に帰還され、前記信号伝達手段において、前記バッファ手段から供給された前記ＰＬＬ帰還信号は、第２のコンデンサを介して、電源とグランド間に直列接続された第１、第２および第３の抵抗の内で前記第１と第２の抵抗との第１の接続点に供給され、前記第２と第３の抵抗との第２の接続点は第１のコンデンサを介してグランドに接地され、さらに前記第１の接続点は前記帰還分周手段中の差動ＣＭＯＳ増幅器の第１の入力端子に接続され、前記第２の接続点は前記帰還分周手段中の前記差動ＣＭＯＳ増幅器の第２の入力端子に接続され、前記第２の抵抗の抵抗値をＲ M 、前記第２の抵抗の両端に接続された前記第１および第３の抵抗の抵抗値をそれぞれＲ H ，Ｒ L とすると、Ｒ H ≫Ｒ M 、かつＲ L ≫Ｒ M であることを特徴とする。
上記の第２の発明によれば、電圧制御移相手段を用いた正帰還ループの一部を構成するバッファ手段の２つの出力端子のうち、一方をＰＬＬ帰還ループ用として使用し、他方を正帰還ループ用として使用しているので、ＰＬＬ帰還ループの配線を１本にすることができると共に、クロック変換器の出力回路からＰＬＬ帰還ループをとる必要がなくなるので、ＰＬＬ帰還ループの信号が負荷によって変動することはなくなる。
更に、インピーダンス調整用の前記信号伝達手段は、電圧制御発振手段のバッファ手段と帰還分周手段間のインピーダンスの整合を良好に取ることができ、また、帰還分周手段へ入力されるＰＬＬ帰還信号の電圧レベルを高く設定することができるので、ＰＬＬ帰還信号の立ち上がり立ち下がりを急峻にして帰還分周手段における差動動作を安定させ誤動作を防止することができる。
また、バッファ手段の差動型ＥＣＬ増幅器と帰還分周手段中の差動型ＣＭＯＳ増幅器間のＰＬＬ帰還ループについては高インピーダンス線路が使用できるので、その配線パター ンの線幅を細くすることができ、もって基板の小スペース化を図ることができる。また、ＰＬＬ帰還ループの高インピーダンス化によって、電圧制御発振手段を構成するバッファ手段の差動型ＥＣＬ増幅器側の終端抵抗を大きくすることができるので、クロック変換器の消費電力を軽減することができる。
また、信号伝達手段において、帰還分周手段のＥＣＬ差動型増幅器および差動型ＣＭＯＳ回路の入力第１および第３の抵抗の抵抗値をそれぞれ第２の抵抗の抵抗値より大きくとることによって、バッファ手段と帰還分周手段のインピーダンスの整合性を良くし、もしくは、ＰＬＬ帰還ループ信号の振幅を大きく確保することができる。これにより、ＰＬＬ帰還ループ信号の立ち上がり／立ち下がりを急峻にして帰還分周手段のＥＣＬ差動型増幅器又は差動型ＣＭＯＳ回路の差動動作を安定化させ誤動作を防止することができる。
【００２２】
また、第３の発明のクロック変換器における電圧制御発振手段のバッファ手段は、ＥＣＬ（Emitter Coupled Logic）差動増幅回路によって構成されていることを特徴とする。
【００２３】
上記の第３の発明によれば、電圧制御発振手段を構成するバッファ手段にＥＣＬ差動増幅回路を用いることによって、バッファ手段の集積回路化が容易になるとともに、その構成を簡素化することができる。
【００３６】
また、第４の発明のクロック変換器における電圧制御発振手段はＳＡＷ（Surface Acoustic Wave）共振子を用いた電圧制御型ＳＡＷ発振回路で構成されることを特徴とする。
【００３７】
上記の第４の発明によれば、電圧制御発振手段にＳＡＷ共振子を用いるので、主振動以外の副振動と結合しにくく、所定の周波数以外には共振点は存在しないという利点がある。また、ＳＡＷ共振子を用いると、高周波の発振信号が直接に得られるために逓倍部が不要となるので、ジッタの少ない出力信号が得られるという利点もある。
【００３８】
また、第５の発明のクロック変換器における電圧制御発振手段はＡＴ水晶振動子を用いた電圧制御型水晶発振回路で構成されることを特徴とする。
【００３９】
上記の第５の発明によれば、電圧制御発振手段にＡＴ水晶振動子を適用しても、上記したと同様の効果が得られる。
【００４０】
また、第６の発明は、上記の各発明によるクロック変換器を備えるように構成される。
【００４１】
上記の第６の発明によれば、上記の各発明のクロック変換器を光トランシーバ用モジュールに用いることによって、ジッタが多く含まれたクロック信号が入力されても、ジッタの非常に少ない安定化された高周波のクロック信号を光トランシーバ用モジュールの多重化部へ供給することができる。これによって、多重化部において多重化される送信データとクロック信号との間におけるタイミングマージンが確保されるので、多重化部の送信データの誤動作を防止することができる。また、動画像のような大量のデータが伝送できる１０ギガビットに代表される高速なネットワークシステムにおいても、安定した動作を容易に確保することができる。
【００４２】
【発明の実施の形態】
先ず、本発明におけるクロック変換器の概要について述べる。本発明におけるクロック変換器の第１の特徴は、ＶＣＯ（電圧制御型発振回路）中で電圧制御移相手段を用いた正帰還ループの一部を構成するバッファ回路の２つの出力端子のうち、一方をＰＬＬ帰還ループ用として使用し、他方を正帰還ループ用として使用していることである。これによって、ＰＬＬ帰還ループの配線を１本にすることができると共に、クロック変換器の出力回路からＰＬＬ帰還ループをとる必要がなくなるので、ＰＬＬ帰還ループの信号が負荷によって変動することはなくなる。
【００４３】
また、本発明におけるクロック変換器の第２の特徴は、ＶＣＯの正帰還ループ用差動バッファ回路は、ＥＣＬラインレシーバなどを用いたＰＥＣＬを使用し、かつ、このＶＣＯのＰＥＣＬ部から位相比較ＩＣチップの帰還分周回路のＰＥＣＬ部へのＰＬＬ帰還ループを用いてＰＬＬ帰還信号を伝達する場合は、配線用パターンを形成する基板に高誘電率の基板を使用し、かつ、高周波信号が入力される帰還分周回路のＰＥＣＬ部の入力端子近傍にバイパスコンデンサを付加していることである。これによって、高誘電率の基板の配線用パターンと基板裏面の全面に形成されたパターン（以下、ベタパターンという）との間で小容量のコンデンサ（第１のコンデンサ）が形成され、このコンデンサを介して高周波ノイズを除去すると共に、あらかじめ付加されているバイパスコンデンサによって低周波ノイズを除去することができる。
【００４４】
また、本発明におけるクロック変換器の第３の特徴は、このＶＣＯのＰＥＣＬ部から位相比較ＩＣチップの帰還分周回路の差動型ＣＭＯＳ回路へのＰＬＬ帰還ループを用いてＰＬＬ帰還信号を伝達する場合は、ＰＬＬ帰還ループにＡＣ結合用コンデンサを介在させると共に、ＰＬＬ帰還ループの線路パターンを微細な配線にして高インピーダンス線路を形成しているところにある。さらに、ＶＣＯのＰＥＣＬ部のバイアス抵抗を大きくとることによって省電力化を図ると共に、帰還分周回路の差動型ＣＭＯＳ回路のバイアス抵抗を大きくとることによって入力信号の大振幅化を図っているところにある。
【００４５】
ここで、クロック変換器の発振源となるＶＣＯとしては、クロック信号の周波数帯域が１００ＭＨｚ以下の場合は、短冊型の水晶チップによるＡＴ水晶振動子（高周波水晶振動子）を搭載した電圧制御型水晶発振回路（ＶＣＸＯ）が用いられ、クロック信号の周波数帯域が１００〜２００ＭＨｚの場合は、ＡＴ水晶振動子、またはメサ型、逆メサ型の水晶振動子を用いたＶＣＸＯが用いられている。さらに、クロック信号の周波数帯域が２００ＭＨｚ以上の場合は、弾性表面波を利用したＳＡＷ（Surface Acoustic Wave）共振子を搭載した電圧制御型ＳＡＷ発振回路（電圧制御発振手段）（ＶＣＳＯ：Voltage Controlled SAW Oscillator）が用いられる。なお、ＶＣＸＯを用いてその出力段に周波数逓倍器を設けて２００ＭＨｚ以上のクロック信号を出力することもできる。
【００４６】
上記のＳＡＷ共振子は、圧電基板上にすだれ状の励振電極と梯子状の反射器を配置し、励振電極で励振された表面波を反射器で反射させることで定在波を発生させ、共振子として機能するものである。このＳＡＷ共振子は、振動エネルギがＳＡＷ共振子表面に局在して主振動以外の副振動と結合しにくいため、ＡＴ水晶振動子と比較すると、所定の周波数以外には共振点は存在しないという利点がある。また、ＳＡＷ共振子を用いたＶＣＳＯは、高周波の発振信号が直接に得られるために逓倍部が不要となるので、ＡＴ水晶振動子を用いたＶＣＸＯに比べてジッタの少ない出力信号が得られるという利点もある。
【００４７】
また、クロック信号の周波数精度は、経時変化による長期的精度については、周波数偏差の相対的変化量（Δｆ/ｆ×１０-6）に基づいて比較しているので、クロック信号の周波数が高くなっても周波数精度は変わらない。しかし、周波数が温度ドリフトや負荷容量などで変動するジッタによる短期的精度については、時間軸上における周波数変動分の絶対値（ピコセカンド：ｐｓ）で比較しているので、クロック信号の周波数が高周波帯域になるほど周波数精度が悪くなる傾向にある。そこで、クロック信号の周波数が２００ＭＨｚ以上の場合は、通常、ジッタの少ないＳＡＷ共振子によるＶＣＳＯを用いて、短期的な周波数精度の向上を図っている。
【００４８】
従って、以下に述べる本発明の実施の形態では、ジッタが少なく短期的な周波数精度のよいＶＣＳＯを用いたクロック変換器について説明する。図１（ａ）は、本発明の実施の形態におけるクロック変換器の構成を示すブロック図であり、（ｂ）は位相比較回路の内部の構成を示すブロック図である。図１（ａ）に示すクロック変換器１は、位相比較ＩＣチップ２、ローパスフィルタ（ＬＰＦ）３、電圧制御型ＳＡＷ発振回路（ＶＣＳＯ）４、および信号伝達回路５によって構成されている。
【００４９】
また、位相比較ＩＣチップ２はＩＣ化されたブロックであり、位相比較回路（ＰＤ）６、帰還分周回路（１/Ｎ）７、および入力分周回路（１/Ｐ）８によって構成されている。さらに、位相比較回路６は、図１（ｂ）に示すように、位相比較部６ａとチャージポンプ６ｂとによって構成されている。このような構成において、たとえば、クロック変換器１に１００ＭＨｚで入力されたクロック信号（ＣＫ＋，ＣＫ−）は、６００ＭＨｚのクロック信号（ＯＵＴ＋，ＯＵＴ−）に周波数逓倍されて出力される。なお、本発明のクロック変換器１は、例えば、１５ｍｍ×１５ｍｍ程度の大きさの基板に搭載される。又、入力されるクロック信号と出力されるクロック信号のそれぞれの周波数が同一となる場合もある。
【００５０】
次に、本発明に直接関係する部分の構成要素の機能について説明する。ＶＣＳＯ４はＳＡＷ共振子を用いた発振回路であり、発振信号の周波数に応じて外部からの制御電圧Ｖｃにより発振回路内の位相を制御し、所定の周波数のクロック信号を生成する。出力端子Ｔ４はＶＣＳＯ４の正帰還ループ用差動バッファ回路からのＰＬＬ帰還信号を送出するＰＬＬ帰還ループ用の出力端子である。この出力端子Ｔ４から信号伝達回路５を介して位相比較ＩＣチップ２へＰＬＬ帰還信号が送出される。
【００５１】
信号伝達回路５は、ＶＣＳＯ４のＰＬＬ帰還ループ用の出力端子Ｔ４と位相比較部ＩＣチップ２中の帰還分周回路７の入力端子Ｔ５との間の設けられ、ＶＣＳＯ４と位相比較部ＩＣチップ２の帰還分周回路（１/Ｎ）の間で高周波信号の受け渡しを効率よく行わせる機能を持つインタフェース回路である。この信号伝達回路５は、ＰＬＬ帰還ループのインピーダンスの整合性を取り、または位相比較部ＩＣチップ２内の位相比較回路６のバイアス電圧を決定する。
【００５２】
また、位相比較回路（ＰＤ）６においては、図１（ｂ）に示すように、位相比較部６ａが、ＰＬＬ帰還ループを伝送して帰還分周回路（１/Ｎ）７を介して入力されたＰＬＬ帰還信号と、外部から入力分周回路（１/Ｐ）８を介して入力されたクロック信号との位相比較を行い、位相差に基づいてアップダウン信号（Ｕ，Ｄ）を生成してチャージポンプ６ｂへ送出する。チャージポンプ６ｂはアップダウン信号（Ｕ，Ｄ）によるアナログ制御を行い、位相比較部６ａにおける比較結果を出力しローパスフィルタ（ＬＰＦ）３へ送出する。つまり、位相比較回路（ＰＤ）６は、ＰＬＬ帰還信号と入力されたクロック信号との位相差に対応した位相差信号をローパスフィルタ（ＬＰＦ）３へ出力する。
【００５３】
ローパスフィルタ（ＬＰＦ）３は、位相比較回路（ＰＤ）６の差動動作によって発生したノイズを除去して、クロック信号とＰＬＬ帰還信号の位相差に応じた制御電圧ＶｃをＶＣＳＯ４の電圧制御型移相回路１４（図２参照）へ送出する。なお、帰還分周回路（１/Ｎ）７は、ＰＬＬ帰還ループからのＰＬＬ帰還信号を入力分周回路（１/Ｐ）８からの出力周波数に合わせるために分周するための分周器である。また、入力分周回路（１/Ｐ）８は、入力側のクロック信号を分周して位相比較回路６へ入力するための分周器である。
【００５４】
図２は、図１に示すクロック変換器内のＶＣＳＯの構成を示すブロック図である。ＶＣＳＯ４は、差動バッファ１１，１２，１３がＩＣチップによって構成されたＶＣＯ・ＰＥＣＬ部４ａと、可変容量ダイオードにより位相シフトさせる電圧制御型移相回路１４と、弾性表面波によって振動を発生させるＳＡＷ共振子１５と、差動バッファ（バッファ手段）１１の入力端子間にバイアス電圧をかけるインピーダンスＺｄ１６とによって構成されている。なお、電圧制御型移相回路１４は、端子Ｔ１へ制御電圧Ｖｃを印加することによって図示しない可変容量ダイオードのリアクタンスを変化させて位相シフトを行い、外部からの入力信号（クロック信号）とＰＬＬ帰還信号との位相差がゼロになるようにＳＡＷ共振子１５の共振信号の位相を制御するものである。
【００５５】
ＳＡＷ共振子１５から出力された共振信号は、インピーダンスＺｄ１６の両端に発生する電圧信号レベルとして差動バッファ１１に入力される。さらに、差動バッファ１１の出力信号は、差動バッファ１２を介して、１組のクロック信号（ＯＵＴ＋，ＯＵＴ−）として送出される。一方、差動バッファ１１の出力信号は差動バッファ（バッファ手段）１３に入力される。そして、差動バッファ１３の一方の出力端子Ｔ'５から、ＳＡＷ共振子１５の共振信号と１８０°位相差がある正帰還信号Ｑ２が電圧制御型移相回路１４へ入力される。これによって、電圧制御型移相回路１４は、入力された正帰還信号Ｑ２を制御電圧Ｖｃによって位相シフトさせてＳＡＷ共振子１５を高周波発振させる。このようにして、出力端子Ｔ２，Ｔ３から、例えば、６００ＭＨｚのクロック信号（ＯＵＴ＋，ＯＵＴ−）を出力することができる。
【００５６】
一方、差動バッファ１３の他方の出力端子Ｔ'４から、ＳＡＷ共振子１５の共振信号と同相のＰＬＬ帰還信号Ｑ１が出力される。このＰＬＬ帰還信号Ｑ１は、図１に示すように、ＶＣＳＯ４の出力端子Ｔ４から信号伝達回路５を介して位相比較ＩＣチップ２の帰還分周回路７の入力端子Ｔ５へ帰還される。
【００５７】
図３は、図２に示す差動バッファ１１，１２，１３の具体的な構成を示す差動増幅回路の回路図である。つまり、差動バッファ１１，１２，１３は何れもＥＣＬラインレシーバと呼ばれる同じエミッタ開放型の差動増幅回路（以下、差動ＥＣＬ増幅回路ともいう）によって構成されている。なお、図３の差動増幅回路は、図２のＶＣＳＯ・ＰＥＣＬ部４ａにおける差動バッファ１２の差動増幅回路を示しており、抵抗Ｒ１，Ｒ２は、外付け用として、それぞれ出力端子Ｔ’2，Ｔ’3（差動バッファ１３の場合には、抵抗Ｒ１，Ｒ２はそれぞれＴ’4，Ｔ’5）に接続される。
【００５８】
図３に示す差動増幅回路は、一般的な回路であるので詳細な動作説明は省略するが、１８０°位相の異なる入力信号（ＩＮ＋、ＩＮ−）によってトランジスタＴｒ１、Ｔｒ２が差動反転動作を繰り返し、トランジスタＴｒ３のＯＵＴ−およびＴｒ４のＯＵＴ+より増幅並びに波形整形された差動信号を取り出すことができる。なお、トランジスタＴｒ５は発振信号のバイアスレベルを可変設定するための手段である。
【００５９】
差動バッファ１１，１２，１３にＥＣＬラインレシーバを用いることにより、電圧制御発振回路を構成するＶＣＳＯ・ＰＥＣＬ部の差動バッファは、集積回路化が容易になるとともに、その構成を簡素化することができる。
【００６０】
つまり、本発明におけるクロック変換器の特徴は、図２に示すように、差動バッファ１３の２出力端子のうち、一方の出力端子を正帰還ループ用として用い、他方の出力端子をＰＬＬ帰還ループ用として用いている点である。以下に、差動バッファ１３を構成する差動ＥＣＬ増幅回路（ＰＥＣＬともいう）から位相比較ＩＣチップ２の帰還分周回路７の入力段へＰＬＬ帰還信号を帰還させるＰＬＬ帰還ループの信号伝達回路５について幾つかの実施例を説明する。信号伝達回路５について、帰還分周回路７の差動増幅回路が差動ＥＣＬ増幅回路（ＰＥＣＬ）であるか差動ＣＭＯＳ回路であるかによって、以下の２つの例に分けて説明する。
【００６１】
第１の例
先ず、ＶＣＳＯの差動増幅回路がＰＥＣＬであり、帰還分周回路７の差動増幅回路がＰＥＣＬ回路である場合の信号伝達回路について説明する。図４は、図１に示すクロック変換器１におけるＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路７の入力段のＰＥＣＬ部との間に挿入された信号伝達回路の構成図である。つまり、信号伝達回路５は、ＶＣＳＯの出力段のＰＥＣＬ部（ＶＣＳＯ・ＰＥＣＬ部４ａ）の出力端子Ｔ４と位相比較回路ＩＣチップの帰還分周回路７の入力段のＰＥＣＬ部（帰還分周回路・ＰＥＣＬ部７ａ）の入力端子Ｔ５との間に、インタフェースのインピーダンス基準値である５０Ωとなるように、高誘電材料の基板に幅の狭いパターン配線を施してＰＬＬ帰還ループを形成する。
【００６２】
さらに、高周波信号を入力する側の帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ５とＴ６を、３つのバイアス抵抗Ｒ１１，Ｒ１２，Ｒ１３の直列接続によって分圧する。つまり、バイアス抵抗Ｒ１１（第１の抵抗）の一端を電源電圧Ｖｃｃのラインに接続し、バイアス抵抗Ｒ１３（第３の抵抗）の一端をグランド側に接続にすると共に、中間に位置するバイアス抵抗Ｒ１２（第２の抵抗）の両端（第１の接続点，第２の接続点）から帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ５（第１の入力端子），Ｔ６（第２の入力端子）へ接続する。また、帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ６とグランドとの間（つまり、バイアス抵抗Ｒ１３と並列）に低周波ノイズ除去用のコンデンサＣ１１（第１のコンデンサ）を接続する。コンデンサＣ１１は、入力端子Ｔ６に直接接続することが望ましい。なお、ＶＣＳＯ・ＰＥＣＬ部４ａの出力側のＰＬＬ帰還ループが形成されていない側の端子Ｔ'５は、抵抗Ｒ１４を通してグランドへ落とすと共に、図２に示すように正帰還ループとして電圧制御型移相回路１４へ接続する。
【００６３】
また、３つのバイアス抵抗Ｒ１１，Ｒ１２，Ｒ１３の関係は、中間に位置して入力端子Ｔ５，Ｔ６をバイアスする抵抗Ｒ１２と両端の抵抗Ｒ１１，Ｒ１３との関係が、Ｒ１１≫Ｒ１２、かつ、Ｒ１３≫Ｒ１２となるようにＲ１２を決定する。例えば、Ｒ１１＝４.３ｋΩ、Ｒ１３＝２.７ｋΩ、Ｒ１２＝１００Ωとすると、帰還分周回路７への入力インピーダンスを５０Ωとすることができる。このようにして、帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ５，Ｔ６の差動入力信号の電圧レベルをほぼ等しくして、入力端子Ｔ５のインピーダンスとＰＬＬ帰還ループのインピーダンスとをインピーダンス整合させれば、ＶＣＳＯ・ＰＥＣＬ部４ａおよび帰還分周回路・ＰＥＣＬ部７ａの差動増幅回路の差動動作を安定化させることができる。
【００６４】
さらに、信号伝達回路５の配線パターンを形成する基板は、『ガラス布基材高誘電率変性エポキシ樹脂』などの高誘電率の基板を使用する。例えば、このような高誘電率の基板材料として、日立製のＭＣＬ−ＨＤ−６７（登録商標）などがある。この基板材料の誘電率εはティピカル値で１０.４程度であるが、通常、ε＝４以上の基板を用いることが望ましい。このような高誘電率の基板を使用することにより、線幅の狭い配線パターンによって、５０Ω程度の低インピーダンスのＰＬＬ帰還ループを形成することができる。
【００６５】
図５は、図４に示す信号伝達回路５の基板上の配線パターンを示すパターン図である。図５に示すように、ＶＣＳＯ・ＰＥＣＬ部４ａの出力端子Ｔ４と帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ５との間のＰＬＬ帰還ループの配線パターン幅は、たとえば、０.１ｍｍであり、帰還分周回路・ＰＥＣＬ部７ａ側の抵抗Ｒ１２,Ｒ１３、およびコンデンサＣ１１などのグランド側に接続するディスクリート部品の配線パターンは、たとえば、０.３ｍｍである。
【００６６】
一方、基板の裏面側には一面にベタパターンが形成されてグランドに落とされている。従って、上記のディスクリート部品（Ｒ１２，Ｒ１３，Ｃ１１）のグランド側の線幅を０.３ｍｍ程度まで太くすることによって、これらの配線パターンとグランドとの間に所望の静電容量のコンデンサ（第１のコンデンサ）を形成することができ、高周波ノイズなどを除去することができる。つまり、外付けの低周波ノイズ除去用のコンデンサＣ１１は、静電容量が10,000ｐＦ程度であって比較的静電容量が大きいので低周波のノイズを除去することができ、配線パターンとグランドとの間に形成されたコンデンサは静電容量が３ｐＦ程度であるので数百ＭＨｚの高周波のノイズを除去することができる。
【００６７】
図６は、図１に示すクロック変換器１における、ＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段のＰＥＣＬ部との間の信号伝達回路の他の構成図である。つまり、図６の実施例は、図４の実施例とＰＬＬ帰還ループの配線パターンは同じであるが、帰還分周回路・ＰＥＣＬ部７ａ側の分圧抵抗の構成が異なっている。図６の実施例では、帰還分周回路・ＰＥＣＬ部７ａ側の入力端子Ｔ５とＴ６との間に抵抗Ｒ２２を接続すると共に、Ｖｃｃとグランドとの間を２つバイアス抵抗Ｒ２１とＲ２３で分圧して入力端子Ｔ６に接続している。また、入力端子Ｔ６とグランドとの間に低周波ノイズ除去用のコンデンサＣ２１を接続している。帰還分周回路・ＰＥＣＬ部７ａの入力段のディスクリート部品を図６のように構成しても、帰還分周回路・ＰＥＣＬ部７ａの入力端子Ｔ５のインピーダンスとＰＬＬ帰還ループの５０Ωとをインピーダンス整合させることができる。なお、ＶＣＳＯ・ＰＥＣＬ部４ａのＰＬＬ帰還ループが形成されていない側の端子に接続された回路構成は図４と同じである。
【００６８】
第２の例
次に、ＶＣＳＯの差動増幅回路がＰＥＣＬであり、帰還分周回路７の差動増幅回路がＣＭＯＳ回路である場合の信号伝達回路について説明する。図７は、図１に示すクロック変換器における、ＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段の差動ＣＭＯＳ部との間に挿入された信号伝達回路の構成図である。つまり、図７の信号伝達回路は、ＶＣＳＯ４の出力段のＶＣＳＯ・ＰＥＣＬ部４ａと帰還分周回路７の入力段の帰還分周回路・差動ＣＭＯＳ部７ｂとの間のインタフェースを示している。ＶＣＳＯ・ＰＥＣＬ部４ａの出力端子Ｔ４と帰還分周回路・差動ＣＭＯＳ部７ｂの入力端子Ｔ５との間の１本のＰＬＬ帰還ループはＡＣ結合用のコンデンサＣ３２（第２のコンデンサ）で結合されている。
【００６９】
ＶＣＳＯ・ＰＥＣＬ部４ａと帰還分周回路・差動ＣＭＯＳ部７ｂを接続するＰＬＬ帰還ループは高インピーダンス線路であるので、高誘電材料の基板上に配線幅が極細な配線パターンを形成して高インピーダンス化を図っている。つまり、帰還分周回路７側の差動増幅回路は差動型ＣＭＯＳ回路によって構成されているため、その入力インピーダンスが高いので、入力側のＰＬＬ帰還ループの配線パターンの線幅を細くして基板の小スペース化とともに、高インピーダンス化して入出力間のインピーダンス変換（調整）をしている。
【００７０】
なお、帰還分周回路・差動ＣＭＯＳ部７ｂの入力端子Ｔ５（第１の入力端子）とＴ６（第２の入力端子）を３つバイアス抵抗Ｒ３１（第１の抵抗），Ｒ３２（第２の抵抗），Ｒ３３（第３の抵抗）で分圧する構成、および低周波ノイズ除去用のコンデンサＣ３１（第１のコンデンサ）をグランドに接続する構成は、図４に示すＰＥＣＬ部−ＰＥＣＬ部間の場合の構成と全く同じである。さらに、３つのバイアス抵抗Ｒ３１，Ｒ３２，Ｒ３３の関係についても、図４の場合と同様に、中間に位置する抵抗Ｒ３２とこれの両端（第１の接続点，第２の接続点）に接続される抵抗Ｒ３１，Ｒ３３との関係が、Ｒ３１≫Ｒ３２、かつ、Ｒ３３≫Ｒ３２となるようにＲ３２をＲ３１，Ｒ３３と比べて低抵抗にする。ただし、差動ＣＭＯＳ部はＰＬＬ帰還ループの配線パターンが高インピーダンスであるので、バイアス抵抗Ｒ３１，Ｒ３２，Ｒ３３の抵抗値は図４のＰＥＣＬ部の場合に比べて高くなっている。たとえば、Ｒ３１＝４３ｋΩ、Ｒ３３＝２７ｋΩ、Ｒ３２＝５００Ω〜１ｋΩとなっている。
【００７１】
つまり、帰還分周回路・差動ＣＭＯＳ部７ｂは、図４に示す帰還分周回路・ＰＥＣＬ部７ａの入力インピーダンス５０Ωに比べて入力インピーダンスが高いので、バイアス抵抗Ｒ３２を１００Ωより高い抵抗値（５００Ω〜１ｋΩ）にして入出力間のインピーダンス変換（調整）をしている。この結果、帰還分周回路・差動ＣＭＯＳ部７ｂの入力信号の振幅を大きくとることができ、且つ、インピーダンス変換（調整）を良くすることができる。これにより、ＰＬＬ帰還信号の立ち上がり立ち下がりが急峻になり、帰還分周回路・差動ＣＭＯＳ部７ｂにおける差動動作を安定させ誤動作を防止することができる。
【００７２】
また、ＶＣＳＯ・ＰＥＣＬ部４ａの出力端子Ｔ４の終端抵抗Ｒ３５についても、ＰＬＬ帰還ループの出力インピーダンスが高いので、例えば、Ｒ３５＝５００Ω〜１ｋΩとすることによって、従来技術における図１２の終端抵抗Ｒ５５を５０Ωの出力インピーダンスの値とするのに比べて高抵抗化することができる。これによって、ＶＣＳＯ・ＰＥＣＬ部４ａの終端抵抗Ｒ３５に流れる電流は、電源電圧によっても異なるが、例えば２.５〜５ｍＡ程度とかなり小さくなるために、ＶＣＳＯ・ＰＥＣＬ部４ａの差動ＥＣＬ増幅回路の消費電流が抑制され、低消費電力のクロック変換器を実現することができる。
【００７３】
また、ＶＣＳＯ・ＰＥＣＬ部４ａと帰還分周回路・差動ＣＭＯＳ部７ｂではバイアス電圧が異なるので、コンデンサＣ３２によってＡＣ結合を図っている。さらに、ＶＣＳＯ・ＰＥＣＬ部４ａの差動増幅回路はオープンエミッタ構成であるため、ＶＣＳＯ・ＰＥＣＬ部４ａの出力端子Ｔ４に抵抗Ｒ３５を接続して終端させることによってエミッタ電流を流すことでクロック信号を出力している。このとき、この終端抵抗Ｒ３５の抵抗値が従来の５０Ωから１０〜２０倍の５００Ω〜１ｋΩにすることができるので、ＶＣＳＯ・ＰＥＣＬ部４ａから送出される出力信号の振幅を従来よりも大きくすることができる（ただし、エミッタ電位は一定であるとする）。さらに、終端抵抗Ｒ３５を大きくしたことによってエミッタ電流が小さくなり、ＶＣＳＯ・ＰＥＣＬ部４ａの消費電流を小さくすることができる。
【００７４】
次に、上記の実施の形態によって実現されたクロック変換器の電子機器への応用例について説明する。図８は、本発明のクロック変換器を用いた１０ギガビットの光インタフェースの概略構成図である。光ネットワーク向けの光トランシーバ用モジュール１００は、例えば、サーバ用コンピュータと光ネットワークとの間で、光／電気変換及び電気／光変換と多重化及び分離化のためのインタフェース機能を実現するモジュールである。この光トランシーバ用モジュール１００は、クロック変換器１０３で生成された高周波のクロック信号が多重化部（ＭＵＸ）１０１の基準クロック信号として用いられている。
【００７５】
各ブロックはそれぞれ次のような機能を備えている。多重化部（ＭＵＸ）１０１は、下位のシステムから受信した複数の送信低速データ（ＴｘＤＡＴＡ×Ｎ）を多重化する。ここで、Ｎは整数であって、例えばＮ＝１６である。電気／光変換部（ＴｘＥ−Ｏ）１０２は電気信号を光信号（ＯＰＯＵＴ）に変換して光伝送路に送出し、光／電気変換部（ＲｘＯ−Ｅ）１０５は光伝送路から受信した光信号（ＯＰＩＮ）を電気信号に変換する。分離化部（ＤｅＭＵＸ／ＣＤＲ）１０４は、光／電気変換部（ＲｘＯ−Ｅ）１０５によって電気信号に変換された受信データを複数の受信低速データ（ＲｘＤＡＴＡ×Ｎ）に分離する。クロック変換器１０３は低周波のクロック信号を逓倍し、高周波数の基準クロック信号を多重化部（ＭＵＸ）１０１へ供給する。選択部１０６は、低周波数の外部クロック信号（ＴｘＲＥＦ）または分離化部（ＤｅＭＵＸ／ＣＤＲ）１０４からのクロック信号ＲｘＣＬＫから所望のクロック信号を選択してクロック変換器１０３へ供給する。
【００７６】
次に、光トランシーバ用モジュール１００の動作について説明する。クロック変換器１０３は、選択部１０６によって選択された低周波数の外部クロック信号（ＴｘＲＥＦ）を高周波数のクロック信号に変換する。例えば、選択部１０６が６４ｋＨｚ〜１５５.５２ＭＨｚの低周波数の外部クロック信号（ＴｘＲＥＦ）を選択してクロック変換器１０３へ供給すると、クロック変換器１０３は、６００ＭＨｚ帯の６２２．０８ＭＨｚの高周波数のクロック信号に変換して多重化部（ＭＵＸ）１０１へ供給する。これによって、電気／光変換部（ＴｘＥ−Ｏ）１０２ではＯＣ−１９２（１０ＧＨｚ帯）の光信号（ＯＰＯＵＴ）が光伝送路へ送出される。
【００７７】
また、分離化部（ＤｅＭＵＸ／ＣＤＲ）１０４は、ＣＤＲ（Clock and Data Recovery）機能により、光／電気変換部（ＲｘＯ−Ｅ）１０５から受信した光信号（ＯＰＩＮ）のデータから高周波数のクロック信号を抽出する。選択部１０６が、クロック信号（ＲＣＬＫ）を選択した場合は、ジッタが多く含まれたクロック信号（ＲＣＬＫ）のジッタが低減され、その後、クロック変換器１０３からジッタの少ない高周波数のクロック信号が多重化部（ＭＵＸ）１０１へ供給される。
【００７８】
つまり、本発明のクロック変換器１０３を光トランシーバ用モジュール１００に用いて、外部から供給されたクロック信号を使用する場合、クロック変換器１０３に接続された周辺の回路からの影響を受けることなく、クロック変換器１０３はジッタの少ない高周波数のクロック信号を生成して多重化部（ＭＵＸ）１０１へ供給することができる。これによって、多重化部（ＭＵＸ）１０１において多重化する送信データ（ＴｘＤＡＴＡ×Ｎ）とクロック信号との間におけるタイミングマージンが確保されるので、多重化部（ＭＵＸ）１０１の送信データの誤動作を防止することができる。
【００７９】
また、クロック変換器１０３は、前述のように、基板上において配線パターンの微細化や部品の低減化が図られて小スペ−ス化されている。したがって、このようなクロック変換器１０３を用いることによって、光トランシーバ用モジュール１００の小型化、低コスト化を実現することができる。また、本発明のクロック変換器を用いることにより、動画像のような大量のデータが伝送できる１０ギガビットイーサネット（登録商標）に代表されるような高速なネットワークシステムにおいても、安定した動作を容易に確保することができる。
【００８０】
以上述べた実施の形態は本発明を説明するための一例であり、本発明は、上記の実施の形態に限定されるものではなく、発明の要旨の範囲内で種々の変形が可能である。例えば、上記の実施の形態ではＳＡＷ共振子を用いたＶＣＳＯによるクロック変換器について述べたが、これに限定されるものではない。例えば、図２において示されているように、高周波用のＡＴ水晶振動子１７を用いたＶＣＸＯによっても本発明のクロック変換器を実現することができるし、ＳＡＷ共振子やＡＴ水晶振動子に限定されることなく、圧電振動子を用いたＶＣＯによって本発明のクロック変換器を実現することもできる。
【００８１】
変形例
（第１変形例）
又、発振回路をネットワーク用の光トランシーバ用モジュールに用いる場合について説明したが、発振回路、特に高周波発振回路を必要とする携帯電話などの無線通信機器など各種電子機器に適用することが可能である。
【００８２】
（第２変形例）
又、原則的に、ＳＡＷ共振子→増幅器（帰還バッファ用増幅器も含む）→電圧制御型移相回路の順番で正帰還ループを形成しているが、正帰還ループ中において、ＳＡＷ共振子と電圧制御型移相回路の配置を入れ替えて、その正帰還ループを構成してもよい。
【００８３】
（第３変形例）
水晶振動子、セラミック振動子やＳＡＷ共振子等の圧電振動子を構成する圧電材料について、水晶の他、他の圧電材料としてランガサイトや四ほう酸リチウムを用いた構成としてもよい。
【００８４】
【発明の効果】
以上説明したように、本発明のクロック変換器によれば、差動バッファからＰＬＬ帰還ループを取り出しているので、ＶＣＳＯの出力側の負荷変動に伴って生じるクロック信号の振幅の不安定や波形の変形などに影響されないＰＬＬ帰還ループを実現することができる。また、ＰＬＬ帰還ループの配線パターンを１本にすることによって信号伝達回路の小スペース化を図ることができ、かつバッファ用の差動変換回路を新たに付加する必要がないので、小型かつ経済的なクロック変換器を実現することができる。
【００８５】
さらに、ＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段のＰＥＣＬ部との間、いわゆるＰＥＣＬ部−ＰＥＣＬ部間の信号伝達回路を構成する場合、従来のように５０Ωのストリップ線路や専用ケーブルを使用する必要がなく、基板上に形成した配線パターンと部品のレイアウトによって直流バイアス手段を兼ね備えたＰＬＬ帰還ループの形成とインピーダンス整合を行うことができるので、信号伝達回路の更なる小スペース化を図ることができる。
【００８６】
また、高誘電材料の基板を使用することによって、クロック信号の受け渡しを行うための５０Ωの低インピーダンス線路を細い配線パターンで形成することができるので、この点からも基板全体の小スペース化を図ることができる。さらに、インピーダンス整合を行うための抵抗、コンデンサなどのディスクリート部品の、グランド側の配線パターンの線幅を太くすることによって、高周波ノイズをパスさせるためのコンデンサを形成することができるので、ノイズマージンの高いクロック変換器を実現することができる。
【００８７】
また、ＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段の差動ＣＭＯＳ部との間、いわゆるＰＥＣＬ部−差動型ＣＭＯＳ回路間の信号伝達回路を構成する場合、差動ＣＭＯＳ回路の入力インピーダンスが高インピーダンスであることから、差動ＣＭＯＳ部の入力側のバイアス抵抗を伝送線路インピーダンス（５０Ω）に対して高インピーダンス（５００Ω〜１ｋΩ）にすることができる。よって、位相比較回路の入力側のクロック信号の振幅を大きくすることができるので、クロック信号の立ち上がり／立ち下がり波形が急峻になり、ジッタの軽減されたクロック信号を出力することができる。これによって、短期的な周波数精度の高いクロック変換器を実現することができる。
【００８８】
さらに、ＰＥＣＬ部−差動型ＣＭＯＳ回路間のＰＬＬ帰還ループについては高インピーダンス線路が使用できるので、その配線パターンの線幅を細くすることができ、もって基板の小スペース化を図ることができる。また、ＰＬＬ帰還ループの高インピーダンス化によって、ＶＳＣＯ・ＰＥＣＬ部側の終端抵抗を大きくすることができるので、クロック変換器の消費電力を軽減することができる。
【図面の簡単な説明】
【図１】 （ａ）は本発明の実施の形態におけるクロック変換器の構成を示すブロック図であり、（ｂ）は位相比較回路の内部構成を示すブロック図である。
【図２】 図１に示すクロック変換器内のＶＣＳＯの構成を示すブロック図である。
【図３】 図２に示す差動バッファ１１，１２，１３の具体的な構成を示す差動増幅回路の回路図である。
【図４】 図１に示すクロック変換器１におけるＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段のＰＥＣＬ部との間の信号伝達回路の構成図である。
【図５】 図４に示す信号伝達回路の基板上の配線パターンを示すパターン図である。
【図６】 図１に示すクロック変換器１におけるＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段のＰＥＣＬ部との間の信号伝達回路の他の構成図である。
【図７】 図１に示すクロック変換器における、ＶＣＳＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段の差動ＣＭＯＳ部との間の信号伝達回路の構成図である。
【図８】 本発明のクロック変換器を用いた１０ギガビットの光インタフェースの概略構成図である。
【図９】 一般的なＶＣＸＯの構成を示す概念図である。
【図１０】 従来のクロック変換器の構成を示すブロック図である。
【図１１】 図１０に示すクロック変換器におけるＶＣＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段のＰＥＣＬ部との間の従来の信号伝達回路の構成図である。
【図１２】 図１０に示すクロック変換器における、ＶＣＯの出力段のＰＥＣＬ部と位相比較回路ＩＣチップの帰還分周回路の入力段の差動ＣＭＯＳ部との間の従来の信号伝達回路の構成図である。
【符号の説明】
１，１’…クロック変換器、２…位相比較ＩＣチップ（位相比較手段）、３…ローパスフィルタ（ＬＰＦ）、４…電圧制御型ＳＡＷ発振回路（ＶＣＳＯ：電圧制御発振手段）、４’…電圧制御型水晶発振回路（ＶＣＸＯ：電圧制御発振手段）、４ａ…ＶＣＳＯ・ＰＥＣＬ部、４'ａ…ＶＣＸＯ・ＰＥＣＬ部、５…信号伝達回路（信号伝達手段）、６…位相比較回路（ＰＤ）、６ａ…位相比較部、６ｂ…チャージポンプ、７…帰還分周回路（１/Ｎ）、７ａ…帰還分周回路・ＰＥＣＬ部、７ｂ…帰還分周回路・差動ＣＭＯＳ部、８…入力分周回路（１/Ｐ）、１１，１２，１３…差動バッファ、１４…電圧制御型移相回路（電圧制御移相手段）、１５…ＳＡＷ共振子、１６…インピーダンス（Ｚｄ）、１７…ＡＴ水晶振動子、１８…発振部、１９…周波数逓倍部、２０…差動変換部、１００…光トランシーバ用モジュール、１０１…多重化部（ＭＵＸ）、１０２…電気／光変換部（ＴｘＥ−Ｏ）、１０３…クロック変換器、１０４…分離化部（ＤｅＭＵＸ／ＣＤＲ）、１０５…光／電気変換部（ＲｘＯ−Ｅ）、１０６…選択部
Claims (6)
- 電圧制御発振手段から取り出したＰＬＬ帰還信号と入力信号とを位相比較手段で位相同期させて、所定の周波数のクロック信号を出力するクロック変換器において、
前記電圧制御発振手段は、
電圧制御移相手段を用いた正帰還ループの一部を構成するバッファ手段の一方の出力端子から前記正帰還ループ用の正帰還信号を出力し、他方の出力端子から前記ＰＬＬ帰還信号を出力し、
前記ＰＬＬ帰還信号は、インピーダンス調整用の信号伝達手段とＰＬＬ帰還信号分周用の帰還分周手段とを介して前記位相比較手段に帰還され、
前記信号伝達手段において、前記バッファ手段から供給された前記ＰＬＬ帰還信号は、電源とグランド間に直列接続された第１、第２および第３の抵抗の内で前記第１と第２の抵抗との第１の接続点に供給され、前記第２と第３の抵抗との第２の接続点は第１のコンデンサを介してグランドに接地され、さらに前記第１の接続点は前記帰還分周手段中の差動ＥＣＬ増幅器の第１の入力端子に接続され、前記第２の接続点は前記帰還分周手段中の前記差動ＥＣＬ増幅器の第２の入力端子に接続され、
前記第２の抵抗の抵抗値をＲ M 、前記第２の抵抗の両端に接続された前記第１および第３の抵抗の抵抗値をそれぞれＲ H ，Ｒ L とすると、Ｒ H ≫Ｒ M 、かつＲ L ≫Ｒ M であることを特徴とするクロック変換器。 - 電圧制御発振手段から取り出したＰＬＬ帰還信号と入力信号とを位相比較手段で位相同期させて、所定の周波数のクロック信号を出力するクロック変換器において、
前記電圧制御発振手段は、
電圧制御移相手段を用いた正帰還ループの一部を構成するバッファ手段の一方の出力端子から前記正帰還ループ用の正帰還信号を出力し、他方の出力端子から前記ＰＬＬ帰還信号を出力し、
前記ＰＬＬ帰還信号は、インピーダンス調整用の信号伝達手段とＰＬＬ帰還信号分周用の帰還分周手段とを介して前記位相比較手段に帰還され、
前記信号伝達手段において、前記バッファ手段から供給された前記ＰＬＬ帰還信号は、第２のコンデンサを介して、電源とグランド間に直列接続された第１、第２および第３の抵抗の内で前記第１と第２の抵抗との第１の接続点に供給され、前記第２と第３の抵抗との第２の接続点は第１のコンデンサを介してグランドに接地され、さらに前記第１の接続点は前記帰還分周手段中の差動ＣＭＯＳ増幅器の第１の入力端子に接続され、前記第２の接続点は前記帰還分周手段中の前記差動ＣＭＯＳ増幅器の第２の入力端子に接続され、
前記第２の抵抗の抵抗値をＲ M 、前記第２の抵抗の両端に接続された前記第１および第３の抵抗の抵抗値をそれぞれＲ H ，Ｒ L とすると、Ｒ H ≫Ｒ M 、かつＲ L ≫Ｒ M であることを特徴とするクロック変換器。 - 前記電圧制御発振手段の前記バッファ手段は、ＥＣＬ（Emitter Coupled Logic）差動増幅回路によって構成されていることを特徴とする請求項１又は２に記載のクロック変換器。
- 前記電圧制御発振手段はＳＡＷ（Surface Acoustic Wave）共振子を用いた電圧制御型ＳＡＷ発振回路で構成されることを特徴とする請求項１乃至請求項３の何れかに記載のクロック変換器。
- 前記電圧制御発振手段はＡＴ水晶振動子を用いた電圧制御型水晶発振回路で構成されることを特徴とする請求項１乃至請求項３の何れかに記載のクロック変換器。
- 請求項１乃至請求項５の何れかに記載のクロック変換器を備えた電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002279284A JP4138424B2 (ja) | 2002-09-25 | 2002-09-25 | クロック変換器およびそのクロック変換器を備えた電子機器 |
| US10/670,986 US7157980B2 (en) | 2002-09-25 | 2003-09-25 | Clock converter and electronic apparatus with the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002279284A JP4138424B2 (ja) | 2002-09-25 | 2002-09-25 | クロック変換器およびそのクロック変換器を備えた電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004120210A JP2004120210A (ja) | 2004-04-15 |
| JP4138424B2 true JP4138424B2 (ja) | 2008-08-27 |
Family
ID=32274337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002279284A Expired - Fee Related JP4138424B2 (ja) | 2002-09-25 | 2002-09-25 | クロック変換器およびそのクロック変換器を備えた電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7157980B2 (ja) |
| JP (1) | JP4138424B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4306458B2 (ja) * | 2003-03-20 | 2009-08-05 | セイコーエプソン株式会社 | 電圧制御型発振器、クロック変換器及び電子機器 |
| US8577305B1 (en) * | 2007-09-21 | 2013-11-05 | Marvell International Ltd. | Circuits and methods for generating oscillating signals |
| US7633311B2 (en) * | 2008-01-08 | 2009-12-15 | National Semiconductor Corporation | PECL/LVPECL input buffer that employs positive feedback to provide input hysteresis, symmetric headroom, and high noise immunity |
| GB0900746D0 (en) | 2009-01-16 | 2009-03-04 | Oxford Rf Sensors Ltd | Delay-line self oscillator |
| GB0900747D0 (en) * | 2009-01-16 | 2009-03-04 | Isis Innovation | Mechanical oscillator |
| GB0900745D0 (en) * | 2009-01-16 | 2009-03-04 | Isis Innovation | Acoustic oscillator |
| EP2628264B1 (en) * | 2010-10-11 | 2015-01-07 | Telefonaktiebolaget L M Ericsson (publ) | Canceling interference between a plurality of signals in a communication system |
| WO2013119810A1 (en) | 2012-02-07 | 2013-08-15 | Marvell World Trade Ltd. | Method and apparatus for multi-network communication |
| US9450649B2 (en) | 2012-07-02 | 2016-09-20 | Marvell World Trade Ltd. | Shaping near-field transmission signals |
| US8964880B2 (en) * | 2012-07-11 | 2015-02-24 | Texas Instruments Incorporated | Reduction in power supply induced jitter on a SerDes transmitter |
| US8866557B2 (en) * | 2012-08-31 | 2014-10-21 | Broadcom Corporation | XTAL oscillator |
| WO2020168404A1 (pt) * | 2019-02-18 | 2020-08-27 | Ibbx Inovação Em Sistemas De Software E Hardware Ltda | Sistema e método para otimização de captura de ondas eletromagnéticas |
| US20210116564A1 (en) * | 2019-10-18 | 2021-04-22 | Didi Research America, Llc | Voltage generation in light detection and ranging (lidar) system |
| CN117233580B (zh) * | 2023-11-10 | 2024-02-09 | 北京力通通信有限公司 | 射频收发器批量快速测试装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10261956A (ja) | 1997-03-19 | 1998-09-29 | Fujitsu General Ltd | クロック生成回路 |
| JPH10319149A (ja) | 1997-05-14 | 1998-12-04 | Seiko Epson Corp | 信号区間測定装置 |
| JP2001126047A (ja) * | 1999-10-28 | 2001-05-11 | Nippon Paper Industries Co Ltd | シートカウンター装置 |
| US6914493B2 (en) * | 2001-03-08 | 2005-07-05 | Rf Monolithics, Inc. | Noise resistant low phase noise, frequency tracking oscillators and methods of operating the same |
| US6606007B1 (en) * | 2001-07-31 | 2003-08-12 | Lsi Logic Corporation | Crystal oscillator with minimized Q reduction |
| JP2003347936A (ja) * | 2001-11-02 | 2003-12-05 | Seiko Epson Corp | クロック整形回路および電子機器 |
-
2002
- 2002-09-25 JP JP2002279284A patent/JP4138424B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-25 US US10/670,986 patent/US7157980B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004120210A (ja) | 2004-04-15 |
| US7157980B2 (en) | 2007-01-02 |
| US20040119545A1 (en) | 2004-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4306458B2 (ja) | 電圧制御型発振器、クロック変換器及び電子機器 | |
| JP4138424B2 (ja) | クロック変換器およびそのクロック変換器を備えた電子機器 | |
| EP3098967B1 (en) | Crystal-based oscillator for use in synchronized system | |
| US6703877B2 (en) | Clock shaping circuit and electronic equipment | |
| US6608529B2 (en) | Frequency synthesis apparatus, systems, and methods | |
| US7449964B2 (en) | System and method for tuning output drivers using voltage controlled oscillator capacitor settings | |
| JP4228660B2 (ja) | 電圧制御型発振器とこれを用いた電子機器 | |
| JP4920421B2 (ja) | 集積型低ノイズ・マイクロ波広帯域プッシュプッシュ電圧制御発振器 | |
| JP4124123B2 (ja) | データ及びクロックリカバリ回路、並びに複数の上記回路を有する装置 | |
| US20050275480A1 (en) | Frequency selective oscillator, electronic instrument implementing the same, and method of adjusting frequency control characteristics | |
| US20190223128A1 (en) | Wirelessly synchronized clock networks | |
| JP2004119598A (ja) | 多層基板の実装構造、その多層基板の実装構造を用いたクロック変換器およびそのクロック変換器を備えた電子機器 | |
| US7511582B2 (en) | Voltage controlled oscillator for use in phase locked loop | |
| JP4075447B2 (ja) | 発振器、およびこの発振器を用いた電子機器 | |
| JP2004120353A (ja) | 電圧制御型発振器、その電圧制御型発振器を用いたクロック変換器およびこのクロック変換器を用いた電子機器 | |
| JP2004040509A (ja) | 発振回路及びこの発振回路を用いた電子機器 | |
| EP1493233B1 (en) | Selectable clocking architecture | |
| JP2005026829A (ja) | 電圧制御型発振器、クロック変換器及び電子機器 | |
| US7271671B2 (en) | Arranging a crystal to generate an oscillating signal | |
| JP2004120352A (ja) | クロック変換回路とこれを用いた電子機器 | |
| US6707343B2 (en) | Frequency synthesis apparatus, systems, and methods | |
| JP2004096449A (ja) | 発振回路とこれを用いた電子機器 | |
| JP2005026828A (ja) | 発振器とこれを用いた電子機器 | |
| JP4399782B2 (ja) | 周波数選択型発振器およびこれを備えた電子機器 | |
| JP4228302B2 (ja) | 電圧制御型発振器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050905 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070402 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080129 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080328 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080507 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080605 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |