JPH0221725A - 外部同期クロツクパルス発生回路 - Google Patents
外部同期クロツクパルス発生回路Info
- Publication number
- JPH0221725A JPH0221725A JP63170973A JP17097388A JPH0221725A JP H0221725 A JPH0221725 A JP H0221725A JP 63170973 A JP63170973 A JP 63170973A JP 17097388 A JP17097388 A JP 17097388A JP H0221725 A JPH0221725 A JP H0221725A
- Authority
- JP
- Japan
- Prior art keywords
- clock pulse
- voltage
- controlled oscillator
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信装置における外部同期クロックパルス発生
回路に関するものである。
回路に関するものである。
従来の外部同期クロックパルス発生回路は、電圧制御発
振器と位相比較器と低域フィルタとで構成されていた。
振器と位相比較器と低域フィルタとで構成されていた。
そして、位相比較器で外部クロックパルスと電圧制御発
振器のクロックパルス出力との位相差が検出され、その
出力が低域フィルタで平滑化されて上記位相差に比９；
： Ｌ、た直流電圧が電圧制御発振器に入力され、結果
として電圧制御発振器のクロックパルス出力が外部クロ
ックパルスに周波数同期する。
振器のクロックパルス出力との位相差が検出され、その
出力が低域フィルタで平滑化されて上記位相差に比９；
： Ｌ、た直流電圧が電圧制御発振器に入力され、結果
として電圧制御発振器のクロックパルス出力が外部クロ
ックパルスに周波数同期する。
上述した従来の外部同期クロックパルス発生回路では、
外部クロックパルスが入力された時点、あるいＬ瞬断が
あった場合、外部クロックパルスと外部同期クロックパ
ルス発生回路のクロックパルス出力（自走状態）の初期
位相差が大きいとき、上記クロックパルス出力周波数が
受信装置の識別・リタイミング回路が許容する値以上に
ずれ、同期外れが発生し、システム全体匡影響を与える
という課題があった。
外部クロックパルスが入力された時点、あるいＬ瞬断が
あった場合、外部クロックパルスと外部同期クロックパ
ルス発生回路のクロックパルス出力（自走状態）の初期
位相差が大きいとき、上記クロックパルス出力周波数が
受信装置の識別・リタイミング回路が許容する値以上に
ずれ、同期外れが発生し、システム全体匡影響を与える
という課題があった。
本発明の外部同期クロックパルス発生回路は、外部から
のクロックパルスに同期したクロックパルスを得るため
に送信装置に設けられ、外部クロックパルス入力とクロ
ックパルス出力の位相差を検出する位相比較器と、この
位相比較器の出力を平滑化する低域フィルタと、上記ク
ロックパルス出力を発生する電圧制御発振器とで構成さ
れる外部同期クロックパルス発生回路において、上記低
域フィルタと上記電圧制御発振器の間にクランプ回路を
設け、上記電圧制御発振器の制御電圧入力を一定の動作
範囲にクランプするようにしたものである。
のクロックパルスに同期したクロックパルスを得るため
に送信装置に設けられ、外部クロックパルス入力とクロ
ックパルス出力の位相差を検出する位相比較器と、この
位相比較器の出力を平滑化する低域フィルタと、上記ク
ロックパルス出力を発生する電圧制御発振器とで構成さ
れる外部同期クロックパルス発生回路において、上記低
域フィルタと上記電圧制御発振器の間にクランプ回路を
設け、上記電圧制御発振器の制御電圧入力を一定の動作
範囲にクランプするようにしたものである。
本発明においては、電圧制御発振器の制御電圧入力を一
定の動作範囲にクランプする。
定の動作範囲にクランプする。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明の一集施例を示す回路図である。
図において、１は外部クロックパルス入力、２はこの外
部クロックパルス入力１とクロックパルス出力Ｔの位相
差を検出する位相比較器、３はこの位相比較器２の出力
を平滑化する低域フィルタ、４はこの低域フィルタ３と
電圧制御発振器６の間に設けられ、低域フィルタ３の出
力をある一定の電圧範囲にクランプして制御電圧５を得
るクランプ回路で、このクランプ回路４によって電圧制
御発振器６０制御電圧入力を一定の動作範囲にクランプ
するように構成されている。ま九、電圧制御発振器６は
制御電圧５に応じた周波数のクロックパルス出力Ｔを発
生するように構成されている。
部クロックパルス入力１とクロックパルス出力Ｔの位相
差を検出する位相比較器、３はこの位相比較器２の出力
を平滑化する低域フィルタ、４はこの低域フィルタ３と
電圧制御発振器６の間に設けられ、低域フィルタ３の出
力をある一定の電圧範囲にクランプして制御電圧５を得
るクランプ回路で、このクランプ回路４によって電圧制
御発振器６０制御電圧入力を一定の動作範囲にクランプ
するように構成されている。ま九、電圧制御発振器６は
制御電圧５に応じた周波数のクロックパルス出力Ｔを発
生するように構成されている。
そして、とのクランプ回路４は、制御電圧５の動作電圧
範囲の最低電圧レベルを規定するトランジスタ４−１と
抵抗４−２．４−３ と、制御電圧５の動作電圧範囲の
最高電圧レベルを規定するトランジスタ４−４と抵抗４
−５．４−６とで構成される。なお、４−７および４−
８はそれぞれトランジスタ４−１および４−４のベース
電圧を示す。
範囲の最低電圧レベルを規定するトランジスタ４−１と
抵抗４−２．４−３ と、制御電圧５の動作電圧範囲の
最高電圧レベルを規定するトランジスタ４−４と抵抗４
−５．４−６とで構成される。なお、４−７および４−
８はそれぞれトランジスタ４−１および４−４のベース
電圧を示す。
第２図は本発明を適用するシステム構成を示すブロック
図である。
図である。
この第２図において第１図と同一符号のものは相当部分
を示し、８は送信装置、８−１は外部からのクロックパ
ルスに同期したクロックパルスを得るために送信装置８
に設けられ九外部同期クロックパルス発生回路で、この
外部同期ククツクパルス発生回路８−１は第１図の破線
で囲んだ外部同期クロックパルス発生回路に相当する。
を示し、８は送信装置、８−１は外部からのクロックパ
ルスに同期したクロックパルスを得るために送信装置８
に設けられ九外部同期クロックパルス発生回路で、この
外部同期ククツクパルス発生回路８−１は第１図の破線
で囲んだ外部同期クロックパルス発生回路に相当する。
そして、送信装置８では外部クロックパルス人力１に周
波数同期ｌ−之外部同期クロックパルス発生回路８−１
のクロックパルス出力Ｔにより送信回路８−２が動作す
る。その出力イｇ号は伝送路９を通して受信装置１０の
識別・リタイミング回路１０−１に送られる。
波数同期ｌ−之外部同期クロックパルス発生回路８−１
のクロックパルス出力Ｔにより送信回路８−２が動作す
る。その出力イｇ号は伝送路９を通して受信装置１０の
識別・リタイミング回路１０−１に送られる。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
まず、電圧制御発振器６は制御電圧５がＯｖのとき正規
の周波数ｆ・のクロックパルス出力Ｔを送出シ２、その
電圧−周波数利得はΔｆＩ（”／Ｖ）とする。一方、第
２図に示す受信装置１０の識別・リタイミング回路１０
−１の許容周波数範囲はｆｏ±Δｆｌ とする。
の周波数ｆ・のクロックパルス出力Ｔを送出シ２、その
電圧−周波数利得はΔｆＩ（”／Ｖ）とする。一方、第
２図に示す受信装置１０の識別・リタイミング回路１０
−１の許容周波数範囲はｆｏ±Δｆｌ とする。
つぎに、外部同期クロックパルス発生回路のクランプ回
路４において、トランジスタ４−１および４−４のペー
ス電圧４−７．４−８をそれぞれＶａ、ｖｂとすると、
制御電圧５の動作電圧範囲はとなる。ここで、■□はト
ランジスタのペース・エミッタ間順電圧を示す。
路４において、トランジスタ４−１および４−４のペー
ス電圧４−７．４−８をそれぞれＶａ、ｖｂとすると、
制御電圧５の動作電圧範囲はとなる。ここで、■□はト
ランジスタのペース・エミッタ間順電圧を示す。
そして、制御電圧５が上記範囲をとつ九とき、電圧制御
発振器６のクロックパルス周波数変化範囲は となる。
発振器６のクロックパルス周波数変化範囲は となる。
このとき、ｊｆ＋ （ｖｂ”Ｖａｍ） ＜ ’ｈ ｔ
カッｊｆｔ（Ｖｉ−Ｖ□）くΔｆｚ 、すなわち、・・
・・（１） となるようにクランプ回路４のクラングミ圧Ｖａおよび
ｖｂを設定する。
カッｊｆｔ（Ｖｉ−Ｖ□）くΔｆｚ 、すなわち、・・
・・（１） となるようにクランプ回路４のクラングミ圧Ｖａおよび
ｖｂを設定する。
このように、クランプ回路４のクランプ電圧■亀および
ｖｂを上記（１）式のように設定すれば、外部クロック
パルス入力時点あるいは瞬断があったときの外部クロッ
クパルス入力１とクロックパルス出カフとの初期位相差
が如何なる状態にあっても受信装置１０の識別・リタイ
ミング回路１０−１は正常に動作し、同期外れを防止す
ることができる。
ｖｂを上記（１）式のように設定すれば、外部クロック
パルス入力時点あるいは瞬断があったときの外部クロッ
クパルス入力１とクロックパルス出カフとの初期位相差
が如何なる状態にあっても受信装置１０の識別・リタイ
ミング回路１０−１は正常に動作し、同期外れを防止す
ることができる。
以上説明したように本発明は、低域フィルタと電圧制御
発振器の間にクランプ回路を設け、その電圧制御発振器
の制御電圧入力を一定の動作範囲にクランプすることに
よシ、外部クロックパルス入力時点あるいは瞬断があっ
たときの外部クロックパルス入力とクロックパルス出力
との初期位相差が如何なる状態にあっても受信装置の識
別・リタイミング回路は正常に動作し、同期外れを防止
することができる効果がある。
発振器の間にクランプ回路を設け、その電圧制御発振器
の制御電圧入力を一定の動作範囲にクランプすることに
よシ、外部クロックパルス入力時点あるいは瞬断があっ
たときの外部クロックパルス入力とクロックパルス出力
との初期位相差が如何なる状態にあっても受信装置の識
別・リタイミング回路は正常に動作し、同期外れを防止
することができる効果がある。
第１図は本発明の一実施例を示す回ｊ８ｍ成図、第２図
は本発明を適用するシステム構成図である。 １・・−−外ｓクロックパルス入力、２・・・・位相比
較器、３・・・・低域フィルタ、４・・・・クランプ回
路、５・・・・制御電圧、６・・・・電圧制御発振器、
Ｔ・・・・クロックパルス出力。 特許出願人 日本電気株式会社
は本発明を適用するシステム構成図である。 １・・−−外ｓクロックパルス入力、２・・・・位相比
較器、３・・・・低域フィルタ、４・・・・クランプ回
路、５・・・・制御電圧、６・・・・電圧制御発振器、
Ｔ・・・・クロックパルス出力。 特許出願人 日本電気株式会社
Claims (1)
- 外部からのクロックパルスに同期したクロックパルスを
得るために送信装置に設けられ、外部クロックパルス入
力とクロックパルス出力の位相差を検出する位相比較器
と、この位相比較器の出力を平滑化する低域フィルタと
、前記クロックパルス出力を発生する電圧制御発振器と
で構成される外部同期クロックパルス発生回路において
、前記低域フィルタと前記電圧制御発振器の間にクラン
プ回路を設け、前記電圧制御発振器の制御電圧入力を一
定の動作範囲にクランプするようにしたことを特徴とす
る外部同期クロックパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170973A JPH0221725A (ja) | 1988-07-11 | 1988-07-11 | 外部同期クロツクパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170973A JPH0221725A (ja) | 1988-07-11 | 1988-07-11 | 外部同期クロツクパルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0221725A true JPH0221725A (ja) | 1990-01-24 |
Family
ID=15914791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170973A Pending JPH0221725A (ja) | 1988-07-11 | 1988-07-11 | 外部同期クロツクパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221725A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118316A (en) * | 1996-05-08 | 2000-09-12 | Fujitsu Limited | Semiconductor integrated circuit including plurality of phase-locked loops |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59115623A (ja) * | 1982-12-22 | 1984-07-04 | Seiko Epson Corp | Ｐｌｌ |
| JPS6054523A (ja) * | 1983-09-05 | 1985-03-29 | Victor Co Of Japan Ltd | フエ−ズロツクル−プ回路 |
| JPS62269518A (ja) * | 1986-05-19 | 1987-11-24 | Matsushita Electric Ind Co Ltd | クロツク発生装置 |
-
1988
- 1988-07-11 JP JP63170973A patent/JPH0221725A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59115623A (ja) * | 1982-12-22 | 1984-07-04 | Seiko Epson Corp | Ｐｌｌ |
| JPS6054523A (ja) * | 1983-09-05 | 1985-03-29 | Victor Co Of Japan Ltd | フエ−ズロツクル−プ回路 |
| JPS62269518A (ja) * | 1986-05-19 | 1987-11-24 | Matsushita Electric Ind Co Ltd | クロツク発生装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118316A (en) * | 1996-05-08 | 2000-09-12 | Fujitsu Limited | Semiconductor integrated circuit including plurality of phase-locked loops |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5648964A (en) | Master-slave multiplex communication system and PLL circuit applied to the system | |
| JPH0221725A (ja) | 外部同期クロツクパルス発生回路 | |
| JP2776334B2 (ja) | 位相同期回路 | |
| JPH04170219A (ja) | デューティ補正回路 | |
| JP3034388B2 (ja) | 位相同期発振器 | |
| KR920003362B1 (ko) | 미세 위상차 보정회로 및 보정 방법 | |
| JPH0884074A (ja) | Ｐｌｌ回路 | |
| JPH0964732A (ja) | 同期クロック生成回路 | |
| KR940011649B1 (ko) | 클럭 복원 회로 | |
| JPS6177428A (ja) | サンプルクロツク信号発生器 | |
| JPH0546089Y2 (ja) | ||
| JPS63136825A (ja) | 同期・非同期状態検出カウンタ−付位相ロツクル−プ | |
| JPS63240215A (ja) | Ｐｌｌ回路 | |
| JPS6223284A (ja) | 水平同期回路 | |
| JPS59114925A (ja) | 入出力障害検出回路 | |
| JPS63190426A (ja) | 位相同期回路 | |
| JPH0530095A (ja) | 位相同期発振回路 | |
| JP2908104B2 (ja) | 位相同期はずれ状態検出回路 | |
| JPS63139417A (ja) | パルス発生回路 | |
| JPH04302016A (ja) | 基準信号発生回路 | |
| JPS63203064A (ja) | ビデオカメラの同期信号発生装置 | |
| JPS63123225A (ja) | 位相同期発振器 | |
| JPS63260223A (ja) | 位相同期発振器 | |
| JPS60186114A (ja) | 位相同期回路 | |
| JPS6373717A (ja) | 位相同期発振器 |