TW202109646A - 垂直記憶體件 - Google Patents

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Abstract

本發明內容的各方面提供了一種半導體元件。該半導體元件包括沿垂直於半導體元件的基底的方向交替地堆疊並且在基底上方形成堆疊體的閘極層和絕緣層。該半導體元件包括形成於堆疊體的陣列區中的通道結構的陣列。此外，該半導體元件包括：由基底上方的連接區中的堆疊體的第一區段形成的第一階梯，以及由基底上方的連接區中的堆疊體的第二區段形成的第二階梯。此外，該半導體元件包括由堆疊體的第一區段形成並且設置在連接區中的第一階梯和第二階梯之間的虛設階梯。

Description

垂直記憶體件
本發明係有關於半導體領域，尤其是關於一種垂直儲存元件，以實現更高的資料數據儲存密度。
半導體製造商開發了垂直元件技術，例如立體(3D)NAND快閃記憶體技術等，以實現更高的資料儲存密度，而無需更小的儲存單元。在本發明的其中一些實施例中，3D NAND記憶體件包括陣列區（還被稱為核心區）和階梯區。陣列區包括交替堆疊的閘極層和絕緣層所形成的堆疊體。交替的閘極層和絕緣層的堆疊體用於形成在陣列區中垂直地堆疊的儲存單元。階梯區包括階梯形式的相應閘極層，以便於形成與相應閘極層的接觸。接觸用於將驅動電路連接到相應閘極層，以用於控制堆疊的儲存單元。
本發明內容的各方面提供了一種半導體元件。該半導體元件包括沿垂直於半導體元件的基底的方向，交替地堆疊並且在基底上方形成堆疊體的閘極層和絕緣層。該半導體元件包括在堆疊體的陣列區中形成的通道結構的陣列。此外，該半導體元件包括由堆疊體在基底上方的連接區中的第一區段形成的第一階梯，以及由堆疊體在基底上方的連接區中的第二區段形成的第二階梯。此外，該半導體元件包括由堆疊體的第一區段形成的並且設置在連接區中的第一階梯和第二階梯之間的虛設階梯。
根據本發明內容的一些方面，該半導體元件包括在第一階梯上形成並且連接到堆疊體的第一區段中的閘極層的第一接觸結構；以及在第二階梯上形成並且連接到堆疊體的第二區段中的閘極層的第二接觸結構。
在本發明的其中一些實施例中，堆疊體的第一區段和堆疊體的第二區段具有相同數量的閘極層。
在本發明的其中一些實施例中，第一階梯由沿第一方向下降的第一組階梯台階形成，並且第二階梯由沿第一方向下降的第二組階梯台階形成。
在本發明的其中一些實施例中，虛設階梯由沿與第一方向相反的第二方向下降的一組階梯台階形成。
在本發明的其中一些實施例中，第一階梯和第二階梯中的對應組階梯台階具有相同的高度。
在本發明的其中一些實施例中，虛設階梯到第二階梯的側壁具有與第一階梯相同的高度。
根據本發明內容的一方面，該半導體元件還包括由堆疊體的與通道結構中的閘極頂部選擇電晶體相對應的第三區段形成的第三階梯。
在本發明的其中一些實施例中，第一組階梯台階和第二組階梯台階的各個階梯台階是由多個劃分階梯台階形成的。在本發明的其中一些實施例中，多個劃分階梯台階沿垂直於第一方向的第三方向下降。
本發明內容的各方面提供了一種用於製造半導體元件的方法。該方法包括沿垂直於半導體元件的基底的方向交替地堆疊犧牲閘極層和絕緣層，以形成基底上方的堆疊體，以及對在連接區中的堆疊體的第一區段中犧牲閘極層和絕緣層進行成形，以在基底上方的連接區中的堆疊體的第一區段中形成第一階梯、第二階梯和虛設階梯。虛設階梯設置在第一階梯和第二階梯之間。此外，該方法包括去除第二階梯的數個犧牲閘極層和絕緣層以將第二階梯移到堆疊體的第二區段中。
根據本發明內容的一些方面，該方法還包括在陣列區中的堆疊體中形成通道結構，以及利用閘極層替換犧牲閘極層。然後，該方法包括在第一階梯上形成第一接觸結構並且在第二階梯上形成第二接觸結構。第一接觸結構連接到堆疊體的第一區段中的閘極層，並且第二接觸結構連接到堆疊體的第二區段中的閘極層。
以下公開內容提供了很多不同實施例或示例，用於實施所提供主題的不同特徵。下文描述部件和佈置的具體示例以簡化本發明內容。這些可理解的是僅僅是示例而並非意在加以限制。例如，在以下描述中在第二特徵上方或在第二特徵上形成第一特徵可以包括這樣的實施例：其中，第一和第二特徵被形成為直接接觸，以及還可以包括可以在第一和第二特徵之間形成額外特徵的實施例，使得第一和第二特徵可以不直接接觸。此外，本發明內容可以在各個示例中重複附圖標記和/或字母。這種重複的目的在於簡化和清晰，並且自身不指明在討論的各個實施例和/或配置之間的關係。
此外，空間相關術語，例如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等等可以在本文中使用，以便於描述一個元件或特徵與另外一個或多個元件或一個或多個特徵的關係，如在附圖中示出的。空間相對術語旨在涵蓋除了在附圖所示取向之外的、使用的設備或操作步驟中的不同的取向。裝置可以以另外的方式取向（旋轉90度或在其他的取向），並且本文中使用的空間相對描述詞可以類似被相應地解釋。
立體(3D)半導體記憶體件可以形成於基底上，該基底包括用於形成儲存單元陣列的陣列區（在本發明的其中一些實施例中也稱為核心區）和用於形成通往儲存單元的連接區。例如，在陣列區中將儲存單元形成為垂直儲存單元串的陣列。垂直儲存單元串由交替地堆疊的閘極層和絕緣層形成。在連接區，閘極層和絕緣層的堆疊體被圖案化為階梯台階，以提供用於將儲存單元的閘極層連接到字元線的接觸襯墊（pad）區。
根據本發明的一些示例，利用修整-蝕刻製程用於形成階梯台階。修整-蝕刻製程基於遮罩層來重複地執行修整步驟和蝕刻步驟。在修整步驟期間，遮罩層被修整為額外地曝露出交替堆疊的（犧牲）閘極層和絕緣層的堆疊體上的新台階區。在蝕刻步驟期間，基於遮罩層來蝕刻堆疊體以生成新的台階。在本發明的其中一些實施例中，修整-蝕刻製程是使用反應離子蝕刻來執行的，並且具有相對較低的生產率，例如相對較低的每小時的晶圓(WPH)，並且修整-蝕刻製程對於3D記憶體件製造而言可能是一種高成本製程。此外，在階梯台階的數量相對較大時，為了蝕刻更低的階梯台階，上階梯台階和下階梯台階具有相對較大的高度差。因為大高度差，所以修整-蝕刻製程對於低階梯台階需要更厚的遮罩層，例如更厚光阻層，並且需要更厚的遮罩層可能導致例如微影製程的困難。
通常，階梯台階由平坦面（或稱為支承面，tread）和垂直面（riser）形成。在本發明的其中一些實施例中，平坦面是水平設置於下垂直面的頂邊緣和上垂直面的底邊緣之間的部分，並且垂直面是垂直設置於下平坦面的內邊緣和上平坦面的外邊緣之間的部分。平坦面是可以被配置為供一個或多個接觸結構著陸的接觸襯墊。該垂直面是層堆疊體的側壁，例如，交替地設置的（犧牲）閘極層和絕緣層。在本發明的其中一些實施例中，階梯台階由平坦面和該平坦面的下方垂直面構成。透過平坦面的深度和寬度以及下方垂直面的高度來測量階梯台階。平坦面的深度是從平坦面的外邊緣到內邊緣的距離。平坦面的寬度是從平坦面的一側到另一側的距離。垂直面的高度是在下方平坦面和當前平坦面之間的側壁的垂直距離。在本發明內容中，可以在層對的方面來測量垂直面的高度。例如，層對是（犧牲）閘極層和絕緣層的厚度總和。在本發明的其中一些實施例中，在階梯台階具有多個層對（例如四個層對、五個層對、六個層對）的高度時，該階梯台階被稱為組台階；在階梯台階具有一個層對的高度時，該階梯台階被稱為劃分台階。
根據本發明內容的一些方面，交替地設置的閘極層和絕緣層的堆疊體可以被分成區段（section）。堆疊體的各個區段被進一步分成組。然後將各個組分成劃分（division）。各個劃分包括層對。在本發明的其中一些實施例中，通往不同區段的階梯台階可以同時形成（例如，在同一修整-蝕刻週期中），並且然後使用切削（chop）製程來去除層，並且將不同區段的階梯台階移到適當的區段層。因此，可以減少修整-蝕刻週期的總數。例如，在使用兩個區段時，可以將修整-蝕刻週期的總數減少一半，並且可以將修整-蝕刻製程中上階梯台階到下階梯台階的高度差減小例如一半。在另一個示例中，在使用三個區段時，可以將修整-蝕刻週期的總數減少2/3，可以將修整-蝕刻製程中上階梯台階到下階梯台階的高度差減小2/3。因為減小了修整-蝕刻製程中上階梯台階到下階梯台階的高度差，所以可以容易地執行修整-蝕刻製程。因為減少了修整-蝕刻週期的總數，所以改善了處理效率。
圖1示出了根據本發明內容的一些實施例的半導體元件100的俯視圖。半導體元件100包括由立體(3D)儲存單元形成的儲存部分110。儲存部分110可以包括一個或多個儲存平面120，並且儲存平面120中的各個儲存平面可以包括多個儲存塊130。在本發明的其中一些實施例中，可以在儲存平面120處進行同時操作步驟。在本發明的其中一些實施例中，各個儲存塊130都是執行擦除操作步驟的最小單元。在圖1的示例中，儲存部分110包括四個儲存平面120，並且儲存平面120中的各個儲存平面包括六個儲存塊130。儲存塊130中的各個儲存塊可以包括多個儲存單元，並且各個儲存單元都可以透過例如位元線和字元線的互連來定址。在本發明的其中一些實施例中，可以垂直地佈設位元線和字元線以形成金屬線的陣列。例如，字元線在X方向延伸，並且位元線在Y方向延伸。
此外，各個儲存塊130可以根據階梯劃分圖案被分成塊部分140。塊部分140具有相同或等效的階梯劃分圖案。將參考圖2-圖5描述塊部分140的細節。
要指出的是，半導體元件100可以是任何適當的元件，例如，記憶體電路、具有形成於半導體晶片上的記憶體電路的半導體晶片（或裸晶（die））、具有形成於半導體晶圓上的多個半導體裸晶（die）的半導體晶圓、半導體晶片的堆疊體、包括組裝於封裝基底上的一個或多個半導體晶片的半導體封裝等。
還要指出的是，半導體元件100可以包括其他適當的電路（未示出），例如，在同一基底或其他適當基底上形成並且適當地與儲存部分110耦合的邏輯電路、電源電路等。通常，儲存部分110包括儲存單元和週邊電路（例如，位址解碼器、驅動電路、讀出放大器等）。
圖2示出了根據本發明一些實施例的塊部分140的俯視圖，圖3示出了剖面線A-A’處的塊部分140的截面圖，圖4示出了塊部分140中部分245的細節的俯視圖，以及圖5示出了剖面線B-B’處的部分245的截面圖。在本發明的其中一些實施例中，圖2和圖4中的俯視圖是X-Y平面中的視圖，圖3中的截面圖是X-Z平面中的視圖，以及圖5中的截面圖是Y-Z平面中的視圖。
在圖2和圖3的示例中，塊部分140包括具有針對階梯劃分的相同圖案或鏡像圖案的部分240(A)-240(D)，以及部分240(A)-240(D)被稱為階梯劃分圖案(SDP)部分240(A)-(D)。各個SDP部分240包括陣列區250和連接區260。陣列區250包括儲存串251的陣列（如圖4中所示），並且各個儲存串251包括與一個或多個頂部選擇電晶體、以及一個或多個底部選擇電晶體串聯連接的多個堆疊的儲存單元。連接區260包括頂部選擇閘極(TSG)連接區261、儲存單元閘極(MCG)連接區269。TSG連接區261包括階梯結構、和用於將金屬線連接到頂部選擇電晶體的閘極以控制頂部選擇電晶體的接觸結構。MCG連接區269包括階梯結構、和用於將字元線連接到儲存單元的閘極的接觸結構。
要指出的是，連接區260還可以包括底部選擇閘極(BSG)連接區（未示出），其包括階梯結構和用於將金屬線連接到底部選擇電晶體的閘極，以控制底部選擇電晶體的接觸結構。
根據本發明內容的一些方面，根據例如三級階梯架構的多級階梯架構來配置MCG連接區269。如圖2-5的示例所示，各個儲存串251包括108個儲存單元，並且三級階梯架構可以用於提供在各個儲存串中的108個儲存單元的字元線和閘極之間的連接。例如，儲存串251的108個儲存單元被按照連續的順序稱為M1-M108 (包含儲存單元M1、儲存單元M2、儲存單元M3、儲存單元M4、儲存單元M5、儲存單元M6…以此類推，至儲存單元M108)，其中M1是與頂部選擇電晶體相鄰的第一儲存單元，以及M108是序列中的最後一個。108個儲存單元被分成兩個區段，例如，M1-M54的第一區段和M55-M108的第二區段。各個區段中的儲存單元被分成九個組，並且各個組包括六個連續的儲存單元。
要指出的是，在本發明的其中一些實施例中，陣列中儲存單元串，形成於交替地設置的閘極層和絕緣層的堆疊體中。閘極層形成頂部選擇電晶體的閘極、儲存單元（例如儲存單元串中的M1-M108）和底部選擇電晶體。在一些上下文中，M1-M108用於指稱針對對應儲存單元的閘極層（有時稱為犧牲閘極層）。
具體而言，在本發明的其中一些實施例中，三級階梯架構包括區段級、組級和劃分級。在區段級，在圖2-5的示例中，三級階梯架構包括用於提供通往M1-M54的第一區段(S1)的連接的第一階梯區段270，以及包括用於提供通往M55-M108的第二區段(S2)的連接的第二階梯區段290。在組級，各個階梯區段包括九個組階梯台階G1-G9(包含組階梯台階G1、組階梯台階G2、組階梯台階G3、組階梯台階G4、組階梯台階G5、組階梯台階G6、組階梯台階G7、組階梯台階G8、組階梯台階G9)，並且各個組階梯台階具有六個層對的高度。在劃分級處，各個組階梯台階包括6個劃分階梯台階D1-D6，並且各個劃分階梯台階具有一個層對的高度。在本發明的其中一些實施例中，各個階梯區段中的組階梯台階G1-G9沿著第一方向，例如沿X方向（或-X方向）上升/下降。此外，在本發明的其中一些實施例中，劃分階梯台階D1-D6沿第二方向，例如沿垂直於第一方向的Y方向（或-Y方向）上升/下降。
此外，在圖2-5的示例中，MCG連接區269包括設置在第一階梯區段270和第二階梯區段290之間的虛設階梯區段280。
在本發明的其中一些實施例中，透過相同的修整-蝕刻製程形成第一階梯區段270、第二階梯區段290和虛設階梯280，因此，第一階梯區段270和第二階梯區段290以及虛設階梯280具有類似的組階梯台階。例如，區段階梯270和290以及虛設階梯280具有相同數量的組階梯台階，並且對應的組階梯台階具有相同的組階梯台階高度和相同的組階梯台階深度。第一階梯區段270和第二階梯區段290具有相同的下行方向，並且虛設階梯280的下行方向是與第一階梯區段270和第二階梯區段290的下行方向相反的方向。
根據本發明內容的一些方面，使用切削製程將第二階梯區段290向下（例如，-Z方向）移到合適的層。在圖2-5的示例中，第一階梯區段270和虛設階梯區段280設置有形成於儲存單元M1-M54的層中的階梯台階，以及第二階梯區段290設置有形成於儲存單元M55-M108的層中的階梯台階。
要指出的是，儘管在圖2-5的示例中，三級階梯架構包括兩個階梯區段，但三級階梯架構中的階梯區段的數量不應受到限制並且可以是任何適當數量，例如，三個、四個、五個等。要指出的是，儘管在圖2-5的示例中，各個階梯區段包括9個組階梯台階，但階梯區段中的組階梯台階的數量不應受到限制並且可以是任何適當數量，例如，六個、七個、八個、十個等。要指出的是，儘管在圖2-5的示例中，各個組階梯台階包括9個劃分階梯台階，但組階梯台階中的劃分階梯台階的數量不應受到限制並且可以是任何適當數量，例如，兩個、三個、四個、五個、七個等。
在本發明的其中一些實施例中，使用閘極最後製造技術，因此形成縫隙結構以説明去除犧牲閘極層以及形成實際閘極。在圖2-5的示例中，在SDP部分240(C)中形成縫隙結構211、縫隙結構212(A)、縫隙結構212(B)、縫隙結構213(A)、縫隙結構213(B)和縫隙結構214，如圖4所示。縫隙結構211、縫隙結構212(A)、縫隙結構212(B)、縫隙結構213(A)、縫隙結構213(B)和縫隙結構214在X方向延伸並且彼此平行。在本發明的其中一些實施例中，縫隙結構211和縫隙結構214使SDP部分240(C)與相鄰的SDP部分240(B)和SDP部分240(D)分開。縫隙結構212(A)和縫隙結構213(A)設置在陣列區250中並且可以將SDP部分240(C)中的儲存單元串的陣列分成三個指狀結構241、指狀結構242和指狀結構243。縫隙結構212(B)和縫隙結構213(B)設置在連接區260中並且可以將連接區260分成多個部分。
在本發明的其中一些實施例中，縫隙結構211和縫隙結構214是連續的縫隙結構，其填充有絕緣層以例如使SDP部分240(C)的閘極層與相鄰SDP部分240(B)和SDP部分240(D)電絕緣。
在本發明的其中一些實施例中，連接區260中的縫隙結構的數量與陣列區250中的縫隙結構的數量相同。在圖2-5的示例中，縫隙結構212(B)和縫隙結構213(B)對準，縫隙結構212(A)和縫隙結構213(A)對準。但是，縫隙結構212(B)和縫隙結構213(B)是斷開的，縫隙結構212(A)和縫隙結構213(A)斷開的，並且不是縫隙結構212(A)和213(A)的連續部分，因此三個指狀儲存區241-指狀儲存區243中的閘極層是連接的。
要指出的是，在另一個示例中，縫隙結構212(B)和213(B)不與縫隙結構212(A)和213(A)對準。在另一示例中，連接區260中的縫隙結構的數量與陣列區250中的縫隙結構的數量不相同。
在本發明的其中一些實施例中，至少一些縫隙結構可以充當用於陣列區250中的儲存串251的陣列的共用源極接觸。
在圖2-5的示例中，並且如圖4所示，頂部選擇閘極切口215可以設置於各個指狀部分的中間，以將儲存指區的頂部選擇閘極(TSG)層分成兩個部分，並且由此能夠將儲存指區部分分成兩個獨立可編寫設計（讀/寫）的頁。儘管可以在儲存塊級進行3D NAND記憶體的擦除操作步驟，但可以在儲存頁級進行讀取和寫入操作步驟。在本發明的其中一些實施例中，虛設通道結構222可以設置於適當地方，用於在製造期間的製程變化控制和/或用於額外的機械支撐。
要指出的是，在本發明的其中一些實施例中，頂部選擇閘極切口215不切割儲存單元閘極層和底部選擇閘極層。
在TSG連接區261中形成階梯結構。該階梯結構具有多個階梯台階以曝露出頂部選擇電晶體的閘極層的一部分，並且曝露的部分可以被配置為接觸襯墊。然後，可以在接觸襯墊上形成用於將金屬線連接到頂部選擇電晶體的閘極，以控制頂部選擇電晶體的接觸結構。在圖2-5的示例中，並且如圖4中所示，TSG連接區261處的階梯結構具有兩個階梯台階262和階梯台階263。在本發明的其中一些實施例中，兩個階梯台階262和階梯台階263中的各個階梯台階都具有一個層對的高度。在圖2-5的示例中，虛線示出了平坦面的邊緣。在本發明的其中一些實施例中，儲存串包括第一閘極選擇電晶體和第二閘極選擇電晶體。第一閘極選擇電晶體的閘極與第一階梯台階262上的接觸結構264連接，並且第二閘極選擇電晶體的閘極與第二階梯台階263上的接觸結構265連接。
圖4中示出了第一階梯區段270的細節。第一階梯區段270將閘極層的一部分作為接觸襯墊曝露於各個儲存串251中的儲存單元M1-M54，並且可以在接觸襯墊上形成接觸結構以將各個儲存串251中的儲存單元M1-M54的閘極層連接到字元線。
例如，組階梯台階G9的區域中的劃分階梯台階D6的平坦面提供用於M1的接觸襯墊。組階梯台階G9的區域中的劃分階梯台階D5的平坦面提供用於M2的接觸襯墊。組階梯台階G9的區域中的劃分階梯台階D4的平坦面提供用於M3的接觸襯墊。組階梯台階G9的區域中的劃分階梯台階D3的平坦面提供用於M4的接觸襯墊。組階梯台階G9的區域中的劃分階梯台階D2的平坦面提供用於M5的接觸襯墊。組階梯台階G9的區域中的劃分階梯台階D1的平坦面提供用於M6的接觸襯墊。
類似地，組階梯台階G8的區域中的劃分階梯台階D6的平坦面提供用於M7的接觸襯墊。組階梯台階G8的區域中的劃分階梯台階D5的平坦面提供用於M8的接觸襯墊。組階梯台階G8的區域中的劃分階梯台階D4的平坦面提供用於M9的接觸襯墊。組階梯台階G8的區域中的劃分階梯台階D3的平坦面提供用於M10的接觸襯墊。組階梯台階G8的區域中的劃分階梯台階D2的平坦面提供用於M11的接觸襯墊。組階梯台階G8的區域中的劃分階梯台階D1的平坦面提供用於M12的接觸襯墊。
類似地，組階梯台階G7的區域中的劃分階梯台階D6的平坦面提供用於M13的接觸襯墊。組階梯台階G7的區域中的劃分階梯台階D5的平坦面提供用於M14的接觸襯墊。組階梯台階G7的區域中的劃分階梯台階D4的平坦面提供用於M15的接觸襯墊。組階梯台階G7的區域中的劃分階梯台階D3的平坦面提供用於M16的接觸襯墊。組階梯台階G7的區域中的劃分階梯台階D2的平坦面提供用於M17的接觸襯墊。組階梯台階G7的區域中的劃分階梯台階D1的平坦面提供用於M18的接觸襯墊。
類似地，組階梯台階G6的區域中的劃分階梯台階D6的平坦面提供用於M19的接觸襯墊。組階梯台階G6的區域中的劃分階梯台階D5的平坦面提供用於M20的接觸襯墊。組階梯台階G6的區域中的劃分階梯台階D4的平坦面提供用於M21的接觸襯墊。組階梯台階G6的區域中的劃分階梯台階D3的平坦面提供用於M22的接觸襯墊。組階梯台階G6的區域中的劃分階梯台階D2的平坦面提供用於M23的接觸襯墊。組階梯台階G6的區域中的劃分階梯台階D1的平坦面提供用於M24的接觸襯墊。
類似地，組階梯台階G5的區域中的劃分階梯台階D6的平坦面提供用於M25的接觸襯墊。組階梯台階G5的區域中的劃分階梯台階D5的平坦面提供用於M26的接觸襯墊。組階梯台階G5的區域中的劃分階梯台階D4的平坦面提供用於M27的接觸襯墊。組階梯台階G5的區域中的劃分階梯台階D3的平坦面提供用於M28的接觸襯墊。組階梯台階G5的區域中的劃分階梯台階D2的平坦面提供用於M29的接觸襯墊。組階梯台階G5的區域中的劃分階梯台階D1的平坦面提供用於M30的接觸襯墊。
類似地，組階梯台階G4的區域中的劃分階梯台階D6的平坦面提供用於M31的接觸襯墊。組階梯台階G4的區域中的劃分階梯台階D5的平坦面提供用於M32的接觸襯墊。組階梯台階G4的區域中的劃分階梯台階D4的平坦面提供用於M33的接觸襯墊。組階梯台階G4的區域中的劃分階梯台階D3的平坦面提供用於M34的接觸襯墊。組階梯台階G4的區域中的劃分階梯台階D2的平坦面提供用於M35的接觸襯墊。組階梯台階G4的區域中的劃分階梯台階D1的平坦面提供用於M36的接觸襯墊。
類似地，組階梯台階G3的區域中的劃分階梯台階D6的平坦面提供用於M37的接觸襯墊。組階梯台階G3的區域中的劃分階梯台階D5的平坦面提供用於M38的接觸襯墊。組階梯台階G3的區域中的劃分階梯台階D4的平坦面提供用於M39的接觸襯墊。組階梯台階G3的區域中的劃分階梯台階D3的平坦面提供用於M40的接觸襯墊。組階梯台階G3的區域中的劃分階梯台階D2的平坦面提供用於M41的接觸襯墊。組階梯台階G3的區域中的劃分階梯台階D1的平坦面提供用於M42的接觸襯墊。
類似地，組階梯台階G2的區域中的劃分階梯台階D6的平坦面提供用於M43的接觸襯墊。組階梯台階G2的區域中的劃分階梯台階D5的平坦面提供用於M44的接觸襯墊。組階梯台階G2的區域中的劃分階梯台階D4的平坦面提供用於M45的接觸襯墊。組階梯台階G2的區域中的劃分階梯台階D3的平坦面提供用於M46的接觸襯墊。組階梯台階G2的區域中的劃分階梯台階D2的平坦面提供用於M47的接觸襯墊。組階梯台階G2的區域中的劃分階梯台階D1的平坦面提供用於M48的接觸襯墊。
類似地，組階梯台階G1的區域中的劃分階梯台階D6的平坦面提供用於M49的接觸襯墊，並且在該接觸襯墊上形成接觸結構C1（圖5中所示）。組階梯台階G1的區域中的劃分階梯台階D5的平坦面提供用於M50的接觸襯墊，並且在該接觸襯墊上形成接觸結構C2（圖5中所示）。組階梯台階G1的區域中的劃分階梯台階D4的平坦面提供用於M51的接觸襯墊，並且在該接觸襯墊上形成接觸結構C3（圖5中所示）。組階梯台階G1的區域中的劃分階梯台階D3的平坦面提供用於M52的接觸襯墊，並且在該接觸襯墊上形成接觸結構C4（圖5中所示）。組階梯台階G1的區域中的劃分階梯台階D2的平坦面提供用於M53的接觸襯墊，並且在該接觸襯墊上形成接觸結構C5（圖5中所示）。組階梯台階G1的區域中的劃分階梯台階D1的平坦面提供用於M54的接觸襯墊，並且在該接觸襯墊上形成接觸結構C6（圖5中所示）。
要指出的是，在本發明的其中一些實施例中，例如圖5中縫隙結構211、縫隙結構212(B)、縫隙結構213(B)和縫隙結構214所示的縫隙結構填充有絕緣層530和導電材料540。絕緣層530使導電材料540與閘極層絕緣。導電材料540可以用於形成共用源極接觸。
圖6示出了概述根據本發明一些實施例，用於製造半導體元件，例如半導體元件100的製程示例600的流程圖。該製程在S601處開始，並且進行到製程S610。
在製程S610處，在基底上交替地堆疊犧牲閘極層和絕緣層以形成初始堆疊體。基底可以是任何適當的基底，例如矽(Si)基底、鍺(Ge)基底、矽鍺(SiGe)基底和/或絕緣體上矽(SOI)基底。基底可以包括半導體材料，例如，IV族半導體、III-V族化合物半導體或II-VI族氧化物半導體。IV族半導體可以包括Si、Ge或SiGe。基底可以是體晶圓或磊晶層。在本發明的其中一些實施例中，絕緣層由例如二氧化矽等絕緣材料製成，以及犧牲層由氮化矽製成。
在S620處，形成了通往頂部選擇電晶體的閘極的階梯台階。可以透過任何適當製程形成通往頂部選擇電晶體的閘極的階梯台階。在本發明的其中一些實施例中，可以透過使用遮罩層，應用重複的蝕刻-修整製程來形成通往頂部選擇電晶體的閘極的階梯台階。將參考S630描述重複的蝕刻-修整製程的細節。
圖7示出了在形成通往頂部選擇電晶體的閘極的階梯台階之後，半導體元件100的塊部分140的俯視圖示例。如圖7所示，階梯台階形成於TSG連接區261中。
參考回圖6，在S630處，階梯劃分圖案的劃分階梯台階形成於連接區中。在本發明的其中一些實施例中，使用遮罩層並且在遮罩層上應用修整製程，以形成蝕刻遮罩，用於形成劃分階梯台階。
圖8示出了具有被遮罩層810覆蓋的SDP部分240(A)、SDP部分240(B)、SDP部分240(C)、SDP部分240(D)的半導體元件100的塊部分140的俯視圖的示例。遮罩層810用於形成SDP部分240(A)、SDP部分240(B)、SDP部分240(C)、SDP部分240(D)中的劃分階梯台階。SDP部分240(A)、SDP部分240(B)、SDP部分240(C)、SDP部分240(D)具有相同的SDP或鏡像SDP。遮罩層810覆蓋陣列區250和與陣列區250以及TSG連接區261相鄰的連接區260的一部分。在本發明的其中一些實施例中，遮罩層810可以包括光阻或碳基聚合物材料，並且可以使用例如微影的圖案化製程形成。在本發明的其中一些實施例中，遮罩層810還可以包括例如氧化矽、氮化矽、TEOS、含矽的抗反射塗層(SiARC)、非晶矽或多晶矽的硬遮罩。可以使用蝕刻製程來圖案化硬遮罩，例如使用O2或CF4 化學製劑的反應離子蝕刻(RIE)。此外，遮罩層810可以包括光阻和硬遮罩的任何組合。
在本發明的其中一些實施例中，可以使用遮罩層810透過應用重複的蝕刻-修整製程來形成劃分階梯台階。重複的蝕刻-修整製程包括蝕刻製程和修整製程的多個週期。在蝕刻製程期間，可以去除初始堆疊體的具有曝露的表面的一部分。在本發明的其中一些實施例中，蝕刻深度等於作為犧牲閘極層和絕緣層的厚度的層對。在本發明的其中一些實施例中，用於絕緣層的蝕刻製程可以相對於犧牲層具有高選擇性，和/或反之亦然。
在本發明的其中一些實施例中，透過例如反應離子蝕刻(RIE)或其他乾蝕刻製程的非等向性蝕刻進行對堆疊體的蝕刻。在本發明的其中一些實施例中，絕緣層是氧化矽。在該示例中，對氧化矽的蝕刻可以包括使用基於氟的氣體（例如氟化碳(CF4 )、六氟乙烷(C2 F6 )、CHF3 或C3 F6 和/或任何其他適當氣體）的RIE。在本發明的其中一些實施例中，可以透過濕化學試劑去除氧化矽層，例如，氫氟酸或氫氟酸和乙二醇的混合物。在本發明的其中一些實施例中，可以使用定時蝕刻方法。在本發明的其中一些實施例中，犧牲層是氮化矽。在該示例中，對氮化矽的蝕刻可以包括使用O2 、N2 、CF4 、NF3 、Cl2 、HBr、BCl3 , 和/或其組合的RIE。用於去除單層堆疊體的方法和蝕刻劑不應受到本發明內容的實施例的限制。
修整製程包括在遮罩層810上應用適當的蝕刻製程（例如，等向性乾蝕刻或濕蝕刻），使得可以在x-y平面中從邊緣橫向地拉回（例如，向內收縮）遮罩層810。在本發明的其中一些實施例中，修整製程可以包括例如使用O2 、Ar、N2 等的RIE的乾蝕刻。在本發明的其中一些實施例中，遮罩層810的拉回距離與劃分階梯台階的深度相對應。
在修整遮罩層810之後，最頂層級的初始堆疊體中的與劃分相對應的一個部分被曝露，初始堆疊體的最頂層級的其他部分保持被遮罩層810覆蓋。蝕刻-修整製程的下一個週期以蝕刻製程恢復。
在本發明的其中一些實施例中，可以由絕緣層覆蓋初始堆疊體的最頂層級。在本發明的其中一些實施例中，還可以由其他介電材料覆蓋初始堆疊體的最頂層級。可以向各個蝕刻-修整週期的蝕刻製程增加去除絕緣層和/或其他介電材料的製程步驟以形成劃分階梯台階。
在形成劃分階梯台階之後，可以去除遮罩層810。可以透過使用例如利用O2 或CF4 電漿的乾蝕刻，或利用抗蝕劑/聚合物剝離劑（例如，基於溶劑的化學品）的濕蝕刻的技術來去除遮罩層810。
圖9示出了去除遮罩層810之後，半導體元件100中的塊部分140的俯視圖的示例。如圖9所示，形成劃分階梯台階D1-D6 (包含劃分階梯台階D1、劃分階梯台階D2、劃分階梯台階D3、劃分階梯台階D4、劃分階梯台階D5、劃分階梯台階D6)。
重新參考圖6，在S640，在上區段層，例如用於M1-M54的層中，形成用於連接區中的多個階梯區段（例如第一階梯區段270、第二階梯區段290等）的組階梯台階。在本發明的其中一些實施例中，使用遮罩層並且在遮罩層上應用修整製程，以形成蝕刻遮罩，用於形成組階梯台階。
圖10示出了半導體元件100的被用於形成組階梯台階的遮罩層1010覆蓋的塊部分140的俯視圖示例。遮罩層1010設置於陣列區250和連接區260的一部分上方。如圖10所示，遮罩層1010具有第一部分1010(A)和第二部分1010(B)。第一部分1010(A)覆蓋陣列區250和第一階梯區段270的一部分，第二部分1010(B)覆蓋第二階梯區段290的一部分和虛設階梯區段280的一部分。遮罩層1010可以由類似於遮罩層810的材料製成，並且可以使用類似的技術形成。
在本發明的其中一些實施例中，類似於用於形成劃分階梯台階的重複的蝕刻-修整製程，可以使用遮罩層1010，透過應用重複的蝕刻-修整製程來形成組階梯台階。在本示例中，可以透過沿X方向修整第一部分1010(A)的左邊緣來形成第一階梯區段270的組階梯台階。可以透過沿X方向修整第二部分1010(B)的左邊緣來形成第二階梯區段290的組階梯台階。可以透過沿-X方向修整第二部分1010(B)的右邊緣來形成虛設階梯區段280的組階梯台階。
在本發明的其中一些實施例中，各個組階梯台階包括多個層對，例如，示例中的9個層對。然後，蝕刻製程對與組階梯台階的高度相對應的適當層（例如，交替的犧牲層和絕緣層的九個層對）進行蝕刻。
在形成組階梯台階之後，可以去除遮罩層1010。可以透過使用例如利用O2 或CF4 電漿的乾蝕刻，或利用抗蝕劑/聚合物剝離劑（例如，基於溶劑的化學試劑）的濕蝕刻的技術來去除遮罩層1010。
圖11示出了去除遮罩層1010之後，半導體元件100中的塊部分140的俯視圖的示例。虛線示出了用於組階梯台階的平坦面的邊緣。如圖11所示，形成了組階梯台階G1-G9。
圖12示出了去除遮罩層1010之後，塊部分140剖面線A-A’處的截面圖的示例。圖13示出了去除遮罩層1010之後，塊部分140的透視圖。如圖12和圖13所示，在用於M1-M54的層中形成第一階梯區段270和第二階梯區段290的組階梯台階G1-G9。
參考回圖6，在S650處，在不同階梯區段處執行切削製程以將階梯區段移到合適的區段層。在本發明的其中一些實施例中，適當地曝露第二階梯區段290並且執行切削製程，以將第二階梯區段290移到用於M55-M108的層。例如，將遮罩層設置為覆蓋半導體元件100，並且然後適當地去除覆蓋第二階梯區段290的遮罩層的部分以曝露出第二階梯區段290。然後，執行蝕刻製程以去除在第二階梯區段290處的54個層對。
在本發明的其中一些實施例中，透過例如反應離子蝕刻(RIE)或其他乾蝕刻製程的非等向性蝕刻來執行在第二階梯區段290處的對層對（包括絕緣層和犧牲閘極層）的蝕刻。在本發明的其中一些實施例中，絕緣層是氧化矽。在該示例中，對氧化矽的蝕刻可以包括使用基於氟的氣體（例如氟化碳(CF4 )、六氟乙烷(C2 F6 )、CHF3 或C3 F6 和/或任何其他適當氣體）的RIE。在本發明的其中一些實施例中，可以透過濕化學試劑（例如，氫氟酸或氫氟酸和乙二醇的混合物）來去除氧化矽層。在本發明的其中一些實施例中，可以使用定時蝕刻方法。在一個實施例中，犧牲閘極層是氮化矽。在該示例中，對氮化矽的蝕刻可以包括使用O2 、N2 、CF4 、NF3 、Cl2 、HBr、BCl3 , 和/或其組合的RIE。用於去除單層堆疊體的方法和蝕刻劑不應受到本發明實施例的限制。
圖14示出了在切削製程和去除遮罩層之後，塊部分140剖面線A-A’處的截面圖的示例。圖15示出了在切削製程和去除遮罩層之後，塊部分140的透視圖。如圖14和圖15所示，在用於M55-M108的層中偏移第二階梯區段290的組階梯台階G1-G9。
要指出的是，在使用多於兩個區段時，可以重複在其他區段上重複地使用切削製程。
參考回圖6，在S660處，形成通道結構。在本發明的其中一些實施例中，執行適當的平坦化製程以獲得相對平的表面。然後，使用微影技術在光阻和/或硬遮罩層中限定通道孔和虛設通道孔的圖案，並且使用蝕刻技術將圖案轉移到犧牲層和絕緣層的堆疊體中。於是，在陣列區250中形成通道孔，以及在連接區中形成虛設通道孔。
然後，在通道孔中形成通道結構，以及在虛設通道孔中形成虛設通道結構。在本發明的其中一些實施例中，虛設通道結構可以與通道結構一起形成，因此，虛設通道結構由與通道結構相同的材料形成。在本發明的其中一些實施例中，虛設通道結構與通道結構以不同方式形成。
在S670處，形成閘極縫隙（在本發明的其中一些實施例中也稱為縫隙結構）。在本發明的其中一些實施例中，閘極縫隙被蝕刻為堆疊體中的溝槽。在本發明的其中一些實施例中，連接區中的閘極縫隙具有與陣列區中的閘極縫隙相同的間距。
在S680處，形成實際閘極。在本發明的其中一些實施例中，使用閘極縫隙，可以由閘極層替代犧牲層。在本發明的其中一些實施例中，經由閘極縫隙向犧牲層施加蝕刻劑以去除犧牲層。在本發明的其中一些實施例中，犧牲層由氮化矽製成，並且經由閘極縫隙施加熱硫酸(H2 SO4 )以去除犧牲層。此外，經由閘極縫隙，形成通往陣列區中的電晶體的閘極堆疊體。在本發明的其中一些實施例中，閘極堆疊體由高k介電層、膠黏層和金屬層形成。高k介電層可以包括提供較大介電常數的任何適當材料，例如氧化鉿(HfO2 )、氧化鉿矽(HfSiO4 )、氮氧化鉿矽(HfSiON)、氧化鋁(Al2 O3 )、氧化鑭(La2 O3 )、氧化鉭(Ta2 O5 )、氧化釔(Y2 O3 )、氧化鋯(ZrO2 )、氧化鈦酸鍶(SrTiO3 )、氧化鋯矽(ZrSiO4 )、氧化鉿鋯(HfZrO4 )等。膠黏層可以包括例如鈦(Ti)、鉭(Ta)的高熔點金屬以及它們的氮化物，例如，TiN、TaN、W2N、TiSiN、TaSiN等。金屬層包括具有高導電性的金屬，例如，鎢(W)、銅(Cu)等。
在S690處，可以在半導體元件上執行其他製程。例如，閘極最後製程繼續到例如利用間隔體材料（例如，氧化矽）和共用源極材料（例如，鎢）來填充閘極縫隙，以形成縫隙結構。此外，可以形成接觸結構，並且可以形成金屬佈線。
根據本發明內容的一些方面，提供了一種半導體元件，包括沿垂直於所述半導體元件的一基底的表面方向，交替地堆疊多個閘極層和多個絕緣層，以在所述基底上方形成一堆疊體，其中所述堆疊體包含多個閘極層和多個絕緣層，在所述堆疊體的一陣列區中形成的一通道結構的陣列，由所述堆疊體在所述基底上方的一連接區中的一第一區段形成的一第一階梯，由所述堆疊體在所述基底上方的所述連接區中的一第二區段形成的一第二階梯，以及    由所述堆疊體的所述第一區段形成，並且設置在所述連接區中的所述第一階梯和所述第二階梯之間的一虛設階梯。
在本發明的其中一些實施例中，還包括：在所述第一階梯上形成並且連接到所述堆疊體的所述第一區段中的所述閘極層的第一接觸結構，以及  在所述第二階梯上形成並且連接到所述堆疊體的所述第二區段中的所述閘極層的第二接觸結構。
在本發明的其中一些實施例中，其中，所述堆疊體的所述第一區段和所述堆疊體的所述第二區段具有相同數量的閘極層。
在本發明的其中一些實施例中，其中，所述第一階梯由沿一第一方向下降的一第一組階梯台階形成，並且所述第二階梯由沿所述第一方向下降的一第二組階梯台階形成。
在本發明的其中一些實施例中，其中，所述虛設階梯由沿與所述第一方向相反的一第二方向下降的一組階梯台階形成。
在本發明的其中一些實施例中，其中，所述第一階梯和所述第二階梯中的對應組階梯台階具有相同的高度。
在本發明的其中一些實施例中，其中，所述虛設階梯的側壁和所述第二階梯的側壁具有與所述第一階梯的側壁相同的高度。
在本發明的其中一些實施例中，還包括：由所述堆疊體的與所述通道結構中的閘極頂部選擇電晶體相對應的一第三區段形成的一第三階梯。
在本發明的其中一些實施例中，其中，所述第一組階梯台階和所述第二組階梯台階的各個階梯台階是由多個劃分階梯台階形成的。
在本發明的其中一些實施例中，其中，所述多個劃分階梯台階沿垂直於所述第一方向的一第三方向下降。
根據本發明內容的一些方面，提供了一種用於製造半導體元件的方法，包括：沿垂直於所述半導體元件的一基底的表面方向交替地堆疊的多個犧牲閘極層和多個絕緣層，以形成所述基底上方的一堆疊體，其中所述堆疊體包含多個犧牲閘極層和多個絕緣層，對在一連接區中的所述堆疊體的一第一區段中的所述犧牲閘極層和所述絕緣層進行圖案化，以在所述基底上方的所述連接區中的所述堆疊體的所述第一區段中形成一第一階梯、一第二階梯和一虛設階梯，所述虛設階梯設置在所述第一階梯和所述第二階梯之間，以及       去除所述第二階梯的數個所述犧牲閘極層和所述絕緣層，以將所述第二階梯移到所述堆疊體的一第二區段中。
在本發明的其中一些實施例中，還包括一些特徵：在一陣列區中的所述堆疊體中形成一通道結構，利用一閘極層替換所述犧牲閘極層，以及在所述第一階梯上形成一第一接觸結構，並且在所述第二階梯上形成一第二接觸結構，所述第一接觸結構連接到所述堆疊體的所述第一區段中的所述閘極層，並且所述第二接觸結構連接到所述堆疊體的所述第二區段中的所述閘極層。
在本發明的其中一些實施例中，其中，所述堆疊體的所述第一區段和所述堆疊體的所述第二區段具有相同數量的閘極層。
在本發明的其中一些實施例中，其中，對在所述連接區中的所述犧牲閘極層和所述絕緣層圖案化，以形成所述第一階梯、所述第二階梯和所述虛設階梯還包括：將所述連接區中的所述犧牲閘極層和所述絕緣層圖案化，以成為具有沿一第一方向下降的一第一組階梯台階的所述第一階梯，以及形成為具有沿所述第一方向下降的一第二組階梯台階的所述第二階梯。
在本發明的其中一些實施例中，還包括一些特徵：將所述連接區中的所述犧牲閘極層和所述絕緣層圖案化，以成為具有沿與所述第一方向相反的一第二方向下降的一虛設組階梯台階的所述虛設階梯。
在本發明的其中一些實施例中，其中，所述第一階梯和所述第二階梯中的對應組階梯台階具有相同的高度。
在本發明的其中一些實施例中，其中，去除所述第二階梯的所述數個所述犧牲閘極層和所述絕緣層，以將所述第二階梯移到所述堆疊體的所述第二區段中包括：去除與所述第一階梯具有相同的高度的所述數個所述犧牲閘極層和所述絕緣層。
在本發明的其中一些實施例中，還包括：對所述犧牲閘極層和所述絕緣層進行圖案化，以形成與所述通道結構的一頂部選擇電晶體相對應的、在所述堆疊體的一第三區段中的一階梯台階。
在本發明的其中一些實施例中，其中，所述第一組階梯台階和所述第二組階梯台階的各個階梯台階是由多個劃分階梯台階形成的。
在本發明的其中一些實施例中，其中，所述多個劃分階梯台階沿垂直於所述第一方向的一第三方向下降。
前面概述了幾個實施例的特徵，因此本領域的技術人員可以更好地理解本發明內容的各方面。本領域的技術人員應當認識到，他們可以容易地使用本發明內容作為依據，用於設計或修改其他製程和結構，用於執行相同的目的和/或實現本文所介紹實施例的相同優點。本領域的技術人員還應當認識到，這樣的等價構造並不脫離本發明內容的精神和範圍，並且它們可以在本文中做出各種改變、替換和變化而不脫離本發明內容的精神和範圍。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:半導體元件 110:儲存部分 120:儲存平面 130:儲存塊 140:塊部分 211:縫隙結構 212(A):縫隙結構 212(B):縫隙結構 213(A):縫隙結構 213(B):縫隙結構 214:縫隙結構 215:頂部選擇閘極切口 222:虛設通道結構 240:階梯劃分圖案(SDP)部分 240(A):階梯劃分圖案(SDP)部分 240(B):階梯劃分圖案(SDP)部分 240(C):階梯劃分圖案(SDP)部分 240(D):階梯劃分圖案(SDP)部分 241:指狀結構 242:指狀結構 243:指狀結構 245:部分 250:陣列區 251:儲存串 260:連接區 261:頂部選擇閘極(TSG)連接區 262:階梯台階(第一階梯台階) 263:階梯台階(第二階梯台階) 264:接觸結構 265:接觸結構 269:儲存單元閘極(MCG)連接區 270:第一階梯區段 280:虛設階梯區段 290:第二階梯區段 530:絕緣層 540:導電材料 600:製程示例 S601:製程 S610:製程 S620:製程 S630:製程 S640:製程 S650:製程 S660:製程 S670:製程 S680:製程 S690:製程 810:遮罩層 1010:遮罩層 1010(A):第一部分 1010(B):第二部分 D1:劃分階梯台階 D2:劃分階梯台階 D3:劃分階梯台階 D4:劃分階梯台階 D5:劃分階梯台階 D6:劃分階梯台階 G1:組階梯台階 G2:組階梯台階 G3:組階梯台階 G4:組階梯台階 G5:組階梯台階 G6:組階梯台階 G7:組階梯台階 G8:組階梯台階 G9:組階梯台階 M1-M108:儲存單元的順序 M1-M54:第一區段 M55-M108:第二區段 S1:第一區段 S2:第二區段
在閱讀附圖時，從以下具體實施方式可以最好地理解本發明內容的各方面。要指出的是，根據業內標準實踐，各種特徵不是按比例繪製的。實際上，為了論述清晰，可以任意增大或減小各種特徵的尺寸。 圖1示出了根據本發明內容的一些實施例的半導體元件的俯視圖。 圖2示出了根據本發明內容的一些實施例的半導體元件中塊部分的俯視圖。 圖3示出了根據本發明內容的一些實施例的塊部分的截面圖。 圖4示出了根據本發明內容的一些實施例的塊部分中一部分的近距離視圖。 圖5示出了根據本發明內容的一些實施例的部分的截面圖。 圖6示出了概述根據本發明一些實施例，用於製造半導體元件的製程示例的流程圖。 圖7示出了根據本發明一些實施例，在製造期間的半導體元件的塊部分的俯視圖的示例。 圖8示出了根據本發明一些實施例，在製造期間的半導體元件的塊部分的俯視圖的示例。 圖9示出了根據本發明一些實施例，在製造期間的半導體元件的塊部分的俯視圖的示例。 圖10示出了根據本發明一些實施例，在製造期間的半導體元件的塊部分的俯視圖的示例。 圖11示出了根據本發明一些實施例，在製造期間的半導體元件的塊部分的俯視圖的示例。 圖12示出了根據本發明一些實施例，在製造期間的半導體元件的塊部分的截面圖的示例。 圖13示出了根據本發明一些實施例，在製造期間的半導體元件的塊部分的透視圖的示例。 圖14示出了根據本發明一些實施例，在製造期間的半導體元件的塊部分的截面圖的示例。 圖15示出了根據本發明一些實施例，在製造期間的半導體元件的塊部分的透視圖的示例。
140:塊部分
270:第一階梯區段
280:虛設階梯區段
290:第二階梯區段
G1:組階梯台階
G2:組階梯台階
G3:組階梯台階
G4:組階梯台階
G5:組階梯台階
G6:組階梯台階
G7:組階梯台階
G8:組階梯台階
G9:組階梯台階
M1-M108:儲存單元的順序
S1:第一區段
S2:第二區段

Claims (20)

  1. 一種半導體元件，包括： 沿垂直於所述半導體元件的一基底的表面方向，交替地堆疊多個閘極層和多個絕緣層，以在所述基底上方形成一堆疊體，其中所述堆疊體包含多個閘極層和多個絕緣層； 在所述堆疊體的一陣列區中形成的一通道結構的陣列； 由所述堆疊體在所述基底上方的一連接區中的一第一區段形成的一第一階梯； 由所述堆疊體在所述基底上方的所述連接區中的一第二區段形成的一第二階梯；以及 由所述堆疊體的所述第一區段形成，並且設置在所述連接區中的所述第一階梯和所述第二階梯之間的一虛設階梯。
  2. 根據申請專利範圍第1項所述的半導體元件，還包括： 在所述第一階梯上形成並且連接到所述堆疊體的所述第一區段中的所述閘極層的第一接觸結構；以及 在所述第二階梯上形成並且連接到所述堆疊體的所述第二區段中的所述閘極層的第二接觸結構。
  3. 根據申請專利範圍第1項所述的半導體元件，其中，所述堆疊體的所述第一區段和所述堆疊體的所述第二區段具有相同數量的閘極層。
  4. 根據申請專利範圍第1項所述的半導體元件，其中，所述第一階梯由沿一第一方向下降的一第一組階梯台階形成，並且所述第二階梯由沿所述第一方向下降的一第二組階梯台階形成。
  5. 根據申請專利範圍第4項所述的半導體元件，其中，所述虛設階梯由沿與所述第一方向相反的一第二方向下降的一組階梯台階形成。
  6. 根據申請專利範圍第4項所述的半導體元件，其中，所述第一階梯和所述第二階梯中的對應組階梯台階具有相同的高度。
  7. 根據申請專利範圍第4項所述的半導體元件，其中，所述虛設階梯的側壁和所述第二階梯的側壁具有與所述第一階梯的側壁相同的高度。
  8. 根據申請專利範圍第1項所述的半導體元件，還包括： 由所述堆疊體的與所述通道結構中的閘極頂部選擇電晶體相對應的一第三區段形成的一第三階梯。
  9. 根據申請專利範圍第4項所述的半導體元件，其中，所述第一組階梯台階和所述第二組階梯台階的各個階梯台階是由多個劃分階梯台階形成的。
  10. 根據申請專利範圍第9項所述的半導體元件，其中，所述多個劃分階梯台階沿垂直於所述第一方向的一第三方向下降。
  11. 一種用於製造半導體元件的方法，包括： 沿垂直於所述半導體元件的一基底的表面方向交替地堆疊的多個犧牲閘極層和多個絕緣層，以形成所述基底上方的一堆疊體，其中所述堆疊體包含多個犧牲閘極層和多個絕緣層； 對在一連接區中的所述堆疊體的一第一區段中的所述犧牲閘極層和所述絕緣層進行圖案化，以在所述基底上方的所述連接區中的所述堆疊體的所述第一區段中形成一第一階梯、一第二階梯和一虛設階梯，所述虛設階梯設置在所述第一階梯和所述第二階梯之間；以及 去除所述第二階梯的數個所述犧牲閘極層和所述絕緣層，以將所述第二階梯移到所述堆疊體的一第二區段中。
  12. 根據申請專利範圍第11項所述的方法，還包括： 在一陣列區中的所述堆疊體中形成一通道結構； 利用一閘極層替換所述犧牲閘極層；以及 在所述第一階梯上形成一第一接觸結構，並且在所述第二階梯上形成一第二接觸結構，所述第一接觸結構連接到所述堆疊體的所述第一區段中的所述閘極層，並且所述第二接觸結構連接到所述堆疊體的所述第二區段中的所述閘極層。
  13. 根據申請專利範圍第12項所述的方法，其中，所述堆疊體的所述第一區段和所述堆疊體的所述第二區段具有相同數量的閘極層。
  14. 根據申請專利範圍第11項所述的方法，其中，對在所述連接區中的所述犧牲閘極層和所述絕緣層圖案化，以形成所述第一階梯、所述第二階梯和所述虛設階梯還包括： 將所述連接區中的所述犧牲閘極層和所述絕緣層圖案化，以成為具有沿一第一方向下降的一第一組階梯台階的所述第一階梯，以及形成為具有沿所述第一方向下降的一第二組階梯台階的所述第二階梯。
  15. 根據申請專利範圍第14項所述的方法，還包括： 將所述連接區中的所述犧牲閘極層和所述絕緣層圖案化，以成為具有沿與所述第一方向相反的一第二方向下降的一虛設組階梯台階的所述虛設階梯。
  16. 根據申請專利範圍第14項所述的方法，其中，所述第一階梯和所述第二階梯中的對應組階梯台階具有相同的高度。
  17. 根據申請專利範圍第14項所述的方法，其中，去除所述第二階梯的所述數個所述犧牲閘極層和所述絕緣層，以將所述第二階梯移到所述堆疊體的所述第二區段中包括： 去除與所述第一階梯具有相同的高度的所述數個所述犧牲閘極層和所述絕緣層。
  18. 根據申請專利範圍第12項所述的方法，還包括： 對所述犧牲閘極層和所述絕緣層進行圖案化，以形成與所述通道結構的一頂部選擇電晶體相對應的、在所述堆疊體的一第三區段中的一階梯台階。
  19. 根據申請專利範圍第14項所述的方法，其中，所述第一組階梯台階和所述第二組階梯台階的各個階梯台階是由多個劃分階梯台階形成的。
  20. 根據申請專利範圍第19項所述的方法，其中，所述多個劃分階梯台階沿垂直於所述第一方向的一第三方向下降。
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