KR20220002528A - 수직 메모리 디바이스 - Google Patents

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KR20220002528A
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종 장
웬시 조우
질리앙 샤
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

본 발명의 양태는 반도체 디바이스를 제공한다. 반도체 디바이스는 반도체 디바이스의 기판에 수직인 방향을 따라 교대로 적층되어 기판 상에 스택을 형성하는 게이트 층 및 절연 층을 포함한다. 반도체 디바이스는 스택의 어레이 영역에 형성된 채널 구조의 어레이를 포함한다. 또한, 반도체 디바이스는 기판 상의 연결 영역에서의 스택의 제 1 섹션으로 형성된 제 1 스테어케이스, 및 기판 상의 연결 영역에서의 스택의 제 2 섹션으로 형성된 제 2 스테어케이스를 포함한다. 또한, 반도체 디바이스는 스택의 제 1 섹션으로 형성되고 연결 영역에서 제 1 스테어케이스와 제 2 스테어케이스 사이에 배치되는 더미 스테어케이스를 포함한다.

Description

수직 메모리 디바이스
반도체 제조는 더 작은 메모리 셀을 요구하지 않으면서 더 높은 데이터 저장 밀도를 달성하기 위해 3차원(3D) NAND 플래시 메모리 기술 등과 같은 수직 디바이스 기술을 개발하였다. 일부 예에서, 3D NAND 메모리 디바이스는 어레이 영역(코어 영역으로도 지칭됨) 및 스테어케이스 영역(staircase region)을 포함한다. 어레이 영역은 교번하는 게이트 층과 절연 층의 스택을 포함한다. 교번하는 게이트 층과 절연 층의 스택은 어레이 영역에서 수직으로 적층된 메모리 셀을 형성하는 데 사용된다. 스테어케이스 영역은 스테어 스텝(stair-step) 형태의 각각의 게이트 층을 포함하여 각각의 게이트 층에 대한 컨택 형성을 용이하게 한다. 컨택은 적층된 메모리 셀을 제어하기 위한 구동 회로를 각각의 게이트 층에 연결하는 데 사용된다.
본 발명의 양태는 반도체 디바이스를 제공한다. 반도체 디바이스는 반도체 디바이스의 기판에 수직인 방향을 따라 교대로 적층되어 기판 상에 스택(stack)을 형성하는 게이트 층 및 절연 층을 포함한다. 반도체 디바이스는 스택의 어레이 영역에 형성된 채널 구조의 어레이를 포함한다. 또한, 반도체 디바이스는 기판 상의 연결 영역에서 스택의 제 1 섹션으로 형성된 제 1 스테어케이스, 및 기판 상의 연결 영역에서 스택의 제 2 섹션으로 형성된 제 2 스테어케이스를 포함한다. 또한, 반도체 디바이스는 스택의 제 1 섹션으로 형성되고 연결 영역에서 제 1 스테어케이스와 제 2 스테어케이스 사이에 배치되는 더미 스테어케이스를 포함한다.
본 발명의 일부 양태에 따르면, 반도체 디바이스는 제 1 스테어케이스 상에 형성되고 스택의 제 1 섹션에서 게이트 층에 연결된 제 1 컨택 구조를 포함하고, 제 2 스테어케이스 상에 형성되고 스택의 제 2 섹션에서 게이트 층에 연결된 제 2 컨택 구조를 포함한다.
일부 예에서, 스택의 제 1 섹션 및 스택의 제 2 섹션은 동일한 수의 게이트 층을 갖는다.
일부 실시형태에서, 제 1 스테어케이스는 제 1 방향으로 내려가는 제 1 그룹 스테어 스텝으로 형성되고, 제 2 스테어케이스는 제 1 방향으로 내려가는 제 2 그룹 스테어 스텝으로 형성된다.
일부 예에서, 더미 스테어케이스는 제 1 방향과는 반대인 제 2 방향으로 내려가는 그룹 스테어 스텝으로 형성된다.
일부 실시형태에서, 제 1 스테어케이스 및 제 2 스테어케이스에서의 대응하는 그룹 스테어 스텝은 동일한 높이를 갖는다.
예에서, 제 2 스테어케이스에 대한 더미 스테어케이스의 측벽은 제 1 스테어케이스와 같은 높이를 갖는다.
본 발명의 양태에 따르면, 반도체 디바이스는 채널 구조에서 탑 셀렉트 트랜지스터의 게이트에 대응하는 스택의 제 3 섹션으로 형성된 제 3 스테어케이스를 또한 포함한다.
일부 실시형태에서, 제 1 그룹 스테어 스텝 및 제 2 그룹 스테어 스텝의 각각의 스테어 스텝은 다수의 분할 스테어 스텝(multiple division stair steps)으로 형성된다. 다수의 분할 스테어 스텝은 예에서 제 1 방향에 수직인 제 3 방향으로 내려간다.
본 발명의 양태는 반도체 디바이스를 제조하기 위한 방법을 제공한다. 본 방법은 희생 게이트 층 및 절연 층을 반도체 디바이스의 기판에 수직인 방향을 따라 교대로 적층하여 기판 상에 스택을 형성하는 단계, 및 연결 영역 내의 스택의 제 1 섹션에 희생 게이트 층 및 절연 층을 성형하여 기판 상의 연결 영역 내의 스택의 제 1 섹션에 제 1 스테어케이스, 제 2 스테어케이스 및 더미 스테어케이스를 형성하는 단계를 포함한다. 더미 스테어케이스는 제 1 스테어케이스와 제 2 스테어케이스 사이에 배치된다. 또한, 본 방법은 제 2 스테어케이스의 다수의 희생 게이트 층 및 절연 층을 제거하여 제 2 스테어케이스를 스택의 제 2 섹션으로 시프트시키는 단계를 포함한다.
본 발명의 일부 양태에 따르면, 본 방법은 어레이 영역 내의 스택에 채널 구조를 형성하는 단계, 및 희생 게이트 층을 게이트 층으로 대체하는 단계를 더 포함한다. 그 다음, 본 방법은 제 1 스테어케이스 상에 제 1 컨택 구조를 형성하는 단계 및 제 2 스테어케이스 상에 제 2 컨택 구조를 형성하는 단계를 포함한다. 제 1 컨택 구조는 스택의 제 1 섹션에서 게이트 층에 연결되고 제 2 컨택 구조는 스택의 제 2 섹션에서 게이트 층에 연결된다.
본 발명의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 피처가 축척에 맞게 그려지지 않는다는 점에 유의해야 한다. 사실상, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 발명의 일부 실시형태에 따른 반도체 디바이스의 평면도를 도시한다.
도 2는 본 발명의 일부 실시형태에 따른 반도체 디바이스의 블록 부분의 평면도를 도시한다.
도 3은 본 발명의 일부 실시형태에 따른 블록 부분의 단면도를 도시한다.
도 4는 본 발명의 일부 실시형태에 따른 블록 부분의 일부의 확대도를 도시한다.
도 5는 본 발명의 일부 실시형태에 따른 부분의 단면도를 도시한다.
도 6은 본 발명의 일부 실시형태에 따른 반도체 디바이스를 제조하기 위한 프로세스 예에 대한 개략 흐름도를 도시한다.
도 7은 본 발명의 일부 실시형태에 따른 제조 동안의 반도체 디바이스의 블록 부분의 평면도의 예를 도시한다.
도 8은 본 발명의 일부 실시형태에 따른 제조 동안의 반도체 디바이스의 블록 부분의 평면도의 예를 도시한다.
도 9은 본 발명의 일부 실시형태에 따른 제조 동안의 반도체 디바이스의 블록 부분의 평면도의 예를 도시한다.
도 10은 본 발명의 일부 실시형태에 따른 제조 동안의 반도체 디바이스의 블록 부분의 평면도의 예를 도시한다.
도 11은 본 발명의 일부 실시형태에 따른 제조 동안의 반도체 디바이스의 블록 부분의 평면도의 예를 도시한다.
도 12는 본 발명의 일부 실시형태에 따른 제조 동안의 반도체 디바이스의 블록 부분의 단면도의 예를 도시한다.
도 13은 본 발명의 일부 실시형태에 따른 제조 동안의 반도체 디바이스의 블록 부분의 사시도의 예를 도시한다.
도 14는 본 발명의 일부 실시형태에 따른 제조 동안의 반도체 디바이스의 블록 부분의 단면도의 예를 도시한다.
도 15은 본 발명의 일부 실시형태에 따른 제조 동안의 반도체 디바이스의 블록 부분의 사시도의 예를 도시한다.
이하의 개시 내용은 제공된 주제의 상이한 특징을 구현하기 위한 다수의 상이한 실시형태 또는 예를 제공한다. 구성요소 및 배열의 특정 예는 본 발명을 단순화하기 위해 아래에 설명된다. 물론 이는 예시에 불과하며 제한하려는 의도가 아니다. 예를 들어, 다음 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가 피처가 형성될 수 있는 실시형태를 포함할 수 있다. 또한, 본 발명은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것이며 그 자체로 논의된 다양한 실시형태 및/또는 구성 간의 관계를 나타내지 않는다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 또는 작동 중인 디바이스의 상이한 방향을 포함하도록 의도된다. 장치는 그렇지 않으면 (90도 회전되거나 다른 배향으로) 배향될 수 있고 본 명세서에 사용된 공간적으로 상대적인 설명자도 그에 따라 해석될 수 있다.
3차원(3D) 반도체 메모리 디바이스는 메모리 셀의 어레이를 형성하기 위한 어레이 영역(일부 예에서는 코어 영역으로도 지칭됨) 및 메모리 셀에 대한 연결을 형성하기 위한 연결 영역을 포함하는 기판 상에 형성될 수 있다. 예를 들어, 메모리 셀은 수직 메모리 셀 스트링의 어레이로서 어레이 영역에 형성된다. 수직 메모리 셀 스트링은 교번으로 적층된 게이트 층과 절연 층으로 이루어진다. 연결 영역에서, 게이트 층 및 절연 층의 스택은 스테어 스텝으로 패터닝되어 메모리 셀의 게이트 층을 워드 라인에 연결하기 위한 컨택 패드 영역을 제공한다.
일부 예에 따르면, 트림 에칭(trim-etch) 프로세스는 스테어 스텝을 형성하는 데 사용된다. 트림 에칭 프로세스는 마스크 층에 기초하여 트림 단계와 에칭 단계를 반복적으로 수행한다. 트림 단계 동안, 마스크 층이 트리밍되어 교대로 적층된 (희생) 게이트 층과 절연 층의 스택 상의 새로운 스텝 영역을 추가로 노출한다. 에칭 단계 동안, 스택은 마스크 층에 기초하여 에칭되어 새로운 스텝을 생성한다. 일부 예에서, 트림 에칭 프로세스는 반응성 이온 에칭을 사용하여 수행되고 상대적으로 낮은 시간당 웨이퍼(Wafer Per Hour, WPH)와 같이 상대적으로 낮은 생산성을 가지며, 트림 에칭 프로세스는 3D 메모리 디바이스 제조 동안에 고비용 프로세스일 수 있다. 또한, 스테어 스텝의 개수가 상대적으로 많은 경우, 하부 스테어 스텝을 에칭하기 위해서는 상부 스테어 스텝과 하부 스테어 스텝은 상대적으로 큰 높이 차이를 갖는다. 높이 차이가 크기 때문에, 더 두꺼운 포토레지스트 층과 같은 더 두꺼운 마스크 층이 하부 스테어 스텝을 위한 트림 에칭 프로세스에 필요하며 더 두꺼운 마스크 층의 요구는 예를 들어 리소그래피 프로세스에서 어려움을 유발할 수 있다.
일반적으로, 스테어 스텝은 트레드(tread)와 라이저(riser)로 구성된다. 예에서, 트레드는 하부 라이저의 최상부 에지와 상부 라이저의 최하부 에지 사이에 수평으로 배치되는 부분이고, 라이저는 하부 트레드의 내부 에지와 상부 트레드의 외부 에지 사이에 수평으로 배치되는 부분이다. 트레드는 하나 이상의 컨택 구조가 착지하기 위한 컨택 패드로 구성될 수 있는 부분이다. 라이저는 교번으로 배치된 (희생) 게이트 층 및 절연 층과 같은 층의 스택의 측벽이다. 일부 예에서, 스테어 스텝은 트레드와 트레드의 하부 라이저로 구성된다. 스테어 스텝은 트레드의 깊이와 너비 및 하부 라이저의 높이로 측정된다. 트레드의 깊이는 트레드의 외부 에지에서 내부 에지까지의 거리이다. 트레드의 너비는 트레드의 한쪽에서 다른 쪽까지의 거리이다. 라이저의 높이는 하부 트레드와 현재 트레드 사이의 측벽의 수직 거리이다. 본 발명에서, 라이저의 높이는 층 쌍의 관점에서 측정될 수 있다. 예를 들어, 층 쌍은 (희생) 게이트 층과 절연 층의 두께 합이다. 일부 예에서, 스테어 스텝이 4개의 층 쌍, 5개의 층 쌍, 6개의 층 쌍과 같은 다수의 층 쌍의 높이를 가질 때, 스테어 스텝은 그룹 스테어 스텝이라고 하며; 스테어 스텝의 높이가 하나의 층 쌍일 때, 스테어 스텝은 분할 스테어 스텝이라고 한다.
본 발명의 일부 양태에 따르면, 교번으로 배치된 게이트 층 및 절연 층의 스택은 섹션으로 분할될 수 있다. 스택의 각 섹션은 그룹으로 추가로 분할된다. 그 다음 각 그룹은 구획(division)으로 분할된다. 각 구획에는 층 쌍이 포함된다. 일부 실시형태에서, 상이한 섹션에 대한 스테어 스텝은 (예를 들어, 동일한 트림 에칭 사이클에서) 동시에 형성될 수 있고, 그 다음 촙 프로세스(chop process)는 층을 제거하고 상이한 섹션의 스테어 스텝을 적절한 섹션 층으로 시프트시키는 데 사용된다. 따라서, 트림-에칭 사이클의 총 수가 감소될 수 있다. 예를 들어, 2개의 섹션이 사용되는 경우, 트림 에칭 사이클의 총 수는 절반으로 감소될 수 있고, 예를 들어 트림 에칭 프로세스에서의 상부 스테어 스텝와 하부 스테어 스텝의 높이 차이는 절반으로 감소될 수 있다. 다른 예에서, 3개의 섹션이 사용되는 경우, 트림 에칭 사이클의 총 수는 2/3만큼 감소될 수 있고, 트림 에칭 프로세스에서의 상부 스테어 스텝과 하부 스테어 스텝의 높이 차이는 2/3만큼 감소될 수 있다. 트림 에칭 프로세스에서의 상부 스테어 스텝과 하부 스테어 스텝의 높이 차이가 감소되기 때문에, 트림 에칭 프로세스가 용이하게 수행될 수 있다. 트림 에칭 사이클의 총 수가 감소되기 때문에, 프로세싱 효율성이 향상된다.
도 1은 본 발명의 일부 실시형태에 따른 반도체 디바이스(100)의 평면도를 도시한다. 반도체 디바이스(100)는 3차원(3D) 메모리 셀로 이루어진 메모리 부분(110)을 포함한다. 메모리 부분(110)은 하나 이상의 메모리 플레인(120)을 포함할 수 있고, 메모리 플레인(120) 각각은 복수의 메모리 블록(130)을 포함할 수 있다. 일부 예에서, 메모리 플레인(120)에서 동시 동작이 일어날 수 있다. 일부 실시형태에서, 메모리 블록(130) 각각은 소거 동작을 수행하는 최소 유닛이다. 도 1의 예에서, 메모리 부분(110)은 4개의 메모리 플레인(120)을 포함하고 메모리 플레인(120) 각각은 6개의 메모리 블록(130)을 포함한다. 메모리 블록(103) 각각은 복수의 메모리 셀을 포함할 수 있고, 각각의 메모리 셀은 비트 라인 및 워드 라인과 같은 상호 연결을 통해 어드레싱될 수 있다. 일부 예에서, 비트 라인 및 워드 라인은 수직으로 배치되어, 금속 라인의 어레이를 형성할 수 있다. 예를 들어, 워드 라인은 X 방향으로 연장되고 비트 라인은 Y 방향으로 연장된다.
또한, 메모리 블록(130) 각각은 스테어 분할 패턴에 따라 블록 부분(140)으로 분할될 수 있다. 블록 부분(140)은 동일하거나 동등한 스테어 분할 패턴을 갖는다. 블록 부분(140)의 세부 사항은 도 2 내지 도 5를 참조하여 설명될 것이다.
반도체 디바이스(100)는 임의의 적절한 디바이스, 예를 들어 메모리 회로, 반도체 칩 상에 형성된 메모리 회로를 갖는 반도체 칩(또는 다이), 반도체 웨이퍼 상에 형성된 다수의 반도체 다이를 갖는 반도체 웨이퍼, 반도체 칩의 스택, 패키지 기판 상에 어셈블리된 하나 이상의 반도체 칩을 포함하는 반도체 패키지 등일 수 있다.
또한, 반도체 디바이스(100)는 동일한 기판 또는 다른 적절한 기판 상에 형성되고 메모리 부분(110)에 적절히 결합된 논리 회로, 전력 회로 등과 같은 다른 적절한 회로(도시되지 않음)를 포함할 수 있다. 일반적으로, 메모리 부분(110)은 메모리 셀 및 주변 회로(예를 들어, 어드레스 디코더, 구동 회로, 감지 증폭기 등)를 포함한다.
도 2는 본 발명의 일부 실시형태에 따른 블록 부분(140)의 평면도를 도시하고, 도 3은 라인 A-A'에서의 블록 부분(140)의 단면도를 도시하고, 도 4는 블록 부분(140)에서의 부분(245)의 세부적인 평면도를 도시하고, 도 5는 선 B-B'에서의 부분(245)의 단면도를 도시한다. 일부 예에서, 도 2 및 도 4의 평면도는 XY 평면의 도면이고, 도 3의 단면도는 XZ 평면의 도면이고, 도 5의 단면도는 YZ 평면의 도면이다.
도 2 및 도 3의 예에서, 블록 부분(140)은 스테어 분할을 위한 동일한 패턴 또는 미러링된 패턴을 갖는 부분(240(A)-240(D))을 포함하고, 부분(240(A)-240(D))은 스테어 분할 패턴(Stair Division Pattern, SDP) 부분(240(A)-(D))으로 지칭된다. 각 SDP 부분(240)은 어레이 영역(250) 및 연결 영역(260)을 포함한다. 어레이 영역(250)은 메모리 스트링(251)의 어레이(도 4에 도시됨)를 포함하고, 각각의 메모리 스트링(251)은 하나 이상의 탑 셀렉트 트랜지스터 및 하나 이상의 바텀 셀렉트 트랜지스터와 직렬로 연결된 복수의 적층형 메모리 셀을 포함한다. 연결 영역(260)은 탑 셀렉트 게이트(Top Select Gate, TSG) 연결 영역(261), 메모리 셀 게이트(Memory Cell Gate, MCG) 연결 영역(269)을 포함한다. TSG 연결 영역(261)은 탑 셀렉트 트랜지스터의 게이트에 금속 와이어를 연결하여 탑 셀렉트 트랜지스터를 제어하기 위한 스테어케이스 구조 및 컨택 구조를 포함한다. MCG 연결 영역(269)은 워드 라인을 메모리 셀의 게이트에 연결하기 위한 스테어케이스 구조 및 컨택 구조를 포함한다.
연결 영역(260)은 바텀 셀렉트 트랜지스터의 게이트에 금속 와이어를 연결하여 바텀 셀렉트 트랜지스터를 제어하기 위한 스테어케이스 구조 및 컨택 구조를 포함하는 바텀 셀렉트 게이트(Bottom Select Gate, BSG) 연결 영역(도시되지 않음)을 포함할 수 있음에 유의한다.
본 발명의 일부 양태에 따르면, MCG 연결 영역(269)은 3-레벨 스테어케이스 아키텍처와 같은 멀티-레벨 스테어케이스 아키텍처에 따라 구성된다. 도 2 내지 도 5의 예에 도시된 바와 같이, 각각의 메모리 스트링(251)은 108개의 메모리 셀을 포함하고, 3-레벨 스테어케이스 아키텍처는 워드 라인과 각 메모리 스트링의 108개 메모리 셀의 게이트를 연결하는 데 사용될 수 있다. 예를 들어, 메모리 스트링(251)의 108개의 메모리 셀은 연속적인 순서로 M1-M108로 지칭되며, M1은 탑 셀렉트 트랜지스터 다음의 제 1 메모리 셀이고 M108은 시퀀스의 마지막 메모리 셀이다. 108개의 메모리 셀은 M1-M54의 제 1 섹션과 M55-M108의 제 2 섹션과 같은 2개의 섹션으로 분할된다. 각각의 섹션에서의 메모리 셀은 9개의 그룹으로 그룹화되고 각각의 그룹은 6개의 연속적인 메모리 셀을 포함한다.
일부 실시형태에서, 어레이에서의 메모리 셀의 스트링은 교번으로 배치된 게이트 층과 절연 층의 스택으로 형성된다는 점에 유의한다. 게이트 층은 탑 셀렉트 트랜지스터, (스트링에서의 M1-M108와 같은) 메모리 셀 및 바텀 셀렉트 트랜지스터(들)의 게이트를 형성한다. 일부 맥락에서, M1-M108은 대응하는 메모리 셀에 대한 게이트 층(때로는 희생 게이트 층)을 지칭하는 데 사용된다.
구체적으로, 일부 실시형태에서, 3-레벨 스테어케이스 아키텍처는 섹션 레벨, 그룹 레벨 및 분할 레벨을 포함한다. 섹션 레벨에서, 도 2 내지 도 5의 예에서, 3-레벨 스테어케이스 구조는 M1-M54의 제 1 섹션(S1)에 연결하기 위한 제 1 스테어케이스 섹션(270)을 포함하고, M55-M108의 제 2 섹션(S2)에 연결하기 위한 제 2 스테어케이스 섹션(290)을 포함한다. 그룹 레벨에서, 각각의 스테어케이스 섹션은 9개의 그룹 스테어 스텝(G1-G9)을 포함하고, 각각의 그룹 스테어 스텝은 6개의 층 쌍의 높이를 갖는다. 분할 레벨에서, 각각의 그룹 스테어 스텝은 6개의 분할 스테어 스텝(D1-D6)을 포함하고, 각각의 분할 스테어 스텝은 하나의 층 쌍의 높이를 갖는다. 일부 예에서, 각각의 스테어케이스 섹션에서의 그룹 스테어 스텝(G1-G9)은 X 방향(또는 -X 방향)과 같은 제 1 방향으로 상승/하강한다. 또한, 일부 예에서, 분할 스테어 스텝(D1-D6)은 제 1 방향에 수직인 Y 방향(또는 -Y 방향)과 같은 제 2 방향으로 상승/하강한다.
또한, 도 2 내지 도 5의 예에서, MCG 연결 영역(269)은 제 1 스테어케이스 섹션(270)과 제 2 스테어케이스 섹션(290) 사이에 배치된 더미 스테어케이스 섹션(280)을 포함한다.
일부 실시형태에서, 제 1 스테어케이스 섹션(270), 제 2 스테어케이스 섹션(290) 및 더미 스테어케이스(280)는 동일한 트림 에칭 프로세스에 의해 형성되며, 따라서 제 1 및 제 2 스테어케이스 섹션(270 및 290) 및 더미 스테어케이스(280)는 유사한 그룹 스테어 스텝이다. 예를 들어, 섹션 스테어케이스(270, 290)와 더미 스테어케이스(280)는 동일한 수의 그룹 스테어 스텝을 가지며, 해당 그룹 스테어 스텝은 동일한 그룹 스테어 스텝 높이와 동일한 그룹 스테어 스텝 깊이를 갖는다. 제 1 및 제 2 스테어케이스 섹션(270, 290)은 동일한 스텝 하향 방향을 가지며, 더미 스테어케이스(280)의 스텝 하향 방향은 제 1 및 제 2 스테어케이스 섹션(270, 290)의 스텝 하향 방향과는 반대 방향이다.
본 발명의 일부 양태에 따르면, 제 2 스테어케이스 섹션(290)을 아래로(예를 들어, -Z 방향으로) 적절한 층으로 시프트시키기 위해 촙 프로세스가 사용된다. 도 2 내지 도 5의 예에서, 제 1 스테어케이스 섹션(270) 및 더미 스테어케이스 섹션(280)은 메모리 셀(M1-M54)에 대한 층에 형성된 스테어 스텝으로 배치되고, 제 2 스테어케이스 섹션(290)은 메모리 셀(M55-M108)에 대한 층에 형성된 스테어 스텝으로 배치된다.
도 2 내지 도 5의 예에서, 3-레벨 스테어케이스 구조는 2개의 스테어케이스 섹션을 포함하지만, 3-레벨 스테어케이스 구조 내의 스테어케이스 섹션의 수는 제한되지 않아야 하며 3, 4, 5 등과 같은 임의의 적절한 수일 수 있다. 도 2 내지 도 5의 예에서, 각각의 스테어케이스 섹션은 9개의 그룹 스테어 스텝을 포함하지만, 스테어케이스 섹션의 그룹 스테어 스텝의 수는 제한되어서는 안되며 6, 7, 8, 10 등과 같은 임의의 적절한 수일 수 있다는 것에 유의한다. 도 2 내지 도 5의 예에서, 각각의 그룹 스테어 스텝은 9개의 분할 스테어 스텝을 포함하지만, 그룹 스테어 스텝 내의 분할 스테어 스텝의 수는 제한되어서는 안되며 2, 3, 4, 5, 7 등과 같이 임의의 적절한 수일 수 있다는 것에 유의한다.
일부 실시형태에서, 게이트-라스트(gate-last) 제조 기술이 사용되며, 따라서, 희생 게이트 층의 제거 및 실제 게이트의 형성을 돕기 위해 슬릿 구조가 형성된다. 도 2 내지 도 5의 예에서, 슬릿 구조(211, 212(A), 212(B), 213(A), 213(B), 214)는 도 4에 도시된 바와 같이 SDP 부분(240(C))에 형성된다. 슬릿 구조(211, 212(A), 212(B), 213(A), 213(B), 214)는 X 방향으로 연장되며 서로 평행하다. 슬릿 구조(211 및 214)는 일 예에서 이웃하는 SDP 부분(240(B) 및 240(D))으로부터 SDP 부분(240(C))을 분리한다. 슬릿 구조(212(A) 및 213(A))는 어레이 영역(250)에 배치되고 SDP 부분(240(C)) 내의 메모리 셀 스트링 어레이를 3개의 핑거 구조(241, 242 및 243)로 분할할 수 있다. 슬릿 구조(212(B), 213(B))는 연결 영역(260)에 배치되고 연결 영역(260)을 다수의 부분으로 분할할 수 있다.
일 예에서, 슬릿 구조(211, 214)는 예를 들어 이웃하는 SDP 부분(240(B), 240(D))으로부터 SDP 부분(240(C))의 게이트 층을 전기적으로 절연하기 위해 절연 층으로 채워진 연속적인 슬릿 구조이다.
일부 예에서, 연결 영역(260)에서의 슬릿 구조의 수는 어레이 영역(250)에서의 슬릿 구조의 수와 동일하다. 도 2 내지 도 5의 예에서, 슬릿 구조(212(B) 및 213(B))는 슬릿 구조(212(A) 및 213(A))와 정렬된다. 그러나, 슬릿 구조(212(B), 213(B))는 슬릿 구조(212(A), 213(A))로부터 분리되어 슬릿 구조(212(A), 213(A))의 연속적인 부분이 아니므로, 3개의 핑거(241-243)에서의 게이트 층이 연결된다.
다른 예에서, 슬릿 구조(212(B) 및 213(B))는 슬릿 구조(212(A) 및 213(A))와 정렬되지 않음에 유의한다. 다른 예에서, 연결 영역(260)의 슬릿 구조의 수는 어레이 영역(250)의 슬릿 구조의 수와 동일하지 않다.
일부 실시형태에서, 적어도 일부 슬릿 구조는 어레이 영역(250)에서 메모리 스트링(251)의 어레이에 대한 공통 소스 컨택으로서 기능할 수 있다.
도 2 내지 도 5의 예에서, 그리고 도 4에 도시된 바와 같이, 탑 셀렉트 게이트 커트(215)는 메모리 핑거의 탑 셀렉트 게이트(Top Select Gate, TSG) 층을 2개의 부분으로 분할하기 위해 각각의 핑거 부분의 중간에 배치될 수 있으며, 이에 의해 메모리 핑거 부분을 2개의 개별적으로 프로그래밍 가능한(읽기/쓰기) 페이지로 분할할 수 있다. 3D NAND 메모리의 소거 동작은 메모리 블록 레벨에서 수행될 수 있지만, 읽기 및 쓰기 동작은 메모리 페이지 레벨에서 수행될 수 있다. 일부 실시형태에서, 더미 채널 구조(222)는 제조 동안의 프로세스 변동 제어 및/또는 추가적인 기계적 지지를 위해 적절한 장소에 배치될 수 있다.
일부 예에서, 탑 셀렉트 게이트 커트(215)는 메모리 셀 게이트 층 및 바텀 셀렉트 게이트 층을 커트하지 않는다는 점에 유의한다.
TSG 연결 영역(261)에는 스테어 구조가 형성된다. 스테어 구조는 탑 셀렉트 트랜지스터의 게이트 층의 일부를 노출시키기 위한 다수의 스테어 스텝을 가지며, 노출된 부분은 컨택 패드로서 구성될 수 있다. 그 다음, 금속 와이어를 탑 셀렉트 트랜지스터의 게이트에 연결하여 탑 셀렉트 트랜지스터를 제어하기 위한 컨택 패드 상에 컨택 구조가 형성될 수 있다. 도 2 내지 도 5의 예에서, 그리고 도 4에 도시된 바와 같이, TSG 연결 영역(261)에서의 스테어 구조는 2개의 스테어 스텝(262, 263)을 갖는다. 예에서, 2개의 스테어 스텝(262, 263) 각각은 하나의 층 쌍의 높이를 갖는다. 도 2 내지 도 5 예에서, 점선은 트레드의 에지를 나타낸다. 예에서, 메모리 스트링은 제 1 게이트 셀렉트 트랜지스터 및 제 2 게이트 셀렉트 트랜지스터를 포함한다. 제 1 게이트 셀렉트 트랜지스터의 게이트는 제 1 스테어 스텝(262) 상에서 컨택 구조(264)와 연결되고, 제 2 게이트 셀렉트 트랜지스터의 게이트는 제 2 스테어 스텝(263) 상에서 컨택 구조(265)와 연결된다.
제 1 스테어케이스 섹션(270)의 세부 사항은 도 4에 도시되어 있다. 제 1 스테어케이스 섹션(270)은 컨택 패드로서 각각의 메모리 스트링(251) 내의 메모리 셀(M1-M54)에 게이트 층의 일부를 노출시키고, 컨택 구조가 컨택 패드 상에 형성되어 각각의 메모리 스트링(251) 내의 메모리 셀(M1-M54)의 게이트 층을 워드 라인에 연결할 수 있다.
예를 들어, 그룹 스테어 스텝(G9)의 영역에서의 분할 스테어 스텝(D6)의 트레드는 M1에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G9) 영역 내의 분할 스테어 스텝(D5)의 트레드는 M2에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G9) 영역 내의 분할 스테어 스텝(D4)의 트레드는 M3에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G9) 영역 내의 분할 스테어 스텝(D3)의 트레드는 M4에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G9) 영역 내의 분할 스테어 스텝(D2)의 트레드는 M5에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G9) 영역 내의 분할 스테어 스텝(D1)의 트레드는 M6에 대한 컨택 패드를 제공한다.
유사하게, 그룹 스테어 스텝(G8) 영역 내의 분할 스테어 스텝(D6)의 트레드는 M7에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G8) 영역 내의 분할 스테어 스텝(D5)의 트레드는 M8에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G8) 영역 내의 분할 스테어 스텝(D4)의 트레드는 M9에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G8) 영역 내의 분할 스테어 스텝(D3)의 트레드는 M10에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G8) 영역 내의 분할 스테어 스텝(D2)의 트레드는 M11에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G8) 영역 내의 분할 스테어 스텝(D1)의 트레드는 M12에 대한 컨택 패드를 제공한다.
유사하게, 그룹 스테어 스텝(G7) 영역 내의 분할 스테어 스텝(D6)의 트레드는 M13에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G7) 영역 내의 분할 스테어 스텝(D5)의 트레드는 M14에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G7) 영역 내의 분할 스테어 스텝(D4)의 트레드는 M15에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G7) 영역 내의 분할 스테어 스텝(D3)의 트레드는 M16에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G7) 영역 내의 분할 스테어 스텝(D2)의 트레드는 M17에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G7) 영역 내의 분할 스테어 스텝(D1)의 트레드는 M18에 대한 컨택 패드를 제공한다.
유사하게, 그룹 스테어 스텝(G6) 영역 내의 분할 스테어 스텝(D6)의 트레드는 M19에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G6) 영역 내의 분할 스테어 스텝(D5)의 트레드는 M20에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G6) 영역 내의 분할 스테어 스텝(D4)의 트레드는 M21에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G6) 영역 내의 분할 스테어 스텝(D3)의 트레드는 M22에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G6) 영역 내의 분할 스테어 스텝(D2)의 트레드는 M23에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G6) 영역 내의 분할 스테어 스텝(D1)의 트레드는 M24에 대한 컨택 패드를 제공한다.
유사하게, 그룹 스테어 스텝(G5) 영역 내의 분할 스테어 스텝(D6)의 트레드는 M25에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G5) 영역 내의 분할 스테어 스텝(D5)의 트레드는 M26에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G5) 영역 내의 분할 스테어 스텝(D4)의 트레드는 M27에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G5) 영역 내의 분할 스테어 스텝(D3)의 트레드는 M28에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G5) 영역 내의 분할 스테어 스텝(D2)의 트레드는 M29에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G5) 영역 내의 분할 스테어 스텝(D1)의 트레드는 M30에 대한 컨택 패드를 제공한다.
유사하게, 그룹 스테어 스텝(G4) 영역 내의 분할 스테어 스텝(D6)의 트레드는 M31에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G4) 영역 내의 분할 스테어 스텝(D5)의 트레드는 M32에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G4) 영역 내의 분할 스테어 스텝(D4)의 트레드는 M33에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G4) 영역 내의 분할 스테어 스텝(D3)의 트레드는 M34에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G4) 영역 내의 분할 스테어 스텝(D2)의 트레드는 M35에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G4) 영역 내의 분할 스테어 스텝(D1)의 트레드는 M36에 대한 컨택 패드를 제공한다.
유사하게, 그룹 스테어 스텝(G3) 영역 내의 분할 스테어 스텝(D6)의 트레드는 M37에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G3) 영역 내의 분할 스테어 스텝(D5)의 트레드는 M38에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G3) 영역 내의 분할 스테어 스텝(D4)의 트레드는 M39에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G3) 영역 내의 분할 스테어 스텝(D3)의 트레드는 M40에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G3) 영역 내의 분할 스테어 스텝(D2)의 트레드는 M41에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G3) 영역 내의 분할 스테어 스텝(D1)의 트레드는 M42에 대한 컨택 패드를 제공한다.
유사하게, 그룹 스테어 스텝(G2) 영역 내의 분할 스테어 스텝(D6)의 트레드는 M43에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G2) 영역 내의 분할 스테어 스텝(D5)의 트레드는 M44에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G2) 영역 내의 분할 스테어 스텝(D4)의 트레드는 M45에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G2) 영역 내의 분할 스테어 스텝(D3)의 트레드는 M46에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G2) 영역 내의 분할 스테어 스텝(D2)의 트레드는 M47에 대한 컨택 패드를 제공한다. 그룹 스테어 스텝(G2) 영역 내의 분할 스테어 스텝(D1)의 트레드는 M48에 대한 컨택 패드를 제공한다.
유사하게, 그룹 스테어 스텝(G1) 영역 내의 분할 스테어 스텝(D6)의 트레드는 M49에 대한 컨택 패드를 제공하고, 컨택 구조(C1)(도 5에 도시됨)가 컨택 패드 상에 형성된다. 그룹 스테어 스텝(G1) 영역 내의 분할 스테어 스텝(D5)의 트레드는 M50에 대한 컨택 패드를 제공하고 컨택 구조(C2)(도 5에 도시됨)가 컨택 패드 상에 형성된다. 그룹 스테어 스텝(G1) 영역 내의 분할 스테어 스텝(D4)의 트레드는 M51에 대한 컨택 패드를 제공하고 컨택 구조(C3)(도 5에 도시됨)가 컨택 패드 상에 형성된다. 그룹 스테어 스텝(G1) 영역 내의 분할 스테어 스텝(D3)의 트레드는 M52에 대한 컨택 패드를 제공하고 컨택 구조(C4)(도 5에 도시됨)가 컨택 패드 상에 형성된다. 그룹 스테어 스텝(G1)의 영역 내의 분할 스테어 스텝(D2)의 트레드는 M53에 대한 컨택 패드를 제공하고 컨택 구조(C5)(도 5에 도시됨)가 컨택 패드 상에 형성된다. 그룹 스테어 스텝(G1) 영역 내의 분할 스테어 스텝(D1)의 트레드는 M54에 대한 컨택 패드를 제공하고 컨택 구조(C6)(도 5에 도시됨)가 컨택 패드 상에 형성된다.
일부 예에서, 도 5의 슬릿 구조(211, 212(B), 213(B) 및 214)에 의해 도시된 것과 같은 슬릿 구조는 절연 층(530) 및 전도성 물질(540)로 채워진다는 점에 유의한다. 절연 층(530)은 전도성 물질(540)과 게이트 층을 절연시킨다. 전도성 물질(540)은 공통 소스 컨택을 형성하는 데 사용될 수 있다.
도 6은 본 발명의 일부 실시형태에 따른 반도체 디바이스(100)와 같은 반도체 디바이스를 제조하기 위한 프로세스 예(600)의 개략적인 흐름도를 도시한다. 프로세스는 S601에서 시작하여 S610으로 진행한다.
S610에서, 희생 게이트 층과 절연 층을 기판 상에 교대로 적층하여 초기 스택을 형성한다. 기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, 및/또는 실리콘 온 절연체(silicon-on-insulator, SOI) 기판과 같은 임의의 적합한 기판일 수 있다. 이 기판은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. IV족 반도체는 Si, Ge 또는 SiGe를 포함할 수 있다. 기판은 벌크 웨이퍼 또는 에피택셜 층일 수 있다. 일부 예에서, 절연 층은 실리콘 이산화물 등과 같은 절연 물질(들)로 이루어지고, 희생 층은 실리콘 질화물로 이루어진다.
S620에서, 탑 셀렉트 트랜지스터의 게이트에 대한 스테어 스텝이 형성된다. 탑 셀렉트 트랜지스터의 게이트에 대한 스테어 스텝은 임의의 적절한 프로세스에 의해 형성될 수 있다. 예에서, 탑 셀렉트 트랜지스터의 게이트에 대한 스테어 스텝은 마스크 층을 사용하여 반복적인 에칭-트림 프로세스를 적용함으로써 형성될 수 있다. 반복적인 에칭 트림 프로세스에 대한 구체적인 내용은 S630을 참조하여 후술한다.
도 7은 탑 셀렉트 트랜지스터의 게이트에 대한 스테어 스텝의 형성 후의 반도체 디바이스(100)의 블록 부분(140)의 평면도의 예를 도시한다. 도 7에 도시된 바와 같이, TSG 연결 영역(261)에는 스테어 스텝이 형성된다.
다시 도 6을 참조하면, S630 단계에서, 연결 영역에 스테어 분할 패턴의 분할 스테어 스텝이 형성된다. 일부 예에서, 마스크 층이 사용되고 트리밍 프로세스가 마스크 층에 적용되어 분할 스테어 스텝을 형성하기 위한 에칭 마스크를 형성한다.
도 8은 마스크 층(810)에 의해 커버되는 SDP 부분(240(A)-(D))을 갖는 반도체 디바이스(100)의 블록 부분(140)의 평면도의 예를 도시한다. 마스크 층(810)은 SDP 부분(240(A)-(D))에서 분할 스테어 스텝을 형성하는 데 사용된다. SDP 부분(240(A)-(D))은 동일한 SDP 또는 미러링된 SDP를 갖는다. 마스크 층(810)은 어레이 영역(250), 및 어레이 영역(250) 및 TSG 연결 영역(261)에 인접한 연결 영역(260)의 일부를 덮는다. 일부 실시형태에서, 마스크 층(810)은 포토레지스트 또는 카본 기반 폴리머 물질을 포함할 수 있고, 리소그래피와 같은 패터닝 프로세스를 사용하여 형성될 수 있다. 일부 실시형태에서, 마스크 층(810)은 또한 실리콘 산화물, 실리콘 질화물, TEOS, 실리콘-함유 반사 방지 코팅(SiARC), 비정질 실리콘, 또는 다결정 실리콘과 같은 하드 마스크를 포함할 수 있다. 하드 마스크는 O2 또는 CF4 화학물을 사용하는 반응성 이온 에칭(Reactive-Ion-Etching, RIE)과 같은 에칭 프로세스를 사용하여 패턴화될 수 있다. 또한, 마스크 층(810)은 포토레지스트 및 하드 마스크의 임의의 조합을 포함할 수 있다.
일부 실시형태에서, 분할 스테어 스텝은 마스크 층(810)을 사용하여 반복적인 에칭-트림 프로세스를 적용함으로써 형성될 수 있다. 반복적인 에칭-트림 프로세스는 에칭 프로세스와 트리밍 프로세스의 다수의 사이클을 포함한다. 에칭 프로세스 동안, 노출된 표면을 갖는 초기 스택의 일부가 제거될 수 있다. 예에서, 에칭 깊이는 희생 게이트 층 및 절연 층의 두께인 층 쌍과 동일하다. 예에서, 절연 층에 대한 에칭 프로세스는 희생 층에 대해 높은 선택성을 가질 수 있고 및/또는 그 반대일 수 있다.
일부 실시형태에서, 스택의 에칭은 반응성 이온 에칭(Reactive-Ion-Etching, RIE) 또는 다른 건식 에칭 프로세스와 같은 이방성 에칭에 의해 수행된다. 일부 실시형태에서, 절연 층은 실리콘 산화물이다. 이 예에서, 실리콘 산화물의 에칭은 탄소-불소(CF4), 헥사플루오로에탄(C2F6), CHF3, 또는 C3F6과 같은 불소계 가스 및/또는 임의의 다른 적절한 가스를 사용하는 RIE를 포함할 수 있다. 일부 실시형태에서, 실리콘 산화물 층은 플루오르화수소산 또는 플루오르화수소산과 에틸렌 글리콜의 혼합물과 같은 습식 화학물에 의해 제거될 수 있다. 일부 실시형태에서, 시한 에칭 접근법이 사용될 수 있다. 일부 실시형태에서, 희생 층은 실리콘 질화물이다. 이 예에서, 실리콘 질화물의 에칭은 O2, N2, CF4, NF3, Cl2, HBr, BCl3, 및/또는 이들의 조합을 사용하는 RIE를 포함할 수 있다. 단일 층 스택을 제거하기 위한 방법 및 에칭제는 본 발명의 실시형태에 의해 제한되어서는 안된다.
트리밍 프로세스는 마스크 층(810)이 에지로부터 xy 평면에서 측방향으로 당겨질 수 있도록(예를 들어, 안쪽으로 수축될 수 있도록) 마스크 층(810) 상에 적절한 에칭 프로세스(예를 들어, 등방성 건식 에칭 또는 습식 에칭)를 적용하는 것을 포함한다. 일부 실시형태에서, 트리밍 프로세스는 O2, Ar, N2 등을 사용하는 RIE와 같은 건식 에칭을 포함할 수 있다. 일부 실시형태에서, 마스크 층(810)의 풀백(pull-back) 거리는 분할 스테어 스텝의 깊이에 대응한다.
마스크 층(810)을 트리밍한 후, 구획에 대응하는 초기 스택의 최상부 레벨의 하나의 부분이 노출되고 초기 스택의 최상부 레벨의 다른 부분이 마스크 층(810)에 의해 덮인 채로 남아 있다. 에칭 트림 프로세스의 다음 사이클은 에칭 프로세스와 함께 재개된다.
일부 실시형태에서, 초기 스택의 최상부 레벨은 절연 층에 의해 덮일 수 있다. 일부 실시형태에서, 초기 스택의 최상부 레벨은 다른 유전체 물질에 의해 추가로 덮일 수 있다. 절연 층 및/또는 다른 유전체 물질을 제거하는 프로세스 단계가 각각의 에칭 트림 사이클의 에칭 프로세스에 추가되어 분할 스테어 스텝을 형성할 수 있다.
분할 스테어 스텝을 형성한 후, 마스크 층(810)이 제거될 수 있다. 마스크 층(810)은 O2 또는 CF4 플라즈마를 사용한 건식 에칭, 또는 레지스트/폴리머 스트리퍼, 예를 들어 용매 기반 화학물을 사용한 습식 에칭과 같은 기술을 사용하여 제거될 수 있다.
도 9는 마스크 층(810)이 제거된 후의 반도체 디바이스(100) 내의 블록 부분(140)의 평면도의 예를 도시한다. 도 9에 도시된 바와 같이, 분할 스테어 스텝(D1-D6)가 형성된다.
다시 도 6을 참조하면, S640에서, 연결 영역에서의 제 1 스테어케이스 섹션(270), 제 2 스테어케이스 섹션(290) 등과 같은 다수의 스테어케이스 섹션에 대한 그룹 스테어 스텝은 M1-M54에 대한 층과 같은 상부 섹션 층에 형성된다. 일부 예에서, 마스크 층이 사용되고 트리밍 프로세스가 마스크 층에 적용되어 그룹 스테어 스텝을 형성하기 위한 에칭 마스크를 형성한다.
도 10은 그룹 스테어 스텝을 형성하는 데 사용되는 마스크 층(1010)에 의해 덮인 반도체 디바이스(100)의 블록 부분(140)의 평면도의 예를 도시한다. 마스크 층(1010)은 어레이 영역(250) 및 연결 영역(260)의 일부 위에 배치된다. 도 10에 도시된 바와 같이, 마스크 층(1010)은 제 1 부분(1010(A)) 및 제 2 부분(1010(B))을 갖는다. 제 1 부분(1010(A))은 어레이 영역(250)과 제 1 스테어케이스 섹션(270)의 일부를 덮고, 제 2 부분(1010(B))은 제 2 스테어케이스 섹션(290)의 일부와 더미 스테어케이스 섹션(280)의 일부를 덮는다. 마스크 층(1010)은 마스크 층(810)과 유사한 물질로 제조될 수 있고 유사한 기술을 사용하여 형성될 수 있다.
일부 실시형태에서, 그룹 스테어 스텝은 분할 스테어 스텝을 형성하기 위한 반복적인 에칭-트림 프로세스와 유사하게 마스크 층(1010)을 사용하여 반복적인 에칭-트림 프로세스를 적용함으로써 형성될 수 있다. 이 예에서, 제 1 부분(1010(A))의 왼쪽 에지를 X 방향으로 트리밍하여 제 1 스테어케이스 섹션(270)의 그룹 스테어 스텝을 형성할 수 있다. 제 2 스테어케이스 섹션(290)의 그룹 스테어 스텝은 제 2 부분(1010(B))의 좌측 에지를 X 방향으로 트리밍하여 형성될 수 있다. 더미 스테어 스텝 섹션(280)의 그룹 스테어 스텝은 제 2 부분(1010(B))의 우측 에지를 -X 방향으로 트리밍하여 형성될 수 있다.
일부 실시형태에서, 각각의 그룹 스테어 스텝은 예에서 9개의 층 쌍과 같은 다수의 층 쌍을 포함한다. 그 다음, 에칭 프로세스는 희생 층과 절연 층이 교번하는 9개의 층 쌍과 같은 그룹 스테어 스텝의 높이에 대응하는 적절한 층을 에칭한다.
그룹 스테어 스텝을 형성한 후, 마스크 층(1010)이 제거될 수 있다. 마스크 층(1010)은 O2 또는 CF4 플라즈마를 사용하는 건식 에칭, 또는 레지스트/폴리머 스트리퍼, 예를 들어 용매 기반 화학물을 사용하는 습식 에칭과 같은 기술을 사용하여 제거될 수 있다.
도 11는 마스크 층(1010)이 제거된 후의 반도체 디바이스(100) 내의 블록 부분(140)의 평면도의 예를 도시한다. 점선은 그룹 스테어 스텝의 트레드의 에지를 나타낸다. 도 11에 도시된 바와 같이, 그룹 스테어 스텝(G1-G9)이 형성된다.
도 12는 마스크 층(1010)이 제거된 후의 라인 A-A'에서의 블록 부분(140)의 단면도의 예를 도시한다. 도 13은 마스크 층(1010)이 제거된 후의 블록 부분(140)의 사시도를 도시한다. 도 12 및 도 13에 도시된 바와 같이, 제 1 스테어케이스 섹션(270) 및 제 2 스테어케이스 섹션(290)의 그룹 스테어 스텝(G1-G9)은 M1-M54에 대한 층에 형성된다.
도 6을 다시 참조하면, S650에서, 스테어케이스 섹션을 적절한 섹션 층으로 시프트시키기 위해 다른 스테어케이스 섹션에서 촙 프로세스가 수행된다. 예에서, 제 2 스테어케이스 섹션(290)이 적절하게 노출되고, 제 2 스테어케이스 섹션(290)을 M55-M108에 대한 층으로 시프트시키기 위해 촙 프로세스가 수행된다. 예를 들어, 반도체 디바이스(100)를 덮도록 마스크 층을 배치한 후, 제 2 스테어케이스 섹션(290)을 덮는 마스크 층의 일부를 적절히 제거하여 제 2 스테어케이스 섹션(290)을 노출시킨다. 그 다음, 제 2 스테어케이스 섹션(290)에서 54개의 층 쌍을 제거하기 위해 에칭 프로세스가 수행된다.
일부 실시형태에서, 제 2 스테어케이스 섹션(290)에서의 층 쌍(절연 층 및 희생 게이트 층 포함)의 에칭은 반응성 이온 에칭(Reactive-Ion-Etching, RIE)과 같은 이방성 에칭 또는 다른 건식 에칭 프로세스에 의해 수행된다. 일부 실시형태에서, 절연 층은 실리콘 산화물이다. 이 예에서, 실리콘 산화물의 에칭은 탄소-불소(CF4), 헥사플루오로에탄(C2F6), CHF3, 또는 C3F6과 같은 불소계 가스 및/또는 임의의 다른 적절한 가스를 사용하는 RIE를 포함할 수 있다. 일부 실시형태에서, 실리콘 산화물 층은 플루오르화 수소산 또는 플루오르화 수소산과 에틸렌 글리콜의 혼합물과 같은 습식 화학물에 의해 제거될 수 있다. 일부 실시형태에서, 시한 에칭 접근법이 사용될 수 있다. 일부 실시형태에서, 희생 게이트 층은 실리콘 질화물이다. 이 예에서, 실리콘 질화물의 에칭은 O2, N2, CF4, NF3, Cl2, HBr, BCl3, 및/또는 이들의 조합을 사용하는 RIE를 포함할 수 있다. 단일 층 스택을 제거하기 위한 방법 및 에칭제는 본 발명의 실시형태에 의해 제한되어서는 안된다.
도 14는 촙 프로세스 및 마스크 층이 제거된 후의 라인 A-A'에서의 블록 부분(140)의 단면도의 예를 도시한다. 도 15는 촙 프로세스 및 마스크 층이 제거된 후의 블록 부분(140)의 사시도를 도시한다. 도 14 및 도 15에 도시된 바와 같이, 제 2 스테어케이스 섹션(290)의 그룹 스테어 스텝(G1-G9)은 M55-M108에 대한 층에서 시프트된다.
단, 2개 이상의 섹션을 사용하는 경우, 다른 섹션 상에서 촙 프로세스를 반복적으로 사용할 수 있음에 유의한다.
다시 도 6을 참조하면, S660에서 채널 구조가 형성된다. 예에서, 상대적으로 평평한 표면을 얻기 위해 적절하게 평탄화 프로세스가 수행된다. 그 다음, 포토리소그래피 기술을 사용하여 포토레지스트 및/또는 하드 마스크 층에서 채널 홀 및 더미 채널 홀의 패턴을 규정하고, 에칭 기술을 사용하여 패턴을 희생 층 및 절연 층 스택으로 전사한다. 이에 따라, 어레이 영역(250)에 채널 홀이 형성되고 연결 영역에 더미 채널 홀이 형성된다.
다음으로, 채널 홀에 채널 구조가 형성되고, 더미 채널 홀에 더미 채널 구조가 형성된다. 일부 실시형태에서, 더미 채널 구조는 채널 구조로 형성될 수 있으며, 따라서 더미 채널 구조는 채널 구조와 동일한 물질로 형성된다. 일부 실시형태에서, 더미 채널 구조는 채널 구조와 상이하게 형성된다.
S670에서, 게이트 라인 슬릿(일부 예에서는 슬릿 구조라고도 함)이 형성된다. 일부 실시형태에서, 게이트 라인 슬릿은 스택의 트렌치로서 에칭된다. 일부 예에서, 연결 영역 내의 게이트 라인 슬릿은 어레이 영역 내의 게이트 라인 슬릿과 동일한 피치를 갖는다.
S680에서, 실제 게이트가 형성된다. 일부 실시형태에서, 게이트 라인 슬릿을 사용하여, 희생 층이 게이트 층으로 대체될 수 있다. 예에서, 희생 층에 대한 에칭제는 게이트 라인 슬릿을 통해 가해져서 희생 층을 제거한다. 예에서 희생 층은 실리콘 질화물로 이루어지고, 뜨거운 황산(H2SO4)이 게이트 라인 슬릿을 통해 가해져서 희생 층을 제거한다. 또한, 게이트 라인 슬릿을 통해 어레이 영역의 트랜지스터에 대한 게이트 스택이 형성된다. 예에서, 게이트 스택은 고유전율 유전체 층, 글루 층 및 금속 층으로 이루어진다. 고유전율 유전체 층은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO)4), 하프늄 실리콘 산질화물(HfSiON), 알루미늄 산화물(Al2O3), 란탄 산화물(La2O3), 탄탈륨 산화물(Ta2O5), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 스트론튬 티타네이트 산화물(SrTiO3), 지르코늄 실리콘 산화물(ZrSiO)4), 하프늄 지르코늄 산화물(HfZrO4) 등과 같은 상대적으로 높은 유전체 상수를 제공하는 임의의 적절한 물질을 포함할 수 있다. 글루 층은 티타늄(Ti), 탄탈륨(Ta) 및 TiN, TaN, W2N, TiSiN, TaSiN 등과 같은 이들의 질화물과 같은 내화성 금속을 포함할 수 있다. 금속 층은 텅스텐(W), 구리(Cu) 등과 같은 전도성이 높은 금속을 포함한다.
S690에서, 반도체 디바이스에 대한 추가 프로세스(들)가 수행될 수 있다. 예를 들어, 게이트-라스트 프로세스는, 예를 들어, 게이트 라인 슬릿을 스페이서 물질(예를 들어, 실리콘 산화물) 및 공통 소스 물질(예를 들어, 텅스텐)로 계속 채워서 슬릿 구조를 형성한다. 또한, 컨택 구조가 형성될 수 있고 금속 트레이스가 형성될 수 있다.
전술한 내용은 당업자가 본 발명의 양태를 보다 잘 이해할 수 있도록 여러 실시형태의 특징을 개략적으로 설명한다. 당업자는 본 명세서에 도입된 실시형태의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 쉽게 사용할 수 있음을 인식해야 한다. 또한, 당업자는 이러한 등가 구성이 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 변경을 할 수 있음을 인식해야 한다.

Claims (20)

  1. 반도체 디바이스로서,
    상기 반도체 디바이스의 기판에 수직인 방향을 따라 교대로 적층되어 상기 기판 상에 스택을 형성하는 게이트 층 및 절연 층과,
    상기 스택의 어레이 영역에 형성되는 채널 구조의 어레이와,
    상기 기판 상의 연결 영역에서 상기 스택의 제 1 섹션으로 형성된 제 1 스테어케이스(staircase)와,
    상기 기판 상의 상기 연결 영역에서 상기 스택의 제 2 섹션으로 형성된 제 2 스테어케이스와,
    상기 스택의 제 1 섹션으로 형성되고 상기 연결 영역에서 상기 제 1 스테어케이스와 상기 제 2 스테어케이스 사이에 배치되는 더미 스테어케이스를 포함하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 스테어케이스 상에 형성되고 상기 스택의 제 1 섹션에서 상기 게이트 층에 연결된 제 1 컨택 구조와,
    상기 제 2 스테어케이스 상에 형성되고 상기 스택의 제 2 섹션에서 상기 게이트 층에 연결된 제 2 컨택 구조를 더 포함하는
    반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 스택의 제 1 섹션과 상기 스택의 제 2 섹션은 동일한 수의 게이트 층을 갖는
    반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 스테어케이스는 제 1 방향으로 내려가는(descending) 제 1 그룹 스테어 스텝으로 형성되고, 상기 제 2 스테어케이스는 상기 제 1 방향으로 내려가는 제 2 그룹 스테어 스텝으로 형성되는
    반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 더미 스테어케이스는 상기 제 1 방향과는 반대되는 제 2 방향으로 내려가는 그룹 스테어 스텝으로 형성되는
    반도체 디바이스.
  6. 제 4 항에 있어서,
    상기 제 1 스테어케이스 및 상기 제 2 스테어케이스 내의 대응하는 그룹 스테어 스텝은 동일한 높이인
    반도체 디바이스.
  7. 제 4 항에 있어서,
    상기 제 2 스테어케이스에 대한 상기 더미 스테어케이스의 측벽은 상기 제 1 스테어케이스와 동일한 높이를 갖는
    반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 채널 구조의 게이트 탑 셀렉트 트랜지스터에 대응하는 상기 스택의 제 3 섹션으로 형성된 제 3 스테어케이스를 더 포함하는
    반도체 디바이스.
  9. 제 4 항에 있어서,
    상기 제 1 그룹 스테어 스텝 및 상기 제 2 그룹 스테어 스텝의 각각의 스테어 스텝은 다수의 분할 스테어 스텝으로 형성되는
    반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 다수의 분할 스테어 스텝은 상기 제 1 방향에 수직인 제 3 방향으로 내려가는
    반도체 디바이스.
  11. 반도체 디바이스를 제조하는 방법으로서,
    상기 반도체 디바이스의 기판에 수직한 방향을 따라 희생 게이트 층과 절연 층을 교대로 적층하여 상기 기판 상에 스택을 형성하는 단계와,
    연결 영역에서 상기 스택의 제 1 섹션 내의 상기 희생 게이트 층 및 상기 절연 층을 성형하여 상기 기판 상에 연결 영역에서의 상기 스택의 상기 제 1 섹션 내의 제 1 스테어케이스, 제 2 스테어케이스 및 더미 스테어케이스를 형성하는 단계 - 상기 더미 스테어케이스는 상기 제 1 스테어케이스와 상기 제 2 스테어케이스 사이에 배치됨 - 와,
    상기 제 2 스테어케이스의 다수의 희생 게이트 층 및 절연 층을 제거하여 상기 제 2 스테어케이스를 상기 스택의 제 2 섹션으로 시프트(shift)시키는 단계를 포함하는
    반도체 디바이스 제조 방법.
  12. 제 11 항에 있어서,
    어레이 영역에서 상기 스택에 채널 구조를 형성하는 단계와,
    상기 희생 게이트 층을 상기 게이트 층으로 대체하는 단계와,
    상기 제 1 스테어케이스 상에 제 1 컨택 구조를 형성하고 상기 제 2 스테어케이스 상에 제 2 컨택 구조를 형성하는 단계 - 상기 제 1 컨택 구조는 상기 스택의 제 1 섹션 내의 상기 게이트 층에 연결되고 상기 제 2 컨택 구조는 상기 스택의 제 2 섹션 내의 게이트 층에 연결됨 - 를 더 포함하는
    반도체 디바이스 제조 방법.
  13. 제 12 항에 있어서,
    상기 스택의 제 1 섹션과 상기 스택의 제 2 섹션은 동일한 수의 게이트 층을 갖는
    반도체 디바이스 제조 방법.
  14. 제 11 항에 있어서,
    상기 연결 영역에서 상기 희생 게이트 층 및 상기 절연 층을 성형하여 상기 제 1 스테어케이스, 상기 제 2 스테어케이스 및 상기 더미 스테어케이스를 형성하는 단계는,
    상기 연결 영역에서의 상기 희생 게이트 층 및 상기 절연 층을 제 1 방향으로 내려가는 제 1 그룹 스테어 스텝을 갖는 제 1 스테어케이스로 성형하고, 또한 상기 제 1 방향으로 내려가는 제 2 그룹 스테어 스텝을 갖는 제 2 스테어케이스로 성형하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  15. 제 14 항에 있어서,
    상기 연결 영역에서의 희생 게이트 층 및 절연 층을 상기 제 1 방향과는 반대 방향인 제 2 방향으로 내려가는 더미 그룹 스테어 스텝을 갖는 더미 스테어케이스로 성형하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  16. 제 14 항에 있어서,
    상기 제 1 스테어케이스 및 상기 제 2 스테어케이스 내의 대응하는 그룹 스테어 스텝의 높이는 동일한
    반도체 디바이스 제조 방법.
  17. 제 14 항에 있어서,
    상기 제 2 스테어케이스의 다수의 상기 희생 게이트 층 및 상기 절연 층을 제거하여 상기 제 2 스테어케이스를 상기 스택의 제 2 섹션으로 시프트시키는 단계는,
    상기 제 1 스테어케이스와 동일한 높이인 다수의 상기 희생 게이트 층 및 상기 절연 층을 제거하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  18. 제 12 항에 있어서,
    상기 희생 게이트 층 및 상기 절연 층을 성형하여 상기 채널 구조의 탑 셀렉트 트랜지스터에 대응하는 상기 스택의 제 3 섹션에 스테어 스텝을 형성하는 단계를 더 포함하는
    반도체 디바이스 제조 방법.
  19. 제 14 항에 있어서,
    상기 제 1 그룹 스테어 스텝 및 제 2 그룹 스테어 스텝의 각각의 스테어 스텝은 다수의 분할 스테어 스텝으로 형성되는
    반도체 디바이스 제조 방법.
  20. 제 19 항에 있어서,
    상기 다수의 분할 스테어 스텝은 상기 제 1 방향에 수직인 제 3 방향으로 내려가는
    반도체 디바이스 제조 방법.
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