TW201931584A - 攝像裝置 - Google Patents

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Abstract

本發明之一實施形態之攝像裝置係將第1基板、第2基板及第3基板依次積層而構成。具有進行光電轉換之感測器像素之第1基板與具有讀出電路之第2基板係藉由設置於層間絕緣膜內之第1貫通配線而相互電性連接。第2基板與具有邏輯電路之第3基板係藉由焊墊電極彼此之接合、或貫通半導體基板之第2貫通配線而相互電性連接。

Description

攝像裝置
本發明係關於一種攝像裝置。
先前，二維構造之攝像裝置之每個像素之面積之微細化係藉由微細製程之導入與安裝密度之提高而實現。近年來，為了實現攝像裝置之進一步之小型化及像素之高密度化，正在開發三維構造之攝像裝置。於三維構造之攝像裝置中，例如，具有複數個感測器像素之半導體基板與具有對利用各感測器像素獲得之信號進行處理之信號處理電路之半導體基板相互積層。
先前技術文獻
專利文獻
專利文獻1：日本專利特開2010-245506號公報
然，於三維構造之攝像裝置中，將半導體晶片積層3層之情形時，無法將所有半導體基板以正面側之面彼此貼合。於雜亂地將半導體基板積層3層之情形時，有可能因將半導體基板彼此電性連接之構造而導致晶片尺寸變大或阻礙每個像素之面積之微細化。因此，期望提供一種晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置。
本發明之一實施形態之攝像裝置係將第1基板、第2基板及第3基板依次積層而構成。第1基板係於第1半導體基板具有進行光電轉換之感測器像素。第2基板係於第2半導體基板具有輸出基於自感測器像素輸出之電荷之像素信號之讀出電路。第3基板係於第3半導體基板具有對像素信號進行處理之邏輯電路。第1基板及第2基板分別具有層間絕緣膜、及設置於層間絕緣膜內之第1貫通配線。第1基板及第2基板藉由第1貫通配線而相互電性連接。第2基板及第3基板係於第2基板及第3基板分別具有焊墊電極之情形時，藉由焊墊電極彼此之接合而相互電性連接。第2基板及第3基板係於第3基板具有貫通第3半導體基板之第2貫通配線之情形時，藉由第2貫通配線而相互電性連接。
於本發明之一實施形態之攝像裝置中，具有進行光電轉換之感測器像素之第1基板與具有讀出電路之第2基板係藉由設置於層間絕緣膜內之第1貫通配線而相互電性連接。藉此，與藉由焊墊電極彼此之接合或貫通半導體基板之貫通配線將第1基板與第2基板相互電性連接之情形相比，能夠使晶片尺寸進一步小型化，又，能夠使每個像素之面積微細化。又，於本發明之一實施形態之攝像裝置中，讀出電路及邏輯電路形成於互不相同之基板(第2基板及第3基板)。藉此，與將讀出電路及邏輯電路形成於同一基板之情形相比，能夠擴大讀出電路及邏輯電路之面積。又，於本發明之一實施形態之攝像裝置中，第2基板及第3基板係藉由焊墊電極彼此之接合或貫通半導體基板之第2貫通配線而相互電性連接。此處，由於讀出電路形成於第2基板，且邏輯電路形成於第3基板，故而用以將第2基板與第3基板相互電性連接之構造與用以將第1基板與第2基板相互電性連接之構造相比，能夠以更自由之佈局形成用於配置或連接之接點之數量等。因此，可對第2基板與第3基板之電性連接使用焊墊電極彼此之接合、或貫通半導體基板之第2貫通配線。如此，於本發明之一實施形態之攝像裝置中，根據基板之積體度進行基板彼此之電性連接。
以下，參照圖式對用以實施本發明之形態詳細地進行說明。再者，說明係按照以下之順序進行。
1.實施形態(攝像裝置)…圖1～圖16
使用垂直TG及Cu-Cu接合之例
2.變化例(攝像裝置)
變化例A：使用平面型TG之例…圖17
變化例B：使用TSV之例…圖18、圖19
變化例C：於面板外緣使用Cu-Cu接合之例…圖20
變化例D：於面板外緣使用TSV之例…圖21、圖22
變化例E：於感測器像素與讀出電路之間設置偏移之例…圖23～圖27
變化例F：設置有讀出電路之矽基板成為島狀之例：圖28
變化例G：設置有讀出電路之矽基板成為島狀之例：圖29
變化例H：將TG連接於下基板內之配線之例…圖30、圖31
變化例I：將FD連接於下基板內之配線之例…圖32～圖39
變化例J：形成讀出電路之後將中基板貼合於下基板之例：圖40A～圖40F
變化例K：由4個感測器像素共有FD之例：圖41～圖43
變化例L：於將下基板與中基板貼合後之部位之絕緣層中使一部分之相對介電常數與其他部位之相對介電常數不同之例：圖44、圖45
變化例M：將共有讀出電路之感測器像素之共有數設為2個之例：圖46、圖47
變化例N：讀出電路僅連接於1個感測器像素之例：圖48、圖49
變化例O：於第1基板與第2基板使電晶體之設計條件不同之例：圖50
變化例P：由一般之行ADC電路構成行信號處理電路之例：圖51
變化例Q：將3個基板積層而構成攝像裝置之例：圖52
變化例R：將邏輯電路設置於第1基板、第2基板之例：圖53
變化例S：將邏輯電路設置於第3基板之例：圖54
3.適用例
將上述實施形態及其變化例之攝像裝置適用於攝像系統之例…圖55、圖56
4.應用例
應用例1…將上述實施形態及其變化例之攝像裝置應用於移動體之例…圖57、圖58
應用例2…將上述實施形態及其變化例之攝像裝置應用於手術系統之例…圖59、圖60
＜1.實施形態＞
[構成]
圖1係表示本發明之一實施形態之攝像裝置1之概略構成之一例者。攝像裝置1具備3個基板(第1基板10、第2基板20、第3基板30)。攝像裝置1係將3個基板(第1基板10、第2基板20、第3基板30)貼合而構成之三維構造之攝像裝置。第1基板10、第2基板20及第3基板30係按照此順序積層。
第1基板10係於半導體基板11具有進行光電轉換之複數個感測器像素12。半導體基板11相當於本發明之「第1半導體基板」之一具體例。複數個感測器像素12呈矩陣狀地設置於第1基板10中之像素區域13內。第2基板20係於半導體基板21針對每4個感測器像素12各具有1個輸出基於自感測器像素12輸出之電荷之像素信號的讀出電路22。半導體基板21相當於本發明之「第2半導體基板」之一具體例。第2基板20具有於列方向上延伸之複數條像素驅動線23、及於行方向上延伸之複數條垂直信號線24。第3基板30係於半導體基板31具有對像素信號進行處理之邏輯電路32。半導體基板31相當於本發明之「第3半導體基板」之一具體例。邏輯電路32例如具有垂直驅動電路33、行信號處理電路34、水平驅動電路35及系統控制電路36。邏輯電路32(具體而言，水平驅動電路35)將每一感測器像素12之輸出電壓Vout輸出至外部。於邏輯電路32中，例如，亦可於與源極電極及汲極電極相接之雜質擴散區域之表面形成包含CoSi2 或NiSi等使用自對準矽化物(Self Aligned Silicide)製程所形成之矽化物之低電阻區域。
垂直驅動電路33例如以列為單位依次選擇複數個感測器像素12。行信號處理電路34例如對自垂直驅動電路33所選擇之列之各感測器像素12輸出之像素信號實施相關雙取樣(Correlated Double Sampling：CDS)處理。行信號處理電路34例如藉由實施CDS處理，而提取像素信號之信號位準，並保持與各感測器像素12之受光量對應之像素資料。水平驅動電路35例如將保持於行信號處理電路34之像素資料依次輸出至外部。系統控制電路36例如控制邏輯電路32內之各區塊(垂直驅動電路33、行信號處理電路34及水平驅動電路35)之驅動。
圖2係表示感測器像素12及讀出電路22之一例者。以下，對如圖2所示般4個感測器像素12共有1個讀出電路22之情形進行說明。此處，所謂「共有」係指將4個感測器像素12之輸出輸入至共通之讀出電路22。
各感測器像素12具有相互共通之構成要素。於圖2中，為了將各感測器像素12之構成要素相互區別，而於各感測器像素12之構成要素之符號之末尾附加識別編號(1、2、3、4)。以下，於必須將各感測器像素12之構成要素相互區別之情形時，於各感測器像素12之構成要素之符號之末尾附加識別編號，於無須將各感測器像素12之構成要素相互區別之情形時，省略各感測器像素12之構成要素之符號之末尾之識別編號。
各感測器像素12例如具有光電二極體PD、與光電二極體PD電性連接之傳輸電晶體TR、及暫時保持經由傳輸電晶體TR自光電二極體PD輸出之電荷之浮動擴散部FD。光電二極體PD相當於本發明之「光電轉換元件」之一具體例。光電二極體PD進行光電轉換而產生與受光量對應之電荷。光電二極體PD之陰極電性連接於傳輸電晶體TR之源極，光電二極體PD之陽極電性連接於基準電位線(例如接地)。傳輸電晶體TR之汲極電性連接於浮動擴散部FD，傳輸電晶體TR之閘極電性連接於像素驅動線23。傳輸電晶體TR例如係CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)電晶體。
共有1個讀出電路22之各感測器像素12之浮動擴散部FD相互電性連接，並且電性連接於共通之讀出電路22之輸入端。讀出電路22例如具有重設電晶體RST、選擇電晶體SEL、及放大電晶體AMP。再者，選擇電晶體SEL亦可視需要省略。重設電晶體RST之源極(讀出電路22之輸入端)電性連接於浮動擴散部FD，重設電晶體RST之汲極電性連接於電源線VDD及放大電晶體AMP之汲極。重設電晶體RST之閘極電性連接於像素驅動線23(參照圖1)。放大電晶體AMP之源極電性連接於選擇電晶體SEL之汲極，放大電晶體AMP之閘極電性連接於重設電晶體RST之源極。選擇電晶體SEL之源極(讀出電路22之輸出端)電性連接於垂直信號線24，選擇電晶體SEL之閘極電性連接於像素驅動線23(參照圖1)。
當傳輸電晶體TR成為接通狀態時，傳輸電晶體TR將光電二極體PD之電荷傳輸至浮動擴散部FD。傳輸電晶體TR之閘極(傳輸閘極TG)例如如下述之圖7所示，自半導體基板11之正面貫通井層42延伸至到達PD41之深度為止。重設電晶體RST將浮動擴散部FD之電位重設為特定之電位。當重設電晶體RST成為接通狀態時，將浮動擴散部FD之電位重設為電源線VDD之電位。選擇電晶體SEL控制來自讀出電路22之像素信號之輸出時序。放大電晶體AMP產生與保持於浮動擴散部FD之電荷之位準對應之電壓之信號作為像素信號。放大電晶體AMP構成源極隨耦型之放大器，輸出與光電二極體PD中產生之電荷之位準對應之電壓之像素信號。放大電晶體AMP當選擇電晶體SEL成為接通狀態時，將浮動擴散部FD之電位放大，並將與該電位對應之電壓經由垂直信號線24輸出至行信號處理電路34。重設電晶體RST、放大電晶體AMP及選擇電晶體SEL例如係CMOS電晶體。
再者，如圖3所示，選擇電晶體SEL亦可設置於電源線VDD與放大電晶體AMP之間。於該情形時，重設電晶體RST之汲極電性連接於電源線VDD及選擇電晶體SEL之汲極。選擇電晶體SEL之源極電性連接於放大電晶體AMP之汲極，選擇電晶體SEL之閘極電性連接於像素驅動線23(參照圖1)。放大電晶體AMP之源極(讀出電路22之輸出端)電性連接於垂直信號線24，放大電晶體AMP之閘極電性連接於重設電晶體RST之源極。又，如圖4、圖5所示，FD傳輸電晶體FDG亦可設置於重設電晶體RST之源極與放大電晶體AMP之閘極之間。
FD傳輸電晶體FDG於切換轉換效率時使用。一般地，於較暗之場所之攝影時像素信號較小。基於Q＝CV進行電荷電壓轉換時，若浮動擴散部FD之電容(FD電容C)較大，則利用放大電晶體AMP轉換為電壓時之V變小。另一方面，於較亮之場所，像素信號變大，因此，若FD電容C不大，則利用浮動擴散部FD不能完全接收光電二極體PD之電荷。進而，為了使利用放大電晶體AMP轉換為電壓時之V不過度變大(換言之，變小)，必須使FD電容C變大。根據該等內容，當將FD傳輸電晶體FDG接通時，FD傳輸電晶體FDG部分之閘極電容增加，因此，整體之FD電容C變大。另一方面，當將FD傳輸電晶體FDG斷開時，整體之FD電容C變小。如此，藉由對FD傳輸電晶體FDG切換接通斷開，能夠使FD電容C可變而切換轉換效率。
圖6係表示複數個讀出電路22與複數條垂直信號線24之連接態樣之一例者。於複數個讀出電路22於垂直信號線24之延伸方向(例如行方向)上排列配置之情形時，複數條垂直信號線24亦可針對每個讀出電路22各分配1個。例如，如圖6所示，4個讀出電路22於垂直信號線24之延伸方向(例如行方向)上排列配置之情形時，亦可將4條垂直信號線24針對每個讀出電路22各分配1個。再者，於圖6中，為了將各垂直信號線24加以區別，而於各垂直信號線24之符號之末尾附加識別編號(1、2、3、4)。
圖7係表示攝像裝置1之垂直方向之剖面構成之一例者。於圖7中，例示出攝像裝置1中與感測器像素12對向之部位之剖面構成。圖8係將攝像裝置1中之第1基板10及第2基板20之連接部位(圖7中由圓包圍之部位)放大表示者。圖9係將攝像裝置中之第2基板20及第3基板30之連接部位(圖7中由圓包圍之部位)放大表示者。攝像裝置1係將第1基板10、第2基板20及第3基板30依次積層而構成，進而，於第1基板10之背面側(光入射面側)具備彩色濾光片40及受光透鏡50。彩色濾光片40及受光透鏡50例如針對每個感測器像素12分別各設置有1個。即，攝像裝置1係背面照射型之攝像裝置。
第1基板10係於半導體基板11上積層絕緣層46而構成。絕緣層46相當於本發明之「第1絕緣層」之一具體例。第1基板10具有絕緣層46作為層間絕緣膜51之一部分。絕緣層46設置於半導體基板11與下述半導體基板21之間隙。半導體基板11包括矽基板。半導體基板11例如於正面之一部分及其附近具有p井層42，且於除此以外之區域(較p井層42深之區域)具有與p井層42不同之導電型之PD41。p井層42包括p型之半導體區域。PD41包括與p井層42不同之導電型(具體而言，n型)之半導體區域。半導體基板11係於p井層42內具有浮動擴散部FD作為與p井層42不同之導電型(具體而言，n型)之半導體區域。
第1基板10係針對每個感測器像素12具有光電二極體PD、傳輸電晶體TR及浮動擴散部FD。第1基板10成為於半導體基板11之正面側(與光入射面側為相反側、第2基板20側)之部分設置有傳輸電晶體TR及浮動擴散部FD的構成。第1基板10具有將各感測器像素12分離之元件分離部43。元件分離部43係於半導體基板11之法線方向(相對於半導體基板11之表面垂直之方向)上延伸而形成。元件分離部43設置於相互鄰接之2個感測器像素12之間。元件分離部43將相互鄰接之感測器像素12彼此電性分離。元件分離部43例如包含氧化矽。元件分離部43例如貫通半導體基板11。第1基板10例如進而具有與元件分離部43之側面且光電二極體PD側之面相接之p井層44。p井層44包括與光電二極體PD不同之導電型(具體而言，p型)之半導體區域。第1基板10例如進而具有與半導體基板11之背面相接之固定電荷膜45。固定電荷膜45係為了抑制因半導體基板11之受光面側之界面能階而產生暗電流，而帶負電。固定電荷膜45例如由具有負之固定電荷之絕緣膜形成。作為此種絕緣膜之材料，例如可列舉氧化鉿、氧化鋯、氧化鋁、氧化鈦或氧化鉭。藉由固定電荷膜45引發之電場，而於半導體基板11之受光面側之界面形成電洞聚集層。藉由該電洞聚集層，可抑制自界面產生電子。彩色濾光片40設置於半導體基板11之背面側。彩色濾光片40例如與固定電荷膜45相接地設置，設置於介隔固定電荷膜45與感測器像素12對向之位置。受光透鏡50例如與彩色濾光片40相接地設置，設置於介隔彩色濾光片40及固定電荷膜45而與感測器像素12對向之位置。
第2基板20係於半導體基板21上積層絕緣層52而構成。絕緣層52相當於本發明之「第3絕緣層」之一具體例。第2基板20具有絕緣層52作為層間絕緣膜51之一部。絕緣層52設置於半導體基板21與半導體基板31之間隙。半導體基板21包括矽基板。第2基板20係針對每4個感測器像素12具有1個讀出電路22。第2基板20成為於半導體基板21之正面側(第3基板30側)之部分設置有讀出電路22之構成。第2基板20係使半導體基板21之背面朝向半導體基板11之正面側而貼合於第1基板10。即，第2基板20以面對背方式貼合於第1基板10。第2基板20進而於與半導體基板21相同之層內具有貫通半導體基板21之絕緣層53。絕緣層53相當於本發明之「第2絕緣層」之一具體例。第2基板20具有絕緣層53作為層間絕緣膜51之一部分。絕緣層53係以覆蓋下述貫通配線54之側面之方式設置。
包括第1基板10及第2基板20之積層體具有層間絕緣膜51、及設置於層間絕緣膜51內之貫通配線54。貫通配線54相當於本發明之「第1貫通配線」之一具體例。上述積層體針對每個感測器像素12具有1個貫通配線54。貫通配線54係於半導體基板21之法線方向上延伸，且貫通層間絕緣膜51中包含絕緣層53之部位而設置。第1基板10及第2基板20藉由貫通配線54而相互電性連接。具體而言，貫通配線54電性連接於浮動擴散部FD及下述連接配線55。
包括第1基板10及第2基板20之積層體進而具有設置於層間絕緣膜51內之貫通配線47、48(參照下述圖10)。貫通配線48相當於本發明之「第1貫通配線」之一具體例。上述積層體針對每個感測器像素12具有1個貫通配線47、及1個貫通配線48。貫通配線47、48分別於半導體基板21之法線方向上延伸，且貫通層間絕緣膜51中包含絕緣層53之部位而設置。第1基板10及第2基板20藉由貫通配線47、48而相互電性連接。具體而言，貫通配線47與半導體基板11之p井層42及第2基板20內之配線電性連接。貫通配線48電性連接於傳輸閘極TG及像素驅動線23。
第2基板20例如於絕緣層52內具有與讀出電路22或半導體基板21電性連接之複數個連接部59。第2基板20例如進而於絕緣層52上具有配線層56。配線層56例如具有絕緣層57、以及設置於絕緣層57內之複數條像素驅動線23及複數條垂直信號線24。配線層56例如進而於絕緣層57內關於複數條連接配線55針對每4個感測器像素12各具有1條連接配線55。連接配線55將電性連接於共有讀出電路22之4個感測器像素12中包含之浮動擴散部FD的各貫通配線54相互電性連接。此處，貫通配線54、48之總數多於第1基板10中包含之感測器像素12之總數，且成為第1基板10中包含之感測器像素12之總數之2倍。又，貫通配線54、48、47之總數多於第1基板10中包含之感測器像素12之總數，且成為第1基板10中包含之感測器像素12之總數之3倍。
配線層56例如進而於絕緣層57內具有複數個焊墊電極58。各焊墊電極58例如由Cu(銅)、Al(鋁)等金屬形成。各焊墊電極58露出於配線層56之表面。各焊墊電極58用於第2基板20與第3基板30之電性連接、及第2基板20與第3基板30之貼合。複數個焊墊電極58例如針對每條像素驅動線23及每條垂直信號線24各設置有1個。此處，焊墊電極58之總數(或焊墊電極58與焊墊電極64(下述)之接合之總數)少於第1基板10中包含之感測器像素12之總數。
第3基板30例如係於半導體基板31上積層層間絕緣膜61而構成。再者，第3基板30如下所述，與第2基板20以正面側之面彼此貼合，因此，對第3基板30內之構成進行說明時，上下之說明與圖式中之上下方向相反。半導體基板31包括矽基板。第3基板30成為於半導體基板31之正面側之部分設置有邏輯電路32之構成。第3基板30例如進而於層間絕緣膜61上具有配線層62。配線層62例如具有絕緣層63、及設置於絕緣層63內之複數個焊墊電極64。複數個焊墊電極64與邏輯電路32電性連接。各焊墊電極64例如由Cu(銅)形成。各焊墊電極64露出於配線層62之表面。各焊墊電極64用於第2基板20與第3基板30之電性連接、及第2基板20與第3基板30之貼合。又，焊墊電極64亦可未必為複數個，即便為1個，亦可與邏輯電路32電性連接。第2基板20及第3基板30藉由焊墊電極58、64彼此之接合而相互電性連接。即，傳輸電晶體TR之閘極(傳輸閘極TG)經由貫通配線54及焊墊電極58、64而電性連接於邏輯電路32。第3基板30係使半導體基板31之正面朝向半導體基板21之正面側而貼合於第2基板20。即，第3基板30以面對面之方式貼合於第2基板20。
如圖8所示，第1基板10與第2基板20藉由貫通配線54而相互電性連接。又，如圖9所示，第2基板20與第3基板30藉由焊墊電極58、64彼此之接合而相互電性連接。此處，貫通配線54之寬度D1較焊墊電極58、64彼此之接合部位之寬度D3窄。即，貫通配線54之截面面積較焊墊電極58、64彼此之接合部位之截面面積小。因此，貫通配線54不會妨礙第1基板10中之每個像素之面積之微細化。又，由於讀出電路22形成於第2基板20，且邏輯電路32形成於第3基板30，故而用以將第2基板20與第3基板30相互電性連接之構造與用以將第1基板10與第2基板20相互電性連接之構造相比，能夠以更自由之佈局形成用於配置或連接之接點之數量等。因此，作為用以將第2基板20與第3基板30相互電性連接之構造，可使用焊墊電極58、64彼此之接合。
圖10、圖11係表示攝像裝置1之水平方向之剖面構成之一例者。圖10、圖11之上側之圖係表示圖7之剖面Sec1處之剖面構成之一例之圖，圖10、圖11之下側之圖係表示圖7之剖面Sec2之剖面構成之一例之圖。於圖10中，例示出將2×2即4個感測器像素12於第2方向V2上排列2組之構成，於圖11中，例示出將2×2即4個感測器像素12於第1方向V1及第2方向V2上排列4組之構成。再者，於圖10、圖11之上側之剖視圖中，使表示半導體基板11之正面構成之一例之圖重合於表示圖7之剖面Sec1處之剖面構成之一例之圖，並且省略絕緣層46。又，於圖10、圖11之下側之剖視圖中，使表示半導體基板21之正面構成之一例之圖重合於表示圖7之剖面Sec2之剖面構成之一例之圖。
如圖10、圖11所示，複數個貫通配線54、複數個貫通配線48及複數個貫通配線47係於第1基板10之面內於第1方向V1(圖10之上下方向、圖11之左右方向)上呈帶狀排列而配置。再者，於圖10、圖11中，例示出複數個貫通配線54、複數個貫通配線48及複數個貫通配線47於第1方向V1上排列配置成兩行之情形。第1方向V1與配置成矩陣狀之複數個感測器像素12之2個排列方向(例如列方向及行方向)中之一個排列方向(例如行方向)平行。於共有讀出電路22之4個感測器像素12中，4個浮動擴散部FD例如介隔元件分離部43相互接近地配置。於共有讀出電路22之4個感測器像素12中，4個傳輸閘極TG係以包圍4個浮動擴散部FD之方式配置，例如藉由4個傳輸閘極TG而成為呈圓環形狀之形狀。
絕緣層53包括於第1方向V1上延伸之複數個區塊。半導體基板21包括複數個島狀之區塊21A，該等複數個島狀之區塊21A於第1方向V1上延伸，並且介隔絕緣層53於與第1方向V1正交之第2方向V2上排列配置。於各區塊21A，例如設置有複數組重設電晶體RST、放大電晶體AMP及選擇電晶體SEL。由4個感測器像素12共有之1個讀出電路22例如包括位於與4個感測器像素12對向之區域內之重設電晶體RST、放大電晶體AMP及選擇電晶體SEL。由4個感測器像素12共有之1個讀出電路22例如包括絕緣層53之相鄰左邊之區塊21A內之放大電晶體AMP、與絕緣層53之相鄰右邊之區塊21A內之重設電晶體RST及選擇電晶體SEL。
圖12、圖13、圖14、圖15係表示攝像裝置1之水平面內之配線佈局之一例者。於圖12～圖15中，例示出由4個感測器像素12共有之1個讀出電路22設置於與4個感測器像素12對向之區域內之情形。圖12～圖15中記載之配線例如於配線層56中設置於互不相同之層內。
相互鄰接之4個貫通配線54例如如圖12所示，與連接配線55電性連接。相互鄰接之4個貫通配線54例如進而如圖12所示，經由連接配線55及連接部59而電性連接於絕緣層53之相鄰左邊之區塊21A中包含之放大電晶體AMP之閘極、及絕緣層53之相鄰右邊之區塊21A中包含之重設電晶體RST之閘極。
電源線VDD例如如圖13所示，配置於與在第2方向V2上排列配置之各讀出電路22對向之位置。電源線VDD例如如圖13所示，經由連接部59而電性連接於在第2方向V2上排列配置之各讀出電路22之放大電晶體AMP之汲極及重設電晶體RST之汲極。2條像素驅動線23例如如圖13所示，配置於與在第2方向V2上排列配置之各讀出電路22對向之位置。一像素驅動線23(第2控制線)例如如圖13所示，係電性連接於在第2方向V2上排列配置之各讀出電路22之重設電晶體RST之閘極的配線RSTG。另一像素驅動線23(第3控制線)例如如圖13所示，係電性連接於在第2方向V2上排列配置之各讀出電路22之選擇電晶體SEL之閘極的配線SELG。於各讀出電路22中，放大電晶體AMP之源極與選擇電晶體SEL之汲極例如如圖13所示，經由配線25而相互電性連接。
2條電源線VSS例如如圖14所示，配置於與在第2方向V2上排列配置之各讀出電路22對向之位置。各電源線VSS例如如圖14所示，於與在第2方向V2上排列配置之各感測器像素12對向之位置電性連接於複數個貫通配線47。4條像素驅動線23例如如圖14所示，配置於與在第2方向V2上排列配置之各讀出電路22對向之位置。4條像素驅動線23之各者例如如圖14所示，係電性連接於與在第2方向V2上排列配置之各讀出電路22對應之4個感測器像素12中之1個感測器像素12之貫通配線48的配線TRG。即，4條像素驅動線23(第1控制線)電性連接於在第2方向V2上排列配置之各感測器像素12之傳輸電晶體TR之閘極(傳輸閘極TG)。於圖14中，為了將各配線TRG區別，而於各配線TRG之末尾附加識別碼(1、2、3、4)。
垂直信號線24例如如圖15所示，配置於與在第1方向V1上排列配置之各讀出電路22對向之位置。垂直信號線24(輸出線)例如如圖15所示，電性連接於在第1方向V1上排列配置之各讀出電路22之輸出端(放大電晶體AMP之源極)。
[製造方法]
接下來，對攝像裝置1之製造方法進行說明。圖16A～圖16F係表示攝像裝置1之製造過程之一例者。
首先，於半導體基板11形成p井層42及元件分離部43、p井層44。繼而，於半導體基板11形成光電二極體PD、傳輸電晶體TR及浮動擴散部FD(圖16A)。藉此，於半導體基板11形成感測器像素12。此時，作為用於感測器像素12之電極材料，較佳為不使用利用自對準矽化物製程獲得之CoSi2 或NiSi等耐熱性較低之材料。反之，作為用於感測器像素12之電極材料，較佳為使用耐熱性較高之材料。作為耐熱性較高之材料，例如可列舉多晶矽。其後，於半導體基板11上形成絕緣層46(圖16A)。以此方式形成第1基板10。
繼而，將半導體基板21貼合於第1基板10(絕緣層46)上(圖16B)。此時，視需要使半導體基板21厚度變薄。此時，將半導體基板21之厚度設為形成讀出電路22所需之膜厚。半導體基板21之厚度一般而言為數百nm左右。但，根據讀出電路22之概念，亦可能有FD(Fully Depletion，全空乏)型，因此，於該情形時，作為半導體基板21之厚度，可採用數nm～數μm之範圍。
繼而，於與半導體基板21相同之層內形成絕緣層53(圖16C)。例如於與浮動擴散部FD對向之部位形成絕緣層53。例如，對半導體基板21形成貫通半導體基板21之狹縫，將半導體基板21分離為複數個區塊21A。其後，以填埋狹縫之方式形成絕緣層53。其後，於半導體基板21之各區塊21A形成包含放大電晶體AMP等之讀出電路22(圖16C)。此時，使用耐熱性較高之金屬材料作為感測器像素12之電極材料之情形時，可藉由熱氧化形成讀出電路22之閘極絕緣膜。
繼而，於半導體基板21上形成絕緣層52。以此方式，形成包括絕緣層46、52、53之層間絕緣膜51。繼而，於層間絕緣膜51形成貫通孔51A、51B(圖16D)。具體而言，於絕緣層52中與讀出電路22對向之部位形成貫通絕緣層52之貫通孔51B。又，於層間絕緣膜51中與浮動擴散部FD對向之部位(即，與絕緣層53對向之部位)形成貫通層間絕緣膜51之貫通孔51A。
繼而，藉由將導電性材料填埋至貫通孔51A、51B，而於貫通孔51A內形成貫通配線54，並且於貫通孔51B內形成連接部59(圖16E)。進而，於絕緣層52上形成將貫通配線54與連接部59相互電性連接之連接配線55(圖16E)。其後，於絕緣層52上形成包含焊墊電極58之配線層56。以此方式形成第2基板20。
繼而，將第2基板20使半導體基板21之正面朝向半導體基板31之正面側而貼合於形成有邏輯電路32或配線層62之第3基板30(圖16F)。此時，藉由將第2基板20之焊墊電極58與第3基板30之焊墊電極64相互接合，而將第2基板20與第3基板30相互電性連接。以此方式製造攝像裝置1。
[效果]
先前，二維構造之攝像裝置之每個像素之面積之微細化係藉由微細製程之導入與安裝密度之提高而實現。近年來，為了實現攝像裝置之進一步之小型化及每個像素之面積之微細化，正在開發三維構造之攝像裝置。於三維構造之攝像裝置中，例如，具有複數個感測器像素之半導體基板與具有對利用各感測器像素獲得之信號進行處理之信號處理電路之半導體基板相互積層。藉此，能夠以與目前為止同等之晶片尺寸使感測器像素之積體度更高或者使信號處理電路之尺寸更大。
然，於三維構造之攝像裝置中將半導體晶片積層3層之情形時，無法將所有半導體基板以正面側之面彼此(面對面)貼合。於雜亂地將半導體基板積層3層之情形時，有可能因將半導體基板彼此電性連接之構造而導致晶片尺寸變大或阻礙每個像素之面積之微細化。
另一方面，於本實施形態中，感測器像素12及讀出電路22形成於互不相同之基板(第1基板10及第2基板20)。藉此，與將感測器像素12及讀出電路22形成於同一基板之情形相比，可擴大感測器像素12及讀出電路22之面積。其結果，能夠使光電轉換效率提高或減少電晶體雜訊。又，具有感測器像素12之第1基板10與具有讀出電路22之第2基板20藉由設置於層間絕緣膜51內之貫通配線54而相互電性連接。藉此，與藉由焊墊電極彼此之接合或貫通半導體基板之貫通配線(例如TSV(Thorough Si Via，矽穿孔))將第1基板10與第2基板20相互電性連接之情形相比，可使晶片尺寸進一步小型化。又，可藉由每個像素之面積之進一步之微細化而使解像度更高。又，於設為與先前相同之晶片尺寸之情形時，可擴大感測器像素12之形成區域。又，於本實施形態中，讀出電路22及邏輯電路32形成於互不相同之基板(第2基板20及第3基板30)。藉此，與將讀出電路22及邏輯電路32形成於同一基板之情形相比，可擴大讀出電路22及邏輯電路32之面積。又，讀出電路22及邏輯電路32之面積不受元件分離部43限制，因此，可使雜訊特性提高。又，於本實施形態中，第2基板20及第3基板30藉由焊墊電極58、64彼此之接合而相互電性連接。此處，由於讀出電路22形成於第2基板20，且邏輯電路32形成於第3基板30，故而用以將第2基板20與第3基板30相互電性連接之構造與用以將第1基板10與第2基板20相互電性連接之構造相比，能夠以更自由之佈局形成用於配置或連接之接點之數量等。因此，可對第2基板20與第3基板30之電性連接使用焊墊電極58、64彼此之接合。如此，於本實施形態中，根據基板之積體度進行基板彼此之電性連接。藉此，不會因將基板彼此電性連接之構造而導致晶片尺寸變大或阻礙每個像素之面積之微細化。其結果，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。
又，於本實施形態中，具有光電二極體PD、傳輸電晶體TR及浮動擴散部FD之感測器像素12形成於第1基板10，具有重設電晶體RST、放大電晶體AMP及選擇電晶體SEL之讀出電路22形成於第2基板20。藉此，與將感測器像素12及讀出電路22形成於同一基板之情形相比，可擴大感測器像素12及讀出電路22之面積。其結果，即便於對第2基板20與第3基板30之電性連接使用焊墊電極58、64彼此之接合之情形時，亦不會發生晶片尺寸變大或阻礙每個像素之面積之微細化之情況。其結果，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。具體而言，藉由設置於第1基板10之電晶體變少，尤其可擴大感測器像素12之光電二極體PD之面積。藉此，可使光電轉換中之飽和信號電荷量增加而提高光電轉換效率。於第2基板20中，可確保讀出電路22中之各電晶體之佈局之自由度。又，由於可擴大各電晶體之面積，故而尤其藉由擴大放大電晶體AMP之面積，而可減少影響像素信號之雜訊。即便於對第2基板20與第3基板30之電性連接使用焊墊電極58、64彼此之接合之情形時，亦不會發生晶片尺寸變大或阻礙每個像素之面積之微細化之情況。其結果，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。
又，於本實施形態中，第2基板20係使半導體基板21之背面朝向半導體基板11之正面側而貼合於第1基板10，第3基板30係使半導體基板31之正面側朝向半導體基板21之正面側而貼合於第2基板20。藉此，藉由對第1基板10與第2基板20之電性連接使用貫通配線54，並對第2基板20與第3基板30之電性連接使用焊墊電極58、64彼此之接合，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。
又，於本實施形態中，貫通配線54之截面面積小於焊墊電極58、64彼此之接合部位之截面面積。藉此，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。
又，於本實施形態之邏輯電路32中，於與源極電極及汲極電極相接之雜質擴散區域之表面形成有包含CoSi2 或NiSi等使用自對準矽化物(Self Aligned Silicide)製程所形成之矽化物之低電阻區域。包含矽化物之低電阻區域係由半導體基板之材料與金屬之化合物形成。此處，邏輯電路32設置於第3基板30。因此，可藉由與形成感測器像素12或讀出電路22之製程不同之製程形成邏輯電路32。其結果，形成感測器像素12或讀出電路22時，可使用熱氧化等高溫製程。又，邏輯電路32亦可使用作為耐熱性較低之材料之矽化物。因此，於邏輯電路32之與源極電極及汲極電極相接之雜質擴散區域之表面設置有包含矽化物之低電阻區域之情形時，可降低接觸電阻，其結果，可使邏輯電路32中之運算速度高速化。
又，於本實施形態中，於第1基板10設置有將各感測器像素12分離之元件分離部43。但，於本實施形態中，具有光電二極體PD、傳輸電晶體TR及浮動擴散部FD之感測器像素12形成於第1基板10，具有重設電晶體RST、放大電晶體AMP及選擇電晶體SEL之讀出電路22形成於第2基板20。藉此，即便於因每個像素之面積之微細化而由元件分離部43包圍之面積變小之情形時，亦可擴大感測器像素12及讀出電路22之面積。其結果，即便於使用元件分離部43之情形時，亦不會發生晶片尺寸變大或阻礙每個像素之面積之微細化之情況。因此，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。
又，於本實施形態中，元件分離部43貫通半導體基板11。藉此，即便於因每個像素之面積之微細化而感測器像素12彼此之距離接近之情形時，亦可抑制鄰接之感測器像素12間之信號串擾，從而可抑制再生圖像上之解像度降低或因混色引起之畫質劣化。
又，於本實施形態中，包括第1基板10及第2基板20之積層體針對每個感測器像素12具有3個貫通配線54、47、48。貫通配線54電性連接於傳輸電晶體TR之閘極(傳輸閘極TG)，貫通配線47電性連接於半導體基板11之p井層42，貫通配線48電性連接於浮動擴散部FD。即，貫通配線54、47、48之數量多於第1基板10中包含之感測器像素12之數量。但，於本實施形態中，對第1基板10與第2基板20之電性連接使用截面面積較小之貫通配線54。藉此，可使晶片尺寸進一步小型化，又，可使第1基板10中之每個像素之面積進一步微細化。其結果，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。
＜2.變化例＞
以下，對上述實施形態之攝像裝置1之變化例進行說明。再者，於以下之變化例中，對與上述實施形態共通之構成附加相同之符號。
[變化例A]
圖17係表示上述實施形態之攝像裝置1之垂直方向之剖面構成之一變化例者。於圖17中表示圖7所記載之剖面構成之一變化例。於本變化例中，傳輸電晶體TR具有平面型之傳輸閘極TG。因此，傳輸閘極TG不貫通井層42而僅形成於半導體基板11之正面。即便於對傳輸電晶體TR使用平面型之傳輸閘極TG之情形時，攝像裝置1亦具有與上述實施形態相同之效果。
[變化例B]
圖18、圖19係表示上述實施形態及其變化例之攝像裝置1之垂直方向之剖面構成之一變化例者。於圖18表示圖7所記載之剖面構成之一變化例。於圖19中表示圖17所記載之剖面構成之一變化例。於本變化例中，作為將第2基板20與第3基板30電性連接之構造，使用貫通半導體基板31之貫通配線65而代替焊墊電極58、64彼此之接合。即，第3基板30具有用於第2基板20與第3基板30之電性連接之貫通配線65，第2基板20及第3基板30藉由貫通配線65而相互電性連接。即，傳輸電晶體TR之閘極(傳輸閘極TG)經由貫通配線54、焊墊電極58、及貫通配線65而電性連接於邏輯電路32。此處，貫通配線65之總數少於第1基板10中包含之感測器像素12之總數。貫通配線65相當於本發明之「第2貫通配線」之一具體例。
貫通配線65例如包括所謂之TSV(Thorough Si Via)。貫通配線54之寬度D1較貫通配線65之寬度D3窄。即，貫通配線54之截面面積小於貫通配線65之截面面積。藉此，貫通配線54不會妨礙第1基板10中之每個像素之面積之微細化。又，由於讀出電路22形成於第2基板20，且邏輯電路32形成於第3基板30，故而用以將第2基板20與第3基板30相互電性連接之構造與用以將第1基板10與第2基板20相互電性連接之構造相比，能夠以更自由之佈局形成用於配置或連接之接點之數量等。藉此，即便於使用貫通配線65作為用以將第2基板20與第3基板30相互電性連接之構造之情形時，亦不會發生晶片尺寸變大或阻礙每個像素之面積之微細化之情況。其結果，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。
[變化例C]
圖20係表示上述實施形態之攝像裝置1之垂直方向之剖面構成之一變化例者。於本變化例中，第2基板20與第3基板30之電性連接係於與第1基板10中之周邊區域14對向之區域進行。周邊區域14相當於第1基板10之邊框區域，且設置於像素區域13之周緣。於本變化例中，第2基板20於與周邊區域14對向之區域具有複數個焊墊電極58，第3基板30於與周邊區域14對向之區域具有複數個焊墊電極64。第2基板20及第3基板30係藉由設置於與周邊區域14對向之區域之焊墊電極58、64彼此之接合而相互電性連接。
如此，於本變化例中，第2基板20及第3基板30藉由設置於與周邊區域14對向之區域之焊墊電極58、64彼此之接合而相互電性連接。藉此，與於與像素區域13對向之區域將焊墊電極58、64彼此接合之情形相比，可減少阻礙每個像素之面積之微細化之虞。因此，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。
[變化例D]
圖21、圖22係表示上述變化例C之攝像裝置1之垂直方向之剖面構成之一變化例者。於本變化例中，第2基板20與第3基板30之電性連接於與周邊區域14對向之區域進行。
於本變化例中，攝像裝置1例如如圖21所示，於與周邊區域14對向之區域具備貫通配線66。貫通配線66將第2基板20與第3基板30相互電性連接。貫通配線66於半導體基板11、21之法線方向上延伸，貫通第1基板10及第2基板20，並且到達至第3基板30之配線層62內。貫通配線66將第2基板20之配線層56內之配線與第3基板30之配線層62內之配線相互電性連接。
於本變化例中，攝像裝置1例如亦可如圖22所示，於與周邊區域14對向之區域具備貫通配線67、68與連接配線69。包括貫通配線67、68及連接配線69之配線將第2基板20與第3基板30相互電性連接。貫通配線67於半導體基板11、21之法線方向上延伸，貫通第1基板10及第2基板20，並且到達至第3基板30之配線層62內。貫通配線68於半導體基板11、21之法線方向上延伸，貫通第1基板10，並且到達至第2基板20之配線層56內。連接配線69係與半導體基板11之背面相接地設置，且與貫通配線67及貫通配線68相接地設置。貫通配線67、68經由連接配線69而將第2基板20之配線層56內之配線與第3基板30之配線層62內之配線相互電性連接。
如此，於本變化例中，第2基板20及第3基板30藉由設置於與周邊區域14對向之區域之貫通配線66、或包括貫通配線67、68及連接配線69之配線而相互電性連接。藉此，與於與像素區域13對向之區域將第2基板20與第3基板30相互電性連接之情形相比，可減少阻礙每個像素之面積之微細化之虞。因此，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。
[變化例E]
圖23、圖24係表示上述實施形態之攝像裝置1之水平方向之剖面構成之一變化例者。圖23、圖24之上側之圖係圖7之剖面Sec1處之剖面構成之一變化例，圖23之下側之圖係圖7之剖面Sec2之剖面構成之一變化例。再者，於圖23、圖24之上側之剖視圖中，使表示圖7之半導體基板11之正面構成之一變化例之圖重合於表示圖7之剖面Sec1處之剖面構成之一變化例之圖，並且省略絕緣層46。又，於圖23、圖24之下側之剖視圖中，使表示半導體基板21之正面構成之一變化例之圖重合於表示圖7之剖面Sec2之剖面構成之一變化例之圖。
如圖23、圖24所示，複數個貫通配線54、複數個貫通配線48及複數個貫通配線47(圖中之配置成矩陣狀之複數個點)係於第1基板10之面內於第1方向V1(圖23、圖24之左右方向)上呈帶狀排列而配置。再者，於圖23、圖24中，例示出複數個貫通配線54、複數個貫通配線48及複數個貫通配線47於第1方向V1上排列配置成兩行之情形。於共有讀出電路22之4個感測器像素12中，4個浮動擴散部FD例如介隔元件分離部43相互接近地配置。於共有讀出電路22之4個感測器像素12中，4個傳輸閘極TG(TG1、TG2、TG3、TG4)係以包圍4個浮動擴散部FD之方式配置，例如藉由4個傳輸閘極TG而成為呈圓環形狀之形狀。
絕緣層53包括於第1方向V1上延伸之複數個區塊。半導體基板21包括複數個島狀之區塊21A，該等複數個島狀之區塊21A於第1方向V1上延伸，並且介隔絕緣層53於與第1方向V1正交之第2方向V2上排列配置。於各區塊21A，例如設置有重設電晶體RST、放大電晶體AMP及選擇電晶體SEL。由4個感測器像素12共有之1個讀出電路22例如並非與4個感測器像素12正對地配置，而是於第2方向V2上偏移地配置。
於圖23中，由4個感測器像素12共有之1個讀出電路22包括位於第2基板20中將與4個感測器像素12對向之區域於第2方向V2上偏移後之區域內的重設電晶體RST、放大電晶體AMP及選擇電晶體SEL。由4個感測器像素12共有之1個讀出電路22例如包括1個區塊21A內之放大電晶體AMP、重設電晶體RST及選擇電晶體SEL。
於圖24中，由4個感測器像素12共有之1個讀出電路22包括位於第2基板20中將與4個感測器像素12對向之區域於第2方向V2上偏移後之區域內的重設電晶體RST、放大電晶體AMP、選擇電晶體SEL及FD傳輸電晶體FDG。由4個感測器像素12共有之1個讀出電路22例如包括1個區塊21A內之放大電晶體AMP、重設電晶體RST、選擇電晶體SEL及FD傳輸電晶體FDG。
於本變化例中，由4個感測器像素12共有之1個讀出電路22例如並非與4個感測器像素12正對地配置，而是自與4個感測器像素12正對之位置於第2方向V2上偏移地配置。於如此構成之情形時，可縮短配線25，或者亦可省略配線25而於共通之雜質區域構成放大電晶體AMP之源極與選擇電晶體SEL之汲極。其結果，可使讀出電路22之尺寸變小或使讀出電路22內之其他部位之尺寸變大。
圖25、圖26、圖27係表示圖24所記載之攝像裝置1之水平面內之配線佈局之一例者。於圖25～圖27中，例示出由4個感測器像素12共有之1個讀出電路22設置於將與4個感測器像素12對向之區域於第2方向V2上偏移後之區域內的情形。圖25～圖27所記載之配線例如於配線層56中設置於互不相同之層內。
相互鄰接之4個貫通配線54例如如圖25所示，與連接配線55電性連接。相互鄰接之4個貫通配線54例如進而如圖25所示，經由連接配線55及連接部59而電性連接於絕緣層53之相鄰下方之區塊21A中包含之放大電晶體AMP之閘極、及絕緣層53之相鄰下方之區塊21A中包含之FD傳輸電晶體FDG之源極。
例如如圖26所示，於與各區塊21A對向之區域配置有配線SELG、配線Vout、配線RSTG、配線FDG及電源線VSS。又，例如如圖26所示，於與各絕緣層53對向之區域配置有配線TRG1、TRG2、TRG3、TRG4。
進而，例如如圖27所示，設置有與電源線VDD電性連接之電源線VDDx。電源線VDDx係於與沿第1方向V1延伸之電源線VDD正交之第2方向V2上延伸。又，例如如圖27所示，設置有與電源線VSS電性連接之電源線VSSx。電源線VSSx係於與沿第1方向V1延伸之電源線VSS正交之第2方向V2上延伸。
又，例如如圖27所示，設置有與配線VOUT1電性連接之配線VOUT1x。配線VOUT1x係於與沿第1方向V1延伸之配線VOUT1正交之第2方向V2上延伸。又，例如如圖27所示，設置有與配線VOUT2電性連接之配線VOUT2x。配線VOUT2x係於與沿第1方向V1延伸之配線VOUT2正交之第2方向V2上延伸。又，例如如圖27所示，設置有與配線VOUT3電性連接之配線VOUT3x。配線VOUT3x係於與沿第1方向V1延伸之配線VOUT3正交之第2方向V2上延伸。又，例如如圖27所示，設置有與配線VOUT4電性連接之配線VOUT4x。配線VOUT4x係於與沿第1方向V1延伸之配線VOUT4正交之第2方向V2上延伸。
於本變化例中，於配線層56內設置有電源線VDDx、VSSx、配線VOUT1x～VOUT4x。藉此，可靈活地設定配線之引出方向。
[變化例F]
圖28係表示上述實施形態之攝像裝置1之水平方向之剖面構成之一變化例者。於圖28中表示圖10之剖面構成之一變化例。
於本變化例中，半導體基板21包括介隔絕緣層53於第1方向V1及第2方向V2上排列配置之複數個島狀之區塊21A。於各區塊21A，例如設置有一組重設電晶體RST、放大電晶體AMP及選擇電晶體SEL。於如此構成之情形時，可藉由絕緣層53抑制相互鄰接之讀出電路22彼此之串擾，從而可抑制再生圖像上之解像度降低或因混色引起之畫質劣化。
[變化例G]
圖29係表示上述實施形態之攝像裝置1之水平方向之剖面構成之一變化例者。於圖29中表示圖28之剖面構成之一變化例。
於本變化例中，由4個感測器像素12共有之1個讀出電路22例如並非與4個感測器像素12正對地配置，而是於第1方向V1上偏移地配置。於本變化例中，進而，與變化例F同樣地，半導體基板21包括介隔絕緣層53於第1方向V1及第2方向V2上排列配置之複數個島狀之區塊21A。於各區塊21A，例如設置有一組重設電晶體RST、放大電晶體AMP及選擇電晶體SEL。於本變化例中，進而，亦於第2方向V2上排列有複數個貫通配線47及複數個貫通配線54。具體而言，於共有某讀出電路22之4個貫通配線54與共有與該讀出電路22於第2方向V2上鄰接之另一讀出電路22之4個貫通配線54之間配置有複數個貫通配線47。於如此構成之情形時，可藉由絕緣層53及貫通配線47抑制相互鄰接之讀出電路22彼此之串擾，從而可抑制再生圖像上之解像度降低或因混色引起之畫質劣化。
[變化例H]
圖30係表示上述實施形態及其變化例之攝像裝置1之垂直方向之剖面構成之一變化例者。於圖30中，放大表示圖7、圖17～圖24、圖28、圖29中之第1基板10及第2基板20之連接部位之剖面構成之一變化例。
於本變化例中，傳輸閘極TG未連接於貫通配線48，而電性連接於設置於層間絕緣膜51(具體而言，絕緣層46)內且於與第1基板10之表面平行之方向上延伸的閘極配線49。即，於本變化例中，第1基板10具有設置於層間絕緣膜51(具體而言，絕緣層46)內之閘極配線49。閘極配線49例如於包括第1基板10及第2基板20之積層體中，經由設置於與像素區域13不對向之區域(邊框區域)之貫通配線而電性連接於邏輯電路32。即，傳輸電晶體TR之閘極(傳輸閘極TG)經由閘極配線49而電性連接於邏輯電路32。藉此，無須設置貫通配線48，因此，與設置貫通配線48之情形相比，可使讀出電路22之面積更大。
閘極配線49例如亦可由耐熱性較高之金屬材料形成。作為耐熱性較高之金屬材料，例如可列舉W(鎢)或Ru(釕)等。於閘極配線49由耐熱性較高之金屬材料形成之情形時，例如，可於將半導體基板21貼合於第1基板10之後，形成讀出電路22時，使用熱氧化膜作為閘極絕緣膜。
圖31係表示本變化例之攝像裝置1之水平方向之剖面構成之一變化例者。於圖31中表示具備圖30之剖面構成之攝像裝置之剖面構成之一例。各閘極配線49例如於與第1方向V1平行之方向上延伸。此時，各閘極配線49例如配置於與半導體基板21之各區塊21A對向之部位。
於本變化例中，省略貫通配線48，且於設置於層間絕緣膜51(具體而言，絕緣層46)內且於與第1基板10之表面平行之方向上延伸的閘極配線49電性連接有傳輸閘極TG。藉此，複數個閘極配線49配置於連接於互不相同之讀出電路22並且於第2方向V2上相互鄰接之2個貫通配線54之間。其結果，可藉由複數個閘極配線49降低連接於互不相同之讀出電路22並且於第2方向V2上相互鄰接之2個貫通配線54之間所產生的電力線密度。其結果，可抑制鄰接之感測器像素12間之信號串擾，從而可抑制再生圖像上之解像度降低或因混色引起之畫質劣化。
[變化例I]
圖32係表示上述變化例H之攝像裝置1之垂直方向之剖面構成之一變化例者。於圖32中表示圖30之剖面構成之一變化例。
於本變化例中，傳輸閘極TG電性連接於設置於層間絕緣膜51(具體而言，絕緣層46)內之閘極配線49。於本變化例中，進而，共有讀出電路22之4個浮動擴散部FD電性連接於設置於層間絕緣膜51(具體而言，絕緣層46)內之連接部71及連接配線72。連接配線72電性連接於貫通配線54。即，於本變化例中，未針對每個感測器像素12設置貫通配線54，而是針對共有讀出電路22(連接配線72)之每4個感測器像素12設置有1個貫通配線54。
圖33、圖34係表示本變化例之攝像裝置1之水平方向之剖面構成之一例者。於圖33、圖34中表示具備圖32之剖面構成之攝像裝置1之剖面構成之一例。
於本變化例中，如上所述，針對共有讀出電路22之每4個浮動擴散部FD設置有1個貫通配線54。於本變化例中，進而，關於貫通配線47，亦進行與貫通配線54同樣之省略化。具體而言，代替相互鄰接之4個貫通配線47，例如如圖35所示，將設置於層間絕緣膜51(具體而言，絕緣層46)內之4個連接部73分別電性連接於各感測器像素12之半導體基板11之p井層42。該等4個連接部73電性連接於設置於層間絕緣膜51(具體而言，絕緣層46)內之連接配線74。連接配線74電性連接於貫通配線47及電源線VSS。即，於本變化例中，未針對每個感測器像素12設置貫通配線47，而是針對共有連接配線74之每4個感測器像素12設置有1個貫通配線47。
共有連接配線74之4個感測器像素12並非與共有讀出電路22(連接配線72)之4個感測器像素12完全一致。此處，方便起見，將藉由使配置成矩陣狀之複數個感測器像素12中之共有1個浮動擴散部FD之4個感測器像素12對應的單位區域於第1方向V1上偏移相當於1個感測器像素12之量所得之區域對應的4個感測器像素12稱為4個感測器像素12A。此時，於本變化例中，第1基板10針對每4個感測器像素12A共有貫通配線47。因此，於本變化例中，針對每4個感測器像素12A設置有1個貫通配線47。
又，方便起見，將於第1方向V1上相互鄰接之2個讀出電路22設為第1讀出電路22A及第2讀出電路22B。共有第1讀出電路22A之4個感測器像素12中鄰接於第2讀出電路22B之2個感測器像素12與共有第2讀出電路22B之4個感測器像素12中鄰接於第1讀出電路22A之2個感測器像素12共有1個連接配線74。即，共有連接配線74之4個感測器像素12與共有讀出電路22(連接配線72)之4個感測器像素12係於第1方向V1上偏移相當於1個感測器像素12之量。
藉此，例如如圖34所示，可於沿第1方向V1延伸之絕緣層53中將貫通配線54、47配置成一行。此時，與將貫通配線54、47、48排列成兩行之情形相比，可使絕緣層53之第2方向V2之寬度變窄。進而，相應於絕緣層53之第2方向V2之寬度變窄，可使於第1方向V1上延伸之半導體基板21之各區塊21A之第2方向V2之寬度變寬。於增大半導體基板21之各區塊21A之情形時，各區塊21A內之讀出電路22之尺寸亦能夠增大。其結果，即便於對第2基板20與第3基板30之電性連接使用焊墊電極58、64彼此之接合之情形時，亦不會發生晶片尺寸變大或阻礙每個像素之面積之微細化之情況。其結果，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。
圖36係表示本變化例之攝像裝置1之水平方向之剖面構成之一例者。於圖36中表示圖34之剖面構成之一變化例。於圖36所記載之攝像裝置1中，亦針對共有讀出電路22(連接配線72)之每4個感測器像素12設置有1個貫通配線54，針對共有連接配線74之每4個感測器像素12設置有1個貫通配線47。
藉此，例如如圖36所示，可於絕緣層53中在第1方向V1上延伸之部分將貫通配線54、47配置成一行。此時，與將貫通配線54、47、48排列成兩行之情形相比，可使絕緣層53中於第1方向V1上延伸之部分之第2方向V2之寬度變窄。進而，相應於絕緣層53中於第1方向V1上延伸之部分之第2方向V2之寬度變窄，可使半導體基板21之各區塊21A之第2方向V2之寬度變寬。於增大半導體基板21之各區塊21A之情形時，各區塊21A內之讀出電路22之尺寸亦能夠增大。其結果，即便於對第2基板20與第3基板30之電性連接使用焊墊電極58、64彼此之接合之情形時，亦不會發生晶片尺寸變大或阻礙每個像素之面積之微細化之情況。其結果，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。
圖37、圖38係表示本變化例之攝像裝置1之水平方向之剖面構成之一例者。於圖37、圖38中表示具備圖32之剖面構成之攝像裝置1之水平方向之剖面構成之一例且圖33、圖34之剖面構成之一變化例。
於本變化例中，如上所述，針對共有讀出電路22之每4個浮動擴散部FD設置有1個貫通配線54。於本變化例中，進而，關於貫通配線47，亦進行與貫通配線54類似之省略化。具體而言，代替相互鄰接之2個貫通配線47，例如如圖39所示，將設置於層間絕緣膜51(具體而言，絕緣層46)內之2個連接部73分別電性連接於各感測器像素12之半導體基板11之p井層42。該等2個連接部73電性連接於設置於層間絕緣膜51(具體而言，絕緣層46)內之連接配線74。連接配線74電性連接於貫通配線47及電源線VSS。即，於本變化例中，未針對每個感測器像素12設置貫通配線47，而是針對共有連接配線74之每2個感測器像素12設置有1個貫通配線47。
藉此，例如如圖38所示，可於絕緣層53中在第1方向V1上延伸之部分將貫通配線54、47配置成一行。進而，例如如圖38所示，可於絕緣層53中在第2方向V2上延伸之部分亦將貫通配線54、47配置成一行。此時，與將貫通配線54、47、48排列成兩行之情形相比，可使絕緣層53中於第1方向V1上延伸之部分之第2方向V2之寬度變窄，且可使絕緣層53中於第2方向V2上延伸之部分之第1方向V1之寬度變窄。進而，相應於絕緣層53中於第1方向V1上延伸之部分之第2方向V2之寬度變窄，可使半導體基板21之各區塊21A之第2方向V2之寬度變寬，相應於絕緣層53中於第2方向V2上延伸之部分之第1方向V1之寬度變窄，可使半導體基板21之各區塊21A之第1方向V1之寬度變寬。於增大半導體基板21之各區塊21A之情形時，各區塊21A內之讀出電路22之尺寸亦能夠增大。其結果，即便於對第2基板20與第3基板30之電性連接使用焊墊電極58、64彼此之接合之情形時，亦不會發生晶片尺寸變大或阻礙每個像素之面積之微細化之情況。其結果，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。
[變化例J]
圖40A～圖40F係表示上述實施形態及其變化例之攝像裝置1之製造過程之一變化例者。
首先，於半導體基板21形成包含放大電晶體AMP等之讀出電路22(圖40A)。繼而，於半導體基板21之正面中之特定部位形成凹部，以填埋該凹部之方式形成絕緣層53(圖40A)。繼而，於半導體基板21上形成絕緣層52(圖40A)。以此方式形成基板110。繼而，以與絕緣層52相接之方式，將支持基板120貼合於基板110(圖40B)。繼而，藉由對半導體基板21之背面進行研磨而使半導體基板21之厚度變薄(圖40C)。此時，將半導體基板21之背面研磨至到達半導體基板21之凹部為止。其後，於研磨面形成接合層130(圖40D)。
繼而，使接合層130朝向第1基板10之半導體基板11之正面側而將基板110貼合於第1基板10(圖40E)。繼而，於將基板110貼合於第1基板10之狀態下，將支持基板120自基板110剝離(圖40F)。其後，實施上述圖16D～圖16F所記載之步驟(procedure)。以此方式，亦能夠製造攝像裝置1。
如此，於本變化例中，於半導體基板21形成包含放大電晶體AMP等之讀出電路22之後，將半導體基板21貼合於第1基板10。即便於如此構成之情形時，亦能夠實現上述實施形態及其變化例之攝像裝置1之構成。
[變化例K]
圖41係表示上述實施形態及其變化例之攝像裝置1之水平方向之剖面構成之一例者。於圖41中表示圖10之剖面構成之一變化例。
於本變化例中，第1基板10針對每個感測器像素12具有光電二極體PD及傳輸電晶體TR，且針對每4個感測器像素12共有浮動擴散部FD。因此，於本變化例中，針對每4個感測器像素12設置有1個貫通配線54。
方便起見，將藉由使配置成矩陣狀之複數個感測器像素12中之共有1個浮動擴散部FD之4個感測器像素12對應的單位區域於第1方向V1上偏移相當於1個感測器像素12之量所獲得之區域對應的4個感測器像素12稱為4個感測器像素12A。此時，於本變化例中，第1基板10針對每4個感測器像素12A共有貫通配線47。因此，於本變化例中，針對每4個感測器像素12A設置有1個貫通配線47。
於本變化例中，第1基板10具有將光電二極體PD及傳輸電晶體TR針對每個感測器像素12分離之元件分離部43。元件分離部43於自半導體基板11之法線方向觀察時，不完全包圍感測器像素12，而於浮動擴散部FD(貫通配線54)之附近與貫通配線47之附近具有間隙(未形成區域)。而且，藉由該間隙，可使4個感測器像素12共有1個貫通配線54或使4個感測器像素12A共有1個貫通配線47。於本變化例中，第2基板20針對共有浮動擴散部FD之每4個感測器像素12具有讀出電路22。
圖42係表示本變化例之攝像裝置1之水平方向之剖面構成之一例者。於圖42中表示圖28之剖面構成之一變化例。於本變化例中，第1基板10針對每個感測器像素12具有光電二極體PD及傳輸電晶體TR，且針對每4個感測器像素12共有浮動擴散部FD。進而，第1基板10具有將光電二極體PD及傳輸電晶體TR針對每個感測器像素12分離之元件分離部43。
圖43係表示本變化例之攝像裝置1之水平方向之剖面構成之一例者。於圖43中表示圖29之剖面構成之一變化例。於本變化例中，第1基板10針對每個感測器像素12具有光電二極體PD及傳輸電晶體TR，且針對每4個感測器像素12共有浮動擴散部FD。進而，第1基板10具有將光電二極體PD及傳輸電晶體TR針對每個感測器像素12分離之元件分離部43。
[變化例L]
圖44係表示上述實施形態及其變化例之攝像裝置1之垂直方向之剖面構成之一例者。於圖44中表示上述實施形態及其變化例之攝像裝置1中之第1基板10及第2基板20之連接部位之放大圖。
連接於互不相同之讀出電路22並且相互鄰接之2個感測器像素12中，於一感測器像素12之浮動擴散部FD與另一感測器像素12之浮動擴散部FD之間隙設置有2個傳輸閘極TG。此時，將各傳輸閘極TG之厚度設為t1，將一感測器像素12之浮動擴散部FD與另一感測器像素12之浮動擴散部FD之間隙中的絕緣層46之厚度設為t2，t1與t2之關係較佳為滿足t2＞t1＞t2/3.5。
藉此，可降低連接於互不相同之讀出電路22並且相互鄰接之2個貫通配線54之間所產生的電力線密度。其結果，可抑制鄰接之感測器像素12間之信號串擾，從而可抑制再生圖像上之解像度降低或因混色引起之畫質劣化。
於圖44所記載之層間絕緣膜51中，絕緣層53亦可由相對介電常數較絕緣層46、52之相對介電常數小之材料形成。此時，亦可為絕緣層53例如由SiOC(相對介電常數2.9左右)形成，絕緣層46、52由SiO2 (相對介電常數4.1左右)形成。又，於圖44所記載之層間絕緣膜51中，絕緣層53、52亦可由相對介電常數較絕緣層46之相對介電常數小之材料形成。此時，亦可為絕緣層53、52例如由SiOC(相對介電常數2.9左右)形成，絕緣層46由SiO2 (相對介電常數4.1左右)形成。又，於圖44所記載之層間絕緣膜51中，絕緣層46、53亦可由相對介電常數較絕緣層52之相對介電常數小之材料形成。此時，亦可為絕緣層46、53例如由SiOC(相對介電常數2.9左右)形成，絕緣層52由SiO2 (相對介電常數4.1左右)形成。又，於圖44所記載之層間絕緣膜51中，絕緣層46亦可由相對介電常數較絕緣層52、53之相對介電常數小之材料形成。此時，亦可為絕緣層46例如由SiOC(相對介電常數2.9左右)形成，絕緣層52、53由SiO2 (相對介電常數4.1左右)形成。又，於圖44所記載之層間絕緣膜51中，絕緣層46、52、53亦可由相對介電常數較低之材料形成。此時，絕緣層46、52、53例如亦可由SiOC(相對介電常數2.9左右)形成。又，於圖44所記載之層間絕緣膜51中，絕緣層52亦可由相對介電常數較絕緣層46、52之相對介電常數小之材料形成。此時，亦可為絕緣層52例如由SiOC(相對介電常數2.9左右)形成，絕緣層46、52由SiO2 (相對介電常數4.1左右)形成。
於如此構成之情形時，可降低連接於互不相同之讀出電路22並且相互鄰接之2個貫通配線54之間所產生的電容。其結果，可抑制鄰接之感測器像素12間之信號串擾，從而可抑制再生圖像上之解像度降低或因混色引起之畫質劣化。
於本變化例中，以覆蓋貫通配線54之側面之方式設置之絕緣層53例如亦可包含相對介電常數較絕緣層46及絕緣層52之相對介電常數小之材料。絕緣層46及絕緣層52例如由SiO2 (相對介電常數4.1左右)形成。絕緣層46及絕緣層52例如亦可由包含TEOS(Tetraethylorthosilicate，正矽酸乙酯)、NSG(nondoped silicate glass，無摻雜矽酸鹽玻璃)、HDP(High Density Plasma，高密度電漿)、BSG(Boro Silicate Glass，硼矽酸玻璃)、PSG(Phospho Silicate Glass，磷矽玻璃)、BPSG(Boro Phospho Silicate Glass，硼磷矽玻璃)等之氧化矽膜形成。絕緣層53例如由SiOC(相對介電常數2.9左右)形成。於如此構成之情形時，可降低連接於互不相同之讀出電路22並且相互鄰接之2個貫通配線54之間所產生的電容。其結果，可使轉換效率提高。
於本變化例中，絕緣層46亦可包括至少2個絕緣層之積層體。絕緣層46例如亦可如圖45所示，包括與半導體基板11相接之絕緣層46A、及與絕緣層46A及半導體基板21相接之絕緣層46B。此處，絕緣層46A係絕緣層46之最上層，例如包含相對介電常數較層間絕緣膜51之其他部位之相對介電常數大之材料。此時，絕緣層46A例如亦可由SiN(相對介電常數7.0左右)形成。絕緣層46B及絕緣層52例如亦可由SiO2 (相對介電常數4.1左右)形成。絕緣層46B及絕緣層52例如亦可由包含TEOS、NSG、HDP、BSG、PSG、BPSG等之氧化矽膜形成。絕緣層53例如亦可由SiOC(相對介電常數2.9左右)形成。
又，於圖45所記載之層間絕緣膜51中，亦可為絕緣層53例如由SiOC(相對介電常數2.9左右)形成，絕緣層46B、52由SiO2 (相對介電常數4.1左右)形成。又，於圖45所記載之層間絕緣膜51中，亦可為絕緣層53、52例如由SiOC(相對介電常數2.9左右)形成，絕緣層46B由SiO2 (相對介電常數4.1左右)形成。又，於圖45所記載之層間絕緣膜51中，絕緣層46B、53亦可由相對介電常數較絕緣層52之相對介電常數小之材料形成。此時，亦可為絕緣層46B、53例如由SiOC(相對介電常數2.9左右)形成，絕緣層52由SiO2 (相對介電常數4.1左右)形成。又，於圖45所記載之層間絕緣膜51中，絕緣層46B亦可由相對介電常數較絕緣層52、53之相對介電常數小之材料形成。此時，亦可為絕緣層46B例如由SiOC(相對介電常數2.9左右)形成，絕緣層52、53由SiO2 (相對介電常數4.1左右)形成。又，於圖45所記載之層間絕緣膜51中，絕緣層46B、52、53亦可由相對介電常數較低之材料形成。此時，絕緣層46B、52、53例如亦可由SiOC(相對介電常數2.9左右)形成。
於如此構成之情形時，可降低連接於互不相同之讀出電路22並且相互鄰接之2個貫通配線54之間所產生的電容。其結果，可抑制鄰接之感測器像素12間之信號串擾，從而可抑制再生圖像上之解像度降低或因混色引起之畫質劣化。
再者，根據情形，絕緣層46B、52、53亦可由共通之材料形成。此時，絕緣層46B、52、53例如亦可由SiO2 (相對介電常數4.1左右)形成。
[變化例M]
圖46、圖47係表示上述實施形態及其變化例之攝像裝置1中之感測器像素12及讀出電路22之一變化例者。於圖46中表示圖2所記載之感測器像素12及讀出電路22之一變化例。於圖47中表示圖3所記載之感測器像素12及讀出電路22之一變化例。於本變化例中，第2基板20針對每2個感測器像素12具有讀出電路22。即便於設為此種構成之情形時，攝像裝置1亦具有上述實施形態及其變化例所記載之效果。
[變化例N]
圖48、圖49係表示上述實施形態及其變化例之攝像裝置1中之感測器像素12及讀出電路22之一變化例者。於圖48中表示圖2所記載之感測器像素12及讀出電路22之一變化例。於圖49中表示圖3所記載之感測器像素12及讀出電路22之一變化例。於本變化例中，第2基板20針對每1個感測器像素12具有讀出電路22。即便於設為此種構成之情形時，攝像裝置1亦具有上述實施形態及其變化例所記載之效果。
再者，於上述實施形態及其變化例之攝像裝置1中，第2基板20亦可針對每3個感測器像素12具有讀出電路22。又，於上述實施形態及其變化例之攝像裝置1中，第2基板20亦可針對每8個感測器像素12具有讀出電路22。又，於上述實施形態及其變化例之攝像裝置1中，第2基板20亦可針對每5個以上之感測器像素12具有讀出電路22。即便於設為該等構成之類之構成之情形時，攝像裝置1亦具有上述實施形態及其變化例所記載之效果。
[變化例O]
圖50係表示上述實施形態及其變化例之攝像裝置1之局部之剖面構成例者。於本變化例中，第1基板10內之電晶體(例如傳輸電晶體TR)與第2基板20內之電晶體(例如放大電晶體AMP)以互不相同之設計條件形成。具體而言，第1基板10內之電晶體之閘極絕緣膜81之膜厚與第2基板20內之電晶體之閘極絕緣膜83之膜厚互不相同。又，第1基板10內之電晶體之側壁寬度與第2基板20內之電晶體之側壁寬度互不相同。又，第1基板10內之電晶體之源極/汲極濃度(例如浮動擴散部FD濃度)與第2基板20內之電晶體之源極/汲極濃度互不相同。又，第1基板10內之被覆電晶體之層82之膜厚與第2基板20內之被覆電晶體之層84之膜厚互不相同。
即，於本變化例中，可於感測器像素12內之電晶體與讀出電路22內之電晶體使設計條件互不相同。藉此，可設定適於感測器像素12內之電晶體之設計條件，進而，可設定適於讀出電路22內之電晶體之設計條件。
[變化例P]
圖51係表示上述實施形態及其變化例之攝像裝置1之電路構成之一例者。本變化例之攝像裝置1係搭載行並行ADC(Analog-to-Digital Converter，類比-數位轉換電路)之CMOS影像感測器。
如圖51所示，本變化例之攝像裝置1成為如下構成，即，除了具有由包含光電轉換元件之複數個感測器像素12二維配置成矩陣狀(matrix-like)而成的像素區域13以外，還具有垂直驅動電路33、行信號處理電路34、參考電壓供給部38、水平驅動電路35、水平輸出線37及系統控制電路36。
於該系統構成中，系統控制電路36基於主時鐘MCK，產生成為垂直驅動電路33、行信號處理電路34、參考電壓供給部38及水平驅動電路35等之動作之基準之時鐘信號或控制信號等，並賦予至垂直驅動電路33、行信號處理電路34、參考電壓供給部38及水平驅動電路35等。
又，垂直驅動電路33與像素區域13之各感測器像素12一併形成於第1基板10，進而，亦形成於形成有讀出電路22之第2基板20。行信號處理電路34、參考電壓供給部38、水平驅動電路35、水平輸出線37及系統控制電路36形成於第3基板30。
作為感測器像素12，此處省略圖示，例如，可使用除了光電二極體PD以外還具有將利用光電二極體PD進行光電轉換所獲得之電荷傳輸至浮動擴散部FD之傳輸電晶體TR的構成者。又，作為讀出電路22，此處省略圖示，例如，可使用具有控制浮動擴散部FD之電位之重設電晶體RST、輸出與浮動擴散部FD之電位對應之信號之放大電晶體AMP、及用以進行像素選擇之選擇電晶體SEL的3電晶體構成者。
於像素區域13，二維配置感測器像素12，並且針對該m列n行之像素配置於每列配線有像素驅動線23，於每行配線有垂直信號線24。複數條像素驅動線23之各一端連接於垂直驅動電路33之與各列對應之各輸出端。垂直驅動電路33包括移位暫存器等，經由複數條像素驅動線23進行像素區域13之列位址或列掃描之控制。
行信號處理電路34例如具有針對像素區域13之每一像素行、即每一垂直信號線24設置之ADC(類比-數位轉換電路)34-1～34-m，將自像素區域13之各感測器像素12按行輸出之類比信號轉換為數位信號並輸出。
參考電壓供給部38例如具有DAC(Digital to Analog Converter，數位-類比轉換電路)38A作為產生隨著時間經過而位準呈傾斜狀變化之所謂斜坡(RAMP)波形之參考電壓Vref的構件。再者，作為產生斜坡波形之參考電壓Vref之構件，並不限定於DAC38A。
DAC38A係於自系統控制電路36賦予之控制信號CS1之控制下，基於自該系統控制電路36賦予之時鐘CK產生斜坡波形之參考電壓Vref並供給至行處理部15之ADC34-1～34-m。
再者，ADC34-1～34-m之各者成為如下構成，即，可選擇性地進行讀出感測器像素12之所有資訊之循序掃描方式之通常圖框率模式、及與通常圖框率模式時相比將感測器像素12之曝光時間設定為1/N並將圖框率提高至N倍、例如2倍之高速圖框率模式之各動作模式對應的AD轉換動作。該動作模式之切換係藉由自系統控制電路36賦予之控制信號CS2、CS3之控制而執行。又，對於系統控制電路36，自外部之系統控制器(未圖示)賦予用以切換通常圖框率模式與高速圖框率模式之各動作模式之指示資訊。
ADC34-1～34-m全部成為相同構成，此處，列舉ADC34-m為例進行說明。ADC34-m成為具有比較器34A、作為計數構件之例如遞增/遞減計數器(圖中，記作U/DCNT)34B、傳輸開關34C及記憶體裝置34D的構成。
比較器34A將與自像素區域13之第n行之各感測器像素12輸出之信號對應之垂直信號線24之信號電壓Vx與自參考電壓供給部38供給之斜坡波形之參考電壓Vref進行比較，例如，當參考電壓Vref大於信號電壓Vx時輸出Vco成為“H(High，高)”位準，當參考電壓Vref為信號電壓Vx以下時輸出Vco成為“L(Low，低)”位準。
遞增/遞減計數器34B係非同步計數器，於自系統控制電路36賦予之控制信號CS2之控制下，與DAC18A同時地自系統控制電路36被賦予時鐘CK，藉由與該時鐘CK同步地進行遞減(DOWN)計數或遞增(UP)計數，而計測自利用比較器34A進行之比較動作開始起至比較動作結束為止之比較期間。
具體而言，於通常圖框率模式下，於來自1個感測器像素12之信號之讀出動作中，於第1次讀出動作時藉由進行遞減計數而計測第1次讀出時之比較時間，於第2次讀出動作時藉由進行遞增計數而計測第2次讀出時之比較時間。
另一方面，於高速圖框率模式下，一直保持關於某一列感測器像素12之計數結果，繼而，針對下一列感測器像素12，根據上次之計數結果於第1次讀出動作時進行遞減計數，藉此計測第1次讀出時之比較時間，於第2次讀出動作時藉由進行遞增計數而計測第2次讀出時之比較時間。
傳輸開關34C係於自系統控制電路36賦予之控制信號CS3之控制下，於通常圖框率模式下，於關於某一列感測器像素12之遞增/遞減計數器34B之計數動作完成之時間點成為接通(閉合)狀態而將該遞增/遞減計數器34B之計數結果傳輸至記憶體裝置34D。
另一方面，於例如N＝2之高速圖框率下，於關於某一列感測器像素12之遞增/遞減計數器34B之計數動作完成之時間點仍然保持斷開(打開)狀態，繼而，於關於下一列感測器像素12之遞增/遞減計數器34B之計數動作完成之時間點成為接通狀態而將該遞增/遞減計數器34B之關於垂直2像素部分之計數結果傳輸至記憶體裝置34D。
以此方式，將自像素區域13之各感測器像素12經由垂直信號線24按行供給之類比信號藉由ADC34-1～34-m中之比較器34A及遞增/遞減計數器34B之各動作轉換為N位元之數位信號並儲存於記憶體裝置34D。
水平驅動電路35包括移位暫存器等，進行行信號處理電路34中之ADC34-1～34-m之行位址或行掃描之控制。於該水平驅動電路35之控制下，利用ADC34-1～34-m之各者進行AD轉換所得之N位元之數位信號依次由水平輸出線37讀出，並經由該水平輸出線37以攝像資料之形式輸出。
再者，由於與本發明無直接關聯，故而未特別圖示，但亦可除了上述構成要素以外還設置對經由水平輸出線37輸出之攝像資料實施各種信號處理之電路等。
於上述構成之本變化例之搭載行並行ADC之攝像裝置1中，可將遞增/遞減計數器34B之計數結果經由傳輸開關34C選擇性地傳輸至記憶體裝置34D，因此，可獨立地控制遞增/遞減計數器34B之計數動作與該遞增/遞減計數器34B之計數結果向水平輸出線37之讀出動作。
[變化例Q]
圖52表示將3個基板(第1基板10、第2基板20、第3基板30)積層而構成圖51之攝像裝置之例。於本變化例中，於第1基板10中，於中央部分形成有包含複數個感測器像素12之像素區域13，且於像素區域13之周圍形成有垂直驅動電路33。又，於第2基板20中，於中央部分形成有包含複數個讀出電路22之讀出電路區域15，且於讀出電路區域15之周圍形成有垂直驅動電路33。於第3基板30中，形成有行信號處理電路34、水平驅動電路35、系統控制電路36、水平輸出線37及參考電壓供給部38。藉此，與上述實施形態及其變化例相同，不會發生因將基板彼此電性連接之構造而導致晶片尺寸變大或阻礙每個像素之面積之微細化之情況。其結果，可提供晶片尺寸與目前為止同等且不阻礙每個像素之面積之微細化的3層構造之攝像裝置1。再者，垂直驅動電路33可僅形成於第1基板10，亦可僅形成於第2基板20。
[變化例R]
圖53表示上述實施形態及其變化例之攝像裝置1之剖面構成之一變化例。於上述實施形態及其變化例中，攝像裝置1係將3個基板(第1基板10、第2基板20、第3基板30)積層而構成。但，於上述實施形態及其變化例中，攝像裝置1亦可將2個基板(第1基板10、第2基板20)積層而構成。此時，邏輯電路32例如如圖53所示，分開形成於第1基板10與第2基板20。此處，於邏輯電路32中設置於第1基板10側之電路32A中，設置有具有包含能夠耐受高溫製程之材料(例如，high-k)之高介電常數膜與金屬閘極電極積層而成之閘極構造的電晶體。另一方面，於設置於第2基板20側之電路32B中，於與源極電極及汲極電極相接之雜質擴散區域之表面形成有包含CoSi2 或NiSi等使用自對準矽化物(Self Aligned Silicide)製程所形成之矽化物之低電阻區域26。包含矽化物之低電阻區域係由半導體基板之材料與金屬之化合物形成。藉此，形成感測器像素12時，可使用熱氧化等高溫製程。又，於邏輯電路32中設置於第2基板20側之電路32B中，於與源極電極及汲極電極相接之雜質擴散區域之表面設置有包含矽化物之低電阻區域26之情形時，可降低接觸電阻。其結果，可使邏輯電路32中之運算速度高速化。
圖54表示上述實施形態及其變化例之攝像裝置1之剖面構成之一變化例。亦可於上述實施形態及其變化例之第3基板30之邏輯電路32中，於與源極電極及汲極電極相接之雜質擴散區域之表面形成有包含CoSi2 或NiSi等使用自對準矽化物(Self Aligned Silicide)製程所形成之矽化物之低電阻區域37。藉此，形成感測器像素12時，可使用熱氧化等高溫製程。又，於邏輯電路32中，於與源極電極及汲極電極相接之雜質擴散區域之表面設置有包含矽化物之低電阻區域37之情形時，可降低接觸電阻。其結果，可使邏輯電路32中之運算速度高速化。
[變化例S]
於上述實施形態及其變化例中，導電型亦可相反。例如，於上述實施形態及其變化例之記載中，亦可將p型改稱為n型，並且將n型改稱為p型。即便於設為如此之情形時，亦可獲得與上述實施形態及其變化例相同之效果。
＜3.適用例＞
圖55係表示具備上述實施形態及其變化例之攝像裝置1之攝像系統2之概略構成之一例者。
攝像系統2例如係數位靜態相機或攝錄影機等攝像裝置或智慧型手機或平板型終端等移動終端裝置等電子機器。攝像系統2例如具備上述實施形態及其變化例之攝像裝置1、DSP(Digital signal processing，數位信號處理)電路141、圖框記憶體142、顯示部143、記憶部144、操作部145及電源部146。於攝像系統2中，上述實施形態及其變化例之攝像裝置1、DSP電路141、圖框記憶體142、顯示部143、記憶部144、操作部145及電源部146係經由匯流排線147而相互連接。
上述實施形態及其變化例之攝像裝置1輸出與入射光對應之圖像資料。DSP電路141係對自上述實施形態及其變化例之攝像裝置1輸出之信號(圖像資料)進行處理之信號處理電路。圖框記憶體142以圖框為單位暫時保持經DSP電路141處理過之圖像資料。顯示部143例如包括液晶面板或有機EL(Electro Luminescence，電致發光)面板等面板型顯示裝置，顯示利用上述實施形態及其變化例之攝像裝置1拍攝到之動態圖像或靜止圖像。記憶部144將利用上述實施形態及其變化例之攝像裝置1拍攝到之動態圖像或靜止圖像之圖像資料記錄至半導體記憶體或硬碟等記錄媒體。操作部145根據使用者之操作，發出攝像系統2具有之各種功能相關之操作指令。電源部146將成為上述實施形態及其變化例之攝像裝置1、DSP電路141、圖框記憶體142、顯示部143、記憶部144及操作部145之動作電源之各種電源適當供給至該等供給對象。
其次，對攝像系統2中之攝像步驟進行說明。
圖56表示攝像系統2中之攝像動作之流程圖之一例。使用者藉由對操作部145進行操作而指示攝像開始(步驟S101)。如此一來，操作部145將攝像指令傳送至攝像裝置1(步驟S102)。攝像裝置1(具體而言，系統控制電路36)當接收攝像指令時，執行特定之攝像方式之攝像(步驟S103)。
攝像裝置1將藉由攝像所獲得之圖像資料輸出至DSP電路141。此處，所謂圖像資料係指基於暫時保持於浮動擴散部FD之電荷產生之像素信號之所有像素部分之資料。DSP電路141基於自攝像裝置1輸入之圖像資料進行特定之信號處理(例如雜訊減少處理等)(步驟S104)。DSP電路141使已進行特定之信號處理之圖像資料保持於圖框記憶體142，圖框記憶體142使圖像資料記憶於記憶部144(步驟S105)。以此方式進行攝像系統2中之攝像。
於本適用例中，將上述實施形態及其變化例之攝像裝置1適用於攝像系統2。藉此，可使攝像裝置1小型化或高精細化，因此，可提供小型或高精細之攝像系統2。
＜4.應用例＞
[應用例1]
本發明之技術(本技術)可應用於各種製品。例如，本發明之技術亦可以搭載於汽車、電動汽車、油電混合車、機車、腳踏車、人移動設備(personal mobility)、飛機、無人飛機、船舶、機器人等任意種類之移動體的裝置之形式實現。
圖57係表示作為可適用本發明之技術之移動體控制系統之一例之車輛控制系統之概略構成例的方塊圖。
車輛車輛控制系統12000具備經由通信網路12001連接之複數個電子控制單元。於圖57所示之例中，車輛控制系統12000具備驅動系統控制單元12010、本體系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040、及綜合控制單元12050。又，作為綜合控制單元12050之功能構成，圖示有微電腦12051、語音圖像輸出部12052、及車載網路I/F(interface，介面)12053。
驅動系統控制單元12010根據各種程式對與車輛之驅動系統相關之裝置之動作進行控制。例如，驅動系統控制單元12010作為內燃機或驅動用馬達等用以產生車輛之驅動力之驅動力產生裝置、用以將驅動力傳遞至車輪之驅動力傳遞機構、調節車輛之轉向角之轉向機構、及產生車輛之制動力之制動裝置等之控制裝置發揮功能。
本體系統控制單元12020根據各種程式對車體上所裝備之各種裝置之動作進行控制。例如，本體系統控制單元12020作為無鑰匙進入系統、智慧型鑰匙系統、電動窗裝置、或頭燈、倒行燈、刹車燈、轉向燈或霧燈等各種燈之控制裝置發揮功能。於該情形時，可對本體系統控制單元12020輸入自代替鑰匙之便攜裝置發送之電波或各種開關之信號。本體系統控制單元12020受理該等電波或信號之輸入，控制車輛之門鎖裝置、電動窗裝置、燈等。
車外資訊檢測單元12030檢測搭載有車輛控制系統12000之車輛之外部之資訊。例如，於車外資訊檢測單元12030連接攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，並且接收所拍攝到之圖像。車外資訊檢測單元12030亦可基於所接收到之圖像，進行人、車、障礙物、標識或路面上之文字等之物體檢測處理或距離檢測處理。
攝像部12031係接收光並輸出與該光之受光量對應之電氣信號之光感測器。攝像部12031既可將電氣信號以圖像之形式輸出，亦可以測距之資訊之形式輸出。又，攝像部12031接收之光可為可見光，亦可為紅外線等不可見光。
車內資訊檢測單元12040檢測車內之資訊。於車內資訊檢測單元12040例如連接檢測駕駛者之狀態之駕駛者狀態檢測部12041。駕駛者狀態檢測部12041例如包含拍攝駕駛者之相機，車內資訊檢測單元12040可基於自駕駛者狀態檢測部12041輸入之檢測資訊，算出駕駛者之疲勞程度或集中程度，亦可判別駕駛者是否打瞌睡。
微電腦12051可基於利用車外資訊檢測單元12030或車內資訊檢測單元12040獲取之車內外之資訊，運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，並對驅動系統控制單元12010輸出控制指令。例如，微電腦12051可進行以包括車輛之碰撞回避或衝擊緩和、基於車間距離之追蹤行駛、車速維持行駛、車輛之碰撞警告、或車輛之車道偏離警告等的ADAS(Advanced Driver Assistance System，先進駕駛輔助系統)之功能實現為目的之協調控制。
又，微電腦12051藉由基於利用車外資訊檢測單元12030或車內資訊檢測單元12040獲取之車輛之周圍之資訊控制驅動力產生裝置、轉向機構或制動裝置等，可進行以無關於駕駛者之操作而自主地行駛之自動駕駛等為目的之協調控制。
又，微電腦12051可基於利用車外資訊檢測單元12030獲取之車外之資訊，對本體系統控制單元12020輸出控制指令。例如，微電腦12051可根據利用車外資訊檢測單元12030偵測出之先行車或相向車之位置控制頭燈，進行將遠光切換為近光等以謀求防眩為目的之協調控制。
語音圖像輸出部12052向可對車輛之搭乘者或車外視覺地或聽覺地通知資訊之輸出裝置傳送語音及圖像中之至少一者之輸出信號。於圖57之例中，作為輸出裝置，例示有音頻揚聲器12061、顯示部12062及儀錶板12063。顯示部12062例如亦可包含機載顯示器(onboard display)及抬頭顯示器之至少一個。
圖58係表示攝像部12031之設置位置之例之圖。
於圖58中，車輛12100具有攝像部12101、12102、12103、12104、12105作為攝像部12031。
攝像部12101、12102、12103、12104、12105例如設置於車輛12100之車頭、後視鏡、後保險杠、後背門及車室內之前窗玻璃之上部等位置。設於車頭之攝像部12101及設於車室內之前窗玻璃之上部之攝像部12105主要獲取車輛12100之前方之圖像。設於後視鏡之攝像部12102、12103主要獲取車輛12100之側方之圖像。設於後保險杠或後背門之攝像部12104主要獲取車輛12100之後方之圖像。利用攝像部12101及12105獲取之前方之圖像主要用於檢測先行車輛或行人、障礙物、信號機、交通標識或行車線等。
再者，於圖58中表示攝像部12101至12104之攝影範圍之一例。攝像範圍12111表示設置於車頭之攝像部12101之攝像範圍，攝像範圍12112、12113分別表示設置於後視鏡之攝像部12102、12103之攝像範圍，攝像範圍12114表示設置於後保險杠或後背門之攝像部12104之攝像範圍。例如，藉由將利用攝像部12101至12104拍攝到之圖像資料重合，可獲得自上方觀察車輛12100所得之俯瞰圖像。
攝像部12101至12104之至少1個亦可具有獲取距離資訊之功能。例如，攝像部12101至12104之至少1個可為包括複數個攝像元件之立體相機，亦可為具有相位差檢測用之像素之攝像元件。
例如，微電腦12051藉由基於利用攝像部12101至12104獲得之距離資訊，求出與攝像範圍12111至12114內之各立體物相距之距離、及該距離之時間性變化(相對於車輛12100之相對速度)，尤其可提取位於車輛12100之行進路上之最近之立體物且與車輛12100朝大致相同之方向以特定之速度(例如，0 km/h以上)行駛之立體物作為先行車。進而，微電腦12051可設定應於先行車之近前預先確保之車間距離，進行自動刹車控制(亦包括追蹤停止控制)或自動加速控制(亦包括追蹤發動控制)等。可如此進行以無關於駕駛者之操作而自主地行駛之自動駕駛等為目的之協調控制。
例如，微電腦12051可基於自攝像部12101至12104獲得之距離資訊，將與立體物相關之立體物資料分類為二輪車、普通車輛、大型車輛、行人、電線桿等其他立體物並進行提取而用於障礙物之自動回避。例如，微電腦12051將車輛12100之周邊之障礙物識別為車輛12100之駕駛員能夠視認之障礙物與難以視認之障礙物。並且，微電腦12051可判斷表示與各障礙物之碰撞之危險度之碰撞風險，於碰撞風險為設定值以上而存在碰撞可能性之狀況時，經由音頻揚聲器12061或顯示部12062向駕駛員輸出警報或經由驅動系統控制單元12010進行強制減速或回避轉向，藉此進行用於碰撞回避之駕駛支援。
攝像部12101至12104之至少1個亦可為檢測紅外線之紅外線相機。例如，微電腦12051可藉由判定攝像部12101至12104之攝像圖像中是否存在行人而辨識行人。上述行人之辨識例如係藉由提取作為紅外線相機之攝像部12101至12104之攝像圖像中之特徵點之步驟、及對表示物體之輪廓之一連串特徵點進行圖案匹配處理而判別是否為行人之步驟進行。若微電腦12051判定攝像部12101至12104之攝像圖像中存在行人並辨識行人，則語音圖像輸出部12052以於該辨識出之行人重疊顯示用於強調之方形輪廓線之方式，控制顯示部12062。又，語音圖像輸出部12052亦可以將表示行人之圖符等顯示於所期望之位置之方式控制顯示部12062。
以上，對可適用本發明之技術之移動體控制系統之一例進行了說明。本發明之技術可適用於以上說明之構成中之攝像部12031。具體而言，上述實施形態及其變化例之攝像裝置1可適用於攝像部12031。藉由對攝像部12031適用本發明之技術，可獲得雜訊較少之高精細之攝影圖像，因此，可於移動體控制系統中進行利用攝影圖像之高精度之控制。
[應用例2]
圖59係表示可適用本發明之技術(本技術)之內視鏡手術系統之概略構成之一例之圖。
於圖59中，圖示出手術者(醫生)11131使用內視鏡手術系統11000對病床11133上之患者11132進行手術之情況。如圖所示，內視鏡手術系統11000包括內視鏡11100、氣腹管11111或能量處置器具11112等其他手術器具11110、支持內視鏡11100之支持臂裝置11120、及搭載有用於內視鏡下手術之各種裝置之推車11200。
內視鏡11100包括自前端起為特定長度之區域插入至患者11132之體腔內之鏡筒11101、及連接於鏡筒11101之基端之相機鏡頭11102。於圖示之例中，圖示出構成為具有硬性之鏡筒11101之所謂硬性鏡之內視鏡11100，但內視鏡11100亦可構成為具有撓性之鏡筒之所謂撓性鏡。
於鏡筒11101之前端，設置有嵌入有物鏡之開口部。於內視鏡11100連接有光源裝置11203，該光源裝置11203所產生之光由在鏡筒11101之內部延設之導光件導光至該鏡筒之前端，並經由物鏡朝向患者11132之體腔內之觀察對象照射。再者，內視鏡11100可為直視鏡，亦可為斜視鏡或側視鏡。
於相機鏡頭11102之內部設置有光學系統及攝像元件，來自觀察對象之反射光(觀察光)藉由該光學系統而聚光至該攝像元件。藉由該攝像元件對觀察光進行光電轉換，產生與觀察光對應之電氣信號、即與觀察像對應之圖像信號。該圖像信號作為RAW(原始)資料被傳送至相機控制單元(CCU：Camera Control Unit)11201。
CCU11201包括CPU(Central Processing Unit，中央處理單元)或GPU(Graphics Processing Unit，圖像處理單元)等，總括地控制內視鏡11100及顯示裝置11202之動作。進而，CCU11201自相機鏡頭11102接收圖像信號，並對該圖像信號實施例如顯影處理(解馬賽克處理)等用以顯示基於該圖像信號之圖像之各種圖像處理。
顯示裝置11202藉由來自CCU11201之控制，顯示基於利用該CCU11201實施圖像處理所得之圖像信號之圖像。
光源裝置11203包括例如LED(Light Emitting Diode，發光二極體)等光源，將拍攝手術部位等時之照射光供給至內視鏡11100。
輸入裝置11204係對於內視鏡手術系統11000之輸入介面。使用者可經由輸入裝置11204對內視鏡手術系統11000進行各種資訊之輸入或指示輸入。例如，使用者輸入變更內視鏡11100之攝像條件(照射光之種類、倍率及焦距等)之內容之指示等。
處置器具控制裝置11205控制用於組織之燒灼、切開或血管封閉等之能量處置器具11112之驅動。氣腹裝置11206係為了確保內視鏡11100之視野及確保手術者之作業空間而使患者11132之體腔鼓起，為此，經由氣腹管11111將氣體送入至該體腔內。記錄器11207係能夠記錄與手術相關之各種資訊之裝置。印表機11208係能夠將與手術相關之各種資訊以文本、圖像或圖表等各種形式印刷之裝置。
再者，對內視鏡11100供給拍攝手術部位時之照射光之光源裝置11203可包括例如LED、雷射光源或藉由其等之組合而構成之白色光源。於藉由RGB雷射光源之組合構成白色光源之情形時，可高精度地控制各色(各波長)之輸出強度及輸出時序，因此，可於光源裝置11203中進行攝像圖像之白平衡之調整。又，於該情形時，亦可將來自RGB雷射光源各者之雷射光分時地照射至觀察對象，並與該照射時序同步地控制相機鏡頭11102之攝像元件之驅動，藉此分時地拍攝與RGB各者對應之圖像。根據該方法，即便於該攝像元件不設置彩色濾光片，亦可獲得彩色圖像。
又，光源裝置11203亦可以每隔特定之時間變更輸出之光之強度之方式控制其驅動。藉由與該光之強度之變更之時序同步地控制相機鏡頭11102之攝像元件之驅動而分時地獲取圖像，並將該圖像合成，可產生不存在所謂發黑及發白之高動態範圍之圖像。
又，光源裝置11203亦可構成為能夠供給與特殊光觀察對應之特定之波長頻帶之光。於特殊光觀察時，例如，利用體組織中之光之吸收之波長相依性，照射與通常之觀察時之照射光(即白色光)相比為窄頻帶之光，藉此進行以高對比度拍攝黏膜表層之血管等特定之組織之所謂窄頻帶光觀察(Narrow Band Imaging)。或者，於特殊光觀察時，亦可進行利用藉由照射激發光而產生之螢光獲得圖像之螢光觀察。於螢光觀察時，可進行對體組織照射激發光而觀察來自該體組織之螢光(自身螢光觀察)、或將靛氰綠(ICG)等試劑局部注射至體組織並且對該體組織照射與該試劑之螢光波長對應之激發光而獲得螢光圖像等。光源裝置11203可構成為能夠供給與此種特殊光觀察對應之窄頻帶光及/或激發光。
圖60係表示圖59所示之相機鏡頭11102及CCU11201之功能構成之一例的方塊圖。
相機鏡頭11102具有透鏡單元11401、攝像部11402、驅動部11403、通信部11404、及相機鏡頭控制部11405。CCU11201具有通信部11411、圖像處理部11412、及控制部11413。相機鏡頭11102與CCU11201以藉由傳輸纜線11400能夠相互通信之方式連接。
透鏡單元11401係設置於與鏡筒11101之連接部之光學系統。自鏡筒11101之前端擷取之觀察光被導光至相機鏡頭11102，並入射至該透鏡單元11401。透鏡單元11401係將包含變焦透鏡及聚焦透鏡之複數個透鏡組合而構成。
攝像部11402包括攝像元件。構成攝像部11402之攝像元件可為1個(所謂單板式)，亦可為複數個(所謂多板式)。於攝像部11402以多板式構成之情形時，例如亦可利用各攝像元件產生與RGB各者對應之圖像信號，藉由將其等合成而獲得彩色圖像。或者，攝像部11402亦可構成為具有用以分別獲取與3D(Dimensional(維))顯示對應之右眼用及左眼用之圖像信號之1對攝像元件。藉由進行3D顯示，手術者11131可更準確地掌握手術部位之活體組織之深度。再者，於攝像部11402以多板式構成之情形時，對應於各攝像元件，透鏡單元11401亦可設置複數個系統。
又，攝像部11402亦可未必設置於相機鏡頭11102。例如，攝像部11402亦可於鏡筒11101之內部設置於物鏡之正後方。
驅動部11403包括致動器，藉由來自相機鏡頭控制部11405之控制，使透鏡單元11401之變焦透鏡及聚焦透鏡沿著光軸移動特定之距離。藉此，可適當調整利用攝像部11402獲得之攝像圖像之倍率及焦點。
通信部11404包括用以於與CCU11201之間收發各種資訊之通信裝置。通信部11404將自攝像部11402獲得之圖像信號作為RAW資料經由傳輸纜線11400傳送至CCU11201。
又，通信部11404自CCU11201接收用以控制相機鏡頭11102之驅動之控制信號，並供給至相機鏡頭控制部11405。該控制信號中例如包含指定攝像圖像之圖框率之內容之資訊、指定攝像時之曝光值之內容之資訊、及/或指定攝像圖像之倍率及焦點之內容之資訊等與攝像條件相關之資訊。
再者，上述圖框率或曝光值、倍率、焦點等攝像條件可由使用者適當指定，亦可基於所獲取之圖像信號由CCU11201之控制部11413自動地設定。於後者之情形時，於內視鏡11100搭載有所謂AE(Auto Exposure，自動曝光)功能、AF(Auto Focus，自動對焦)功能及AWB(Auto White Balance，自動白平衡)功能。
相機鏡頭控制部11405基於經由通信部11404接收到之來自CCU11201之控制信號，控制相機鏡頭11102之驅動。
通信部11411包括用以於與相機鏡頭11102之間收發各種資訊之通信裝置。通信部11411自相機鏡頭11102接收經由傳輸纜線11400傳送之圖像信號。
又，通信部11411對相機鏡頭11102傳送用以控制相機鏡頭11102之驅動之控制信號。圖像信號或控制信號可藉由電性通信或光通信等進行傳送。
圖像處理部11412對自相機鏡頭11102傳送來之RAW資料圖像信號實施各種圖像處理。
控制部11413進行內視鏡11100對手術部位等之攝像、及藉由手術部位等之攝像獲得之攝像圖像之顯示相關的各種控制。例如，控制部11413產生用以控制相機鏡頭11102之驅動之控制信號。
又，控制部11413基於藉由圖像處理部11412實施圖像處理後之圖像信號，使拍攝有手術部位等之攝像圖像顯示於顯示裝置11202。此時，控制部11413亦可使用各種圖像辨識技術辨識攝像圖像內之各種物體。例如，控制部11413可藉由檢測攝像圖像中包含之物體之邊緣之形狀或顏色等，而辨識鉗子等手術器具、特定之活體部位、出血、能量處置器具11112之使用時之霧等。控制部11413亦可於使顯示裝置11202顯示攝像圖像時，使用該辨識結果，使各種手術支援資訊重疊顯示於該手術部位之圖像。藉由重疊顯示手術支援資訊並向手術者11131進行提示，可減輕手術者11131之負擔或手術者11131可確實地進行手術。
連接相機鏡頭11102及CCU11201之傳輸纜線11400係與電氣信號之通信對應之電氣信號纜線、與光通信對應之光纖、或其等之複合纜線。
此處，於圖示之例中，使用傳輸纜線11400以有線之形式進行通信，但相機鏡頭11102與CCU11201之間之通信亦可以無線之形式進行。
以上，對可適用本發明之技術之內視鏡手術系統之一例進行了說明。本發明之技術可較佳地適用於以上說明之構成中設置於內視鏡11100之相機鏡頭11102之攝像部11402。藉由對攝像部11402適用本發明之技術，可使攝像部11402小型化或高精細化，因此，可提供小型或高精細之內視鏡11100。
以上，列舉實施形態及其變化例、適用例以及應用例對本發明進行了說明，但本發明並不限定於上述實施形態等，可進行各種變化。再者，本說明書中所記載之效果僅為例示。本發明之效果並不限定於本說明書中所記載之效果。本發明亦可具有本說明書中所記載之效果以外之效果。
又，例如，本發明可採取如下構成。
(1)
一種攝像裝置，其具備：
第1基板，其於第1半導體基板具有進行光電轉換之感測器像素；
第2基板，其於第2半導體基板具有輸出基於自上述感測器像素輸出之電荷之像素信號的讀出電路；及
第3基板，其於第3半導體基板具有對上述像素信號進行處理之邏輯電路；且
上述第1基板、上述第2基板及上述第3基板係按照此順序積層，
包括上述第1基板及上述第2基板之積層體具有層間絕緣膜、及設置於上述層間絕緣膜內之第1貫通配線，
上述第1基板及上述第2基板係藉由上述第1貫通配線而相互電性連接，且
上述第2基板及上述第3基板於上述第2基板及上述第3基板分別具有焊墊電極之情形時，係藉由上述焊墊電極彼此之接合而相互電性連接，於上述第3基板具有貫通上述第3半導體基板之第2貫通配線之情形時，係藉由上述第2貫通配線而相互電性連接。
(2)
如(1)之攝像裝置，其中
上述感測器像素具有光電轉換元件、與上述光電轉換元件電性連接之傳輸電晶體、及暫時保持經由上述傳輸電晶體自上述光電轉換元件輸出之電荷之浮動擴散部，且
上述讀出電路具有：重設電晶體，其將上述浮動擴散部之電位重設為特定之電位；放大電晶體，其產生與保持於上述浮動擴散部之電荷之位準對應之電壓之信號作為上述像素信號；及選擇電晶體，其控制來自上述放大電晶體之上述像素信號之輸出時序。
(3)
如(1)或(2)之攝像裝置，其中
上述第1基板成為於上述第1半導體基板之正面側之部分設置有上述光電轉換元件、上述傳輸電晶體及上述浮動擴散部的構成，
上述第2基板成為於上述第2半導體基板之正面側之部分設置有上述讀出電路之構成，且使上述第2半導體基板之背面朝向上述第1半導體基板之正面側而貼合於上述第1基板，且
上述第3基板成為於上述第3半導體基板之正面側之部分設置有上述邏輯電路之構成，且使上述第3半導體基板之正面側朝向上述第2半導體基板之正面側而貼合於上述第2基板。
(4)
如(1)至(3)中任一項之攝像裝置，其中
上述第2基板及上述第3基板分別具有上述焊墊電極，且
上述第1貫通配線之截面面積小於上述焊墊電極彼此之連接部位之截面面積。
(5)
如(1)至(3)中任一項之攝像裝置，其中
上述第3基板具有上述第1貫通配線，且
上述第1貫通配線之截面面積小於上述第2貫通配線之截面面積。
(6)
如(1)至(5)中任一項之攝像裝置，其中
上述邏輯電路係於與源極電極或汲極電極相接之雜質擴散區域之表面包含矽化物而構成。
(7)
如(2)至(6)中任一項之攝像裝置，其中
上述第1基板針對每個上述感測器像素具有上述光電轉換元件、上述傳輸電晶體及上述浮動擴散部，進而具有將各上述感測器像素分離之元件分離部，且
上述第2基板針對每個上述感測器像素具有上述讀出電路。
(8)
如(2)至(6)中任一項之攝像裝置，其中
上述第1基板針對每個上述感測器像素具有上述光電轉換元件、上述傳輸電晶體及上述浮動擴散部，進而具有將各上述感測器像素分離之元件分離部，且
上述第2基板針對每複數個上述感測器像素具有上述讀出電路。
(9)
如(2)至(6)中任一項之攝像裝置，其中
上述第1基板針對每個上述感測器像素具有上述光電轉換元件及上述傳輸電晶體，針對每複數個上述感測器像素共有上述浮動擴散部，進而具有將上述光電轉換元件及上述傳輸電晶體針對每個上述感測器像素分離之元件分離部，且
上述第2基板針對共有上述浮動擴散部之每複數個上述感測器像素具有上述讀出電路。
(10)
如(7)至(9)中任一項之攝像裝置，其中
上述元件分離部貫通上述第1半導體基板。
(11)
如(8)或(9)之攝像裝置，其中
上述積層體針對每個上述感測器像素具有至少2個上述第1貫通配線，
第1個上述第1貫通配線電性連接於上述傳輸電晶體之閘極，且
第2個上述第1貫通配線電性連接於上述浮動擴散部。
(12)
如(11)之攝像裝置，其中
上述第2基板進而具有將電性連接於共有上述讀出電路之各上述浮動擴散部之各上述第1貫通配線相互電性連接的連接配線。
(13)
如(12)之攝像裝置，其中
上述第1貫通配線之數量多於上述第1基板中包含之上述感測器像素之數量，且
上述焊墊電極彼此之接合數或上述第2貫通配線之數量少於上述第1基板中包含之上述感測器像素之數量。
(14)
如(11)至(13)中任一項之攝像裝置，其中
上述傳輸電晶體之閘極經由上述第1貫通配線與上述焊墊電極或上述第2貫通配線而電性連接於上述邏輯電路。
(15)
如(8)或(9)之攝像裝置，其中
上述第1基板係於上述層間絕緣膜內進而具有於與上述第1基板平行之方向上延伸之閘極配線，且
上述傳輸電晶體之閘極經由上述閘極配線而電性連接於上述邏輯電路。
(16)
如(1)至(15)中任一項之攝像裝置，其中
上述層間絕緣膜包含：
第1絕緣層，其設置於上述第1半導體基板與上述第2半導體基板之間隙；
第2絕緣層，其以覆蓋上述第1貫通配線之側面之方式設置；及
第3絕緣層，其設置於上述第2半導體基板與上述第3半導體基板之間隙；且
上述第2絕緣層包含相對介電常數較上述第1絕緣層及上述第3絕緣層之相對介電常數小之材料。
(17)
如(16)之攝像裝置，其中
上述第1絕緣層包括至少2個絕緣層之積層體，且
作為上述積層體之最上層之上述絕緣層包含相對介電常數較上述層間絕緣膜之其他部位之介電常數大之材料。
(18)
如(11)至(13)中任一項之攝像裝置，其中
上述第2基板針對每4個上述感測器像素具有上述讀出電路，且
複數個上述第1貫通配線係於上述第1基板之面內於第1方向上呈帶狀排列而配置。
(19)
如(18)之攝像裝置，其中
上述讀出電路相對於共有該讀出電路之4個上述感測器像素，並非正對地配置，而是於與上述第1方向正交之第2方向上偏移地配置。
(20)
如(18)或(19)之攝像裝置，其中
各上述感測器像素於上述第1方向及與上述第1方向正交之第2方向上配置成矩陣狀，且
上述第2基板進而具有：
第1控制線，其電性連接於在上述第2方向上排列配置之各上述感測器像素之傳輸電晶體之閘極；
第2控制線，其電性連接於在上述第2方向上排列配置之各上述重設電晶體之閘極；
第3控制線，其電性連接於在上述第2方向上排列配置之各上述選擇電晶體之閘極；及
輸出線，其電性連接於在上述第1方向上排列配置之各上述讀出電路之輸出端。
根據本發明之一實施形態之攝像裝置，由於根據基板之積體度進行基板彼此之電性連接，故而不會發生因將基板彼此電性連接之構造而導致晶片尺寸變大或阻礙每個像素之面積之微細化之情況。其結果，可提供晶片尺寸與目前為止同等 且不阻礙每個像素之面積之微細化的3層構造之攝像裝置。再者，本發明之效果未必限定於此處所記載之效果，可為本說明書中所記載之任一效果。
本案係以於2017年12月27日向美國專利商標局申請之美國專利申請號62/610806為基礎而主張優先權者，藉由參照將該申請案之所有內容引用於本案中。
業者可根據設計上之要件或其他因素，想到各種修正、組合、次組合及變更，但應理解其等係包含於隨附之申請專利範圍或其均等物之範圍內者。
1‧‧‧攝像裝置
2‧‧‧攝像系統
10‧‧‧第1基板
11‧‧‧半導體基板
12‧‧‧感測器像素
13‧‧‧像素區域
14‧‧‧周邊區域
15‧‧‧讀出電路區域
20‧‧‧第2基板
21‧‧‧半導體基板
21A‧‧‧區塊
22‧‧‧讀出電路
23‧‧‧像素驅動線
24‧‧‧垂直信號線
25‧‧‧配線
26‧‧‧低電阻區域
30‧‧‧第3基板
31‧‧‧半導體基板
32‧‧‧邏輯電路
32A‧‧‧電路
32B‧‧‧電路
33‧‧‧垂直驅動電路
34‧‧‧行信號處理電路
34A‧‧‧比較器
34B‧‧‧遞增/遞減計數器
34C‧‧‧傳輸開關
34D‧‧‧記憶體裝置
34-1～34-m‧‧‧ADC
35‧‧‧水平驅動電路
36‧‧‧系統控制電路
37‧‧‧水平輸出線
38‧‧‧參考電壓供給部
38A‧‧‧DAC
40‧‧‧彩色濾光片
41‧‧‧PD
42‧‧‧p井層
43‧‧‧元件分離部
44‧‧‧p井層
45‧‧‧固定電荷膜
46‧‧‧絕緣層
46A‧‧‧絕緣層
46B‧‧‧絕緣層
47‧‧‧貫通配線
48‧‧‧貫通配線
49‧‧‧閘極配線
50‧‧‧受光透鏡
51‧‧‧層間絕緣膜
51A、51B‧‧‧貫通孔
52‧‧‧絕緣層
53‧‧‧絕緣層
54‧‧‧貫通配線
55‧‧‧連接配線
56‧‧‧配線層
57‧‧‧絕緣層
58‧‧‧焊墊電極
59‧‧‧連接部
61‧‧‧層間絕緣膜
62‧‧‧配線層
63‧‧‧絕緣層
64‧‧‧焊墊電極
65‧‧‧貫通配線
66‧‧‧貫通配線
67‧‧‧貫通配線
68‧‧‧貫通配線
69‧‧‧連接配線
71‧‧‧連接部
72‧‧‧連接配線
73‧‧‧連接部
74‧‧‧連接配線
81‧‧‧閘極絕緣膜
82‧‧‧層
83‧‧‧閘極絕緣膜
84‧‧‧層
110‧‧‧基板
120‧‧‧支持基板
130‧‧‧接合層
141‧‧‧DSP電路
142‧‧‧圖框記憶體
143‧‧‧顯示部
144‧‧‧記憶部
145‧‧‧操作部
146‧‧‧電源部
147‧‧‧匯流排線
11000‧‧‧內視鏡手術系統
11100‧‧‧內視鏡
11101‧‧‧鏡筒
11102‧‧‧相機鏡頭
11110‧‧‧手術器具
11111‧‧‧氣腹管
11112‧‧‧能量處置器具
11120‧‧‧支持臂裝置
11200‧‧‧推車
11201‧‧‧相機控制單元
11202‧‧‧顯示裝置
11203‧‧‧光源裝置
11204‧‧‧輸入裝置
11205‧‧‧處置器具控制裝置
11206‧‧‧氣腹裝置
11207‧‧‧記錄器
11208‧‧‧印表機
11131‧‧‧手術者
11132‧‧‧患者
11133‧‧‧病床
11400‧‧‧傳輸纜線
11401‧‧‧透鏡單元
11402‧‧‧攝像部
11403‧‧‧驅動部
11404‧‧‧通信部
11405‧‧‧相機鏡頭控制部
11411‧‧‧通信部
11412‧‧‧圖像處理部
11413‧‧‧控制部
12000‧‧‧車輛車輛控制系統
12001‧‧‧通信網路
12010‧‧‧驅動系統控制單元
12020‧‧‧本體系統控制單元
12030‧‧‧車外資訊檢測單元
12031‧‧‧攝像部
12040‧‧‧車內資訊檢測單元
12041‧‧‧駕駛者狀態檢測部
12050‧‧‧綜合控制單元
12051‧‧‧微電腦
12052‧‧‧語音圖像輸出部
12053‧‧‧車載網路I/F
12061‧‧‧音頻揚聲器
12062‧‧‧顯示部
12063‧‧‧儀錶板
12100‧‧‧車輛
12101、12102、12103、12104、12105‧‧‧攝像部
12111‧‧‧攝像範圍
12112、12113‧‧‧攝像範圍
12114‧‧‧攝像範圍
AMP ‧‧‧放大電晶體
CK‧‧‧時鐘
CS1‧‧‧控制信號
CS2‧‧‧控制信號
CS3‧‧‧控制信號
D1‧‧‧寬度
D3‧‧‧寬度
FD‧‧‧浮動擴散部
FDG‧‧‧FD傳輸電晶體
MCK‧‧‧主時鐘
RST‧‧‧重設電晶體
RSTG‧‧‧配線
Sec1‧‧‧剖面
Sec2‧‧‧剖面
SEL‧‧‧選擇電晶體
SELG‧‧‧配線
t1‧‧‧厚度
t2‧‧‧厚度
TG‧‧‧傳輸閘極
TG1‧‧‧傳輸閘極
TG2‧‧‧傳輸閘極
TG3‧‧‧傳輸閘極
TG4‧‧‧傳輸閘極
TR‧‧‧傳輸電晶體
TRG1、TRG2、TRG3、TRG4‧‧‧配線
VDD‧‧‧電源線
VDDx‧‧‧電源線
Vref‧‧‧參考電壓
VSS‧‧‧電源線
VSSx‧‧‧電源線
Vout‧‧‧輸出電壓
VOUT1‧‧‧配線
VOUT1x‧‧‧配線
VOUT2‧‧‧配線
VOUT2x‧‧‧配線
VOUT3‧‧‧配線
VOUT3x‧‧‧配線
VOUT4‧‧‧配線
VOUT4x‧‧‧配線
圖1係表示本發明之一實施形態之攝像裝置之概略構成之一例之圖。
圖2係表示圖1之感測器像素及讀出電路之一例之圖。
圖3係表示圖1之感測器像素及讀出電路之一例之圖。
圖4係表示圖1之感測器像素及讀出電路之一例之圖。
圖5係表示圖1之感測器像素及讀出電路之一例之圖。
圖6係表示複數個讀出電路與複數條垂直信號線之連接態樣之一例之圖。
圖7係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖8係放大表示圖7之攝像裝置中之第1基板及第2基板之連接部位之圖。
圖9係放大表示圖7之攝像裝置中之第2基板及第3基板之連接部位之圖。
圖10係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖11係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖12係表示圖1之攝像裝置之水平面內之配線佈局之一例之圖。
圖13係表示圖1之攝像裝置之水平面內之配線佈局之一例之圖。
圖14係表示圖1之攝像裝置之水平面內之配線佈局之一例之圖。
圖15係表示圖1之攝像裝置之水平面內之配線佈局之一例之圖。
圖16A係表示圖1之攝像裝置之製造過程之一例之圖。
圖16B係表示繼圖16A後之製造過程之一例之圖。
圖16C係表示繼圖16B後之製造過程之一例之圖。
圖16D係表示繼圖16C後之製造過程之一例之圖。
圖16E係表示繼圖16D後之製造過程之一例之圖。
圖16F係表示繼圖16E後之製造過程之一例之圖。
圖17係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖18係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖19係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖20係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖21係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖22係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖23係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖24係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖25係表示具備圖24之剖面構成之攝像裝置之水平面內之配線佈局之一例的圖。
圖26係表示具備圖24之剖面構成之攝像裝置之水平面內之配線佈局之一例的圖。
圖27係表示具備圖24之剖面構成之攝像裝置之水平面內之配線佈局之一例的圖。
圖28係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖29係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖30係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖31係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖32係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖33係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖34係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖35係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖36係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖37係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖38係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖39係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖40A係表示圖1之攝像裝置之製造過程之一變化例之圖。
圖40B係表示繼圖40A後之製造過程之一例之圖。
圖40C係表示繼圖40B後之製造過程之一例之圖。
圖40D係表示繼圖40C後之製造過程之一例之圖。
圖40E係表示繼圖40D後之製造過程之一例之圖。
圖40F係表示繼圖40E後之製造過程之一例之圖。
圖41係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖42係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖43係表示圖1之攝像裝置之水平方向之剖面構成之一例之圖。
圖44係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖45係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖46係表示圖1之感測器像素及讀出電路之一例之圖。
圖47係表示圖1之感測器像素及讀出電路之一例之圖。
圖48係表示圖1之感測器像素及讀出電路之一例之圖。
圖49係表示圖1之感測器像素及讀出電路之一例之圖。
圖50係表示圖1之攝像裝置之垂直方向之剖面構成之一例之圖。
圖51係表示具備上述實施形態及其變化例之攝像裝置的攝像裝置之電路構成之一例之圖。
圖52係表示將3個基板積層而構成圖51之攝像裝置之例之圖。
圖53係表示將邏輯電路分開形成於設置有感測器像素之基板與設置有讀出電路之基板之例的圖。
圖54係表示將邏輯電路形成於第3基板之例之圖。
圖55係表示具備上述實施形態及其變化例之攝像裝置之攝像系統之概略構成之一例的圖。
圖56係表示圖55之攝像系統中之攝像步驟之一例之圖。
圖57係表示車輛控制系統之概略構成之一例之方塊圖。
圖58係表示車外資訊檢測部及攝像部之設置位置之一例之說明圖。
圖59係表示內視鏡手術系統之概略構成之一例之圖。
圖60係表示相機鏡頭及CCU之功能構成之一例之方塊圖。

Claims (20)

  1. 一種攝像裝置，其具備： 第1基板，其於第1半導體基板具有進行光電轉換之感測器像素； 第2基板，其於第2半導體基板具有輸出基於自上述感測器像素輸出之電荷之像素信號的讀出電路；及 第3基板，其於第3半導體基板具有對上述像素信號進行處理之邏輯電路；且 上述第1基板、上述第2基板及上述第3基板係按照此順序積層， 包括上述第1基板及上述第2基板之積層體具有層間絕緣膜、及設置於上述層間絕緣膜內之第1貫通配線， 上述第1基板及上述第2基板係藉由上述第1貫通配線而相互電性連接，且 上述第2基板及上述第3基板於上述第2基板及上述第3基板分別具有焊墊電極之情形時，係藉由上述焊墊電極彼此之接合而相互電性連接，於上述第3基板具有貫通上述第3半導體基板之第2貫通配線之情形時，係藉由上述第2貫通配線而相互電性連接。
  2. 如請求項1之攝像裝置，其中 上述感測器像素具有光電轉換元件、與上述光電轉換元件電性連接之傳輸電晶體、以及暫時保持經由上述傳輸電晶體自上述光電轉換元件輸出之電荷之浮動擴散部，且 上述讀出電路具有：重設電晶體，其將上述浮動擴散部之電位重設為特定之電位；放大電晶體，其產生與保持於上述浮動擴散部之電荷之位準對應之電壓之信號作為上述像素信號；及選擇電晶體，其控制來自上述放大電晶體之上述像素信號之輸出時序。
  3. 如請求項2之攝像裝置，其中 上述第1基板成為於上述第1半導體基板之正面側之部分設置有上述光電轉換元件、上述傳輸電晶體及上述浮動擴散部的構成， 上述第2基板成為於上述第2半導體基板之正面側之部分設置有上述讀出電路之構成，且使上述第2半導體基板之背面朝向上述第1半導體基板之正面側而貼合於上述第1基板，且 上述第3基板成為於上述第3半導體基板之正面側之部分設置有上述邏輯電路之構成，且使上述第3半導體基板之正面側朝向上述第2半導體基板之正面側而貼合於上述第2基板。
  4. 如請求項3之攝像裝置，其中 上述第2基板及上述第3基板分別具有上述焊墊電極，且 上述第1貫通配線之截面面積小於上述焊墊電極彼此之連接部位之截面面積。
  5. 如請求項3之攝像裝置，其中 上述第3基板具有上述第1貫通配線，且 上述第1貫通配線之截面面積小於上述第2貫通配線之截面面積。
  6. 如請求項1之攝像裝置，其中 上述邏輯電路係於與源極電極或汲極電極相接之雜質擴散區域之表面包含矽化物而構成。
  7. 如請求項2之攝像裝置，其中 上述第1基板針對每個上述感測器像素具有上述光電轉換元件、上述傳輸電晶體及上述浮動擴散部，進而具有將各上述感測器像素分離之元件分離部，且 上述第2基板針對每個上述感測器像素具有上述讀出電路。
  8. 如請求項2之攝像裝置，其中 上述第1基板針對每個上述感測器像素具有上述光電轉換元件、上述傳輸電晶體及上述浮動擴散部，進而具有將各上述感測器像素分離之元件分離部，且 上述第2基板針對每複數個上述感測器像素具有上述讀出電路。
  9. 如請求項2之攝像裝置，其中 上述第1基板針對每個上述感測器像素具有上述光電轉換元件及上述傳輸電晶體，針對每複數個上述感測器像素共有上述浮動擴散部，進而具有將上述光電轉換元件及上述傳輸電晶體針對每個上述感測器像素分離之元件分離部，且 上述第2基板針對共有上述浮動擴散部之每複數個上述感測器像素具有上述讀出電路。
  10. 如請求項8之攝像裝置，其中 上述元件分離部貫通上述第1半導體基板。
  11. 如請求項8之攝像裝置，其中 上述積層體針對每個上述感測器像素具有至少2個上述第1貫通配線， 第1個上述第1貫通配線電性連接於上述傳輸電晶體之閘極，且 第2個上述第1貫通配線電性連接於上述浮動擴散部。
  12. 如請求項11之攝像裝置，其中 上述第2基板進而具有將電性連接於共有上述讀出電路之各上述浮動擴散部之各上述第1貫通配線相互電性連接的連接配線。
  13. 如請求項12之攝像裝置，其中 上述第1貫通配線之數量多於上述第1基板中包含之上述感測器像素之數量，且 上述焊墊電極彼此之接合數或上述第2貫通配線之數量少於上述第1基板中包含之上述感測器像素之數量。
  14. 如請求項11之攝像裝置，其中 上述傳輸電晶體之閘極經由上述第1貫通配線及上述焊墊電極或上述第2貫通配線而電性連接於上述邏輯電路。
  15. 如請求項8之攝像裝置，其中 上述第1基板係於上述層間絕緣膜內進而具有於與上述第1基板平行之方向上延伸之閘極配線，且 上述傳輸電晶體之閘極經由上述閘極配線而電性連接於上述邏輯電路。
  16. 如請求項1之攝像裝置，其中 上述層間絕緣膜包含： 第1絕緣層，其設置於上述第1半導體基板與上述第2半導體基板之間隙； 第2絕緣層，其以覆蓋上述第1貫通配線之側面之方式設置；及 第3絕緣層，其設置於上述第2半導體基板與上述第3半導體基板之間隙；且 上述第2絕緣層包含相對介電常數小於上述第1絕緣層及上述第3絕緣層之相對介電常數之材料。
  17. 如請求項16之攝像裝置，其中 上述第1絕緣層包括至少2個絕緣層之積層體，且 作為上述積層體之最上層之上述絕緣層包含相對介電常數大於上述層間絕緣膜之其他部位之介電常數之材料。
  18. 如請求項11之攝像裝置，其中 上述第2基板針對每4個上述感測器像素具有上述讀出電路，且 複數個上述第1貫通配線係於上述第1基板之面內於第1方向上呈帶狀排列而配置。
  19. 如請求項18之攝像裝置，其中 上述讀出電路相對於共有該讀出電路之4個上述感測器像素，並非正對地配置，而是於與上述第1方向正交之第2方向上偏移地配置。
  20. 如請求項18之攝像裝置，其中 各上述感測器像素於上述第1方向及與上述第1方向正交之第2方向上配置成矩陣狀，且 上述第2基板進而具有： 第1控制線，其電性連接於在上述第2方向上排列配置之各上述感測器像素之傳輸電晶體之閘極； 第2控制線，其電性連接於在上述第2方向上排列配置之各上述重設電晶體之閘極； 第3控制線，其電性連接於在上述第2方向上排列配置之各上述選擇電晶體之閘極；及 輸出線，其電性連接於在上述第1方向上排列配置之各上述讀出電路之輸出端。
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