JP7472032B2 - 撮像素子および電子機器 - Google Patents

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Description

本開示は、撮像素子、および、この撮像素子を備えたカメラ等の電子機器に関する。
例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）等の撮像装置において、画素領域が形成された第１の半導体基板と、ロジック回路が形成された第２の半導体基板とが積層される構成が知られている（例えば特許文献１等参照）。
特開２０１０－２４５５０６号公報
特許文献１に開示された撮像装置は、光電変換素子と、該光電変換素子で受光した光量に応じた電気信号を読み出すための画素トランジスタとが同一の半導体基板に形成されている。しかしながら、このような構成では、基板の面積（基板のうち、例えばトランジスタなどの回路部品が形成される面のスペース）を十分に低減できない。
そこで、例えば光電変換素子が形成される基板（第１の基板）と、画素トランジスタが形成される基板（第２の基板）とを分けて積層することが考えらえる。このような構成において、例えば複数の画素と１対１に対応する複数の光電変換素子が１つの画素トランジスタを共有する場合を想定する。この場合、第１の基板に形成される要素（例えばトランジスタ等の回路部品）のうち、それぞれが光電変換素子ごとに形成される複数の第１の要素は、共有要素となる第２の要素に対して共通に接続される。
上記構成の場合、第１の基板の複数の第１の要素を、これらが共有する第２の要素に繋がる配線であって第２の基板に形成される配線に対して、１つずつコンタクトで繋ぐ必要がある。そのため、配線のコンタクト数が増えて面積が大きくなってしまう。
本開示は、基板の面積を低減させることが可能な撮像素子および電子機器を提供することを目的とする。
上記目的を達成するために、本開示の撮像素子は、複数の光電変換素子が形成される第１の基板と、２以上の光電変換素子を単位とする組ごとに、該組が共有する画素トランジスタが形成される第２の基板と、第１の基板に形成される複数の要素のうち、それぞれが光電変換素子ごとに形成される複数の第１の要素が共有する第２の要素に繋がる配線であって、第２の基板に形成される第１の配線に対して、１つのコンタクトで接続され、かつ、該複数の第１の要素が接続される第２の配線と、を備える撮像素子である。
ここで、「要素」とは基板（半導体基板）に形成される光電変換素子、トランジスタ、配線（電極を含む）などの回路部品のうちの一部または全部を含む概念である。また、「画素トランジスタ」とは、光電変換素子で受光した光量に応じた電気信号を読み出すためのトランジスタであり、かつ、複数の光電変換素子（画素）で共有可能なトランジスタである。例えば画素トランジスタには、光電変換素子から供給される電気信号を増幅して出力する増幅トランジスタが少なくとも含まれる。
（作用）本開示の撮像素子においては、第１の基板の複数の第１の要素が共有する第２の要素に繋がる配線であって、第２の基板に形成される第１の配線に対して、１つのコンタクトで接続され、かつ、該複数の第１の要素が接続される第２の配線が設けられる。つまり、この第２の配線は、複数の第１の要素を集約し、該複数の第１の要素が共有する（共通に接続される）第２の要素に繋がる配線に対して１つのコンタクトで接続する。これにより、集約単位の複数の第１の要素を第１の配線に接続するために該第１の配線に形成されるコンタクトの数は１つで済むので、第１の配線のコンタクト数および面積を低減できる。
また、本開示の撮像素子は、光電変換素子が形成される第１の基板と、画素トランジスタが形成される第２の基板とが分けて積層されるので、基板上の面積を低減することが可能になる。
本開示によれば、基板の面積を低減させることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載された何れかの効果であってもよい。
本開示の各実施形態に適用される撮像素子の概略構成の一例を示す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 複数の読み出し回路と複数の垂直信号線との接続態様の一例を表す図である。 図１の撮像素子の垂直方向の断面構成の一例を表す図である。 第１の実施形態のフォトダイオードを構成するＮ型の半導体領域の変形例を示す図である。 第１の実施形態の撮像素子の構造の変形例を示す図である。 第２基板と、第３基板との接合点の配置を示す図である。 第２基板と、第３基板との接合点の配置の変形例を示す図である。 図１の撮像素子の水平方向の断面構成の一例を表す図である。 図１の撮像素子の水平方向の断面構成の一例を表す図である。 図１の撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の撮像素子の水平面内での配線レイアウトの一例を表す図である。 図１の撮像素子の水平面内での配線レイアウトの一例を表す図である。 第１の実施形態の撮像素子の製造方法の一例を説明するための図である。 第１の実施形態の撮像素子の製造方法の一例を説明するための図である。 第１の実施形態の撮像素子の製造方法の一例を説明するための図である。 第１の実施形態の撮像素子の製造方法の一例を説明するための図である。 第１の実施形態の撮像素子の製造方法の一例を説明するための図である。 第１の実施形態の撮像素子の製造方法の一例を説明するための図である。 第１の実施形態の撮像素子の製造方法の一例を説明するための図である。 第１の実施形態の撮像素子の製造方法の一例を説明するための図である。 配線が設けられない構成を採った場合の撮像素子の断面の一部を示す図である。 第１の実施形態の撮像素子の断面の一部を示す図である。 第１の実施形態の第１の基板の模式的な平面図である。 第１の実施形態の第２の基板の模式的な平面図である。 第１の実施形態の第２の基板と第１の基板とを重ね合わせた状態の模式的な平面図である。 配線のレイアウトの変形例を示す図である。 第１の実施形態の変形例に係る第１の基板の模式的な平面図である。 第１の実施形態の変形例に係る第２の基板の模式的な平面図である。 第４の実施形態の撮像素子の断面の一部を示す図である。 第５の実施形態の撮像素子の断面の一部を示す図である。 第６の実施形態の撮像素子の断面の一部を示す図である。 第６の実施形態の変形例に係る撮像素子の断面の一部を示す図である。 本開示の撮像素子を適用した電子機器の一例であるカメラの構成例を示す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１のセンサ画素および読み出し回路の一例を表す図である。 図１の撮像素子の垂直方向の断面構成の一例を表す図である。 図１の撮像素子の水平方向の断面構成の一例を表す図である。 図１の撮像素子の水平方向の断面構成の一例を表す図である。 図１の撮像素子の水平方向の断面構成の一例を表す図である。 図１の撮像素子の水平方向の断面構成の一例を表す図である。 図１の撮像素子の水平方向の断面構成の一例を表す図である。 図１の撮像素子の水平方向の断面構成の一例を表す図である。 図１の撮像素子の水平方向の断面構成の一例を表す図である。 上記実施の形態およびその変形例に係る撮像装置を備えた撮像装置の回路構成の一例を表す図である。 図５１の撮像素子を３つの基板を積層して構成した例を表す図である。 ロジック回路を、センサ画素の設けられた基板と、読み出し回路の設けられた基板とに分けて形成した例を表す図である。 ロジック回路を、第３基板に形成した例を表す図である。 上記撮像素子を備えた撮像システムの概略構成の一例を表す図である。 図５５の撮像システムにおける撮像手順の一例を表す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
以下、添付図面を参照しながら、本開示の実施形態に係る撮像素子および電子機器の一例を詳細に説明する。説明は以下の順序で行う。
１．撮像素子の概略構成例
２．第１の実施形態（撮像素子の構成例）
３．第２の実施形態（撮像素子の構成例）
４．第３の実施形態（撮像素子の構成例）
５．第４の実施形態（撮像素子の構成例）
６．第５の実施形態（撮像素子の構成例）
７．第６の実施形態（撮像素子の構成例）
８．第７の実施形態（電子機器の構成例）
９．変形例
１０．適用例
１１．応用例
＜１．撮像素子の概略構成例＞
図１は、本開示の各実施形態に適用される撮像素子１の概略構成の一例を示す図である。撮像素子１は、受光した光を電気信号に変換して画素信号として出力する。この例では、撮像素子１はＣＭＯＳイメージセンサとして構成されている。
図１は、本開示の一実施の形態に係る撮像素子１の概略構成の一例を表したものである。撮像素子１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を備えている。撮像素子１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０および第３基板３０は、この順に積層されている。
第１基板１０は、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、半導体基板３０３に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド(Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
図２は、センサ画素１２および読み出し回路２２の一例を表したものである。以下では、図２に示したように、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。
各センサ画素１２は、互いに共通の構成要素を有している。図２には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、本開示の「光電変換素子」の一具体例に相当する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。
１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３（図１参照）に電気的に接続されている。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
以上のように、４つのセンサ画素１２が１つの読み出し回路２２を共有する１つの単位（以下の説明では「共有単位」または「共有単位回路」と称する場合がある）ごとに、４つの光電変換素子ＰＤと、４つの光電変換素子ＰＤと１対１に対応する４つの転送トランジスタＴＲと、増幅トランジスタＡＭＰと、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、を含む。この例では、４つの画素（光電変換素子ＰＤを少なくとも含むセンサ画素１２）は、１つの増幅トランジスタＡＭＰ、１つのリセットトランジスタＲＳＴ、および、１つの選択トランジスタＳＥＬの組み合わせを共有している。この例では、１つの増幅トランジスタＡＭＰ、１つのリセットトランジスタＲＳＴ、および、１つの選択トランジスタＳＥＬの組み合わせが、「画素トランジスタ」に相当する。
また、以上のように、本開示の「第１の基板」に対応する第１基板１０には、複数の画素と１対１に対応する複数のフォトダイオードＰＤが形成される。より具体的には、第１基板１０には、複数のフォトダイオードＰＤごとに、該フォトダイオードＰＤから出力される電気信号を画素トランジスタへ転送するための転送トランジスタＴＲも形成される。ここでは、第１基板１０に形成される複数のフォトダイオードＰＤに含まれる２つのフォトダイオードＰＤが、「第１の光電変換素子」および「第２の光電変換素子」に相当する。そして、第１の光電変換素子に相当するフォトダイオードＰＤに接続される転送トランジスタＴＲが「第１の転送トランジスタ」に相当し、第２の光電変換素子に相当するフォトダイオードＰＤに接続される転送トランジスタＴＲが「第２の転送トランジスタ」に相当する。つまり、第１基板１０には、第１の光電変換素子と第２の光電変換素子が形成され、第１基板１０は、第１の光電変換素子に接続された第１の転送トランジスタと、第２の光電変換素子に接続された第２の転送トランジスタと、を有していると考えることができる。
また、本開示の「第２の基板」に対応する第２基板２０には、２以上（この例では４つ）のフォトダイオードＰＤを単位とする組ごとに、該組が共有する画素トランジスタが形成される。より具体的には、第２基板２０には、１以上の組ごとに、該組に含まれる２以上の転送トランジスタＴＲの各々から転送された電気信号を増幅して出力する１つの増幅トランジスタＡＭＰを少なくとも含む画素トランジスタが形成される。ここでは、第２の基板には、第１の光電変換素子と第２の光電変換素子とに接続された画素トランジスタが形成されていると考えることができる。
なお、図３に示したように、選択トランジスタＳＥＬが、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。また、図４、図５に示したように、ＦＤ転送トランジスタＦＤＧが、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられていてもよい。
ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
図６は、複数の読み出し回路２２と、複数の垂直信号線２４との接続態様の一例を表したものである。複数の読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、複数の垂直信号線２４は、読み出し回路２２ごとに１つずつ割り当てられていてもよい。例えば、図６に示したように、４つの読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、４つの垂直信号線２４が、読み出し回路２２ごとに１つずつ割り当てられていてもよい。なお、図６では、各垂直信号線２４を区別するために、各垂直信号線２４の符号の末尾に識別番号（１，２，３，４）が付与されている。
＜２．第１の実施形態＞
（撮像素子の構成例）
次に、第１の実施形態に係る撮像素子１の構成を製造方法とともに説明する。
図７は、本実施形態の撮像素子１のうち１つの共有単位回路に対応する断面の一部を示す図である。図７に示すように、撮像素子１は、第１基板１０と、第２基板２０と、周辺回路が形成される第３基板３０と、が積層され、これらが電気的に接続される。この例では、周辺回路は、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６を含むロジック回路３２を含み、第３基板３０に形成される。また、例えば周辺回路に含まれる要素（垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６等）のうちの一部または全部が、第１基板１０または第２基板２０に形成されてもよい。この例では、第３基板３０は、少なくともロジック回路３２を含む。ロジック回路３２は、「第２の基板に形成され、第１の光電変換素子または第２の光電変換素子で生成された信号を処理するロジック回路」に対応している。第３基板３０は、本開示の「第３の基板」に対応している。なお、図７に示す面５０１は、第１基板１０と、第２基板２０とが貼り合わされる面を示す。また、図７に示す面５０２は、第２基板２０と、第３基板３０とが貼り合わされる面を示す。
本実施形態の撮像素子１は、第１基板１０に形成される複数の要素のうち、それぞれがフォトダイオードＰＤごとに形成される複数の第１の要素が共有する第２の要素に繋がる配線であって、第２基板２０に形成される第１の配線に対して、１つのコンタクトで接続され、かつ、該複数の第１の要素が接続される第２の配線を備える。図７の例では、撮像素子１は、複数の転送トランジスタＴＲの出力端子側（「第１の要素」）を、第２基板２０に形成される配線Ｄ１（「第１の配線」）に対して、１つのコンタクトで接続される配線３０１（「第２の配線」）を備える。配線Ｄ１は、複数の転送トランジスタＴＲの出力端子側が共有する（共通に接続される）増幅トランジスタＡＭＰのゲート（「第２の要素」）に繋がる配線でもある。詳しくは後述する。
以下、図７に示された撮像素子１の構成を説明する。図７に示すように、第１基板１０は、半導体基板１１上に絶縁層２４０を積層して構成されている。第１基板１０は、層間絶縁膜５１の一部として、絶縁層２４０を有している。絶縁層２４０は、半導体基板１１と、後述の半導体基板３０３との間隙に設けられている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えば、表面の一部およびその近傍に、Ｐ型の半導体領域２０４（Ｐウェル）を有しており、それ以外の領域（Ｐ型の半導体領域２０４よりも深い領域）に、Ｐ型の半導体領域２０４とは異なる導電型（Ｎ型）のフォトダイオードＰＤを有している。
第１基板１０には、複数のフォトダイオードＰＤが形成される。また、第１基板１０には、複数のフォトダイオードＰＤと１対１に対応する複数の転送トランジスタＴＲが形成される。図７の例では、フォトダイオードＰＤは、Ｎ型の半導体領域で形成され、フォトダイオードＰＤとは異なるＰ型の半導体領域２０２がその側面を覆うように形成される。各フォトダイオードＰＤは、画素を分離（区画）するための画素分離部２０３によって電気的に分離されている。例えば画素分離部２０３は、金属、絶縁膜（例えばＳｉＯ２など）、これらの組み合わせなどで構成される。
フォトダイオードＰＤの下面には、第１基板１０を覆うように絶縁膜２１１が形成される。絶縁膜２１１は、例えば固定電荷を有する膜などで形成される。絶縁膜２１１とカラーフィルタ２１２との間には、平坦化膜２１３としてさらに絶縁膜が形成されてもよい。絶縁膜２１１は、例えば酸化ハフニウム、酸化タンタル、酸化アルミニウムなどの金属酸化膜で形成され、平坦化膜２１３は、例えば酸化シリコン、窒化シリコンなどの絶縁膜で形成される。なお、絶縁膜２１１、平坦化膜２１３は、それぞれ複数層設けてもよい。カラーフィルタ２１２の下にはオンチップレンズ２１４が形成される。オンチップレンズ２１４では照射された光が集光され、集光された光はカラーフィルタ２１２を介してフォトダイオードＰＤへと導かれる。
また、フォトダイオードＰＤの上には、Ｎ型の転送トランジスタＴＲが形成される。より具体的には、第１基板１０においてフォトダイオードＰＤ上にはＰ型の半導体領域２０４（Ｐウェル）が形成され、この半導体領域２０４の表面近傍には、Ｎ型のドレイン領域２２１およびＮ型のソース領域２２２が形成される。そして、半導体領域２０４上のＮ型のドレイン領域２２１とＮ型のソース領域２２２との間にはゲート電極２２３が形成される。この例では、ゲート電極２２３は、フォトダイオードＰＤへ繋がっている。また、この例では、フォトダイオードＰＤの側面を覆うＰ型の半導体領域２０２は、半導体領域２０４の側面の一部を覆うように突き出ているが、これに限らず、Ｐ型の半導体領域２０２の深さは任意である。例えば半導体領域２０２の上面と半導体領域２０４の下面とが同じ高さであってもよい。
また、フォトダイオードＰＤの深さも任意であり、例えば図８に示すように、フォトダイオードＰＤの一部が、転送トランジスタＴＲが形成されるＰ型の半導体領域２０４の表面と同じ高さまで達する形態であってもよい。このような場合、Ｎ型のフォトダイオードＰＤ上にはＰ型の半導体領域が形成されることが好ましいが、図８のように形成されない形態であっても構わない。さらに、例えば図９に示すように、転送トランジスタＴＲのゲート電極２２３が、フォトダイオードＰＤまで繋がらずに、半導体領域２０４上に形成される形態であってもよい。つまり、転送トランジスタＴＲが、平面型の転送ゲート（ゲート電極２２３）を有する形態であってもよい。
図７に戻って説明を続ける。図７に示すように、各転送トランジスタＴＲのソース領域２２２は配線３０１に接続される。この例ではソース領域２２２はＮ型の半導体領域であるため、配線３０１はＰ型のポリシリコンで形成される。各転送トランジスタＴＲおよび配線３０１は絶縁層２４０で覆われ、絶縁層２４０上には半導体基板３０３が形成される。
なお、ここでは、半導体基板３０３と、この半導体基板３０３上に形成される各要素との組み合わせが本開示の「第２の基板」に相当すると考えることもできるし、半導体基板３０３のみが本開示の「第２の基板」に相当すると考えることもできる。第１基板１０についても同様に、ベースとなるシリコン基板と、このシリコン基板上に形成される各要素との組み合わせが本開示の「第１の基板」に相当すると考えることもできるし、シリコン基板のみが本開示の「第１の基板」に相当すると考えることもできる。
上述したように、第２基板２０には、増幅トランジスタＡＭＰを少なくとも含む画素トランジスタが形成される。この例では、画素トランジスタに含まれる各トランジスタはＮチャネル型のＭＯＳトランジスタであるため、半導体基板３０３はＰ型のシリコン基板となる。
上記配線３０１は、半導体基板３０３を貫通するコンタクトＣｔを介して、第２基板２０に形成される配線Ｄ１に接続される。この例では、第２基板２０は、半導体基板３０３上に絶縁層２４５を積層して構成されている。第２基板２０は、層間絶縁膜５１の一部として、絶縁層２４５を有している。絶縁層２４５は、半導体基板３０３と、後述の半導体基板３１との間隙に設けられている。第２基板２０は、４つのセンサ画素１２ごとに、１つの読み出し回路２２を有している。第２基板２０は、半導体基板３０３の表面側（第３基板３０側）の部分に読み出し回路２２が設けられた構成となっている。第２基板２０は、半導体基板１１の表面側に半導体基板３０３の裏面を向けて第１基板１０に貼り合わされている。つまり、第２基板２０は、第１基板１０に、フェイストゥーバックで貼り合わされている。第２基板２０は、さらに、半導体基板３０３と同一の層内に、半導体基板３０３を貫通する絶縁層５３を有している。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５３を有している。絶縁層５３は、半導体基板３０３を貫通するコンタクトＣｔの側面を覆うように設けられている。
第１基板１０および第２基板２０からなる積層体は、センサ画素１２ごとに、１つのコンタクトＣｔを有している。第１基板１０および第２基板２０は、コンタクトＣｔによって互いに電気的に接続されている。具体的には、コンタクトＣｔは、フローティングディフュージョンＦＤおよび後述の配線Ｄ１に電気的に接続されている。
第１基板１０および第２基板２０からなる積層体は、さらに、層間絶縁膜５１内に設けられた貫通配線４７，４８（後述の図１２等参照）を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線４７と、１つの貫通配線４８とを有している。貫通配線４７，４８は、それぞれ、半導体基板３０３の法線方向に延びており、半導体基板３０３を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線４７，４８によって互いに電気的に接続されている。具体的には、貫通配線４７は、半導体基板１１のＰ型の半導体領域２０４と、第２基板２０内の配線とに電気的に接続されている。貫通配線４８は、転送トランジスタＴＲのゲート電極２２３および画素駆動線２３に電気的に接続されている。
上述のコンタクトＣｔは、絶縁層２４５を貫通し、絶縁層２４５上に形成された配線層２４６に含まれる配線Ｄ１に接続される。配線層２４６は、例えば絶縁層２４７と、絶縁層２４７内に設けられた複数の画素駆動線２３および複数の垂直信号線２４などを有している。配線層２４６は、さらに、例えば、絶縁層４７内に複数のパッド電極５８を有している。各パッド電極５８は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属で形成されている。各パッド電極５８は、配線層２４６の表面に露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。複数のパッド電極５８は、例えば、画素駆動線２３および垂直信号線２４ごとに１つずつ設けられている。ここで、パッド電極５８の総数（または、パッド電極５８とパッド電極６４（後述）との接合の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。
上述の配線Ｄ１は、コンタクトＣｔ２を介して増幅トランジスタＡＭＰのゲート電極３１１に接続される。なお、ソース領域２２２から配線３０１および配線Ｄ１を介してゲート電極３１１に至るまでの領域は上述のＦＤとして機能する領域である。
つまり、この配線３０１は、第１基板１０の各転送トランジスタＴＲのソース領域２２２（出力端子側）を集約している。そして、この配線３０１は、その集約したソース領域２２２を、各転送トランジスタＴＲのソース領域２２２が共有する増幅トランジスタＡＭＰのゲート電極３１１に繋がる第２基板２０の配線Ｄ１に対して１つのコンタクトＣｔで接続する。なお、この例では、配線３０１は一体に形成されているが、これに限らず、例えば、別々の材料から形成される配線同士を繋ぎ合わせる形態であってもよい。例えば、各転送トランジスタＴＲのソース領域２２２（出力端子側、ＦＤ）から縦方向に延びる配線と、横方向に延びる共通の配線とを別々の材料で形成し、それらを繋ぎ合わせて配線３０１を構成する形態であってもよい。
ここでは、転送トランジスタＴＲのソース領域２２２（出力端子側）は、第１基板１０に形成される複数の要素のうち、それぞれがフォトダイオードＰＤごとに形成される「第１の要素」に対応している。また、増幅トランジスタＡＭＰのゲート電極３１１（ゲート）は、複数の第１の要素が共通に接続される「第２の要素」に対応している。また、配線Ｄ１は、該複数の第１の要素が共有する第２の要素に繋がる配線であって、第２基板２０に形成される「第１の配線」に対応している。また、配線Ｄ１は、「第２基板２０に形成された第２の配線」にも対応している。さらに、配線３０１は、上記第１の配線に対して、１つのコンタクトＣｔで接続され、かつ、複数の第１の要素が接続される「第２の配線」に対応している。また、上述したように、配線３０１は、各転送トランジスタＴＲのソース領域２２２を介して、それぞれに対応するフォトダイオードＰＤに接続（間接的に接続）されている。つまり、配線３０１は、「第１基板１０に形成され、第１の光電変換素子と第２の光電変換素子とに接続された第１の配線」でもあると考えることができる。なお、本開示における「接続」には、直接的に接続される形態のみならず、上記のように間接的に接続される形態も含まれる。また、配線３０１は、各転送トランジスタＴＲのソース領域２２２に接続されている。つまり、配線３０１は、第１の転送トランジスタと接続された第１のフローティングディフュージョン領域と、第２の転送トランジスタと接続された第２のフローティングディフュージョン領域とに接続されていると考えることができる。また、コンタクトＣｔは、「第１基板１０と第２基板２０を貫通するように形成され、かつ、第１の配線および第２の配線と接続された第３の配線」に対応している。
第３基板３０は、例えば、半導体基板３１上に層間絶縁膜６１を積層して構成されている。半導体基板３１は、シリコン基板で構成されている。第３基板３０は、半導体基板３１の表面側の部分にロジック回路３２が設けられた構成となっている。第３基板３０は、さらに、例えば、層間絶縁膜６１上に配線層６２を有している。配線層６２は、例えば、絶縁層６３と、絶縁層６３内に設けられた複数のパッド電極６４を有している。複数のパッド電極６４は、ロジック回路３２と電気的に接続されている。各パッド電極６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極６４は、配線層６２の表面に露出している。各パッド電極６４は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。また、パッド電極６４は、必ずしも複数でなくてもよく、１つでもロジック回路３２と電気的に接続が可能である。第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲのゲート電極２２３は、上述のコンタクトＣｔと、パッド電極５８，６４とを介して、ロジック回路３２に電気的に接続されている。第３基板３０は、半導体基板３０３の表面側に半導体基板３１の表面を向けて第２基板２０に貼り合わされている。つまり、第３基板３０は、第２基板２０に、フェイストゥーフェイスで貼り合わされている。
図１０に示すように、第２基板２０のパッド電極５８と、第３基板３０のパッド電極６４との接合点５０３は、画素領域１３に重畳している。ただし、これに限らず、例えば図１１に示すような形態であってもよい。図１１の形態においては、第２基板２０のパッド電極５８と、第３基板３０のパッド電極６４との接合点５０３は、画素領域１３の外側の領域に重畳している。つまり、第２基板２０のパッド電極５８を画素領域１３の外側へ配置して、第３基板３０のパッド電極６４と接続させる形態であってもよい。
図１２、図１３は、撮像素子１の水平方向の断面構成の一例を表したものである。図１２、図１３の上側の図は、図７の断面Ｓｅｃ１での断面構成の一例を表す図であり、図１２、図１３の下側の図は、図７の断面Ｓｅｃ２での断面構成の一例を表す図である。図１２には、２×２の４つのセンサ画素１２を２組、第２方向Ｖ２に並べた構成が例示されており、図１３には、２×２の４つのセンサ画素１２を４組、第１方向Ｖ１および第２方向Ｖ２に並べた構成が例示されている。なお、図１２、図１３の上側の断面図では、図７の断面Ｓｅｃ１での断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされるとともに、絶縁層２４０が省略されている。また、図１２、図１３の下側の断面図では、図７の断面Ｓｅｃ２での断面構成の一例を表す図に、半導体基板３０３いの表面構成の一例を表す図が重ね合わされている。
図１２、図１３に示したように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７は、第１基板１０の面内において第１方向Ｖ１（図１２の上下方向、図１３の左右方向）に帯状に並んで配置されている。なお、図１２、図１３には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖ１に２列に並んで配置されている場合が例示されている。第１方向Ｖ１は、マトリクス状の配置された複数のセンサ画素１２の２つの配列方向（例えば行方向および列方向）のうち一方の配列方向（例えば列方向）と平行となっている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、画素分離部２０３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送トランジスタＴＲのゲート電極２２３は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つのゲート電極２２３によって円環形状となる形状となっている。
上述の半導体基板３０３のうち上述のコンタクトＣｔが貫通する部分に存在する絶縁層５３は、第１方向Ｖ１に延在する複数のブロックで構成されている。半導体基板３０３は、第１方向Ｖ１に延在するとともに、上記絶縁層５３を介して第１方向Ｖ１と直交する第２方向Ｖ２に並んで配置された複数の島状のブロック３０３Ａで構成されている。各ブロック３０３Ａには、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と対向する領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、上記絶縁層５３の左隣りのブロック３０３Ａ内の増幅トランジスタＡＭＰと、上記絶縁層５３の右隣りのブロック３０３Ａ内のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬとによって構成されている。
図１４、図１５、図１６、図１７は、撮像素子１の水平面内での配線レイアウトの一例を表したものである。図１４～図１７には、４つのセンサ画素１２によって共有される１つの読み出し回路２２が４つのセンサ画素１２と対向する領域内に設けられている場合が例示されている。図１４～図１７に記載の配線は、例えば、配線層２４６において互いに異なる層内に設けられている。
互いに隣接する４つのコンタクトＣｔは、例えば、図１４に示したように、配線Ｄ１と電気的に接続されている。互いに隣接する４つのコンタクトＣｔは、さらに、例えば、図１４に示したように、配線Ｄ１およびコンタクトＣｔ２を介して、絶縁層５３の左隣りブロック３０３Ａに含まれる増幅トランジスタＡＭＰのゲートと、絶縁層５３の右隣りブロック３０３Ａに含まれるリセットトランジスタＲＳＴのゲートとに電気的に接続されている。
電源線ＶＤＤは、例えば、図１５に示したように、第２方向Ｖ２に並んで配置された各読み出し回路２２と対向する位置に配置されている。電源線ＶＤＤは、例えば、図１５に示したように、コンタクトＣｔ２を介して、第２方向Ｖ２に並んで配置された各読み出し回路２２の増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに電気的に接続されている。２本の画素駆動線２３が、例えば、図１５に示したように、第２方向Ｖ２に並んで配置された各読み出し回路２２と対向する位置に配置されている。一方の画素駆動線２３は、例えば、図１５に示したように、第２方向Ｖ２に並んで配置された各読み出し回路２２のリセットトランジスタＲＳＴのゲートに電気的に接続された配線ＲＳＴＧである。他方の画素駆動線２３は、例えば、図１５に示したように、第２方向Ｖ２に並んで配置された各読み出し回路２２の選択トランジスタＳＥＬのゲートに電気的に接続された配線ＳＥＬＧである。各読み出し回路２２において、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとが、例えば、図１５に示したように、配線２５を介して、互いに電気的に接続されている。
２本の電源線ＶＳＳが、例えば、図１６に示したように、第２方向Ｖ２に並んで配置された各読み出し回路２２と対向する位置に配置されている。各電源線ＶＳＳは、例えば、図１６に示したように、第２方向Ｖ２に並んで配置された各センサ画素１２と対向する位置において、複数の貫通配線４７に電気的に接続されている。４本の画素駆動線２３が、例えば、図１６に示したように、第２方向Ｖ２に並んで配置された各読み出し回路２２と対向する位置に配置されている。４本の画素駆動線２３の各々は、例えば、図１６に示したように、第２方向Ｖ２に並んで配置された各読み出し回路２２に対応する４つのセンサ画素１２のうちの１つのセンサ画素１２の貫通配線４８に電気的に接続された配線ＴＲＧである。つまり、４本の画素駆動線２３（第１制御線）は、第２方向Ｖ２に並んで配置された各センサ画素１２の転送トランジスタＴＲのゲート電極２２３に電気的に接続されている。図１６では、各配線ＴＲＧを区別するために、各配線ＴＲＧの末尾に識別子（１，２，３，４）が付与されている。
垂直信号線２４は、例えば、図１７に示したように、第１方向Ｖ１に並んで配置された各読み出し回路２２と対向する位置に配置されている。垂直信号線２４（出力線）は、例えば、図１７に示したように、第１方向Ｖ１に並んで配置された各読み出し回路２２の出力端（増幅トランジスタＡＭＰのソース）に電気的に接続されている。
次に、本実施形態の撮像素子１の製造方法について説明する。まず、シリコン基板である第１基板１０内に、半導体領域や画素分離部２０３を形成し、画素ごとに、フォトダイオードＰＤや転送トランジスタＴＲを形成する。図１８に示すように、画素分離部２０３で区画されたＰ型の半導体領域（Ｐウェル）２０４の表面近傍に、Ｎ型のドレイン領域２２１およびＮ型のソース領域２２２が形成される。そして、それらの間にゲート電極２２３が形成される。より具体的には、Ｐ型の半導体領域２０４のうちＮ型のドレイン領域２２１とＮ型のソース領域２２２との間には、下方に存在するフォトダイオードＰＤ（図１８では不図示）へ繋がる開口が設けられる。そして、その開口を埋めるようにしてゲート電極２２３が形成される。この例では、ゲート電極２２３は、半導体領域２０４の下方に形成されるフォトダイオードＰＤへ繋がっている（図７参照）。なお、図７に示す領域２０５は、画素分離部２０３で区画された１画素分の領域を示している。
さらに、Ｐ型の半導体領域２０４上には、基準電位（例えばグラウンド）が供給される基準電位線へフォトダイオードＰＤを繋ぐための電極２３０が形成される。この電極２３０は画素ごとに形成され、不図示のフォトダイオードＰＤに繋がっている。
この例では、転送トランジスタＴＲはＮチャネル型のＭＯＳトランジスタであり、そのドレイン領域２２１はＮ型の半導体領域である。したがって、転送トランジスタＴＲのドレイン領域２２１は、フォトダイオードＰＤの側面を覆うＰ型の半導体領域２０２に繋がることになる。図２の回路図からも分かるように、フォトダイオードＰＤの２つの端子のうち転送トランジスタＴＲと接続されない方の端子（入力側の端子）は基準電位線に繋がる。そのため、この例では、フォトダイオードＰＤは、上記電極２３０を介して基準電位線に接続される。したがって、Ｎ型の半導体領域で形成されるフォトダイオードＰＤと接続される上記電極２３０は、Ｐ型のポリシリコンで形成される。
以上のようにして、Ｐ型の半導体領域２０４に、Ｎ型のドレイン領域２２１、Ｎ型のソース領域２２２、ゲート電極２２３および電極２３０が画素ごとに形成された後、これらは絶縁層２４０で覆われる。絶縁層２４０は例えばＳｉＯ２などの酸化膜で構成される。
次に、図１９に示すように、絶縁層２４０をエッチングして、複数の転送トランジスタＴＲのソース領域２２２を集約する配線３０１ａを形成するための配線溝２４１と、複数の電極２３０を集約する配線３０１ｂを形成するための配線溝２４２と、を形成する。以下では、配線３０１ａと配線３０１ｂを区別しない場合は、単に「配線３０１」と称する場合がある。
上述したように、この例では、転送トランジスタＴＲのソース領域２２２はＮ型の半導体領域であるので、これに接続される配線３０１ａはＰ型のポリシリコンで形成される。一方、電極２３０はＰ型のポリシリコンであるので、これに接続される配線３０１ｂはＮ型のポリシリコンで形成される。
つまり、転送トランジスタＴＲがＮ型のトランジスタの場合は、複数の転送トランジスタＴＲの出力端子側を集約する配線３０１ａは、Ｐ型のポリシリコンで形成される。また、上述したように、この場合は、Ｎ型の半導体領域で形成されるフォトダイオードＰＤに接続される電極２３０はＰ型のポリシリコンで形成される。そのため、複数の電極２３０を集約する配線３０１ｂは、Ｎ型のポリシリコンで形成される。
次に、図１９で形成した配線溝２４１を埋めるように、配線３０１ａの材料となるＰ型のポリシリコンを成膜するとともに、配線溝２４２を埋めるように、配線３０１ｂの材料となるＮ型のポリシリコンを成膜する。そして、その後、例えばＣＭＰ(Chemical Mechanical Polishing)により研磨して配線３０１ａおよび配線３０１ｂを形成する（図２０参照）。
この例では、配線３０１ａは、４つのフォトダイオードＰＤごとに（４つのフォトダイオードＰＤの集合ごとに）、該４つのフォトダイオードＰＤと１対１に対応する４つの転送トランジスタＴＲのソース領域２２２が接続される。言い換えれば、配線３０１ａは、４つのフォトダイオードＰＤごとに、該４つのフォトダイオードＰＤと１対１に対応する４つの転送トランジスタＴＲのソース領域２２２を集約する。そして、配線３０１ａは、その集約したソース領域２２２を、それらが共有する増幅トランジスタＡＭＰのゲート電極３１１に繋がる第２基板２０の配線Ｄ１に対して接続するために、１つのコンタクトＣｔで配線Ｄ１と接続される。この例では、４つのソース領域２２２ごとに１つのコンタクトＣｔが形成されることになる。また、この例では、転送トランジスタＴＲのソース領域２２２は「第１の要素」に対応し、増幅トランジスタＡＭＰのゲート電極３１１は「第２の要素」に対応し、配線Ｄ１は「第１の配線」または「第２の基板に形成された第２の配線」に対応し、配線３０１ａは「第２の配線」または「第１の基板に形成され、第１の光電変換素子と第２の光電変換素子とに接続された第１の配線」に対応している。なお、配線３０１ａによる集約単位の画素数は４つに限られるものでは無く、任意に変更可能である。
また、この例では、配線３０１ｂは、４つのフォトダイオードＰＤごとに、該４つのフォトダイオードＰＤと１対１に対応する４つの電極２３０が接続される。言い換えれば、配線３０１ｂは、４つのフォトダイオードＰＤごとに、該４つのフォトダイオードＰＤと１対１に対応する４つの電極２３０を集約する。そして、配線３０１ｂは、その集約した電極２３０を、それらが共有する基準電位線に繋がる第２基板２０の配線Ｄ１に接続するために、１つのコンタクトＣｔで配線Ｄ１と接続される。この例では、４つの電極２３０ごとに１つのコンタクトＣｔが形成されることになる。なお、基準電位線に繋がる配線Ｄ１は、上述の増幅トランジスタＡＭＰのゲート電極３１１に繋がる配線Ｄ１とは別の配線である（ただし、ともに第２基板２０の絶縁層２４５上に形成される配線である）。また、この例では、電極２３０は「第１の要素」に対応し、基準電位線は「第２の要素」に対応し、配線Ｄ１は「第１の配線」に対応し、配線３０１ｂは「第２の配線」に対応している。なお、配線３０１ｂによる集約単位の画素数は４つに限られるものでは無く、任意に変更可能である。また、上述したように、配線３０１ｂは、各電極２３０を介して、それぞれに対応するフォトダイオードＰＤに接続（間接的に接続）されている。つまり、配線３０１ｂは、「第１の基板に形成され、第１の光電変換素子と第２の光電変換素子とに接続された第１の配線」にも対応していると考えることができる。また、上記配線Ｄ１は、「第２の基板に形成された第２の配線」にも対応していると考えることができる。
なお、この例では、基準電位線は第２基板２０に形成されていることを前提とするが、これに限られるものでは無く、例えば他の基板（第３基板３０等）に形成されてもよい。要するに、「第２の要素」は第２基板２０に形成される要素には限定されない。
次に、図２１に示すように、配線３０１ａおよび配線３０１ｂの上に絶縁層２４０を成膜した後、その上にＰ型の半導体基板３０３を貼り合わせて薄肉化する。
次に、図２２に示すように、半導体基板３０３のうち配線３０１と対向する部分を開口し、半導体基板３０３上に画素トランジスタを形成する。なお、図１２の例では、増幅トランジスタＡＭＰと選択トランジスタＳＥＬが例示されているが、不図示のリセットトランジスタＲＳＴも半導体基板３０３上に形成される。図１２に示すように、半導体基板３０３の表面近傍には、Ｎ型のドレイン領域３１２およびＮ型のソース領域３１３が形成される。そして、それらの間にゲート電極３１１が形成されて、増幅トランジスタＡＭＰが形成される。
上記と同様に、半導体基板３０３の表面近傍には、Ｎ型のドレイン領域３２１およびＮ型のソース領域３２２が形成され、それらの間にゲート電極３２３が形成されて、選択トランジスタＳＥＬが形成される。なお、不図示のリセットトランジスタＲＳＴも同様にして形成される。そして、以上のように形成された開口および画素トランジスタ（増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ等）を覆うように絶縁層２４５が形成(成膜)される。
次に、図２３に示すように、配線３０１や第２基板２０の各要素を配線Ｄ１に接続するためのコンタクトＣｔ，Ｃｔ２が形成される。この例では、増幅トランジスタＡＭＰのドレイン領域３１２、配線３０１、および、選択トランジスタＳＥＬのソース領域３２２の各々に対してコンタクトＣｔが形成され、増幅トランジスタＡＭＰのゲート電極３１１に対してコンタクトＣｔ２が形成される。
コンタクトＣｔ，Ｃｔ２の形成方法としては、例えば絶縁層をエッチングして、コンタクトＣｔ，Ｃｔ２を形成するための開口を形成し、その開口の内面に電気的に絶縁するためのバリア層を形成してから、コンタクトＣｔ，Ｃｔ２の材料を充填するといった方法が考えられる。この例では、半導体基板３０３の開口に設けられる絶縁層（コンタクトＣｔの側面を覆う絶縁層）が上述の絶縁層５３となる。コンタクトＣｔ，Ｃｔ２の材料としては、例えばタングステンなどが挙げられる。バリア層は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮなどで構成される。ただし、コンタクトＣｔ，Ｃｔ２の形成方法や材料はこれに限らず任意であり、公知の様々な技術を利用可能である。
次に、図２４に示すように、コンタクトＣｔ，Ｃｔ２が接続される配線Ｄ１を絶縁層２４５上に形成する。この例では、配線Ｄ１は銅（Ｃｕ）で構成される。なお、配線Ｄ１の形成方法や材料は任意であり、公知の様々な技術を利用可能である。
次に、図２５に示すように、絶縁層２４５上に上述の配線層２４６を形成していく。その後、周辺回路が形成された第３基板３０を貼り合わせ、画素毎のカラーフィルタおよびオンチップレンズを形成することにより、図７に示すような構成が得られる。
次に、本実施形態の撮像素子１の作用および効果を説明する。ここで、例えば上述の配線３０１（配線３０１ａまたは配線３０１ｂ）が形成されない構成を想定する。この構成では、図２６に示すように、各転送トランジスタＴＲのソース領域２２２（出力端子側）は、それぞれ個別にコンタクトＣｔを介して、増幅トランジスタＡＭＰのゲート電極３１１に繋がる配線Ｄ１に接続される。１つの共有単位に着目すると、増幅トランジスタＡＭＰのゲート電極３１１に繋がる第２基板２０の配線Ｄ１に対して、４つの転送トランジスタＴＲのソース領域２２２と１対１に対応する４つのコンタクトＣｔを接続する必要がある。このため、配線Ｄ１のコンタクト数が増えて面積が大きくなってしまう。また、コンタクトＣｔを通すための半導体基板３０３の開口面積も大きくなってしまう。
また、上記構成（図２６に示す構成）においては、各電極２３０も、それぞれ個別にコンタクトＣｔを介して、基準電位線に繋がる配線Ｄ１に接続される。１つの共有単位に着目すると、基準電位線に繋がる第２基板２０の配線Ｄ１に対して、４つの電極２３０と１対１に対応する４つのコンタクトＣｔを接続する必要がある。このため、配線Ｄ１のコンタクト数が増えて面積が大きくなってしまう。また、コンタクトＣｔを通すための半導体基板３０３の開口面積も大きくなってしまう。
したがって、上記構成においては、第２基板２０に形成される配線Ｄ１に付随する容量（寄生容量）が大きくなるので、光電変換の変換効率に影響を与えるおそれがある。例えば光電変換の変換効率が低下するおそれがある。
そこで、本実施形態では、転送トランジスタＴＲの出力端子側や電極２３０などの複数の第１の要素が共有する第２の要素（増幅トランジスタＡＭＰのゲート電極３１１や基準電位線）に繋がる配線であって、第２基板２０に形成される配線Ｄ１に対して、１つのコンタクトＣｔで接続され、かつ、該複数の第１の要素が接続される配線３０１を設けている。
つまり、この配線３０１は、複数の第１の要素を集約し、該複数の第１の要素が共有する第２の要素に繋がる配線Ｄ１に対して、１つのコンタクトＣｔで接続している。これにより、集約単位の複数の第１の要素を配線Ｄ１に接続するために該配線Ｄ１に形成されるコンタクトＣｔの数は１つで済むので、配線Ｄ１のコンタクト数および面積を低減できる。したがって、配線Ｄ１に付随する容量を低減できるので、光電変換の変換効率を向上させることができる。
より具体的には、図２７に示すように、本実施形態の撮像素子１においては、各転送トランジスタＴＲのソース領域２２２（出力端子側）を、第２基板２０に形成される配線Ｄ１に対して、１つのコンタクトＣｔで接続するための配線３０１ａが設けられる。上記配線Ｄ１は、各転送トランジスタＴＲのソース領域２２２が共有する増幅トランジスタＡＭＰのゲート電極３１１に繋がる配線である。また、本実施形態の撮像素子１においては、各電極２３０を、第２基板２０に形成される配線Ｄ１に対して、１つのコンタクトＣｔで接続するための配線３０１ｂも設けられる。上記配線Ｄ１は、各電極２３０が共通に接続される基準電位線に繋がる配線である。
図２８は、本実施形態の第１基板１０の模式的な平面図である。画素分離部２０３によって区画された複数の領域２５０の各々は、１つの画素に対応する領域である。図２８に示す領域２６０は、画素トランジスタを共有する単位となる４つのフォトダイオードＰＤと１対１に対応する４つの転送トランジスタＴＲごとの、ソース領域２２２と配線３０１ａとの接続点２６１の集合を示す。また、図２８に示す領域２７０は、基準電位線を共有する単位となる４つのフォトダイオードＰＤと１対１に対応する４つの電極２３０ごとの、電極２３０と配線３０１ｂとの接続点２７１の集合を示す。
図２９は、本実施形態の第２基板２０の模式的な平面図である。上述したように、第２基板２０には、４つのフォトダイオードＰＤごとに、該４つのフォトダイオードＰＤが共有する画素トランジスタが形成される。図２９に示す領域２８０は、１つの共有単位回路の画素トランジスタのゲート電極が形成される領域を示している。より具体的には、増幅トランジスタＡＭＰのゲート電極３１１、選択トランジスタＳＥＬのゲート電極３２３、および、リセットトランジスタＲＳＴのゲート電極３３３が形成される領域を示している。
図３０は、本実施形態において、第２基板２０と第１基板１０とを重ね合わせた状態の模式的な平面図である。図３０の例では、配線３０１ａは、４つのフォトダイオードＰＤの集合（集合の数は任意）ごとに、該集合に含まれる４つのフォトダイオードＰＤと１対１に対応する４つの転送トランジスタＴＲのソース領域２２２が接続される。そして、配線３０１ａは、４つのソース領域２２２が共有する増幅トランジスタＡＭＰのゲート電極３１１に繋がる配線Ｄ１（不図示）に対して、１つのコンタクトＣｔで接続される。つまり、配線３０１ａは、４つのフォトダイオードＰＤごとに、該４つのフォトダイオードＰＤと１対１に対応する４つの転送トランジスタＴＲのソース領域２２２を集約する。そして、これらが共有する増幅トランジスタＡＭＰのゲート電極に繋がる配線Ｄ１に対して、１つのコンタクトＣｔで接続している。
これにより、集約単位の４つのフォトダイオードＰＤと１対１に対応する４つの転送トランジスタＴＲのソース領域２２２を配線Ｄ１に接続するために該配線Ｄ１に形成されるコンタクトの数は１つで済む。これにより、配線Ｄ１のコンタクト数および面積を低減できる。したがって、配線Ｄ１に付随する容量を低減できるので、光電変換の変換効率を向上させることができる。
また、図３０の例では、配線３０１ｂは、４つのフォトダイオードＰＤの集合ごとに、該集合に含まれる４つのフォトダイオードＰＤと１対１に対応する４つの電極２３０が接続される。そして、配線３０１ｂは、４つの電極２３０が共有する基準電位線に繋がる配線Ｄ１（不図示）に対して、１つのコンタクトＣｔで接続される。つまり、配線３０１ｂは、４つのフォトダイオードＰＤごとに、該４つのフォトダイオードＰＤと１対１に対応する４つの電極２３０を集約し、これらが共有する基準電位線に繋がる配線Ｄ１に対して、１つのコンタクトＣｔで接続している。
これにより、集約単位の４つのフォトダイオードＰＤと１対１に対応する４つの電極２３０を配線Ｄ１に接続するために該配線Ｄ１に形成されるコンタクトの数は１つで済むので、配線Ｄ１のコンタクト数および面積を低減できる。したがって、配線Ｄ１に付随する容量を低減できるので、光電変換の変換効率を向上させることができる。なお、以上においては、配線３０１（配線３０１ａまたは配線３０１ｂ）は、複数の第１の要素を集約し、該複数の第１の要素が共有する第２の要素に繋がる配線Ｄ１に対して、１つのコンタクトＣｔで接続している。ただし、これに限らず、コンタクトＣｔの数は２つ以上であってもよい。要するに、配線３０１は、集約単位の数よりも少ない数のコンタクトＣｔで配線Ｄ１に接続される形態であればよく、このような形態であれば、配線Ｄ１のコンタクト数および面積を低減できる。
なお、この例では、配線３０１ａにより集約される単位となる４つの画素と、配線３０１ｂにより集約される単位となる４つの画素とは完全には一致せず、その一部（この例では２つの画素）が重複する形になっているが、これに限られるものではない。
また、本実施形態では、フォトダイオードＰＤが形成される第１基板１０と、画素トランジスタが形成される第２基板２０と、が分けて積層されるので、基板の面積（平面のスペース）を低減することが可能になる。より具体的には、第１基板１０と第２基板２０を分けることで、フォトダイオードＰＤと画素トランジスタを同一の基板に設ける構成に比べて、フォトダイオードＰＤおよび画素トランジスタの各々の面積を拡大できる。これにより、光電変換効率を向上させるとともにトランジスタノイズを低減できる。
また、第１基板１０と第２基板２０を分けることで、フォトダイオードＰＤと画素トランジスタを同一の基板に設ける構成に比べて、単位面積当たりの画素数を増加させることができるので、解像度を向上させることができる。
さらに、上述したように、本実施形態では、基板間接続に関して、第１基板１０と第２基板２０を画素領域１３内で貫通電極（コンタクトＣｔや貫通配線４７，４８）を用いて接続し、第２基板２０と第３基板３０を、パッド電極５８，６４を用いて接合している。これにより、画素領域１３の周縁の周辺領域に対して貫通接続ビア（ＴＳＶ（Thorough Si Via））を設けて各基板を接続する構成に比べて、基板間接続に必要な面積が小さくて済むので、チップサイズを低減できる。もしくは、同じチップ面積でも画素領域１３を拡大することができる。なお、基板間接続を全て画素領域内で済ませることができれば、さらに効果がある。
また、本実施形態では、第２基板２０よりも光入射面側（この例では第２基板２０の下層）に上記配線３０１（配線３０１ａまたは配線３０１ｂ）が設けられる（例えば図１７参照）。これにより、第２基板２０の半導体基板３０３のうち配線３０１に対向する領域に形成される開口は、１つのコンタクトＣｔを通すことができる程度の大きさで足りる。したがって、本実施形態によれば、半導体基板３０３に形成される開口を小さくすることができる。
なお、以上に説明した本実施形態では、「第１の要素」の一例として転送トランジスタＴＲの出力端子側や電極２３０を例に挙げ、「第２の要素」の一例として増幅トランジスタＡＭＰのゲート電極３１１や基準電位線を例に挙げているが、これらに限られるものではない。要するに、第１の要素は、第１基板１０に形成される複数の要素のうち、それぞれがフォトダイオードＰＤごとに形成される要素であり、第２の要素は、第２基板２０に形成される要素のうち、該複数の第１の要素が共有する要素であればよい。
さらに、本実施形態では、配線３０１ａおよび配線３０１ｂは縦方向に沿って交互に配置されるレイアウトであるが（図３０参照）、これに限らず、配線３０１のレイアウトは設計条件等に応じて任意に変更可能である。例えば図３１に示すように、配線３０１ａおよび配線３０１ｂは横方向に沿って交互に配置されるレイアウトであってもよい。図３２は、この場合における第１基板１０の模式的な平面図であり、図３３は、この場合における第２基板２０の模式的な平面図である。図３２、図３３においては、上述の実施形態と共通する要素については同一の符号を付している。
＜３．第２の実施形態＞
（撮像素子の構成例）
次に、第２の実施形態に係る撮像素子の構成の一例を説明する。なお、本実施形態に係る撮像素子の基本的な構成は上述の第１の実施形態に係る撮像素子１と同じであるので、上述の第１の実施形態との相違点のみを説明する。相違点以外の構成は上述の第１の実施形態と同様である。
上述の第１の実施形態において、転送トランジスタＴＲはＮチャネル型のＭＯＳトランジスタで構成されているが、本実施形態では、転送トランジスタＴＲはＰチャネル型のＭＯＳトランジスタ（Ｐ型のトランジスタの一例）で構成される。このため、フォトダイオードＰＤ上に形成される半導体領域２０４はＮ型の半導体領域となり、その半導体領域２０４の表面近傍に形成される転送トランジスタＴＲのドレイン領域２２１およびソース領域２２２はＰ型の半導体領域となる。このため、各転送トランジスタＴＲのソース領域２２２を集約する配線３０１ａはＮ型のポリシリコンで形成される。
つまり、転送トランジスタＴＲがＰ型のトランジスタの場合は、複数の転送トランジスタＴＲの出力端子側を、配線Ｄ１に対して、１つのコンタクトで接続するための配線３０１ａは、Ｎ型のポリシリコンで形成される。
また、転送トランジスタＴＲのＮ型のドレイン領域２２１は、フォトダイオードＰＤの側面を覆うＰ型の半導体領域に繋がることになるので、フォトダイオードＰＤは上記電極２３０に接続されることになる。そのため、この例では上記電極２３０はＮ型のポリシリコンで形成されるので、各電極２３０を集約する配線３０１ｂはＰ型のポリシリコンで形成される。
つまり、本実施形態では、フォトダイオードＰＤに接続される電極２３０はＮ型のポリシリコンで形成され、複数の電極２３０を、配線Ｄ１に対して１つのコンタクトで接続するための配線３０１ｂは、Ｐ型のポリシリコンで形成される。
以上の本実施形態の構成であっても、上述の第１の実施形態と同様の効果が得られる。すなわち、第１基板１０に形成される転送トランジスタＴＲの出力端子側や電極２３０などの複数の第１の要素（集約単位の複数の第１の要素）を配線Ｄ１へ繋ぐために該配線Ｄ１に形成されるコンタクトＣｔの数は１つで済む。したがって、配線Ｄ１のコンタクト数および面積を低減できるので、配線Ｄ１に付随する容量を低減できる。これにより、光電変換の変換効率を向上させることができる。
＜４．第３の実施形態＞
（撮像素子の構成例）
次に、第３の実施形態に係る撮像素子の構成の一例を説明する。なお、本実施形態に係る撮像素子の基本的な構成は上述の第１の実施形態に係る撮像素子１と同じであるので、上述の第１の実施形態との相違点のみを説明する。相違点以外の構成は上述の第１の実施形態と同様である。
上述の第１の実施形態では、配線（配線３０１ａまたは配線３０１ｂ）は、ポリシリコンで形成されているが、これに限らず、例えば配線３０１は、タングステン（Ｗ）を含んで形成されてもよい。これにより、配線３０１をポリシリコンで形成する場合に比べて、配線３０１の抵抗を下げることができる。
また、この構成であっても、上述の第１の実施形態と同様の効果が得られる。すなわち、第１基板１０に形成される転送トランジスタＴＲの出力端子側や電極２３０などの複数の第１の要素（集約単位の複数の第１の要素）を配線Ｄ１へ繋ぐために該配線Ｄ１に形成されるコンタクトＣｔの数は１つで済む。したがって、配線Ｄ１のコンタクト数および面積を低減できるので、配線Ｄ１に付随する容量を低減できる。これにより、光電変換の変換効率を向上させることができる。
＜５．第４の実施形態＞
（撮像素子の構成例）
次に、第４の実施形態に係る撮像素子の構成の一例を説明する。なお、本実施形態に係る撮像素子の基本的な構成は上述の第１の実施形態に係る撮像素子１と同じであるので、上述の第１の実施形態との相違点のみを説明する。相違点以外の構成は上述の第１の実施形態と同様である。
本実施形態では、図３４に示すように、配線３０１ａおよび配線３０１ｂは、第２基板２０（半導体基板３０３）に形成された開口に配置される。ここでは、「第２基板２０に形成された開口」とは、第２基板２０の第１の半導体領域（例えば増幅トランジスタＡＭＰが形成された領域）と、第２基板２０の第２の半導体領域（例えば選択トランジスタＳＥＬが形成された領域）との間に形成された絶縁膜２３０の領域内（絶縁領域内）に相当する。これにより、積層方向の高さを低減できるという有利な効果を奏する。
また、この構成であっても、上述の第１の実施形態と同様の効果が得られる。すなわち、第１基板１０に形成される転送トランジスタＴＲの出力端子側や電極２３０などの複数の第１の要素（集約単位の複数の第１の要素）を配線Ｄ１へ繋ぐために該配線Ｄ１に形成されるコンタクトＣｔの数は１つで済む。したがって、配線Ｄ１のコンタクト数および面積を低減できるので、配線Ｄ１に付随する容量を低減できる。これにより、光電変換の変換効率を向上させることができる。
なお、本実施形態は、上述の第２の実施形態にも適用することができる。例えば配線３０１ａは、第２基板２０に形成された開口に配置され、転送トランジスタＴＲはＰ型のトランジスタであり、配線３０１ａはＮ型のポリシリコンで形成されてもよい。また、例えば配線３０１ｂは、第２基板２０に形成された開口に配置され、フォトダイオードＰＤに接続される電極２３０はＮ型のポリシリコンで形成され、配線３０１ｂはＰ型のポリシリコンで形成されてもよい。
また、本実施形態は、上述の第３の実施形態にも適用することができる。例えば配線３０１（配線３０１ａまたは配線３０１ｂ）は、第２基板２０に形成された開口に配置され、配線３０１はタングステン（Ｗ）を含んで形成されてもよい。
＜６．第５の実施形態＞
（撮像素子の構成例）
次に、第５の実施形態に係る撮像素子の構成の一例を説明する。なお、本実施形態に係る撮像素子の基本的な構成は上述の第１の実施形態に係る撮像素子１と同じであるので、上述の第１の実施形態との相違点のみを説明する。相違点以外の構成は上述の第１の実施形態と同様である。
本実施形態では、配線３０１（配線３０１ａまたは配線３０１ｂ）は、第２の要素（増幅トランジスタＡＭＰのゲート電極３１１または基準電位線）と配線Ｄ１との間に配置される。例えば図３５に示すように、配線３０１ａは、第２基板２０に形成される増幅トランジスタＡＭＰのゲート電極３１１と配線Ｄ１との間に配置される。
この構成であっても、上述の第１の実施形態と同様の効果が得られる。すなわち、第１基板１０に形成される転送トランジスタＴＲの出力端子側や電極２３０などの複数の第１の要素（集約単位の複数の第１の要素）を配線Ｄ１へ繋ぐために該配線Ｄ１に形成されるコンタクトＣｔの数は１つで済む。したがって、配線Ｄ１のコンタクト数および面積を低減できるので、配線Ｄ１に付随する容量を低減できる。これにより、光電変換の変換効率を向上させることができる。
なお、本実施形態は、上述の第２の実施形態にも適用することができる。例えば配線３０１ａは、第２基板２０に形成された開口に配置され、増幅トランジスタＡＭＰのゲート電極３１１と配線Ｄ１との間に配置され、転送トランジスタＴＲはＰ型のトランジスタであり、配線３０１ａはＮ型のポリシリコンで形成されてもよい。また、例えば配線３０１ｂは、基準電位線と配線Ｄ１との間に配置され、フォトダイオードＰＤに接続される電極２３０はＮ型のポリシリコンで形成され、配線３０１ｂはＰ型のポリシリコンで形成されてもよい。
また、本実施形態は、上述の第３の実施形態にも適用することができる。例えば配線３０１ａは、増幅トランジスタＡＭＰのゲート電極３１１と配線Ｄ１との間に配置され、配線３０１ａはタングステン（Ｗ）を含んで形成されてもよい。また、例えば配線３０１ｂは、基準電位線と配線Ｄ１との間に配置され、配線３０１ｂはタングステン（Ｗ）を含んで形成されてもよい。
＜７．第６の実施形態＞
（撮像素子の構成例）
次に、第６の実施形態に係る撮像素子の構成の一例を説明する。なお、本実施形態に係る撮像素子の基本的な構成は上述の第１の実施形態に係る撮像素子１と同じであるので、上述の第１の実施形態との相違点のみを説明する。相違点以外の構成は上述の第１の実施形態と同様である。
本実施形態では、図３６に示すように、配線３０１ａのみが設けられる。ここでは、上述の配線３０１ｂは設けられず、各電極２３０は、それぞれ個別のコンタクトを介して配線Ｄ１に接続される。
この構成であっても、第１基板１０に形成される複数の転送トランジスタＴＲの出力端子側を配線Ｄ１（増幅トランジスタＡＭＰのゲート電極３１１に繋がる配線Ｄ１）に共通に接続するために該配線Ｄ１に形成されるコンタクトＣｔの数は１つで済む。したがって、増幅トランジスタＡＭＰのゲート電極３１１に繋がる配線Ｄ１のコンタクト数および面積を低減できる。
また、例えば図３７に示すように、配線３０１ｂのみが設けられる構成とすることもできる。ここでは、上述の配線３０１ａは設けられず、各転送トランジスタＴＲの出力端子側（この例ではソース領域２２２）は、それぞれ個別のコンタクトを介して配線Ｄ１に接続される。
この構成であっても、第１基板１０に形成される複数の電極２３０を配線Ｄ１（基準電位線に繋がる配線Ｄ１）に共通に接続するために該配線Ｄ１に形成されるコンタクトＣｔの数は１つで済む。したがって、基準電位線に繋がる配線Ｄ１のコンタクト数および面積を低減できる。
要するに、上述の配線３０１ａが設けられて上述の配線３０１ｂが設けられない構成とすることもできるし、それとは反対に、上述の配線３０１ｂが設けられて上述の配線３０１ａが設けられない構成とすることもできる。
なお、本実施形態は、上述の第２の実施形態に適用することもでき、転送トランジスタＴＲはＰ型のトランジスタであり、配線３０１ａはＮ型のポリシリコンで形成されてもよい。また、フォトダイオードＰＤに接続される電極２３０はＮ型のポリシリコンで形成され、配線３０１ｂはＰ型のポリシリコンで形成されてもよい。
また、本実施形態は、上述の第３の実施形態に適用することもでき、配線３０１（配線３０１ａまたは配線３０１ｂ）はタングステン（Ｗ）を含んで形成されてもよい。
また、本実施形態は、上述の第４の実施形態に適用することもできる。例えば上述の配線３０１ａが設けられて上述の配線３０１ｂが設けられない構成であって、配線３０１ａは第２基板２０に形成された開口に配置されてもよい。また、例えば上述の配線３０１ｂが設けられて上述の配線３０１ａが設けられない構成であって、配線３０１ｂは第２基板２０に形成された開口に配置されてもよい。
さらに、本実施形態は、上述の第５の実施形態に適用することもできる。例えば上述の配線３０１ａが設けられて上述の配線３０１ｂが設けられない構成であって、配線３０１ａは、増幅トランジスタＡＭＰのゲート電極３１１と配線Ｄ１との間に配置される形態であってもよい。また、例えば上述の配線３０１ｂが設けられて上述の配線３０１ａが設けられない構成であって、配線３０１ｂは、基準電位線と配線Ｄ１との間に配置される形態であってもよい。
要するに、本実施形態は、上述の第２の実施形態～第５の実施形態の各々に対して適用することができる。
＜８．第７の実施形態＞
（電子機器の構成例）
上述の各実施形態で説明した撮像素子は、例えば、デジタルスチルカメラ、デジタルビデオカメラ、カメラ付き携帯電話機などの各種携帯端末機器、プリンター等の電子機器に適用することができる。図３８は、本開示の撮像素子を適用した電子機器の一例であるカメラ１０００の構成例を示す図である。このカメラ１０００は、静止画または動画を撮影可能なビデオカメラを例としたものである。
図３８に示すように、カメラ１０００は、レンズ群１０１１と、撮像素子１０１２と、ＤＳＰ回路１０１３と、を少なくとも備えている。
レンズ群１０１１は、被写体からの入射光（像光）を取り込んで撮像素子１０１２へと導く。この例では、レンズ群１０１１は、撮像素子へ入射光を導くための「光学系」の一例に相当する。
撮像素子１０１２は、入射光を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１０１３へ供給する。撮像素子１０１２は、上述した各実施形態の撮像素子の何れかが適用される。
ＤＳＰ回路１０１３は、撮像素子１０１２から供給される画素信号に対して所定の画像処理を行い、処理後の画素単位の画素信号の集合（１フレーム分の画素信号の集合）を映像信号として出力する。この例では、ＤＳＰ回路１０１３は、撮像素子から出力される信号を処理する「処理部」の一例に相当する。
ＤＳＰ回路１０１３から出力された映像信号は、フレームメモリなどに一時的に記憶された後、ＤＶＤ（Digital Versatile Disk）やフラッシュメモリなどの記録媒体に記録される。あるいは、液晶パネルや有機ＥＬ（Electro Luminescence）パネルなどの表示装置に表示される。
＜９．変形例＞
以下に、上記撮像素子１の変形例について説明する。
[変形例Ａ]
上記各実施形態では、共有単位の画素数は４つであるが、これに限らず、共有単位の画素数は任意に変更可能である。例えば図３９および図４０に示すように、共有単位の画素数は２つであってもよい。つまり、第２基板２０は、２つのセンサ画素１２ごとに読み出し回路２２を有する形態であってもよい。図３９には、図２に記載のセンサ画素１２および読み出し回路２２の一変形例が示されている。図４０には、図３に記載のセンサ画素１２および読み出し回路２２の一変形例が示されている。
また、例えば図４１および図４２に示すように、共有単位の画素数は１つであってもよい。つまり、第２基板２０は、２つのセンサ画素１２ごとに読み出し回路２２を有する形態であってもよい。図４１には、図２に記載のセンサ画素１２および読み出し回路２２の一変形例が示されている。図４２には、図３に記載のセンサ画素１２および読み出し回路２２の一変形例が示されている。
[変形例Ｂ]
図４３は、上記撮像素子１の垂直方向の断面構成の一変形例を表すものである。本変形例では、第２基板２０と第３基板３０との電気的な接続が、第１基板１０における周辺領域１４と対向する領域でなされている。周辺領域１４は、第１基板１０の額縁領域に相当しており、画素領域１３の周縁に設けられている。本変形例では、第２基板２０は、周辺領域１４と対向する領域に、複数のパッド電極５８を有しており、第３基板３０は、周辺領域１４と対向する領域に、複数のパッド電極６４を有している。第２基板２０および第３基板３０は、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。
このように、本変形例では、第２基板２０および第３基板３０が、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。これにより、画素領域１３と対向する領域で、パッド電極５８，６４同士を接合する場合と比べて、１画素あたりの面積の微細化を阻害するおそれを低減することができる。従って、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
[変形例Ｃ]
図４４、図４５は、上記撮像素子１の水平方向の断面構成の一変形例を表すものである。図４４、図４５の上側の図は、図７の断面Ｓｅｃ１での断面構成の一変形例であり、図２３の下側の図は、図７の断面Ｓｅｃ２での断面構成の一変形例である。なお、図４４、図４５の上側の断面図では、図７の断面Ｓｅｃ１での断面構成の一変形例を表す図に、図７の半導体基板１１の表面構成の一変形例を表す図が重ね合わされるとともに、絶縁層２４０が省略されている。また、図４４、図４５の下側の断面図では、図７の断面Ｓｅｃ２での断面構成の一変形例を表す図に、半導体基板３０３の表面構成の一変形例を表す図が重ね合わされている。
図４４、図４５に示したように、複数のコンタクトＣｔ、複数の貫通配線４７および複数の貫通配線４８（図中の行列状に配置された複数のドット）は、第１基板１０の面内において第１方向Ｖ１（図４４、図４５の左右方向）に帯状に並んで配置されている。なお、図４４、図４５には、複数のコンタクトＣｔ、複数の貫通配線４７および複数の貫通配線４８が第１方向Ｖ１に２列に並んで配置されている場合が例示されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧ（ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
絶縁層５３は、第１方向Ｖ１に延在する複数のブロックで構成されている。半導体基板３０３は、第１方向Ｖ１に延在するとともに、絶縁層５３を介して第１方向Ｖ１と直交する第２方向Ｖ２に並んで配置された複数の島状のブロック３０３Ａで構成されている。各ブロック３０３Ａには、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、第２方向Ｖ２にずれて配置されている。
図４４では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第２方向Ｖ２にずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック３０３Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬによって構成されている。
図４５では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第２方向Ｖ２にずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック３０３Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。
本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第２方向Ｖ２にずれて配置されている。このようにした場合には、配線２５を短くすることができ、または、配線２５を省略して、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成することもできる。その結果、読み出し回路２２のサイズを小さくしたり、読み出し回路２２内の他の箇所のサイズを大きくしたりすることができる。
[変形例Ｄ]
図４６は、上記撮像素子１の水平方向の断面構成の一変形例を表すものである。図４６には、図１２の断面構成の一変形例が示されている。
本変形例では、半導体基板３０３が、絶縁層５３を介して第１方向Ｖ１および第２方向Ｖ２に並んで配置された複数の島状のブロック３０３Ａで構成されている。各ブロック３０３Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
[変形例Ｅ]
図４７は、上記撮像素子１の水平方向の断面構成の一変形例を表すものである。図４７には、図４６の断面構成の一変形例が示されている。
本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２が、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖ１にずれて配置されている。本変形例では、さらに、変形例Ｄと同様、半導体基板３０３が、絶縁層５３を介して第１方向Ｖ１および第２方向Ｖ２に並んで配置された複数の島状のブロック３０３Ａで構成されている。各ブロック３０３Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。本変形例では、さらに、複数の貫通配線４７および複数のコンタクトＣｔが、第２方向Ｖ２にも配列されている。具体的には、複数の貫通配線４７が、ある読み出し回路２２を共有する４つのコンタクトＣｔと、その読み出し回路２２の第２方向Ｖ２に隣接する他の読み出し回路２２を共有する４つの貫通配線コンタクトＣｔとの間に配置されている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３および貫通配線４７によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
[変形例Ｆ]
図４８は、上記撮像素子１の水平方向の断面構成の一例を表したものである。図４８には、図１２の断面構成の一変形例が示されている。
本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。従って、本変形例では、４つのセンサ画素１２ごとに、１つのコンタクトＣｔが設けられている。
マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖ１にずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、本変形例では、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。従って、本変形例では、４つのセンサ画素１２Ａごとに、１つの貫通配線４７が設けられている。
本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部２０３を有している。素子分離部４３は、半導体基板１１の法線方向から見て、センサ画素１２を完全には囲っておらず、フローティングディフュージョンＦＤ（貫通配線５４）の近傍と、貫通配線４７の近傍に、隙間（未形成領域）を有している。そして、その隙間によって、４つのセンサ画素１２による１つの貫通配線５４の共有や、４つのセンサ画素１２Ａによる１つの貫通配線４７の共有を可能にしている。本変形例では、第２基板２０は、フローティングディフュージョンＦＤを共有する４つのセンサ画素１２ごとに読み出し回路２２を有している。
図４９は、本変形例に係る撮像素子１の水平方向の断面構成の一例を表したものである。図４９には、図４６の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部２０３を有している。
図５０は、本変形例に係る撮像素子１の水平方向の断面構成の一例を表したものである。図５０には、図４７の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する画素分離部２０３を有している。
[変形例Ｇ]
図５１は、変形例に係る撮像素子１の回路構成の一例を表したものである。本変形例に係る撮像素子１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
図５１に示すように、本変形例に係る撮像素子１は、光電変換素子を含む複数のセンサ画素１２が行列状（マトリックス状）に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６を有する構成となっている。
このシステム構成において、システム制御回路３６は、マスタークロックＭＣＫに基づいて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５などに対して与える。
また、垂直駆動回路３３は、画素領域１３の各センサ画素１２とともに、第１基板１０形成されており、さらに、読み出し回路２２の形成されている第２基板２０にも形成される。カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６は、第３基板３０に形成される。
センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲとを有する構成のものを用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。
画素領域１３には、センサ画素１２が２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に画素駆動線２３が配線され、列毎に垂直信号線２４が配線されている。複数の画素駆動線２３の各一端は、垂直駆動回路３３の各行に対応した各出力端に接続されている。垂直駆動回路３３は、シフトレジスタなどによって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレスや行走査の制御を行う。
カラム信号処理回路３４は、例えば、画素領域１３の画素列毎、即ち垂直信号線２４毎に設けられたＡＤＣ（アナログ－デジタル変換回路）３４－１～３４－ｍを有し、画素領域１３の各センサ画素１２から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル－アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ３８Ａに限られるものではない。
ＤＡＣ３８Ａは、システム制御回路３６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１５のＡＤＣ３４－１～３４－ｍに対して供給する。
なお、ＡＤＣ３４－１～３４－ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３６に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
ＡＤＣ３４－１～３４－ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４－ｍを例に挙げて説明するものとする。ＡＤＣ３４－ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３４Ｂ、転送スイッチ３４Ｃおよびメモリ装置３４Ｄを有する構成となっている。
比較器３４Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが"Ｈ"レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが"Ｌ"レベルになる。
アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路３６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路３６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
このようにして、画素領域１３の各センサ画素１２から垂直信号線２４を経由して列毎に供給されるアナログ信号が、ＡＤＣ３４－１～３４－ｍにおける比較器３４Ａおよびアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
水平駆動回路３５は、シフトレジスタなどによって構成され、カラム信号処理回路３４におけるＡＤＣ３４－１～３４－ｍの列アドレスや列走査の制御を行う。この水平駆動回路３５による制御の下に、ＡＤＣ３４－１～３４－ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
なお、本開示には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
上記構成の本変形例に係る列並列ＡＤＣ搭載の撮像素子１では、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
[変形例Ｈ]
図５２は、図５１の撮像素子１を３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成した例を表す。本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７および参照電圧供給部３８が形成されている。これにより、上記実施形態およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
[変形例Ｉ]
図５３は、本変形例に係る撮像素子１の断面構成の一変形例を表す。上記第１の実施形態およびその変形例では、撮像素子１は、３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成されていた。しかし、上記第１の実施形態およびその変形例において、撮像素子１が、２つの基板（第１基板１０，第２基板２０）を積層して構成されていてもよい。このとき、ロジック回路３２は、例えば、図５３に示したように、第１基板１０と、第２基板２０とに分けて形成されている。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド(Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域２６が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
図５４は、上記第１の実施形態およびその変形例に係る撮像素子１の断面構成の一変形例を表す。上記第１の実施形態およびその変形例に係る第３基板３０のロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド(Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域３７が形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３７を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
＜１０．適用例＞
図５５は、上記撮像素子１を備えた撮像システム２の概略構成の一例を表したものである。
撮像システム２は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム２は、例えば、上記撮像素子１、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５および電源部１４６を備えている。撮像システム２において、上記撮像素子１、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４、操作部１４５および電源部１４６は、バスライン１４７を介して相互に接続されている。
上記撮像素子１は、入射光に応じた画像データを出力する。ＤＳＰ回路１４１は、上記撮像素子１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ１４２は、ＤＳＰ回路１４１により処理された画像データを、フレーム単位で一時的に保持する。表示部１４３は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記撮像素子１で撮像された動画又は静止画を表示する。記憶部１４４は、上記撮像素子１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４５は、ユーザによる操作に従い、撮像システム２が有する各種の機能についての操作指令を発する。電源部１４６は、上記撮像素子１、ＤＳＰ回路１４１、フレームメモリ１４２、表示部１４３、記憶部１４４および操作部１４５の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
次に、撮像システム２における撮像手順について説明する。
図５６は、撮像システム２における撮像動作のフローチャートの一例を表す。ユーザは、操作部１４５を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部１４５は、撮像指令を撮像素子１に送信する（ステップＳ１０２）。撮像素子１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
撮像素子１は、撮像により得られた画像データをＤＳＰ回路１４１に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４１は、撮像素子１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路１４１は、所定の信号処理がなされた画像データをフレームメモリ１４２に保持させ、フレームメモリ１４２は、画像データを記憶部１４４に記憶させる（ステップＳ１０５）。このようにして、撮像システム２における撮像が行われる。
本適用例では、上記撮像素子１が撮像システム２に適用される。これにより、撮像素子１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム２を提供することができる。
＜１１．応用例＞
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図５７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図５８は、撮像部１２０３１の設置位置の例を示す図である。
図５８では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図５８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像素子１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
[応用例２]
図５９は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図５９では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図６０は、図５９に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
以上、実施形態およびその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施形態等に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態および変形例にわたる構成要素を適宜組み合わせてもよい。
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
なお、本開示は、以下のような構成にすることもできる。
（１）
複数の光電変換素子が形成される第１の基板と、
２以上の前記光電変換素子を単位とする組ごとに、該組が共有する画素トランジスタが形成される第２の基板と、
前記第１の基板に形成される複数の要素のうち、それぞれが前記光電変換素子ごとに形成される複数の第１の要素を、該複数の第１の要素が共有する第２の要素に繋がる配線であって前記第２の基板に形成される第１の配線に対して、１つのコンタクトで接続するための第２の配線と、を備える、
撮像素子。
（２）
前記第２の配線は、
２以上の前記光電変換素子の集合ごとに、
該集合に含まれる２以上の前記光電変換素子と１対１に対応する複数の前記第１の要素が接続され、該複数の前記第１の要素が共有する前記第２の要素に繋がる前記第１の配線に対して１つのコンタクトで接続される、
（１）に記載の撮像素子。
（３）
前記第２の配線は、前記第２の基板よりも光入射面側に配置される、
（１）または（２）に記載の撮像素子。
（４）
前記第１の基板には、前記光電変換素子ごとに、前記光電変換素子から出力される電気信号を前記画素トランジスタへ転送するための転送トランジスタが形成され、
前記第２の基板には、１以上の前記組ごとに、該組に含まれる２以上の前記転送トランジスタの各々から転送された電気信号を増幅して出力する１つの増幅トランジスタを少なくとも含む前記画素トランジスタが形成され、
前記第１の要素は、前記転送トランジスタの出力端子側を含み、
前記第２の要素は、前記増幅トランジスタのゲートを含む、
（１）～（３）の何れか１つに記載の撮像素子。
（５）
前記転送トランジスタの出力端子側は、前記光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンである、
（４）に記載の撮像素子。
（６）
前記転送トランジスタはＮ型のトランジスタであり、
前記第２の配線はＰ型のポリシリコンで形成される、
（４）または（５）に記載の撮像素子。
（７）
前記第１の要素は、前記光電変換素子に接続される電極を含み、
前記第２の要素は、基準電位が供給される基準電位線を含み、
前記電極はＰ型のポリシリコンで形成され、
複数の前記電極を、前記基準電位線に繋がる前記第１の配線に対して１つのコンタクトで接続するための前記第２の配線は、Ｎ型のポリシリコンで形成される、
（６）に記載の撮像素子。
（８）
前記転送トランジスタはＰ型のトランジスタであり、
前記第２の配線はＮ型のポリシリコンで形成される、
（４）に記載の撮像素子。
（９）
前記第１の要素は、前記光電変換素子に接続される電極を含み、
前記第２の要素は、基準電位が供給される基準電位線を含み、
前記電極はＮ型のポリシリコンで形成され、
複数の前記電極を、前記基準電位線に繋がる前記第１の配線に対して１つのコンタクトで接続するための前記第２の配線は、Ｐ型のポリシリコンで形成される、
（８）に記載の撮像素子。
（１０）
前記第１の要素は、前記光電変換素子に接続される電極を含み、
前記第２の要素は、基準電位が供給される基準電位線を含む、
（１）～（４）の何れか１つに記載の撮像素子。
（１１）
前記第２の配線はタングステンを含んで形成される、
（１）～（４）および（１０）のうちの何れか１つに記載の撮像素子。
（１２）
前記第２の配線は、前記第２の基板の第１の半導体領域と前記第２の基板の第２の半導体領域との間に形成された絶縁領域内に配置される、
（１）、（２）、（４）～（１１）のうちの何れか１つに記載の撮像素子。
（１３）
前記第２の配線は、前記第２の要素と前記第１の配線との間に配置される、
（１）、（２）、（４）～（１１）のうちの何れか１つに記載の撮像素子。
（１４）
撮像素子と、
前記撮像素子へ入射光を導くための光学系と、
前記撮像素子から出力される信号を処理する処理部と、を備え、
前記撮像素子は、
複数の光電変換素子が形成される第１の基板と、
２以上の前記光電変換素子を単位とする組ごとに、該組が共有する画素トランジスタが形成される第２の基板と、
前記第１の基板に形成される複数の要素のうち、それぞれが前記光電変換素子ごとに形成される複数の第１の要素を、該複数の第１の要素が共有する第２の要素に繋がる配線であって前記第２の基板に形成される第１の配線に対して、１つのコンタクトで接続するための第２の配線と、を備える、
電子機器。
（１５）
第１の光電変換素子と第２の光電変換素子が形成された第１の基板と、
前記第１の基板に形成され、前記第１の光電変換素子と前記第２の光電変換素子とに接続された第１の配線と、
前記第１の光電変換素子と前記第２の光電変換素子とに接続された画素トランジスタが形成された第２の基板と、
前記第２の基板に形成された第２の配線と、
前記第１の基板と前記第２の基板を貫通するように形成され、かつ、前記第１の配線および前記第２の配線と接続された第３の配線と、を備える、
撮像素子。
（１６）
前記画素トランジスタは、増幅トランジスタ、リセットトランジスタ、選択トランジスタの少なくともいずれか１つを有する、
（１５）に記載の撮像素子。
（１７）
前記第１の基板は、前記第１の光電変換素子に接続された第１の転送トランジスタと、前記第２の光電変換素子に接続された第２の転送トランジスタとを有する、
（１５）または（１６）に記載の撮像素子。
（１８）
前記第１の配線は、前記第１の転送トランジスタと接続された第１のフローティングディフュージョン領域と、前記第２の転送トランジスタと接続された第２のフローティングディフュージョン領域とに接続された、
（１７）に記載の撮像素子。
（１９）
前記第２の基板に積層され、前記第１の光電変換素子または前記第２の光電変換素子で生成された信号を処理するロジック回路を有する第３の基板を備えた、
（１８）に記載の撮像素子。
（２０）
撮像素子と、
前記撮像素子へ入射光を導くための光学系と、
前記撮像素子から出力される信号を処理する処理部と、を備え、
前記撮像素子は、
第１の光電変換素子と第２の光電変換素子が形成された第１の基板と、
前記第１の基板に形成され、前記第１の光電変換素子と前記第２の光電変換素子とに接続された第１の配線と、
前記第１の光電変換素子と前記第２の光電変換素子とに接続された画素トランジスタが形成された第２の基板と、
前記第２の基板に形成された第２の配線と、
前記第１の基板と前記第２の基板を貫通するように形成され、かつ、前記第１の配線および前記第２の配線と接続された第３の配線と、を備える、
電子機器。
１・・撮像素子、１０・・第１基板、２０・・第２基板、３０・・第３基板、２０２・・半導体領域、２０３・・画素分離部、２０４・・半導体領域、２２１・・ドレイン領域、２２２・・ソース領域、２２３・・ゲート電極、３０１ａ，３０１ｂ・・配線、３１１・・ゲート電極、３１２・・ドレイン領域、３１３・・ソース領域、３２１・・ドレイン領域、３２２・・ソース領域、３２３・・ゲート電極、ＡＭＰ・・増幅トランジスタ、Ｃｔ，Ｃｔ２・・コンタクト、Ｄ１・・配線、ＰＤ・・フォトダイオード、ＲＳＴ・・リセットトランジスタ、ＳＥＬ・・選択トランジスタ、ＴＲ・・転送トランジスタ

Claims (18)

  1. 複数の光電変換素子が形成される第１の基板と、
    ２以上の前記光電変換素子を単位とする組ごとに、該組が共有する画素トランジスタが形成される第２の基板と、
    前記第１の基板に形成される複数の要素のうち、それぞれが前記光電変換素子ごとに形成される複数の第１の要素が共有する第２の要素に繋がる配線であって、前記第２の基板に形成される第１の配線に対して、１つのコンタクトで接続され、かつ、該複数の第１の要素が接続される第２の配線と、を備え、
    前記第１の要素は、前記光電変換素子に接続される電極を含み、
    前記第２の要素は、基準電位が供給される基準電位線を含む、
    撮像素子。
  2. 前記第２の配線は、
    ２以上の前記光電変換素子の集合ごとに、
    該集合に含まれる２以上の前記光電変換素子と１対１に対応する複数の前記第１の要素が接続され、該複数の前記第１の要素が共有する前記第２の要素に繋がる前記第１の配線に対して１つのコンタクトで接続される、
    請求項１に記載の撮像素子。
  3. 前記第１の基板には、前記光電変換素子ごとに、前記光電変換素子から出力される電気信号を前記画素トランジスタへ転送するための転送トランジスタが形成され、
    前記第２の基板には、１以上の前記組ごとに、該組に含まれる２以上の前記転送トランジスタの各々から転送された電気信号を増幅して出力する１つの増幅トランジスタを少なくとも含む前記画素トランジスタが形成され、
    前記第１の要素は、前記転送トランジスタの出力端子側を含み、
    前記第２の要素は、前記増幅トランジスタのゲートを含む、
    請求項１又は２に記載の撮像素子。
  4. 前記転送トランジスタの出力端子側は、前記光電変換素子から出力される電気信号を一時的に保持するフローティングディフュージョンである、
    請求項３に記載の撮像素子。
  5. 前記転送トランジスタはＮ型のトランジスタであり、
    前記第２の配線のうち、
    前記転送トランジスタの出力端子側と接続される前記第２の配線は、Ｐ型のポリシリコンで形成される、
    請求項３又は４に記載の撮像素子。
  6. 前記電極はＰ型のポリシリコンで形成され、
    前記第２の配線のうち、
    複数の前記電極を、前記基準電位線に繋がる前記第１の配線に対して１つのコンタクトで接続するための前記第２の配線は、Ｎ型のポリシリコンで形成される、
    請求項５に記載の撮像素子。
  7. 前記転送トランジスタはＰ型のトランジスタであり、
    前記第２の配線のうち、
    前記転送トランジスタの出力端子側と接続される前記第２の配線はＮ型のポリシリコンで形成される、
    請求項３に記載の撮像素子。
  8. 前記電極はＮ型のポリシリコンで形成され、
    前記第２の配線のうち、
    複数の前記電極を、前記基準電位線に繋がる前記第１の配線に対して１つのコンタクトで接続するための前記第２の配線はＰ型のポリシリコンで形成される、
    請求項７に記載の撮像素子。
  9. 前記第２の配線はタングステンを含んで形成される、
    請求項１～８のいずれか１項に記載の撮像素子。
  10. 複数の光電変換素子が形成される第１の基板と、
    ２以上の前記光電変換素子を単位とする組ごとに、該組が共有する画素トランジスタが形成される第２の基板と、
    前記第１の基板に形成される複数の要素のうち、それぞれが前記光電変換素子ごとに形成される複数の第１の要素が共有する第２の要素に繋がる配線であって、前記第２の基板に形成される第１の配線に対して、１つのコンタクトで接続され、かつ、該複数の第１の要素が接続される第２の配線と、を備え、
    前記第２の配線は、前記第２の基板の第１の半導体領域と前記第２の基板の第２の半導体領域との間に形成された絶縁領域内に配置される、
    撮像素子。
  11. 複数の光電変換素子が形成される第１の基板と、
    ２以上の前記光電変換素子を単位とする組ごとに、該組が共有する画素トランジスタが形成される第２の基板と、
    前記第１の基板に形成される複数の要素のうち、それぞれが前記光電変換素子ごとに形成される複数の第１の要素が共有する第２の要素に繋がる配線であって、前記第２の基板に形成される第１の配線に対して、１つのコンタクトで接続され、かつ、該複数の第１の要素が接続される第２の配線と、を備え、
    前記第２の配線は、前記第２の要素と前記第１の配線との間に配置される、
    撮像素子。
  12. 撮像素子と、
    前記撮像素子へ入射光を導くための光学系と、
    前記撮像素子から出力される信号を処理する処理部と、を備え、
    前記撮像素子は、
    複数の光電変換素子が形成される第１の基板と、
    ２以上の前記光電変換素子を単位とする組ごとに、該組が共有する画素トランジスタが形成される第２の基板と、
    前記第１の基板に形成される複数の要素のうち、それぞれが前記光電変換素子ごとに形成される複数の第１の要素を、該複数の第１の要素が共有する第２の要素に繋がる配線であって前記第２の基板に形成される第１の配線に対して、１つのコンタクトで接続するための第２の配線と、を備え、
    前記第１の要素は、前記光電変換素子に接続される電極を含み、
    前記第２の要素は、基準電位が供給される基準電位線を含む、
    電子機器。
  13. 第１の光電変換素子と第２の光電変換素子が形成された第１の基板と、
    前記第１の基板に形成され、前記第１の光電変換素子と前記第２の光電変換素子とに接続された第１の配線と、
    前記第１の光電変換素子と前記第２の光電変換素子とに接続された画素トランジスタが形成された第２の基板と、
    前記第２の基板に形成された第２の配線と、
    前記第１の基板と前記第２の基板を貫通するように形成され、かつ、前記第１の配線および前記第２の配線と接続された第３の配線と、を備える、
    撮像素子。
  14. 前記画素トランジスタは、増幅トランジスタ、リセットトランジスタ、選択トランジスタの少なくともいずれか１つを有する、
    請求項１３に記載の撮像素子。
  15. 前記第１の基板は、前記第１の光電変換素子に接続された第１の転送トランジスタと、前記第２の光電変換素子に接続された第２の転送トランジスタとを有する、
    請求項１３又は１４に記載の撮像素子。
  16. 前記第１の配線は、前記第１の転送トランジスタと接続された第１のフローティングディフュージョン領域と、前記第２の転送トランジスタと接続された第２のフローティングディフュージョン領域とに接続された、
    請求項１５に記載の撮像素子。
  17. 前記第２の基板に積層され、前記第１の光電変換素子または前記第２の光電変換素子で生成された信号を処理するロジック回路を有する第３の基板を備えた、
    請求項１６に記載の撮像素子。
  18. 撮像素子と、
    前記撮像素子へ入射光を導くための光学系と、
    前記撮像素子から出力される信号を処理する処理部と、を備え、
    前記撮像素子は、
    第１の光電変換素子と第２の光電変換素子が形成された第１の基板と、
    前記第１の基板に形成され、前記第１の光電変換素子と前記第２の光電変換素子とに接続された第１の配線と、
    前記第１の光電変換素子と前記第２の光電変換素子とに接続された画素トランジスタが形成された第２の基板と、
    前記第２の基板に形成された第２の配線と、
    前記第１の基板と前記第２の基板を貫通するように形成され、かつ、前記第１の配線および前記第２の配線と接続された第３の配線と、を備える、
    電子機器。
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