WO2022254824A1 - 撮像素子 - Google Patents

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WO2022254824A1
WO2022254824A1 PCT/JP2022/007409 JP2022007409W WO2022254824A1 WO 2022254824 A1 WO2022254824 A1 WO 2022254824A1 JP 2022007409 W JP2022007409 W JP 2022007409W WO 2022254824 A1 WO2022254824 A1 WO 2022254824A1
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WO
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substrate
insulating layer
conductive film
wiring
imaging device
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PCT/JP2022/007409
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English (en)
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Inventor
拓海 上林
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present disclosure relates to, for example, an imaging device having gaps between wirings.
  • Patent Document 1 discloses a semiconductor device in which an air gap is formed between wirings to reduce the capacitance between wirings.
  • An imaging device includes: a wiring layer having a plurality of wirings extending in one direction; a first conductive film embedded in a first surface of a first insulating layer in a first region including the adjacent wiring with the gap; and a gap and the adjacent wiring with the gap. and a second conductive film that is embedded in the first surface of the first insulating layer in a second region not included and is thicker than the first conductive film.
  • the first insulation layer of the first insulation layer is provided above the wiring layer having a plurality of wirings extending in one direction, and forms a gap between adjacent wirings of the wiring layer.
  • the first conductive film formed in the first region including the gap and the adjacent wiring in which the gap is formed is replaced by the first conductive film formed in the first area including the gap and the adjacent wiring in which the gap is formed. It is thinner than the second conductive film formed in the second region not including wiring. Thereby, a distance is secured between the plurality of wirings extending in one direction and the conductive film (first conductive film) formed thereabove.
  • FIG. 1 is a diagram illustrating an example of a vertical cross-sectional configuration of a wiring structure according to an embodiment of the present disclosure
  • FIG. FIG. 2 is a diagram showing an example of a horizontal cross-sectional configuration of the second layer and the third layer shown in FIG. 1
  • FIG. 4 is a diagram showing another example of a horizontal cross-sectional configuration of the wiring structure according to the embodiment of the present disclosure
  • FIG. 4 is a diagram showing another example of the vertical cross-sectional configuration of the wiring structure according to the embodiment of the present disclosure
  • FIG. 5D is a diagram illustrating an example of a manufacturing process following FIG. 5D
  • FIG. 5E is a diagram illustrating an example of a manufacturing process following FIG. 5E
  • FIG. 5F is a diagram illustrating an example of a manufacturing process following FIG. 5F
  • FIG. 5E is a diagram illustrating an example of a manufacturing process following FIG. 5E
  • FIG. 5F is a diagram illustrating an example of a manufacturing process following FIG. 5F
  • FIG. 6B is a diagram illustrating an example of a manufacturing process following FIG. 6A;
  • FIG. 6A is a diagram illustrating an example of a manufacturing process following FIG. 6A
  • FIG. 6C is a diagram illustrating an example of a manufacturing process following FIG. 6B;
  • FIG. FIG. 6C is a diagram illustrating an example of a manufacturing process following FIG. 6C;
  • 6C is a diagram illustrating an example of a manufacturing process following FIG. 6D;
  • FIG. 6D is a diagram illustrating an example of a manufacturing process following FIG. 6E;
  • FIG. 6F is a diagram illustrating an example of a manufacturing process following FIG. 6F;
  • FIG. FIG. 4 is a diagram showing another example of the vertical cross-sectional configuration of the wiring structure according to the embodiment of the present disclosure;
  • FIG. 4 is a diagram showing another example of the vertical cross-sectional configuration of the wiring structure according to the embodiment of the present disclosure
  • 1 is a diagram illustrating an example of a vertical cross-sectional configuration of an imaging device according to an embodiment of the present disclosure
  • FIG. FIG. 10 is a diagram showing an example of a schematic configuration of an imaging element shown in FIG. 9
  • FIG. FIG. 10 is a diagram in which the wiring structure shown in FIG. 1 is applied to the imaging element shown in FIG. 9
  • 11 is a diagram showing an example of sensor pixels and a readout circuit shown in FIG. 10
  • FIG. 11 is a diagram showing an example of sensor pixels and a readout circuit shown in FIG. 10
  • FIG. 11 is a diagram showing an example of sensor pixels and a readout circuit shown in FIG. 10
  • FIG. 11 is a diagram showing an example of sensor pixels and a readout circuit shown in FIG.
  • FIG. 10 is a diagram showing an example of sensor pixels and a readout circuit shown in FIG. 10;
  • FIG. 11 is a diagram showing an example of sensor pixels and a readout circuit shown in FIG. 10;
  • FIG. FIG. 3 is a diagram showing an example of a connection mode between a plurality of readout circuits and a plurality of vertical signal lines;
  • FIG. 10 is a diagram illustrating an example of a horizontal cross-sectional configuration of the imaging device illustrated in FIG. 9 ;
  • FIG. 10 is a diagram illustrating an example of a horizontal cross-sectional configuration of the imaging device illustrated in FIG. 9 ;
  • FIG. 10 is a diagram showing an example of a wiring layout in the horizontal plane of the imaging element shown in FIG. 9;
  • FIG. 10 is a diagram showing an example of a wiring layout in the horizontal plane of the imaging element shown in FIG. 9;
  • FIG. 10 is a diagram showing an example of a wiring layout in the horizontal plane of the imaging element shown in FIG. 9;
  • FIG. 10 is a diagram showing an example of a wiring layout in the horizontal plane of the imaging element shown in FIG. 9;
  • FIG. 10 is a diagram showing an example of a wiring layout in the horizontal plane of the imaging element shown in FIG. 9;
  • 10A and 10B are diagrams showing an example of a manufacturing process of the imaging element shown in FIG. 9;
  • FIG. 23B is a diagram illustrating an example of the manufacturing process following FIG. 23A;
  • FIG. FIG. 23B is a diagram illustrating an example of a manufacturing process following FIG. 23B;
  • 23D is a diagram illustrating an example of the manufacturing process following FIG. 23C;
  • FIG. 23C is a diagram illustrating an example of a manufacturing process following FIG. 23D;
  • FIG. 23E is a diagram illustrating an example of a manufacturing process following FIG.
  • FIG. 10 is a diagram illustrating an example of a vertical cross-sectional configuration of an imaging device according to Modification 1 of the present disclosure
  • FIG. 10 is a diagram illustrating an example of a vertical cross-sectional configuration of an imaging device according to Modification 2 of the present disclosure
  • FIG. 11 is a diagram illustrating an example of a horizontal cross-sectional configuration of an imaging device according to Modification 3 of the present disclosure
  • FIG. 11 is a diagram illustrating another example of a horizontal cross-sectional configuration of an imaging device according to Modification 3 of the present disclosure
  • FIG. 11 is a diagram illustrating an example of a horizontal cross-sectional configuration of an imaging element according to Modification 4 of the present disclosure
  • FIG. 11 is a diagram illustrating an example of a horizontal cross-sectional configuration of an imaging device according to Modification 5 of the present disclosure
  • FIG. 20 is a diagram illustrating an example of a horizontal cross-sectional configuration of an imaging device according to Modification 6 of the present disclosure
  • FIG. 11 is a diagram illustrating another example of a horizontal cross-sectional configuration of an imaging element according to Modification 6 of the present disclosure
  • FIG. 11 is a diagram illustrating another example of a horizontal cross-sectional configuration of an imaging element according to Modification 6 of the present disclosure
  • FIG. 11 is a diagram illustrating another example of a horizontal cross-sectional configuration of an imaging element according to Modification 6 of the present disclosure
  • FIG. 21 is a diagram illustrating an example of a circuit configuration of an image sensor in an image sensor according to Modification 7 of the present disclosure
  • FIG. 34 is a diagram showing an example in which the imaging device of FIG. 33 according to modification 8 of the present disclosure is configured by stacking three substrates
  • FIG. 20 is a diagram illustrating an example in which a logic circuit according to Modification 9 of the present disclosure is formed separately on a substrate provided with sensor pixels and a substrate provided with a readout circuit
  • FIG. 20 is a diagram showing an example in which a logic circuit according to modification 10 of the present disclosure is formed on a third substrate
  • 1 is a diagram illustrating an example of a schematic configuration of an imaging system including an imaging element according to the embodiment and its modification
  • FIG. 38 is a diagram showing an example of an imaging procedure in the imaging system of FIG. 37;
  • FIG. BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram illustrating an outline of a configuration example of a non-stacked solid-state imaging device and a stacked solid-state imaging device to which technology according to the present disclosure can be applied; 1 is a cross-sectional view showing a first configuration example of a stacked solid-state imaging device;
  • FIG. 10 is a cross-sectional view showing a second configuration example of a stacked solid-state imaging device;
  • FIG. 11 is a cross-sectional view showing a third configuration example of a stacked solid-state imaging device;
  • FIG. 4 is a cross-sectional view showing another configuration example of a stacked solid-state imaging device to which the technology according to the present disclosure can be applied;
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit;
  • 1 is a diagram showing an example of a schematic configuration of an endoscopic surgery system;
  • FIG. 3 is a block diagram showing an example of functional configurations of a camera head and a CCU;
  • Embodiment an example of an imaging element having a conductive film having a different film thickness between a gap forming region and other regions above a wiring layer having gaps between a plurality of wirings extending in one direction
  • Configuration of Wiring Structure 1-2.
  • Manufacturing method of wiring structure 1-3.
  • Modification 1 (Example using a planar TG) 2-2.
  • Modification 2 (Example using Cu—Cu bonding at the outer edge of the panel) 2-3.
  • Modification 3 (example in which an offset is provided between the sensor pixel and the readout circuit) 2-4.
  • Modification 4 (example in which the silicon substrate provided with the readout circuit has an island shape) 2-5.
  • Modification 5 (example in which the silicon substrate provided with the readout circuit is island-shaped) 2-6.
  • Modification 6 (an example in which FD is shared by four sensor pixels) 2-7.
  • Modification 7 (example in which the column signal processing circuit is composed of a general column ADC circuit) 2-8.
  • Modified example 8 (an example in which an imaging device is configured by laminating three substrates) 2-9.
  • Modification 9 (example in which logic circuits are provided on the first substrate and the second substrate) 2-10.
  • Modification 10 (example in which the logic circuit is provided on the third substrate) 3.
  • FIG. 1 schematically illustrates an example of a vertical cross-sectional configuration of a wiring structure (wiring structure 100) according to an embodiment of the present disclosure.
  • FIG. 2 schematically shows an example of a horizontal cross-sectional configuration of the second layer 120 and the third layer 130 in the wiring structure 100 shown in FIG.
  • FIG. 1 corresponds to the section taken along line II' shown in FIG.
  • the wiring structure 100 has, for example, a multilayer wiring structure in which a plurality of wiring layers are stacked with insulating layers interposed therebetween, and is applicable to, for example, the imaging device 1 described later.
  • a wiring layer 123 having a plurality of wirings (eg, wirings 123X1 to 123X5 and wirings 123Y1 and 123Y2) extending in one direction (for example, the Y-axis direction) includes, for example, wirings 123X1 to 123Y2.
  • An insulating layer 133 is laminated to form a gap G between 123X5.
  • a gap forming region 100X in which a gap G is formed between adjacent wirings in the wiring layer 123 and other regions have a plurality of different thicknesses in the stacking direction (for example, the Z-axis direction).
  • the conductive film 134 is embedded. Specifically, among the plurality of conductive films 134, the conductive film 134X provided in the gap forming region 100X is formed thinner than the conductive film 134Y formed in the other regions.
  • the wiring structure 100 has a configuration in which a first layer 110, a second layer 120 and a third layer 130 are laminated in this order on a support substrate 101 made of, for example, a silicon substrate.
  • the first layer 110 and the second layer 120 respectively have a wiring layer 113 and a wiring layer 123 each made up of a plurality of wirings.
  • the first layer 110 has an insulating layer 111 and an insulating layer 112 laminated in this order.
  • the first layer 110 further includes a wiring layer 113 embedded in the surface 112S1 of the insulating layer 112 and made up of a plurality of wirings extending in the Y-axis direction, for example.
  • the insulating layer 111 is formed using, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), or the like.
  • the insulating layer 112 is formed using, for example, a low dielectric constant material (Low-k material) with a relative dielectric constant (k) of 3.0 or less.
  • the material of the insulating layer 112 includes, for example, carbon-containing silicon oxide (SiOC), SiOCH, porous silica, fluorine-added silicon oxide (SiOF), inorganic SOG, organic SOG, and organic polymers such as polyallyl ether. is mentioned.
  • the wiring layer 113 has, for example, wirings 113X1 to 113X5 and wirings 113Y1 and 113Y2 as a plurality of wirings extending in the Y-axis direction.
  • the wirings 113X1 to 113X5 and the wirings 113Y1 and 113Y2 are embedded in an opening 112H provided in the surface 112S1 of the insulating layer 112, for example.
  • the wiring layer 113 is composed of, for example, a barrier metal 113A formed on the side and bottom surfaces of the opening 112H and a metal film 113B filling the opening 112H.
  • Materials for the barrier metal 113A include, for example, Ti (titanium) or Ta (tantalum) alone, or alloys thereof.
  • Examples of the material of the metal film 113B include metal materials mainly composed of low-resistance metals such as Cu (copper), W (tungsten), and aluminum (Al).
  • the second layer 120 has an insulating layer 121 and an insulating layer 122 laminated in this order.
  • the second layer 120 further has a wiring layer 123 embedded in the surface 122S1 of the insulating layer 122 and made up of a plurality of wirings extending in the Y-axis direction like the wiring layer 113, for example.
  • the insulating layer 121 is for preventing the diffusion of copper (Cu), for example, when the wiring layer 113 is formed using copper (Cu).
  • the insulating layer 121 is formed using SiCN, for example.
  • the insulating layer 122 is formed using, for example, a low dielectric constant material (Low-k material) with a relative dielectric constant (k) of 3.0 or less.
  • the material of the insulating layer 122 includes, for example, carbon-containing silicon oxide (SiOC), SiOCH, porous silica, fluorine-added silicon oxide (SiOF), inorganic SOG, organic SOG, and organic polymers such as polyallyl ether. is mentioned.
  • the wiring layer 123 corresponds to a specific example of the "wiring layer" of the present disclosure.
  • the wiring layer 123 has, for example, wirings 123X1 to 123X5 and wirings 123Y1 and 123Y2 as a plurality of wirings extending in the Y-axis direction.
  • the wirings 123X1 to 123X5 and the wirings 123Y1 and 123Y2 are embedded in an opening 122H provided in the surface 122S1 of the insulating layer 122, for example.
  • the wiring layer 123 is composed of, for example, a barrier metal 123A formed on the side and bottom surfaces of the opening 122H and a metal film 123B filling the opening 122H.
  • Materials for the barrier metal 123A include, for example, Ti (titanium) or Ta (tantalum) alone, or alloys thereof.
  • Examples of the material of the metal film 123B include metal materials mainly composed of low-resistance metals such as Cu (copper), W (tungsten), and aluminum (Al).
  • the wirings 123X1 to 123X5 and the wirings 113Y1 and 113Y2 and the wirings 113X1 to 113X5 and the wirings 113Y1 and 113Y2 of the wiring layer 113 are stacked in the Z-axis direction, and a via V1, for example, is formed at a predetermined position. are electrically connected via
  • the second layer 120 is further provided with openings 122H3 between adjacent wirings.
  • openings 122H3 are provided in the insulating layer 122 between the wirings 123X2 and 123X3, between the wirings 123X3 and 123X4, and between the wirings 123V4 and 123X5.
  • the third layer 130 has an insulating layer 131, an insulating layer 132, and an insulating layer 133 laminated in this order.
  • the third layer 130 further has a plurality of conductive films 134 embedded in the surface 133S1 of the insulating layer 133. As shown in FIG.
  • the openings 122H3 provided between the wirings 123X2 and 123X3, between the wirings 123X3 and 123X4, and between the wirings 123V4 and 123X5 are closed by the insulating layer 133.
  • a gap G is formed between the wiring 123X2 and the wiring 123X3, between the wiring 123X3 and the wiring 123X4, and between the wiring 123V4 and the wiring 123X5 to reduce the capacitance between the parallel wirings.
  • the gap G is formed in partial regions between the wiring 123X2 and the wiring 123X3, between the wiring 123X3 and the wiring 123X4, and between the wiring 123V4 and the wiring 123X5.
  • a region in which a gap is formed between adjacent wirings is referred to as a gap formation region 100X.
  • the gap G may be formed over the entire area between the wiring 123X2 and the wiring 123X3, between the wiring 123X3 and the wiring 123X4, and between the wiring 123V4 and the wiring 123X5. Further, the gap G may be formed between the wirings 123X1 to 123X6 as well as other wirings extending in the Y-axis direction.
  • the insulating layer 131 is for preventing the diffusion of copper (Cu) when the wiring layer 123 is formed using copper (Cu), for example, and corresponds to a specific example of the “barrier film” of the present disclosure. It is something to do.
  • the insulating layer 131 is formed on the second layer 120 except for a part thereof. Specifically, except for the opening 122H3, the insulating layer 122, the embedded wiring 123X1, a part of the wirings 123X3 and 123X5 having the opening 122H3 on one side between the adjacent wirings, and the wirings 123Y1 and 123Y2 are covered. is provided in In other words, the insulating layer 131 is formed outside the opening 122H3 and has end surfaces above the wirings 123X3 and 123X5.
  • the insulating layer 131 is formed using SiCN, for example.
  • the insulating layer 132 is for preventing the diffusion of copper (Cu) and the penetration of moisture when the wiring layer 123 is formed using copper (Cu), for example. ” corresponds to a specific example.
  • the insulating layer 132 can be formed by using an insulating material that prevents the diffusion of copper (Cu) and using a manufacturing method with excellent step coverage.
  • the insulating layer 132 can be formed of, for example, silicon nitride (SiN x ), SiC, or SiC x N y using, for example, the ALD (Atomic Layer Deposition) method.
  • the insulating layer 133 corresponds to a specific example of the "first insulating layer" of the present disclosure.
  • the insulating layer 133 is provided on the insulating layer 132 and is for forming a gap G between the wirings in the opening 122H3.
  • the insulating layer 133 is for forming a gap G between the wiring 123X2 and the wiring 123X3, between the wiring 123X3 and the wiring 123X4, and between the wiring 123X4 and the wiring 123X5.
  • the insulating layer 133 is formed using a low-k material having low coverage, for example, a dielectric constant (k) of 3.0 or less.
  • the material of the insulating layer 133 includes, for example, carbon-containing silicon oxide (SiOC), SiOCH, porous silica, fluorine-added silicon oxide (SiOF), inorganic SOG, organic SOG, and organic polymers such as polyallyl ether. etc.
  • the conductive film 134 is a wiring layer provided directly above the wiring layer 123 having a gap G between adjacent wirings, and is embedded in the insulating layer 133 .
  • the conductive film 134 is exposed on the surface 133S1 of the insulating layer 133 and forms the same plane as the insulating layer 133.
  • the conductive film 134 includes the conductive films 134X and 134Y having different thicknesses in the Z-axis direction between the gap forming region 100X and other regions, as described above. Specifically, the thickness (h1) of the conductive film 134X provided in the gap forming region 100X is thinner than the thickness (h2) of the conductive film 134Y (h1 ⁇ h2).
  • the conductive film 134X corresponds to a specific example of the "first conductive film” of the present disclosure
  • the conductive film 134Y corresponds to a specific example of the "second conductive film” of the present disclosure.
  • the void forming region 100X corresponds to the "first region” of the present disclosure
  • the other regions correspond to the "second region” of the present disclosure.
  • the conductive film 134X is provided, for example, above wirings 123X3 and 123X4 in which gaps G are formed on both sides between adjacent wirings.
  • the conductive film 134Y is provided, for example, above the wirings 123X1, 123Y1 and 123Y2 in which no gap G is formed between adjacent wirings and the wirings 123X2 and 123X5 in which the gap G is formed only on one side between adjacent wirings. It is
  • the conductive films 134X and 134Y are embedded in openings 133H1 and 133H2 provided in the surface 133S1 of the insulating layer 133, respectively. Further, in a plan view, an opening 133H1 extending from the wiring 123X1 to the wiring 123X2 and embedded with the conductive film 134Y is further provided with an opening 133H3 that penetrates the insulating layers 131, 132, and 133 and reaches the wiring 123X1. is provided. The conductive film 134Y is also embedded in this opening 133H3 and electrically connected to the wiring 123X1.
  • the conductive films 134X and 134Y are each composed of a barrier metal 133A formed on the side and bottom surfaces of the openings 133H1, 133H2 and 133H3 and a metal film 123B filling the openings 133H1, 133H2 and 133H3.
  • Materials for the barrier metal 134A include, for example, Ti (titanium) or Ta (tantalum) alone, or alloys thereof.
  • Examples of the material of the metal film 134B include metal materials mainly composed of low-resistance metals such as Cu (copper), W (tungsten), and aluminum (Al).
  • the surface 130S1 of the third layer 130 may be covered with an insulating layer 141 formed using SiCN, for example.
  • the layout of the wiring layers 113 and 123 having a plurality of wirings extending in the Y-axis direction and the conductive film 134 is not limited to the layouts shown in FIGS.
  • a layout as shown in FIG. 3 may be used.
  • 1 and 2 show an example in which the conductive film 134X and the conductive film 134Y having different thicknesses are formed independently of each other, but the present invention is not limited to this.
  • a conductive film 134Z may be provided. In that case, the conductive film 134Z has different in-plane thicknesses (h1, h2).
  • an insulating layer 111 and an insulating layer 112 are sequentially formed on a support substrate 101, and then a wiring layer 113 including wirings 113X1 to 113X5 and wirings 113Y1 and 113Y2 is embedded in the insulating layer 112 to form a first layer 110. do.
  • an insulating layer 121 and an insulating layer 122 are sequentially formed on the first layer 110 .
  • the insulating layer 122 is patterned to form openings 122H1 and 122H2.
  • a metal film 123B is formed inside the openings 122H1 and 122H2 using, for example, plating. After that, the surfaces of the insulating layer 122 and the wiring layer 123 are ground. As a result, the second layer 120 in which the wirings 123X1 to 123X5, the wiring 123Y2 and the like are embedded in the surface of the insulating layer 122 is formed.
  • a SiCN film is formed as an insulating layer 131 on the second layer 120 using, for example, the CVD method.
  • the SiCN film and the insulating layer 122 are patterned by, for example, photolithography and etching, and the wirings are formed between the wiring 123X2 and the wiring 123X3, between the wiring 123X3 and the wiring 123X4, and between the wiring 123X4 and the wiring.
  • An opening 122H3 is formed between 123X5.
  • a SiCN film is formed on the insulating layer 131 and on the side and bottom surfaces of the opening 122H3 using, for example, ALD to form the insulating layer 132 with a thickness of, for example, 30 nm to 50 nm.
  • an insulating layer 133 made of, for example, SiOCH and having a thickness of, for example, 400 nm to 500 nm is formed using, for example, the CVD method.
  • the opening 122H3 is closed, and a gap G is formed between the wiring 123X2 and the wiring 123X3, between the wiring 123X3 and the wiring 123X4, and between the wiring 123X4 and the wiring 123X5.
  • a step (depression) is formed on the surface of the insulating layer 133 formed in the gap forming region 100X due to the insulating layer 133 entering the opening 122H3.
  • the SiO film 135 is polished by, for example, CMP (Chemical Mechanical Polishing) to planarize the surface of the SiO film 135 .
  • CMP Chemical Mechanical Polishing
  • openings 133H1 and 133H2 are formed in the gap formation region 100X and other regions, respectively, by dry etching, for example.
  • etching conditions are selected such that the insulating layer 133 has a higher etching rate than the SiO film 135 .
  • the depth of the opening 133H1 provided in the gap forming region 100X is shallower than the openings 133H2 in the other regions in a self-aligning manner.
  • an opening 133H3 reaching the wiring 123X1 is formed in the opening 133H2 provided above the wiring 123X1.
  • a barrier metal 134A is formed on the SiO film 135 and on the side and bottom surfaces of the openings 133H1, 133H2, and 133H3 using, for example, sputtering, and then the openings 133H1, 133H1, 133H1, 133H1 and 133H1 are formed using, for example, plating.
  • a metal film 134B is formed in 133H2 and 133H3. After that, the metal film 134B and the barrier metal 134A formed on the SiO film 135, the SiO film 135 and the insulating layer 133 are ground. As a result, as shown in FIG.
  • the third layer 130 in which the conductive films 134X and 134Y having different thicknesses are embedded in the surface of the insulating layer 133 is formed.
  • the insulating layer 141 is formed by using the CVD method, for example.
  • the wiring structure 100 shown in FIG. 1 is completed.
  • the SiO film 135 as a film having an etching rate different from that of the insulating layer 133 on the insulating layer 133 was shown, but the present invention is not limited to this.
  • a film formed over the insulating layer 133 may have an etching rate different from that of the insulating layer 133 .
  • the difference in etching rate is generated, for example, by using a difference in material composition (a material containing an element not found in the insulating layer 133).
  • a SiC film, a SiCN film, a SiN film, an AlN film, an AlO film, or an AlON film may be used.
  • the wiring structure 100 and the manufacturing method thereof according to the present embodiment have been described above with reference to FIGS. 1 to 4 and FIGS. 5A to 5I. not something.
  • the depth difference between the openings 133H1 and 133H2 can be further increased.
  • a manufacturing method for laminating a plurality of films having different etching rates on the insulating layer 133 will be described below.
  • a SiO film 135 having a thickness of, for example, 100 nm to 1,000 nm is formed on the insulating layer 133 by using, for example, the CVD method for the purpose of eliminating unevenness on the surface of the insulating layer 133 in the same manner as described above. to form a film.
  • a SiCN film 136 having a thickness of 100 nm to 1000 nm, for example is further formed on the SiO film 135 .
  • the SiCN film 136 is polished by, for example, CMP to planarize the surface of the SiCN film 136 .
  • openings 133H1 and 133H2 are formed in the gap formation region 100X and other regions, respectively, by dry etching, for example.
  • the difference in depth between the opening 133H1 and the opening 133H2 in the gap formation region 100X is greater than that in the above method. growing.
  • a similar method is used to form an opening 133H3 reaching the wiring 123X1 in the opening 133H2.
  • the openings 133H1 and 133H2 are formed by using, for example, plating.
  • 133H3 a metal film 134B is formed.
  • the metal film 134B and the barrier metal 134A formed on the SiCN film 136, the SiCN film 136, the SiO film 135 and the insulating layer 133 are ground.
  • the third layer 130 in which the conductive films 134X and 134Y having a large difference in thickness from each other are buried by the surface of the insulating layer 133 is formed.
  • FIG. 1 shows an example in which the depth of the opening 122H3 in which the gap G is formed is approximately the same depth as the bottom surfaces of the wirings 123X1 to 123X5 and the wirings 123Y1 and 123Y2 forming the wiring layer 123. It is not limited to this.
  • the depth of the opening 122H3 in which the gap G is formed may be shallower than the bottom surfaces of the wirings 123X1 to 123X5 and the wirings 123Y1 and 123Y2, as shown in FIG.
  • the depth of the opening 122H3 in which the gap G is formed may be deeper than the bottom surfaces of the wirings 123X1 to 123X5 and the wirings 123Y1 and 123Y2.
  • the upper surfaces of the wirings 123X2 to 123X5 exposed from the insulating layer 131 are recessed from the upper surfaces of the other wirings 123X1 and the wirings 123Y1 and 123Y2. You can read it.
  • FIG. 9 illustrates an example of a vertical cross-sectional configuration of an imaging device (imaging device 1) according to an embodiment of the present disclosure.
  • FIG. 10 shows an example of a schematic configuration of the imaging device 1 shown in FIG.
  • the imaging device 1 has a first substrate 10 having sensor pixels 12 that perform photoelectric conversion on a semiconductor substrate 11, and a readout circuit 22 that outputs image signals based on charges output from the sensor pixels 12 on a semiconductor substrate 21. It is an imaging device having a three-dimensional structure in which a second substrate 20 and a third substrate 30 having a logic circuit 32 for processing pixel signals are laminated on a semiconductor substrate 31 .
  • the wiring structure 100 is applied to, for example, a wiring structure near the bonding surface of the second substrate 20 bonded to the third substrate 30, as shown in FIG.
  • the first substrate 10 has a plurality of sensor pixels 12 that perform photoelectric conversion on the semiconductor substrate 11 .
  • a plurality of sensor pixels 12 are provided in a matrix in a pixel region 13 on the first substrate 10 .
  • the second substrate 20 has, on a semiconductor substrate 21 , readout circuits 22 for outputting pixel signals based on charges output from the sensor pixels 12 , one for each of the four sensor pixels 12 .
  • the second substrate 20 has a plurality of pixel drive lines 23 extending in the row direction and a plurality of vertical signal lines 24 extending in the column direction.
  • the third substrate 30 has a semiconductor substrate 31 and a logic circuit 32 for processing pixel signals.
  • the logic circuit 32 has, for example, a vertical drive circuit 33, a column signal processing circuit 34, a horizontal drive circuit 35 and a system control circuit 36.
  • the logic circuit 32 (specifically, the horizontal drive circuit 35) outputs the output voltage Vout for each sensor pixel 12 to the outside.
  • a low-resistance region made of silicide such as CoSi 2 or NiSi formed by a self-aligned silicide process is formed on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode.
  • the semiconductor substrate 11 corresponds to a specific example of the "first semiconductor substrate" of the present disclosure
  • the first substrate 10 corresponds to a specific example of the "first substrate” of the present disclosure. .
  • the semiconductor substrate 31 corresponds to a specific example of the "second semiconductor substrate” of the present disclosure
  • the third substrate 30 corresponds to a specific example of the "second substrate” of the present disclosure. It should be noted that the second substrate 20 including the semiconductor substrate 21 can be considered to be included in the "first substrate” side and the "second substrate” side of the present disclosure.
  • the vertical drive circuit 33 selects a plurality of sensor pixels 12 in order in units of rows.
  • the column signal processing circuit 34 performs, for example, correlated double sampling (CDS) processing on pixel signals output from each sensor pixel 12 in a row selected by the vertical driving circuit 33 .
  • the column signal processing circuit 34 extracts the signal level of the pixel signal by performing CDS processing, for example, and holds pixel data corresponding to the amount of light received by each sensor pixel 12 .
  • the horizontal driving circuit 35 for example, sequentially outputs the pixel data held in the column signal processing circuit 34 to the outside.
  • the system control circuit 36 controls driving of each block (the vertical drive circuit 33, the column signal processing circuit 34 and the horizontal drive circuit 35) in the logic circuit 32, for example.
  • FIG. 12 shows an example of the sensor pixel 12 and the readout circuit 22.
  • “shared” means that the outputs of the four sensor pixels 12 are input to the common readout circuit 22 .
  • Each sensor pixel 12 has components common to each other.
  • identification numbers (1, 2, 3, 4) are added to the end of the reference numerals of the constituent elements of each sensor pixel 12 in order to distinguish the constituent elements of each sensor pixel 12 from each other.
  • an identification number is attached to the end of the reference numerals of the constituent elements of each sensor pixel 12. If there is no need to do so, the identification number at the end of the code for the component of each sensor pixel 12 is omitted.
  • Each sensor pixel 12 includes, for example, a photodiode PD, a transfer transistor TR electrically connected to the photodiode PD, and a floating diffusion that temporarily holds charges output from the photodiode PD via the transfer transistor TR. FD.
  • the photodiode PD performs photoelectric conversion to generate charges according to the amount of light received.
  • a cathode of the photodiode PD is electrically connected to the source of the transfer transistor TR, and an anode of the photodiode PD is electrically connected to a reference potential line (eg ground).
  • a drain of the transfer transistor TR is electrically connected to the floating diffusion FD, and a gate of the transfer transistor TR is electrically connected to the pixel drive line 23 .
  • the transfer transistor TR is, for example, a CMOS (Complementary Metal Oxide Semiconductor) transistor.
  • the floating diffusions FD of each sensor pixel 12 sharing one readout circuit 22 are electrically connected to each other and to the input terminal of the common readout circuit 22 .
  • the readout circuit 22 has, for example, a reset transistor RST, a selection transistor SEL, and an amplification transistor AMP. Note that the selection transistor SEL may be omitted if necessary.
  • the source of the reset transistor RST (the input terminal of the readout circuit 22) is electrically connected to the floating diffusion FD, and the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the amplification transistor AMP.
  • a gate of the reset transistor RST is electrically connected to the pixel drive line 23 .
  • the source of the amplification transistor AMP is electrically connected to the drain of the select transistor SEL, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the source of the selection transistor SEL (the output end of the readout circuit 22) is electrically connected to the vertical signal line 24, and the gate of the selection transistor SEL is electrically connected to the pixel driving line 23.
  • the transfer transistor TR transfers the charge of the photodiode PD to the floating diffusion FD when the transfer transistor TR is turned on.
  • the gate of the transfer transistor TR extends from the surface of the semiconductor substrate 11 through the p-well 42 to reach the PD 41, for example, as shown in FIG.
  • the reset transistor RST resets the potential of the floating diffusion FD to a predetermined potential.
  • the selection transistor SEL controls the output timing of the pixel signal from the readout circuit 22 .
  • the amplification transistor AMP generates a voltage signal corresponding to the level of the charge held in the floating diffusion FD as a pixel signal.
  • the amplification transistor AMP constitutes a source follower type amplifier, and outputs a pixel signal having a voltage corresponding to the level of the charge generated in the photodiode PD.
  • the amplification transistor AMP amplifies the potential of the floating diffusion FD when the selection transistor SEL is turned on, and outputs a voltage corresponding to the potential to the column signal processing circuit 34 via the vertical signal line 24 .
  • the reset transistor RST, amplification transistor AMP, and selection transistor SEL are, for example, CMOS transistors.
  • the selection transistor SEL may be provided between the power supply line VDD and the amplification transistor AMP.
  • the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the select transistor SEL.
  • a source of the selection transistor SEL is electrically connected to a drain of the amplification transistor AMP, and a gate of the selection transistor SEL is electrically connected to the pixel drive line 23 .
  • the source of the amplification transistor AMP (output end of the readout circuit 22) is electrically connected to the vertical signal line 24, and the gate of the amplification transistor AMP is electrically connected to the source of the reset transistor RST.
  • the FD transfer transistor FDG may be provided between the source of the reset transistor RST and the gate of the amplification transistor AMP.
  • the FD transfer transistor FDG is used when switching the conversion efficiency.
  • pixel signals are small when shooting in a dark place.
  • the FD capacitance C needs to be large so that V when converted into voltage by the amplification transistor AMP does not become too large (in other words, so that it becomes small).
  • the FD transfer transistor FDG when the FD transfer transistor FDG is turned on, the gate capacitance of the FD transfer transistor FDG increases, so the overall FD capacitance C increases. On the other hand, when the FD transfer transistor FDG is turned off, the overall FD capacitance C becomes smaller. In this manner, by switching the FD transfer transistor FDG on and off, the FD capacitance C can be made variable and the conversion efficiency can be switched.
  • FIG. 16 shows an example of a connection mode between a plurality of readout circuits 22 and a plurality of vertical signal lines 24.
  • the plurality of vertical signal lines 24 may be assigned to each readout circuit 22 one by one. good.
  • the four vertical signal lines 24 are connected to the readout circuits 22 may be assigned one each.
  • identification numbers (1, 2, 3, 4) are added to the end of the code of each vertical signal line 24 in order to distinguish each vertical signal line 24 from each other.
  • the imaging device 1 has a structure in which the first substrate 10, the second substrate 20 and the third substrate 30 are laminated in this order. , a color filter 40 and a light receiving lens 50 .
  • a color filter 40 and one light receiving lens 50 are provided for each sensor pixel 12 . That is, the imaging device 1 is a back-illuminated imaging device.
  • the first substrate 10 is configured by laminating an insulating layer 46 on the surface (surface 11S1) of the semiconductor substrate 11. As shown in FIG. The first substrate 10 has an insulating layer 46 as part of the interlayer insulating film 51 .
  • the insulating layer 46 is provided between the semiconductor substrate 11 and a semiconductor substrate 21 which will be described later.
  • the semiconductor substrate 11 is composed of a silicon substrate.
  • the semiconductor substrate 11 has, for example, a p-well 42 on part of the surface and its vicinity, and a PD 41 of a conductivity type different from that of the p-well 42 in the other region (region deeper than the p-well 42). have.
  • the p-well 42 is composed of a p-type semiconductor region.
  • the PD 41 is composed of a semiconductor region of a conductivity type (specifically, n-type) different from that of the p-well 42 .
  • the semiconductor substrate 11 has a floating diffusion FD in the p-well 42 as a semiconductor region of a conductivity type (specifically, n-type) different from that of the p-well 42 .
  • the first substrate 10 has a photodiode PD, transfer transistor TR and floating diffusion FD for each sensor pixel 12 .
  • the first substrate 10 has a configuration in which a transfer transistor TR and a floating diffusion FD are provided on a part of the surface 11S1 side of the semiconductor substrate 11 (the side opposite to the light incident surface side, the second substrate 20 side).
  • the first substrate 10 has an element isolation portion 43 that isolates each sensor pixel 12 .
  • the element isolation portion 43 is formed extending in the normal direction of the semiconductor substrate 11 (the direction perpendicular to the surface of the semiconductor substrate 11).
  • the element isolation portion 43 is provided between two sensor pixels 12 adjacent to each other.
  • the element isolation section 43 electrically isolates the sensor pixels 12 adjacent to each other.
  • the element isolation part 43 is made of, for example, silicon oxide.
  • the element isolation part 43 penetrates the semiconductor substrate 11, for example.
  • the first substrate 10 further has, for example, a p-well layer 44 which is a side surface of the element isolation portion 43 and is in contact with the surface on the side of the photodiode PD.
  • the p-well layer 44 is composed of a semiconductor region of a conductivity type (specifically, p-type) different from that of the photodiode PD.
  • the first substrate 10 further has, for example, a fixed charge film 45 in contact with the back surface of the semiconductor substrate 11 (surface 11S2, other surface).
  • the fixed charge film 45 is negatively charged in order to suppress the generation of dark current due to the interface level on the light receiving surface side of the semiconductor substrate 11 .
  • the fixed charge film 45 is formed of, for example, an insulating film having negative fixed charges. Examples of materials for such insulating films include hafnium oxide, zirconium oxide, aluminum oxide, titanium oxide, and tantalum oxide.
  • a hole accumulation layer is formed at the interface on the light receiving surface side of the semiconductor substrate 11 by the electric field induced by the fixed charge film 45 . This hole accumulation layer suppresses the generation of electrons from the interface.
  • Color filter 40 is provided on the back side of semiconductor substrate 11 .
  • the color filter 40 is provided, for example, in contact with the fixed charge film 45 and is provided at a position facing the sensor pixel 12 with the fixed charge film 45 interposed therebetween.
  • the light-receiving lens 50 is provided, for example, in contact with the color filter 40 and is provided at a position facing the sensor pixel 12 via the color filter 40 and the fixed charge film 45 .
  • the second substrate 20 is configured by laminating an insulating layer 52 on the semiconductor substrate 21 .
  • the second substrate 20 has the insulating layer 52 as part of the interlayer insulating film 51 .
  • the insulating layer 52 is provided between the semiconductor substrate 21 and the semiconductor substrate 31 .
  • the semiconductor substrate 21 is composed of a silicon substrate.
  • the second substrate 20 has one readout circuit 22 for every four sensor pixels 12 .
  • the second substrate 20 has a configuration in which a readout circuit 22 is provided on a part of the surface of the semiconductor substrate 21 (the surface 21S1 facing the third substrate 30, one surface).
  • the second substrate 20 is bonded to the first substrate 10 with the back surface (surface 21S2) of the semiconductor substrate 21 facing the front surface (surface 11S1) of the semiconductor substrate 11 .
  • the second substrate 20 is bonded face-to-back to the first substrate 10 .
  • the second substrate 20 further has an insulating layer 53 penetrating through the semiconductor substrate 21 in the same layer as the semiconductor substrate 21 .
  • the second substrate 20 has an insulating layer 53 as part of the interlayer insulating film 51 .
  • the insulating layer 53 is provided so as to cover the side surface of the through wiring 54 which will be described later.
  • a laminate composed of the first substrate 10 and the second substrate 20 has an interlayer insulating film 51 and a through wiring 54 provided in the interlayer insulating film 51 .
  • the laminate has one through wire 54 for each sensor pixel 12 .
  • the through-wiring 54 extends in the normal direction of the semiconductor substrate 21 and is provided to penetrate through a portion of the interlayer insulating film 51 including the insulating layer 53 .
  • the first substrate 10 and the second substrate 20 are electrically connected to each other by through wirings 54 .
  • the through wire 54 is electrically connected to the floating diffusion FD and a connection wire 55 which will be described later.
  • the laminated body composed of the first substrate 10 and the second substrate 20 further has through wirings 47 and 48 (see later-described FIG. 17) provided in the interlayer insulating film 51 .
  • the laminate has one through wire 47 and one through wire 48 for each sensor pixel 12 .
  • the through-wirings 47 and 48 each extend in the normal direction of the semiconductor substrate 21 , and are provided so as to penetrate through a portion of the interlayer insulating film 51 including the insulating layer 53 .
  • the first substrate 10 and the second substrate 20 are electrically connected to each other by through wires 47 and 48 .
  • the through wiring 47 is electrically connected to the p-well 42 of the semiconductor substrate 11 and the wiring within the second substrate 20 .
  • the through wire 48 is electrically connected to the transfer gate TG and the pixel drive line 23 .
  • the second substrate 20 has, for example, a plurality of connection portions 59 electrically connected to the readout circuit 22 and the semiconductor substrate 21 in the insulating layer 52 .
  • the second substrate 20 further has, for example, a wiring layer 56 on the insulating layer 52 .
  • the wiring layer 56 has, for example, an insulating layer 57 and a plurality of pixel drive lines 23 and a plurality of vertical signal lines 24 provided in the insulating layer 57 .
  • the wiring layer 56 further has, for example, a plurality of connection wirings 55 in the insulating layer 57 , one for each of the four sensor pixels 12 .
  • connection wiring 55 electrically connects the through wirings 54 electrically connected to the floating diffusions FD included in the four sensor pixels 12 sharing the readout circuit 22 to each other.
  • the total number of through-wirings 54 and 48 is greater than the total number of sensor pixels 12 included in the first substrate 10 and is twice the total number of sensor pixels 12 included in the first substrate 10 .
  • the total number of through-wirings 54 , 48 , 47 is greater than the total number of sensor pixels 12 included in the first substrate 10 and is three times the total number of sensor pixels 12 included in the first substrate 10 .
  • the wiring layer 56 further has a plurality of pad electrodes 58 in the insulating layer 57, for example.
  • Each pad electrode 58 is made of metal such as Cu (copper), tungsten (W), and Al (aluminum).
  • Each pad electrode 58 is exposed on the surface of the wiring layer 56 .
  • Each pad electrode 58 is used for electrical connection between the second substrate 20 and the third substrate 30 and for bonding the second substrate 20 and the third substrate 30 together.
  • one pad electrode 58 is provided for each pixel drive line 23 and vertical signal line 24 .
  • the total number of pad electrodes 58 (or the total number of connections between pad electrodes 58 and pad electrodes 64 (described later)) is smaller than the total number of sensor pixels 12 included in the first substrate 10, for example.
  • FIG. 11 schematically shows a cross-sectional configuration when the wiring structure 100 is applied to the imaging element 1.
  • the plurality of vertical signal lines 24 correspond to the wirings 112X3 and 112X4 in the wiring structure 100
  • the power supply line VSS corresponds to the wirings 112X2 and 112X5 in the wiring structure 100 described above.
  • the insulating layer 57 includes a plurality of insulating layers 122, 131 to 133 as shown in FIG.
  • the insulation layer 133 forms a gap G between the power supply line VSS and the vertical signal line 24 running parallel to each other and between the wirings of the plurality of vertical signal lines 24 .
  • Each pad electrode 58 (58X1, 58X2) exposed on the surface of the wiring layer 56 corresponds to the conductive films 134X, 134Y or the conductive film 134Z in the wiring structure 100 described above.
  • each pad electrode 58 is electrically connected to the ground line (wiring 112X1).
  • the ground line is connected to, for example, a p-well of the semiconductor substrate 11 and the ground (GND) (not shown). Accordingly, the pad electrode 58X1 can be used as a shield wiring for the stacking direction of the vertical signal line 24, and noise generation in the vertical signal line 24 can be reduced.
  • the pad electrode 58X1 functioning as a shield wiring is joined to a pad electrode 64X1 on the side of the third substrate 30, which will be described later.
  • the impedance of the shield wiring can be lowered compared to the case where the shield wiring is formed solely by the pad electrode 58X1.
  • the pad electrode 58X1 functioning as a shield wiring is provided, for example, so as to traverse the pixel region 13 in the same manner as the vertical signal line 24, and terminate near the peripheral edge of the pixel region 13 beyond the edge of the pixel region 13. there is
  • the third substrate 30 is configured by laminating an interlayer insulating film 61 on a semiconductor substrate 31, for example. As will be described later, the third substrate 30 is attached to the second substrate 20 with the front surfaces facing each other. , which is opposite to the vertical direction in the drawing.
  • the semiconductor substrate 31 is composed of a silicon substrate.
  • the third substrate 30 has a configuration in which a logic circuit 32 is provided on a part of the surface (surface 31S1) side of the semiconductor substrate 31 .
  • the third substrate 30 further has, for example, a wiring layer 62 on the interlayer insulating film 61 .
  • the wiring layer 62 has, for example, an insulating layer 63 and a plurality of pad electrodes 64 (for example, a pad electrode 64X1 and a pad electrode 64X2) provided in the insulating layer 63. As shown in FIG. A plurality of pad electrodes 64 are electrically connected to the logic circuit 32 . Each pad electrode 64 is made of Cu (copper), for example. Each pad electrode 64 is exposed on the surface of the wiring layer 62 . Each pad electrode 64 is used for electrical connection between the second substrate 20 and the third substrate 30 and bonding between the second substrate 20 and the third substrate 30 . Moreover, the number of pad electrodes 64 does not necessarily have to be plural, and even one pad electrode 64 can be electrically connected to the logic circuit 32 .
  • the second substrate 20 and the third substrate 30 are electrically connected to each other by bonding the pad electrodes 58 and 64 together. That is, the gate (transfer gate TG) of the transfer transistor TR is electrically connected to the logic circuit 32 via the through wire 54 and the pad electrodes 58 and 64 .
  • the third substrate 30 is bonded to the second substrate 20 with the surface (surface 31S1) of the semiconductor substrate 31 facing the surface (surface 21S1) of the semiconductor substrate 21 . That is, the third substrate 30 is bonded face-to-face to the second substrate 20 .
  • FIG. 17 and 18 show an example of a horizontal cross-sectional configuration of the imaging element 1.
  • FIG. 17 and 18 are diagrams showing an example of the cross-sectional configuration at cross section Sec1 in FIG. 1, and the lower diagrams in FIGS. 17 and 18 are cross-sectional configurations at cross section Sec2 in FIG. It is a figure showing an example.
  • FIG. 17 illustrates a configuration in which two sets of four 2 ⁇ 2 sensor pixels 12 are arranged in the second direction H, and FIG. A configuration arranged in a first direction V and a second direction H is illustrated.
  • 17 and 18, a drawing showing an example of the surface structure of the semiconductor substrate 11 is superimposed on a drawing showing an example of the sectional structure in the section Sec1 of FIG. is omitted.
  • 17 and 18, a drawing showing an example of the surface structure of the semiconductor substrate 21 is superimposed on a drawing showing an example of the sectional structure in the section Sec2 of FIG.
  • the plurality of through-wirings 54, the plurality of through-wirings 48, and the plurality of through-wirings 47 are arranged in the plane of the first substrate 10 in the first direction V (vertical direction in FIG. 18) are arranged side by side in a belt shape.
  • 17 and 18 illustrate a case where a plurality of through wires 54, a plurality of through wires 48, and a plurality of through wires 47 are arranged in two rows in the first direction V.
  • the first direction V is parallel to one arrangement direction (for example, the column direction) of the two arrangement directions (for example, the row direction and the column direction) of the plurality of sensor pixels 12 arranged in a matrix.
  • the four floating diffusions FD are arranged close to each other via the element isolation section 43, for example.
  • the four transfer gates TG are arranged so as to surround the four floating diffusions FD.
  • the four transfer gates TG form an annular shape. ing.
  • the insulating layer 53 is composed of a plurality of blocks extending in the first direction V.
  • the semiconductor substrate 21 includes a plurality of island-shaped blocks 21A extending in a first direction V and arranged side by side in a second direction H orthogonal to the first direction V with an insulating layer 53 interposed therebetween.
  • Each block 21A is provided with, for example, a plurality of sets of reset transistors RST, amplification transistors AMP, and selection transistors SEL.
  • One readout circuit 22 shared by four sensor pixels 12 is composed of, for example, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL in a region facing the four sensor pixels 12 .
  • One readout circuit 22 shared by four sensor pixels 12 includes, for example, an amplification transistor AMP in a block 21A adjacent to the left of the insulating layer 53, a reset transistor RST in a block 21A adjacent to the right of the insulating layer 53, and a selection transistor RST. and a transistor SEL.
  • FIGS. 19, 20, 21 and 22 show examples of wiring layouts in the horizontal plane of the imaging element 1.
  • FIG. 19 to 22 illustrate the case where one readout circuit 22 shared by four sensor pixels 12 is provided in a region facing four sensor pixels 12.
  • FIG. 19 to 22 are provided in different layers in the wiring layer 56, for example.
  • the four through wires 54 adjacent to each other are electrically connected to the connection wires 55 as shown in FIG. 19, for example.
  • the four through-wirings 54 adjacent to each other are further connected to the gates of the amplification transistors AMP included in the block 21A adjacent to the left of the insulating layer 53 via the connection wirings 55 and the connection portions 59, as shown in FIG. , and the gate of the reset transistor RST included in the block 21 A adjacent to the right of the insulating layer 53 .
  • the power supply line VDD is arranged at a position facing each readout circuit 22 arranged side by side in the second direction H, as shown in FIG. 20, for example.
  • the power supply line VDD is electrically connected to the drain of the amplification transistor AMP and the drain of the reset transistor RST of each readout circuit 22 arranged in the second direction H through the connection portion 59. properly connected.
  • two pixel drive lines 23 are arranged at positions facing the respective readout circuits 22 arranged side by side in the second direction H, as shown in FIG. 20 .
  • One pixel drive line 23 (second control line) is electrically connected to the gates of the reset transistors RST of the readout circuits 22 arranged side by side in the second direction H, for example, as shown in FIG. This is the wiring RSTG.
  • the other pixel driving line 23 (third control line) is electrically connected to the gates of the selection transistors SEL of the readout circuits 22 arranged in the second direction H, for example, as shown in FIG. This is the wiring SELG.
  • the source of the amplification transistor AMP and the drain of the selection transistor SEL are electrically connected to each other via a wiring 25, for example, as shown in FIG.
  • two power supply lines VSS are arranged at positions facing the readout circuits 22 arranged side by side in the second direction H, as shown in FIG.
  • Each power supply line VSS is electrically connected to a plurality of through-wirings 47 at a position facing each sensor pixel 12 arranged side by side in the second direction H, as shown in FIG. 21, for example.
  • four pixel drive lines 23 are arranged at positions facing the respective readout circuits 22 arranged side by side in the second direction H, as shown in FIG. 21 .
  • each of the four pixel drive lines 23 is one of the four sensor pixels 12 corresponding to each readout circuit 22 arranged in the second direction H.
  • the wiring TRG is electrically connected to the twelve through wirings 48 .
  • the four pixel drive lines 23 are electrically connected to the gates (transfer gates TG) of the transfer transistors TR of the sensor pixels 12 arranged side by side in the second direction H. .
  • identifiers (1, 2, 3, 4) are added to the end of each wiring TRG to distinguish each wiring TRG.
  • the vertical signal line 24 is arranged at a position facing each readout circuit 22 arranged side by side in the first direction V, as shown in FIG. 22, for example.
  • the vertical signal line 24 (output line) is electrically connected to the output ends (sources of the amplification transistors AMP) of the readout circuits 22 arranged side by side in the first direction V, for example, as shown in FIG. ing.
  • FIG. 23A to 23G show an example of the manufacturing process of the imaging device 1.
  • a p-well 42 , an element isolation portion 43 and a p-well layer 44 are formed in the semiconductor substrate 11 .
  • a photodiode PD, a transfer transistor TR and a floating diffusion FD are formed on the semiconductor substrate 11 (FIG. 23A).
  • the sensor pixels 12 are formed on the semiconductor substrate 11 .
  • a highly heat-resistant material as the electrode material used for the sensor pixels 12 .
  • Polysilicon for example, is an example of a material with high heat resistance.
  • an insulating layer 46 is formed on the semiconductor substrate 11 (FIG. 23A).
  • the first substrate 10 is formed.
  • the semiconductor substrate 21 is bonded onto the first substrate 10 (insulating layer 46B) (FIG. 23B). After that, the thickness of the semiconductor substrate 21 is reduced as required. At this time, the thickness of the semiconductor substrate 21 is set to a thickness necessary for forming the readout circuit 22 .
  • the thickness of the semiconductor substrate 21 is generally about several hundred nm. However, depending on the concept of the readout circuit 22, an FD (Fully Depletion) type is also possible. In that case, the thickness of the semiconductor substrate 21 can range from several nm to several ⁇ m.
  • an insulating layer 53 is formed in the same layer as the semiconductor substrate 21 (FIG. 23C).
  • An insulating layer 53 is formed, for example, at a location facing the floating diffusion FD.
  • slits (openings 21H) penetrating the semiconductor substrate 21 are formed in the semiconductor substrate 21 to separate the semiconductor substrate 21 into a plurality of blocks 21A.
  • an insulating layer 53 is formed so as to fill the slit.
  • a readout circuit 22 including an amplification transistor AMP and the like is formed in each block 21A of the semiconductor substrate 21 (FIG. 23C).
  • the gate insulating film of the readout circuit 22 can be formed by thermal oxidation.
  • an insulating layer 52 is formed on the semiconductor substrate 21 .
  • an interlayer insulating film 51 composed of insulating layers 46, 52 and 53 is formed.
  • through holes 51A and 51B are formed in the interlayer insulating film 51 (FIG. 23D).
  • a through hole 51B that penetrates the insulating layer 52 is formed in a portion of the insulating layer 52 that faces the readout circuit 22 .
  • a through hole 51A penetrating through the interlayer insulating film 51 is formed at a portion of the interlayer insulating film 51 facing the floating diffusion FD (that is, a portion facing the insulating layer 53).
  • the through wiring 54 is formed in the through hole 51A and the connecting portion 59 is formed in the through hole 51B (FIG. 23E). Further, on the insulating layer 52, a connection wiring 55 is formed to electrically connect the through wiring 54 and the connection portion 59 to each other (FIG. 23E). A wiring layer 56 is then formed on the insulating layer 52 (FIG. 23F). Thus, the second substrate 20 is formed.
  • the second substrate 20 is attached to the third substrate 30 on which the logic circuit 32 and the wiring layer 62 are formed, with the surface of the semiconductor substrate 21 facing the surface of the semiconductor substrate 31 (FIG. 23G).
  • the second substrate 20 and the third substrate 30 are electrically connected to each other by bonding the pad electrodes 58 of the second substrate 20 and the pad electrodes 64 of the third substrate 30 to each other.
  • the imaging device 1 is manufactured.
  • the conductive film 134 embedded in the surface 133S1 of the insulating layer 133 forming the gap G between the plurality of wirings extending in the Y-axis direction for example.
  • the film thickness was made different between the gap forming region 100X and the other regions. Specifically, the conductive film 134X formed in the gap forming region 100X is formed thinner than the conductive film 134Y formed in the other regions.
  • a plurality of wirings (for example, wirings 123X2 to 123X5) extending in the Y-axis direction and having a gap G formed on one side or both sides between adjacent wirings, and conductive lines formed above them. A distance to the film 134X is secured. This will be explained below.
  • an insulating layer made of a Low-k material is formed on the upper portion after the formation of the air gap. Flatten.
  • the conductive film has the same film thickness in both the air gap region and the non-air gap region. Therefore, in such a semiconductor device, the capacitance is reduced only in the horizontal direction of the wiring.
  • the film thickness is different between the gap forming region 100X and the other regions.
  • a conductive film 134 is provided.
  • the film thickness difference of the conductive film 134 between the gap forming region 100X and other regions is formed in a self-aligning manner as follows. For example, on the surface 133S1 of the insulating layer 133 in which the conductive film 134 is embedded, the insulating layer 133 enters the opening 122H3 in which the gap G is formed, thereby forming a step (depression) in the gap forming region 100X.
  • a film for example, the SiO film 135 having an etching rate different from that of the insulating layer 133 is formed on the insulating layer 133, and the surface thereof is flattened. become Then, the SiO film 135 formed in the gap formation region 100X becomes thicker than the SiO film 135 formed in the step difference of the insulating layer 133 and other regions.
  • the openings 133H1 and 133H2 are formed using etching conditions that make the etching rate of the insulating layer 133 higher than that of the SiO film 135, so that the opening 134H1 formed in the gap forming region 100X is formed in the other regions. It becomes shallower than the formed opening 134H2. That is, the conductive film 134X formed in the gap forming region 100X is formed thinner than the conductive film 134Y formed in the other regions.
  • a plurality of wirings (for example, wirings 123X2 to 123X5) extending in the Y-axis direction and having a gap G formed on one side or both sides between the adjacent wirings, and a conductive film formed thereabove. 134X can be secured.
  • the wiring structure 100 of the present embodiment it is possible to reduce the wiring capacitance both in the lateral direction and in the stacking direction. Therefore, it is possible to provide the imaging device 1 having excellent device characteristics.
  • FIG. 24 illustrates an example of a vertical cross-sectional configuration of an imaging device (imaging device 1) according to a modified example (modified example 1) of the above embodiment.
  • the transfer transistor TR has a planar transfer gate TG. Therefore, the transfer gate TG is formed only on the surface of the semiconductor substrate 11 without penetrating the p-well 42 . Even when a planar transfer gate TG is used as the transfer transistor TR, the imaging device 1 has the same effect as the above embodiment.
  • FIG. 25 illustrates an example of a vertical cross-sectional configuration of an imaging device (imaging device 1) according to a modified example (modified example 2) of the above embodiment.
  • electrical connection between the second substrate 20 and the third substrate 30 is made in a region of the first substrate 10 facing the peripheral region 14 .
  • the peripheral region 14 corresponds to the frame region of the first substrate 10 and is provided on the periphery of the pixel region 13 .
  • the second substrate 20 has a plurality of pad electrodes 58 in a region facing the peripheral region 14, and the third substrate 30 has a plurality of pad electrodes 58 in a region facing the peripheral region 14. 64.
  • the second substrate 20 and the third substrate 30 are electrically connected to each other by bonding pad electrodes 58 and 64 provided in regions facing the peripheral region 14 .
  • the second substrate 20 and the third substrate 30 are electrically connected to each other by bonding the pad electrodes 58 and 64 provided in the area facing the peripheral area 14 .
  • the pad electrodes 58 and 64 are bonded to each other in the region facing the pixel region 13, it is possible to reduce the possibility of impeding miniaturization of the area per pixel. Therefore, in addition to the effects of the above-described embodiments, it is possible to provide the three-layer structure imaging device 1 with the same chip size as before and without impeding miniaturization of the area per pixel.
  • FIG. 26 illustrates an example of a vertical cross-sectional configuration of an imaging device (imaging device 1) according to a modification (modification 3) of the above embodiment.
  • FIG. 27 shows another example of the vertical cross-sectional configuration of the imaging device (imaging device 1) according to the modification (modification 3) of the above embodiment.
  • the upper diagrams of FIGS. 26 and 27 show a modified example of the cross-sectional structure of the cross section Sec1 in FIG. 1, and the lower diagrams of FIG. 26 show a modified example of the cross-sectional structure of the cross section Sec2 of FIG. be.
  • 26 and 27 a view showing a modified example of the surface structure of the semiconductor substrate 11 in FIG. and the insulating layer 46 is omitted.
  • a diagram showing a modified example of the surface structure of the semiconductor substrate 21 is superimposed on a diagram showing a modified example of the cross-sectional structure in the section Sec2 of FIG. there is
  • a plurality of through-wirings 54, a plurality of through-wirings 48, and a plurality of through-wirings 47 are formed on the surface of the first substrate 10. Inside, they are arranged side by side in a strip shape in the first direction V (horizontal direction in FIGS. 26 and 27).
  • 26 and 27 exemplify a case where a plurality of through wires 54, a plurality of through wires 48, and a plurality of through wires 47 are arranged in two rows in the first direction V. As shown in FIG.
  • the four floating diffusions FD are arranged close to each other via the element isolation section 43, for example.
  • the four transfer gates TG (TG1, TG2, TG3, TG4) are arranged to surround the four floating diffusions FD. It has a shape that becomes an annular shape by
  • the insulating layer 53 is composed of a plurality of blocks extending in the first direction V.
  • the semiconductor substrate 21 includes a plurality of island-shaped blocks 21A extending in a first direction V and arranged side by side in a second direction H orthogonal to the first direction V with an insulating layer 53 interposed therebetween.
  • Each block 21A is provided with, for example, a reset transistor RST, an amplification transistor AMP, and a selection transistor SEL.
  • one readout circuit 22 shared by the four sensor pixels 12 is not arranged to face the four sensor pixels 12 but is shifted in the second direction H. As shown in FIG.
  • one readout circuit 22 shared by four sensor pixels 12 is located in a region of the second substrate 20 in which the region facing the four sensor pixels 12 is shifted in the second direction H. It is composed of RST, amplification transistor AMP and selection transistor SEL.
  • One readout circuit 22 shared by four sensor pixels 12 is composed of, for example, an amplification transistor AMP, a reset transistor RST, and a selection transistor SEL in one block 21A.
  • one readout circuit 22 shared by four sensor pixels 12 is located in a region of the second substrate 20 in which the region facing the four sensor pixels 12 is shifted in the second direction H. It is composed of RST, amplification transistor AMP, selection transistor SEL and FD transfer transistor FDG.
  • One readout circuit 22 shared by four sensor pixels 12 is composed of, for example, an amplification transistor AMP, a reset transistor RST, a selection transistor SEL and an FD transfer transistor FDG in one block 21A.
  • one readout circuit 22 shared by the four sensor pixels 12 is not arranged to face the four sensor pixels 12, for example, and is arranged from a position facing the four sensor pixels 12 to the second readout circuit 22, for example. They are displaced in the direction H.
  • the wiring 25 can be shortened, or the wiring 25 can be omitted, and the source of the amplification transistor AMP and the drain of the selection transistor SEL can be configured with a common impurity region. .
  • the size of the readout circuit 22 can be reduced, and the size of other portions in the readout circuit 22 can be increased.
  • FIG. 28 illustrates an example of a horizontal cross-sectional configuration of an imaging device (imaging device 1) according to a modification (modification 4) of the above embodiment.
  • FIG. 28 shows a modification of the cross-sectional configuration of FIG.
  • the semiconductor substrate 21 is composed of a plurality of island-shaped blocks 21A arranged side by side in the first direction V and the second direction H with the insulating layer 53 interposed therebetween.
  • Each block 21A is provided with, for example, a set of reset transistor RST, amplification transistor AMP and selection transistor SEL.
  • RST reset transistor
  • AMP amplification transistor
  • SEL selection transistor
  • FIG. 29 illustrates an example of a horizontal cross-sectional configuration of an imaging device (imaging device 1) according to a modification (modification 5) of the above embodiment.
  • FIG. 29 shows a modification of the cross-sectional configuration of FIG.
  • one readout circuit 22 shared by the four sensor pixels 12 is not arranged to face the four sensor pixels 12, but is shifted in the first direction V, for example.
  • the semiconductor substrate 21 is composed of a plurality of island-shaped blocks 21A arranged side by side in the first direction V and the second direction H with the insulating layer 53 interposed therebetween.
  • Each block 21A is provided with, for example, a set of reset transistor RST, amplification transistor AMP and selection transistor SEL.
  • a plurality of through wires 47 and a plurality of through wires 54 are also arranged in the second direction H as well.
  • the plurality of through-wirings 47 includes four through-wirings 54 sharing a certain readout circuit 22 and four through-wirings 54 sharing another readout circuit 22 adjacent to the readout circuit 22 in the second direction H. 54.
  • the crosstalk between the adjacent readout circuits 22 can be suppressed by the insulating layer 53 and the through wiring 47, thereby suppressing deterioration in image quality due to deterioration in resolution and color mixture on the reproduced image. can be done.
  • FIG. 30 illustrates an example of a horizontal cross-sectional configuration of an imaging device (imaging device 1) according to a modification (modification 6) of the above embodiment.
  • FIG. 30 shows a modified example of the cross-sectional configuration of FIG.
  • the first substrate 10 has a photodiode PD and a transfer transistor TR for each sensor pixel 12, and the floating diffusion FD is shared by every four sensor pixels 12. Therefore, in this modified example, one through wire 54 is provided for every four sensor pixels 12 .
  • a unit area corresponding to four sensor pixels 12 sharing one floating diffusion FD is shifted in the first direction V by one sensor pixel 12.
  • the four sensor pixels 12 corresponding to the regions will be referred to as four sensor pixels 12A.
  • the first substrate 10 shares the through-wiring 47 for every four sensor pixels 12A. Therefore, in this modified example, one through wire 47 is provided for every four sensor pixels 12A.
  • the first substrate 10 has an element isolation portion 43 that isolates the photodiode PD and the transfer transistor TR for each sensor pixel 12 .
  • the element isolation portion 43 does not completely surround the sensor pixel 12 when viewed from the normal direction of the semiconductor substrate 11, and there are gaps ( unformed region). The gap allows the four sensor pixels 12 to share one through wire 54 and the four sensor pixels 12A to share one through wire 47 .
  • the second substrate 20 has a readout circuit 22 for each of the four sensor pixels 12 sharing the floating diffusion FD.
  • FIG. 31 shows another example of the horizontal cross-sectional configuration of the imaging device 1 according to this modified example.
  • FIG. 31 shows a modification of the cross-sectional configuration of FIG.
  • the first substrate 10 has a photodiode PD and a transfer transistor TR for each sensor pixel 12 and shares the floating diffusion FD for every four sensor pixels 12 .
  • the first substrate 10 has an element isolation portion 43 that isolates the photodiode PD and the transfer transistor TR for each sensor pixel 12 .
  • FIG. 32 shows another example of the horizontal cross-sectional configuration of the imaging device 1 according to this modified example.
  • FIG. 32 shows a modification of the cross-sectional configuration of FIG.
  • the first substrate 10 has a photodiode PD and a transfer transistor TR for each sensor pixel 12 and shares the floating diffusion FD for every four sensor pixels 12 .
  • the first substrate 10 has an element isolation portion 43 that isolates the photodiode PD and the transfer transistor TR for each sensor pixel 12 .
  • FIG. 33 shows an example of a circuit configuration of an imaging device (imaging device 1) according to a modification (modification 7) of the above embodiment and modifications 1 to 6.
  • the imaging device 1 according to this modification is a CMOS image sensor equipped with a column-parallel ADC.
  • the image sensor 1 has a pixel region 13 in which a plurality of sensor pixels 12 including photoelectric conversion elements are two-dimensionally arranged in a matrix. It has a circuit 33 , a column signal processing circuit 34 , a reference voltage supply section 38 , a horizontal drive circuit 35 , a horizontal output line 37 and a system control circuit 36 .
  • the system control circuit 36 generates, based on the master clock MCK, a clock signal or a control signal that serves as a reference for the operation of the vertical drive circuit 33, the column signal processing circuit 34, the reference voltage supply unit 38, the horizontal drive circuit 35, and the like.
  • a signal or the like is generated and applied to the vertical drive circuit 33, the column signal processing circuit 34, the reference voltage supply section 38, the horizontal drive circuit 35, and the like.
  • the vertical drive circuit 33 is formed on the first substrate 10 together with each sensor pixel 12 in the pixel region 13, and is also formed on the second substrate 20 on which the readout circuit 22 is formed.
  • a column signal processing circuit 34 , a reference voltage supply section 38 , a horizontal drive circuit 35 , a horizontal output line 37 and a system control circuit 36 are formed on the third substrate 30 .
  • the sensor pixel 12 has, for example, a photodiode PD and a transfer transistor TR for transferring charges obtained by photoelectric conversion in the photodiode PD to the floating diffusion FD.
  • the readout circuit 22 includes, for example, a reset transistor RST that controls the potential of the floating diffusion FD, an amplification transistor AMP that outputs a signal corresponding to the potential of the floating diffusion FD, and a pixel selection circuit.
  • a three-transistor configuration having a selection transistor SEL for performing the above can be used.
  • the sensor pixels 12 are two-dimensionally arranged, and the pixel drive lines 23 are wired for each row and the vertical signal lines 24 are wired for each column in the pixel arrangement of m rows and n columns. there is One end of each of the plurality of pixel drive lines 23 is connected to each output terminal corresponding to each row of the vertical drive circuit 33 .
  • the vertical driving circuit 33 is composed of a shift register or the like, and controls row addressing and row scanning of the pixel area 13 via a plurality of pixel driving lines 23 .
  • the column signal processing circuit 34 has, for example, ADCs (analog-digital conversion circuits) 34-1 to 34-m provided for each pixel column of the pixel region 13, that is, for each vertical signal line 24. analog signals output from each sensor pixel 12 for each column are converted into digital signals and output.
  • ADCs analog-digital conversion circuits
  • the reference voltage supply unit 38 has, for example, a DAC (digital-analog conversion circuit) 38A as means for generating a so-called ramp (RAMP) waveform reference voltage Vref whose level changes in a sloping manner as time passes.
  • RAMP ramp waveform reference voltage
  • the DAC 38A generates a reference voltage Vref having a ramp waveform based on the clock CK given from the system control circuit 36 under the control of the control signal CS1 given from the system control circuit 36, and converts it to the ADC 34- of the column signal processing circuit 34. Feed for 1-34-m.
  • each of the ADCs 34-1 to 34-m has an exposure time of the sensor pixels 12 that is 1/N compared to the normal frame rate mode in the progressive scanning method for reading out all the information of the sensor pixels 12 and the normal frame rate mode. , and the frame rate is increased N-fold, for example, doubled.
  • This switching of the operation mode is carried out under the control of control signals CS2 and CS3 provided from the system control circuit 36.
  • FIG. The system control circuit 36 is also provided with instruction information for switching between the normal frame rate mode and the high speed frame rate mode from an external system controller (not shown).
  • the ADCs 34-1 to 34-m all have the same configuration, and here the ADC 34-m is taken as an example for explanation.
  • the ADC 34-m has a comparator 34A, a counting means such as an up/down counter (denoted as U/DCNT in the figure) 34B, a transfer switch 34C and a memory device 34D.
  • the comparator 34A outputs the signal voltage Vx of the vertical signal line 24 corresponding to the signal output from each sensor pixel 12 of the n-th column in the pixel region 13 and the reference voltage Vref having a ramp waveform supplied from the reference voltage supply unit 38. , for example, when the reference voltage Vref is higher than the signal voltage Vx, the output Vco becomes "H” level, and when the reference voltage Vref is lower than the signal voltage Vx, the output Vco becomes "L” level. .
  • the up/down counter 34B is an asynchronous counter. Under the control of the control signal CS2 from the system control circuit 36, the clock CK is supplied from the system control circuit 36 at the same time as the DAC 18A. By counting DOWN or UP, the comparison period from the start of the comparison operation in the comparator 34A to the end of the comparison operation is measured.
  • the comparison time at the time of the first readout is measured by down-counting at the time of the first readout operation, and the comparison time at the second time is measured. By counting up during the second read operation, the comparison time during the second read operation is measured.
  • the count result of the sensor pixels 12 in a certain row is held as it is, and the sensor pixels 12 in the next row are counted down from the previous count result at the time of the first readout operation.
  • the comparison time for the first read operation is measured, and by counting up during the second read operation, the comparison time for the second read operation is measured.
  • the transfer switch 34C is controlled by the control signal CS3 supplied from the system control circuit 36, and in the normal frame rate mode, is turned on when the count operation of the up/down counter 34B for the sensor pixels 12 of a certain row is completed ( closed) state, and the count result of the up/down counter 34B is transferred to the memory device 34D.
  • the analog signals supplied column by column from the sensor pixels 12 of the pixel region 13 via the vertical signal lines 24 are used by the comparators 34A and the up/down counters 34B in the ADCs 34-1 to 34-m. Each operation converts it into an N-bit digital signal and stores it in the memory device 34D.
  • the horizontal driving circuit 35 is composed of a shift register or the like, and controls the column address and column scanning of the ADCs 34-1 to 34-m in the column signal processing circuit 34. Under the control of this horizontal driving circuit 35, the N-bit digital signals AD-converted by each of the ADCs 34-1 to 34-m are sequentially read out to the horizontal output line 37, and sent via the horizontal output line 37. It is output as imaging data.
  • the count result of the up/down counter 34B can be selectively transferred to the memory device 34D via the transfer switch 34C.
  • the counting operation of the down counter 34B and the reading operation of the count result of the up/down counter 34B to the horizontal output line 37 can be controlled independently.
  • FIG. 34 shows an example in which the imaging device of FIG. 33 is configured by laminating three substrates (first substrate 10, second substrate 20, and third substrate 30).
  • a pixel region 13 including a plurality of sensor pixels 12 is formed in the central portion of the first substrate 10
  • a vertical drive circuit 33 is formed around the pixel region 13 .
  • a readout circuit region 15 including a plurality of readout circuits 22 is formed in the central portion of the second substrate 20
  • a vertical driving circuit 33 is formed around the readout circuit region 15 .
  • a column signal processing circuit 34, a horizontal drive circuit 35, a system control circuit 36, a horizontal output line 37 and a reference voltage supply section 38 are formed on the third substrate 30.
  • the structure for electrically connecting the substrates increases the chip size and hinders miniaturization of the area per pixel. never As a result, it is possible to provide the imaging device 1 having a three-layer structure with a chip size equivalent to that of the conventional one and which does not impede miniaturization of the area per pixel.
  • the vertical drive circuit 33 may be formed only on the first substrate 10 or may be formed only on the second substrate 20 .
  • FIG. 35 shows an example of a cross-sectional configuration of an imaging device (imaging device 1) according to a modification (modification 9) of the embodiment and modifications 1 to 8 thereof.
  • the imaging device 1 is configured by laminating three substrates (first substrate 10, second substrate 20, and third substrate 30).
  • the imaging devices 5 and 6 in the fifth embodiment they may be configured by laminating two substrates (first substrate 10 and second substrate 20).
  • the logic circuit 32 may be formed separately on the first substrate 10 and the second substrate 20, as shown in FIG. 35, for example.
  • a high dielectric constant film made of a material (for example, high-k) that can withstand a high temperature process and a metal gate electrode are laminated.
  • a transistor having a gate structure is provided.
  • a silicide such as CoSi 2 or NiSi formed by a self-aligned silicide process is applied to the surface of the impurity diffusion region in contact with the source electrode and the drain electrode.
  • a low resistance region 26 is formed.
  • the low-resistance region made of silicide is made of a compound of the material of the semiconductor substrate and metal.
  • the circuit 32B provided on the second substrate 20 side of the logic circuit 32 when the low resistance region 26 made of silicide is provided on the surface of the impurity diffusion region in contact with the source electrode and the drain electrode, the contact resistance can be reduced. As a result, the computation speed in the logic circuit 32 can be increased.
  • FIG. 36 shows a modified example of the cross-sectional configuration of the imaging device 1 according to the modified example (modified example 10) of the embodiment and modified examples 1 to 8 thereof.
  • the surface of the impurity diffusion region in contact with the source electrode and the drain electrode is coated with a salicide (Self Aligned Silicide) process such as CoSi 2 or NiSi.
  • a low resistance region 39 may be formed of silicide formed by using . Thereby, a high temperature process such as thermal oxidation can be used when forming the sensor pixels 12 .
  • the contact resistance can be reduced. As a result, the computation speed in the logic circuit 32 can be increased.
  • the conductivity types may be reversed in the above embodiment and modifications 1 to 10 thereof.
  • p-type may be read as n-type
  • n-type may be read as p-type. Even in this case, effects similar to those of the first to fifth embodiments and modifications 1 to 10 thereof can be obtained.
  • FIG. 37 shows an example of a schematic configuration of an image pickup system 7 including an image pickup device (image pickup device 1) according to the above embodiment and Modifications 1 to 10 thereof.
  • the imaging system 7 is, for example, an imaging element such as a digital still camera or a video camera, or an electronic device such as a mobile terminal device such as a smartphone or a tablet terminal.
  • the imaging system 7 includes, for example, an optical system 241, a shutter device 242, an imaging element 1, a DSP circuit 243, a frame memory 244, a display section 245, a storage section 246, an operation section 247 and a power supply section 248.
  • the shutter device 242, the imaging element 1, the DSP circuit 243, the frame memory 244, the display section 245, the storage section 246, the operation section 247, and the power supply section 248 are interconnected via a bus line 249. .
  • the imaging device 1 outputs image data according to incident light.
  • the optical system 241 has one or more lenses, guides the light (incident light) from the subject to the imaging element 1, and forms an image on the light receiving surface of the imaging element 1.
  • the shutter device 242 is arranged between the optical system 241 and the image sensor 1 and controls the light irradiation period and the light shielding period for the image sensor 1 according to the control of the operation unit 247 .
  • the DSP circuit 243 is a signal processing circuit that processes the signal (image data) output from the image sensor 1 .
  • the frame memory 244 temporarily holds the image data processed by the DSP circuit 243 on a frame-by-frame basis.
  • the display unit 245 is, for example, a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays moving images or still images captured by the imaging device 1 .
  • the storage unit 246 records image data of moving images or still images captured by the imaging device 1 in a recording medium such as a semiconductor memory or a hard disk.
  • the operation unit 247 issues operation commands for various functions of the imaging system 7 in accordance with user's operations.
  • the power supply unit 248 appropriately supplies various power supplies to the image pickup device 1, the DSP circuit 243, the frame memory 244, the display unit 245, the storage unit 246, and the operation unit 247 as operating power supplies.
  • FIG. 38 shows an example of a flowchart of imaging operation in the imaging system 7.
  • the user instructs to start imaging by operating the operation unit 247 (step S101). Then, the operation unit 247 transmits an imaging command to the imaging element 1 (step S102).
  • the imaging device 1 specifically, the system control circuit 36
  • receives the imaging command it performs imaging in a predetermined imaging method (step S103).
  • the imaging device 1 outputs light (image data) imaged on the light receiving surface via the optical system 241 and the shutter device 242 to the DSP circuit 243 .
  • the image data is data for all pixels of pixel signals generated based on the charges temporarily held in the floating diffusion FD.
  • the DSP circuit 243 performs predetermined signal processing (for example, noise reduction processing, etc.) based on the image data input from the image sensor 1 (step S104).
  • the DSP circuit 243 causes the frame memory 244 to hold the image data subjected to the predetermined signal processing, and the frame memory 244 causes the storage unit 246 to store the image data (step S105). In this manner, imaging in the imaging system 7 is performed.
  • the imaging device 1 is applied to the imaging system 7 .
  • the imaging device 1 can be miniaturized or have high definition, so that a compact or high definition imaging system 7 can be provided.
  • FIG. 39 is a diagram showing an overview of a configuration example of a non-stacked solid-state imaging device (solid-state imaging device 23210) and a stacked solid-state imaging device (solid-state imaging device 23020) to which the technology according to the present disclosure can be applied.
  • FIG. 39A shows a schematic configuration example of a non-stacked solid-state imaging device.
  • the solid-state imaging device 23010 has one die (semiconductor substrate) 23011 as shown in A of FIG.
  • This die 23011 has a pixel region 23012 in which pixels are arranged in an array, a control circuit 23013 for driving the pixels and various other controls, and a logic circuit 23014 for signal processing.
  • FIGS. 39B and 39C show schematic configuration examples of a stacked solid-state imaging device.
  • the solid-state imaging device 23020 is configured as one semiconductor chip by stacking two dies, a sensor die 23021 and a logic die 23024, and electrically connecting them.
  • the sensor 23021 and the logic die 23024 correspond to specific examples of the "first substrate” and the "second substrate” of the present disclosure.
  • a sensor die 23021 is mounted with a pixel region 23012 and a control circuit 23013, and a logic die 23024 is mounted with a logic circuit 23014 including a signal processing circuit for signal processing. Further, the sensor No. 20321 may be mounted with the above-described readout circuit 22 or the like, for example.
  • the sensor die 23021 has a pixel region 23012 mounted thereon, and the logic die 23024 has a control circuit 23013 and a logic circuit 23014 mounted thereon.
  • FIG. 40 is a cross-sectional view showing a first configuration example of the stacked solid-state imaging device 23020.
  • FIG. 40 is a cross-sectional view showing a first configuration example of the stacked solid-state imaging device 23020.
  • the sensor die 23021 is formed with PDs (photodiodes), FDs (floating diffusions), Trs (MOSFETs), Trs that form the control circuit 23013, and the like that form pixels that form the pixel region 23012 . Further, the sensor die 23021 is formed with a wiring layer 23101 having wirings 23110 of multiple layers, three layers in this example. Note that the control circuit 23013 (which becomes Tr) can be configured in the logic die 23024 instead of the sensor die 23021 .
  • Tr forming the logic circuit 23014 is formed on the logic die 23024 . Further, the logic die 23024 is formed with a wiring layer 23161 having wirings 23170 of multiple layers, three layers in this example. In the logic die 23024, a connection hole 23171 having an insulating film 23172 formed on the inner wall surface is formed.
  • the sensor die 23021 and the logic die 23024 are bonded together so that the wiring layers 23101 and 23161 face each other, thereby forming a stacked solid-state imaging device 23020 in which the sensor die 23021 and the logic die 23024 are stacked.
  • a film 23191 such as a protective film is formed on the surface where the sensor die 23021 and the logic die 23024 are bonded together.
  • the sensor die 23021 is formed with a connection hole 23111 that penetrates the sensor die 23021 from the back side (the side where light enters the PD) (upper side) of the sensor die 23021 and reaches the uppermost wiring 23170 of the logic die 23024 . Further, in the sensor die 23021 , a contact hole 23121 is formed in the vicinity of the contact hole 23111 to reach the wiring 23110 on the first layer from the back side of the sensor die 23021 . An insulating film 23112 is formed on the inner wall surface of the connection hole 23111 , and an insulating film 23122 is formed on the inner wall surface of the connection hole 23121 . Connection conductors 23113 and 23123 are embedded in the connection holes 23111 and 23121, respectively.
  • connection conductors 23113 and the connection conductors 23123 are electrically connected on the back side of the sensor die 23021, thereby connecting the sensor die 23021 and the logic die 23024 to the wiring layer 23101, the connection hole 23121, the connection hole 23111, and the wiring layer. 23161 are electrically connected.
  • FIG. 41 is a cross-sectional view showing a second configuration example of the stacked solid-state imaging device 23020. As shown in FIG.
  • one connection hole 23211 formed in the sensor die 23021 connects (wiring layer 23101 of the sensor die 23021 (wiring layer 23110 of the sensor die 23021) and wiring layer 23161 of the logic die 23024 (wiring layer 23161 of the logic die 23024). 23170)) are electrically connected.
  • connection hole 23211 is formed so as to penetrate the sensor die 23021 from the back side of the sensor die 23021, reach the wiring 23170 on the top layer of the logic die 23024, and reach the wiring 23110 on the top layer of the sensor die 23021. be done.
  • An insulating film 23212 is formed on the inner wall surface of the connection hole 23211 , and a connection conductor 23213 is embedded in the connection hole 23211 .
  • the sensor die 23021 and the logic die 23024 are electrically connected through the two connection holes 23111 and 23121, but in FIG. electrically connected.
  • FIG. 42 is a cross-sectional view showing a third configuration example of the stacked solid-state imaging device 23020. As shown in FIG. 42
  • a film 23191 such as a protective film is not formed on the surface where the sensor die 23021 and the logic die 23024 are bonded. 40 in which a film 23191 such as a protective film is formed.
  • the solid-state imaging device 23020 in FIG. 42 is obtained by superimposing the sensor die 23021 and the logic die 23024 so that the wirings 23110 and 23170 are in direct contact, heating while applying a required load, and directly bonding the wirings 23110 and 23170. Configured.
  • FIG. 43 is a cross-sectional view showing another configuration example of a stacked solid-state imaging device to which the technology according to the present disclosure can be applied.
  • the solid-state imaging device 23401 has a three-layer laminated structure in which three dies of a sensor die 23411, a logic die 23412, and a memory die 23413 are laminated.
  • the memory die 23413 has, for example, a memory circuit that stores data temporarily required in signal processing performed by the logic die 23412 .
  • the logic die 23412 and the memory die 23413 are stacked in that order under the sensor die 23411 , but the logic die 23412 and the memory die 23413 are stacked in reverse order, that is, the memory die 23413 and the logic die 23412 . It can be stacked under 23411.
  • the sensor die 23411 is formed with a PD serving as a photoelectric conversion portion of the pixel and source/drain regions of the pixel Tr.
  • a gate electrode is formed around the PD via a gate insulating film, and a pixel Tr23421 and a pixel Tr23422 are formed by source/drain regions paired with the gate electrode.
  • a pixel Tr23421 adjacent to the PD is the transfer Tr, and one of the pair of source/drain regions forming the pixel Tr23421 is the FD.
  • An interlayer insulating film is formed on the sensor die 23411, and a connection hole is formed in the interlayer insulating film.
  • a connection conductor 23431 connected to the pixel Tr23421 and the pixel Tr23422 is formed in the connection hole.
  • the sensor die 23411 is formed with a wiring layer 23433 having multiple layers of wiring 23432 connected to each connection conductor 23431 .
  • an aluminum pad 23434 is formed as an electrode for external connection. That is, in the sensor die 23411 , the aluminum pad 23434 is formed at a position closer to the bonding surface 23440 with the logic die 23412 than the wiring 23432 .
  • the aluminum pad 23434 is used as one end of wiring for signal input/output with the outside.
  • the sensor die 23411 is formed with contacts 23441 used for electrical connection with the logic die 23412 .
  • Contact 23441 is connected to contact 23451 of logic die 23412 and is also connected to aluminum pad 23442 of sensor die 23411 .
  • a pad hole 23443 is formed in the sensor die 23411 so as to reach the aluminum pad 23442 from the back side (upper side) of the sensor die 23411 .
  • the wiring 23110 and the wiring layer 23161 may be provided with, for example, the plurality of pixel drive lines 23 and the plurality of vertical signal lines 24 described above.
  • the capacitance between the wirings can be reduced by forming the gaps G as shown in FIG. 1 between the wirings of the plurality of vertical signal lines 24 .
  • by suppressing an increase in capacitance between wirings variations in wiring capacitance can be reduced.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 44 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • vehicle control system 12000 includes drive system control unit 12010 , body system control unit 12020 , vehicle exterior information detection unit 12030 , vehicle interior information detection unit 12040 , and integrated control unit 12050 .
  • integrated control unit 12050 As the functional configuration of the integrated control unit 12050, a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 45 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • Forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 45 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging device 1 according to the above embodiment and its modification can be applied to the imaging unit 12031 .
  • FIG. 46 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technique (the present technique) according to the present disclosure can be applied.
  • FIG. 46 shows how an operator (physician) 11131 is performing surgery on a patient 11132 on a patient bed 11133 using an endoscopic surgery system 11000 .
  • an endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 for supporting the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • An endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into the body cavity of a patient 11132 and a camera head 11102 connected to the proximal end of the lens barrel 11101 .
  • an endoscope 11100 configured as a so-called rigid scope having a rigid lens barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible scope having a flexible lens barrel. good.
  • the tip of the lens barrel 11101 is provided with an opening into which the objective lens is fitted.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the lens barrel 11101 by a light guide extending inside the lens barrel 11101, where it reaches the objective. Through the lens, the light is irradiated toward the observation object inside the body cavity of the patient 11132 .
  • the endoscope 11100 may be a straight scope, a perspective scope, or a side scope.
  • An optical system and an imaging element are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the imaging element by the optical system.
  • the imaging device photoelectrically converts the observation light to generate an electrical signal corresponding to the observation light, that is, an image signal corresponding to the observation image.
  • the image signal is transmitted to a camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the operations of the endoscope 11100 and the display device 11202 in an integrated manner. Further, the CCU 11201 receives an image signal from the camera head 11102 and performs various image processing such as development processing (demosaicing) for displaying an image based on the image signal.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under the control of the CCU 11201 .
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light for photographing a surgical site or the like.
  • a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light for photographing a surgical site or the like.
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204 .
  • the user inputs an instruction or the like to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100 .
  • the treatment instrument control device 11205 controls driving of the energy treatment instrument 11112 for tissue cauterization, incision, blood vessel sealing, or the like.
  • the pneumoperitoneum device 11206 inflates the body cavity of the patient 11132 for the purpose of securing the visual field of the endoscope 11100 and securing the operator's working space, and injects gas into the body cavity through the pneumoperitoneum tube 11111. send in.
  • the recorder 11207 is a device capable of recording various types of information regarding surgery.
  • the printer 11208 is a device capable of printing various types of information regarding surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies the endoscope 11100 with irradiation light for photographing the surgical site can be composed of, for example, a white light source composed of an LED, a laser light source, or a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. It can be carried out.
  • the observation target is irradiated with laser light from each of the RGB laser light sources in a time-division manner, and by controlling the drive of the imaging element of the camera head 11102 in synchronization with the irradiation timing, each of RGB can be handled. It is also possible to pick up images by time division. According to this method, a color image can be obtained without providing a color filter in the imaging element.
  • the driving of the light source device 11203 may be controlled so as to change the intensity of the output light every predetermined time.
  • the drive of the imaging device of the camera head 11102 in synchronism with the timing of the change in the intensity of the light to obtain an image in a time-division manner and synthesizing the images, a high dynamic A range of images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, the wavelength dependence of light absorption in body tissues is used to irradiate a narrower band of light than the irradiation light (i.e., white light) used during normal observation, thereby observing the mucosal surface layer.
  • narrow band imaging in which a predetermined tissue such as a blood vessel is imaged with high contrast, is performed.
  • fluorescence observation may be performed in which an image is obtained from fluorescence generated by irradiation with excitation light.
  • the body tissue is irradiated with excitation light and the fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is A fluorescence image can be obtained by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 can be configured to be able to supply narrowband light and/or excitation light corresponding to such special light observation.
  • FIG. 47 is a block diagram showing an example of functional configurations of the camera head 11102 and CCU 11201 shown in FIG.
  • the camera head 11102 has a lens unit 11401, an imaging section 11402, a drive section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 has a communication section 11411 , an image processing section 11412 and a control section 11413 .
  • the camera head 11102 and the CCU 11201 are communicably connected to each other via a transmission cable 11400 .
  • a lens unit 11401 is an optical system provided at a connection with the lens barrel 11101 . Observation light captured from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401 .
  • a lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 is composed of an imaging element.
  • the imaging device constituting the imaging unit 11402 may be one (so-called single-plate type) or plural (so-called multi-plate type).
  • image signals corresponding to RGB may be generated by each image pickup element, and a color image may be obtained by synthesizing the image signals.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (Dimensional) display.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of systems of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102 .
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is configured by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405 . Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be appropriately adjusted.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400 .
  • the communication unit 11404 receives a control signal for controlling driving of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405 .
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and/or information to specify the magnification and focus of the captured image. Contains information about conditions.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls driving of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102 .
  • the communication unit 11411 receives image signals transmitted from the camera head 11102 via the transmission cable 11400 .
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102 .
  • Image signals and control signals can be transmitted by electric communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on the image signal, which is RAW data transmitted from the camera head 11102 .
  • the control unit 11413 performs various controls related to imaging of the surgical site and the like by the endoscope 11100 and display of the captured image obtained by imaging the surgical site and the like. For example, the control unit 11413 generates control signals for controlling driving of the camera head 11102 .
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site and the like based on the image signal that has undergone image processing by the image processing unit 11412 .
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape, color, and the like of the edges of objects included in the captured image, thereby detecting surgical instruments such as forceps, specific body parts, bleeding, mist during use of the energy treatment instrument 11112, and the like. can recognize.
  • the control unit 11413 may use the recognition result to display various types of surgical assistance information superimposed on the image of the surgical site. By superimposing and presenting the surgery support information to the operator 11131, the burden on the operator 11131 can be reduced and the operator 11131 can proceed with the surgery reliably.
  • a transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable of these.
  • wired communication is performed using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be preferably applied to the imaging unit 11402 provided in the camera head 11102 of the endoscope 11100 among the configurations described above.
  • the imaging unit 11402 can be made smaller or have higher definition, so the endoscope 11100 can be provided with a small size or high definition.
  • a plurality of pixel drive lines 23 extend in the row direction and a plurality of vertical signal lines extend in the column direction, but they may extend in the same direction.
  • the pixel drive line 23 can change its extending direction, such as the vertical direction, as appropriate.
  • the present technology has been described by taking the imaging element 1 having a three-dimensional structure as an example, but the present technology is not limited to this. This technology can be applied to any three-dimensional stacked large-scale integrated (LSI) semiconductor device.
  • LSI large-scale integrated
  • the present disclosure can also be configured as follows.
  • the first insulating layer of the first insulating layer is provided above a wiring layer having a plurality of wirings extending in one direction and forms a gap between adjacent wirings of the wiring layer.
  • the first conductive film formed in the first region including the gap and the adjacent wiring with the gap formed thereon is treated as the gap and the adjacent wiring with the gap formed.
  • was thinner than the second conductive film formed in the second region not containing As a result, the distance between the plurality of wirings extending in one direction and the conductive film (first conductive film) formed thereabove is ensured, and the wiring capacitance in the stacking direction can be reduced.
  • the imaging device according to any one of (1) to (7).
  • the first substrate is provided with a readout circuit for outputting the pixel signal based on the charge output from the sensor pixel to the logic circuit between the first semiconductor substrate and the first multilayer wiring layer.
  • the imaging device according to (8) further comprising a third semiconductor substrate.
  • the second substrate further includes a readout circuit that outputs the pixel signal based on the charge output from the sensor pixel to the logic circuit;
  • the readout circuit is provided in a region of the second semiconductor substrate facing the pixel portion including the sensor pixel, and the logic circuit is provided in a region facing the peripheral portion around the pixel portion.

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Abstract

本開示の一実施形態の撮像素子は、一方向に延伸する複数の配線を有する配線層と、隣り合う複数の配線の間の少なくとも一部に空隙を形成する第１の絶縁層と、空隙および該空隙が形成された隣り合う配線を含む第１の領域において第１の絶縁層の第１の面に埋め込み形成された第１の導電膜と、空隙および該空隙が形成された隣り合う配線を含まない第２の領域において第１の絶縁層の第１の面に埋め込み形成されると共に、第１の導電膜よりも厚膜な第２の導電膜とを備える。

Description

撮像素子
　本開示は、例えば、配線間に空隙を有する撮像素子に関する。
　半導体装置では、半導体集積回路素子の微細化に伴い、素子間および素子内を結ぶ配線の間隔が狭くなってきている。これに対して、例えば、特許文献１では、配線間に空隙（エアギャップ）を形成して配線間の容量を低減させた半導体装置が開示されている。
特開２００８－１９３１０４号公報
　ところで、撮像素子では、積層方向の配線容量の低減が求められている。
　積層方向の配線容量を低減させることが可能な撮像素子を提供することが望ましい。
　本開示の一実施形態の撮像素子は、一方向に延伸する複数の配線を有する配線層と、隣り合う複数の配線の間の少なくとも一部に空隙を形成する第１の絶縁層と、空隙および該空隙が形成された隣り合う配線を含む第１の領域において第１の絶縁層の第１の面に埋め込み形成された第１の導電膜と、空隙および該空隙が形成された隣り合う配線を含まない第２の領域において第１の絶縁層の第１の面に埋め込み形成されると共に、第１の導電膜よりも厚膜な第２の導電膜とを備えたものである。
　本開示の一実施形態の撮像素子では、一方向に延伸する複数の配線を有する配線層の上方に設けられ、上記配線層の隣り合う配線間に空隙を形成する第１の絶縁層の第１の面に埋め込み形成される導電膜のうち、空隙および該空隙が形成された隣り合う配線を含む第１の領域に形成される第１の導電膜を、空隙および該空隙が形成された隣り合う配線を含まない第２の領域に形成される第２の導電膜よりも薄膜化した。これにより、一方向に延伸する複数の配線と、その上方に形成される導電膜（第１の導電膜）との距離を確保する。
本開示の実施の形態に係る配線構造の垂直方向の断面構成の一例を表す図である。 図１に示した第２層および第３層の水平方向の断面構成の一例を表す図である。 本開示の実施の形態に係る配線構造の水平方向の断面構成の他の例を表す図である。 本開示の実施の形態に係る配線構造の垂直方向の断面構成の他の例を表す図である。 図１に示した撮像素子の製造過程の一例を表す図である。 図５Ａに続く製造過程の一例を表す図である。 図５Ｂに続く製造過程の一例を表す図である。 図５Ｃに続く製造過程の一例を表す図である。 図５Ｄに続く製造過程の一例を表す図である。 図５Ｅに続く製造過程の一例を表す図である。 図５Ｆに続く製造過程の一例を表す図である。 図５Ｅに続く製造過程の一例を表す図である。 図５Ｆに続く製造過程の一例を表す図である。 図１に示した撮像素子の製造過程の他の例を表す図である。 図６Ａに続く製造過程の一例を表す図である。 図６Ｂに続く製造過程の一例を表す図である。 図６Ｃに続く製造過程の一例を表す図である。 図６Ｄに続く製造過程の一例を表す図である。 図６Ｅに続く製造過程の一例を表す図である。 図６Ｆに続く製造過程の一例を表す図である。 本開示の実施の形態に係る配線構造の垂直方向の断面構成の他の例を表す図である。 本開示の実施の形態に係る配線構造の垂直方向の断面構成の他の例を表す図である。 本開示の実施の形態に係る撮像素子の垂直方向の断面構成の一例を表す図である。 図９に示した撮像素子の概略構成の一例を表す図である。 図９に示した撮像素子に図１に示した配線構造を適用した図である。 図１０に示したセンサ画素および読み出し回路の一例を表す図である。 図１０に示したセンサ画素および読み出し回路の一例を表す図である。 図１０に示したセンサ画素および読み出し回路の一例を表す図である。 図１０に示したセンサ画素および読み出し回路の一例を表す図である。 複数の読み出し回路と複数の垂直信号線との接続態様の一例を表す図である。 図９に示した撮像素子の水平方向の断面構成の一例を表す図である。 図９に示した撮像素子の水平方向の断面構成の一例を表す図である。 図９に示した撮像素子の水平面内での配線レイアウトの一例を表す図である。 図９に示した撮像素子の水平面内での配線レイアウトの一例を表す図である。 図９に示した撮像素子の水平面内での配線レイアウトの一例を表す図である。 図９に示した撮像素子の水平面内での配線レイアウトの一例を表す図である。 図９に示した撮像素子の製造過程の一例を表す図である。 図２３Ａに続く製造過程の一例を表す図である。 図２３Ｂに続く製造過程の一例を表す図である。 図２３Ｃに続く製造過程の一例を表す図である。 図２３Ｄに続く製造過程の一例を表す図である。 図２３Ｅに続く製造過程の一例を表す図である。 図２３Ｆに続く製造過程の一例を表す図である。 本開示の変形例１に係る撮像素子の垂直方向の断面構成の一例を表す図である。 本開示の変形例２に係る撮像素子の垂直方向の断面構成の一例を表す図である。 本開示の変形例３に係る撮像素子の水平方向の断面構成の一例を表す図である。 本開示の変形例３に係る撮像素子の水平方向の断面構成の他の例を表す図である。 本開示の変形例４に係る撮像素子の水平方向の断面構成の一例を表す図である。 本開示の変形例５に係る撮像素子の水平方向の断面構成の一例を表す図である。 本開示の変形例６に係る撮像素子の水平方向の断面構成の一例を表す図である。 本開示の変形例６に係る撮像素子の水平方向の断面構成の他の例を表す図である。 本開示の変形例６に係る撮像素子の水平方向の断面構成の他の例を表す図である。 本開示の変形例７に係る撮像素子に撮像素子の回路構成の一例を表す図である。 本開示の変形例８に係る図３３の撮像素子を３つの基板を積層して構成した例を表す図である。 本開示の変形例９に係るロジック回路を、センサ画素の設けられた基板と、読み出し回路の設けられた基板とに分けて形成した例を表す図である。 本開示の変形例１０に係るロジック回路を、第３基板に形成した例を表す図である。 上記実施の形態およびその変形例に係る撮像素子を備えた撮像システムの概略構成の一例を表す図である。 図３７の撮像システムにおける撮像手順の一例を表す図である。 非積層型の固体撮像素子および本開示に係る技術を適用し得る積層型の固体撮像素子の構成例の概要を示す図である。 積層型の固体撮像素子の第１の構成例を示す断面図である。 積層型の固体撮像素子の第２の構成例を示す断面図である。 積層型の固体撮像素子の第３の構成例を示す断面図である。 本開示に係る技術を適用し得る積層型の固体撮像素子の他の構成例を示す断面図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、本開示における一実施形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
　１．実施の形態（一方向に延伸する複数の配線間に空隙を有する配線層の上層に、空隙形成領域とその他の領域とで膜厚の異なる導電膜を有する撮像素子の例）
　　　１－１．配線構造の構成
　　　１－２．配線構造の製造方法
　　　１－３．撮像素子の構成
　　　１－４．撮像素子の製造方法
　　　１－５．作用・効果
　２．変形例
　　　２－１．変形例１（平面型ＴＧを用いた例）
　　　２－２．変形例２（パネル外縁でＣｕ－Ｃｕ接合を用いた例）
　　　２－３．変形例３（センサ画素と読み出し回路との間にオフセットを設けた例）
　　　２－４．変形例４（読み出し回路の設けられたシリコン基板が島状となっている例）
　　　２－５．変形例５（読み出し回路の設けられたシリコン基板が島状となっている例）
　　　２－６．変形例６（ＦＤを４つのセンサ画素で共有した例）
　　　２－７．変形例７（カラム信号処理回路を一般的なカラムＡＤＣ回路で構成した例）
　　　２－８．変形例８（撮像素子を、３つの基板を積層して構成した例）
　　　２－９．変形例９（ロジック回路を第１基板、第２基板に設けた例）
　　　２－１０．変形例１０（ロジック回路を第３基板に設けた例）
　３．適用例
　４．応用例
＜１．実施の形態＞
　図１は、本開示の一実施の形態に係る配線構造（配線構造１００）の垂直方向の断面構成の一例を模式的に表したものである。図２は、図１に示した配線構造１００のうち、第２層１２０および第３層１３０の水平方向の断面構成の一例を模式的に表したものである。図１は、図２に示したＩ－Ｉ’線の断面に対応している。配線構造１００は、例えば、複数の配線層が絶縁層を間に積層された多層配線構造を有するものであり、例えば、後述する撮像素子１に適用可能なものである。
　本実施の形態の配線構造１００は、一方向（例えばＹ軸方向）に延伸する複数の配線（例えば、配線１２３Ｘ１～配線１２３Ｘ５および配線１２３Ｙ１，１２３Ｙ２）を有する配線層１２３に、例えば配線１２３Ｘ１～配線１２３Ｘ５の間に空隙Ｇを形成する絶縁層１３３が積層されたものである。絶縁層１３３の表面には、例えば、配線層１２３において隣り合う配線間に空隙Ｇが形成されている空隙形成領域１００Ｘとその他の領域とにおいて、積層方向（例えばＺ軸方向）の厚みが異なる複数の導電膜１３４が埋め込み形成されている。具体的には、複数の導電膜１３４のうち、空隙形成領域１００Ｘに設けられた導電膜１３４Ｘは、その他の領域に形成された導電膜１３４Ｙよりも薄膜に形成されている。
（１－１．配線構造の構成）
　配線構造１００は、例えばシリコン基板からなる支持基板１０１上に、第１層１１０、第２層１２０および第３層１３０がこの順に積層された構成を有する。第１層１１０および第２層１２０は、それぞれ複数の配線からなる配線層１１３および配線層１２３をそれぞれ有する。
　第１層１１０は、絶縁層１１１および絶縁層１１２がこの順に積層されている。第１層１１０は、さらに、絶縁層１１２の表面１１２Ｓ１に埋め込み形成された、例えばＹ軸方向に延伸する複数の配線からなる配線層１１３を有している。
　絶縁層１１１は、例えば、酸化シリコン（ＳｉＯｘ）や窒化シリコン（ＳｉＮｘ）等を用いて形成されている。絶縁層１１２は、例えば、比誘電率（ｋ）が３．０以下の低誘電率材料（Ｌｏｗ－ｋ材料）を用いて形成されている。具体的には、絶縁層１１２の材料としては、例えば炭素含有酸化シリコン（ＳｉＯＣ）、ＳｉＯＣＨ、ポーラスシリカ、フッ素添加酸化シリコン（ＳｉＯＦ）、無機ＳＯＧ、有機ＳＯＧおよびポリアリルエーテル等の有機高分子等が挙げられる。
　配線層１１３は、Ｙ軸方向に延伸する複数の配線として、例えば、配線１１３Ｘ１～配線１１３Ｘ５および配線１１３Ｙ１，１１３Ｙ２を有している。配線１１３Ｘ１～配線１１３Ｘ５は、例えばＬｉｎｅ（Ｌ）／Ｓｐａｃｅ（Ｓ）=８０／８０ｎｍで並列形成されている。配線１１３Ｘ１～配線１１３Ｘ５および配線１１３Ｙ１，１１３Ｙ２は、例えば、絶縁層１１２の表面１１２Ｓ１に設けられた開口１１２Ｈに埋め込み形成されている。配線層１１３は、例えば、開口１１２Ｈの側面および底面に形成されたバリアメタル１１３Ａと開口１１２Ｈを埋設する金属膜１１３Ｂとから構成されている。バリアメタル１１３Ａの材料としては、例えば、Ｔｉ（チタン）またはＴａ（タンタル）の単体、あるいはそれらの合金等が挙げられる。金属膜１１３Ｂの材料としては、例えばＣｕ（銅）、Ｗ（タングステン）またはアルミニウム（Ａｌ）等の低抵抗金属を主体とする金属材料が挙げられる。
　第２層１２０は、絶縁層１２１および絶縁層１２２がこの順に積層されている。第２層１２０は、さらに、絶縁層１２２の表面１２２Ｓ１に埋め込み形成された、例えば配線層１１３と同様にＹ軸方向に延伸する複数の配線からなる配線層１２３を有している。
　絶縁層１２１は、例えば、銅（Ｃｕ）を用いて配線層１１３を形成した場合に、銅（Ｃｕ）の拡散を防ぐためのものである。絶縁層１２１は、例えば、ＳｉＣＮを用いて形成されている。絶縁層１２２は、例えば、比誘電率（ｋ）が３．０以下の低誘電率材料（Ｌｏｗ－ｋ材料）を用いて形成されている。具体的には、絶縁層１２２の材料としては、例えば炭素含有酸化シリコン（ＳｉＯＣ）、ＳｉＯＣＨ、ポーラスシリカ、フッ素添加酸化シリコン（ＳｉＯＦ）、無機ＳＯＧ、有機ＳＯＧおよびポリアリルエーテル等の有機高分子等が挙げられる。
　配線層１２３は、本開示の「配線層」の一具体例に相当するものである。配線層１２３は、Ｙ軸方向に延伸する複数の配線として、例えば、配線１２３Ｘ１～配線１２３Ｘ５および配線１２３Ｙ１，１２３Ｙ２を有している。配線１２３Ｘ１～配線１２３Ｘ５は、配線１１３Ｘ１～配線１１３Ｘ５と同様に、例えばＬｉｎｅ（Ｌ）／Ｓｐａｃｅ（Ｓ）=８０／８０ｎｍで並列形成されている。配線１２３Ｘ１～配線１２３Ｘ５および配線１２３Ｙ１，１２３Ｙ２は、例えば、絶縁層１２２の表面１２２Ｓ１に設けられた開口１２２Ｈに埋め込み形成されている。配線層１２３は、例えば、開口１２２Ｈの側面および底面に形成されたバリアメタル１２３Ａと開口１２２Ｈを埋設する金属膜１２３Ｂとから構成されている。バリアメタル１２３Ａの材料としては、例えば、Ｔｉ（チタン）またはＴａ（タンタル）の単体、あるいはそれらの合金等が挙げられる。金属膜１２３Ｂの材料としては、例えばＣｕ（銅）、Ｗ（タングステン）またはアルミニウム（Ａｌ）等の低抵抗金属を主体とする金属材料が挙げられる。配線１２３Ｘ１～配線１２３Ｘ５および配線１１３Ｙ１，１１３Ｙ２と、配線層１１３の配線１１３Ｘ１～配線１１３Ｘ５および配線１１３Ｙ１，１１３Ｙ２とは、それぞれ、互いにＺ軸方向に積層されており、所定の位置において、例えばビアＶ１を介して電気的に接続されている。
　第２層１２０には、さらに、隣り合う配線の間に開口１２２Ｈ３が設けられている。具体的には、例えば、配線１２３Ｘ２と配線１２３Ｘ３との間、配線１２３Ｘ３と配線１２３Ｘ４との間および配線１２３Ｖ４と配線１２３Ｘ５との間の絶縁層１２２に、開口１２２Ｈ３が設けられている。
　第３層１３０は、絶縁層１３１、絶縁層１３２および絶縁層１３３がこの順に積層されている。第３層１３０は、さらに、絶縁層１３３の表面１３３Ｓ１に埋め込み形成された複数の導電膜１３４を有している。
　本実施の形態では、配線１２３Ｘ２と配線１２３Ｘ３との間、配線１２３Ｘ３と配線１２３Ｘ４との間および配線１２３Ｖ４と配線１２３Ｘ５との間に設けられた上記開口１２２Ｈ３は、絶縁層１３３によって閉塞されている。これにより、配線１２３Ｘ２と配線１２３Ｘ３との間、配線１２３Ｘ３と配線１２３Ｘ４との間および配線１２３Ｖ４と配線１２３Ｘ５との間には、それぞれ、並走する配線間の容量を低下させる空隙Ｇが形成される。空隙Ｇは、例えば、図２に示したように、配線１２３Ｘ２と配線１２３Ｘ３との間、配線１２３Ｘ３と配線１２３Ｘ４との間および配線１２３Ｖ４と配線１２３Ｘ５との間の、一部領域に形成されている。この隣り合う配線間に空隙が形成されている領域を空隙形成領域１００Ｘと称す。これに限らず、空隙Ｇは配線１２３Ｘ２と配線１２３Ｘ３との間、配線１２３Ｘ３と配線１２３Ｘ４との間および配線１２３Ｖ４と配線１２３Ｘ５との間全体に亘って形成されていてもよい。更に、空隙Ｇは、配線１２３Ｘ１～配線１２３Ｘ６と共にＹ軸方向に延伸する他の配線間にも形成されていてもよい。
　絶縁層１３１は、例えば、銅（Ｃｕ）を用いて配線層１２３を形成した場合に、銅（Ｃｕ）の拡散を防ぐためのものであり、本開示の「バリア膜」の一具体例に相当するものである。絶縁層１３１は、第２層１２０上に一部を除いて形成されている。具体的には、上記開口１２２Ｈ３を除く、絶縁層１２２、埋め込み形成された配線１２３Ｘ１および隣り合う配線間の片側に開口１２２Ｈ３が設けられた配線１２３Ｘ３，１２３Ｘ５の一部ならびに配線１２３Ｙ１，１２３Ｙ２を覆うように設けられている。換言すると、絶縁層１３１は、開口１２２Ｈ３の外側に形成されており、配線１２３Ｘ３，１２３Ｘ５の上方に端面を有している。絶縁層１３１は、例えば、ＳｉＣＮを用いて形成されている。
　絶縁層１３２は、例えば、銅（Ｃｕ）を用いて配線層１２３を形成した場合に、銅（Ｃｕ）の拡散および水分の浸入を防ぐためのものであり、本開示の「第２の絶縁層」の一具体例に相当するものである。絶縁層１３２は、銅（Ｃｕ）の拡散を防ぐ絶縁材料を、段差被覆性に優れた製法を用いることで形成することができる。具体的には、絶縁層１３２は、例えば、窒化シリコン（ＳｉＮｘ）、ＳｉＣまたはＳｉＣｘＮｙ等を、例えば、ＡＬＤ（Atomic Layer Deposition）法を用いて形成することができる。
　絶縁層１３３は、本開示の「第１の絶縁層」の一具体例に相当するものである。絶縁層１３３は、絶縁層１３２上に設けられると共に、開口１２２Ｈ３内の配線間に空隙Ｇを形成するためのものである。具体的には、絶縁層１３３は、配線１２３Ｘ２と配線１２３Ｘ３との間、配線１２３Ｘ３と配線１２３Ｘ４との間および配線１２３Ｘ４と配線１２３Ｘ５との間に空隙Ｇを形成するためのものである。絶縁層１３３は、被覆性が低く、例えば、比誘電率（ｋ）が３．０以下のＬｏｗ－ｋ材料を用いて形成されている。具体的には、絶縁層１３３の材料としては、例えば、炭素含有酸化シリコン（ＳｉＯＣ）、ＳｉＯＣＨ、ポーラスシリカ、フッ素添加酸化シリコン（ＳｉＯＦ）、無機ＳＯＧ、有機ＳＯＧおよびポリアリルエーテル等の有機高分子等が挙げられる。
　導電膜１３４は、隣り合う配線間に空隙Ｇを有する配線層１２３の直上に設けられた配線層であり、絶縁層１３３に複数埋め込み形成されている。導電膜１３４は、絶縁層１３３の表面１３３Ｓ１に露出しており、絶縁層１３３と同一平面を形成している。本実施の形態では、導電膜１３４は、上記のように、空隙形成領域１００Ｘとその他の領域とにおいて、Ｚ軸方向の厚みが異なる導電膜１３４Ｘおよび導電膜１３４Ｙを有している。具体的には、空隙形成領域１００Ｘに設けられた導電膜１３４Ｘの厚み（ｈ１）は、導電膜１３４Ｙの厚み（ｈ２）よりも薄膜（ｈ１＜ｈ２）となっている。この導電膜１３４Ｘが、本開示の「第１の導電膜」の一具体例に相当し、導電膜１３４Ｙが、本開示の「第２の導電膜」の一具体例に相当するものである。また、空隙形成領域１００Ｘが、本開示の「第１の領域」に相当し、その他の領域が本開示の「第２の領域」に相当する。導電膜１３４Ｘは、例えば、隣り合う配線間の両側に空隙Ｇが形成されている配線１２３Ｘ３，１２３Ｘ４の上方に設けられている。導電膜１３４Ｙは、例えば、隣り合う配線間に空隙Ｇが形成されていない配線１２３Ｘ１，１２３Ｙ１，１２３Ｙ２および隣り合う配線間の片側にのみに空隙Ｇが形成されている配線１２３Ｘ２，１２３Ｘ５の上方に設けられている。
　導電膜１３４Ｘ，１３４Ｙは、それぞれ、絶縁層１３３の表面１３３Ｓ１に設けられた開口１３３Ｈ１，１３３Ｈ２に埋め込み形成されている。また、平面視において、配線１２３Ｘ１から配線１２３Ｘ２にかけて設けられた導電膜１３４Ｙが埋め込まれた開口１３３Ｈ１には、絶縁層１３１、絶縁層１３２および絶縁層１３３を貫通し、配線１２３Ｘ１まで達する開口１３３Ｈ３がさらに設けられている。導電膜１３４Ｙは、この開口１３３Ｈ３内にも埋め込まれており、配線１２３Ｘ１と電気的に接続されている。
　導電膜１３４Ｘ，１３４Ｙは、それぞれ、開口１３３Ｈ１，１３３Ｈ２，１３３Ｈ３のそれぞれの側面および底面に形成されたバリアメタル１３３Ａと開口１３３Ｈ１，１３３Ｈ２，１３３Ｈ３のそれぞれを埋設する金属膜１２３Ｂとから構成されている。バリアメタル１３４Ａの材料としては、例えば、Ｔｉ（チタン）またはＴａ（タンタル）の単体、あるいはそれらの合金等が挙げられる。金属膜１３４Ｂの材料としては、例えばＣｕ（銅）、Ｗ（タングステン）またはアルミニウム（Ａｌ）等の低抵抗金属を主体とする金属材料が挙げられる。
　第３層１３０の表面１３０Ｓ１は、例えば、ＳｉＣＮを用いて形成された絶縁層１４１によって被覆されていてもよい。
　なお、Ｙ軸方向に延伸する複数の配線を有する配線層１１３，１２３および導電膜１３４のレイアウトは、図１および図２に示したレイアウトに限定されるものではない。例えば、図３に示したようなレイアウトとしてもよい。また、図１および図２では、厚みの異なる導電膜１３４Ｘおよび導電膜１３４Ｙが、互いに独立して形成されている例を示したが、これに限らない。例えば、図４に示したように、隣り合う配線間の両側に空隙Ｇが形成されている配線１２３Ｘ３の上方から隣り合う配線間の片側にのみ空隙Ｇが形成されている配線１２３Ｘ５の上方に亘って形成された導電膜１３４Ｚを設けるようにしてもよい。その場合、導電膜１３４Ｚは、面内に異なる厚み（ｈ１，ｈ２）を有する。
（１－２．半導体装置の製造方法）
　まず、支持基板１０１上に絶縁層１１１および絶縁層１１２を順に形成したのち、絶縁層１１２に配線１１３Ｘ１～配線１１３Ｘ５および配線１１３Ｙ１，１１３Ｙ２を含む配線層１１３を埋め込み形成し、第１層１１０を形成する。続いて、第１層１１０上に、絶縁層１２１および絶縁層１２２を順に形成する。次に、例えば、フォトリソグラフィおよびエッチングにより、絶縁層１２２をパターニングし、開口１２２Ｈ１，１２２Ｈ２を形成する。続いて、例えばスパッタを用いて開口１２２Ｈ１，１２２Ｈ２の側面および底面にバリアメタル１２３Ａを成膜したのち、例えばメッキを用いて開口１２２Ｈ１，１２２Ｈ２内に金属膜１２３Ｂを成膜する。その後、絶縁層１２２および配線層１２３の表面を研削する。これにより、絶縁層１２２の表面に配線１２３Ｘ１～配線１２３Ｘ５および配線１２３Ｙ２等が埋設された第２層１２０が形成される。
　次に、図５Ａに示したように、第２層１２０上に、例えばＣＶＤ法を用いて絶縁層１３１としてＳｉＣＮ膜を成膜する。続いて、図５Ａに示したように、例えば、フォトリソグラフィおよびエッチングによりＳｉＣＮ膜および絶縁層１２２をパターニングし、配線１２３Ｘ２と配線１２３Ｘ３との間、配線１２３Ｘ３と配線１２３Ｘ４との間および配線１２３Ｘ４と配線１２３Ｘ５との間それぞれに開口１２２Ｈ３を形成する。
　続いて、図５Ｂに示したように、絶縁層１３１上および開口１２２Ｈ３の側面および底面に、例えばＡＬＤ法を用いてＳｉＣＮ膜を成膜し、例えば膜厚３０ｎｍ～５０ｎｍの絶縁層１３２を形成する。その後、図５Ｃに示したように、例えばＣＶＤ法を用いて、例えばＳｉＯＣＨからなる、例えば膜厚４００ｎｍ～５００ｎｍの絶縁層１３３を成膜する。これにより、開口１２２Ｈ３は閉塞され、配線１２３Ｘ２と配線１２３Ｘ３との間、配線１２３Ｘ３と配線１２３Ｘ４との間および配線１２３Ｘ４と配線１２３Ｘ５との間には空隙Ｇが形成される。また、この際、空隙形成領域１００Ｘに成膜された絶縁層１３３の表面には、開口１２２Ｈ３内に絶縁層１３３が入り込むことによる段差（窪み）が形成される。
　次に、図５Ｄに示したように、絶縁層１３３の表面の段差解消を目的として、例えばＣＶＤ法を用いて、絶縁層１３３上に例えば膜厚１００ｎｍ～１０００ｎｍのＳｉＯ膜１３５を成膜する。続いて、図５Ｅに示したように、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いてＳｉＯ膜１３５を研磨し、ＳｉＯ膜１３５の表面を平坦化する。これにより、空隙形成領域１００ＸのＳｉＯ膜１３５の厚みはその他の領域よりも自己整合的に厚くなる。
　次に、図５Ｆ～図５Ｇに示したように、例えばドライエッチングにより空隙形成領域１００Ｘおよびその他の領域にそれぞれ開口１３３Ｈ１，１３３Ｈ２を形成する。このとき、ＳｉＯ膜１３５よりも絶縁層１３３の方が、エッチングレートが速いエッチング条件を選択する。これにより、空隙形成領域１００Ｘに設けられる開口１３３Ｈ１の深さは、その他の領域の開口１３３Ｈ２よりも自己整合的に浅くなる。その後、図５Ｇに示したように、例えば、フォトリソグラフィおよびエッチングにより、配線１２３Ｘ１の上方に設けられた開口１３３Ｈ２内に、配線１２３Ｘ１まで達する開口１３３Ｈ３を形成する。
　続いて、図５Ｈに示したように、ＳｉＯ膜１３５上および開口１３３Ｈ１，１３３Ｈ２，１３３Ｈ３の側面および底面に、例えばスパッタを用いてバリアメタル１３４Ａを成膜したのち、例えばメッキを用いて開口１３３Ｈ１，１３３Ｈ２，１３３Ｈ３内に金属膜１３４Ｂを成膜する。その後、ＳｉＯ膜１３５上に成膜された金属膜１３４Ｂおよびバリアメタル１３４ＡならびにＳｉＯ膜１３５および絶縁層１３３を研削する。これにより、図５Ｉに示したように、絶縁層１３３の表面に互いに厚みの異なる導電膜１３４Ｘ，１３４Ｙが埋設された第３層１３０が形成される。その後、例えばＣＶＤ法を用いて絶縁層１４１を成膜する。以上により、図１に示した配線構造１００が完成する。
　なお、上記方法では、絶縁層１３３上に絶縁層１３３とはエッチングレートの異なる膜としてＳｉＯ膜１３５を成膜した例を示したが、これに限らない。絶縁層１３３上に形成する膜は、絶縁層１３３とエッチングレートが異なればよい。エッチングレートの差は、例えば、材料組成の差分（絶縁層１３３にはない元素を含む材料）を用いることにより生じる。一例として、ＳｉＯ膜１３５の代わりにＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、ＡｌＮ膜ＡｌＯ膜またはＡｌＯＮ膜を用いてもよい。
　以上、本実施の形態の配線構造１００およびその製造方法を図１～図４および図５Ａ～図５Ｉを用いて説明したが、配線構造１００の各部の構造およびその製造方法は、これに限定されるものではない。例えば、絶縁層１３３上に互いにエッチングレートが異なる複数の膜を積層することにより、開口１３３Ｈ１，１３３Ｈ２の深さの差をさらに大きくすることができる。以下に、絶縁層１３３上に互いにエッチングレートが異なる複数の膜を積層する場合の製造方法を説明する。
　まず、図６Ａに示したように、上記と同様にして、絶縁層１３３の表面の段差解消を目的として、例えばＣＶＤ法を用いて、絶縁層１３３上に例えば膜厚１００ｎｍ～１０００ｎｍのＳｉＯ膜１３５を成膜する。次に、図６Ａに示したように、ＳｉＯ膜１３５上に例えば膜厚１００ｎｍ～１０００ｎｍのＳｉＣＮ膜１３６をさらに成膜する。続いて、図６Ｂに示したように、例えばＣＭＰ法を用いてＳｉＣＮ膜１３６を研磨し、ＳｉＣＮ膜１３６の表面を平坦化する。
　次に、図６Ｃ～図６Ｅに示したように、例えばドライエッチングにより空隙形成領域１００Ｘおよびその他の領域にそれぞれ開口１３３Ｈ１，１３３Ｈ２を形成する。このとき、ＳｉＣＮ膜１３６＜ＳｉＯ膜１３５＜絶縁層１３３の順にエッチングレートが速いエッチング条件を選択することにより、空隙形成領域１００Ｘの開口１３３Ｈ１と開口１３３Ｈ２との深さの差は、上記方法よりも大きくなる。その後、図６Ｅに示したように、同様の方法を用いて開口１３３Ｈ２内に、配線１２３Ｘ１まで達する開口１３３Ｈ３を形成する。
　続いて、図６Ｆに示したように、ＳｉＣＮ膜１３６および開口１３３Ｈ１，１３３Ｈ２，１３３Ｈ３の側面および底面に、例えばスパッタを用いてバリアメタル１３４Ａを成膜したのち、例えばメッキを用いて開口１３３Ｈ１，１３３Ｈ２，１３３Ｈ３内に金属膜１３４Ｂを成膜する。その後、ＳｉＣＮ膜１３６上に成膜された金属膜１３４Ｂおよびバリアメタル１３４ＡならびにＳｉＣＮ膜１３６、ＳｉＯ膜１３５および絶縁層１３３を研削する。これにより、図６Ｇに示したように、絶縁層１３３の表面により互いに厚みの差が大きな導電膜１３４Ｘ，１３４Ｙが埋設された第３層１３０が形成される。
　また、図１では、空隙Ｇが形成される開口１２２Ｈ３の深さが配線層１２３を構成する各配線１２３Ｘ１～配線１２３Ｘ５および配線１２３Ｙ１，１２３Ｙ２の底面と略同じ深さである例を示したが、これに限らない。例えば、空隙Ｇが形成される開口１２２Ｈ３の深さは、図７に示したように、配線１２３Ｘ１～配線１２３Ｘ５および配線１２３Ｙ１，１２３Ｙ２の底面よりも浅くてもよい。あるいは、空隙Ｇが形成される開口１２２Ｈ３の深さは、配線１２３Ｘ１～配線１２３Ｘ５および配線１２３Ｙ１，１２３Ｙ２の底面よりも深くてもよい。
　更に、図８に示したように、例えば側面方向に空隙が形成される、例えば絶縁層１３１から露出した配線１２３Ｘ２～配線１２３Ｘ５の上面が、他の配線１２３Ｘ１や配線１２３Ｙ１，１２３Ｙ２の上面よりも窪んでいてもよい。
（１－３．撮像素子の構成）
　図９は、本開示の一実施の形態に係る撮像素子（撮像素子１）の垂直方向の断面構成の一例を表したものである。図１０は、図９に示した撮像素子１の概略構成の一例を表したものである。撮像素子１は、半導体基板１１に、光電変換を行うセンサ画素１２を有する第１基板１０と、半導体基板２１に、センサ画素１２から出力された電荷に基づく画像信号を出力する読み出し回路２２を有する第２基板２０と、半導体基板３１に、画素信号を処理するロジック回路３２を有する第３基板３０とが積層された３次元構造を有する撮像素子である。上記配線構造１００は、図１１に示したように、例えば、第３基板３０と接合される第２基板２０の接合面近傍の配線構造に適用される。
　第１基板１０は、上記のように、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉ等のサリサイド（Self Aligned Silicide）プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。本実施の形態では、半導体基板１１が本開示の「第１半導体基板」の一具体例に相当し、第１基板１０が本開示の「第１基板」の一具体例に相当するものである。半導体基板３１が本開示の「第２半導体基板」の一具体例に相当し、第３基板３０が本開示の「第２基板」の一具体例に相当するものである。なお、半導体基板２１を含む第２基板２０は、本開示の「第１基板」側および「第２基板」側に含まれるものとみなすことができる。
　垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
　図１２は、センサ画素１２および読み出し回路２２の一例を表したものである。以下では、図１２に示したように、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。
　各センサ画素１２は、互いに共通の構成要素を有している。図１２には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
　各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグランド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。
　１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されると共に、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３に電気的に接続されている。
　転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、図９に示したように、半導体基板１１の表面からｐウェル４２を貫通してＰＤ４１に達する深さまで延在している。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
　なお、図１３に示したように、選択トランジスタＳＥＬが、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３に電気的に接続されている。増幅トランジスタＡＭＰのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。また、図１４および図１５に示したように、ＦＤ転送トランジスタＦＤＧが、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられていてもよい。
　ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
　図１６は、複数の読み出し回路２２と、複数の垂直信号線２４との接続態様の一例を表したものである。複数の読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、複数の垂直信号線２４は、読み出し回路２２ごとに１つずつ割り当てられていてもよい。例えば、図１６に示したように、４つの読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、４つの垂直信号線２４が、読み出し回路２２ごとに１つずつ割り当てられていてもよい。なお、図１６では、各垂直信号線２４を区別するために、各垂直信号線２４の符号の末尾に識別番号（１，２，３，４）が付与されている。
　次に、撮像素子１の垂直方向の断面構成について図９を用いて説明する。撮像素子１は、上記のように、第１基板１０、第２基板２０および第３基板３０がこの順に積層された構成を有し、さらに、第１基板１０の裏面（光入射面）側に、カラーフィルタ４０および受光レンズ５０を備えている。カラーフィルタ４０および受光レンズ５０は、それぞれ、例えば、センサ画素１２ごとに１つずつ設けられている。つまり、撮像素子１は、裏面照射型の撮像素子である。
　第１基板１０は、半導体基板１１の表面（面１１Ｓ１）上に絶縁層４６を積層して構成されている。第１基板１０は、層間絶縁膜５１の一部として、絶縁層４６を有している。絶縁層４６は、半導体基板１１と、後述の半導体基板２１との間に設けられている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えば、表面の一部およびその近傍に、ｐウェル４２を有しており、それ以外の領域（ｐウェル４２よりも深い領域）に、ｐウェル４２とは異なる導電型のＰＤ４１を有している。ｐウェル４２は、ｐ型の半導体領域で構成されている。ＰＤ４１は、ｐウェル４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成されている。半導体基板１１は、ｐウェル４２内に、ｐウェル４２とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有している。
　第１基板１０は、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤをセンサ画素１２ごとに有している。第１基板１０は、半導体基板１１の面１１Ｓ１側（光入射面側とは反対側、第２基板２０側）の一部に、転送トランジスタＴＲおよびフローティングディフュージョンＦＤが設けられた構成となっている。第１基板１０は、各センサ画素１２を分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）に延在して形成されている。素子分離部４３は、互いに隣接する２つのセンサ画素１２の間に設けられている。素子分離部４３は、互いに隣接するセンサ画素１２同士を電気的に分離する。素子分離部４３は、例えば、酸化シリコンによって構成されている。素子分離部４３は、例えば、半導体基板１１を貫通している。第１基板１０は、例えば、さらに、素子分離部４３の側面であって、且つ、フォトダイオードＰＤ側の面に接するｐウェル層４４を有している。ｐウェル層４４は、フォトダイオードＰＤとは異なる導電型（具体的にはｐ型）の半導体領域で構成されている。第１基板１０は、例えば、さらに、半導体基板１１の裏面（面１１Ｓ２、他の面）に接する固定電荷膜４５を有している。固定電荷膜４５は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜４５は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜４５が誘起する電界により、半導体基板１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。カラーフィルタ４０は、半導体基板１１の裏面側に設けられている。カラーフィルタ４０は、例えば、固定電荷膜４５に接して設けられており、固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。受光レンズ５０は、例えば、カラーフィルタ４０に接して設けられており、カラーフィルタ４０および固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。
　第２基板２０は、半導体基板２１上に絶縁層５２を積層して構成されている。絶縁層５２は、第２基板２０は、層間絶縁膜５１の一部として、絶縁層５２を有している。絶縁層５２は、半導体基板２１と、半導体基板３１との間に設けられている。半導体基板２１は、シリコン基板で構成されている。第２基板２０は、４つのセンサ画素１２ごとに、１つの読み出し回路２２を有している。第２基板２０は、半導体基板２１の表面（第３基板３０と対向する面２１Ｓ１、一の面）側の一部に読み出し回路２２が設けられた構成となっている。第２基板２０は、半導体基板１１の表面（面１１Ｓ１）に対して半導体基板２１の裏面（面２１Ｓ２）を向けて第１基板１０に貼り合わされている。つまり、第２基板２０は、第１基板１０に、フェイストゥーバックで貼り合わされている。第２基板２０は、さらに、半導体基板２１と同一の層内に、半導体基板２１を貫通する絶縁層５３を有している。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５３を有している。絶縁層５３は、後述の貫通配線５４の側面を覆うように設けられている。
　第１基板１０および第２基板２０からなる積層体は、層間絶縁膜５１と、層間絶縁膜５１内に設けられた貫通配線５４を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線５４を有している。貫通配線５４は、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線５４によって互いに電気的に接続されている。具体的には、貫通配線５４は、フローティングディフュージョンＦＤおよび後述の接続配線５５に電気的に接続されている。
　第１基板１０および第２基板２０からなる積層体は、さらに、層間絶縁膜５１内に設けられた貫通配線４７，４８（後述の図１７参照）を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線４７と、１つの貫通配線４８とを有している。貫通配線４７，４８は、それぞれ、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線４７，４８によって互いに電気的に接続されている。具体的には、貫通配線４７は、半導体基板１１のｐウェル４２と、第２基板２０内の配線とに電気的に接続されている。貫通配線４８は、転送ゲートＴＧおよび画素駆動線２３に電気的に接続されている。
　第２基板２０は、例えば、絶縁層５２内に、読み出し回路２２や半導体基板２１と電気的に接続された複数の接続部５９を有している。第２基板２０は、さらに、例えば、絶縁層５２上に配線層５６を有している。配線層５６は、例えば、絶縁層５７と、絶縁層５７内に設けられた複数の画素駆動線２３および複数の垂直信号線２４を有している。配線層５６は、さらに、例えば、絶縁層５７内に複数の接続配線５５を４つのセンサ画素１２ごとに１つずつ有している。接続配線５５は、読み出し回路２２を共有する４つのセンサ画素１２に含まれるフローティングディフュージョンＦＤに電気的に接続された各貫通配線５４を互いに電気的に接続している。ここで、貫通配線５４，４８の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の２倍となっている。また、貫通配線５４，４８，４７の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の３倍となっている。
　配線層５６は、さらに、例えば、絶縁層５７内に複数のパッド電極５８を有している。各パッド電極５８は、例えば、Ｃｕ（銅）、タングステン（Ｗ）、Ａｌ（アルミニウム）等の金属で形成されている。各パッド電極５８は、配線層５６の表面に露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。複数のパッド電極５８は、例えば、画素駆動線２３および垂直信号線２４ごとに１つずつ設けられている。ここで、パッド電極５８の総数（または、パッド電極５８とパッド電極６４（後述）との接合の総数は、例えば、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。
　図１１は、上記配線構造１００を、撮像素子１に適用した際の断面構成を模式的に表したものである。本実施の形態では、例えば、複数の垂直信号線２４が、上記配線構造１００における配線１１２Ｘ３および配線１１２Ｘ４に相当し、電源線ＶＳＳが、上記配線構造１００における配線１１２Ｘ２および配線１１２Ｘ５に相当する。図９では示していないが、絶縁層５７は、図１１に示したように、複数の絶縁層１２２，１３１～１３３を含んで構成されている。そのうちの絶縁層１３３によって、互いに並走する電源線ＶＳＳと垂直信号線２４との間および複数の垂直信号線２４の配線間に空隙Ｇが形成されている。配線層５６の表面に露出している各パッド電極５８（５８Ｘ１，５８Ｘ２）は、上記配線構造１００における導電膜１３４Ｘ，１３４Ｙまたは導電膜１３４Ｚに相当する。
　各パッド電極５８のうち一部（パッド電極５８Ｘ１）は、グランド線（配線１１２Ｘ１）と電気的に接続されている。グランド線は、例えば、図示していないが、半導体基板１１のｐウェルやグランド（ＧＮＤ）に接続されている。これにより、パッド電極５８Ｘ１は、垂直信号線２４の積層方向に対するシールド配線として用いることができ、垂直信号線２４におけるノイズの発生を低減することが可能となる。
　更に、シールド配線として機能するパッド電極５８Ｘ１は、後述する第３基板３０側のパッド電極６４Ｘ１と接合されている。これにより、シールド配線をパッド電極５８Ｘ１単独で形成した場合と比較して、シールド配線のインピーダンスを下げることが可能となる。また、シールド配線として機能するパッド電極５８Ｘ１は、例えば、垂直信号線２４と同様に、画素領域１３を縦断するように設けられており、画素領域１３の領域端を超えた周縁近傍で終端している。
　第３基板３０は、例えば、半導体基板３１上に層間絶縁膜６１を積層して構成されている。なお、第３基板３０は、後述するように、第２基板２０に、表面側の面同士で貼り合わされていることから、第３基板３０内の構成について説明する際には、上下の説明が、図面での上下方向とは逆となっている。半導体基板３１は、シリコン基板で構成されている。第３基板３０は、半導体基板３１の表面（面３１Ｓ１）側の一部にロジック回路３２が設けられた構成となっている。第３基板３０は、さらに、例えば、層間絶縁膜６１上に配線層６２を有している。配線層６２は、例えば、絶縁層６３と、絶縁層６３内に設けられた複数のパッド電極６４（例えば、パッド電極６４Ｘ１およびパッド電極６４Ｘ２）を有している。複数のパッド電極６４は、ロジック回路３２と電気的に接続されている。各パッド電極６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極６４は、配線層６２の表面に露出している。各パッド電極６４は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。また、パッド電極６４は、必ずしも複数でなくてもよく、１つでもロジック回路３２と電気的に接続が可能である。第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、貫通配線５４と、パッド電極５８，６４とを介して、ロジック回路３２に電気的に接続されている。第３基板３０は、半導体基板２１の表面（面２１Ｓ１）側に半導体基板３１の表面（面３１Ｓ１）を向けて第２基板２０に貼り合わされている。つまり、第３基板３０は、第２基板２０に、フェイストゥーフェイスで貼り合わされている。
　図１７および図１８は、撮像素子１の水平方向の断面構成の一例を表したものである。図１７および図１８の上側の図は、図１の断面Ｓｅｃ１での断面構成の一例を表す図であり、図１７および図１８の下側の図は、図１の断面Ｓｅｃ２での断面構成の一例を表す図である。図１７には、２×２の４つのセンサ画素１２を２組、第２方向Ｈに並べた構成が例示されており、図１８には、２×２の４つのセンサ画素１２を４組、第１方向Ｖおよび第２方向Ｈに並べた構成が例示されている。なお、図１７および図１８の上側の断面図では、図１の断面Ｓｅｃ１での断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされると共に、絶縁層４６が省略されている。また、図１７および図１８の下側の断面図では、図１の断面Ｓｅｃ２での断面構成の一例を表す図に、半導体基板２１の表面構成の一例を表す図が重ね合わされている。
　図１７および図１８に示したように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７は、第１基板１０の面内において第１方向Ｖ（図１７の上下方向、図１８の左右方向）に帯状に並んで配置されている。なお、図１７および図１８には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖに２列に並んで配置されている場合が例示されている。第１方向Ｖは、マトリクス状の配置された複数のセンサ画素１２の２つの配列方向（例えば行方向および列方向）のうち一方の配列方向（例えば列方向）と平行となっている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧは、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
　絶縁層５３は、第１方向Ｖに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖに延在すると共に、絶縁層５３を介して第１方向Ｖと直交する第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と対向する領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬとによって構成されている。
　図１９、図２０、図２１および図２２は、撮像素子１の水平面内での配線レイアウトの一例を表したものである。図１９～図２２には、４つのセンサ画素１２によって共有される１つの読み出し回路２２が４つのセンサ画素１２と対向する領域内に設けられている場合が例示されている。図１９～図２２に記載の配線は、例えば、配線層５６において互いに異なる層内に設けられている。
　互いに隣接する４つの貫通配線５４は、例えば、図１９に示したように、接続配線５５と電気的に接続されている。互いに隣接する４つの貫通配線５４は、さらに、例えば、図１９に示したように、接続配線５５および接続部５９を介して、絶縁層５３の左隣りブロック２１Ａに含まれる増幅トランジスタＡＭＰのゲートと、絶縁層５３の右隣りブロック２１Ａに含まれるリセットトランジスタＲＳＴのゲートとに電気的に接続されている。
　電源線ＶＤＤは、例えば、図２０に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。電源線ＶＤＤは、例えば、図２０に示したように、接続部５９を介して、第２方向Ｈに並んで配置された各読み出し回路２２の増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに電気的に接続されている。２本の画素駆動線２３が、例えば、図２０に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。一方の画素駆動線２３（第２制御線）は、例えば、図２０に示したように、第２方向Ｈに並んで配置された各読み出し回路２２のリセットトランジスタＲＳＴのゲートに電気的に接続された配線ＲＳＴＧである。他方の画素駆動線２３（第３制御線）は、例えば、図２０に示したように、第２方向Ｈに並んで配置された各読み出し回路２２の選択トランジスタＳＥＬのゲートに電気的に接続された配線ＳＥＬＧである。各読み出し回路２２において、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとが、例えば、図２０に示したように、配線２５を介して、互いに電気的に接続されている。
　２本の電源線ＶＳＳが、例えば、図２１に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。各電源線ＶＳＳは、例えば、図２１に示したように、第２方向Ｈに並んで配置された各センサ画素１２と対向する位置において、複数の貫通配線４７に電気的に接続されている。４本の画素駆動線２３が、例えば、図２１に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。４本の画素駆動線２３の各々は、例えば、図２１に示したように、第２方向Ｈに並んで配置された各読み出し回路２２に対応する４つのセンサ画素１２のうちの１つのセンサ画素１２の貫通配線４８に電気的に接続された配線ＴＲＧである。つまり、４本の画素駆動線２３（第１制御線）は、第２方向Ｈに並んで配置された各センサ画素１２の転送トランジスタＴＲのゲート（転送ゲートＴＧ）に電気的に接続されている。図２１では、各配線ＴＲＧを区別するために、各配線ＴＲＧの末尾に識別子（１，２，３，４）が付与されている。
　垂直信号線２４は、例えば、図２２に示したように、第１方向Ｖに並んで配置された各読み出し回路２２と対向する位置に配置されている。垂直信号線２４（出力線）は、例えば、図２２に示したように、第１方向Ｖに並んで配置された各読み出し回路２２の出力端（増幅トランジスタＡＭＰのソース）に電気的に接続されている。
（１－４．撮像素子の製造方法）
　次に、撮像素子１の製造方法について説明する。図２３Ａ～図２３Ｇは、撮像素子１の製造過程の一例を表したものである。
　まず、半導体基板１１に、ｐウェル４２や、素子分離部４３、ｐウェル層４４を形成する。次に、半導体基板１１に、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを形成する（図２３Ａ）。これにより、半導体基板１１に、センサ画素１２が形成される。このとき、センサ画素１２に用いる電極材料として、サリサイドプロセスによるＣｏＳｉ２やＮｉＳｉ等の耐熱性の低い材料を用いないことが好ましい。むしろ、センサ画素１２に用いる電極材料としては、耐熱性の高い材料を用いることが好ましい。耐熱性の高い材料としては、例えば、ポリシリコンが挙げられる。その後、半導体基板１１上に、絶縁層４６を形成する（図２３Ａ）。このようにして、第１基板１０が形成される。
　次に、第１基板１０（絶縁層４６Ｂ）上に、半導体基板２１を貼り合わせる（図２３Ｂ）。その後、必要に応じて半導体基板２１を薄肉化する。この際、半導体基板２１の厚さを、読み出し回路２２の形成に必要な膜厚にする。半導体基板２１の厚さは、一般的には数百ｎｍ程度である。しかし、読み出し回路２２のコンセプトによっては、ＦＤ（Fully Depletion）型も可能であるので、その場合には、半導体基板２１の厚さとしては、数ｎｍ～数μｍの範囲を採り得る。
　続いて、半導体基板２１と同一の層内に、絶縁層５３を形成する（図２３Ｃ）。絶縁層５３を、例えば、フローティングディフュージョンＦＤと対向する箇所に形成する。例えば、半導体基板２１に対して、半導体基板２１を貫通するスリット（開口２１Ｈ）を形成して、半導体基板２１を複数のブロック２１Ａに分離する。その後、スリットを埋め込むように、絶縁層５３を形成する。その後、半導体基板２１の各ブロック２１Ａに、増幅トランジスタＡＭＰ等を含む読み出し回路２２を形成する（図２３Ｃ）。このとき、センサ画素１２の電極材料として、耐熱性の高い金属材料が用いられている場合には、読み出し回路２２のゲート絶縁膜を、熱酸化により形成することが可能である。
　次に、半導体基板２１上に絶縁層５２を形成する。このようにして、絶縁層４６，５２，５３からなる層間絶縁膜５１を形成する。続いて、層間絶縁膜５１に貫通孔５１Ａ，５１Ｂを形成する（図２３Ｄ）。具体的には、絶縁層５２のうち、読み出し回路２２と対向する箇所に、絶縁層５２を貫通する貫通孔５１Ｂを形成する。また、層間絶縁膜５１のうち、フローティングディフュージョンＦＤと対向する箇所（つまり、絶縁層５３と対向する箇所）に、層間絶縁膜５１を貫通する貫通孔５１Ａを形成する。
　続いて、貫通孔５１Ａ，５１Ｂに導電性材料を埋め込むことにより、貫通孔５１Ａ内に貫通配線５４を形成すると共に、貫通孔５１Ｂ内に接続部５９を形成する（図２３Ｅ）。さらに、絶縁層５２上に、貫通配線５４と接続部５９とを互いに電気的に接続する接続配線５５を形成する（図２３Ｅ）。その後、配線層５６を、絶縁層５２上に形成する（図２３Ｆ）。このようにして、第２基板２０が形成される。
　次に、第２基板２０を、半導体基板３１の表面側に半導体基板２１の表面を向けて、ロジック回路３２や配線層６２が形成された第３基板３０に貼り合わせる（図２３Ｇ）。このとき、第２基板２０のパッド電極５８と、第３基板３０のパッド電極６４とを互いに接合することにより、第２基板２０と第３基板３０とを互いに電気的に接続する。このようにして、撮像素子１が製造される。
（１－５．作用・効果）
　本実施の形態の配線構造１００およびこれを適用した撮像素子１では、例えばＹ軸方向に延伸する複数の配線間に空隙Ｇを形成する絶縁層１３３の表面１３３Ｓ１に埋め込み形成される導電膜１３４の膜厚を、空隙形成領域１００Ｘとその他の領域とにおいて異なるようにした。具体的には、空隙形成領域１００Ｘに形成される導電膜１３４Ｘは、その他の領域に形成される導電膜１３４Ｙよりも薄膜に形成するようにした。これにより、例えば、Ｙ軸方向に延伸すると共に、隣り合う配線間の片側またはその両側に空隙Ｇが形成される複数の配線（例えば、配線１２３Ｘ２～配線１２３Ｘ５）と、その上方に形成される導電膜１３４Ｘとの距離が確保される。以下、これについて説明する。
　近年、半導体装置では、半導体集積回路素子の微細化に伴い、素子間および素子内を結ぶ配線の間隔が狭くなってきており、配線間の容量（寄生容量）が増加する傾向にある。配線間の容量の増加は、配線信号を遅延させ、その結果デバイスの動作スピードを低下させるという課題を生じる。このため、一般的な半導体装置では、Ｌｏｗ－ｋ材料を用いて積層方向の配線間を電気的に絶縁すると共に、並列する配線間に空隙（エアギャップ）を設けることで、配線間の寄生容量の低下が図られている。
　このような半導体装置では、エアギャップ形成後に上部にＬｏｗ－ｋ材料からなる絶縁層を成膜するが、その表面にはエアギャップに起因する凹みがあるため、その後の工程においてＣＭＰ処理をして平坦化する。そのようにして形成された絶縁層に導電膜を埋め込み形成した場合、その導電膜は、エアギャップ領域および非エアギャップ領域共に同じ膜厚となる。そのため、このような半導体装置では、配線の横方向しか容量が低減されない。
　これに対して、本実施の形態では、例えばＹ軸方向に延伸する複数の配線間に空隙Ｇを形成する絶縁層１３３の表面１３３Ｓ１に、空隙形成領域１００Ｘとその他の領域とで膜厚の異なる導電膜１３４を設けるようにした。この空隙形成領域１００Ｘとその他の領域とでの導電膜１３４の膜厚差は、以下のようにして自己整合的に形成される。例えば、導電膜１３４が埋め込まれる絶縁層１３３の表面１３３Ｓ１は、空隙Ｇが形成される開口１２２Ｈ３に絶縁層１３３が入り込むことによって空隙形成領域１００Ｘには段差（窪み）が形成される。導電膜１３４が埋め込まれる開口１３３Ｈ１，１３３Ｈ２を形成する際には、まず、絶縁層１３３上に絶縁層１３３とはエッチングレートが異なる膜（例えば、ＳｉＯ膜１３５）を成膜し、その表面を平坦化する。すると、空隙形成領域１００Ｘに成膜されたＳｉＯ膜１３５は絶縁層１３３の段差分、その他の領域に成膜されたＳｉＯ膜１３５よりも厚膜となる。その後、ＳｉＯ膜１３５よりも絶縁層１３３の方が、エッチングレートが速くなるエッチング条件を用いて開口１３３Ｈ１，１３３Ｈ２を形成することにより、空隙形成領域１００Ｘに形成される開口１３４Ｈ１は、その他の領域に形成される開口１３４Ｈ２よりも浅くなる。即ち、空隙形成領域１００Ｘに形成される導電膜１３４Ｘは、その他の領域に形成される導電膜１３４Ｙよりも薄膜に形成される。これにより、例えば、Ｙ軸方向に延伸すると共に隣り合う配線間の片側またはその両側に空隙Ｇが形成される複数の配線（例えば、配線１２３Ｘ２～配線１２３Ｘ５）と、その上方に形成される導電膜１３４Ｘとの距離を確保することができる。
　以上により、本実施の形態の配線構造１００では、横方向に加えて積層方向の両方の配線容量を低減することが可能となる。よって、優れたデバイス特性を有する撮像素子１を提供することが可能となる。
　以下に、変形例１～１０について説明する。なお、以下の説明において上記実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
＜２．変形例＞
（２－１．変形例１）
　図２４は、上記実施の形態の変形例（変形例１）に係る撮像素子（撮像素子１）の垂直方向の断面構成の一例を表したものである。本変形例では、転送トランジスタＴＲが、平面型の転送ゲートＴＧを有している。そのため、転送ゲートＴＧは、ｐウェル４２を貫通しておらず、半導体基板１１の表面だけに形成されている。転送トランジスタＴＲに平面型の転送ゲートＴＧが用いられる場合であっても、撮像素子１は、上記実施の形態と同様の効果を有する。
（２－２．変形例２）
　図２５は、上記実施の形態の変形例（変形例２）に係る撮像素子（撮像素子１）の垂直方向の断面構成の一例を表したものである。本変形例では、第２基板２０と第３基板３０との電気的な接続が、第１基板１０における周辺領域１４と対向する領域でなされている。周辺領域１４は、第１基板１０の額縁領域に相当しており、画素領域１３の周縁に設けられている。本変形例では、第２基板２０は、周辺領域１４と対向する領域に、複数のパッド電極５８を有しており、第３基板３０は、周辺領域１４と対向する領域に、複数のパッド電極６４を有している。第２基板２０および第３基板３０は、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。
　このように、本変形例では、第２基板２０および第３基板３０が、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。これにより、画素領域１３と対向する領域で、パッド電極５８，６４同士を接合する場合と比べて、１画素あたりの面積の微細化を阻害するおそれを低減することができる。従って、上記実施の形態の効果に加えて、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
（２－３．変形例３）
　図２６は、上記実施の形態の変形例（変形例３）に係る撮像素子（撮像素子１）の垂直方向の断面構成の一例を表したものである。図２７は、上記実施の形態の変形例（変形例３）に係る撮像素子（撮像素子１）の垂直方向の断面構成の他の例を表すものである。図２６および図２７の上側の図は、図１の断面Ｓｅｃ１での断面構成の一変形例であり、図２６の下側の図は、図１の断面Ｓｅｃ２での断面構成の一変形例である。なお、図２６および図２７の上側の断面図では、図１の断面Ｓｅｃ１での断面構成の一変形例を表す図に、図１の半導体基板１１の表面構成の一変形例を表す図が重ね合わされると共に、絶縁層４６が省略されている。また、図２６および図２７の下側の断面図では、図１の断面Ｓｅｃ２での断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。
　図２６および図２７に示したように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７（図中の行列状に配置された複数のドット）は、第１基板１０の面内において第１方向Ｖ（図２６および図２７の左右方向）に帯状に並んで配置されている。なお、図２６および図２７には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖに２列に並んで配置されている場合が例示されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧ（ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
　絶縁層５３は、第１方向Ｖに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖに延在すると共に、絶縁層５３を介して第１方向Ｖと直交する第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、第２方向Ｈにずれて配置されている。
　図２６では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第２方向Ｈにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬによって構成されている。
　図２７では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第２方向Ｈにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。
　本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第２方向Ｈにずれて配置されている。このようにした場合には、配線２５を短くすることができ、または、配線２５を省略して、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成することもできる。その結果、読み出し回路２２のサイズを小さくしたり、読み出し回路２２内の他の箇所のサイズを大きくしたりすることができる。
（２－４．変形例４）
　図２８は、上記実施の形態の変形例（変形例４）に係る撮像素子（撮像素子１）の水平方向の断面構成の一例を表したものである。図２８には、図１４の断面構成の一変形例が示されている。
　本変形例では、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（２－５．変形例５）
　図２９は、上記実施の形態の変形例（変形例５）に係る撮像素子（撮像素子１）の水平方向の断面構成の一例を表したものである。図２９には、図２８の断面構成の一変形例が示されている。
　本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２が、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。本変形例では、さらに、変形例４と同様、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。本変形例では、さらに、複数の貫通配線４７および複数の貫通配線５４が、第２方向Ｈにも配列されている。具体的には、複数の貫通配線４７が、ある読み出し回路２２を共有する４つの貫通配線５４と、その読み出し回路２２の第２方向Ｈに隣接する他の読み出し回路２２を共有する４つの貫通配線５４との間に配置されている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３および貫通配線４７によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（２－６．変形例６）
　図３０は、上記実施の形態の変形例（変形例６）に係る撮像素子（撮像素子１）の水平方向の断面構成の一例を表したものである。図３０には、図１３の断面構成の一変形例が示されている。
　本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。従って、本変形例では、４つのセンサ画素１２ごとに、１つの貫通配線５４が設けられている。
　マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖにずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、本変形例では、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。従って、本変形例では、４つのセンサ画素１２Ａごとに、１つの貫通配線４７が設けられている。
　本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向から見て、センサ画素１２を完全には囲っておらず、フローティングディフュージョンＦＤ（貫通配線５４）の近傍と、貫通配線４７の近傍に、隙間（未形成領域）を有している。そして、その隙間によって、４つのセンサ画素１２による１つの貫通配線５４の共有や、４つのセンサ画素１２Ａによる１つの貫通配線４７の共有を可能にしている。本変形例では、第２基板２０は、フローティングディフュージョンＦＤを共有する４つのセンサ画素１２ごとに読み出し回路２２を有している。
　図３１は、本変形例に係る撮像素子１の水平方向の断面構成の他の例を表したものである。図３１には、図２８の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。更に、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。
　図３２は、本変形例に係る撮像素子１の水平方向の断面構成の他の例を表したものである。図３２には、図２９の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。更に、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。
（２－７．変形例７）
　図３３は、上記実施の形態および変形例１～６の変形例（変形例７）に係る撮像素子（撮像素子１）の回路構成の一例を表したものである。本変形例に係る撮像素子１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
　図３３に示すように、本変形例に係る撮像素子１は、光電変換素子を含む複数のセンサ画素１２が行列状（マトリクス状）に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６を有する構成となっている。
　このシステム構成において、システム制御回路３６は、マスタークロックＭＣＫに基づいて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５等の動作の基準となるクロック信号や制御信号等を生成し、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５等に対して与える。
　また、垂直駆動回路３３は、画素領域１３の各センサ画素１２と共に、第１基板１０形成されており、さらに、読み出し回路２２の形成されている第２基板２０にも形成される。カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６は、第３基板３０に形成される。
　センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲとを有する構成のものを用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。
　画素領域１３には、センサ画素１２が２次元配置されると共に、このｍ行ｎ列の画素配置に対して行毎に画素駆動線２３が配線され、列毎に垂直信号線２４が配線されている。複数の画素駆動線２３の各一端は、垂直駆動回路３３の各行に対応した各出力端に接続されている。垂直駆動回路３３は、シフトレジスタ等によって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレスや行走査の制御を行う。
　カラム信号処理回路３４は、例えば、画素領域１３の画素列毎、即ち、垂直信号線２４毎に設けられたＡＤＣ（アナログ－デジタル変換回路）３４－１～３４－ｍを有し、画素領域１３の各センサ画素１２から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
　参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル－アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ３８Ａに限られるものではない。
　ＤＡＣ３８Ａは、システム制御回路３６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム信号処理回路３４のＡＤＣ３４－１～３４－ｍに対して供給する。
　なお、ＡＤＣ３４－１～３４－ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３６に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
　ＡＤＣ３４－１～３４－ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４－ｍを例に挙げて説明するものとする。ＡＤＣ３４－ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３４Ｂ、転送スイッチ３４Ｃおよびメモリ装置３４Ｄを有する構成となっている。
　比較器３４Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
　アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路３６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路３６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
　具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
　一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
　転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
　一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
　このようにして、画素領域１３の各センサ画素１２から垂直信号線２４を経由して列毎に供給されるアナログ信号が、ＡＤＣ３４－１～３４－ｍにおける比較器３４Ａおよびアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
　水平駆動回路３５は、シフトレジスタ等によって構成され、カラム信号処理回路３４におけるＡＤＣ３４－１～３４－ｍの列アドレスや列走査の制御を行う。この水平駆動回路３５による制御の下に、ＡＤＣ３４－１～３４－ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
　なお、本開示には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
　上記構成の本変形例に係る列並列ＡＤＣ搭載の撮像素子１では、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
（２－８．変形例８）
　図３４は、図３３の撮像素子を３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成した例を表したものである。本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７および参照電圧供給部３８が形成されている。これにより、上記実施の形態およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
（２－９．変形例９）
　図３５は、上記実施の形態およびその変形例１～８の変形例（変形例９）に係る撮像素子（撮像素子１）の断面構成の一例を表したものである。上記実施および変形例１～８等では、撮像素子１は、３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成されていた。しかし、上記第５の実施の形態における撮像素子５，６のように、２つの基板（第１基板１０，第２基板２０）を積層して構成されていてもよい。このとき、ロジック回路３２は、例えば、図３５に示したように、第１基板１０と、第２基板２０とに分けて形成されていてもよい。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉ等のサリサイド（Self Aligned Silicide）プロセスを用いて形成されたシリサイドからなる低抵抗領域２６が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。これにより、センサ画素１２を形成する際に、熱酸化等の高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
（２－１０．変形例１０）
　図３６は、上記実施の形態およびその変形例１～８の変形例（変形例１０）に係る撮像素子１の断面構成の一変形例を表す。上記実施の形態およびその変形例１～８に係る第３基板３０のロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉ等のサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域３９が形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化等の高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３９を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
　なお、上記実施の形態およびその変形例１～１０では、導電型が逆になっていてもよい。例えば、上記実施の形態およびその変形例１～１０の記載において、ｐ型をｎ型に読み替えると共に、ｎ型をｐ型に読み替えてもよい。このようにした場合であっても、上記１～第５の実施の形態およびその変形例１～１０と同様の効果を得ることができる。
＜３．適用例＞
　図３７は、上記実施の形態およびその変形例１～１０に係る撮像素子（撮像素子１）を備えた撮像システム７の概略構成の一例を表したものである。
　撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像素子や、スマートフォンやタブレット型端末等の携帯端末装置等の電子機器である。撮像システム７は、例えば、光学系２４１、シャッタ装置２４２、撮像素子１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム７において、シャッタ装置２４２、撮像素子１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。
　撮像素子１は、入射光に応じた画像データを出力する。光学系２４１は、１枚または複数枚のレンズを有するものであり、被写体からの光（入射光）を撮像素子１に導き、撮像素子１の受光面に結像させる。シャッタ装置２４２は、光学系２４１および撮像素子１の間に配置され、操作部２４７の制御に従って、撮像素子１への光照射期間および遮光期間を制御する。ＤＳＰ回路２４３は、撮像素子１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機ＥＬ（Electro  Luminescence）パネル等のパネル型表示装置からなり、撮像素子１で撮像された動画又は静止画を表示する。記憶部２４６は、撮像素子１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部２４８は、撮像素子１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　次に、撮像システム７における撮像手順について説明する。
　図３８は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を撮像素子１に送信する（ステップＳ１０２）。撮像素子１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
　撮像素子１は、光学系２４１およびシャッタ装置２４２を介して受光面に結像された光（画像データ）をＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、撮像素子１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理等）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
　本適用例では、撮像素子１が撮像システム７に適用される。これにより、撮像素子１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
　図３９は、非積層型の固体撮像素子（固体撮像素子２３２１０）および本開示に係る技術を適用し得る積層型の固体撮像素子（固体撮像素子２３０２０）の構成例の概要を示す図である。
　図３９のＡは、非積層型の固体撮像素子の概略構成例を示している。固体撮像素子２３０１０は、図３９のＡに示すように、１枚のダイ（半導体基板）２３０１１を有する。このダイ２３０１１には、画素がアレイ状に配置された画素領域２３０１２と、画素の駆動その他の各種の制御を行う制御回路２３０１３と、信号処理するためのロジック回路２３０１４とが搭載されている。
　図３９のＢ及びＣは、積層型の固体撮像素子の概略構成例を示している。固体撮像素子２３０２０は、図３９のＢ及びＣに示すように、センサダイ２３０２１とロジックダイ２３０２４との２枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。このセンサ第２３０２１およびロジックダイ２３０２４が、本開示の「第１基板」および「第２基板」の一具体例に相当する。
　図３９のＢでは、センサダイ２３０２１には、画素領域２３０１２と制御回路２３０１３が搭載され、ロジックダイ２３０２４には、信号処理を行う信号処理回路を含むロジック回路２３０１４が搭載されている。さらに、センサ第２０３２１には、例えば、上述した読み出し回路２２等が搭載されていてもよい。
　図３９のＣでは、センサダイ２３０２１には、画素領域２３０１２が搭載され、ロジックダイ２３０２４には、制御回路２３０１３及びロジック回路２３０１４が搭載されている。
　図４０は、積層型の固体撮像素子２３０２０の第１の構成例を示す断面図である。
　センサダイ２３０２１には、画素領域２３０１２となる画素を構成するＰＤ（フォトダイオード）や、ＦＤ（フローティングディフュージョン）、Ｔｒ（ＭＯＳ　ＦＥＴ）、及び、制御回路２３０１３となるＴｒ等が形成される。さらに、センサダイ２３０２１には、複数層、本例では３層の配線２３１１０を有する配線層２３１０１が形成される。なお、制御回路２３０１３（となるＴｒ）は、センサダイ２３０２１ではなく、ロジックダイ２３０２４に構成することができる。
　ロジックダイ２３０２４には、ロジック回路２３０１４を構成するＴｒが形成される。さらに、ロジックダイ２３０２４には、複数層、本例では３層の配線２３１７０を有する配線層２３１６１が形成される。また、ロジックダイ２３０２４には、内壁面に絶縁膜２３１７２が形成された接続孔２３１７１が形成され、接続孔２３１７１内には、配線２３１７０等と接続される接続導体２３１７３が埋め込まれる。
　センサダイ２３０２１とロジックダイ２３０２４とは、互いの配線層２３１０１及び２３１６１が向き合うように貼り合わされ、これにより、センサダイ２３０２１とロジックダイ２３０２４とが積層された積層型の固体撮像素子２３０２０が構成されている。センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面には、保護膜等の膜２３１９１が形成されている。
　センサダイ２３０２１には、センサダイ２３０２１の裏面側（ＰＤに光が入射する側）（上側）からセンサダイ２３０２１を貫通してロジックダイ２３０２４の最上層の配線２３１７０に達する接続孔２３１１１が形成される。さらに、センサダイ２３０２１には、接続孔２３１１１に近接して、センサダイ２３０２１の裏面側から１層目の配線２３１１０に達する接続孔２３１２１が形成される。接続孔２３１１１の内壁面には、絶縁膜２３１１２が形成され、接続孔２３１２１の内壁面には、絶縁膜２３１２２が形成される。そして、接続孔２３１１１及び２３１２１内には、接続導体２３１１３及び２３１２３がそれぞれ埋め込まれる。接続導体２３１１３と接続導体２３１２３とは、センサダイ２３０２１の裏面側で電気的に接続され、これにより、センサダイ２３０２１とロジックダイ２３０２４とが、配線層２３１０１、接続孔２３１２１、接続孔２３１１１、及び、配線層２３１６１を介して、電気的に接続される。
　図４１は、積層型の固体撮像素子２３０２０の第２の構成例を示す断面図である。
　固体撮像素子２３０２０の第２の構成例では、センサダイ２３０２１に形成する１つの接続孔２３２１１によって、センサダイ２３０２１（の配線層２３１０１（の配線２３１１０））と、ロジックダイ２３０２４（の配線層２３１６１（の配線２３１７０））とが電気的に接続される。
　すなわち、図４１では、接続孔２３２１１が、センサダイ２３０２１の裏面側からセンサダイ２３０２１を貫通してロジックダイ２３０２４の最上層の配線２３１７０に達し、且つ、センサダイ２３０２１の最上層の配線２３１１０に達するように形成される。接続孔２３２１１の内壁面には、絶縁膜２３２１２が形成され、接続孔２３２１１内には、接続導体２３２１３が埋め込まれる。上述の図４０では、２つの接続孔２３１１１及び２３１２１によって、センサダイ２３０２１とロジックダイ２３０２４とが電気的に接続されるが、図４１では、１つの接続孔２３２１１によって、センサダイ２３０２１とロジックダイ２３０２４とが電気的に接続される。
　図４２は、積層型の固体撮像素子２３０２０の第３の構成例を示す断面図である。
　図４２の固体撮像素子２３０２０は、センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面に、保護膜等の膜２３１９１が形成されていない点で、センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面に、保護膜等の膜２３１９１が形成されている図４０の場合と異なる。
　図４２の固体撮像素子２３０２０は、配線２３１１０及び２３１７０が直接接触するように、センサダイ２３０２１とロジックダイ２３０２４とを重ね合わせ、所要の加重をかけながら加熱し、配線２３１１０及び２３１７０を直接接合することで構成される。
　図４３は、本開示に係る技術を適用し得る積層型の固体撮像素子の他の構成例を示す断面図である。
　図４３では、固体撮像素子２３４０１は、センサダイ２３４１１と、ロジックダイ２３４１２と、メモリダイ２３４１３との３枚のダイが積層された３層の積層構造になっている。
　メモリダイ２３４１３は、例えば、ロジックダイ２３４１２で行われる信号処理において一時的に必要となるデータの記憶を行うメモリ回路を有する。
　図４３では、センサダイ２３４１１の下に、ロジックダイ２３４１２及びメモリダイ２３４１３が、その順番で積層されているが、ロジックダイ２３４１２及びメモリダイ２３４１３は、逆順、すなわち、メモリダイ２３４１３及びロジックダイ２３４１２の順番で、センサダイ２３４１１の下に積層することができる。
　なお、図４３では、センサダイ２３４１１には、画素の光電変換部となるＰＤや、画素Ｔｒのソース／ドレイン領域が形成されている。
　ＰＤの周囲にはゲート絶縁膜を介してゲート電極が形成され、ゲート電極と対のソース／ドレイン領域により画素Ｔｒ２３４２１、画素Ｔｒ２３４２２が形成されている。
　ＰＤに隣接する画素Ｔｒ２３４２１が転送Ｔｒであり、その画素Ｔｒ２３４２１を構成する対のソース／ドレイン領域の一方がＦＤになっている。
　また、センサダイ２３４１１には、層間絶縁膜が形成され、層間絶縁膜には、接続孔が形成される。接続孔には、画素Ｔｒ２３４２１、及び、画素Ｔｒ２３４２２に接続する接続導体２３４３１が形成されている。
　さらに、センサダイ２３４１１には、各接続導体２３４３１に接続する複数層の配線２３４３２を有する配線層２３４３３が形成されている。
　また、センサダイ２３４１１の配線層２３４３３の最下層には、外部接続用の電極となるアルミパッド２３４３４が形成されている。すなわち、センサダイ２３４１１では、配線２３４３２よりもロジックダイ２３４１２との接着面２３４４０に近い位置にアルミパッド２３４３４が形成されている。アルミパッド２３４３４は、外部との信号の入出力に係る配線の一端として用いられる。
　さらに、センサダイ２３４１１には、ロジックダイ２３４１２との電気的接続に用いられるコンタクト２３４４１が形成されている。コンタクト２３４４１は、ロジックダイ２３４１２のコンタクト２３４５１に接続されるとともに、センサダイ２３４１１のアルミパッド２３４４２にも接続されている。
　そして、センサダイ２３４１１には、センサダイ２３４１１の裏面側（上側）からアルミパッド２３４４２に達するようにパッド孔２３４４３が形成されている。
　本開示に係る技術は、以上のような固体撮像素子に適用することができる。例えば、配線２３１１０や配線層２３１６１には、例えば、上述した複数の画素駆動線２３および複数の垂直信号線２４が設けられていてもよい。その場合、この複数の垂直信号線２４の配線間に図１に示したような空隙Ｇが形成することで、配線間の容量を低減することができる。また、配線間の容量の増加を抑えることで、配線容量のばらつきを低減することができる。
＜４．応用例＞
（応用例１）
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させると共に、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４５は、撮像部１２０３１の設置位置の例を示す図である。
　図４５では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。更に、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像素子１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
（応用例２）
　図４６は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図４６では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。更に、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注すると共に当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図４７は、図４６に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
　以上、実施の形態およびその変形例１～１０、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、複数の画素駆動線２３は行方向に、複数の垂直信号線は列方向に延在する例を示したが、互いに同一方向に延在するようにしてもよい。また、画素駆動線２３は、垂直方向等、適宜その延在方向を変えることができる。
　また、上記実施の形態等では、３次元構造を有する撮像素子１を例に本技術を説明したがこれに限らない。本技術は、３次元積層型の大規模集積化（ＬＳＩ）されたあらゆる半導体装置に適用することができる。
　なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
　なお、本開示は以下のような構成をとることも可能である。以下の構成の本技術によれば、一方向に延伸する複数の配線を有する配線層の上方に設けられ、上記配線層の隣り合う配線間に空隙を形成する第１の絶縁層の第１の面に埋め込み形成される導電膜のうち、空隙および該空隙が形成された隣り合う配線を含む第１の領域に形成される第１の導電膜を、空隙および該空隙が形成された隣り合う配線を含まない第２の領域に形成される第２の導電膜よりも薄膜化した。これにより、一方向に延伸する複数の配線と、その上方に形成される導電膜（第１の導電膜）との距離が確保され、積層方向の配線容量を低減させることが可能となる。
（１）
　一方向に延伸する複数の配線を有する配線層と、
　隣り合う前記複数の配線の間の少なくとも一部に空隙を形成する第１の絶縁層と、
　前記空隙および該空隙が形成された隣り合う前記配線を含む第１の領域において前記第１の絶縁層の第１の面に埋め込み形成された第１の導電膜と、
　前記空隙および該空隙が形成された隣り合う前記配線を含まない第２の領域において前記第１の絶縁層の前記第１の面に埋め込み形成されると共に、前記第１の導電膜よりも厚膜な第２の導電膜と
　を備えた撮像素子。
（２）
　前記第１の導電膜および前記第２の導電膜の表面は、それぞれ前記第１の絶縁層の前記第１の面に露出している、前記（１）に記載の撮像素子。
（３）
　前記第１の導電膜および前記第２の導電膜は、前記第１の絶縁層を間に独立している、前記（１）または（２）に記載の撮像素子。
（４）
　前記第１の導電膜および前記第２の導電膜は連続する導電膜を形成しており、前記導電膜内は面内において異なる厚みを有している、前記（１）乃至（３）のうちのいずれか１つに記載の撮像素子。
（５）
　前記第１の絶縁層は、比誘電率ｋが３．０以下の低誘電率材料を用いて形成されている、前記（１）乃至（４）のうちのいずれか１つに記載の撮像素子。
（６）
　前記配線層に積層されると共に、前記複数の配線のうちのいずれかの配線の上方に端面を有するバリア膜をさらに有する、前記（１）乃至（５）のうちのいずれか１つに記載の撮像素子。
（７）
　前記第１の絶縁層と前記バリア膜との間に設けられると共に、前記端面および前記複数の配線の上面および側面ならびに前記空隙の下方に延在する第２の絶縁層をさらに有する、前記（６）に記載の撮像素子。
（８）
　光電変換を行うセンサ画素を有する第１半導体基板と、前記配線層、前記第１の絶縁層、前記第１の導電膜および前記第２の導電膜を有する第１の多層配線層とを有する第１基板と、
　前記センサ画素から出力された電荷に基づく画素信号を処理するロジック回路を有する第２半導体基板と、１または複数の第３の導電膜が前記第２半導体基板側とは反対側の第２の面に埋め込み形成された第２の多層配線層とを有する第２基板とをさらに有し、
　前記第１基板と前記第２基板とは、前記第１の導電膜および第２の導電膜と、前記１または複数の第３の導電膜との接合によって互いに電気的に接続されている、前記（１）乃至（７）のうちのいずれか１つに記載の撮像素子。
（９）
　前記第１基板は、前記第１半導体基板と前記第１の多層配線層との間に、前記センサ画素から出力された電荷に基づく前記画素信号を前記ロジック回路に出力する読み出し回路が設けられた第３半導体基板をさらに有する、前記（８）に記載の撮像素子。
（１０）
　前記第２基板は、前記センサ画素から出力された電荷に基づく前記画素信号を前記ロジック回路に出力する読み出し回路をさらに有し、
　前記読み出し回路は、前記第２半導体基板の、前記センサ画素を含む画素部と対向する領域に設けられ、前記ロジック回路は、前記画素部の周囲の周辺部と対向する領域にそれぞれ設けられている、前記（８）または（９）に記載の撮像素子。
　本出願は、日本国特許庁において２０２１年５月３１日に出願された日本特許出願番号２０２１－０９１９３９号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (10)

  1. 　一方向に延伸する複数の配線を有する配線層と、
    　隣り合う前記複数の配線の間の少なくとも一部に空隙を形成する第１の絶縁層と、
    　前記空隙および該空隙が形成された隣り合う前記配線を含む第１の領域において前記第１の絶縁層の第１の面に埋め込み形成された第１の導電膜と、
    　前記空隙および該空隙が形成された隣り合う前記配線を含まない第２の領域において前記第１の絶縁層の前記第１の面に埋め込み形成されると共に、前記第１の導電膜よりも厚膜な第２の導電膜と
    　を備えた撮像素子。
  2. 　前記第１の導電膜および前記第２の導電膜の表面は、それぞれ前記第１の絶縁層の前記第１の面に露出している、請求項１に記載の撮像素子。
  3. 　前記第１の導電膜および前記第２の導電膜は、前記第１の絶縁層を間に独立している、請求項１に記載の撮像素子。
  4. 　前記第１の導電膜および前記第２の導電膜は連続する導電膜を形成しており、前記導電膜内は面内において異なる厚みを有している、請求項１に記載の撮像素子。
  5. 　前記第１の絶縁層は、比誘電率ｋが３．０以下の低誘電率材料を用いて形成されている、請求項１に記載の撮像素子。
  6. 　前記配線層に積層されると共に、前記複数の配線のうちのいずれかの配線の上方に端面を有するバリア膜をさらに有する、請求項１に記載の撮像素子。
  7. 　前記第１の絶縁層と前記バリア膜との間に設けられると共に、前記端面および前記複数の配線の上面および側面ならびに前記空隙の下方に延在する第２の絶縁層をさらに有する、請求項６に記載の撮像素子。
  8. 　光電変換を行うセンサ画素を有する第１半導体基板と、前記配線層、前記第１の絶縁層、前記第１の導電膜および前記第２の導電膜を有する第１の多層配線層とを有する第１基板と、
    　前記センサ画素から出力された電荷に基づく画素信号を処理するロジック回路を有する第２半導体基板と、１または複数の第３の導電膜が前記第２半導体基板側とは反対側の第２の面に埋め込み形成された第２の多層配線層とを有する第２基板とをさらに有し、
    　前記第１基板と前記第２基板とは、前記第１の導電膜および第２の導電膜と、前記１または複数の第３の導電膜との接合によって互いに電気的に接続されている、請求項１に記載の撮像素子。
  9. 　前記第１基板は、前記第１半導体基板と前記第１の多層配線層との間に、前記センサ画素から出力された電荷に基づく前記画素信号を前記ロジック回路に出力する読み出し回路が設けられた第３半導体基板をさらに有する、請求項８に記載の撮像素子。
  10. 　前記第２基板は、前記センサ画素から出力された電荷に基づく前記画素信号を前記ロジック回路に出力する読み出し回路をさらに有し、
    　前記読み出し回路は、前記第２半導体基板の、前記センサ画素を含む画素部と対向する領域に設けられ、前記ロジック回路は、前記画素部の周囲の周辺部と対向する領域にそれぞれ設けられている、請求項８に記載の撮像素子。
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