WO2023135934A1 - 撮像素子および撮像素子の製造方法 - Google Patents
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- H01L27/144—Devices controlled by radiation
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Definitions
- a plurality of wirings (for example, wirings 112X1 to 112X6) are embedded in the insulating film 111. As shown in FIG.
- the insulating film 111 between adjacent wirings, specifically, between the wirings 112X2 and 112X3, between the wirings 112X3 and 112X4, and between the wirings 112V4 and 112X5. , an opening H2 is provided.
- the barrier film 121 is made of, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), SiC x N y , silicon carbide (SiC), silicon oxynitride (SiON, SiNO), aluminum oxynitride (AlNO), or aluminum nitride. (AlN) or the like.
- the insulating film 124 is provided on the insulating film 123 and between the wirings in the opening H2 (specifically, between the wirings 112X2 and 112X3, between the wirings 112X3 and 112X4, and between the wirings 112V4 and 112X5). This is for forming a gap G2 above the provided gap G1.
- the insulating film 124 has low step coverage and is formed using a Low-k material having a dielectric constant (k) of 3.0 or less, for example.
- an insulating film may be provided between the insulating film 125 and the insulating film 126 to reduce warpage due to stress generated when the conductive layer 127 is formed.
- Such an insulating film is formed by, for example, a CVD (Chemical Vapor Deposition) method, and has a dielectric constant ( k ) of 7.0 or more. x ) and the like.
- a wiring layer 112 including wirings 112X1 to 112X6 is embedded in an insulating film 111
- the surface is polished using, for example, CMP (Chemical Mechanical Polishing) to form a first layer 110.
- CMP Chemical Mechanical Polishing
- a barrier film 121 is formed on the first layer 110 to a thickness of, for example, 10 nm to 50 nm using, for example, a PVD (Physical Vapor Deposition) method or a CVD (Chemical Vapor Deposition) method. Thick film is formed.
- the semiconductor substrate 31 corresponds to a specific example of the "second semiconductor substrate” of the present disclosure
- the third substrate 30 corresponds to a specific example of the "second substrate” of the present disclosure. It should be noted that the second substrate 20 including the semiconductor substrate 21 can be considered to be included in the "first substrate” side and the "second substrate” side of the present disclosure.
- the floating diffusions FD of each sensor pixel 12 sharing one readout circuit 22 are electrically connected to each other and to the input terminal of the common readout circuit 22 .
- the readout circuit 22 has, for example, a reset transistor RST, a selection transistor SEL, and an amplification transistor AMP. Note that the selection transistor SEL may be omitted if necessary.
- the source of the reset transistor RST (the input terminal of the readout circuit 22) is electrically connected to the floating diffusion FD, and the drain of the reset transistor RST is electrically connected to the power supply line VDD and the drain of the amplification transistor AMP.
- a gate of the reset transistor RST is electrically connected to the pixel drive line 23 .
- a laminate composed of the first substrate 10 and the second substrate 20 has an interlayer insulating film 51 and a through wiring 54 provided in the interlayer insulating film 51 .
- the laminate has one through wire 54 for each sensor pixel 12 .
- the through-wiring 54 extends in the normal direction of the semiconductor substrate 21 and is provided to penetrate through a portion of the interlayer insulating film 51 including the insulating layer 53 .
- the first substrate 10 and the second substrate 20 are electrically connected to each other by through wirings 54 .
- the through wire 54 is electrically connected to the floating diffusion FD and a connection wire 55 which will be described later.
- FIG. 14 to 17 illustrate the case where one readout circuit 22 shared by four sensor pixels 12 is provided in a region facing four sensor pixels 12.
- FIG. 14 to 17 are provided in different layers in the wiring layer 56, for example.
- the semiconductor substrate 21 is bonded onto the first substrate 10 (insulating layer 46B) (FIG. 18B). After that, the thickness of the semiconductor substrate 21 is reduced as required. At this time, the thickness of the semiconductor substrate 21 is set to a thickness necessary for forming the readout circuit 22 .
- the thickness of the semiconductor substrate 21 is generally about several hundred nm. However, depending on the concept of the readout circuit 22, an FD (Fully Depletion) type is also possible. In that case, the thickness of the semiconductor substrate 21 can range from several nm to several ⁇ m.
- an insulating layer 53 is formed in the same layer as the semiconductor substrate 21 (FIG. 18C).
- An insulating layer 53 is formed, for example, at a location facing the floating diffusion FD.
- slits (openings 21H) penetrating the semiconductor substrate 21 are formed in the semiconductor substrate 21 to separate the semiconductor substrate 21 into a plurality of blocks 21A.
- an insulating layer 53 is formed so as to fill the slit.
- a readout circuit 22 including an amplification transistor AMP and the like is formed in each block 21A of the semiconductor substrate 21 (FIG. 18C).
- the gate insulating film of the readout circuit 22 can be formed by thermal oxidation.
- part of the wirings 112X2 to 112X5 and the insulating film 111 are dry-etched to form the opening H2, and the insulating film 123 is formed by using, for example, the CVD method. Then, a gap G1 is formed between the wiring 112X2 and the wiring 112X3, between the wiring 112X3 and the wiring 112X4, and between the wiring 112X4 and the wiring 112V5. After that, the insulating film 124 is formed under the condition that the step coverage is lower than that of the insulating film 123, thereby forming the gap G2 above the gap G1. This reduces the capacitance between and in the vicinity of the wiring.
- the insulating film 128 is provided on the insulating film 123 and between the wirings in the opening H2 (specifically, between the wirings 112X2 and 112X3, between the wirings 112X3 and 112X4, and between the wirings 112V4 and 112X5). This is for forming a gap G2 above the provided gap G1.
- the air gap G2 is formed above the air gap G1 in a self-aligning manner due to unevenness on the surface of the insulating film 123 that occurs when the opening H2 is closed.
- a material with lower step coverage than the insulating film 123 is selected for the insulating film 128, a material with lower step coverage than the insulating film 123 is selected.
- the wiring structure 100B can be manufactured, for example, as follows.
- FIG. 48 is a block diagram showing an example of functional configurations of the camera head 11102 and CCU 11201 shown in FIG.
- the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102 .
- Image signals and control signals can be transmitted by electrical communication, optical communication, or the like.
- the control unit 11413 performs various controls related to imaging of the surgical site and the like by the endoscope 11100 and display of the captured image obtained by imaging the surgical site and the like. For example, the control unit 11413 generates control signals for controlling driving of the camera head 11102 .
- the present technology has been described with an example of an image sensor having a three-dimensional structure, but the present technology is not limited to this. This technology can be applied to any three-dimensional stacked large-scale integrated (LSI) semiconductor device.
- LSI large-scale integrated
Abstract
本開示の一実施形態の撮像素子は、一方向に延伸する複数の配線を有する配線層と、配線層に積層されると共に、複数の配線のうちのいずれかの配線の上方に端面を有するバリア膜と、配線層およびバリア膜に積層された第１の絶縁膜と、第１の絶縁膜によって隣り合う複数の配線の間に設けられた第１の空隙と、第１の空隙の上方に設けられた第２の空隙とを備える。
Description
本開示は、例えば、配線間に空隙を有する撮像素子および撮像素子の製造方法に関する。
半導体装置では、半導体集積回路素子の微細化に伴い、素子間および素子内を結ぶ配線の間隔が狭くなってきている。これに対して、例えば、特許文献１では、配線間に空隙（エアギャップ）を形成して配線間の容量を低減させた半導体装置が開示されている。
ところで、近年、積層型のイメージセンサが一般的になりつつあり、配線容量の低減が求められている。
配線容量を低減させることが可能な撮像素子および撮像素子の製造方法を提供することが望ましい。
本開示の一実施形態の撮像素子は、一方向に延伸する複数の配線を有する配線層と、配線層に積層されると共に、複数の配線のうちのいずれかの配線の上方に端面を有するバリア膜と、配線層およびバリア膜に積層された第１の絶縁膜と、第１の絶縁膜によって隣り合う複数の配線の間に設けられた第１の空隙と、第１の空隙の上方に設けられた第２の空隙とを備えたものである。
本開示の一実施形態の第１の撮像素子の製造方法は、一方向に延伸する複数の配線を有する配線層を形成し、配線層上に第１のバリア膜を成膜し、配線層の所定の領域において、第１のバリア膜および隣り合う複数の配線の間に第１の開口を形成し、第１の絶縁膜を成膜することにより、隣り合う複数の配線の間に第１の空隙を形成し、第３の絶縁膜を成膜することにより、第１の空隙の上方に第２の空隙を形成する。
本開示の一実施形態の第２の撮像素子の製造方法は、側面および底面がバリアメタルによって被覆された、一方向に延伸する複数の配線を有する配線層を形成し、配線層上に第１のバリア膜を成膜し、配線層の所定の領域において、第１のバリア膜および隣り合う複数の配線の間に第１の開口を形成すると共に、第１の開口によって露出した複数の配線の側面を覆うバリアメタルの一部を後退させ、複数の配線の上面および側面を被覆する第２の絶縁膜を成膜し、第１の絶縁膜を成膜することにより、隣り合う複数の配線の間に第１の空隙を、第１の空隙の上方に第２の空隙を形成する。
本開示の一実施形態の撮像素子、一実施形態の第１の撮像素子の製造方法および一実施形態の第２の撮像素子の製造方法では、一方向に延伸する複数の配線間に第１の空隙を設け、さらに、第１の空隙の上方に第２の空隙を設けるようにした。これにより、一方向の延伸する配線間の容量を低減する。
以下、本開示における一実施形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
１．第１の実施の形態（隣り合う配線間に設けられた空隙の上方にさらに微小な空隙を有する配線構造の例）
１－１．配線構造の構成
１－２．配線構造の製造方法
１－３．撮像素子の構成
１－４．撮像素子の製造方法
１－５．作用・効果
２．第２の実施の形態（空隙の上方の微小な空隙の製造方法の他の例）
３．第３の実施の形態（空隙の上方の微小な空隙の製造方法の他の例）
４．変形例
４－１．変形例１（空隙の形状の他の例）
４－２．変形例２（平面型ＴＧを用いた例）
４－３．変形例３（パネル外縁でＣｕ－Ｃｕ接合を用いた例）
４－４．変形例４（センサ画素と読み出し回路との間にオフセットを設けた例）
４－５．変形例５（読み出し回路の設けられたシリコン基板が島状となっている例）
４－６．変形例６（読み出し回路の設けられたシリコン基板が島状となっている例）
４－７．変形例７（ＦＤを８つのセンサ画素で共有した例）
４－８．変形例８（カラム信号処理回路を一般的なカラムＡＤＣ回路で構成した例）
４－９．変形例９（撮像装置を、３つの基板を積層して構成した例）
４－１０．変形例１０（ロジック回路を第１基板、第２基板に設けた例）
４－１１．変形例１１（ロジック回路を第３基板に設けた例）
５．適用例
６．応用例
１．第１の実施の形態（隣り合う配線間に設けられた空隙の上方にさらに微小な空隙を有する配線構造の例）
１－１．配線構造の構成
１－２．配線構造の製造方法
１－３．撮像素子の構成
１－４．撮像素子の製造方法
１－５．作用・効果
２．第２の実施の形態（空隙の上方の微小な空隙の製造方法の他の例）
３．第３の実施の形態（空隙の上方の微小な空隙の製造方法の他の例）
４．変形例
４－１．変形例１（空隙の形状の他の例）
４－２．変形例２（平面型ＴＧを用いた例）
４－３．変形例３（パネル外縁でＣｕ－Ｃｕ接合を用いた例）
４－４．変形例４（センサ画素と読み出し回路との間にオフセットを設けた例）
４－５．変形例５（読み出し回路の設けられたシリコン基板が島状となっている例）
４－６．変形例６（読み出し回路の設けられたシリコン基板が島状となっている例）
４－７．変形例７（ＦＤを８つのセンサ画素で共有した例）
４－８．変形例８（カラム信号処理回路を一般的なカラムＡＤＣ回路で構成した例）
４－９．変形例９（撮像装置を、３つの基板を積層して構成した例）
４－１０．変形例１０（ロジック回路を第１基板、第２基板に設けた例）
４－１１．変形例１１（ロジック回路を第３基板に設けた例）
５．適用例
６．応用例
＜１．第１の実施の形態＞
図１は、本開示の第１の実施の形態に係る配線構造（配線構造１００）の垂直方向の断面構成の一例を模式的に表したものである。図２Ａは、図１に示した配線構造１００の水平方向の断面構成の一例を模式的に表したものである。図２Ｂは、図１に示した配線構造１００の水平方向の断面構成の他の例を模式的に表したものである。また、図１は、例えば、図２Ｂに示したＩ－Ｉ線の断面に対応している。配線構造１００は、例えば、複数の配線層が積層された多層配線構造を有するものであり、例えば、後述する撮像素子１に適用可能なものである。
図１は、本開示の第１の実施の形態に係る配線構造（配線構造１００）の垂直方向の断面構成の一例を模式的に表したものである。図２Ａは、図１に示した配線構造１００の水平方向の断面構成の一例を模式的に表したものである。図２Ｂは、図１に示した配線構造１００の水平方向の断面構成の他の例を模式的に表したものである。また、図１は、例えば、図２Ｂに示したＩ－Ｉ線の断面に対応している。配線構造１００は、例えば、複数の配線層が積層された多層配線構造を有するものであり、例えば、後述する撮像素子１に適用可能なものである。
配線構造１００は、一方向（例えばＹ軸方向）に延伸する複数の配線（例えば、配線１１２Ｘ１～配線１１２Ｘ６）を有する配線層１１２に、配線層１１２上に順に積層されたバリア膜１２１と絶縁膜１２３，１２４とを有する。バリア膜１２１は、例えば配線層１１２上に延在し、例えば配線１１２Ｘ２および配線１１２Ｘ５上にそれぞれ端面Ｓ１２１を有している。絶縁膜１２３は、バリア膜１２１の上方に積層されると共に、隣り合う配線間（例えば、隣り合う配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４との間および配線１１２Ｘ４と配線１１２Ｘ５との間）に設けられた開口Ｈ２を埋設するように設けられている。絶縁膜１２４は、絶縁膜１２３上に積層されている。
本実施の形態では、上記開口Ｈ２内の、隣り合う配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４との間および配線１１２Ｘ４と配線１１２Ｘ５との間に、それぞれ空隙Ｇ１を有し、さらに、空隙Ｇ１よりも小さな体積を有する空隙Ｇ２が空隙Ｇ１の上方に設けられている。この複数の配線１１２Ｘ１～配線１１２Ｘ６および配線層１１２が、それぞれ、本開示の「複数の配線」および「配線層」の一具体例に相当する。バリア膜１２１が本開示の「バリア膜」の一具体例に相当する。絶縁膜１２３が本開示の「第１の絶縁膜」の一具体例に相当し、絶縁膜１２４が本開示の「第３の絶縁膜」の一具体例に相当する。空隙Ｇ１が本開示の「第１の空隙」の一具体例に相当し、空隙Ｇ２が本開示の「第２の空隙」の一具体例に相当する。
（１－１．配線構造の構成）
配線構造１００は、例えばシリコン基板（図示せず）等の上に、第１層１１０および第２層１２０がこの順に積層された構成を有する。第１層１１０は、絶縁膜１１１と、絶縁膜１１１に埋め込み形成された複数の配線（例えば、配線１１２Ｘ１～配線１１２Ｘ６）からなる配線層１１２とを有する。第２層１２０は、例えば、バリア膜１２１、絶縁膜１２２～１２６と、例えば、絶縁膜１２６の一部に埋め込まれた導電層１２７とを有する。
配線構造１００は、例えばシリコン基板（図示せず）等の上に、第１層１１０および第２層１２０がこの順に積層された構成を有する。第１層１１０は、絶縁膜１１１と、絶縁膜１１１に埋め込み形成された複数の配線（例えば、配線１１２Ｘ１～配線１１２Ｘ６）からなる配線層１１２とを有する。第２層１２０は、例えば、バリア膜１２１、絶縁膜１２２～１２６と、例えば、絶縁膜１２６の一部に埋め込まれた導電層１２７とを有する。
第１層１１０は、絶縁膜１１１に複数の配線（例えば、配線１１２Ｘ１～配線１１２Ｘ６）が埋め込み形成されている。
絶縁膜１１１は、例えば、比誘電率（ｋ）が３．０以下の低誘電率材料（Ｌｏｗ－ｋ材料）を用いて形成されている。具体的には、絶縁膜１１１の材料としては、例えば、炭素含有酸化シリコン（ＳｉＯＣ）、ＳｉＯＣＨ、ポーラスシリカ、フッ素添加酸化シリコン（ＳｉＯＦ）、無機ＳＯＧ、有機ＳＯＧおよびポリアリルエーテル等の有機高分子等が挙げられる。
配線層１１２は、例えば一方向に延伸する複数の配線からなり、例えば、Ｙ軸方向に延伸する配線１１２Ｘ１～配線１１２Ｘ６を有する。配線１１２Ｘ１～配線１１２Ｘ６は、例えばＬｉｎｅ（Ｌ）／Ｓｐａｃｅ（Ｓ）＝４０～２００ｎｍ／４０～２００ｎｍで並列形成されている。配線１１２Ｘ１～配線１１２Ｘ６は、例えば、絶縁膜１１１に設けられた開口Ｈ１に埋め込み形成されており、例えば、開口Ｈ１の側面および底面に形成されたバリアメタル１１２Ａと、開口Ｈ１を埋設する金属膜１１２Ｂとから構成されている。バリアメタル１１２Ａの材料としては、例えば、Ｔｉ（チタン）もしくはＴａ（タンタル）の単体、またはそれらの窒化物あるいは合金等が挙げられる。金属膜１１２Ｂの材料としては、例えば、Ｃｕ（銅），Ｗ（タングステン）またはアルミニウム（Ａｌ）等の低抵抗金属を主体とする金属材料が挙げられる。
第１層１１０には、さらに、隣り合う配線の間、具体的には、例えば、配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４および配線１１２Ｖ４と配線１１２Ｘ５との間の絶縁膜１１１に、開口Ｈ２が設けられている。
第２層１２０は、バリア膜１２１および複数の絶縁膜（絶縁膜１２２～１２６）が積層されると共に、例えば、最上層の絶縁膜１２６に導電層１２７が埋め込み形成されている。具体的には、第１層１１０側から順に、バリア膜１２１、絶縁膜１２２、絶縁膜１２３、絶縁膜１２４、絶縁膜１２５および絶縁膜１２６がこの順に積層されている。配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４および配線１１２Ｖ４と配線１１２Ｘ５との間に設けられた上記開口Ｈ２は、第２層１２０を構成する絶縁膜１２３によって閉塞されている。これにより、配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４および配線１１２Ｖ４と配線１１２Ｘ５との間には、それぞれ、並走する配線間の容量を低下させる空隙Ｇ１が形成される。空隙Ｇ１は、例えば、図２Ａおよび図２Ｂに示したように、配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４および配線１１２Ｖ４と配線１１２Ｘ５との間の、一部領域（図２Ｂ）、または全体（図２Ａ）に亘って形成されている（空隙形成領域１００Ｘ）。これに限らず、空隙Ｇ１は、配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４および配線１１２Ｖ４と配線１１２Ｘ５との間以外にも、図２に示したように、配線１１２Ｘ１～配線１１２Ｘ６と共にＹ軸方向に延伸する他の配線間にも形成することができる。
バリア膜１２１は、例えば、銅（Ｃｕ）を用いて配線１１２Ｘ１～配線１１２Ｘ６を形成した場合に、銅（Ｃｕ）の拡散および水分の浸入を防ぐためのものである。バリア膜１２１は、配線層１１２上に、一部を除いて延在している。具体的には、上記開口Ｈ２を除く、絶縁膜１１１および埋め込み形成された配線１１２Ｘ１および配線１１２Ｘ６ならびに配線間に開口Ｈ２が設けられた配線１１２Ｘ２および配線１１２Ｘ５の一部を覆うように設けられている。換言すると、バリア膜１２１は、開口Ｈ２の外側に形成されており、配線１１２Ｘ２および配線１１２Ｘ５の上方に端面Ｓ１２１を有している。バリア膜１２１は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、ＳｉＣｘＮｙ、シリコンカーバイド（ＳｉＣ）、酸窒化シリコン（ＳｉＯＮ，ＳｉＮＯ）、酸窒化アルミニウム（ＡｌＮＯ）または窒化アルミニウム（ＡｌＮ）等を用いて形成されている。
絶縁膜１２２は、バリア膜１２１と同様に、例えば、銅（Ｃｕ）を用いて配線１１２Ｘ１～配線１１２Ｘ６を形成した場合に、銅（Ｃｕ）の拡散および水分の浸入を防ぐためのものである。絶縁膜１２２は、本開示の「第２の絶縁膜」の一具体例に相当するものであり、バリア膜１２１上に設けられ、さらに、開口Ｈ２内において露出する配線１１２Ｘ２～配線１１２Ｘ５の上面および側面ならびに開口Ｈ２の底面を連続して被覆するように延在している。絶縁膜１２２は、上記のように、銅（Ｃｕ）の拡散および水分の浸入を防ぐ絶縁材料を、例えば段差被覆性の低い製法を用いて形成する。具体的には、絶縁膜１２２は、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸窒化シリコン（ＳｉＯＮ，ＳｉＮＯ）またはＳｉＣｘＮｙ等を、例えば、化学気相成長法（ＣＶＤ法）や、例えばスピンコータによる塗布法を用いて形成される。
絶縁膜１２３は、絶縁膜１２２上に設けられると共に、開口Ｈ２内の配線間（具体的には、配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４および配線１１２Ｖ４と配線１１２Ｘ５との間）に、それぞれ空隙Ｇ１を形成するためのものである。絶縁膜１２３は、段差被覆性が低く、例えば、比誘電率（ｋ）が３．０以下のＬｏｗ－ｋ材料を用いて形成されている。具体的には、絶縁膜１２３の材料としては、例えば、テトラエトキシシランを原料とした酸化シリコン（ＴＥＯＳ ＳｉＯ２）炭素含有酸化シリコン（ＳｉＯＣ）、ＳｉＯＣＨ、モノシラン（ＳｉＨ４）系酸化シリコン、ポーラスシリカ、フッ素添加酸化シリコン（ＳｉＯＦ）、無機ＳＯＧ、有機ＳＯＧおよびポリアリルエーテル等の有機高分子等が挙げられる。
絶縁膜１２４は、絶縁膜１２３上に設けられ、開口Ｈ２内の配線間（具体的には、配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４および配線１１２Ｖ４と配線１１２Ｘ５との間）に設けられた空隙Ｇ１の上方に空隙Ｇ２を形成するためのものである。絶縁膜１２４は、段差被覆性が低く、例えば、比誘電率（ｋ）が３．０以下のＬｏｗ－ｋ材料を用いて形成されている。具体的には、絶縁膜１２４の材料としては、例えば、テトラエトキシシランを原料とした酸化シリコン（ＴＥＯＳ ＳｉＯ２）炭素含有酸化シリコン（ＳｉＯＣ）、ＳｉＯＣＨ、モノシラン（ＳｉＨ４）系酸化シリコン、ポーラスシリカ、フッ素添加酸化シリコン（ＳｉＯＦ）、無機ＳＯＧ、有機ＳＯＧおよびポリアリルエーテル等の有機高分子等が挙げられる。
空隙Ｇ２は、開口Ｈ２を閉塞する際に生じる絶縁膜１２３表面の凹凸によって空隙Ｇ１の上方に自己整合的に形成される。例えば、空隙Ｇ２は、絶縁膜１２３と同じ材料を用い、成膜時の圧力を上げる等、絶縁膜１２３の成膜条件よりも段差被覆性が悪化する条件で絶縁膜１２４を成膜することで形成することができる。
絶縁膜１２５は、絶縁膜１２４上に設けられ、絶縁膜１２４の、空隙Ｇ１，Ｇ２Ｇの上方の凹凸を埋め、空隙Ｇ１，Ｇ２Ｇの上方にＣｕ－Ｃｕ接合等のハイブリッドボンディングを用いたデバイスの積層が可能な平坦な表面を形成するためのものである。絶縁膜１２５の材料としては、例えば、絶縁膜１２３，１２４よりも研磨レートが高く、例えば、比誘電率（ｋ）が４．０付近となる材料を用いることが好ましい。このような材料としては、例えば、酸化シリコン（ＳｉＯｘ）、炭素含有酸化シリコン（ＳｉＯＣ）、フッ素添加酸化シリコン（ＳｉＯＦ）および酸窒化シリコン（ＳｉＯＮ）等が挙げられる。なお、絶縁膜１２５は、上記材料のいずれか１種からなる単層膜でもよいし、２種以上からなる積層膜として形成されていてもよい。
絶縁膜１２６は、絶縁膜１２５上に設けられ、例えば、後述する撮像素子１の第２基板２０と第３基板３０との接合面を形成するものである。絶縁膜１２６の材料としては、接合面の平坦化が可能なように、例えば、絶縁膜１２３よりも研磨レートが高く、例えば、比誘電率（ｋ）が４．０付近となる材料を用いることが好ましい。このような材料としては、例えば、酸化シリコン（ＳｉＯｘ），ＳｉＯＣ，ＳｉＯＦおよびＳｉＯＮ等が挙げられる。なお、絶縁膜１２６は、上記材料のいずれか１種からなる単層膜でもよいし、２種以上からなる積層膜として形成されていてもよい。
導電層１２７は、本開示の「第１の導電膜」に相当するものである。導電層１２７は、例えば、一方向に延伸する配線１１２Ｘ１～配線１１２Ｘ６を有する配線層１１２の直上に設けられる配線層であり、例えば、絶縁膜１２６および絶縁膜１２５の一部に設けられた開口Ｈ３に埋め込み形成され、絶縁膜１２６と同一平面を形成している。導電層１２７は、複数の導電膜（例えば、導電層１２７Ｘ１および導電層１２７Ｘ２）を有し、少なくとも一部の導電層１２７は、一方向に延伸すると共に、配線１１２Ｘ１～配線１１２Ｘ６の少なくとも一部と正対するように設けられている。一例として、図１では、導電層１２７Ｘ１が、例えば、配線間に空隙Ｇ１を有する配線１１２Ｘ２、配線１１２Ｘ３および配線１１２Ｘ４と正対する位置に、例えば、配線１１２Ｘ２および配線１１２Ｘ３と同様に、Ｙ軸方向に延在して形成されている。開口Ｈ３内には、バリア膜１２１～絶縁膜１２５を貫通し、配線１１２Ｘ１まで達する開口Ｈ４が設けられている。導電層１２７Ｘ１は、この開口Ｈ４内にも埋め込まれており、配線１１２Ｘ１と電気的に接続されている。なお、導電層１２７は、図１に示した導電層１２７Ｘ２（図２では不図示）のように、配線間に空隙Ｇ１，Ｇ２が形成されていない配線（例えば、配線１１２Ｘ６）の上方に形成されていてもよい。
導電層１２７は、開口Ｈ３および開口Ｈ４の側面および底面に形成されたバリアメタル１２７Ａと、開口Ｈ３および開口Ｈ４を埋設する金属膜１２７Ｂとから構成されている。バリアメタル１２７Ａの材料としては、例えば、Ｔｉ（チタン）もしくはＴａ（タンタル）の単体、またはそれらの窒化物やあるいは合金等が挙げられる。金属膜１２７Ｂの材料としては、例えば、Ｃｕ（銅），Ｗ（タングステン）またはアルミニウム（Ａｌ）等の低抵抗金属を主体とする金属材料が挙げられる。
なお、絶縁膜１２５と絶縁膜１２６との間には他の層が設けられていてもよい。例えば、絶縁膜１２５と絶縁膜１２６との間には、導電層１２７を成膜した際に生じる応力による反りを低減するための絶縁膜を設けるようにしてもよい。このような絶縁膜は、例えば、ＣＶＤ(Chemical vapor deposition)法によって成膜され、例えば、比誘電率（ｋ）が７．０以上となる、例えば、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）等を用いて形成することができる。
（１－２．配線構造の製造方法）
まず、絶縁膜１１１に配線１１２Ｘ１～配線１１２Ｘ６を含む配線層１１２を埋め込み形成した後、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて表面を研磨し、第１層１１０を形成する。続いて、図３Ａに示したように、第１層１１０上に、例えば、ＰＶＤ（Physical Vapor Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法を用いて、バリア膜１２１を、例えば、１０ｎｍ～５０ｎｍの厚みで成膜する。
まず、絶縁膜１１１に配線１１２Ｘ１～配線１１２Ｘ６を含む配線層１１２を埋め込み形成した後、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて表面を研磨し、第１層１１０を形成する。続いて、図３Ａに示したように、第１層１１０上に、例えば、ＰＶＤ（Physical Vapor Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法を用いて、バリア膜１２１を、例えば、１０ｎｍ～５０ｎｍの厚みで成膜する。
次に、図３Ｂに示したように、フォトリソグラフィ技術を用いて、配線１２１Ｘ２～配線１１２Ｘ５に対応する位置に開口を有するレジスト膜１３１を、バリア膜１２１上にパターニングする。続いて、図３Ｃに示したように、レジスト膜１３１から露出したバリア膜１２１、配線１１２Ｘ２～配線１１２Ｘ５の一部および絶縁膜１１１を、例えばドライエッチングして開口Ｈ２を形成する。
次に、レジスト膜１３１を除去した後、図３Ｄに示したように、例えばＣＶＤ法を用いて、バリア膜１２１上および開口Ｈ２の側面および底面を被覆する絶縁膜１２２を、例えば、５ｎｍ～５０ｎｍの厚みで成膜する。続いて、図３Ｅに示したように、例えばＣＶＤ法を用いて、例えばＳｉＯＣあるいは窒化シリコンからなる、例えば膜厚１０ｎｍ～５００ｎｍの絶縁膜１２３を成膜する。これにより、開口Ｈ２は閉塞され、配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４との間および配線１１２Ｘ４と配線１１２Ｖ５との間に、それぞれ空隙Ｇ１が形成される。
次に、図３Ｆに示したように、絶縁膜１２３上に、例えばＣＶＤ法を用いて、例えば膜厚１００ｎｍ～５００ｎｍの絶縁膜１２３を成膜する。その際、絶縁膜１２３の成膜時よりも高圧条件下とする等の、絶縁膜１２３の成膜時よりも段差被覆性が低下する条件に変更することにより、空隙Ｇ１の上方に微小な空隙Ｇ２が形成される。
次に、図３Ｇに示したように、絶縁膜１２４上に、例えばＣＶＤ法を用いて、例えばＳｉＯｘからなる、膜厚２００ｎｍ～３００ｎｍの絶縁膜１２５を成膜した後、例えばＣＭＰ法を用いて絶縁膜１２５を研磨して表面を平坦化する。
次に、例えば、ＣＶＤ法を用いて、絶縁膜１２５上に絶縁膜１２６を、例えば、１００ｎｍ～２μｍの厚みで成膜する。続いて、開口Ｈ２と同様の方法を用いて絶縁膜１２６の一部を、例えばドライエッチングして開口Ｈ３を形成した後、さらに、開口Ｈ３内に、バリア膜１２１～絶縁膜１２６を貫通して配線１１２Ｘ１まで達する開口Ｈ４を形成する。その後、例えば、スパッタを用いて開口Ｈ３および開口Ｈ４の側面および底面にバリアメタル１２７Ａを成膜した後、例えば、メッキを用いて開口Ｈ３および開口Ｈ４内に、金属膜１２７Ｂを成膜する。最後に、絶縁膜１２６上に形成されたバリアメタル１２７Ａおよび金属膜１２７Ｂを研磨して除去し、絶縁膜１２６および導電層１２７が同一平面を構成する平坦面を形成する。以上により、図１に示した配線構造１００が完成する。
（１－３．撮像素子の構成）
図４は、本開示の一実施の形態に係る撮像素子（撮像素子１）の垂直方向の断面構成の一例を表したものである。図５は、図４に示した撮像素子１の概略構成の一例を表したものである。撮像素子１は、半導体基板１１に、光電変換を行うセンサ画素１２を有する第１基板１０と、半導体基板２１に、センサ画素１２から出力された電荷に基づく画像信号を出力する読み出し回路２２を有する第２基板２０と、半導体基板３１に、画素信号を処理するロジック回路３２を有する第３基板３０とが積層された３次元構造を有する撮像素子である。上記配線構造１００は、図６に示したように、例えば、第３基板３０と接合される第２基板２０の接合面近傍の配線構造に適用される。
図４は、本開示の一実施の形態に係る撮像素子（撮像素子１）の垂直方向の断面構成の一例を表したものである。図５は、図４に示した撮像素子１の概略構成の一例を表したものである。撮像素子１は、半導体基板１１に、光電変換を行うセンサ画素１２を有する第１基板１０と、半導体基板２１に、センサ画素１２から出力された電荷に基づく画像信号を出力する読み出し回路２２を有する第２基板２０と、半導体基板３１に、画素信号を処理するロジック回路３２を有する第３基板３０とが積層された３次元構造を有する撮像素子である。上記配線構造１００は、図６に示したように、例えば、第３基板３０と接合される第２基板２０の接合面近傍の配線構造に適用される。
第１基板１０は、上記のように、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉ等のサリサイド（Self Aligned Silicide）プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。本実施の形態では、半導体基板１１が本開示の「第１半導体基板」の一具体例に相当し、第１基板１０が本開示の「第１基板」の一具体例に相当するものである。半導体基板３１が本開示の「第２半導体基板」の一具体例に相当し、第３基板３０が本開示の「第２基板」の一具体例に相当するものである。なお、半導体基板２１を含む第２基板２０は、本開示の「第１基板」側および「第２基板」側に含まれるものとみなすことができる。
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
図７は、センサ画素１２および読み出し回路２２の一例を表したものである。以下では、図７に示したように、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。
各センサ画素１２は、互いに共通の構成要素を有している。図７には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグランド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。
１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されると共に、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３に電気的に接続されている。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、図４に示したように、半導体基板１１の表面からｐウェル層４２を貫通してＰＤ４１に達する深さまで延在している。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
なお、図８に示したように、選択トランジスタＳＥＬが、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３に電気的に接続されている。増幅トランジスタＡＭＰのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。また、図９および図１０に示したように、ＦＤ転送トランジスタＦＤＧが、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられていてもよい。
ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
図１１は、複数の読み出し回路２２と、複数の垂直信号線２４との接続態様の一例を表したものである。複数の読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、複数の垂直信号線２４は、読み出し回路２２ごとに１つずつ割り当てられていてもよい。例えば、図１１に示したように、４つの読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、４つの垂直信号線２４が、読み出し回路２２ごとに１つずつ割り当てられていてもよい。なお、図１１では、各垂直信号線２４を区別するために、各垂直信号線２４の符号の末尾に識別番号（１，２，３，４）が付与されている。
次に、撮像素子１の垂直方向の断面構成について図４を用いて説明する。撮像素子１は、上記のように、第１基板１０、第２基板２０および第３基板３０がこの順に積層された構成を有し、さらに、第１基板１０の裏面（光入射面）側に、カラーフィルタ４０および受光レンズ５０を備えている。カラーフィルタ４０および受光レンズ５０は、それぞれ、例えば、センサ画素１２ごとに１つずつ設けられている。つまり、撮像素子１は、裏面照射型の撮像素子である。
第１基板１０は、半導体基板１１の表面（面１１Ｓ１）上に絶縁層４６を積層して構成されている。第１基板１０は、層間絶縁膜５１の一部として、絶縁層４６を有している。絶縁層４６は、半導体基板１１と、後述の半導体基板２１との間に設けられている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えば、表面の一部およびその近傍に、ｐウェル層４２を有しており、それ以外の領域（ｐウェル層４２よりも深い領域）に、ｐウェル層４２とは異なる導電型のＰＤ４１を有している。ｐウェル層４２は、ｐ型の半導体領域で構成されている。ＰＤ４１は、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成されている。半導体基板１１は、ｐウェル層４２内に、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有している。
第１基板１０は、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤをセンサ画素１２ごとに有している。第１基板１０は、半導体基板１１の面１１Ｓ１側（光入射面側とは反対側、第２基板２０側）の一部に、転送トランジスタＴＲおよびフローティングディフュージョンＦＤが設けられた構成となっている。第１基板１０は、各センサ画素１２を分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）に延在して形成されている。素子分離部４３は、互いに隣接する２つのセンサ画素１２の間に設けられている。素子分離部４３は、互いに隣接するセンサ画素１２同士を電気的に分離する。素子分離部４３は、例えば、酸化シリコンによって構成されている。素子分離部４３は、例えば、半導体基板１１を貫通している。第１基板１０は、例えば、さらに、素子分離部４３の側面であって、且つ、フォトダイオードＰＤ側の面に接するｐウェル層４４を有している。ｐウェル層４４は、フォトダイオードＰＤとは異なる導電型（具体的にはｐ型）の半導体領域で構成されている。第１基板１０は、例えば、さらに、半導体基板１１の裏面（面１１Ｓ２、他の面）に接する固定電荷膜４５を有している。固定電荷膜４５は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜４５は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜４５が誘起する電界により、半導体基板１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。カラーフィルタ４０は、半導体基板１１の裏面側に設けられている。カラーフィルタ４０は、例えば、固定電荷膜４５に接して設けられており、固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。受光レンズ５０は、例えば、カラーフィルタ４０に接して設けられており、カラーフィルタ４０および固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。
第２基板２０は、半導体基板２１上に絶縁層５２を積層して構成されている。絶縁層５２は、第２基板２０は、層間絶縁膜５１の一部として、絶縁層５２を有している。絶縁層５２は、半導体基板２１と、半導体基板３１との間に設けられている。半導体基板２１は、シリコン基板で構成されている。第２基板２０は、４つのセンサ画素１２ごとに、１つの読み出し回路２２を有している。第２基板２０は、半導体基板２１の表面（第３基板３０と対向する面２１Ｓ１、一の面）側の一部に読み出し回路２２が設けられた構成となっている。第２基板２０は、半導体基板１１の表面（面１１Ｓ１）に対して半導体基板２１の裏面（面２１Ｓ２）を向けて第１基板１０に貼り合わされている。つまり、第２基板２０は、第１基板１０に、フェイストゥーバックで貼り合わされている。第２基板２０は、さらに、半導体基板２１と同一の層内に、半導体基板２１を貫通する絶縁層５３を有している。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５３を有している。絶縁層５３は、後述の貫通配線５４の側面を覆うように設けられている。
第１基板１０および第２基板２０からなる積層体は、層間絶縁膜５１と、層間絶縁膜５１内に設けられた貫通配線５４を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線５４を有している。貫通配線５４は、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線５４によって互いに電気的に接続されている。具体的には、貫通配線５４は、フローティングディフュージョンＦＤおよび後述の接続配線５５に電気的に接続されている。
第１基板１０および第２基板２０からなる積層体は、さらに、層間絶縁膜５１内に設けられた貫通配線４７，４８（後述の図１２参照）を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線４７と、１つの貫通配線４８とを有している。貫通配線４７，４８は、それぞれ、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線４７，４８によって互いに電気的に接続されている。具体的には、貫通配線４７は、半導体基板１１のｐウェル層４２と、第２基板２０内の配線とに電気的に接続されている。貫通配線４８は、転送ゲートＴＧおよび画素駆動線２３に電気的に接続されている。
第２基板２０は、例えば、絶縁層５２内に、読み出し回路２２や半導体基板２１と電気的に接続された複数の接続部５９を有している。第２基板２０は、さらに、例えば、絶縁層５２上に配線層５６を有している。配線層５６は、例えば、絶縁層５７と、絶縁層５７内に設けられた複数の画素駆動線２３および複数の垂直信号線２４を有している。配線層５６は、さらに、例えば、絶縁層５７内に複数の接続配線５５を４つのセンサ画素１２ごとに１つずつ有している。接続配線５５は、読み出し回路２２を共有する４つのセンサ画素１２に含まれるフローティングディフュージョンＦＤに電気的に接続された各貫通配線５４を互いに電気的に接続している。ここで、貫通配線５４，４８の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の２倍となっている。また、貫通配線５４，４８，４７の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の３倍となっている。
配線層５６は、さらに、例えば、絶縁層５７内に複数のパッド電極５８を有している。各パッド電極５８は、例えば、Ｃｕ（銅）、タングステン（Ｗ）、Ａｌ（アルミニウム）等の金属で形成されている。各パッド電極５８は、配線層５６の表面に露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。複数のパッド電極５８は、例えば、画素駆動線２３および垂直信号線２４ごとに１つずつ設けられている。ここで、パッド電極５８の総数（または、パッド電極５８とパッド電極６４（後述）との接合の総数は、例えば、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。
図６は、上記配線構造１００を、撮像素子１に適用した際の断面構成を模式的に表したものである。本実施の形態では、例えば、複数の垂直信号線２４が、上記配線構造１００における配線１１２Ｘ３および配線１１２Ｘ４に相当し、電源線ＶＳＳが、上記配線構造１００における配線１１２Ｘ２および配線１１２Ｘ５に相当する。図４では示していないが、絶縁層５７は、図６に示したように、バリア膜１５２を含む複数の絶縁膜１５１～絶縁膜１５７を含んで構成されている。そのうちの絶縁膜１５４によって、互いに並走する電源線ＶＳＳと垂直信号線２４との間および複数の垂直信号線２４の配線間および垂直信号線２４の上方に、それぞれ空隙Ｇ１，Ｇ２が形成されている。配線層５６の表面に露出している各パッド電極５８（パッド電極５８Ｘ１，５８Ｘ２）は、上記配線構造１００における導電層１２７Ｘ１および導電層１２７Ｘ２に相当する。
各パッド電極５８のうち一部（パッド電極５８Ｘ１）は、グランド線（配線１１２Ｘ１）と電気的に接続されている。グランド線は、例えば、図示していないが、半導体基板１１のｐウェルやグランド（ＧＮＤ）に接続されている。これにより、パッド電極５８Ｘ１は、垂直信号線２４の積層方向に対するシールド配線として用いることができ、垂直信号線２４におけるノイズの発生を低減することが可能となる。
更に、シールド配線として機能するパッド電極５８Ｘ１は、後述する第３基板３０側のパッド電極６４Ｘ１と接合されている。これにより、シールド配線をパッド電極５８Ｘ１単独で形成した場合と比較して、シールド配線のインピーダンスを下げることが可能となる。また、シールド配線として機能するパッド電極５８Ｘ１は、例えば、垂直信号線２４と同様に、画素領域１３を縦断するように設けられており、画素領域１３の領域端を超えた周縁近傍で終端している。
第３基板３０は、例えば、半導体基板３１上に層間絶縁膜６１を積層して構成されている。なお、第３基板３０は、後述するように、第２基板２０に、表面側の面同士で貼り合わされていることから、第３基板３０内の構成について説明する際には、上下の説明が、図面での上下方向とは逆となっている。半導体基板３１は、シリコン基板で構成されている。第３基板３０は、半導体基板３１の表面（面３１Ｓ１）側の一部にロジック回路３２が設けられた構成となっている。第３基板３０は、さらに、例えば、層間絶縁膜６１上に配線層６２を有している。配線層６２は、例えば、絶縁層６３と、絶縁層６３内に設けられた複数のパッド電極６４（例えば、パッド電極６４Ｘ１およびパッド電極６４Ｘ２）を有している。複数のパッド電極６４は、ロジック回路３２と電気的に接続されている。各パッド電極６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極６４は、配線層６２の表面に露出している。各パッド電極６４は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。また、パッド電極６４は、必ずしも複数でなくてもよく、１つでもロジック回路３２と電気的に接続が可能である。第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、貫通配線５４と、パッド電極５８，６４とを介して、ロジック回路３２に電気的に接続されている。第３基板３０は、半導体基板２１の表面（面２１Ｓ１）側に半導体基板３１の表面（面３１Ｓ１）を向けて第２基板２０に貼り合わされている。つまり、第３基板３０は、第２基板２０に、フェイストゥーフェイスで貼り合わされている。
図１２および図１３は、撮像素子１の水平方向の断面構成の一例を表したものである。図１２および図１３の上側の図は、図４の断面Ｓｅｃ１での断面構成の一例を表す図であり、図１２および図１３の下側の図は、図４の断面Ｓｅｃ２での断面構成の一例を表す図である。図１２には、２×２の４つのセンサ画素１２を２組、第２方向Ｈに並べた構成が例示されており、図１３には、２×２の４つのセンサ画素１２を４組、第１方向Ｖおよび第２方向Ｈに並べた構成が例示されている。なお、図１２および図１３の上側の断面図では、図４の断面Ｓｅｃ１での断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされると共に、絶縁層４６が省略されている。また、図１２および図１３の下側の断面図では、図４の断面Ｓｅｃ２での断面構成の一例を表す図に、半導体基板２１の表面構成の一例を表す図が重ね合わされている。
図１２および図１３に示したように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７は、第１基板１０の面内において第１方向Ｖ（図１２の上下方向、図１３の左右方向）に帯状に並んで配置されている。なお、図１２および図１３には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖに２列に並んで配置されている場合が例示されている。第１方向Ｖは、マトリクス状の配置された複数のセンサ画素１２の２つの配列方向（例えば行方向および列方向）のうち一方の配列方向（例えば列方向）と平行となっている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧは、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
絶縁層５３は、第１方向Ｖに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖに延在すると共に、絶縁層５３を介して第１方向Ｖと直交する第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と対向する領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬとによって構成されている。
図１４、図１５、図１６および図１７は、撮像素子１の水平面内での配線レイアウトの一例を表したものである。図１４～図１７には、４つのセンサ画素１２によって共有される１つの読み出し回路２２が４つのセンサ画素１２と対向する領域内に設けられている場合が例示されている。図１４～図１７に記載の配線は、例えば、配線層５６において互いに異なる層内に設けられている。
互いに隣接する４つの貫通配線５４は、例えば、図１４に示したように、接続配線５５と電気的に接続されている。互いに隣接する４つの貫通配線５４は、さらに、例えば、図１４に示したように、接続配線５５および接続部５９を介して、絶縁層５３の左隣りブロック２１Ａに含まれる増幅トランジスタＡＭＰのゲートと、絶縁層５３の右隣りブロック２１Ａに含まれるリセットトランジスタＲＳＴのゲートとに電気的に接続されている。
電源線ＶＤＤは、例えば、図１５に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。電源線ＶＤＤは、例えば、図１５に示したように、接続部５９を介して、第２方向Ｈに並んで配置された各読み出し回路２２の増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに電気的に接続されている。２本の画素駆動線２３が、例えば、図１５に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。一方の画素駆動線２３（第２制御線）は、例えば、図１５に示したように、第２方向Ｈに並んで配置された各読み出し回路２２のリセットトランジスタＲＳＴのゲートに電気的に接続された配線ＲＳＴＧである。他方の画素駆動線２３（第３制御線）は、例えば、図１５に示したように、第２方向Ｈに並んで配置された各読み出し回路２２の選択トランジスタＳＥＬのゲートに電気的に接続された配線ＳＥＬＧである。各読み出し回路２２において、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとが、例えば、図１５に示したように、配線２５を介して、互いに電気的に接続されている。
２本の電源線ＶＳＳが、例えば、図１６に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。各電源線ＶＳＳは、例えば、図１６に示したように、第２方向Ｈに並んで配置された各センサ画素１２と対向する位置において、複数の貫通配線４７に電気的に接続されている。４本の画素駆動線２３が、例えば、図１６に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。４本の画素駆動線２３の各々は、例えば、図１６に示したように、第２方向Ｈに並んで配置された各読み出し回路２２に対応する４つのセンサ画素１２のうちの１つのセンサ画素１２の貫通配線４８に電気的に接続された配線ＴＲＧである。つまり、４本の画素駆動線２３（第１制御線）は、第２方向Ｈに並んで配置された各センサ画素１２の転送トランジスタＴＲのゲート（転送ゲートＴＧ）に電気的に接続されている。図１６では、各配線ＴＲＧを区別するために、各配線ＴＲＧの末尾に識別子（１，２，３，４）が付与されている。
垂直信号線２４は、例えば、図１７に示したように、第１方向Ｖに並んで配置された各読み出し回路２２と対向する位置に配置されている。垂直信号線２４（出力線）は、例えば、図１７に示したように、第１方向Ｖに並んで配置された各読み出し回路２２の出力端（増幅トランジスタＡＭＰのソース）に電気的に接続されている。
（１－４．撮像素子の製造方法）
次に、撮像素子１の製造方法について説明する。図１８Ａ～図１８Ｇは、撮像素子１の製造過程の一例を表したものである。
次に、撮像素子１の製造方法について説明する。図１８Ａ～図１８Ｇは、撮像素子１の製造過程の一例を表したものである。
まず、半導体基板１１に、ｐウェル層４２や、素子分離部４３、ｐウェル層４４を形成する。次に、半導体基板１１に、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを形成する（図１８Ａ）。これにより、半導体基板１１に、センサ画素１２が形成される。このとき、センサ画素１２に用いる電極材料として、サリサイドプロセスによるＣｏＳｉ２やＮｉＳｉ等の耐熱性の低い材料を用いないことが好ましい。むしろ、センサ画素１２に用いる電極材料としては、耐熱性の高い材料を用いることが好ましい。耐熱性の高い材料としては、例えば、ポリシリコンが挙げられる。その後、半導体基板１１上に、絶縁層４６を形成する（図１８Ａ）。このようにして、第１基板１０が形成される。
次に、第１基板１０（絶縁層４６Ｂ）上に、半導体基板２１を貼り合わせる（図１８Ｂ）。その後、必要に応じて半導体基板２１を薄肉化する。この際、半導体基板２１の厚さを、読み出し回路２２の形成に必要な膜厚にする。半導体基板２１の厚さは、一般的には数百ｎｍ程度である。しかし、読み出し回路２２のコンセプトによっては、ＦＤ（Fully Depletion）型も可能であるので、その場合には、半導体基板２１の厚さとしては、数ｎｍ～数μｍの範囲を採り得る。
続いて、半導体基板２１と同一の層内に、絶縁層５３を形成する（図１８Ｃ）。絶縁層５３を、例えば、フローティングディフュージョンＦＤと対向する箇所に形成する。例えば、半導体基板２１に対して、半導体基板２１を貫通するスリット（開口２１Ｈ）を形成して、半導体基板２１を複数のブロック２１Ａに分離する。その後、スリットを埋め込むように、絶縁層５３を形成する。その後、半導体基板２１の各ブロック２１Ａに、増幅トランジスタＡＭＰ等を含む読み出し回路２２を形成する（図１８Ｃ）。このとき、センサ画素１２の電極材料として、耐熱性の高い金属材料が用いられている場合には、読み出し回路２２のゲート絶縁膜を、熱酸化により形成することが可能である。
次に、半導体基板２１上に絶縁層５２を形成する。このようにして、絶縁層４６，５２，５３からなる層間絶縁膜５１を形成する。続いて、層間絶縁膜５１に貫通孔５１Ａ，５１Ｂを形成する（図１８Ｄ）。具体的には、絶縁層５２のうち、読み出し回路２２と対向する箇所に、絶縁層５２を貫通する貫通孔５１Ｂを形成する。また、層間絶縁膜５１のうち、フローティングディフュージョンＦＤと対向する箇所（つまり、絶縁層５３と対向する箇所）に、層間絶縁膜５１を貫通する貫通孔５１Ａを形成する。
続いて、貫通孔５１Ａ，５１Ｂに導電性材料を埋め込むことにより、貫通孔５１Ａ内に貫通配線５４を形成すると共に、貫通孔５１Ｂ内に接続部５９を形成する（図１８Ｅ）。さらに、絶縁層５２上に、貫通配線５４と接続部５９とを互いに電気的に接続する接続配線５５を形成する（図１８Ｅ）。その後、配線層５６を、絶縁層５２上に形成する（図１８Ｆ）。このようにして、第２基板２０が形成される。
次に、第２基板２０を、半導体基板３１の表面側に半導体基板２１の表面を向けて、ロジック回路３２や配線層６２が形成された第３基板３０に貼り合わせる（図１８Ｇ）。このとき、第２基板２０のパッド電極５８と、第３基板３０のパッド電極６４とを互いに接合することにより、第２基板２０と第３基板３０とを互いに電気的に接続する。このようにして、撮像素子１が製造される。
（１－５．作用・効果）
本実施の形態の配線構造１００およびこれを適用した撮像素子１では、一方向（例えばＹ軸方向）に延伸する複数の配線間に空隙Ｇ１を設け、さらにその上方に空隙Ｇ２を設けるようにした。例えば、絶縁膜１２３によって埋設される、Ｙ軸方向に延伸する配線１１２Ｘ１～配線１１２Ｘ６のうち、隣り合う配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４との間および配線１１２Ｘ４と配線１１２Ｘ５との間にそれぞれ空隙Ｇ１を形成し、それらの上方にＧ２を形成した。これにより、一方向に延伸する配線間の容量を低減する。以下、これについて説明する。
本実施の形態の配線構造１００およびこれを適用した撮像素子１では、一方向（例えばＹ軸方向）に延伸する複数の配線間に空隙Ｇ１を設け、さらにその上方に空隙Ｇ２を設けるようにした。例えば、絶縁膜１２３によって埋設される、Ｙ軸方向に延伸する配線１１２Ｘ１～配線１１２Ｘ６のうち、隣り合う配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４との間および配線１１２Ｘ４と配線１１２Ｘ５との間にそれぞれ空隙Ｇ１を形成し、それらの上方にＧ２を形成した。これにより、一方向に延伸する配線間の容量を低減する。以下、これについて説明する。
前述したように、近年、半導体装置では、半導体集積回路素子の微細化に伴い、素子間および素子内を結ぶ配線の間隔が狭くなってきており、配線間の容量（寄生容量）が増加する傾向にある。配線間の容量の増加は、配線信号を遅延させ、その結果デバイスの動作スピードを低下させるという課題を生じる。このため、一般的な半導体装置では、Ｌｏｗ－ｋ材料を用いて積層方向の配線間を電気的に絶縁すると共に、並列する配線間に空隙を設けることで、配線間の寄生容量の低下が図られている。
上記のような半導体装置において、配線間に空隙が形成された配線に対して上層配線との接続のためにビアを形成する場合、空隙によって意図しない短絡の発生を防ぐために、ビアを形成する配線の隣には空隙を形成しないという制約が設けられている。そのため、配線層全体としての容量を十分に低減できないという課題がある。
また、例えば銅（Ｃｕ）を用いて配線を形成する場合、一般にＣｕ配線上には比誘電率（ｋ）の値が高いバリア膜が積層される。そのため、空隙を形成しない配線部分はより積層方向の容量が高くなってしまうという課題がある。
これに対して本実施の形態では、例えば、配線１１２Ｘ２～配線１１２Ｘ５の一部および絶縁膜１１１を、例えばドライエッチングして開口Ｈ２を形成し、例えば、ＣＶＤ法を用いて絶縁膜１２３を成膜して、配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４との間および配線１１２Ｘ４と配線１１２Ｖ５との間に、それぞれ空隙Ｇ１を形成する。その後、絶縁膜１２３の成膜時よりも段差被覆性が低下する条件で絶縁膜１２４を成膜することにより、空隙Ｇ１の上方に空隙Ｇ２を形成するようにした。これにより、配線間およびその近傍の容量が低減される。
以上により、本実施の形態の配線構造１００では、構造全体の配線容量を低減することが可能となる。また、本実施の形態の配線構造１００を適用した撮像素子１では、例えば、画素領域１３を縦断する複数の垂直信号線２４の配線間およびその近傍の配線容量を低減することが可能となる。
以下に、第２，第３の実施の形態および変形例１～１１について説明する。なお、以下の説明において上記第１の実施の形態と同一構成部分については同一符号を付してその説明は適宜省略する。
＜２．第２の実施の形態＞
図１９は、本開示の第２の実施の形態に係る配線構造（配線構造１００Ａ）の垂直方向の断面構成の一例を模式的に表したものである。配線構造１００Ａは、上記第２の実施の形態と同様に、例えば、複数の配線層が積層された多層配線構造を有するものであり、例えば、後述する撮像素子１に適用可能なものである。
図１９は、本開示の第２の実施の形態に係る配線構造（配線構造１００Ａ）の垂直方向の断面構成の一例を模式的に表したものである。配線構造１００Ａは、上記第２の実施の形態と同様に、例えば、複数の配線層が積層された多層配線構造を有するものであり、例えば、後述する撮像素子１に適用可能なものである。
配線構造１００Ａは、一方向（例えばＹ軸方向）に延伸する複数の配線（例えば、配線１１２Ｘ１～配線１１２Ｘ６）を有する配線層１１２に、配線層１１２上に順に積層されたバリア膜１２１と絶縁膜１２３，１２８とを有する。バリア膜１２１は、例えば配線層１１２上に延在し、例えば配線１１２Ｘ２および配線１１２Ｘ５上にそれぞれ端面Ｓ１２１を有している。絶縁膜１２３は、バリア膜１２１の上方に積層されると共に、隣り合う配線間（例えば、隣り合う配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４との間および配線１１２Ｘ４と配線１１２Ｘ５との間）に設けられた開口Ｈ２を埋設するように設けられている。絶縁膜１２８は、絶縁膜１２３上に積層されている。
本実施の形態では、絶縁膜１２８が本開示の「第３の絶縁膜」の一具体例に相当し、上記開口Ｈ２内の、隣り合う配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４との間および配線１１２Ｘ４と配線１１２Ｘ５との間に、それぞれ空隙Ｇ１を有し、さらに、空隙Ｇ１よりも小さな体積を有する空隙Ｇ２が空隙Ｇ１の上方に設けられている。
絶縁膜１２８は、絶縁膜１２３上に設けられ、開口Ｈ２内の配線間（具体的には、配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４および配線１１２Ｖ４と配線１１２Ｘ５との間）に設けられた空隙Ｇ１の上方に空隙Ｇ２を形成するためのものである。空隙Ｇ２は、開口Ｈ２を閉塞する際に生じる絶縁膜１２３表面の凹凸によって空隙Ｇ１の上方に自己整合的に形成される。絶縁膜１２８は、絶縁膜１２３よりも段差被覆性の低い材料を選択する。例えば、ＴＥＯＳ ＳｉＯ２を用いて絶縁膜１２３を形成する場合には、絶縁膜１２８の材料としては、例えばＳｉＯＣを選択することができる。例えば、ＳｉＯＣを用いて絶縁膜１２３を形成する場合には、絶縁膜１２８の材料としては、例えばＳｉＨ４系ＳｉＯ２を選択することができる。
配線構造１００Ａは、例えば、以下のようにして製造することができる。
まず、上記第１の実施の形態と同様にして、例えば図２０Ａに示したように、例えばＣＶＤ法を用いて、例えばＴＥＯＳ ＳｉＯ２からなる、例えば膜厚１０ｎｍ～５００ｎｍの絶縁膜１２３を成膜する。これにより、開口Ｈ２は閉塞され、配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４との間および配線１１２Ｘ４と配線１１２Ｖ５との間に、それぞれ空隙Ｇ１が形成される。
次に、図２０Ｂに示したように、絶縁膜１２３上に、例えばＣＶＤ法を用いて、ＴＥＯＳ ＳｉＯ２よりも段差被覆性が低い、例えばＳｉＯＣからなる、例えば膜厚１００ｎｍ～５００ｎｍの絶縁膜１２３を成膜する。これにより、空隙Ｇ１の上方に微小な空隙Ｇ２が形成される。
次に、図２０Ｃに示したように、絶縁膜１２４上に、例えばＣＶＤ法を用いて、例えばＳｉＯｘからなる、膜厚２００ｎｍ～３００ｎｍの絶縁膜１２５を成膜した後、例えばＣＭＰ法を用いて絶縁膜１２５を研磨して表面を平坦化する。その後、上記第１の実施の形態と同様にして、絶縁膜１２６およびバリアメタル１２７Ａと金属膜１２７Ｂとからなる導電層１２７を形成する。最後に、絶縁膜１２６上に形成されたバリアメタル１２７Ａおよび金属膜１２７Ｂを研磨して除去し、絶縁膜１２６および導電層１２７が同一平面を構成する平坦面を形成する。以上により、図１９に示した配線構造１００Ａが完成する。
このように、本実施の形態では、空隙Ｇ１を形成する絶縁膜１２３上に、絶縁膜１２３よりも段差被覆性の低い酸化膜からなる絶縁膜１２８を形成するようにした。これにより、空隙Ｇ１の上方に空隙Ｇ２が形成され、配線間およびその近傍の容量が低減される。
以上により、本実施の形態の配線構造１００Ａでは、構造全体の配線容量を低減することが可能となる。また、本実施の形態の配線構造１００を適用した撮像素子１では、例えば、画素領域１３を縦断する複数の垂直信号線２４の配線間およびその近傍の配線容量を低減することが可能となる。
＜３．第３の実施の形態＞
図２１は、本開示の第３の実施の形態に係る配線構造（配線構造１００Ｂ）の垂直方向の断面構成の一例を模式的に表したものである。配線構造１００Ｂは、上記第２の実施の形態と同様に、例えば、複数の配線層が積層された多層配線構造を有するものであり、例えば、後述する撮像素子１に適用可能なものである。
図２１は、本開示の第３の実施の形態に係る配線構造（配線構造１００Ｂ）の垂直方向の断面構成の一例を模式的に表したものである。配線構造１００Ｂは、上記第２の実施の形態と同様に、例えば、複数の配線層が積層された多層配線構造を有するものであり、例えば、後述する撮像素子１に適用可能なものである。
配線構造１００Ｂは、一方向（例えばＹ軸方向）に延伸する複数の配線（例えば、配線１１２Ｘ１～配線１１２Ｘ６）を有する配線層１１２に、配線層１１２上に順に積層されたバリア膜１２１と絶縁膜１２２，１２３とを有する。バリア膜１２１は、例えば配線層１１２上に延在し、例えば配線１１２Ｘ２および配線１１２Ｘ５上にそれぞれ端面Ｓ１２１を有している。絶縁膜１２２は、バリア膜１２１上に設けられ、さらに、開口Ｈ２内において露出する配線１１２Ｘ２～配線１１２Ｘ５の上面および側面ならびに開口Ｈ２の底面を連続して被覆するように延在している。絶縁膜１２３は、バリア膜１２１の上方に積層されると共に、隣り合う配線間（例えば、隣り合う配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４との間および配線１１２Ｘ４と配線１１２Ｘ５との間）に設けられた開口Ｈ２を埋設するように設けられている。
配線構造１００Ｂは、配線１１２Ｘ１～配線１１２Ｘ６を構成する、金属膜１１２Ｂの側面および底面を覆うバリアメタル１１２Ａのうち、開口Ｈ２内において露出する配線１１２Ｘ２～配線１１２Ｘ５のバリアメタル１１２Ａが、図２１に示したように、底面に向かって一部が後退しており、これにより、配線１１２Ｘ２～配線１１２Ｘ５の側面に段差を有する。本実施の形態では、この段差によって、開口Ｈ２を閉塞する際に空隙Ｇ１の上方に空隙Ｇ２が自己整合的に形成される。
配線構造１００Ｂは、例えば、以下のようにして製造することができる。
まず、上記第１の実施の形態と同様にして、図３Ｃに示したように、レジスト膜１３１から露出したバリア膜１２１、配線１１２Ｘ２～配線１１２Ｘ５の一部および絶縁膜１１１を、例えばドライエッチングして開口Ｈ２を形成する。続いて、図２２Ａに示したように、さらにドライエッチングを過剰に行うことにより、配線１１２Ｘ２～配線１１２Ｘ５のバリアメタル１１２Ａを底面に向かって後退させる。
次に、上記第１の実施の形態と同様にして、絶縁膜１２２を成膜した後、図２２Ｂに示したように、例えばＣＶＤ法を用いて、例えばＳｉＯＣあるいは窒化シリコンからなる、例えば膜厚１０ｎｍ～５００ｎｍの絶縁膜１２３を成膜する。このとき、絶縁膜１２３によって開口Ｈ２は閉塞され、配線１１２Ｘ２と配線１１２Ｘ３との間、配線１１２Ｘ３と配線１１２Ｘ４との間および配線１１２Ｘ４と配線１１２Ｖ５との間に、それぞれ空隙Ｇ１が形成され、バリアメタル１１２Ａの後退によって形成された段差においてピンチオフが発生し、空隙Ｇ１の上方に微小な空隙Ｇ２が形成される。
次に、図２２Ｃに示したように、絶縁膜１２３上に、例えばＣＶＤ法を用いて、例えばＳｉＯｘからなる、膜厚２００ｎｍ～３００ｎｍの絶縁膜１２５を成膜した後、例えばＣＭＰ法を用いて絶縁膜１２５を研磨して表面を平坦化する。その後、上記第１の実施の形態と同様にして、絶縁膜１２６およびバリアメタル１２７Ａと金属膜１２７Ｂとからなる導電層１２７を形成する。最後に、絶縁膜１２６上に形成されたバリアメタル１２７Ａおよび金属膜１２７Ｂを研磨して除去し、絶縁膜１２６および導電層１２７が同一平面を構成する平坦面を形成する。以上により、図２１に示した配線構造１００Ｂが完成する。
このように、本実施の形態では、開口Ｈ２内において露出する配線１１２Ｘ２～配線１１２Ｘ５のバリアメタル１１２Ａを底面に向かって一部を後退させ、配線１１２Ｘ２～配線１１２Ｘ５の側面に段差を形成するようにした。これにより、開口Ｈ２を閉塞する際に、この段差によって空隙Ｇ１の上方に空隙Ｇ２が自己整合的に形成され、配線間およびその近傍の容量が低減される。
以上により、本実施の形態の配線構造１００Ｂでは、構造全体の配線容量を低減することが可能となる。また、本実施の形態の配線構造１００を適用した撮像素子１では、例えば、画素領域１３を縦断する複数の垂直信号線２４の配線間およびその近傍の配線容量を低減することが可能となる。
＜４．変形例＞
（４－１．変形例１）
図２３は、本開示の変形例１に係る配線構造（配線構造１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ）の垂直方向の断面構成の一例を模式的に表したものである。図２４は、本開示の変形例１に係る配線構造（配線構造１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ）の垂直方向の断面構成の他の例を模式的に表したものである。配線１１２Ｘ２～１１２Ｘ５の間に設けられる空隙Ｇ１の形状は、図１等に示した形状に限定されるものではない。
（４－１．変形例１）
図２３は、本開示の変形例１に係る配線構造（配線構造１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ）の垂直方向の断面構成の一例を模式的に表したものである。図２４は、本開示の変形例１に係る配線構造（配線構造１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ）の垂直方向の断面構成の他の例を模式的に表したものである。配線１１２Ｘ２～１１２Ｘ５の間に設けられる空隙Ｇ１の形状は、図１等に示した形状に限定されるものではない。
例えば、図２３に示したように、空隙Ｇ１の底部を配線１１２Ｘ２～１１２Ｘ５の底部と略同じ深さとしてもよい。あるいは、図２４に示したように、空隙Ｇの底部を配線１１２Ｘ２～１１２Ｘ５の底部よりも深い位置となるようにしてもよい。この他、図示していないが、空隙Ｇの頂部が配線１１２Ｘ２～１１２Ｘ５の上面よりも高い位置となるようにしてもよい。
これにより、配線間の寄生容量の低減効果および電気的信頼性（ＴＤＤＢ）をさらに高めることが可能となる。
また、空隙Ｇは、配線１１２Ｘ２～１１２Ｘ５の底部に広がっていてもよい。更に、空隙Ｇは、配線１１２Ｘ２～１１２Ｘ５の底部に広がり、配線１１２Ｘ２～１１２Ｘ５の底部において互いに連続していてもよい。これにより、平面方向の配線間の寄生容量の低減に加えて、積層方向の配線間の寄生容量を低減させることが可能となる。
（４－２．変形例２）
図２５は、上記実施の形態等の変形例（変形例２）に係る撮像素子（撮像素子１）の垂直方向の断面構成の一例を表したものである。本変形例では、転送トランジスタＴＲが、平面型の転送ゲートＴＧを有している。そのため、転送ゲートＴＧは、ｐウェル層４２を貫通しておらず、半導体基板１１の表面だけに形成されている。転送トランジスタＴＲに平面型の転送ゲートＴＧが用いられる場合であっても、撮像素子１は、上記第１の実施の形態と同様の効果を有する。
図２５は、上記実施の形態等の変形例（変形例２）に係る撮像素子（撮像素子１）の垂直方向の断面構成の一例を表したものである。本変形例では、転送トランジスタＴＲが、平面型の転送ゲートＴＧを有している。そのため、転送ゲートＴＧは、ｐウェル層４２を貫通しておらず、半導体基板１１の表面だけに形成されている。転送トランジスタＴＲに平面型の転送ゲートＴＧが用いられる場合であっても、撮像素子１は、上記第１の実施の形態と同様の効果を有する。
（４－３．変形例３）
図２６は、上記実施の形態等の変形例（変形例３）に係る撮像素子（撮像素子１）の垂直方向の断面構成の一例を表したものである。本変形例では、第２基板２０と第３基板３０との電気的な接続が、第１基板１０における周辺領域１４と対向する領域でなされている。周辺領域１４は、第１基板１０の額縁領域に相当しており、画素領域１３の周縁に設けられている。本変形例では、第２基板２０は、周辺領域１４と対向する領域に、複数のパッド電極５８を有しており、第３基板３０は、周辺領域１４と対向する領域に、複数のパッド電極６４を有している。第２基板２０および第３基板３０は、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。
図２６は、上記実施の形態等の変形例（変形例３）に係る撮像素子（撮像素子１）の垂直方向の断面構成の一例を表したものである。本変形例では、第２基板２０と第３基板３０との電気的な接続が、第１基板１０における周辺領域１４と対向する領域でなされている。周辺領域１４は、第１基板１０の額縁領域に相当しており、画素領域１３の周縁に設けられている。本変形例では、第２基板２０は、周辺領域１４と対向する領域に、複数のパッド電極５８を有しており、第３基板３０は、周辺領域１４と対向する領域に、複数のパッド電極６４を有している。第２基板２０および第３基板３０は、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。
このように、本変形例では、第２基板２０および第３基板３０が、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。これにより、画素領域１３と対向する領域で、パッド電極５８，６４同士を接合する場合と比べて、１画素あたりの面積の微細化を阻害するおそれを低減することができる。従って、上記第１の実施の形態の効果に加えて、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
（４－４．変形例４）
図２７は、上記実施の形態等の変形例（変形例４）に係る撮像素子（撮像素子１）の垂直方向の断面構成の一例を表したものである。図２８は、上記実施の形態の変形例（変形例４）に係る撮像素子（撮像素子１）の垂直方向の断面構成の他の例を表すものである。図２７および図２８の上側の図は、図１の断面Ｓｅｃ１での断面構成の一変形例であり、図２７の下側の図は、図１の断面Ｓｅｃ２での断面構成の一変形例である。なお、図２７および図２８の上側の断面図では、図１の断面Ｓｅｃ１での断面構成の一変形例を表す図に、図１の半導体基板１１の表面構成の一変形例を表す図が重ね合わされると共に、絶縁層４６が省略されている。また、図２７および図２８の下側の断面図では、図１の断面Ｓｅｃ２での断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。
図２７は、上記実施の形態等の変形例（変形例４）に係る撮像素子（撮像素子１）の垂直方向の断面構成の一例を表したものである。図２８は、上記実施の形態の変形例（変形例４）に係る撮像素子（撮像素子１）の垂直方向の断面構成の他の例を表すものである。図２７および図２８の上側の図は、図１の断面Ｓｅｃ１での断面構成の一変形例であり、図２７の下側の図は、図１の断面Ｓｅｃ２での断面構成の一変形例である。なお、図２７および図２８の上側の断面図では、図１の断面Ｓｅｃ１での断面構成の一変形例を表す図に、図１の半導体基板１１の表面構成の一変形例を表す図が重ね合わされると共に、絶縁層４６が省略されている。また、図２７および図２８の下側の断面図では、図１の断面Ｓｅｃ２での断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。
図２７および図２８に示したように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７（図中の行列状に配置された複数のドット）は、第１基板１０の面内において第１方向Ｖ（図２７および図２８の左右方向）に帯状に並んで配置されている。なお、図２７および図２８には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖに２列に並んで配置されている場合が例示されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧ（ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
絶縁層５３は、第１方向Ｖに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖに延在すると共に、絶縁層５３を介して第１方向Ｖと直交する第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、第２方向Ｈにずれて配置されている。
図２７では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第２方向Ｈにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬによって構成されている。
図２８では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第２方向Ｈにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。
本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第２方向Ｈにずれて配置されている。このようにした場合には、配線２５を短くすることができ、または、配線２５を省略して、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成することもできる。その結果、読み出し回路２２のサイズを小さくしたり、読み出し回路２２内の他の箇所のサイズを大きくしたりすることができる。
（４－５．変形例５）
図２９は、上記実施の形態等の変形例（変形例５）に係る撮像素子（撮像素子１）の水平方向の断面構成の一例を表したものである。図２９には、図１２の断面構成の一変形例が示されている。
図２９は、上記実施の形態等の変形例（変形例５）に係る撮像素子（撮像素子１）の水平方向の断面構成の一例を表したものである。図２９には、図１２の断面構成の一変形例が示されている。
本変形例では、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（４－６．変形例６）
図３０は、上記実施の形態等の変形例（変形例６）に係る撮像素子（撮像素子１）の水平方向の断面構成の一例を表したものである。図３０には、図２９の断面構成の一変形例が示されている。
図３０は、上記実施の形態等の変形例（変形例６）に係る撮像素子（撮像素子１）の水平方向の断面構成の一例を表したものである。図３０には、図２９の断面構成の一変形例が示されている。
本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２が、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。本変形例では、さらに、変形例９と同様、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。本変形例では、さらに、複数の貫通配線４７および複数の貫通配線５４が、第２方向Ｈにも配列されている。具体的には、複数の貫通配線４７が、ある読み出し回路２２を共有する４つの貫通配線５４と、その読み出し回路２２の第２方向Ｈに隣接する他の読み出し回路２２を共有する４つの貫通配線５４との間に配置されている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３および貫通配線４７によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
（４－７．変形例７）
図３１は、上記実施の形態等の変形例（変形例７）に係る撮像素子（撮像素子１）の水平方向の断面構成の一例を表したものである。図３１には、図１２の断面構成の一変形例が示されている。
図３１は、上記実施の形態等の変形例（変形例７）に係る撮像素子（撮像素子１）の水平方向の断面構成の一例を表したものである。図３１には、図１２の断面構成の一変形例が示されている。
本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。従って、本変形例では、４つのセンサ画素１２ごとに、１つの貫通配線５４が設けられている。
マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖにずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、本変形例では、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。従って、本変形例では、４つのセンサ画素１２Ａごとに、１つの貫通配線４７が設けられている。
本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向から見て、センサ画素１２を完全には囲っておらず、フローティングディフュージョンＦＤ（貫通配線５４）の近傍と、貫通配線４７の近傍に、隙間（未形成領域）を有している。そして、その隙間によって、４つのセンサ画素１２による１つの貫通配線５４の共有や、４つのセンサ画素１２Ａによる１つの貫通配線４７の共有を可能にしている。本変形例では、第２基板２０は、フローティングディフュージョンＦＤを共有する４つのセンサ画素１２ごとに読み出し回路２２を有している。
図３２は、本変形例に係る撮像素子１の水平方向の断面構成の他の例を表したものである。図３２には、図３０の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。更に、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。
図３３は、本変形例に係る撮像素子１の水平方向の断面構成の他の例を表したものである。図３３には、図３１の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。更に、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。
（４－８．変形例８）
図３４は、上記実施の形態等の変形例（変形例８）に係る撮像素子（撮像素子１）の回路構成の一例を表したものである。本変形例に係る撮像素子１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
図３４は、上記実施の形態等の変形例（変形例８）に係る撮像素子（撮像素子１）の回路構成の一例を表したものである。本変形例に係る撮像素子１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
図３４に示すように、本変形例に係る撮像素子１は、光電変換部を含む複数のセンサ画素１２が行列状（マトリクス状）に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６を有する構成となっている。
このシステム構成において、システム制御回路３６は、マスタークロックＭＣＫに基づいて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５等の動作の基準となるクロック信号や制御信号等を生成し、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５等に対して与える。
また、垂直駆動回路３３は、画素領域１３の各センサ画素１２と共に、第１基板１０形成されており、さらに、読み出し回路２２の形成されている第２基板２０にも形成される。カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６は、第３基板３０に形成される。
センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲとを有する構成のものを用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。
画素領域１３には、センサ画素１２が２次元配置されると共に、このｍ行ｎ列の画素配置に対して行毎に画素駆動線２３が配線され、列毎に垂直信号線２４が配線されている。複数の画素駆動線２３の各一端は、垂直駆動回路３３の各行に対応した各出力端に接続されている。垂直駆動回路３３は、シフトレジスタ等によって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレスや行走査の制御を行う。
カラム信号処理回路３４は、例えば、画素領域１３の画素列毎、即ち、垂直信号線２４毎に設けられたＡＤＣ（アナログ－デジタル変換回路）３４－１～３４－ｍを有し、画素領域１３の各センサ画素１２から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル－アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ３８Ａに限られるものではない。
ＤＡＣ３８Ａは、システム制御回路３６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム信号処理回路３４のＡＤＣ３４－１～３４－ｍに対して供給する。
なお、ＡＤＣ３４－１～３４－ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３６に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
ＡＤＣ３４－１～３４－ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４－ｍを例に挙げて説明するものとする。ＡＤＣ３４－ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３４Ｂ、転送スイッチ３４Ｃおよびメモリ装置３４Ｄを有する構成となっている。
比較器３４Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路３６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路３６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
このようにして、画素領域１３の各センサ画素１２から垂直信号線２４を経由して列毎に供給されるアナログ信号が、ＡＤＣ３４－１～３４－ｍにおける比較器３４Ａおよびアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
水平駆動回路３５は、シフトレジスタ等によって構成され、カラム信号処理回路３４におけるＡＤＣ３４－１～３４－ｍの列アドレスや列走査の制御を行う。この水平駆動回路３５による制御の下に、ＡＤＣ３４－１～３４－ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
なお、本開示には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
上記構成の本変形例に係る列並列ＡＤＣ搭載の撮像素子１では、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
（４－９．変形例９）
図３５は、図３４の撮像素子を３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成した例を表したものである。本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７および参照電圧供給部３８が形成されている。これにより、上記実施の形態等と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
図３５は、図３４の撮像素子を３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成した例を表したものである。本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７および参照電圧供給部３８が形成されている。これにより、上記実施の形態等と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
（４－１０．変形例１０）
図３６は、上記実施の形態等の変形例（変形例１０）に係る撮像素子（撮像素子１）の断面構成の一例を表したものである。上記実施の形態等では、撮像素子１は、３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成されていた。しかし、２つの基板（第１基板１０，第２基板２０）を積層して構成されていてもよい。このとき、ロジック回路３２は、例えば、図３６に示したように、第１基板１０と、第２基板２０とに分けて形成されていてもよい。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉ等のサリサイド（Self Aligned Silicide）プロセスを用いて形成されたシリサイドからなる低抵抗領域２６が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。これにより、センサ画素１２を形成する際に、熱酸化等の高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
図３６は、上記実施の形態等の変形例（変形例１０）に係る撮像素子（撮像素子１）の断面構成の一例を表したものである。上記実施の形態等では、撮像素子１は、３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成されていた。しかし、２つの基板（第１基板１０，第２基板２０）を積層して構成されていてもよい。このとき、ロジック回路３２は、例えば、図３６に示したように、第１基板１０と、第２基板２０とに分けて形成されていてもよい。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉ等のサリサイド（Self Aligned Silicide）プロセスを用いて形成されたシリサイドからなる低抵抗領域２６が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。これにより、センサ画素１２を形成する際に、熱酸化等の高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
（４－１１．変形例１１）
図３７は、上記実施の形態等の変形例（変形例１１）に係る撮像素子１の断面構成の一変形例を表す。上記実施の形態等に係る第３基板３０のロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉ等のサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域３９が形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化等の高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３９を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
図３７は、上記実施の形態等の変形例（変形例１１）に係る撮像素子１の断面構成の一変形例を表す。上記実施の形態等に係る第３基板３０のロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ２やＮｉＳｉ等のサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域３９が形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化等の高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３９を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
なお、上記実施の形態等では、導電型が逆になっていてもよい。例えば、上記実施の形態等の記載において、ｐ型をｎ型に読み替えると共に、ｎ型をｐ型に読み替えてもよい。このようにした場合であっても、上記実施の形態等と同様の効果を得ることができる。
＜５．適用例＞
図３８は、上記第１～第３の実施の形態およびその変形例１～１１に係る撮像素子（撮像素子１）を備えた撮像システム７の概略構成の一例を表したものである。
図３８は、上記第１～第３の実施の形態およびその変形例１～１１に係る撮像素子（撮像素子１）を備えた撮像システム７の概略構成の一例を表したものである。
撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像素子や、スマートフォンやタブレット型端末等の携帯端末装置等の電子機器である。撮像システム７は、例えば、光学系２４１、シャッタ装置２４２、撮像素子１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム７において、シャッタ装置２４２、撮像素子１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。
撮像素子１は、入射光に応じた画像データを出力する。光学系２４１は、１枚または複数枚のレンズを有するものであり、被写体からの光（入射光）を撮像素子１に導き、撮像素子１の受光面に結像させる。シャッタ装置２４２は、光学系２４１および撮像素子１の間に配置され、操作部２４７の制御に従って、撮像素子１への光照射期間および遮光期間を制御する。ＤＳＰ回路２４３は、撮像素子１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像素子１で撮像された動画又は静止画を表示する。記憶部２４６は、撮像素子１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部２４８は、撮像素子１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
次に、撮像システム７における撮像手順について説明する。
図３９は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を撮像素子１に送信する（ステップＳ１０２）。撮像素子１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
撮像素子１は、光学系２４１およびシャッタ装置２４２を介して受光面に結像された光（画像データ）をＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、撮像素子１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理等）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
本適用例では、撮像素子１が撮像システム７に適用される。これにより、撮像素子１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
図４０は、非積層型の固体撮像素子（固体撮像素子２３２１０）および本開示に係る技術を適用し得る積層型の固体撮像素子（固体撮像素子２３０２０）の構成例の概要を示す図である。
図４０のＡは、非積層型の固体撮像素子の概略構成例を示している。固体撮像素子２３０１０は、図４０のＡに示すように、１枚のダイ（半導体基板）２３０１１を有する。このダイ２３０１１には、画素がアレイ状に配置された画素領域２３０１２と、画素の駆動その他の各種の制御を行う制御回路２３０１３と、信号処理するためのロジック回路２３０１４とが搭載されている。
図４０のＢ及びＣは、積層型の固体撮像素子の概略構成例を示している。固体撮像素子２３０２０は、図４０のＢ及びＣに示すように、センサダイ２３０２１とロジックダイ２３０２４との２枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。このセンサ第２３０２１およびロジックダイ２３０２４が、本開示の「第１基板」および「第２基板」の一具体例に相当する。
図４０のＢでは、センサダイ２３０２１には、画素領域２３０１２と制御回路２３０１３が搭載され、ロジックダイ２３０２４には、信号処理を行う信号処理回路を含むロジック回路２３０１４が搭載されている。さらに、センサ第２０３２１には、例えば、上述した読み出し回路２２等が搭載されていてもよい。
図４０のＣでは、センサダイ２３０２１には、画素領域２３０１２が搭載され、ロジックダイ２３０２４には、制御回路２３０１３及びロジック回路２３０１４が搭載されている。
図４１は、積層型の固体撮像素子２３０２０の第１の構成例を示す断面図である。
センサダイ２３０２１には、画素領域２３０１２となる画素を構成するＰＤ（フォトダイオード）や、ＦＤ（フローティングディフュージョン）、Ｔｒ（ＭＯＳ ＦＥＴ）、及び、制御回路２３０１３となるＴｒ等が形成される。さらに、センサダイ２３０２１には、複数層、本例では３層の配線２３１１０を有する配線層２３１０１が形成される。なお、制御回路２３０１３（となるＴｒ）は、センサダイ２３０２１ではなく、ロジックダイ２３０２４に構成することができる。
ロジックダイ２３０２４には、ロジック回路２３０１４を構成するＴｒが形成される。さらに、ロジックダイ２３０２４には、複数層、本例では３層の配線２３１７０を有する配線層２３１６１が形成される。また、ロジックダイ２３０２４には、内壁面に絶縁膜２３１７２が形成された接続孔２３１７１が形成され、接続孔２３１７１内には、配線２３１７０等と接続される接続導体２３１７３が埋め込まれる。
センサダイ２３０２１とロジックダイ２３０２４とは、互いの配線層２３１０１及び２３１６１が向き合うように貼り合わされ、これにより、センサダイ２３０２１とロジックダイ２３０２４とが積層された積層型の固体撮像素子２３０２０が構成されている。センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面には、保護膜等の膜２３１９１が形成されている。
センサダイ２３０２１には、センサダイ２３０２１の裏面側（ＰＤに光が入射する側）（上側）からセンサダイ２３０２１を貫通してロジックダイ２３０２４の最上層の配線２３１７０に達する接続孔２３１１１が形成される。さらに、センサダイ２３０２１には、接続孔２３１１１に近接して、センサダイ２３０２１の裏面側から１層目の配線２３１１０に達する接続孔２３１２１が形成される。接続孔２３１１１の内壁面には、絶縁膜２３１１２が形成され、接続孔２３１２１の内壁面には、絶縁膜２３１２２が形成される。そして、接続孔２３１１１及び２３１２１内には、接続導体２３１１３及び２３１２３がそれぞれ埋め込まれる。接続導体２３１１３と接続導体２３１２３とは、センサダイ２３０２１の裏面側で電気的に接続され、これにより、センサダイ２３０２１とロジックダイ２３０２４とが、配線層２３１０１、接続孔２３１２１、接続孔２３１１１、及び、配線層２３１６１を介して、電気的に接続される。
図４２は、積層型の固体撮像素子２３０２０の第２の構成例を示す断面図である。
固体撮像素子２３０２０の第２の構成例では、センサダイ２３０２１に形成する１つの接続孔２３２１１によって、センサダイ２３０２１（の配線層２３１０１（の配線２３１１０））と、ロジックダイ２３０２４（の配線層２３１６１（の配線２３１７０））とが電気的に接続される。
すなわち、図４２では、接続孔２３２１１が、センサダイ２３０２１の裏面側からセンサダイ２３０２１を貫通してロジックダイ２３０２４の最上層の配線２３１７０に達し、且つ、センサダイ２３０２１の最上層の配線２３１１０に達するように形成される。接続孔２３２１１の内壁面には、絶縁膜２３２１２が形成され、接続孔２３２１１内には、接続導体２３２１３が埋め込まれる。上述の図４１では、２つの接続孔２３１１１及び２３１２１によって、センサダイ２３０２１とロジックダイ２３０２４とが電気的に接続されるが、図４２では、１つの接続孔２３２１１によって、センサダイ２３０２１とロジックダイ２３０２４とが電気的に接続される。
図４３は、積層型の固体撮像素子２３０２０の第３の構成例を示す断面図である。
図４３の固体撮像素子２３０２０は、センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面に、保護膜等の膜２３１９１が形成されていない点で、センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面に、保護膜等の膜２３１９１が形成されている図３９の場合と異なる。
図４３の固体撮像素子２３０２０は、配線２３１１０及び２３１７０が直接接触するように、センサダイ２３０２１とロジックダイ２３０２４とを重ね合わせ、所要の加重をかけながら加熱し、配線２３１１０及び２３１７０を直接接合することで構成される。
図４４は、本開示に係る技術を適用し得る積層型の固体撮像素子の他の構成例を示す断面図である。
図４４では、固体撮像素子２３４０１は、センサダイ２３４１１と、ロジックダイ２３４１２と、メモリダイ２３４１３との３枚のダイが積層された３層の積層構造になっている。
メモリダイ２３４１３は、例えば、ロジックダイ２３４１２で行われる信号処理において一時的に必要となるデータの記憶を行うメモリ回路を有する。
図４４では、センサダイ２３４１１の下に、ロジックダイ２３４１２及びメモリダイ２３４１３が、その順番で積層されているが、ロジックダイ２３４１２及びメモリダイ２３４１３は、逆順、すなわち、メモリダイ２３４１３及びロジックダイ２３４１２の順番で、センサダイ２３４１１の下に積層することができる。
なお、図４４では、センサダイ２３４１１には、画素の光電変換部となるＰＤや、画素Ｔｒのソース／ドレイン領域が形成されている。
ＰＤの周囲にはゲート絶縁膜を介してゲート電極が形成され、ゲート電極と対のソース／ドレイン領域により画素Ｔｒ２３４２１、画素Ｔｒ２３４２２が形成されている。
ＰＤに隣接する画素Ｔｒ２３４２１が転送Ｔｒであり、その画素Ｔｒ２３４２１を構成する対のソース／ドレイン領域の一方がＦＤになっている。
また、センサダイ２３４１１には、層間絶縁膜が形成され、層間絶縁膜には、接続孔が形成される。接続孔には、画素Ｔｒ２３４２１、及び、画素Ｔｒ２３４２２に接続する接続導体２３４３１が形成されている。
さらに、センサダイ２３４１１には、各接続導体２３４３１に接続する複数層の配線２３４３２を有する配線層２３４３３が形成されている。
また、センサダイ２３４１１の配線層２３４３３の最下層には、外部接続用の電極となるアルミパッド２３４３４が形成されている。すなわち、センサダイ２３４１１では、配線２３４３２よりもロジックダイ２３４１２との接着面２３４４０に近い位置にアルミパッド２３４３４が形成されている。アルミパッド２３４３４は、外部との信号の入出力に係る配線の一端として用いられる。
さらに、センサダイ２３４１１には、ロジックダイ２３４１２との電気的接続に用いられるコンタクト２３４４１が形成されている。コンタクト２３４４１は、ロジックダイ２３４１２のコンタクト２３４５１に接続されるとともに、センサダイ２３４１１のアルミパッド２３４４２にも接続されている。
そして、センサダイ２３４１１には、センサダイ２３４１１の裏面側（上側）からアルミパッド２３４４２に達するようにパッド孔２３４４３が形成されている。
本開示に係る技術は、以上のような固体撮像素子に適用することができる。例えば、配線２３１１０や配線層２３１６１には、例えば、上述した複数の画素駆動線２３および複数の垂直信号線２４が設けられていてもよい。その場合、この複数の垂直信号線２４の配線間に図１に示したような空隙Ｇが形成することで、配線間の容量を低減することができる。また、配線間の容量の増加を抑えることで、配線容量のばらつきを低減することができる。
＜６．応用例＞
（応用例１）
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
（応用例１）
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図４５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４５に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させると共に、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４５の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図４６は、撮像部１２０３１の設置位置の例を示す図である。
図４６では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図４６には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。更に、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記第１～第３の実施の形態およびその変形例１～１１に係る撮像素子１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
（応用例２）
図４７は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図４７は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図４７では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。更に、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注すると共に当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図４８は、図４７に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
以上、第１～第３の実施の形態およびその変形例１～１１、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、開口Ｈ２内を加工する際にバリア膜１２１上にレジスト膜１３１を形成し、複数の配線間の絶縁膜１１１を加工する例を示したが、これに限定されるものではない。例えば、ＳＭＡＰ法（Stacked Mask Process）のような積層された膜構造を用いて絶縁膜１１１を加工するようにしてもよい。
また、上記実施の形態等では、複数の画素駆動線２３は行方向に、複数の垂直信号線は列方向に延在する例を示したが、互いに同一方向に延在するようにしてもよい。更に、画素駆動線２３は、垂直方向等、適宜その延在方向を変えることができる。
また、上記実施の形態等では、３次元構造を有する撮像素子を例に本技術を説明したがこれに限らない。本技術は、３次元積層型の大規模集積化（ＬＳＩ）されたあらゆる半導体装置に適用することができる。
なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
なお、本開示は以下のような構成をとることも可能である。以下の構成の本技術によれば、一方向に延伸する複数の配線間に第１の空隙を設け、さらに、第１の空隙の上方に第２の空隙を設けるようにしたので、一方向の延伸する配線間の容量が低減される。よって、全体の配線容量を低減させることが可能となる。
（１）
一方向に延伸する複数の配線を有する配線層と、
前記配線層に積層されると共に、前記複数の配線のうちのいずれかの配線の上方に端面を有するバリア膜と、
前記配線層および前記バリア膜に積層された第１の絶縁膜と、
前記第１の絶縁膜によって隣り合う前記複数の配線の間に設けられた第１の空隙と、
前記第１の空隙の上方に設けられた第２の空隙と
を備えた撮像素子。
（２）
前記第２の空隙は、前記第１の空隙よりも小さな体積を有する、前記（１）に記載の撮像素子。
（３）
前記第１の絶縁膜と前記バリア膜との間に設けられると共に、前記複数の配線の上面および側面を連続して被覆する第２の絶縁膜をさらに有する、前記（１）または（２）に記載の撮像素子。
（４）
前記第１の絶縁膜上に設けられる第３の絶縁膜をさらに有し、
前記第２の空隙は、前記第３の絶縁膜によって形成されている、前記（１）乃至（３）のうちのいずれか１つに記載の撮像素子。
（５）
前記第１の絶縁膜および前記第３の絶縁膜は、同じ材料組成を有する、前記（４）に記載の撮像素子。
（６）
前記第３の絶縁膜は、前記第１の絶縁膜よりも段差被覆性が低い酸化膜である、前記（４）または（５）に記載の撮像素子。
（７）
前記複数の配線の側面および底面はバリアメタルによって被覆されている、前記（１）乃至（６）のうちのいずれか１つに記載の撮像素子。
（８）
前記第１の空隙が並設された前記複数の配線の前記側面を覆う前記バリアメタルは、前記底面に向かって一部が後退し、前記複数の配線の前記側面に段差を形成している、前記（７）に記載の撮像素子。
（９）
前記第１の絶縁膜は、前記複数の配線の上方に凹凸を有する、前記（１）乃至（８）のうちのいずれか１つに記載の撮像素子。
（１０）
前記第１の絶縁膜は、比誘電率ｋが３．０以下の低誘電率材料を用いて形成されている、前記（１）乃至（９）のうちのいずれか１つに記載の撮像素子。
（１１）
前記第１の絶縁膜および前記第３の絶縁膜は、それぞれ、テトラエトキシシランを原料とした酸化シリコン、炭素含有酸化シリコンおよびモノシラン系酸化シリコンから選択される、前記（４）乃至（１０）のうちのいずれか１つに記載の撮像素子。
（１２）
前記第１の絶縁膜を間に、前記複数の配線の少なくとも一部と正対する第１の導電膜をさらに有する、前記（１）乃至（１１）のうちのいずれか１つに記載の撮像素子。
（１３）
前記第１の導電膜は、前記第１の絶縁膜を貫通する接続部を介して前記複数の配線の一部と電気的に接続されている、前記（１２）に記載の撮像素子。
（１４）
光電変換を行うセンサ画素を有する第１半導体基板と、前記第１の導電膜が埋め込み形成された多層配線層とを有する第１基板と、
前記センサ画素から出力された電荷に基づく画素信号を処理するロジック回路を有する第２半導体基板と、第２の導電膜が埋め込み形成された多層配線層とを有する第２基板とをさらに有し、
前記第１基板と前記第２基板とは、前記第１の導電膜と前記第２の導電膜との接合によって互いに電気的に接続されている、前記（１２）または（１３）に記載の撮像素子。
（１５）
一方向に延伸する複数の配線を有する配線層を形成し、
前記配線層上にバリア膜を成膜し、
前記配線層の所定の領域において、前記バリア膜および隣り合う前記複数の配線の間に第１の開口を形成し、
第１の絶縁膜を成膜することにより、前記隣り合う前記複数の配線の間に第１の空隙を形成し、
第３の絶縁膜を成膜することにより、前記第１の空隙の上方に第２の空隙を形成する
撮像素子の製造方法。
（１６）
化学気相成長法を用いて前記第１の絶縁膜および前記第３の絶縁膜を成膜する、前記（１５）に記載の撮像素子の製造方法。
（１７）
前記第３の絶縁膜は、前記第１の絶縁膜の成膜時よりも高圧条件下で成膜する、前記（１６）に記載の撮像素子の製造方法。
（１８）
側面および底面がバリアメタルによって被覆された、一方向に延伸する複数の配線を有する配線層を形成し、
前記配線層上にバリア膜を成膜し、
前記配線層の所定の領域において、前記バリア膜および隣り合う前記複数の配線の間に第１の開口を形成すると共に、前記第１の開口によって露出した前記複数の配線の前記側面を覆う前記バリアメタルの一部を後退させ、
前記複数の配線の上面および側面を被覆する第２の絶縁膜を成膜し、
第１の絶縁膜を成膜することにより、前記隣り合う前記複数の配線の間に第１の空隙を、前記第１の空隙の上方に第２の空隙を形成する
撮像素子の製造方法。
（１）
一方向に延伸する複数の配線を有する配線層と、
前記配線層に積層されると共に、前記複数の配線のうちのいずれかの配線の上方に端面を有するバリア膜と、
前記配線層および前記バリア膜に積層された第１の絶縁膜と、
前記第１の絶縁膜によって隣り合う前記複数の配線の間に設けられた第１の空隙と、
前記第１の空隙の上方に設けられた第２の空隙と
を備えた撮像素子。
（２）
前記第２の空隙は、前記第１の空隙よりも小さな体積を有する、前記（１）に記載の撮像素子。
（３）
前記第１の絶縁膜と前記バリア膜との間に設けられると共に、前記複数の配線の上面および側面を連続して被覆する第２の絶縁膜をさらに有する、前記（１）または（２）に記載の撮像素子。
（４）
前記第１の絶縁膜上に設けられる第３の絶縁膜をさらに有し、
前記第２の空隙は、前記第３の絶縁膜によって形成されている、前記（１）乃至（３）のうちのいずれか１つに記載の撮像素子。
（５）
前記第１の絶縁膜および前記第３の絶縁膜は、同じ材料組成を有する、前記（４）に記載の撮像素子。
（６）
前記第３の絶縁膜は、前記第１の絶縁膜よりも段差被覆性が低い酸化膜である、前記（４）または（５）に記載の撮像素子。
（７）
前記複数の配線の側面および底面はバリアメタルによって被覆されている、前記（１）乃至（６）のうちのいずれか１つに記載の撮像素子。
（８）
前記第１の空隙が並設された前記複数の配線の前記側面を覆う前記バリアメタルは、前記底面に向かって一部が後退し、前記複数の配線の前記側面に段差を形成している、前記（７）に記載の撮像素子。
（９）
前記第１の絶縁膜は、前記複数の配線の上方に凹凸を有する、前記（１）乃至（８）のうちのいずれか１つに記載の撮像素子。
（１０）
前記第１の絶縁膜は、比誘電率ｋが３．０以下の低誘電率材料を用いて形成されている、前記（１）乃至（９）のうちのいずれか１つに記載の撮像素子。
（１１）
前記第１の絶縁膜および前記第３の絶縁膜は、それぞれ、テトラエトキシシランを原料とした酸化シリコン、炭素含有酸化シリコンおよびモノシラン系酸化シリコンから選択される、前記（４）乃至（１０）のうちのいずれか１つに記載の撮像素子。
（１２）
前記第１の絶縁膜を間に、前記複数の配線の少なくとも一部と正対する第１の導電膜をさらに有する、前記（１）乃至（１１）のうちのいずれか１つに記載の撮像素子。
（１３）
前記第１の導電膜は、前記第１の絶縁膜を貫通する接続部を介して前記複数の配線の一部と電気的に接続されている、前記（１２）に記載の撮像素子。
（１４）
光電変換を行うセンサ画素を有する第１半導体基板と、前記第１の導電膜が埋め込み形成された多層配線層とを有する第１基板と、
前記センサ画素から出力された電荷に基づく画素信号を処理するロジック回路を有する第２半導体基板と、第２の導電膜が埋め込み形成された多層配線層とを有する第２基板とをさらに有し、
前記第１基板と前記第２基板とは、前記第１の導電膜と前記第２の導電膜との接合によって互いに電気的に接続されている、前記（１２）または（１３）に記載の撮像素子。
（１５）
一方向に延伸する複数の配線を有する配線層を形成し、
前記配線層上にバリア膜を成膜し、
前記配線層の所定の領域において、前記バリア膜および隣り合う前記複数の配線の間に第１の開口を形成し、
第１の絶縁膜を成膜することにより、前記隣り合う前記複数の配線の間に第１の空隙を形成し、
第３の絶縁膜を成膜することにより、前記第１の空隙の上方に第２の空隙を形成する
撮像素子の製造方法。
（１６）
化学気相成長法を用いて前記第１の絶縁膜および前記第３の絶縁膜を成膜する、前記（１５）に記載の撮像素子の製造方法。
（１７）
前記第３の絶縁膜は、前記第１の絶縁膜の成膜時よりも高圧条件下で成膜する、前記（１６）に記載の撮像素子の製造方法。
（１８）
側面および底面がバリアメタルによって被覆された、一方向に延伸する複数の配線を有する配線層を形成し、
前記配線層上にバリア膜を成膜し、
前記配線層の所定の領域において、前記バリア膜および隣り合う前記複数の配線の間に第１の開口を形成すると共に、前記第１の開口によって露出した前記複数の配線の前記側面を覆う前記バリアメタルの一部を後退させ、
前記複数の配線の上面および側面を被覆する第２の絶縁膜を成膜し、
第１の絶縁膜を成膜することにより、前記隣り合う前記複数の配線の間に第１の空隙を、前記第１の空隙の上方に第２の空隙を形成する
撮像素子の製造方法。
本出願は、日本国特許庁において２０２２年１月１１日に出願された日本特許出願番号２０２２－００２４７９号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
Claims (18)
- 一方向に延伸する複数の配線を有する配線層と、
前記配線層に積層されると共に、前記複数の配線のうちのいずれかの配線の上方に端面を有するバリア膜と、
前記配線層および前記バリア膜に積層された第１の絶縁膜と、
前記第１の絶縁膜によって隣り合う前記複数の配線の間に設けられた第１の空隙と、
前記第１の空隙の上方に設けられた第２の空隙と
を備えた撮像素子。 - 前記第２の空隙は、前記第１の空隙よりも小さな体積を有する、請求項１に記載の撮像素子。
- 前記第１の絶縁膜と前記バリア膜との間に設けられると共に、前記複数の配線の上面および側面を連続して被覆する第２の絶縁膜をさらに有する、請求項１に記載の撮像素子。
- 前記第１の絶縁膜上に設けられる第３の絶縁膜をさらに有し、
前記第２の空隙は、前記第３の絶縁膜によって形成されている、請求項１に記載の撮像素子。 - 前記第１の絶縁膜および前記第３の絶縁膜は、同じ材料組成を有する、請求項４に記載の撮像素子。
- 前記第３の絶縁膜は、前記第１の絶縁膜よりも段差被覆性が低い酸化膜である、請求項４に記載の撮像素子。
- 前記複数の配線の側面および底面はバリアメタルによって被覆されている、請求項１に記載の撮像素子。
- 前記第１の空隙が並設された前記複数の配線の前記側面を覆う前記バリアメタルは、前記底面に向かって一部が後退し、前記複数の配線の前記側面に段差を形成している、請求項７に記載の撮像素子。
- 前記第１の絶縁膜は、前記複数の配線の上方に凹凸を有する、請求項１に記載の撮像素子。
- 前記第１の絶縁膜は、比誘電率ｋが３．０以下の低誘電率材料を用いて形成されている、請求項１に記載の撮像素子。
- 前記第１の絶縁膜および前記第３の絶縁膜は、それぞれ、テトラエトキシシランを原料とした酸化シリコン、炭素含有酸化シリコンおよびモノシラン系酸化シリコンから選択される、請求項４に記載の撮像素子。
- 前記第１の絶縁膜を間に、前記複数の配線の少なくとも一部と正対する第１の導電膜をさらに有する、請求項１に記載の撮像素子。
- 前記第１の導電膜は、前記第１の絶縁膜を貫通する接続部を介して前記複数の配線の一部と電気的に接続されている、請求項１２に記載の撮像素子。
- 光電変換を行うセンサ画素を有する第１半導体基板と、前記第１の導電膜が埋め込み形成された多層配線層とを有する第１基板と、
前記センサ画素から出力された電荷に基づく画素信号を処理するロジック回路を有する第２半導体基板と、第２の導電膜が埋め込み形成された多層配線層とを有する第２基板とをさらに有し、
前記第１基板と前記第２基板とは、前記第１の導電膜と前記第２の導電膜との接合によって互いに電気的に接続されている、請求項１２に記載の撮像素子。 - 一方向に延伸する複数の配線を有する配線層を形成し、
前記配線層上にバリア膜を成膜し、
前記配線層の所定の領域において、前記バリア膜および隣り合う前記複数の配線の間に第１の開口を形成し、
第１の絶縁膜を成膜することにより、前記隣り合う前記複数の配線の間に第１の空隙を形成し、
第３の絶縁膜を成膜することにより、前記第１の空隙の上方に第２の空隙を形成する
撮像素子の製造方法。 - 化学気相成長法を用いて前記第１の絶縁膜および前記第３の絶縁膜を成膜する、請求項１５に記載の撮像素子の製造方法。
- 前記第３の絶縁膜は、前記第１の絶縁膜の成膜時よりも高圧条件下で成膜する、請求項１６に記載の撮像素子の製造方法。
- 側面および底面がバリアメタルによって被覆された、一方向に延伸する複数の配線を有する配線層を形成し、
前記配線層上にバリア膜を成膜し、
前記配線層の所定の領域において、前記バリア膜および隣り合う前記複数の配線の間に第１の開口を形成すると共に、前記第１の開口によって露出した前記複数の配線の前記側面を覆う前記バリアメタルの一部を後退させ、
前記複数の配線の上面および側面を被覆する第２の絶縁膜を成膜し、
第１の絶縁膜を成膜することにより、前記隣り合う前記複数の配線の間に第１の空隙を、前記第１の空隙の上方に第２の空隙を形成する
撮像素子の製造方法。
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