CN115956286A - 配线结构、其制造方法和成像装置 - Google Patents

配线结构、其制造方法和成像装置 Download PDF

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Abstract

提供了一种具有优良操作可靠性的配线结构。该配线结构具有：多条配线，每条配线在第一方向上延伸并且在与第一方向垂直的第二方向上并排设置；以及第一绝缘膜，覆盖多条配线并且具有存在于夹在第二方向上彼此相邻的多条配线之间的间隙区域中的间隙。在本文中，间隙具有由仅包括一条曲线的轮廓线限定的截面形状，或者由包括在两个或多个连接部处连接的至少一条曲线和至少一条之间直线并且在连接部处在曲线之间、在直线之间或者曲线与之间具有至少90°夹角的轮廓线限定的截面形状。

Description

配线结构、其制造方法和成像装置
技术领域
本公开涉及在配线之间具有间隙的配线结构、包括该配线结构的成像装置和制造配线结构的方法。
背景技术
在成像装置中，随着半导体集成电路元件的小型化，用于元件之间和元件内部连接的多条配线之间的间隔变窄。通过使多条配线之间的间隔变窄来增加配线之间的电容。因此，例如，在专利文献1的半导体装置中，通过在配线之间形成间隙(气隙)来减小配线之间的电容。
引用列表
专利文献
PTL1：日本未经审查专利申请公开第2008-193104号
发明内容
顺便提及，期望包括多条配线的配线结构和包括该配线结构的成像装置长期具有高操作可靠性。因此，期望提供具有优异操作可靠性的配线结构和成像装置以及配线结构的制造方法。
根据本公开的实施例的配线结构包括：多条配线，每条配线在第一方向上延伸并且在与第一方向正交的第二方向上并排设置；以及第一绝缘膜，覆盖多条配线并且具有存在于夹在在第二方向上彼此相邻的多条配线之间的间隙区域中的间隙。在本文中，间隙具有由仅包括一条曲线的轮廓线限定的截面形状，或者由包括在两个或多个连接部处连接的一条或多条曲线和一条或多条直线并且在连接部处在曲线之间、在直线之间或者在在曲线与直线之间的具有90°或更大夹角的轮廓线限定的截面形状。
附图说明
[图1A]图1A是根据本公开的实施例的配线结构在垂直方向上的截面配置的示例的示意图。
[图1B]图1B是图1A中示出的截面配置的一部分的放大示意图。
[图2A]图2A是图1A中示出的配线结构在水平方向上的截面配置的示例的示意图。
[图2B]图2B是在水平方向上的图1A中示出的配线结构的截面配置的另一实例的示意图。
[图3A]图3A是制造图1中所示的配线结构的处理的实例的示意性截面图。
[图3B]图3B是图3A之后的制造处理的实例的示意性截面图。
[图3C]图3C是图3B之后的制造处理的实例的示意性截面图。
[图3D]图3D是图3C之后的制造处理的实例的示意性截面图。
[图3E]图3E是图3D之后的制造处理的实例的示意性截面图。
[图3F]图3F是图3E之后的制造处理的实例的示意性截面图。
[图3G]图3G是图3F之后的制造处理的实例的示意性截面图。
[图3H]图3H是继图3G之后的制造处理的实例的示意性截面图。
[图4]图4是示出根据本公开的实施方式的成像元件在垂直方向上的截面配置的实例的示图。
[图5]图5是示出在图4中示出的成像元件的示意性配置的实例的示图。
[图6]图6是应用于在图4中示出的成像元件的在图1中示出的配线结构的示图。
[图7]图7是示出了图5中所示的传感器像素和读出电路的实例的示图。
[图8]图8是示出了图5中所示的传感器像素和读出电路的实例的示图。
[图9]图9是示出了图5中所示的传感器像素和读出电路的实例的示图。
[图10]图10是示出了图5中所示的传感器像素和读出电路的实例的示图。
[图11]图11是示出多个读出电路和多个垂直信号线之间的连接模式的实例的示图。
[图12]图12是示出了图4中所示的成像元件在水平方向上的截面配置的实例的示图。
[图13]图13示出了图4中所示的成像元件在水平方向上的截面配置的实例的示图。
[图14]图14是示出了图4中所示的成像元件在水平面内的配线布局的实例的示图。
[图15]图15是示出图4中所示的成像元件在水平面内的配线布局的实例的示图。
[图16]图16是示出了图4中所示的成像元件在水平面内的配线布局的实例的示图。
[图17]图17是示出了图4中所示的成像元件在水平面内的配线布局的实例的示图。
[图18A]图18A是示出了图4中所示的成像元件的制造处理的实例的示图。
[图18B]图18B是示出了图18A之后的制造处理的实例的示图。
[图18C]图18C是示出了图18B之后的制造处理的实例的示图。
[图18D]图18D是示出了图18C之后的制造处理的实例的示图。
[图18E]图18E是示出了图18D之后的制造处理的实例的示图。
[图18F]图18F是示出了图18E之后的制造处理的实例的示图。
[图18G]图18G是示出了图18F之后的制造处理的实例的示图。
[图19A]图19A是制造根据本公开的变形例1的配线结构的步骤的实例的示意性截面图。
[图19B]图19B是图19A之后的制造处理的实例的示意性截面图。
[图19C]图19C是图19B之后的制造处理的实例的示意性截面图。
[图19D]图19D是图19C之后的制造处理的实例的示意性截面图。
[图19E]图19E是图19D之后的制造处理的实例的示意性截面图。
[图20A]图20A是制造根据本公开的变形例2的配线结构的步骤的实例的示意性截面图。
[图20B]图20B是图20A之后的制造处理的实例的示意性截面图。
[图20C]图20C是图20B之后的制造处理的实例的示意性截面图。
[图20D]图20D是图20C之后的制造处理的实例的示意性截面图。
[图20E]图20E是图20D之后的制造处理的实例的示意性截面图。
[图21A]图21A是制造根据本公开的变形例3的配线结构的步骤的实例的示意性截面图。
[图21B]图21B是图21A之后的制造处理的实例的示意性截面图。
[图21C]图21C是图21B之后的制造处理的实例的示意性截面图。
[图21D]图21D是图21C之后的制造处理的实例的示意性截面图。
[图22]图22是示出根据本公开的变形例4的成像元件在垂直方向上的截面配置的示例实例的示图。
[图23]图23是示出根据本公开的变形例5的成像元件在垂直方向上的截面配置的实例的示图。
[图24]图24是示出根据本公开的变形例6的成像元件在水平方向上的截面配置的实例的示图。
[图25]图25是示出根据本公开的变形例6的成像元件在水平方向上的截面配置的另一实例的示图。
[图26]图26是示出根据本公开的变形例7的成像元件在水平方向上的截面配置的实例的示图。
[图27]图27是示出根据本公开的变形例8的成像元件在水平方向上的截面配置的实例的示图。
[图28]图28是示出根据本公开的变形例9的成像元件在水平方向上的截面配置的实例的示图。
[图29]图29是示出根据本公开的变形例9的成像元件在水平方向上的截面配置的另一个实例的示图。
[图30]图30是示出根据本公开的变形例9的成像元件在水平方向上的截面配置的另一个实例的示图。
[图31]图31是示出根据本公开的变形例10的用于成像元件的成像元件的电路配置的实例的示图。
[图32]图32是示出了其中根据图31中的本公开的变形例11的成像元件包括堆叠的三个基板的实例的示意图。
[图33]图33是示出了其中根据本公开的变形例12的逻辑电路单独形成在设置有传感器像素的基板和设置有读出电路的基板中的实例的示图。
[图34]图34是示出了其中根据本公开的变形例13的逻辑电路形成在第三基板中的实例的示图。
[图35]图35是示出包括根据上述实施方式及其变形例中的任一个的成像元件的成像系统的示意性配置的实例的示图。
[图36]图36示出了图35中的成像系统中的成像过程的实例的示图。
[图37]图37是示出了可以应用根据本公开的技术的非堆叠式固态成像元件和堆叠式固态成像元件的配置实例的概况的示图。
[图38]图38是堆叠式固态成像元件的第一配置实例的截面图。
[图39]图39是堆叠式固态成像元件的第二配置实例的截面图。
[图40]图40是堆叠式固态成像元件的第三配置实例的截面图。
[图41]图41是可以应用根据本公开的技术的堆叠式固态成像元件的另一个配置实例的截面图。
[图42]图42是描述车辆控制系统的示意性配置的实例的框图。
[图43]图43是帮助说明车外信息检测部和成像部的安装位置的实例的示图。
[图44]图44是描述内窥镜手术系统的示意性配置的实例的示图。
[图45]图45是描述摄像头和相机控制单元(CCU)的功能配置的实例的框图。
[图46A]图46A是作为本公开的变形例14的间隙的截面形状的放大示意图。
[图46B]图46B是作为本公开的变形例15的间隙的截面形状的放大示意图。
[图46C]图46C是作为本公开的变形例16的间隙的截面形状的放大示意图。
[图46D]图46D是作为本公开的变形例17的间隙的截面形状的放大示意图。
[图46E]图46E是作为本公开的变形例18的间隙的截面形状的放大示意图。
[图46F]图46F是作为本公开的变形例19的间隙的截面形状的放大示意图。
[图46G]图46G是作为本公开的变形例20的间隙的截面形状的放大示意图。
[图46H]图46H是作为本公开的变形例21的间隙的截面形状的放大示意图。
[图46I]图46I是作为本公开的变形例22的间隙的截面形状的放大示意图。
[图46J]图46J是作为本公开的变形例23的间隙的截面形状的放大示意图。
[图46K]图46K是作为本公开的变形例24的间隙的截面形状的放大示意图。
[图46L]图46L是作为本公开的变形例25的间隙的截面形状的放大示意图。
[图46M]图46M是作为本公开的变形例26的间隙的截面形状的放大示意图。
[图46N]图46N是作为本公开的变形例27的间隙的截面形状的放大示意图。
[图47]图47是作为参考实例的配线结构在垂直方向上的截面配置的实例的示意图。
具体实施方式
在高度集成的配线结构中，多条配线之间的间隔变窄，从而增加配线之间的电容。配线之间的电容的增加引起半导体装置和包括该半导体装置的装置中的信号延迟，这可能干扰处理操作的速度的增加和功耗的减少。因此，作为降低配线之间电容的方法，提供在夹在配线之间的间隙区域中具有空气间隙的绝缘膜。然而，具有空气间隙的绝缘膜会导致结构稳定性的降低。鉴于上述，本申请的目的是提供具有优异的长期可靠性的配线结构和成像装置以及配线结构的制造方法。
在下文中，参照附图详细描述了本披露的一些实施例。给出本公开的特定实例的以下描述，并且本公开不限于以下实施例。此外，本公开不限于在各个附图中示出的各个部件的位置、尺寸、尺寸比率等。应注意，按照下列顺序进行描述。
1.实施方式(去除覆盖均在第一方向上延伸并且在第二方向上彼此相邻的多条配线的金属膜的侧表面的阻挡金属层的部分的配线结构以及包括该配线结构的成像元件的实例)
1-1.配线结构的结构
1-2.配线结构的制造方法
1-3.成像元件的配置
1-4.制造成像元件的方法
1-5.操作和效果
2.变形例
2-1.变形例1(配线结构的制造方法的第一变形例)
2-2.变形例2(配线结构的制造方法的第二变形例)
2-3.变形例3(配线结构的制造方法的第三变形例)
2-4.变形例4(使用平面转移栅极的实例)
2-5.变形例5(在面板外边缘使用Cu-Cu结的实例)
2-6.变形例6(在传感器像素和读出电路之间设置偏移的实例)
2-7.变形例7(设置有读出电路的硅基板具有岛状的实例)
2-8.变形例8(设置有读出电路的硅基板具有岛状的实例)
2-9.变形例9(FD由八个传感器像素共享的实例)
2-10.变形例10(列信号处理电路包括典型的列ADC电路的实例)
2-11.变形例11(成像装置包括堆叠的七个基板的实例)
2-12.变形例12(在第一基板和第二基板上设置逻辑电路的实例)
2-13.变形例13(逻辑电路设置在第七基板上的实例)
3.应用实例
4.实际应用实施例
<1.实施例>
[1.1配线结构100的配置]
图1A示意性示出了根据本公开的实施例的配线结构100在垂直方向上的截面配置的示例。图1B以放大的方式示出在图1A中示出的配线结构100在垂直方向上的截面配置的一部分。图2A示意性地示出了图1A中示出的配线结构100在水平方向上的截面配置的实例。图2B示意性示出图1A中所示的配线结构100在水平方向上的截面配置的另一个实例。图1A示出了当从箭头方向观察时沿着图2A中示出的I-I线截取的截面图。配线结构100具有例如堆叠有多条配线层的多层配线结构。配线结构100例如可应用于以下描述的成像元件1。
根据本实施例的配线结构100具有第一层110和第二层120顺序堆叠在例如硅(Si)基板等上的配置。第一层110包括配线层112，配线层112包括沿第一方向(例如，Y轴方向)延伸的多条配线112X(112X1至112X6)。第二层120包括绝缘膜123和绝缘膜124。绝缘膜123堆叠在配线层112上。绝缘膜124覆盖绝缘膜123，例如具有平坦的表面。绝缘膜123具有在间隙区域R中存在的间隙AG，该间隙区域R夹在在与第一方向正交的第二方向(X轴方向)上彼此相邻的多条配线112X之间。
绝缘膜123例如，在彼此相邻的配线112X2和配线112X3之间、在彼此相邻的配线112X3和配线112X4之间、以及在彼此相邻的配线112X4和配线112X5之间形成相应的间隙AG。此外，导电膜127(具体地，导电膜127X1)设置在与多条配线112X1至112X6中的至少一些(例如，图1中的配线112X1至112X4)正对的位置，绝缘膜123和绝缘膜124介于其间。导电膜127包括例如导电膜127X1和导电膜127X2。导电膜127X1设置在形成有间隙AG的间隙形成区域100X的上方。导电膜127X2设置在没有形成间隙AG的配线(例如，配线112X6)上方。
在第一层110中，多条配线112X(112X1至112X6)被形成为掩埋在绝缘膜111中。绝缘膜111例如使用相对介电常数(k)为3.0以下的低介电常数材料(Low-k材料)形成。具体地，绝缘膜111的材料的实例包括有机聚合物，例如SiOC、SiOCH、多孔二氧化硅、SiOF、无机SOG、有机SOG和聚烯丙基醚。
配线层112中的配线112X1至112X6均在例如Y轴方向上延伸，并且在X轴方向上彼此邻近地布置。配线112X1至112X6被形成为填充例如设置在绝缘膜111中的凹部H1。例如，配线112X1至112X6均包括形成在凹部H1的侧表面和底表面上的阻挡金属层112A以及形成在阻挡金属层112A上以填充凹部H1的金属膜112B。金属膜112B包括导线，该导线包括包含第一金属的高导电材料。第一金属的实例包括低电阻金属，例如铜(Cu)、钨(W)或铝(Al)。阻挡金属层112A防止包含在金属膜112B中的第一金属扩散。阻挡金属层112A例如包括含有诸如钛(Ti)或钽(Ta)的第二金属的材料。阻挡金属层112A的材料的更具体实例包括Ti或Ta单体、其氮化物、其氧化物、其合金等。此外，也可以使用钌(Ru)、铌(Nb)等配置阻挡金属层112A。应注意，配线112X2至112X5中的金属膜112B的侧表面112W的部分未被阻挡金属层112A覆盖，而是被绝缘膜122覆盖。此外，在配线112X2和配线112X5中的每个金属膜112B的上表面上形成在形成凹部H2时产生的阶梯差部ST。这些阶梯差部ST被绝缘膜122覆盖。此外，期望金属膜112B的导电性高于阻挡金属层112A的导电性。
第一层110在相邻配线之间的绝缘膜111中进一步具有凹陷部H2。具体而言，第一层110在绝缘膜111中还具有凹部H2，例如在配线112X2与配线112X3之间、配线112X3与配线112X4之间、配线112X4与配线112X5之间。
在第二层120中，堆叠多个绝缘膜121至126，并且形成导电膜127以掩埋在例如作为最上层的绝缘膜126中。具体而言，绝缘膜121、绝缘膜122、绝缘膜123、绝缘膜124、绝缘膜125以及绝缘膜126从第一层110侧依次堆叠。设置在配线112X2与配线112X3之间、配线112X3与配线112X4之间以及配线112X4与配线112X5之间的各个凹部H2被绝缘膜123封闭。这在配线112X2与配线112X3之间、配线112X3与配线112X4之间、以及配线112X4与配线112X5之间形成相应的间隙AG。间隙AG减小了并排延伸的配线之间的电容。例如，在图2A和图2B所示的间隙形成区域100X中，间隙AG形成在配线112X2与配线112X3之间、配线112X3与配线112X4之间、以及配线112X4与配线112X5之间的每个间隙区域R的一部分或全部之上。
例如，绝缘膜121防止作为配线112X1至112X6中包括的元素的第一金属(例如，铜(Cu))扩散到配线112X1至112X6的周围。绝缘膜121以覆盖绝缘膜111的方式设置。绝缘膜121可以进一步被设置为覆盖配线112X2的顶表面的一部分和配线112X5的顶表面的一部分。然而，在凹部H2上未设置绝缘膜121。绝缘膜121具有开口边缘121K，该开口边缘121K在对应于在作为厚度方向的Z轴方向上包括间隙区域R的区域的位置处形成开口。开口边缘121K具有相对于Z轴方向倾斜的端面121T，以随着在Z轴方向上距配线112X的距离增加而增加开口的面积。换言之，端面121T是相对于绝缘膜121延伸的XY平面以小于90°的角度倾斜的正锥形表面。在图1A和图1B所示的实例中，开口边缘121K位于在Z轴方向上对应于配线112X2和配线112X5的位置，并且端面121T是与形成在配线112X2和配线112X5的每一个上的台阶差异部ST的表面连续的倾斜面。另外，端面121T也可以是曲面。绝缘膜121例如使用氧化硅(SiOx)、氮化硅(SiNx)、SiCxNy等形成。
例如，绝缘膜122与绝缘膜121一样，防止作为配线112X2至112X6中包括的元素的第一金属(例如，铜(Cu))扩散到配线112X2至112X6的周围。绝缘膜122设置在绝缘膜121和配线112X2至112X6上。另外，绝缘膜122被形成为延伸并覆盖凹部H2的侧面和底面。此外，绝缘膜122被设置成与每个配线112X2至112X5中的金属膜112B的一部分接触。如上所述，在阶梯差覆盖优异的制造方法中，可以通过使用防止铜(Cu)扩散的绝缘材料来形成绝缘膜122。具体地，例如，在ALD(原子层沉积)方法中，通过使用氧化硅(SiOx)、氮化硅(SiNx)、SiCxNy等形成绝缘膜122。
绝缘膜123设置在绝缘膜122上，并且具有形成在凹部H2中的间隙AG。绝缘膜123具有低覆盖率，并且例如使用介电常数(k)为3.0以下的低-k材料形成。具体地，绝缘膜122的材料的实例包括有机聚合物，例如SiOC、SiOCH、多孔二氧化硅、SiOF、无机SOG、有机SOG和聚烯丙基醚。
间隙AG具有例如由轮廓线OL限定的截面形状，该轮廓线包括在两个或更多个连接部处连接的一条或多条曲线和一条或多条直线。轮廓线OL被配置为在连接部处在曲线之间、直线之间或者曲线与直线之间具有90°或更大的夹角。换言之，例如，在沿着作为厚度方向的Z轴截取的截面中，间隙AG具有由不包括弯曲部分的轮廓线OL限定的截面形状。例如，图1A和图1B中示例的间隙AG具有由轮廓线OL限定的截面形状，该轮廓线OL包括连接的一条曲线和一条直线。包括在限定间隙AG的截面形状的轮廓线OL中的曲线可具有例如(W/20)或更大的曲率半径，其中，W是彼此相邻的两个配线112X之间的间隔。
绝缘膜124设置在绝缘膜123上。间隙AG上方的绝缘膜123的凹凸被绝缘膜124填充。绝缘膜124在间隙AG的上方具有平坦表面，该平坦表面允许通过使用诸如Cu-Cu结的混合接合将器件堆叠在其上。作为绝缘膜124的材料，优选使用例如比绝缘膜123抛光率高且相对介电常数(k)例如为4.0附近的材料。这种材料的实例包括氧化硅(SiOx)、SiOC、SiOF、SiON等。注意，绝缘膜124可以是包含上述任一种材料的单层膜，也可以形成为包含上述两种以上材料的堆叠膜。
设置绝缘膜125以减少在形成导电膜127的情况下产生的应力引起的翘曲。绝缘膜125例如通过CVD(化学气相沉积)法形成。绝缘膜125的材料的实例包括相对介电常数(k)为7.0以上的氧化硅(SiOx)、氮化硅(SiNx)等。
绝缘膜126设置在绝缘膜125上。绝缘膜126与其他构件形成接合面，例如，在下面描述的成像元件1的第二基板20与第三基板30之间的接合面。作为绝缘膜126的材料，为了促进接合面的平坦化，优选使用例如比绝缘膜123抛光率高且相对介电常数(k)为4.0附近的材料。这种材料的实例包括氧化硅(SiOx)、SiOC、SiOF、SiON等。注意，绝缘膜126可以是包含上述任一种材料的单层膜，也可以形成为包含上述两种以上材料的堆叠膜。
导电膜127例如是设置在包括在一个方向上延伸的配线112X1至112X6的配线层112正上方的配线。例如，导电膜127形成为填充凹部H3。凹部H3在厚度方向(Z轴方向)上延伸，直到穿透绝缘膜126到达绝缘膜125。导电膜127的上表面的高度位置与例如绝缘膜126的上表面的高度位置基本一致。导电膜127的上表面和绝缘膜126的上表面形成共用平面。导电膜127包括多个导电膜(例如，导电膜127X1和导电膜127X2)。导电膜127的至少一部分被设置成在Y轴方向上延伸并且与配线112X1至112X6中的至少一些正对。例如，在图1中，例如，导电膜127X1形成在与并排设置的配线112X2至112X4正对的位置处，其间插入间隙AG，以在Y轴方向上延伸。另外，凹部H4设置在凹部H3中。凹部H4穿过绝缘膜121至绝缘膜125并且到达配线112X1。凹部H4还填充有导电膜127X1，并且导电膜127X1电连接至配线112X1。
导电膜127包括形成在凹部H3和凹部H4的侧面和底面上的阻挡金属127A和填充凹部H3和凹部H4的金属膜127B。阻挡金属127A的材料的实例包括单独的钛(Ti)或钽(Ta)、其氮化物、其合金等。金属膜127B的材料的实例包括含有铜(Cu)、钨(W)、铝(Al)等低电阻金属为主要成分的金属材料。
(1-2.配线结构100的制造方法)
接下来，除了图1之外，参考图3A至图3H给出制造配线结构100的方法的描述。
首先，包括配线112X1至112X6的配线层112被形成为掩埋在例如绝缘膜111中，并且然后通过使用例如CMP(化学机械抛光)方法对其表面进行抛光以形成第一层110。
随后，如图3A所示，通过使用例如PVD(物理气相沉积)方法或CVD(化学气相沉积)方法在第一层110上形成绝缘膜121以具有例如5nm至250nm的厚度。
接下来，如图3B所示，通过使用光刻技术在绝缘膜121上形成具有由开口边缘131K限定的开口的抗蚀剂膜131。由开口边缘131K限定的开口形成在厚度方向(Z轴方向)上与配线121X2至112X5对应的位置处。
随后，如图3C所示，通过加热抗蚀膜131形成相对于厚度方向倾斜的端面131T。这使得开口边缘131K具有相对于厚度方向倾斜的端面131T，以随着在厚度方向上与绝缘膜121的距离增加而增加开口的面积。
随后，如图3D所示，通过例如干法蚀刻选择性地挖掉绝缘膜121、配线112X2至配线112X5的部分、以及绝缘膜111(没有被抗蚀剂膜131覆盖并且暴露)，以在对应于包括间隙区域R的区域的位置处形成凹部H2。这在对应于绝缘膜121中包括间隙区域R的区域的位置处形成由开口边缘121K限定的开口。在这种情况下，开口边缘131K的端面131T相对于厚度方向倾斜，这使得开口边缘121K形成为具有相对于厚度方向倾斜的端面121T，以随着在厚度方向上与配线112X2和配线112X5的距离增加而扩展开口。注意，端面121T可以是曲面。
接下来，在去除抗蚀剂膜131之后，通过使用例如如图3E所示的ALD方法形成绝缘膜122，以具有例如0.5nm到30nm的厚度，并且覆盖绝缘膜121、以及从凹部H2暴露的配线112X2到112X5以及绝缘膜111。注意，绝缘膜122可以使用CVD法形成。
此后，如图3F所示，通过使用例如CVD方法形成包括例如SiOC或氮化硅并且具有例如100nm至500nm的膜厚度的绝缘膜123。由此，凹部H2闭合，并在配线112X2与配线112X3之间、配线112X3与配线112X4之间、配线112X4与配线112X5之间形成间隙AG。应注意，例如，在通过CVD方法形成绝缘膜123的情况下，通过适当地调节蚀刻气体的压力、供应至等离子体的电力、膜形成温度等，防止弯曲部分形成为限定间隙的截面形状的轮廓线。
接下来，如图3G中所示，通过使用例如CVD方法在绝缘膜123上形成包括例如SiOx并且具有例如200nm至300nm的膜厚度的绝缘膜124。此后，例如如图3H所示，通过使用CMP法对绝缘膜124进行抛光，并且使其表面平坦化。
接下来，通过使用例如CVD方法在绝缘膜124上形成绝缘膜125以具有例如50nm至500nm的厚度，并且然后例如以CVD方法在绝缘膜125上形成绝缘膜126以具有例如100nm至2μm的厚度。接着，通过例如干法蚀刻挖掉绝缘膜126和绝缘膜125的一部分以通过使用与凹部H2相似的方法形成凹部H3，然后在凹部H3中形成凹部H4。凹部H4穿过绝缘膜121至绝缘膜125并且到达配线112X1。另外，在凹部H3及凹部H4的侧面及底面，利用溅射等形成阻挡金属127A，在凹部H3及凹部H4中，利用镀敷等形成金属膜127B。最后，研磨并去除形成在绝缘膜126上的阻挡金属127A和金属膜127B，以形成使绝缘膜126的顶面和导电膜127的顶面具有平齐面的平面。如上所述，完成了图1中示出的配线结构100。
[1-3.成像元件1的配置]
图4示出了根据本公开实施例的成像元件(成像元件1)在垂直方向上的截面配置的示例。图5示出了图4中所示的成像元件1的示意性配置的实例。成像元件1具有其中依次堆叠第一基板10、第二基板20和第三基板30的三维结构。第一基板10包括设置有传感器像素12的第一半导体基板。传感器像素12能够通过光电转换产生电荷。第二基板20包括半导体基板21，该半导体基板21包括能够基于从传感器像素12输出的电荷输出像素信号的读出电路22。第三基板30包括半导体基板31，该半导体基板31包括处理来自读出电路22的像素信号的逻辑电路32。例如，如图6所示，上述图1中的配线结构100可应用于接合至第三基板30的第二基板20的接合面附近的配线结构。
如上所述，第一基板10包括在半导体基板11上的多个传感器像素12。多个传感器像素12中的每一个执行光电转换。半导体基板11对应于根据本公开的“第一半导体基板”的具体实例。多个传感器像素12在第一基板10上的像素区域13中设置成矩阵。第二基板20包括用于半导体基板21上每四个传感器像素12的一个读出电路22。读出电路22基于从每个传感器像素12输出的电荷输出像素信号。半导体基板21对应于根据本公开内容的“第二半导体基板”的具体实例。第二基板20包括在行方向上延伸的多个像素驱动线23和在列方向上延伸的多个垂直信号线24。第三基板30包括半导体基板31上的逻辑电路32。逻辑电路32处理像素信号。半导体基板31对应于根据本公开内容的“第三半导体基板”的具体实例。逻辑电路32包括例如垂直驱动电路33、列信号处理电路34、水平驱动电路35和系统控制电路36。逻辑电路32(具体地，水平驱动电路35)向外部输出每个传感器像素12的输出电压Vout。在逻辑电路32中，例如，可以在与源极电极和漏极电极接触的杂质扩散区的表面上形成包含通过自对准硅化物(Self Aligned Silicide)处理形成的CoSi2、NiSi等硅化物的低电阻区域。
例如，垂直驱动电路33按顺序逐行选择多个传感器像素12。列信号处理电路34对从由垂直驱动电路33选择的行中的每个传感器像素12输出的像素信号执行例如相关双采样(相关双采样：CDS)处理。列信号处理电路34执行例如CDS处理，由此提取像素信号的信号电平。列信号处理电路34保持与每个传感器像素12接收的光量相对应的像素数据。例如，水平驱动电路35将保持在列信号处理电路34中的多条像素数据依次输出至外部。系统控制电路36控制例如逻辑电路32中的每个块(垂直驱动电路33、列信号处理电路34和水平驱动电路35)的驱动。
图7示出了传感器像素12和读出电路22的实例。下面描述四个传感器像素12共享一个读出电路22的情况，如图7所示。这里，“共享”意味着四个传感器像素12的输出被输入到共用读出电路22。
每个传感器像素12包括相互共用的部件。在图7中，为了将相应传感器像素12的部件彼此区分开，标识号(1、2、3或4)被分配至每个传感器像素12的部件的符号的末端。在各个传感器像素12的分量必须彼此区分的情况下，以下分配每个传感器像素12的分量的符号的末端处的标识号。然而，在不需要将各个传感器像素12的分量彼此区分的情况下，每个传感器像素12的分量的符号的末端处的标识号被省略。
每个传感器像素12包括例如光电二极管PD、电连接至光电二极管PD的转移晶体管TR、以及暂时保持通过转移晶体管TR从光电二极管PD输出的电荷的浮置扩散FD。光电二极管PD进行光电转换，生成与接收的光量对应的电荷。光电二极管PD的阴极电连接到转移晶体管TR的源极，并且光电二极管PD的阳极电连接到参考电势线(例如，地)。转移晶体管TR的漏极电连接至浮置扩散FD，并且转移晶体管TR的栅极电连接至像素驱动线23。转移晶体管TR是例如CMOS(互补金属氧化物半导体)晶体管。
共享一个读出电路22的相应传感器像素12的浮置扩散FD彼此电连接，并且电连接到共用读出电路22的输入端。读出电路22包括例如复位晶体管RST、选择晶体管SEL和放大晶体管AMP。应注意，可根据需要省略选择晶体管SEL。复位晶体管RST的源极(读出电路22的输入端)电连接至浮置扩散FD，并且复位晶体管RST的漏极电连接至电源线VDD和放大晶体管AMP的漏极。复位晶体管RST的栅极电连接至像素驱动线23。放大晶体管AMP的源极电连接至选择晶体管SEL的漏极，并且放大晶体管AMP的栅极电连接至复位晶体管RST的源极。选择晶体管SEL的源极(读出电路22的输出端)电连接到垂直信号线24，并且选择晶体管SEL的栅极电连接到像素驱动线23。
在转移晶体管TR导通的情况下，转移晶体管TR将光电二极管PD的电荷转移至浮置扩散FD。转移晶体管TR的栅极(转移栅极TG)延伸以从半导体基板11的表面穿透p阱层42至到达PD41的深度，例如，如图4中所示。复位晶体管RST将浮置扩散FD的电位复位至预定电位。在复位晶体管RST被接通的情况下，浮置扩散FD的电位被复位为电源线VDD的电位。选择晶体管SEL控制从读出电路22输出像素信号的定时。放大晶体管AMP产生与保持在浮置扩散FD中的电荷的电平对应的电压的信号作为像素信号。放大晶体管AMP包括在源极跟随器型放大器中并且输出与在光电二极管PD中产生的电荷的电平对应的电压的像素信号。在选择晶体管SEL接通的情况下，放大晶体管AMP放大浮置扩散FD的电位并且通过垂直信号线24将与该电位对应的电压输出到列信号处理电路34。例如，复位晶体管RST、放大晶体管AMP以及选择晶体管SEL是CMOS晶体管。
应当注意，如图8所示，选择晶体管SEL可以设置在电源线VDD和放大晶体管AMP之间。在这种情况下，复位晶体管RST的漏极电连接至电源线VDD和选择晶体管SEL的漏极。选择晶体管SEL的源极电连接至放大晶体管AMP的漏极，并且选择晶体管SEL的栅极电连接至像素驱动线23。放大晶体管AMP的源极(读出电路22的输出端)电连接至垂直信号线24，并且放大晶体管AMP的栅极电连接至复位晶体管RST的源极。此外，如图9和图10所示，FD传输晶体管FDG可设置在重置晶体管RST的源极与放大晶体管AMP的栅极之间。
FD传输晶体管FDG用于切换转换效率。通常，像素信号在暗处拍摄时小。在基于Q＝CV执行电荷-电压转换的情况下，具有较大电容(FD电容C)的浮置扩散FD导致在通过放大晶体管AMP转换成电压的情况下获得的较小V。同时，明亮的地方提供大的像素信号。因此，除非FD电容C大，否则浮置扩散FD不可能接收光电二极管PD的电荷。此外，在通过放大晶体管AMP转换成电压的情况下，FD电容C必须较大，以防止V过大(即，使V较小)。考虑到这些，在FD传输晶体管FDG导通的情况下，FD传输晶体管FDG的栅极电容增加。这使得整个FD电容C较大。同时，在FD传输晶体管FDG断开的情况下，整个FD电容C变小。以这种方式，接通和断开FD传输晶体管FDG使得FD电容C可变。这使得可以切换转换效率。
图11示出了多个读出电路22与多条垂直信号线24之间的连接模式的实例。在多个读出电路22在垂直信号线24延伸的方向(例如，列方向)上并排布置的情况下，可以针对各个读出电路22逐一分配多个垂直信号线24。在四个读出电路22在垂直信号线24延伸的方向(例如，列方向)上并排布置的情况下，例如，如图11所示，可以为各个读出电路22逐个分配四个垂直信号线24。应注意，在图11中，为了彼此区分垂直信号线24，标识号(1、2、3或4)被分配给每个垂直信号线24的符号的末端。
接下来，参照图4描述垂直方向上的成像元件1的截面配置。如上所述，成像元件1具有其中第一基板10、第二基板20、以及第三基板30依次堆叠的配置并且进一步包括在第一基板10的背面(光入射面)侧上的滤色器40和光接收透镜50。例如，为每个传感器像素12逐一设置滤色器40和光接收透镜50。换言之，成像元件1是背照式成像元件。
第一基板10包括堆叠在半导体基板11的正面(表面11S1)上的绝缘层46。第一基板10包括作为层间绝缘膜51的一部分的绝缘层46。绝缘层46设置在半导体基板11和下述半导体基板21之间。半导体基板11包括硅基板。例如，半导体基板11在正面的一部分中且在正面附近包括P阱层42，并且在另一区域(比P阱层42深的区域)中包括不同于P阱层42的导电类型的导电类型的PD41。P阱层42包括P型半导体区域。PD41包括与p阱层42不同的导电类型(具体地，n型)的半导体区域。半导体基板11在P阱层42中包含浮置扩散FD作为与P阱层42不同的导电类型(具体地，n型)的半导体区域。
对于每个传感器像素12，第一基板10包括光电二极管PD、转移晶体管TR和浮置扩散FD。第一基板10具有其中在半导体基板11的表面11S1侧(与光入射表面相对侧或第二基板20侧)的一部分上设置转移晶体管TR和浮置扩散FD的配置。第一基板10包括将传感器像素12彼此分离的元件分离部43。元件分离部43形成为在半导体基板11的法线方向(与半导体基板11的正面垂直的方向)上延伸。元件分离部43被设置在彼此相邻的两个传感器像素12之间。元件分离部43将相邻的传感器像素12彼此电分离。元件分离部43包括例如氧化硅。元件分离部43例如穿透半导体基板11。例如，第一基板10进一步包括P阱层44，P阱层44是元件分离部43的侧表面并与光电二极管PD侧上的表面接触。P阱层44包括不同于光电二极管PD的导电类型(具体地，p型)的半导体区域。例如，第一基板10进一步包括与半导体基板11的背面(表面11S2或其他表面)接触的固定电荷膜45。固定电荷膜45带负电以抑制由于半导体基板11在光接收表面侧上的界面状态而产生暗电流。例如，通过使用具有负固定电荷的绝缘膜形成固定电荷膜45。这种绝缘膜的材料的实例包括氧化铪、氧化锆、氧化铝、氧化钛、以及氧化钽。由固定电荷膜45感应的电场在半导体基板11的光接收表面侧的界面处形成空穴累积层。该空穴累积层抑制来自界面的电子的产生。滤色器40设置在半导体基板11的背面侧上。滤色器40设置成例如与固定电荷膜45接触，并且设置在与传感器像素12相对的位置处，固定电荷膜45介于其间。光接收透镜50设置成例如与滤色器40接触，并且设置在与传感器像素12相对的位置处，滤色器40和固定电荷膜45介于其间。
第二基板20包括堆叠在半导体基板21上的绝缘层52。绝缘层52和第二基板20均包括绝缘层52作为层间绝缘膜51的一部分。绝缘层52设置在半导体基板21和半导体基板31之间。半导体基板21包括硅基板。第二基板20包括用于每四个传感器像素12的一个读出电路22。第二基板20具有其中读出电路22设置在正面(与第三基板30相对的表面21S1或一个表面)侧上的半导体基板21的一部分上的配置。第二基板20以半导体基板21的背面(表面21S2)与半导体基板11的正面(表面11S1)相对的方式接合至第一基板10。换言之，第二基板20以面对背的方式接合至第一基板10。第二基板20进一步包括在与半导体基板21相同的层中的绝缘层53。绝缘层53穿透半导体基板21。第二基板20包括绝缘层53作为层间绝缘膜51的一部分。绝缘层53以覆盖后述的贯通配线54的侧面的方式设置。
包括第一基板10和第二基板20的堆叠体包括层间绝缘膜51和设置在层间绝缘膜51中的贯通配线54。上述堆叠体对于每个传感器像素12包括一个贯通配线54。贯通配线54在半导体基板21的法线方向上延伸并且被设置为穿透层间绝缘膜51的包括绝缘层53的部分。第一基板10和第二基板20通过贯通配线54彼此电连接。具体地，贯通配线54电连接到浮置扩散FD和下面描述的连接配线55。
包括第一基板10和第二基板20的堆叠体进一步包括设置在层间绝缘膜51中的贯通配线47和48(参见下面描述的图12)。上述堆叠体对于每个传感器像素12包括一个贯通配线47和一个贯通配线48。每个贯通配线47和48在半导体基板21的法线方向上延伸并且被设置为穿透包括绝缘层53的层间绝缘膜51的一部分。第一基板10和第二基板20通过贯通配线47和48彼此电连接。具体地，贯通配线47电连接至半导体基板11的p阱层42以及第二基板20中的配线。贯通配线48电连接到转移栅极TG和像素驱动线23。
例如，第二基板20包括绝缘层52中的多个连接部59。多个连接部59电连接至读出电路22和半导体基板21。例如，第二基板20在绝缘层52上进一步包括配线层56。配线层56包括例如绝缘层57、多个像素驱动线23和多个垂直信号线24。多个像素驱动线23和多个垂直信号线24设置在绝缘层57中。配线层56还包括例如绝缘层57中的多条连接配线55。每4个传感器像素12设置有1个连接配线55。连接配线55将各个贯通配线54彼此电连接。贯通配线54电连接到包括在共享读出电路22的四个传感器像素12中的浮置扩散FD。在此，贯通配线54和48的总数大于包括在第一基板10中的传感器像素12的总数并且是包括在第一基板10中的传感器像素12的总数的两倍。此外，贯通配线54、48和47的总数大于包括在第一基板10中的传感器像素12的总数并且是包括在第一基板10中的传感器像素12的总数的三倍。
配线层56还包括例如绝缘层57中的多个焊盘电极58。焊盘电极58例如由Cu(铜)、钨(W)、Al(铝)等金属形成。焊盘电极58中的每一个从配线层56的表面露出。焊盘电极58中的每一个用于将第二基板20和第三基板30电连接并且将第二基板20和第三基板30接合在一起。例如，对于各像素驱动线23和各垂直信号线24，逐个设置多个焊盘电极58。在此，焊盘电极58的总数(或者焊盘电极58与焊盘电极64之间的结点的总数(以下描述))小于例如包括在第一基板10中的传感器像素12的总数。
图6示意性地示出了将上述配线结构100应用于成像元件1的截面配置。在本实施例中，例如，多条垂直信号线24对应于上述配线结构100中的配线112X3和配线112X4，并且电源线VSS对应于上述配线结构100中的配线112X2和配线112X5。虽然未在图4中示出，但是绝缘层57包括多个绝缘膜151至157，如图6中所示。其中，绝缘膜154在并排延伸的电源线VSS和垂直信号线24之间以及多条垂直信号线24的配线之间形成间隙G。从配线层56的表面暴露的各个焊盘电极58对应于上述配线结构100中的导电膜127X1和导电膜127X2。
各个焊盘电极58的一部分(焊盘电极58X1)电连接至接地线(配线112X1)。虽然未示出，但是接地线例如连接至半导体基板11的p阱或接地(GND)。这使得可以将焊盘电极58X1用作用于垂直信号线24的堆叠方向的屏蔽配线并且减少在垂直信号线24中出现的噪声。
此外，用作屏蔽配线的焊盘电极58X1被接合到下面描述的第三基板30侧上的焊盘电极64X1。与通过单独使用焊盘电极58X1形成的屏蔽配线相比，这使得可以减小屏蔽配线的阻抗。此外，例如，与垂直信号线24一样，用作屏蔽配线的焊盘电极58X1被设置为垂直延伸穿过像素区域13，并且在像素区域13的外围附近终止超出区域端部。
例如，第三基板30包括堆叠在半导体基板31上的层间绝缘膜61。应注意，如下所述，第三基板30在正面接合至第二基板20。因此，在描述第三基板30中的部件的情况下，将描述的垂直关系与图中的垂直方向相反。半导体基板31包括硅基板。第三基板30具有其中逻辑电路32设置在半导体基板31的正面(表面31S1)侧上的部分上的配置。例如，第三基板30进一步包括位于层间绝缘膜61上的配线层62。配线层62包括例如绝缘层63和设置在绝缘层63中的多个焊盘电极64(例如，焊盘电极64X1和焊盘电极64X2)。多个焊盘电极64电连接至逻辑电路32。每个焊盘电极64例如使用Cu(铜)形成。每个焊盘电极64从配线层62的表面露出。每个焊盘电极64用于将第二基板20和第三基板30电连接并且将第二基板20和第三基板30接合在一起。此外，焊盘电极64不一定必须是多个焊盘电极。甚至一个焊盘电极也能够电连接至逻辑电路32。通过将焊盘电极58和64彼此接合，第二基板20和第三基板30彼此电连接。换言之，转移晶体管TR的栅极(转移栅极TG)通过贯通配线54和焊盘电极58和64电连接至逻辑电路32。第三基板30在半导体基板31的正面(表面31S1)与半导体基板21的正面(表面21S1)侧相对的情况下接合至第二基板20。换言之，第三基板30以面对面的方式接合至第二基板20。
图12和图13中的每个示出成像元件1在水平方向上的截面配置的实例。图12和图13中的每一个的上侧的图是示出沿着图1中的截面Sec1截取的截面配置的实例的示图，并且图12和图13中的每一个的下侧的图是示出沿着图1中的截面Sec2截取的截面配置的实例的示图。图12示例了其中两组2×2或者四个传感器像素12布置在第二方向H上的配置，并且图13示例了其中四组2×2或者四个传感器像素12布置在第一方向V和第二方向H上的配置。应注意，示出半导体基板11的正面配置的实例的示图，被叠加在示出沿着图1中的截面Sec1截取的截面配置的实例的示图，并且在图12和图13中的每一个的上侧的截面图中省去绝缘层46。此外，在图12和图13中的每一个的下侧的截面图中，将示出半导体基板21的正面配置的实例的示图，叠加在示出沿着图1中的截面Sec2截取的截面配置的实例的示图。
如图12和图13所示，多条贯通配线54、多条贯通配线48和多条贯通配线47在第一基板10的平面内在第一方向V(图12中的上/下方向和图13中的左/右方向)上并排布置成条带形状。应注意，图12和图13中的每个示例了其中多个贯通配线54、多个贯通配线48和多个贯通配线47在第一方向V上并排布置成两行的情况。第一方向V与布置在矩阵中的多个传感器像素12的两个布置方向(例如，行方向和列方向)中的一个(例如，列方向)平行。在共享读出电路22的四个传感器像素12中，四个浮置扩散FD设置为彼此靠近，例如，其间插入有元件分离部43。在共享读出电路22的四个传感器像素12中，四个转移栅极TG被设置为围绕四个浮置扩散FD，并且四个转移栅极TG形成例如环形形状。
绝缘层53包括在第一方向V上延伸的多个块。半导体基板21在第一方向V上延伸并且包括在与第一方向V正交的第二方向H上并排布置的多个岛状块21A，绝缘层53介于其间。每个块21A设置有例如多组复位晶体管RST、放大晶体管AMP以及选择晶体管SEL。由四个传感器像素12共享的一个读出电路22包括例如与四个传感器像素12相对的区域中的复位晶体管RST、放大晶体管AMP以及选择晶体管SEL。例如，由四个传感器像素12共享的一个读出电路22包括绝缘层53的左相邻块21A中的放大晶体管AMP以及绝缘层53的右相邻块21A中的复位晶体管RST和选择晶体管SEL。
图14、图15、图16和图17中的每个示出了成像元件1在水平面内的配线布局的实例。图14至图17中的每个举例说明了由四个传感器像素12共享的一个读出电路22设置在与四个传感器像素12相对的区域中的情况。图14至图17中所示的配线例如设置在配线层56中彼此不同的层中。
例如，如图14所示，彼此相邻的四条贯通配线54电连接至连接配线55。例如如图14所示，彼此相邻的四条通过配线54通过连接配线55和连接部59进一步电连接至绝缘层53的左相邻块21A中包括的放大晶体管AMP的栅极和绝缘层53的右相邻块21A中包括的复位晶体管RST的栅极。
电源线VDD被设置在与在第二方向H上并排布置的读出电路22相对的位置处，例如，如图15所示。例如，如图15所示，电源线VDD通过连接部59电连接至在第二方向H上并排布置的读出电路22中的每一个的放大晶体管AMP的漏极和复位晶体管RST的漏极。例如，如图15所示，两条像素驱动线23设置在与在第二方向H上并排布置的读出电路22相对的位置处。像素驱动线23中的一条(第二控制线)是配线RSTG，其电连接到在第二方向H上并排布置的读出电路22中的每一个的复位晶体管RST的栅极，例如，如图15所示。像素驱动线23的另一条(第三控制线)是配线SELG，其电连接到在第二方向H上并排布置的读出电路22中的每一个的选择晶体管SEL的栅极，例如，如图15所示。在读出电路22的每一个中，放大晶体管AMP的源极和选择晶体管SEL的漏极通过配线25彼此电连接，例如，如图15所示。
例如，如图16所示，两条电源线VSS设置在与在第二方向H上并排布置的读出电路22相对的位置。例如，如图16所示，每个电源线VSS在与在第二方向H上并排布置的各个传感器像素12相对的位置处电连接至多条贯通配线47。例如，如图16所示，四条像素驱动线23设置在与在第二方向H上并排布置的读出电路22相对的位置处。例如，如图16所示，四条像素驱动线23中的每一条是电连接至与并排设置在第二方向H上的读出电路22中的每一个对应的四个传感器像素12中的一个传感器像素12的贯通配线48的配线TRG。换句话说，四条像素驱动线23(第一控制线)均电连接至在第二方向H上并排布置的传感器像素12中的每一个的传输晶体管TR的栅极(转移栅极极TG)。在图16中，为了将配线TRG彼此区分开，标识符(1、2、3或4)被分配给每条配线TRG的末端。
垂直信号线24设置在与第一方向V上并排布置的读出电路22相对的位置，例如，如图17所示。例如，如图17所示，垂直信号线24(输出线)电连接至在第一方向V上并排布置的读出电路22中的每一个的输出端(放大晶体管AMP的源极)。
[1-4.制造成像元件的方法]
接下来，描述制造成像元件1的方法。图18A至图18G中的每一个示出了制造成像元件1的处理的实例。
首先，在半导体基板11上形成p阱层42、元件分离部43和p阱层44。接下来，在半导体基板11上形成光电二极管PD、转移晶体管TR和浮置扩散FD(图18A)。这在半导体基板11上形成传感器像素12。在这种情况下，优选防止具有低耐热性的材料(如CoSi2和NiSi)通过自对准硅化物处理被用作传感器像素12所使用的电极材料。而是，优选使用具有高耐热性的材料作为用于传感器像素12的电极材料。具有高耐热性的材料的实例包括多晶硅。之后，在半导体基板11上形成绝缘层46(图18A)。这样，形成了第一基板10。
接下来，将半导体基板21接合到第一基板10(绝缘层46B)上(图18B)。之后，根据需要减薄半导体基板21。在这种情况下，半导体基板21的厚度被设置为形成读出电路22所需的膜厚度。半导体基板21的厚度通常为几百nm左右。然而，取决于读出电路22的概念，FD(完全耗尽)类型也是可用的。在这种情况下，半导体基板21可具有几nm至几μm范围内的厚度。
随后，绝缘层53形成在与半导体基板21相同的层中(图18C)。绝缘层53形成在例如与浮置扩散FD相对的位置处。例如，穿透半导体基板21的缝隙(开口21H)形成在半导体基板21中以将半导体基板21分成多个块21A。之后，形成绝缘层53以填充缝隙。之后，包括放大晶体管AMP等的读出电路22形成在半导体基板21的每个块21A中(图18C)。在这种情况下，在使用具有高耐热性的金属材料作为传感器像素12的电极材料的情况下，可以通过热氧化形成读出电路22的栅极绝缘膜。
接下来，在半导体基板21上形成绝缘层52。以这种方式，形成包括绝缘层46、52和53的层间绝缘膜51。随后，在层间绝缘膜51中形成通孔51A和51B(图18D)。具体地，穿透绝缘层52的通孔51B形成在绝缘层52的与读出电路22相对的部分中。此外，穿透层间绝缘膜51的通孔51A形成在层间绝缘膜51的与浮置扩散FD相对的部分(即，与绝缘层53相对的部分)中。
随后，用导电材料填充通孔51A和51B使得贯通配线54形成在通孔51A中并且使得连接部59形成在通孔51B中(图18E)。此外，将贯通配线54和连接部59彼此电连接的连接配线55形成在绝缘层52上(图18E)。之后，配线层56形成在绝缘层52上(图18F)。这样，形成第二基板20。
接下来，将第二基板20接合至第三基板30，其中半导体基板21的正面与半导体基板31的正面侧相对(图18G)。逻辑电路32和配线层62形成在第三基板30上。在这种情况下，第二基板20的焊盘电极58和第三基板30的焊盘电极64彼此接合，从而将第二基板20和第三基板30彼此电连接。以这种方式，制造成像元件1。
[1-5.配线结构100和成像元件1的操作和效果]
如上所述，近年来，在具有典型的配线结构的半导体装置中，随着半导体集成电路元件的微型化，相互平行地延伸的多条配线彼此的间隔变窄，配线间的电容(寄生电容)容易变大。因此，在根据本实施方式的配线结构100和应用配线结构100的成像元件1中，绝缘膜123设置在包括在Y轴方向延伸的多条配线112X(112X1至112X6)的配线层112上。绝缘膜123具有存在于每个间隙区域R中的间隙AG，该间隙区域R被夹在X轴方向上彼此相邻的配线112X之间。此外，多条配线112X均包括包含第一金属的金属膜112B以及阻挡金属层112A。阻挡金属层112A在正交于Y轴方向的XZ截面中部分地覆盖金属膜112B的周围，并且包括包含防止第一金属扩散的第二金属的材料。此外，绝缘膜122包括防止第一金属扩散的绝缘材料，并且被设置为覆盖金属膜112B的一部分。换言之，在根据本实施方式的配线结构100和成像元件1中，间隙AG设置在间隙区域R中，并且具有相对低的导电性的阻挡金属层112A不存在于具有优异的导电性的金属膜112B的周围的一部分中。具有这种配置使得可以有效地减少在多条配线112X之间产生的寄生电容(配线间电容)。
顺便提及，例如，类似于如图47中所示的参考例的配线结构200，在限定间隙AG的截面形状的轮廓线具有以小于90°的角度相交的交点AG-P的情况下，交点AG-P会变成裂纹发生的起始点。
相对照地，在根据本实施例的配线结构100中，间隙AG具有例如由包括在两个以上连接部处连接的一条或多条曲线和一条或多条直线的轮廓线OL限定的截面形状。轮廓线OL被配置为在连接部处在曲线之间、直线之间或者曲线与直线之间具有90°或更大的夹角。换言之，间隙AG例如具有在沿Z轴(即，厚度方向)截取的截面中由不包括弯曲部分的轮廓线OL限定的截面形状。由此，能够缓和绝缘膜123的间隙AG附近的某特定点的应力集中。因此，能够防止在绝缘膜123中的间隙AG附近产生裂纹。因此，根据本实施方式的配线结构100和包括配线结构100的成像装置，可以确保优异的操作可靠性。
在根据本实施例的配线结构100中，在间隙AG的轮廓线OL中包括的曲线具有(W/20)或更大的曲率半径的情况下(其中，W是彼此相邻的两个配线112X之间的间隔)，可以进一步缓和绝缘膜123中的特定点上的应力集中，并且可以防止在绝缘膜123中出现裂纹。因此，能够确保更优异的操作可靠性。
此外，在根据本实施例的配线结构100中，绝缘膜121具有在对应于包括间隙区域R的区域的位置处形成开口的开口边缘121K，并且开口边缘121K具有相对于厚度方向倾斜的端面121T，以随着在厚度方向上与配线112X的距离增加而增加开口的面积。因此，可以抑制在绝缘膜121中除间隙区域R之外的点处形成不期望的间隙。由此，能够有效地防止在绝缘膜123及其周围的部分产生裂纹。
相对照地，例如，类似于如图47中所示的参考例的配线结构200，在绝缘膜121的开口边缘121K具有沿厚度方向陡峭上升的端部表面121T的情况下，例如，在绝缘膜123中的绝缘膜121的端部表面121T和顶部表面彼此相交的拐角周围的部分中容易形成间隙VD。这样的间隙VD可能导致在绝缘膜123和绝缘膜123周围的部分中出现裂纹。
<2.变形例>
[2-1.变形例1]
图19A至图19E中的每一个是作为根据本公开的实施方式的第一变形例(变形例1)的配线结构100的制造方法的一些处理的截面图。
在根据上述实施例的配线结构100的制造方法中，抗蚀剂膜131直接形成在绝缘膜121上。相对照地，在作为变形例1的配线结构100的制造方法中，硬掩模132进一步形成在绝缘膜121与抗蚀剂膜131之间。
在作为变形例1的配线结构100的制造方法中，首先，如图19A所示，通过使用例如PVD方法或CVD方法在第一层110上均匀形成绝缘膜121以具有例如5nm至250nm的厚度。此后，通过使用例如PVD方法或CVD方法来均匀形成包括氧化硅(SiOx)、氮化硅(SiNx)、SiCxNy等的硬掩模材料膜132Z，以覆盖绝缘膜121并且具有例如30nm至200nm的厚度。
接下来，如图19B所示，通过使用光刻技术在硬掩模材料膜132Z上形成具有由开口边缘131K限定的开口的抗蚀剂膜131。由开口边缘131K限定的开口形成在厚度方向(Z轴方向)上与配线121X2至112X5对应的位置处。
接下来，如图19C所示，通过加热抗蚀膜131形成相对于厚度方向倾斜的端面131T。这使得开口边缘131K具有相对于厚度方向倾斜的端面131T，以随着在厚度方向上与绝缘膜121的距离增加而增加开口的面积。
接下来，如图19D所示，通过干法蚀刻选择性地去除未被抗蚀剂膜131覆盖的硬掩模材料膜132Z的暴露部分。结果，具有由开口边缘132K限定的开口的硬掩模132形成在对应于包括间隙区域R的区域的位置处。在这种情况下，开口边缘131K的端面131T相对于厚度方向倾斜，这使得开口边缘132K形成为具有相对于厚度方向倾斜的端面132T，以随着在厚度方向上与配线112X2和配线112X5的距离增加而扩展开口。应注意，端面132T可以是弯曲表面。
随后，在通过灰化等去除抗蚀剂膜131之后，通过例如干法蚀刻选择性地挖掉绝缘膜121、配线112X2至112X5的部分以及未被硬掩模132覆盖的暴露区域中的绝缘膜111，以在对应于包括间隙区域R的区域的位置处形成凹部H2，如图19E所示。这在对应于绝缘膜121中包括间隙区域R的区域的位置处形成由开口边缘121K限定的开口。在这种情况下，开口边缘132K的端面132T相对于厚度方向倾斜，这使得开口边缘121K形成为具有相对于厚度方向倾斜的端面121T，以随着在厚度方向上与配线112X2和配线112X5的距离增加而扩展开口。注意，端面121T可以是曲面。另外，当在凹部H2的形成中应用C4F8等富碳气体的情况下，在绝缘膜121的端面121T上形成以碳为主要成分的蚀刻反应生成物的再沉积膜，这容易维持端面121T的倾斜。此外，在形成凹部H2之后进行的后处理清洁中，如果选择对蚀刻反应产物(诸如碳之类)具有高去除性能并且对铜和氧化铜具有低去除性能的化学溶液就足够了，这使得能够防止从凹部H2中暴露的配线112X从绝缘膜121向内缩回。
此后，通过类似于根据上述实施例的配线结构100的制造方法的步骤，完成图1A等中所示的配线结构100。以这种方式，甚至在制造作为变形例1的配线结构100的方法中，也可以制造类似于上述实施例中的配线结构的配线结构100。此外，在变形例1中，在去除抗蚀剂膜131之后，使用硬掩模132选择性地蚀刻绝缘膜121和绝缘膜111。因此，与在上述实施方式中通过使用抗蚀剂膜131进行蚀刻的情况相比，例如，可以抑制在XY面内方向上的开口尺寸的减小，例如，在沿垂直方向(Z方向)挖掉绝缘膜111的情况下。可以想到包括在硬掩模132的材料中的氧原子对此有贡献。
[2.2变形例2]
图20A到20E中的每一个是作为根据本公开的实施方式的第二变形例(变形例2)的制造配线结构100的方法的一些处理的截面图。
在根据上述实施例的配线结构的制造方法中，在绝缘膜121上形成抗蚀膜131，并且加热抗蚀膜131以形成相对于厚度方向倾斜的端面131T。相对照地，在作为变形例2的配线结构100的制造方法中，通过在干法蚀刻中使用沉积物使硬掩模的端面倾斜。
在作为变形例2的配线结构100的制造方法中，首先，如图20A所示，通过使用例如PVD方法或CVD方法在第一层110上均匀形成绝缘膜121以具有例如5nm至250nm的厚度。之后，通过使用例如PVD方法均匀地形成包含钛(Ti)、氮化钛(TiN)等的硬掩模材料膜132Z，以覆盖绝缘膜121，并且具有例如5nm至150nm的厚度。此外，通过使用例如PVD法或CVD法均匀地形成包含氧化硅(SiOx)、氮化硅(SiNx)、SiCxNy等的硬掩模材料膜133Z，以覆盖硬掩模材料膜132Z，并且具有例如50nm至300nm的厚度。
接下来，如图20B所示，通过使用光刻技术在硬掩模材料膜133Z上形成具有由开口边缘131K限定的开口的抗蚀剂膜131。由开口边缘131K限定的开口形成在厚度方向(Z轴方向)上与配线121X2至112X5对应的位置处。
接下来，如图20C所示，通过干法蚀刻选择性地去除未被抗蚀剂膜131覆盖的硬掩模材料膜133Z的暴露部分。因此，具有由开口边缘133K限定的开口的硬掩模133形成在对应于包括间隙区域R的区域的位置处。在这种情况下，在蚀刻硬掩模材料膜133Z的过程中，抗蚀剂膜131中包含的碳和蚀刻气体沉积在开口边缘131K和开口边缘133K上以逐渐形成沉积膜134。沉积膜134形成为具有端面134T，该端面相对于厚度方向倾斜以随着在厚度方向上与配线112X2和112X5的距离增加而扩展开口。在选择性地去除硬掩模材料膜133Z时逐渐形成沉积膜134；因此，在硬掩模133中的开口边缘133K形成为具有相对于厚度方向倾斜的端面133T。注意，为了积极地形成成膜膜，作为蚀刻气体，C4F8等富碳气体是合适的。
接着，如图20D所示，进行灰化处理和清洁处理以去除抗蚀剂膜131和沉积膜134。
此后，通过使用硬掩模133选择性地挖掉硬掩模材料膜132Z、绝缘膜121、配线112X2至112X5的部分以及绝缘膜111，以在对应于包括间隙区域R的区域的位置处形成凹部H2，如图20E所示。这在对应于绝缘膜121中包括间隙区域R的区域的位置处形成由开口边缘121K限定的开口。在这种情况下，开口边缘132K的端面132T相对于厚度方向倾斜，这使得开口边缘121K形成为具有相对于厚度方向倾斜的端面121T，以随着在厚度方向上与配线112X2和配线112X5的距离增加而扩展开口。另外，端面121T可以是曲面。另外，当在凹部H2的形成中应用C4F8等富碳气体时，在绝缘膜121的端面121T上形成以碳为主要成分的蚀刻反应生成物的再沉积膜，容易维持端面121T的倾斜。此外，在形成凹部H2之后进行的后处理清洁中，如果选择对蚀刻反应产物(诸如碳之类)具有高去除性能并且对铜和氧化铜具有低去除性能的化学溶液就足够了，这使得能够防止从凹部H2中暴露的配线112X从绝缘膜121向内缩回。
此后，通过类似于根据上述实施方式制造配线结构100的方法的过程完成图1A等中示出的配线结构100。以这种方式，甚至在制造作为变形例2的配线结构100的方法中，也可以制造类似于上述实施例中的配线结构的配线结构100。此外，在未来要求配线结构100进一步小型化的情况下，如图3C等所示，在通过加热抗蚀剂膜131等形成倾斜端面131T的方法中，可想到难以控制绝缘膜121的端面121T的形状并且难以执行精确对准，以使绝缘膜121的开口边缘121K的位置与期望的位置一致。在这方面，根据作为变形例2的配线结构100的制造方法，甚至在配线结构100进一步小型化的情况下，也可以高精度以自对准方式执行端面131T的形状的控制和开口边缘121K的定位控制。
[2.3变形例3]
图21A至图21C中的每一个是作为根据本公开的实施方式的第三变形例(变形例3)的配线结构100的制造方法的一些处理的截面图。
在作为变形例3的配线结构100的制造方法中，通过在干法蚀刻中使用沉积物使硬掩模的端面倾斜。此外，绝缘膜121的开口边缘121K具有多级形状，该多级形状具有相对于厚度方向倾斜的多个端面121T1和121T2。参照图21A到图21C描述制造作为变形例3的配线结构100的方法。
在作为变形例3的配线结构100的制造方法中，硬掩模133通过类似于如以上参考图20A至20D描述的作为变形例2的配线结构100的制造方法的过程形成在覆盖绝缘膜121的硬掩模材料膜132Z上。
之后，通过例如干法蚀刻选择性地挖掉未被硬掩模133覆盖并且被暴露的硬掩模材料膜132Z。因此，如图21A所示，具有由开口边缘132K限定的开口的硬掩模132形成在对应于包括间隙区域R的区域的位置处。
随后，通过回蚀处理收缩硬掩模133的开口边缘133K。这在从作为硬掩模33下方的层的硬掩模132的端面132T回缩的位置处形成端面133T，如图21B所示。换言之，通过硬掩模132和硬掩模133形成具有两层结构的硬掩模，所述两层结构具有阶梯状的开口边缘。
在对硬掩模133的开口边缘133K执行回蚀处理之后，通过例如干法蚀刻选择性地挖掉绝缘膜121、配线112X2至112X5的部分以及未被硬掩模132和硬掩模133覆盖的暴露区域中的绝缘膜111，以在对应于包括间隙区域R的区域的位置处形成凹部H2，如图21C所示。这在对应于绝缘膜121中包括间隙区域R的区域的位置处形成由开口边缘121K限定的开口。在这种情况下，以阶梯状形状形成硬掩模132和硬掩模133的开口边缘，这导致以阶梯状形状形成开口边缘121K以具有端面121T1和端面121T2，如图21D中以放大的方式示出的。应注意，端面121T1和端面121T2中的每一个相对于厚度方向倾斜，以随着在厚度方向上与配线112X2和配线112X5的距离增加而扩展开口。应注意，端面121T1和端面121T2中的每个可以是弯曲表面。另外，当在凹部H2的形成中应用C4F8等富碳气体时，在绝缘膜121的端面121T上形成以碳为主要成分的蚀刻反应生成物的再沉积膜，容易维持端面121T的倾斜。此外，在形成凹部H2之后进行的后处理清洁中，如果选择对蚀刻反应产物(诸如碳之类)具有高去除性能并且对铜和氧化铜具有低去除性能的化学溶液就足够了，这使得能够防止从凹部H2中暴露的配线112X从绝缘膜121向内缩回。
此后，通过类似于根据上述实施例的配线结构100的制造方法的过程，完成图1A等中所示的配线结构100。以这种方式，甚至在制造作为变形例3的配线结构100的方法中，也可以制造类似于上述实施例中的配线结构的配线结构100。此外，例如，与变形例2不同，与开口边缘121K未形成为阶梯状而是形成有平坦表面的情况相比，开口边缘121K具有阶梯状形状，这使得更容易控制开口边缘121K的形状。这使得容易增加，例如，包括在开口边缘121K中的倾斜表面(相对于厚度方向倾斜的表面)的比率并且减小包括在开口边缘121K中的垂直表面(沿着厚度方向的表面)的比率。此外，即使形成间隙VD，与形成有平坦表面的开口边缘121K的情况相比，具有阶梯状的开口边缘121K使得可以进一步减小间隙VD的尺寸并且有效地防止在绝缘膜123和绝缘膜123周围的部分中出现裂纹。
[2.4变形例4]
图22示出根据上述实施方式的变形例(变形例4)的成像元件(成像元件1)在垂直方向上的截面配置的实例。在本变形例中，转移晶体管TR包括平面转移栅极TG。因此，转移栅极TG不穿透p阱层42，而是单独形成在半导体基板11的正面上。即使在平面转移栅极TG用于转移晶体管TR的情况下，成像元件1也具有与上述实施方式的效果类似的效果。
[2.5变形例5]
图23示出了根据本实施方式的上述变形例(变形例5)的成像元件(成像元件1)在垂直方向上的截面配置的实例。在本变形例中，第二基板20和第三基板30在与第一基板10上的外围区域14相对的区域中电连接。外围区域14对应于第一基板10的边框区域，设置在像素区域13的外围。在本变形例中，第二基板20包括在与外围区域14相对的区域中的多个焊盘电极58，并且第三基板30包括在与外围区域14相对的区域中的多个焊盘电极64。通过将焊盘电极58和64彼此接合，第二基板20和第三基板30彼此电连接。焊盘电极58和64设置在与外围区域14相对的区域中。
以这种方式，在本变形例中，通过将焊盘电极58和64彼此接合，第二基板20和第三基板30彼此电连接。焊盘电极58和64设置在与外围区域14相对的区域中。与在与像素区域13相对的区域中焊盘电极58和64彼此接合的情况相比，这使得可以降低阻止一个像素具有较小面积的可能性。由此，除了上述实施例的效果之外，能够提供具有三层结构的成像元件1，其在保持与现有芯片尺寸相等的芯片尺寸的同时，不会阻止一个像素具有更小的面积。
[2.6变形例6]
图24示出根据上述本实施方式的变形例(变形例6)的成像元件(成像元件1)在水平方向上的截面配置的实例。图25示出根据上述本实施方式的变形例(变形例6)的成像元件(成像元件1)在水平方向上的截面配置的另一个实例。图24和图25中的每一个的上侧的图示出了沿着图22中的截面Sec1截取的截面配置的变形例并且图23的下侧的图示出了沿着图22中的截面Sec2截取的截面配置的变形例。要注意的是，在图22中的半导体基板11的正面配置的变形例的示图与在沿着图22中的截面Sec1截取的截面配置的变形例的示图重叠，并且在图24和图25的每个的上侧的截面图中，省略绝缘层46。此外，在图24和图25的每一个的下侧的截面图中，示出半导体基板21的正面配置的变形例的示图与示出沿着图22中的截面Sec2截取的截面配置的变形例的示图重叠。
如图24和图25所示，多条贯通配线54、多条贯通配线48和多条贯通配线47(图中配置的多个点)在第一基板10的平面内在第一方向V(图24和图25中的左/右方向)上并排布置成条带形状。应注意，图24和图25中的每个示例了其中多个贯通配线54、多个贯通配线48和多个贯通配线47在第一方向V上并排布置成两行的情况。在共享读出电路22的四个传感器像素12中，四个浮置扩散FD设置为彼此靠近，例如，元件分离部43介于期间。在共享读出电路22的四个传感器像素12中，四个转移栅极TG(TG1、TG2、TG3和TG4)被设置成围绕四个浮置扩散FD，并且四个转移栅极TG形成例如环形形状。
绝缘层53包括在第一方向V上延伸的多个块。半导体基板21在第一方向V上延伸并且包括在与第一方向V正交的第二方向H上并排布置的多个岛状块21A，绝缘层53介于其间。例如，每个块21A设置有复位晶体管RST、放大晶体管AMP以及选择晶体管SEL。由四个传感器像素12共享的一个读出电路22不设置成例如与四个传感器像素12正对，而是设置成在第二方向H上偏移。
在图24中，由四个传感器像素12共享的一个读出电路22包括在通过在第二基板20上第二方向H上偏移与四个传感器像素12相对的区域而获得的区域中的重置晶体管RST、放大晶体管AMP以及选择晶体管SEL。由四个传感器像素12共享的一个读出电路22在一个块21A中包括例如放大晶体管AMP、复位晶体管RST和选择晶体管SEL。
在图25中，由四个传感器像素12共享的一个读出电路22包括在通过在第二基板20上的第二方向H上偏移与四个传感器像素12相对的区域而获得的区域中的重置晶体管RST、放大晶体管AMP、选择晶体管SEL和FD传输晶体管FDG。由四个传感器像素12共享的一个读出电路22在一个块21A中包括例如放大晶体管AMP、复位晶体管RST、选择晶体管SEL和FD传输晶体管FDG。
在本变形例中，由四个传感器像素12共享的一个读出电路22未设置成例如与四个传感器像素12正对，而是设置成在第二方向H上从与四个传感器像素12正对的位置移位。在这种情况下，可以缩短配线25或者可以省略配线25并且使放大晶体管AMP的源极和选择晶体管SEL的漏极包括共用杂质区。结果，可以减小读出电路22的尺寸或增大读出电路22中的另一部件的尺寸。
[2.7变形例7]
图26示出根据上述本实施方式的变形例(变形例7)的成像元件(成像元件1)在水平方向上的截面配置的实例。图26示出了图14中的截面配置的变形例。
在本变形例中，半导体基板21包括在第一方向V和第二方向H上并排布置的多个岛状块21A，绝缘层53介于其间。例如，每个块21A设置有一组复位晶体管RST、放大晶体管AMP以及选择晶体管SEL。在这种情况下，可以使绝缘层53抑制彼此相邻的读出电路22之间的串扰，使得可以抑制由于分辨率的降低和再现图像上的颜色混合而导致的图像质量劣化。
[2.8变形例8]
图27示出根据本实施方式的变形例(变形例8)的成像元件(成像元件1)在水平方向上的截面配置的实例。图27示出了图26中的截面配置的变形例。
在本变形例中，由四个传感器像素12共享的一个读出电路22未设置成例如与四个传感器像素12正对，而是设置成在第一方向V上移位。此外，在本变形例中，如在变形例7中那样，半导体基板21包括在第一方向V和第二方向H上并排布置的多个岛状块21A，绝缘层53介于其间。例如，每个块21A设置有一组复位晶体管RST、放大晶体管AMP以及选择晶体管SEL。在本变形例中，设置在第二方向H上进一步设置多个贯通配线47和多个贯通配线54。具体地，多条贯通配线47被设置在第二方向H上在共享特定读出电路22的四条贯通配线54和共享与特定读出电路22相邻的另一读出电路22的四条贯通配线54之间。在这种情况下，可以使绝缘层53和贯通配线47抑制彼此相邻的读出电路22之间的串扰，使得可以抑制由于分辨率的降低和再现图像上的颜色混合而引起的图像质量劣化。
[2.9变形例9]
图28示出了根据本实施方式的上述变形例(变形例9)的成像元件(成像元件1)在水平方向上的截面配置的示例。图28示出了图12中的截面配置的变形例。
在本变形例中，第一基板10包括用于每个传感器像素12的光电二极管PD和传输晶体管TR，并且在四个传感器像素12之间共享浮置扩散FD。因此，在本变形例中，为每四个传感器像素12提供一条贯通配线54。
在以矩阵布置的多个传感器像素12中，为了方便起见，与通过在第一方向V通过一个传感器像素12移位与共享一个浮置扩散FD的四个传感器像素12对应的单元区域而获得的区域对应的四个传感器像素12被称为四个传感器像素12A。在这种情况下，在本变形例中，第一基板10在四个传感器像素12A之间共享贯通配线47。因此，在本变形例中，对每四个传感器像素12A设置一个贯通配线47。
在本变形例中，第一基板10包括分离相应传感器像素12的光电二极管PD和转移晶体管TR的元件分离部43。当从半导体基板11的法线方向观看时，元件分离部43不完全包围传感器像素12。元件分离部43在浮置扩散FD附近(通过配线54)和在贯通配线47附近具有间隙(未形成区域)。然后，该间隙允许四个传感器像素12共享一个贯通配线54并且允许四个传感器像素12A共享一个贯通配线47。在本变形例中，第二基板20包括用于每四个传感器像素12的读出电路22。四个传感器像素12共享浮置扩散FD。
图29示出了根据本变形例的成像元件1在水平方向上的截面配置的另一个实例。图29示出了图26中的截面配置的变形例。在本变形例中，第一基板10包括用于每个传感器像素12的光电二极管PD和转移晶体管TR，并且在四个传感器像素12之间共享浮置扩散FD。此外，第一基板10包括分离相应传感器像素12的光电二极管PD和转移晶体管TR的元件分离部43。
图30示出了根据本变形例的成像元件1在水平方向上的截面配置的另一个实例。图30示出了图27中的截面配置的变形例。在本变形例中，第一基板10包括用于每个传感器像素12的光电二极管PD和转移晶体管TR，并且在四个传感器像素12之间共享浮置扩散FD。此外，第一基板10包括分离相应传感器像素12的光电二极管PD和转移晶体管TR的元件分离部43。
[2.10变形例10]
图31示出了根据本实施方式的上述变形例(变形例10)和变形例5至6的成像元件(成像元件1)的电路配置的实例。根据本变形例的成像元件1是安装有列并联ADC的CMOS图像传感器。
如图31所示，除了多个传感器像素12以矩阵(矩阵形状)二维布置的像素区域13之外，根据本变形例的成像元件1还包括垂直驱动电路33、列信号处理电路34、参考电压供应部38、水平驱动电路35、水平输出线37以及系统控制电路36。多个传感器像素12中的每一个包括光电转换部。
在该系统配置中，基于主时钟MCK，系统控制电路36生成用作垂直驱动电路33、列信号处理电路34、参考电压供应部38、水平驱动电路35等的操作的标准的时钟信号、控制信号等，并且将时钟信号、控制信号等提供至垂直驱动电路33、列信号处理电路34、参考电压供应部38、水平驱动电路35等。
此外，垂直驱动电路33与像素区域13的传感器像素12中的每一个一起形成在第一基板10上，并且甚至进一步形成在其上形成读出电路22的第二基板20上。列信号处理电路34、参考电压供应部38、水平驱动电路35、水平输出线37以及系统控制电路36形成在第三基板30上。
例如，可以使用除了光电二极管PD以外还包括转移晶体管TR的部件作为传感器像素12，所述转移晶体管TR将通过光电二极管PD的光电转换而获得的电荷转移至浮置扩散FD，尽管这里未示出。此外，例如，可以使用具有三晶体管配置的部件作为读出电路22，该三晶体管配置包括控制浮置扩散FD的电位的复位晶体管RST、输出与浮置扩散FD的电位对应的信号的放大晶体管AMP以及用于选择像素的选择晶体管SEL，尽管这里未示出。
在像素区域13中，传感器像素12是二维地布置的。对于该m行和n列像素布置，像素驱动线23针对各行配线，并且垂直信号线24针对各列配线。多个像素驱动线23中的每一个的一端连接到垂直驱动电路33的行的对应输出端。垂直驱动电路33包括移位寄存器等，并且通过多个像素驱动线23控制像素区13的行地址和行扫描。
例如，列信号处理电路34包括为像素区域13的相应像素列或相应垂直信号线24设置的ADC(模数转换电路)34-1至34-m。列信号处理电路34将从像素区域13的相应传感器像素12逐列输出的模拟信号转换成数字信号并且输出数字信号。
例如，参考电压供应部38包括DAC(数字模拟转换电路)38A，DAC(数字模拟转换电路)38A作为用于产生具有随着时间流逝以倾斜方式改变的电平的所谓的斜坡(RAMP)波形的参考电压Vref的装置。应注意，用于生成斜坡波形的参考电压Vref的装置不限于DAC38A。
在从系统控制电路36提供的控制信号CS1的控制下，DAC38A基于从系统控制电路36提供的时钟CK生成斜坡波形的参考电压Vref，并且将生成的参考电压Vref提供至列信号处理电路34的每个ADC 34-1至34-m。
应注意，ADC 34-1至34-m中的每一个被配置为选择性地执行对应于在渐进式扫描系统中的用于读取关于所有传感器像素12的信息的正常帧速率模式和用于将传感器像素12的曝光时间设置为1/N的高速帧速率模式的每个操作模式的AD转换操作，以与正常帧速率模式的时间相比将帧速率增加N倍，例如，增加两倍。基于通过从系统控制电路36提供的控制信号CS2和CS3进行的控制来执行操作模式之间的该切换。另外，从外部系统控制器(未示出)向系统控制电路36提供用于切换通常帧率模式和高速帧率模式的各操作模式的指示信息。
所有ADC 34-1至34-m具有相同的配置。ADC 34-m在这里被描述为实例。ADC 34-m包括比较器34A、向上/向下计数器(在图中称为U/DCNT)34B(例如，数量计数装置)、转换开关34C以及存储器34D。
比较器34A比较与从像素区13的第n列的每个传感器像素12输出的信号对应的垂直信号线24的信号电压Vx和从参考电压供应部38供应的斜坡波形的参考电压Vref。例如，在参考电压Vref大于信号电压Vx的情况下，输出Vco进入“H”电平。在参考电压Vref是信号电压Vx或更低的情况下，输出Vco进入“L”电平。
向上/向下计数器34B是异步计数器。在从系统控制电路36提供的控制信号CS2的控制下，与DAC18A同时地，向上/向下计数器34B被提供有来自系统控制电路36的时钟CK。向上/向下计数器34B与时钟CK同步地执行向下(DOWN)计数或向上(UP)计数，从而测量在比较器34A中从比较操作开始到比较操作结束的比较周期。
具体地，在从一个传感器像素12的信号的读取操作中，在第一读取操作时以正常帧速率模式进行递减计数，由此测量第一次读取时的比较时间。对第二读取操作时执行递增计数，由此测量第二读取时的比较时间。
同时，在保持特定行中的传感器像素12处于高速帧率模式中的计数结果的同时，随后从上次计数结果开始第一次读取操作时对下一行中的传感器像素12进行递减计数，由此测量第一次读取时的比较时间。对第二读取操作执行递增计数，由此测量第二读取时的比较时间。
在由从系统控制电路36提供的控制信号CS3进行的控制下，在针对特定行中的传感器像素12的向上/向下计数器34B的计数操作完成时，在正常帧速率模式下接通(闭合)转换开关34C，并且将向上/向下计数器34B的计数结果传输至存储器34D。
同时，例如，在N＝2的高速帧速率下，在针对某一行中的传感器像素12的向上/向下计数器34B的计数操作完成时，转换开关34C保持断开(打开)，并且随后在针对下一行中的传感器像素12的向上/向下计数器34B的计数操作完成时，转换开关34C接通。转换开关34C将向上/向下计数器34B对垂直两个像素的计数结果传送到存储器34D。
以这种方式，通过垂直信号线24从像素区域13的相应传感器像素12提供给相应列的模拟信号通过ADC 34-1至34-m中的比较器34A和向上/向下计数器34B的相应操作被转换为N位数字信号，并被存储在存储器34D中。
水平驱动电路35包括移位寄存器等，并且控制列信号处理电路34中的ADC 34-1至34-m的列地址和列扫描。在水平驱动电路35的控制下，在各个ADC 34-1至34-m中经历AD转换的N位数字信号被依次读出至水平输出线37，并且通过水平输出线37作为成像数据输出。
应注意，除了上述组件之外，还可提供对通过水平输出线37输出的成像数据执行各种信号处理的电路等，尽管未特别示出，因为与本公开没有直接关系。
在安装有上述配置的根据本变形例的列并行ADC的成像元件1中，可以通过转换开关34C选择性地将向上/向下计数器34B的计数结果传输至存储器34D。这使得可以独立地控制向上/向下计数器34B的计数操作和向上/向下计数器34B的计数结果对水平输出线37的读取操作。
[2.11变形例11]
图32示出了图31中的成像元件包括堆叠的三个基板(第一基板10、第二基板20和第三基板30)的实例。在本变形例中，像素区域13形成在第一基板10的中间部分。垂直驱动电路33形成在像素区域13的周围。像素区域13包括多个传感器像素12。此外，读出电路区域15形成在第二基板20的中间部分。垂直驱动电路33形成在读出电路区域15的周围。读出电路区域15包括多个读出电路22。在第三基板30中，形成列信号处理电路34、水平驱动电路35、系统控制电路36、水平输出线37以及参考电压供应部38。这消除了芯片尺寸的增加，并且消除了防止一个像素由于如在上述实施方式及其变形例中彼此电连接基板的结构而具有较小的面积。结果，可以提供具有三层结构的成像元件1，其在保持与现有芯片尺寸相等的芯片尺寸的同时，不会阻止一个像素具有较小的面积。应注意，垂直驱动电路33可单独形成在第一基板10上或者可单独形成在第二基板20上。
[2.12变形例12]
图33示出了根据本实施方式的上述变形例(变形例12)及其变形例4至11的成像元件(成像元件1)的截面配置的示例。在上述实施例、其变形例4至11等中，成像元件1包括堆叠的三个基板(第一基板10、第二基板20和第三基板30)。然而，成像元件可包括堆叠的两个基板(第一基板10和第二基板20)。在这种情况下，例如，如图33所示，逻辑电路32可分开形成在第一基板10和第二基板20上。在此，逻辑电路32的电路32A设置有具有栅极结构的晶体管，在该栅极结构中，堆叠了包含能够经受高温处理的材料(例如，high-k)的高介电常数膜和金属栅电极。电路32A设置在第一基板10侧。另一方面，在设置于第二基板20侧的电路32B中，在与源极电极和漏极电极接触的杂质扩散区的表面形成有低电阻区域26，该低电阻区域26包含通过使用自对准硅化物(Self Aligned Silicide)法形成的CoSi2、NiSi等硅化物。通过使用半导体基板的材料和金属的化合物来形成包括硅化物的低电阻区域。这使得可以使用诸如热氧化的高温处理来形成传感器像素12。此外，在逻辑电路32的电路32B中，在与源电极和漏电极接触的杂质扩散区的表面上设置包括硅化物的低电阻区域26的情况下，可以降低接触电阻。电路32B设置在第二基板20侧。结果，可以提高逻辑电路32中的算术运算的速度。
[2.13变形例13]
图34示出根据上述本实施方式的变形例(变形例13)及其变形例4至11的成像元件1的截面配置的变形例。在上述实施例及其变形例4至11中的任一个的第三基板30的逻辑电路32中，可以在杂质扩散区的与源极电极和漏极电极接触的表面上形成低电阻区域39，该低电阻区域39包括通过自对准硅化物处理形成的硅化物，例如CoSi2和NiSi。这使得可以使用诸如热氧化的高温处理来形成传感器像素12。此外，在逻辑电路32中包含硅化物的低电阻区域39设置在杂质扩散区的与源电极和漏电极接触的表面上的情况下，可以减小接触电阻。结果，可以提高逻辑电路32中的算术运算的速度。
应注意，导电类型在上述实施例及其变形例4至13中可为相反的。例如，在上述实施方式及其变形例4至13的描述中，p型可被视为n型，并且n型可被视为p型。即使在这种情况下，也可以获得与上述实施方式及其变形例4至13的效果类似的效果。
<3.应用实例>
图35示出了包括根据上述实施方式及其变形例4至13中的任一个的成像元件(成像元件1)的成像系统7的示意性配置的实例。
成像系统7的实例包括诸如数字静态相机或摄像机的成像元件，以及诸如包括智能电话、平板型终端等的便携式终端装置的电子装置。成像系统7包括例如光学系统241、快门装置242、成像元件1、DSP电路243、帧存储器244、显示部245、存储部246、操作部247以及电源部248。在成像系统7中，快门装置242、成像元件1、DSP电路243、帧存储器244、显示部245、存储部246、操作部247以及电源部248经由总线249彼此连接。
成像元件1输出与入射光对应的图像数据。光学系统241包括一个或多个透镜并且将来自对象的光(入射光)引导至成像元件1以在成像元件1的光接收表面上形成图像。快门装置242设置在光学系统241与成像元件1之间，在操作部247的控制下，控制向成像元件1照射光的时间段和阻挡光的时间段。DSP电路243是处理从成像元件1输出的信号(图像数据)的信号处理电路。帧存储器244以帧为单位临时保持由DSP电路243处理的图像数据。例如，显示部245包括诸如液晶面板或有机EL(电致发光)面板的面板型显示装置，并且显示由成像元件1捕获的运动图像或静止图像。存储部246将成像元件1捕获的运动图像或静止图像的图像数据记录到半导体存储器、硬盘等记录介质中。操作部247根据用户的操作发出用于成像系统7的各种功能的操作指令。电源部248将用于操作的各种电源适当地供应至作为供应目标的成像元件1、DSP电路243、帧存储器244、显示部245、存储部246以及操作部247。
接下来，描述成像系统7中的成像过程。
图36示出了在成像系统7中的成像操作的流程图。用户通过操作操作部247发出开始成像的指令(步骤S101)。然后，操作部247向成像元件1发送成像指令(步骤S102)。成像元件1(具体地，系统控制电路36)在接收到成像指令时，以预定的成像方式执行成像(步骤S103)。
成像元件1将通过光学系统241和快门装置242形成在光接收表面上的光(图像数据)输出至DSP电路243。这里，图像数据是指基于暂时保持在浮置扩散FD中的电荷而产生的像素信号的所有像素的数据。DSP电路243基于从成像元件1输入的图像数据执行预定信号处理(例如，降噪处理等)(步骤S104)。DSP电路243使帧存储器244保持经受预定信号处理的图像数据，并且帧存储器244使存储部246存储图像数据(步骤S105)。以这种方式，执行成像系统7中的成像。
在本应用实例中，成像元件1被应用于成像系统7。这允许成像元件1更小或者清晰度更高。这使得可以提供小型或高清晰度成像系统7。
图37是示出可以应用根据本公开的技术的非堆叠式固态成像元件(固态成像元件23010)和堆叠式固态成像元件(固态成像元件23020)的配置实例的概况的示图。
图37的A示出了非堆叠式固态成像元件的示意性配置实例。如图37的A所示，固态成像元件23010包括一个晶片(半导体基板)23011。该晶片23011安装有：像素区域23012，其中，像素以阵列设置；控制电路23013，驱动像素并且执行任何其他各种控制；以及逻辑电路23014，用于信号处理。
图37的B和C示出了堆叠式固态成像元件的示意性配置实例。如图37的B和C中所示，在固态成像元件23020中，传感器晶片23021和逻辑晶片23024两个晶片堆叠并且电连接以用作一个半导体芯片。传感器晶片23021和逻辑晶片23024对应于根据本公开内容的“第一基板”和“第二基板”的具体实例。
在图37的B中，传感器晶片23021安装有像素区域23012和控制电路23013，并且逻辑晶片23024安装有包括执行信号处理的信号处理电路的逻辑电路23014。此外，传感器晶片20321还可以例如安装有上述读出电路22等。
在图37的C中，传感器晶片23021安装有像素区域23012，并且逻辑晶片23024安装有控制电路23013和逻辑电路23014。
图38是堆叠式固态成像元件23020的第一配置实例的截面图。
包含在用作像素区域23012的每个像素中的PD(光电二极管)、FD(浮置扩散)、Tr(MOSFET)、用作控制电路23013的Tr等形成在传感器晶片23021中。此外，包括包含多个层的配线23110的配线层23101形成在传感器晶片23021中。在该实例中，配线23110包括三层。应注意，可以在逻辑晶片23024中包括控制电路23013(用作控制电路23013的Tr)来代替传感器晶片23021。
包括在逻辑电路23014中的Tr形成在逻辑晶片23024中。此外，在逻辑晶片23024中形成包括配线23170的配线层23161，配线23170包括多个层。在该实例中，配线23170包括三个层。此外，具有形成在其内壁表面上的绝缘膜23172的连接孔23171在逻辑晶片23024中形成。连接孔23171填充有连接到配线23170等的互连导体23173。
传感器晶片23021和逻辑晶片23024用彼此相对的配线层23101和23161接合在一起。这形成其中堆叠了传感器晶片23021和逻辑晶片23024的堆叠式固态成像元件23020。诸如保护膜的膜23191形成在传感器晶片23021和逻辑晶片23024接合在一起的表面上。
在传感器晶片23021中形成连接孔23111。连接孔2311从传感器晶片23021的背面侧(光进入PD的一侧)(上侧)穿透传感器晶片23021并且到达逻辑晶片23024的配线23170的最上层。此外，在传感器晶片23021中形成连接孔23121。连接孔23121靠近连接孔2311并且从传感器晶片23021的背面侧到达配线23110的第一层。绝缘膜23112形成在连接孔2311的内壁表面上，并且绝缘膜23122形成在连接孔2321的内壁表面上。然后，用互连导体23113和23123分别填充连接孔2311和23121。互连导体23113和互连导体23123被电连接在传感器晶片23021的背面侧上。这通过配线层23101、连接孔23121、连接孔23111和配线层23161电连接传感器晶片23021和逻辑晶片23024。
图39是堆叠式固态成像元件23020的第二配置实例的截面图。
在固态成像元件23020的第二配置实例中，在传感器晶片23021中形成的一个连接孔23211电连接传感器晶片23021(的配线层23101)(的配线23110)和逻辑晶片23024(的配线层23161)(的配线23170)。
换言之，在图39中，连接孔23211被形成为从传感器晶片23021的背面侧穿透传感器晶片23021并且到达逻辑晶片23024的配线23170的最上层并且还到达传感器晶片23021的配线23110的最上层。在连接孔23211的内壁面上形成有绝缘膜23212，在连接孔23211内填充有配线导体23213。传感器晶片23021和逻辑晶片23024通过上述图38中的两个连接孔2311和23121电连接，但传感器晶片23021和逻辑晶片23024通过图39中的一个连接孔2321电连接。
图40是堆叠式固态成像元件23020的第三配置实例的截面图。
图40中的固态成像元件23020与图39的情况的不同之处在于诸如保护膜的膜23191未形成在传感器晶片23021和逻辑晶片23024接合在一起的表面上。在图39的情况下，诸如保护膜的膜23191形成在传感器晶片23021和逻辑晶片23024接合在一起的表面上。
图40中的固态成像元件23020是通过堆叠传感器晶片23021和逻辑晶片23024以使配线23110和23170直接接触，并且施加期望的负载并加热它们以直接接合配线23110和23170形成的。
图41是可以应用根据本公开的技术的堆叠式固态成像元件的另一个配置实例的截面图。
在图41中，固态成像元件23401具有三层堆叠结构，其中堆叠传感器晶片23411、逻辑晶片23412和存储器晶片23413这三个晶片。
存储器晶片23413包括例如存储数据的存储器电路。数据在逻辑晶片23412中执行的信号处理中是临时必需的。
在图41中，逻辑晶片23412和存储器晶片23413依次堆叠在传感器晶片23411下方，但可能的是，逻辑晶片23412和存储器晶片23413以反向顺序堆叠在传感器晶片23411下方。换言之，可以依次堆叠存储器晶片23413和逻辑晶片23412。
应注意，在图41中，用作像素的光电转换部的PD和像素Tr的源极/漏极区域形成在传感器晶片23411中。
栅电极形成在PD的周围，栅极绝缘膜介于期间。栅电极和成对的源极/漏极区形成像素Tr23421和像素Tr23422。
邻近于PD的像素Tr23421是传输Tr并且包括在像素Tr23421中的一对源极/漏极区中的一个是FD。
此外，在传感器晶片23411中形成层间绝缘膜并且在该层间绝缘膜中形成连接孔。在连接孔中形成连接至像素Tr23421及像素Tr23422的连接导体23431。
进一步地，在传感器晶片23411中形成配线层23433，该配线层包括连接至每个互连导体23431的配线23432。配线23432包括多个层。
此外，用作外部连接电极的铝焊盘23434形成在传感器晶片23411中的配线层23433的最底层中。换言之，铝焊盘23434形成在比传感器晶片23411中的配线23432更靠近与逻辑晶片23412的接合表面23440的位置处。铝焊盘23434用作用于从外部输入和输出信号的配线的端部。
进一步地，接触件23441形成在传感器晶片23411中。接触件23441用于电连接到逻辑晶片23412。接触件23441连接到逻辑晶片23412中的接触件23451，并且还连接到传感器晶片23411中的铝焊盘23442。
在传感器晶片23411中，然后形成焊盘孔23443以从传感器晶片23411的背面侧(上侧)到达铝焊盘23442。
根据本公开的技术可适用于如上所述的固态成像元件。例如，配线23110或配线层23161可设置有例如上述多个像素驱动线23和多个垂直信号线24。在这种情况下，在多个这些垂直信号线24的配线之间形成如图1中所示的间隙G。这使得可以减小配线之间的电容。此外，抑制配线之间电容的增加使得可以减少配线电容的变化。
<4.实际应用实施例>
(实际应用例1)
根据本公开的技术(本技术)可应用于多种产品。例如，根据本公开的技术可实现为安装在任何类型的移动体(诸如汽车、电动车辆、混合电动车辆、摩托车、自行车、个人移动性、飞机、无人机、船舶或机器人)上的装置。
图42是描绘了车辆控制系统的示意性配置的示例的框图，该车辆控制系统作为可以应用根据本公开的实施例的技术的移动体控制系统的实例。
车辆控制系统12000包括经由通信网络12001彼此连接的多个电子控制单元。在图42所示的实例中，车辆控制系统12000包括驱动系统控制部12010、车身系统控制部12020、车外信息检测部12030、车内信息检测单元12040以及综合控制部12050。另外，作为综合控制单元12050的功能结构，示出了微型计算机12051、声音/图像输出部12052、车载网络接口(I/F)12053。
驱动系统控制单元12010根据各种程序来控制与车辆的驱动系统相关的装置的操作。例如，驱动系统控制单元12010用作用于产生车辆的驱动力的驱动力产生装置(诸如内燃机、驱动电机等)、用于将驱动力传递到车轮的驱动力传递机构、用于调节车辆的转向角的转向机构、用于产生车辆的制动力的制动装置等的控制装置。
车身系统控制单元12020根据各种程序来控制设置给车身的各种装置的操作。例如，车身系统控制单元12020用作用于无钥匙进入系统、智能钥匙系统、电动车窗装置或诸如前照灯、后备灯、制动灯、转向信号、雾灯等的各种灯的控制装置。在这种情况下，从作为按键的替代物的移动装置发送的无线电波或各种开关的信号可以被输入到车身系统控制单元12020。车身系统控制单元12020接收这些输入的无线电波或信号，并且控制车辆的门锁装置、电动车窗装置、灯等。
车外信息检测单元12030检测与包括车辆控制系统12000的车辆外部有关的信息。例如，在车外信息检测单元12030上连接有成像部12031。车外信息检测单元12030使成像部12031对车外的图像成像，并接收该成像的图像。另外，车外信息检测单元12030也可以基于接收到的图像，进行检测人、车辆、障碍物、标志、路面上的文字等对象物的处理、或者检测其距离的处理等。
成像部12031是光学传感器，其接收光并且输出与所接收的光的光量相对应的电信号。成像部12031可以输出电信号作为图像，或者可以输出电信号作为关于测量距离的信息。此外，成像部12031接收的光可以是可见光，或者可以是诸如红外线等不可见光。
车载信息检测单元12040检测关于车辆内部的信息。车内信息检测单元12040例如与检测驾驶员的状态的驾驶员状态检测部12041连接。驾驶员状态检测部12041例如包括拍摄驾驶员的照相机。基于从驾驶员状态检测部12041输入的检测信息，车载信息检测单元12040可以计算驾驶员的疲劳度或驾驶员的集中度，或者可以确定驾驶员是否打瞌睡。
微型计算机12051可以基于由车外信息检测单元12030或车内信息检测单元12040获得的关于车辆内部或外部的信息计算用于驱动力产生装置、转向机构或制动装置的控制目标值，并且向驱动系统控制单元12010输出控制命令。例如，微型计算机12051可以执行旨在实现高级驾驶员辅助系统(ADAS)的功能的协作控制，该功能包括用于车辆的防碰撞或减震、基于跟随距离的跟随驾驶、维持驾驶的车辆速度、车辆碰撞的警告、车辆与车道的偏离的警告等。
此外，微型计算机12051可以通过基于由车外信息检测单元12030或车载信息检测单元12040获得的关于车辆的外部或内部的信息控制驱动力生成装置、转向机构、制动装置等，来执行用于自动驾驶的协作控制，这使得车辆不依赖于驾驶员的操作等而自动行驶。
另外，微型计算机12051可以基于由车外信息检测单元12030获得的关于车外的信息，将控制命令输出到车身系统控制单元12020。例如，微型计算机12051可以通过根据由外部车辆信息检测单元12030检测的前方车辆或对面车辆的位置，控制前照灯以从远光改变到近光，来执行旨在防止眩光的协作控制。
声音/图像输出部12052将声音和图像中的至少一个的输出信号发送到输出装置，该输出装置能够视觉或听觉地将信息通知给车辆的乘员或车辆外部。在图42的实例中，音频扬声器12061、显示部12062和仪表板12063被示出为输出装置。例如，显示部12062可包括板上显示器和平视显示器中的至少一个。
图43是描绘成像部12031的安装位置的实例的示图。
在图43中，成像部12031包括成像部12101、12102、12103、12104和12105。
成像部12101、12102、12103、12104和12105例如设置在车辆12100的前鼻、侧视镜、后保险杠和后门上的位置以及车辆内部挡风玻璃的上部上的位置处。设置在车辆内部内的前鼻部的成像部12101和设置在挡风玻璃的上部的成像部12105主要获得车辆12100的前方的图像。设置在侧视镜的成像部12102和12103主要获得车辆12100的侧面的图像。设置在后保险杠或后门的成像部12104主要获得车辆12100的后部的图像。设置在车辆内部内的挡风玻璃的上部的成像部12105主要用于检测前方车辆、行人、障碍物、信号、交通标志、车道等。
顺便提及，图43描述了成像部12101至12104的拍摄范围的实例。成像范围12111表示设置到前鼻的成像部12101的成像范围。成像范围12112和12113分别表示设置到侧视镜的成像部12102和12103的成像范围。成像范围12114表示设置到后保险杠或后门的成像部12104的成像范围。例如，通过叠加由成像部12101至12104成像的图像数据来获得从上方观看的车辆12100的鸟瞰图像。
成像部12101至12104中的至少一个可具有获得距离信息的功能。例如，成像部12101至12104中的至少一个可以是由多个成像元件构成的立体相机，或者可以是具有用于相位差检测的像素的成像元件。
例如，微型计算机12051可以基于从成像部12101至12104获得的距离信息确定在成像范围12111至12114内到每个三维对象的距离以及该距离的时间变化(相对于车辆12100的相对速度)，并且由此提取最近的三维对象作为前方车辆，该最近的三维对象具体地存在于车辆12100的行驶路径上并且以预定速度(例如，等于或大于0km/小时)在与车辆12100基本相同的方向上行驶。另外，微型计算机12051可以预先设定跟随距离以保持在前行车辆的前方，并且执行自动制动控制(包括跟随停止控制)、自动加速控制(包括跟随起动控制)等。由此，能够进行不依赖于驾驶员的操作等而使车辆自动行驶的自动驾驶用的协调控制。
例如，微型计算机12051能够根据从成像部12101至12104获得的距离信息，将三维对象的三维对象数据分类为二轮车、标准车辆、大型车辆、行人、电线杆等三维对象的三维对象数据，提取分类后的三维对象数据，并将所提取的三维对象数据用于自动躲避障碍物。例如，微型计算机12051将车辆12100周围的障碍物识别为车辆12100的驾驶员可以视觉识别的障碍物和车辆12100的驾驶员难以视觉识别的障碍物。然后，微型计算机12051确定指示与每个障碍物碰撞的风险的碰撞风险。在碰撞风险等于或高于设定值并且因此存在碰撞可能性的情况下，微型计算机12051经由音频扬声器12061或显示部12062向驾驶员输出警告，并且经由驱动系统控制单元12010执行强制减速或躲避转向。微型计算机12051可由此辅助驾驶以避免碰撞。
成像部12101至12104中的至少一个可以是检测红外线的红外照相机。微型计算机12051例如可以通过确定在成像部12101至12104的成像的图像中是否存在行人来识别行人。行人的这种识别例如通过提取作为红外照相机的成像部12101至12104的成像图像中的特征点的过程以及通过对表示对象的轮廓的一系列特征点执行图案匹配处理来确定是否是行人的过程来执行。当微型计算机12051确定在成像部12101到12104的成像图像中存在行人并因此识别出行人时，声音/图像输出部12052控制显示部分12062，使得用于强调的正方形轮廓线被显示为叠加在识别出的行人上。声音/图像输出部12052还可控制显示部12062，使得在期望位置处显示表示行人的图标等。
上文已经描述了根据本公开的技术可以应用于的移动体控制系统的示例。根据本公开的技术可应用于上述部件中的成像部12031。具体而言，上述实施方式所涉及的成像元件1及其变形例能够应用于成像部12031。根据本公开的技术应用于成像部12031使得可以获得具有较少噪声的高清晰度拍摄图像，并且因此可以在移动体控制系统中使用拍摄图像执行高精度控制。
(实际应用例2)
图44是描述可以应用根据本公开的实施方式的技术(本技术)的内窥镜手术系统的示意性配置的实例的视图。
在图44中，示出了外科医生(医生)11131正在使用内窥镜手术系统11000对患者床11133上的患者11132进行手术的状态。如图所示，内窥镜手术系统11000包括内窥镜11100、诸如气腹管11111和能量装置11112等其他手术工具11110、将内窥镜11100支撑在其上的支撑臂设备11120、以及安装有各种内窥镜手术设备的推车11200。
内窥镜11100包括透镜镜筒11101和连接到透镜镜筒11101的近端的摄像头11102，透镜镜筒11101具有从其远端起预定长度的区域以插入到患者11132的体腔中。在图示的实例中，示出内窥镜11100，该内窥镜11100具有硬性型的透镜镜筒11101作为硬性镜。然而，内窥镜11100可以另外被包括作为具有柔性类型的透镜镜筒11101的柔性内窥镜。
透镜镜筒11101在其远端具有开口，物镜装配在该开口中。光源装置11203连接到内窥镜11100，使得由光源装置11203产生的光被在透镜镜筒11101内部延伸的光导引入透镜镜筒11101的前端，并且经由物镜朝向患者11132的体腔内的观察对象照射。另外，内窥镜11100既可以是直视内窥镜，也可以是斜视内窥镜或侧视内窥镜。
光学系统和图像拾取元件被设置在摄像头11102的内部，使得来自观察目标的反射光(观察光)通过光学系统会聚在图像拾取元件上。通过图像拾取元件对观察光进行光电转换，生成与观察光对应的电信号，即与观察图像对应的图像信号。图像信号作为RAW数据被传输至CCU11201。
CCU11201包括中央处理单元(CPU)、图形处理单元(GPU)等，并且整体控制内窥镜11100和显示装置11202的操作。此外，CCU11201从摄像头11102接收图像信号并且针对图像信号执行用于基于图像信号显示图像的各种图像处理，诸如，例如，显影处理(去马赛克处理)。
显示装置11202在CCU11201的控制下基于已经由CCU11201进行了图像处理的图像信号在其上显示图像。
光源装置11203包括例如像发光二极管(LED)的光源并且在手术区域成像时向内窥镜11100供应照射光。
输入装置11204是用于内窥镜手术系统11000的输入接口。用户能够通过输入装置11204对内窥镜手术系统11000进行各种信息的输入或指示输入。例如，用户输入改变内窥镜11100的图像拾取条件(照射光的种类、倍率、焦距等)的指示等。
治疗工具控制装置11205控制能量装置11112的驱动，用于烧灼或切割组织、封闭血管等。为了确保内窥镜11100的视野、确保手术医生的作业空间，气腹装置11206通过气腹管11111向患者11132的体腔内供给气体而使体腔膨胀。记录器11207是能够记录与手术有关的各种信息的设备。打印机11208是能够以各种形式(诸如文本、图像或图形)打印与手术有关的各种信息的设备。
应注意，当手术区域要被成像至内窥镜11100时供应照射光的光源装置11203可包括白光源，该白光源包括例如LED、激光光源或其组合。在白色光源包括红色、绿色和蓝色(RGB)激光光源的组合的情况下，由于可以针对每种颜色(每种波长)以高精度控制输出强度和输出时序，所以可以由光源装置11203进行所拾取的图像的白平衡的调整。此外，在这种情况下，如果来自各个RGB激光光源的激光束分时地照射在观察目标上并且与照射定时同步地控制摄像头11102的图像拾取元件的驱动。然后，还可以分时地拾取分别与R、G和B颜色相对应的图像。根据该方法，即使不对成像元件设置滤色器，也能够得到彩色图像。
此外，可以控制光源装置11203，使得针对每个预定时间改变要输出的光的强度。通过与光强度改变的定时同步地控制摄像头11102的图像拾取元件的驱动以分时获取图像并且合成图像，可产生没有曝光不足阻挡阴影和曝光过度亮点的高动态范围的图像。
此外，光源装置11203可以被配置为提供准备进行特殊光观察的预定波长带的光。在特殊光观察中，通过利用生物体组织的光的吸收的波长依赖性来照射与通常观察时的照射光(即白色光)相比窄的频带的光，来进行以高对比度对粘膜的表层部的血管等预定的组织进行成像的窄频带光观察(窄频带光观察)。可选地，在特殊光观察中，也可以进行从通过激励光的照射而产生的荧光得到图像的荧光观察。在荧光观察中，可以通过向生物体组织照射激励光来进行来自生物体组织的荧光的观察(自发荧光观察)，或者通过向生物体组织局部地注入吲哚菁绿(ICG)等试剂并对生物体组织照射与试剂的荧光波长对应的激励光来得到荧光图像。光源装置11203可以构成为提供如上所述的适合于特殊光观察的窄频带光和/或激励光。
图45是描绘图44中描绘的摄像头11102和CCU11201的功能配置的示例的框图。
摄像头11102包括透镜单元11401、图像拾取单元11402、驱动单元11403、通信单元11404和摄像头控制单元11405。CCU11201包括通信单元11411、图像处理单元11412以及控制单元11413。摄像头11102和CCU11201通过传输电缆11400连接用于彼此通信。
透镜单元11401是设置在透镜镜筒11101的连接位置处的光学系统。从透镜镜筒11101的远端获取的观察光被引导至摄像头11102并被引入透镜单元11401中。透镜单元11401包括包含变焦透镜和聚焦透镜的多个透镜的组合。
图像拾取单元11402所包括的图像拾取元件的数量可以是一个(单板类型)或多个(多板类型)。在图像拾取单元11402被配置为多板型的图像拾取单元的情况下，例如，通过图像拾取元件生成与各个R、G和B相对应的图像信号，并且图像信号可被合成以获得彩色图像。图像拾取单元11402还可被配置为具有一对图像拾取元件，用于获取准备用于三维(3D)显示的右眼和左眼的相应图像信号。如果进行3D显示，手术操作者11131能够更准确地掌握手术区域内的生物体组织的深度。应注意，在图像拾取单元11402被配置为立体型的图像拾取单元的情况下，与单个图像拾取元件相应地设置多个系统的透镜单元11401。
此外，图像拾取单元11402不一定被设置在摄像头11102上。例如，图像拾取单元11402可在透镜镜筒11101的内部设置在物镜的紧后方。
驱动单元11403包括致动器并且在摄像头控制单元11405的控制下将透镜单元11401的变焦透镜和聚焦透镜沿着光轴移动预定距离。结果，能够适当地调整由图像拾取单元11402拾取的图像的倍率和焦点。
通信单元11404包括用于向CCU11201发送和从CCU11201接收各种信息的通信装置。通信单元11404通过传输线缆11400将从图像拾取单元11402获取的图像信号作为RAW数据传输至CCU11201。
此外，通信单元11404从CCU11201接收用于控制摄像头11102的驱动的控制信号并且将控制信号供应至摄像头控制单元11405。控制信号包括与图像拾取条件有关的信息，诸如，指定拾取的图像的帧速率的信息、指定图像拾取时的曝光值的信息和/或指定拾取的图像的倍率和焦点的信息。
应注意，图像拾取条件(诸如帧速率、曝光值、放大倍率或焦点)可以由用户指定或者可以基于所获取的图像信号由CCU11201的控制单元11413自动设置。在后者的情况下，自动曝光(AE)功能、自动聚焦(AF)功能和自动白平衡(AWB)功能结合在内窥镜11100中。
摄像头控制单元11405基于通过通信单元11404接收的来自CCU11201的控制信号控制摄像头11102的驱动。
通信单元11411包括用于向摄像头11102发送和从摄像头11102接收各种信息的通信装置。通信单元11411通过传输电缆11400接收从摄像头11102传输至其的图像信号。
此外，通信单元11411向摄像头11102发送用于控制摄像头11102的驱动的控制信号。图像信号和控制信号可以通过电通信、光通信等传输。
图像处理单元11412对从摄像头11102发送到其的RAW数据形式的图像信号执行各种图像处理。
控制单元11413进行与内窥镜11100的手术区域等的图像拾取和通过手术区域等的图像拾取而获得的拾取的图像的显示有关的各种控制。例如，控制单元11413创建用于控制摄像头11102的驱动的控制信号。
此外，控制单元11413基于由图像处理单元11412执行了图像处理的图像信号控制显示装置11202显示其中对手术区域等进行了成像的拾取的图像。于是，控制单元11413可使用各种图像识别技术来识别拾取的图像中的各种对象。例如，控制单元11413能够通过检测包括在拾取的图像中的对象的边缘的形状、颜色等识别诸如镊子、特定活体区域、出血、使用能量装置11112时的雾等手术工具。当控制单元11413控制显示装置11202显示所拾取的图像时，控制单元11413可以使用识别结果使得以与手术区域的图像重叠的方式显示各种手术支持信息。在手术支援信息以重叠方式显示并呈现给手术操作者11131的情况下，能够减轻手术操作者11131的负担，手术操作者11131能够可靠地进行手术。
将摄像头11102和CCU11201彼此连接的传输电缆11400是准备用于电信号通信的电信号电缆、准备用于光通信的光纤或准备用于电通信和光通信两者的复合电缆。
这里，虽然在所描述的实例中，通过使用传输电缆11400的有线通信执行通信，但是摄像头11102与CCU11201之间的通信可以通过无线通信执行。
上面已经描述了根据本公开的技术可应用于的内窥镜手术系统的实例。根据本公开的技术可在上述部件之中有利地应用于设置到内窥镜11100的摄像头11102的图像拾取单元11402。将根据本公开的技术应用于图像拾取单元11402使得可以实现图像拾取单元11402的小型化或更高清晰度，并且因此可以提供小型或高清晰度内窥镜11100。
尽管上面已经参照实施方式、其变形例1至12、其应用例及其实际应用例描述了本公开，但是本公开不限于上述实施方式等。多种变形是可能的。例如，在上述变形例1至3中的任一个中，已经给出了对在上述实施方式中描述的配线之间具有间隙AG的配线结构100的变形例的描述，但是本技术可应用于其中使用包括介电常数材料(低-k材料)的绝缘膜而不管配线之间是否存在间隙AG的配线结构。可以获得与上述变形例1至3的效果类似的效果。
此外，在上述实施方式等中，已经描述了多个像素驱动线23在行方向上延伸并且多个垂直信号线在列方向上延伸的实例，但是多个像素驱动线23和多个垂直信号线两者均可在相同方向上延伸。此外，像素驱动线23可适当地在不同的方向(例如，垂直方向)上延伸。
进一步地，在上述实施方式等中，通过使用具有三维结构的成像元件作为实例描述了本技术，但是这不是限制性的。本技术可应用于经受大规模集成(LSI)的任何三维堆叠半导体器件。
此外，间隙的截面形状不限于在上述实施方式等中描述的那些。例如，可采用各种截面形状，诸如图46A至图46N中所示的间隙AG-1至AG-14。具体地，间隙AG-1至AG-14均具有由仅包括一条曲线的轮廓线限定的截面形状，或者由包括一条或多条曲线以及在两个以上连接部处连接的一条或多条直线的轮廓线限定的截面形状，并且连接部处在曲线之间、直线之间或者曲线与的直线之间具有90°以上的交叉角。
应注意的是，在此描述的效果仅是说明性的。根据本公开的效果不限于本文中描述的效果。本公开可具有除本文中描述的效果之外的效果。
根据本公开，间隙具有由仅包括一个弯曲表面的轮廓线限定的截面形状，或者由包括在两个或多个连接部处连接的一条或多条曲线以及一条或多条直线并且在连接部分处在曲线之间、直线之间或者曲线和直线之间具有90°或更大的夹角的轮廓线限定的截面形状。换言之，例如，在沿着厚度方向截取的截面中，间隙具有由不包括弯曲部分的轮廓线限定的截面形状。由此，能够缓和绝缘膜的间隙附近某特定点的应力集中。因此，能够防止间隙附近产生裂纹。由此，能够确保优异的操作可靠性。
应注意的是，在此所描述的效果仅仅是说明性的而非限制性的，并且可以包括其他效果。此外，本技术可具有以下配置。
(1)一种配线结构，包括：
多条配线，每条配线在第一方向上延伸并且在与第一方向正交的第二方向上并排设置；以及
第一绝缘膜，覆盖多条配线并且具有存在于夹在在所述第二方向上彼此相邻的多条配线之间的间隙区域中的间隙，
间隙具有
由仅包括一条曲线的轮廓线限定的截面形状，或
由包括在两个一个或多个连接部处连接的一条或多条曲线和一条或多条直线并且在连接部处在曲线之间、在直线之间或在曲线与直线之间具有90°或更大夹角的轮廓线限定的截面形状。
(2)根据(1)的配线结构，其中，曲线具有(W/20)或更大的曲率半径，其中，W是相邻两条配线之间的间距。
(3)根据(1)或(2)所述的配线结构，其中，第一绝缘膜具有相对介电常数(k)为3.0以下的低介电常数材料。
(4)根据(1)至(3)中任一项所述的配线结构，进一步包括设置在多条配线与第一绝缘膜之间的第二绝缘膜，
第二绝缘膜包括氧化硅(SiOx)、氮化硅(SiNx)或SiCxNy。
(5)一种成像装置，包括：
第一基板，包括设置有传感器像素的第一半导体基板，传感器像素被配置为通过光电转换产生电荷；以及
第二基板，包括第二半导体基板和多层配线层并堆叠在第一基板上，第二半导体基板设置有被配置为基于电荷输出像素信号的读出电路，并且多层配线层堆叠在第二半导体基板上，
多层配线层包括：
多条配线，每条配线在第一方向上延伸并且在与第一方向正交的第二方向上并排设置，以及
第一绝缘膜，覆盖多条配线并且具有存在于夹在在第二方向上彼此相邻的多条配线之间的间隙区域中的间隙，
间隙具有
由仅包括一条曲线的轮廓线限定的截面形状，或
由包括在两个一个或多个连接部处连接的一条或多条曲线和一条或多条直线并且在连接部处在曲线之间、在直线之间或在曲线与直线之间具有90°或更大夹角的轮廓线限定的截面形状。
(6)根据(5)所述的成像装置，在第二基板的与第一基板相对的一侧上进一步包括第三基板，第三基板包括第三半导体基板，第三半导体基板包括处理像素信号的逻辑电路和保持像素信号的存储器电路中的至少一个。
(7)一种配线结构，包括：
多条配线，每条配线在第一方向上延伸并且在与第一方向正交的第二方向上并排设置；
第一绝缘膜，覆盖多条配线并且具有存在于夹在在第二方向上彼此相邻的多条配线之间的间隙区域中的间隙；
第二绝缘膜，设置在多条配线与第一绝缘膜之间；以及
第三绝缘膜，设置在多条配线与第二绝缘膜之间并且具有开口边缘，开口边缘在与第一方向和第二方向正交的厚度方向上在与包括间隙区域的区域对应的位置处形成开口，
开口边缘具有相对于厚度方向倾斜的端面，以随着厚度方向上距配线的距离增加而扩展开口。
(8)根据(7)所述的配线结构，其中，开口边缘在厚度方向上位于与多条配线中的第一配线对应的位置处。
(9)根据(7)或(8)的配线结构，其中，开口边缘的端面包括与在配线中形成的阶梯差异部的表面连续的倾斜表面。
(10)根据(7)至(9)中任一项所述的配线结构，其中，
配线均包括金属膜和阻挡金属层，金属膜包括导电材料，导电材料包括第一金属，阻挡金属层在与第一方向正交的截面中部分地覆盖金属膜的周围并且包括包含第二金属的材料，第二金属防止第一金属的扩散，并且
第二绝缘膜包括绝缘材料并且被设置为覆盖金属膜的一部分，绝缘材料防止第一金属的扩散。
(11)根据(7)至(10)中任一项所述的配线结构，其中，端面包括曲面。
(12)根据(7)至(11)中任一项所述的配线结构，其中，开口边缘具有多级形状，多级形状具有多个端面。
(13)根据(7)至(12)中任一项所述的配线结构，其中，第一绝缘膜具有相对介电常数(k)为3.0以下的低介电常数材料。
(14)根据(7)至(13)中任一项所述的配线结构，其中，第二绝缘膜包括：氧化硅(SiOx)、氮化硅(SiNx)或SiCxNy。
(15)一种成像装置，包括：
第一基板，包括设置有传感器像素的第一半导体基板，传感器像素被配置为通过光电转换产生电荷；以及
第二基板，包括第二半导体基板和多层配线层并堆叠在第一基板上，第二半导体基板设置有被配置为基于电荷输出像素信号的读出电路，并且多层配线层堆叠在第二半导体基板上，
多层配线层包括：
多条配线，每条配线在第一方向上延伸并且在与第一方向正交的第二方向上并排设置，
第一绝缘膜，覆盖多条配线并且具有存在于夹在在第二方向上彼此相邻的多条配线之间的间隙区域中的间隙，
第二绝缘膜，设置在多条配线与第一绝缘膜之间，以及
第三绝缘膜，设置在多条配线与第二绝缘膜之间并且具有开口边缘，开口边缘在与第一方向和第二方向正交的厚度方向上在与包括间隙区域的区域对应的位置处形成开口，
开口边缘具有相对于厚度方向倾斜的端面，以随着在厚度方向上距配线的距离增加而扩展开口。
(16)根据(15)所述的成像装置，在第二基板的与第一基板相对的一侧上进一步包括第三基板，第三基板包括第三半导体基板，第三半导体基板包括处理像素信号的逻辑电路和保持像素信号的存储器电路中的至少一个。
(17)一种配线结构的制造方法，包括：
在基底绝缘膜中掩埋形成多条配线，多条配线均在第一方向上延伸并且在与第一方向正交的第二方向上并排设置；
形成第三绝缘膜以覆盖多条配线；
在第三绝缘膜中对应于包括间隙区域的区域的位置处形成第一开口，第一开口由第一开口边缘限定，并且间隙区域夹在第二方向上彼此相邻的多条配线之间；
挖掉基底绝缘膜的通过形成第一开口部而暴露的部分；
通过使用绝缘材料形成第二绝缘膜以覆盖基底绝缘膜和多条配线，绝缘材料防止包括在多条配线中的金属的扩散；以及
形成第一绝缘膜以覆盖第二绝缘膜并且在间隙区域中具有间隙，
第一开口边缘形成为具有端面，端面相对于与第一方向和第二方向都正交的厚度方向倾斜，以随着在厚度方向上距配线的距离增加而扩展第一开口。
(18)根据(17)所述的制造配线结构的方法，进一步包括在第三绝缘膜上形成抗蚀剂掩模，抗蚀剂掩模在对应于第一开口的位置处具有第二开口，第二开口由第二开口边缘限定，
第二开口边缘形成为具有第二端面，第二端面相对于厚度方向倾斜，以随着在厚度方向上与第三绝缘膜的距离增加而扩展第二开口。
(19)根据(18)所述的配线结构的制造方法，其中，通过加热抗蚀剂掩模形成相对于厚度方向倾斜的第二端面。
(20)根据(18)所述的配线结构的制造方法，其中，
通过使用抗蚀剂掩模的蚀刻处理选择性地去除第三绝缘膜来形成第一开口，以及
在蚀刻处理时，通过在第二开口边缘上沉积包括第一元素的材料来形成相对于厚度方向倾斜的第二端面。
(21)根据(20)所述的制造配线结构的方法，其中使用包括第一元件的蚀刻气体执行蚀刻处理。
本申请基于2020年7月20日向日本专利局提交的日本专利申请第2020-124021号要求优先权，该申请的全部内容通过引用结合在本申请中。
本领域技术人员应该理解，根据设计需求和其他因素，可以进行各种修改、组合、子组合和变更，只要它们在所附权利要求或其等效物的范围内即可。

Claims (21)

1.一种配线结构，包括：
多条配线，每条配线在第一方向上延伸并且在与所述第一方向正交的第二方向上并排设置；以及
第一绝缘膜，覆盖所述多条配线并且具有存在于夹在在所述第二方向上彼此相邻的所述多条配线之间的间隙区域中的间隙，
所述间隙具有
由仅包括一条曲线的轮廓线限定的截面形状，或
由包括在两个或多个连接部处连接的一条或多条曲线和一条或多条直线并且在所述连接部处在所述曲线之间、在所述直线之间或在所述曲线与所述直线之间具有90°或更大夹角的轮廓线限定的截面形状。
2.根据权利要求1所述的配线结构，其中，所述曲线具有(W/20)或更大的曲率半径，其中，W是相邻两条配线之间的间隔。
3.根据权利要求1所述的配线结构，其中，所述第一绝缘膜具有相对介电常数(k)为3.0以下的低介电常数材料。
4.根据权利要求1所述的配线结构，进一步包括：第二绝缘膜，设置在所述多条配线与所述第一绝缘膜之间，
所述第二绝缘膜包括氧化硅(SiOx)、氮化硅(SiNx)或SiCxNy。
5.一种成像装置，包括：
第一基板，包括设置有传感器像素的第一半导体基板，所述传感器像素被配置为通过光电转换产生电荷；以及
第二基板，包括第二半导体基板和多层配线层并堆叠在所述第一基板上，所述第二半导体基板设置有被配置为基于所述电荷输出像素信号的读出电路，并且所述多层配线层堆叠在所述第二半导体基板上，
所述多层配线层包括：
多条配线，每条配线在第一方向上延伸并且在与所述第一方向正交的第二方向上并排设置，以及
第一绝缘膜，覆盖所述多条配线并且具有存在于夹在在所述第二方向上彼此相邻的所述多条配线之间的间隙区域中的间隙，
所述间隙具有
由仅包括一条曲线的轮廓线限定的截面形状，或
由包括在两个或多个连接部处连接的一条或多条曲线和一条或多条直线并且在所述连接部处在所述曲线之间、在所述直线之间或在所述曲线与所述直线之间具有90°或更大夹角的轮廓线限定的截面形状。
6.根据权利要求5所述的成像装置，在第二基板的与所述第一基板相对的一侧上进一步包括第三基板，所述第三基板包括第三半导体基板，所述第三半导体基板包括处理像素信号的逻辑电路和保持所述像素信号的存储器电路中的至少一个。
7.一种配线结构，包括：
多条配线，每条配线在第一方向上延伸并且在与所述第一方向正交的第二方向上并排设置；
第一绝缘膜，覆盖所述多条配线并且具有存在于夹在在所述第二方向上彼此相邻的所述多条配线之间的间隙区域中的间隙；
第二绝缘膜，设置在所述多条配线与所述第一绝缘膜之间；以及
第三绝缘膜，设置在所述多条配线与所述第二绝缘膜之间并且具有开口边缘，所述开口边缘在与所述第一方向和所述第二方向正交的厚度方向上在与包括所述间隙区域的区域对应的位置处形成开口，
所述开口边缘具有相对于所述厚度方向倾斜的端面，以随着在所述厚度方向上距配线的距离增加而扩展所述开口。
8.根据权利要求7所述的配线结构，其中，所述开口边缘位于所述厚度方向上与所述多条配线中的第一配线对应的位置处。
9.根据权利要求7所述的配线结构，其中，所述开口边缘的所述端面包括倾斜表面，所述倾斜表面与形成在配线中的阶梯差异部的表面连续。
10.根据权利要求7所述的配线结构，其中，
配线均包括金属膜和阻挡金属层，所述金属膜包括导电材料，所述导电材料包括第一金属，所述阻挡金属层在与所述第一方向正交的截面中部分地覆盖所述金属膜的周围并且包括包含第二金属的材料，所述第二金属防止所述第一金属的扩散，并且
所述第二绝缘膜包括绝缘材料并且被设置为覆盖所述金属膜的一部分，所述绝缘材料防止所述第一金属的扩散。
11.根据权利要求7所述的配线结构，其中，所述端面包括曲面。
12.根据权利要求7所述的配线结构，其中，所述开口边缘具有多级形状，所述多级形状具有多个所述端面。
13.根据权利要求7所述的配线结构，其中，所述第一绝缘膜具有相对介电常数(k)为3.0以下的低介电常数材料。
14.根据权利要求7所述的配线结构，其中，所述第二绝缘膜包括氧化硅(SiOx)、氮化硅(SiNx)或SiCxNy。
15.一种成像装置，包括：
第一基板，包括设置有传感器像素的第一半导体基板，所述传感器像素被配置为通过光电转换产生电荷；以及
第二基板，包括第二半导体基板和多层配线层并堆叠在所述第一基板上，所述第二半导体基板设置有被配置为基于所述电荷输出像素信号的读出电路，并且所述多层配线层堆叠在所述第二半导体基板上，
所述多层配线层包括：
多条配线，每条配线在第一方向上延伸并且在与所述第一方向正交的第二方向上并排设置，
第一绝缘膜，覆盖所述多条配线并且具有存在于夹在在所述第二方向上彼此相邻的所述多条配线之间的间隙区域中的间隙，
第二绝缘膜，设置在所述多条配线与所述第一绝缘膜之间，以及
第三绝缘膜，设置在所述多条配线与所述第二绝缘膜之间并且具有开口边缘，所述开口边缘在与所述第一方向和所述第二方向正交的厚度方向上在与包括所述间隙区域的区域对应的位置处形成开口，
所述开口边缘具有相对于所述厚度方向倾斜的端面，以随着在所述厚度方向上距配线的距离增加而扩展所述开口。
16.根据权利要求15所述的成像装置，在所述第二基板的与所述第一基板相对的一侧上进一步包括第三基板，所述第三基板包括第三半导体基板，所述第三半导体基板包括处理像素信号的逻辑电路和保持像素信号的存储器电路中的至少一个。
17.一种制造配线结构的方法，包括：
在基底绝缘膜中掩埋形成多条配线，所述多条配线均在第一方向上延伸并且在与所述第一方向正交的第二方向上并排设置；
形成第三绝缘膜以覆盖所述多条配线；
在第三绝缘膜中对应于包括间隙区域的区域的位置处形成第一开口，所述第一开口由第一开口边缘限定，并且所述间隙区域夹在在所述第二方向上彼此相邻的多条配线之间；
挖掉所述基底绝缘膜的通过形成所述第一开口部而暴露的部分；
通过使用绝缘材料形成第二绝缘膜以覆盖所述基底绝缘膜和所述多条配线，所述绝缘材料防止包括在所述多条配线中的金属的扩散；以及
形成第一绝缘膜以覆盖所述第二绝缘膜并且在所述间隙区域中具有间隙，
所述第一开口边缘形成为具有端面，所述端面相对于与所述第一方向和所述第二方向都正交的厚度方向倾斜，以随着在所述厚度方向上距配线的距离增加而扩展所述第一开口。
18.根据权利要求17所述的制造配线结构的方法，进一步包括：在所述第三绝缘膜上形成抗蚀剂掩模，所述抗蚀剂掩模在对应于所述第一开口的位置处具有第二开口，所述第二开口由第二开口边缘限定，
所述第二开口边缘形成为具有第二端面，所述第二端面相对于所述厚度方向倾斜，以随着在所述厚度方向上与所述第三绝缘膜的距离增加而扩展所述第二开口。
19.根据权利要求18所述的制造配线结构的方法，其中，通过加热所述抗蚀剂掩模来形成相对于所述厚度方向倾斜的所述第二端面。
20.根据权利要求18所述的制造配线结构的方法，其中，
通过使用所述抗蚀剂掩模的蚀刻处理选择性地去除所述第三绝缘膜来形成所述第一开口，以及
在所述蚀刻处理时，通过在所述第二开口边缘上沉积包括第一元素的材料来形成相对于所述厚度方向倾斜的所述第二端面。
21.根据权利要求20所述的制造配线结构的方法，其中，使用包括所述第一元素的蚀刻气体执行所述蚀刻处理。
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