JP2023086799A - 光検出素子 - Google Patents
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Abstract
【課題】今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子を提供する。【解決手段】本開示の一実施の形態に係る撮像素子は、第１基板、第２基板および第３基板をこの順に積層して構成されている。光電変換を行うセンサ画素を有する第１基板と、読み出し回路を有する第２基板とが、層間絶縁膜内に設けられた第１貫通配線によって互いに電気的に接続されている。第２基板と、ロジック回路を有する第３基板とが、パッド電極同士の接合、または半導体基板を貫通させた第２貫通配線によって、互いに電気的に接続されている。【選択図】図１
Description
本開示は、撮像素子に関する。
従来、２次元構造の撮像素子の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像素子の更なる小型化および画素の高密度化を実現するため、３次元構造の撮像素子が開発されている。３次元構造の撮像素子では、例えば、複数のセンサ画素を有する半導体基板と、各センサ画素で得られた信号を処理する信号処理回路を有する半導体基板とが互いに積層されている。
ところで、３次元構造の撮像素子において、半導体チップを３層積層する場合には、全ての半導体基板を表面側の面同士で貼り合わせることができない。漫然と半導体基板を３層積層した場合には、半導体基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまう可能性がある。従って、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子を提供することが望ましい。
本開示の一実施の形態に係る撮像素子は、第１基板、第２基板および第３基板をこの順に積層して構成されている。第１基板は、第１半導体基板に、光電変換を行うセンサ画素を有している。第２基板は、第２半導体基板に、センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有している。第３基板は、第３半導体基板に、画素信号を処理するロジック回路を有している。第１基板および第２基板は、それぞれ、層間絶縁膜と、層間絶縁膜内に設けられた第１貫通配線とを有している。第１基板および第２基板は、第１貫通配線によって互いに電気的に接続されている。第２基板および第３基板は、第２基板および第３基板がそれぞれ、パッド電極を有する場合にはパッド電極同士の接合によって、互いに電気的に接続されている。第２基板および第３基板は、第３基板が第３半導体基板を貫通する第２貫通配線を有する場合には第２貫通配線によって、互いに電気的に接続されている。
本開示の一実施の形態に係る撮像素子では、光電変換を行うセンサ画素を有する第１基板と、読み出し回路を有する第２基板とが、層間絶縁膜内に設けられた第１貫通配線によって互いに電気的に接続されている。これにより、パッド電極同士の接合や、半導体基板を貫通させた貫通配線によって、第１基板と第２基板とを互いに電気的に接続した場合と比べて、チップサイズをより小型化することができ、また、１画素あたりの面積を微細化することができる。また、本開示の一実施の形態に係る撮像素子では、読み出し回路およびロジック回路が互いに異なる基板（第２基板および第３基板）に形成されている。これにより、読み出し回路およびロジック回路を同一基板に形成した場合と比べて、読み出し回路およびロジック回路の面積を拡大することができる。また、本開示の一実施の形態に係る撮像素子では、第２基板および第３基板は、パッド電極同士の接合、または半導体基板を貫通させた第２貫通配線によって、互いに電気的に接続されている。ここで、読み出し回路は第２基板に形成され、ロジック回路は第３基板に形成されていることから、第２基板と第３基板とを互いに電気的に接続するための構造を、第１基板と第２基板とを互いに電気的に接続するための構造と比べて、配置や接続のためのコンタクトの数などをより自由なレイアウトで形成することが可能である。従って、第２基板と第３基板との電気的な接続に、パッド電極同士の接合、または半導体基板を貫通させた第２貫通配線を用いることができる。このように、本開示の一実施の形態に係る撮像素子では、基板の集積度に応じて基板同士の電気的な接続がなされている。
以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（撮像素子）…図１～図１６
縦型ＴＧと、Ｃｕ－Ｃｕ接合を用いた例
２．変形例（撮像素子）
変形例Ａ：平面型ＴＧを用いた例…図１７
変形例Ｂ：ＴＳＶを用いた例…図１８、図１９
変形例Ｃ：パネル外縁でＣｕ－Ｃｕ接合を用いた例…図２０
変形例Ｄ：パネル外縁でＴＳＶを用いた例…図２１、図２２
変形例Ｅ：センサ画素と読み出し回路との間にオフセットを
設けた例…図２３～図２７
変形例Ｆ：読み出し回路の設けられたシリコン基板が
島状となっている例：図２８
変形例Ｇ：読み出し回路の設けられたシリコン基板が
島状となっている例：図２９
変形例Ｈ：ＴＧを下基板内の配線に接続した例…図３０、図３１
変形例Ｉ：ＦＤを下基板内の配線に接続した例…図３２～図３９
変形例Ｊ：読み出し回路の形成後に中基板を下基板に
貼り合わせた例：図４０Ａ～図４０Ｆ
変形例Ｋ：ＦＤを４つのセンサ画素で共有した例：図４１～図４３
変形例Ｌ：下基板と中基板とを貼り合わせた箇所における絶縁層
において一部の比誘電率を他の箇所の比誘電率とは
異ならせた例：図４４、図４５
変形例Ｍ：読み出し回路を共有するセンサ画素の共有数を
２つにした例：図４６、図４７
変形例Ｎ：読み出し回路が１つのセンサ画素だけに
接続されている例：図４８、図４９
変形例Ｏ：第１基板と第２基板とでトランジスタの設計条件を
異ならせた例：図５０
変形例Ｐ：第１基板と第２基板とをつなぐ配線の
バリエーション：図５１～図６３
変形例Ｑ：カラム信号処理回路を一般的なカラムＡＤＣ回路で
構成した例：図６４
変形例Ｒ：撮像素子を、３つの基板を積層して構成した例：図６５
変形例Ｓ：ロジック回路を第１基板、第２基板に設けた例：図６６
変形例Ｔ：ロジック回路を第３基板に設けた例：図６７
３．適用例
上記実施の形態およびその変形例に係る撮像素子を
撮像装置に適用した例…図６８、図６９
４．応用例
応用例１…上記実施の形態およびその変形例に係る撮像素子を
移動体に応用した例…図７０、図７１
応用例２…上記実施の形態およびその変形例に係る撮像素子を
手術システムに応用した例…図７２、図７３
１．実施の形態（撮像素子）…図１～図１６
縦型ＴＧと、Ｃｕ－Ｃｕ接合を用いた例
２．変形例（撮像素子）
変形例Ａ：平面型ＴＧを用いた例…図１７
変形例Ｂ：ＴＳＶを用いた例…図１８、図１９
変形例Ｃ：パネル外縁でＣｕ－Ｃｕ接合を用いた例…図２０
変形例Ｄ：パネル外縁でＴＳＶを用いた例…図２１、図２２
変形例Ｅ：センサ画素と読み出し回路との間にオフセットを
設けた例…図２３～図２７
変形例Ｆ：読み出し回路の設けられたシリコン基板が
島状となっている例：図２８
変形例Ｇ：読み出し回路の設けられたシリコン基板が
島状となっている例：図２９
変形例Ｈ：ＴＧを下基板内の配線に接続した例…図３０、図３１
変形例Ｉ：ＦＤを下基板内の配線に接続した例…図３２～図３９
変形例Ｊ：読み出し回路の形成後に中基板を下基板に
貼り合わせた例：図４０Ａ～図４０Ｆ
変形例Ｋ：ＦＤを４つのセンサ画素で共有した例：図４１～図４３
変形例Ｌ：下基板と中基板とを貼り合わせた箇所における絶縁層
において一部の比誘電率を他の箇所の比誘電率とは
異ならせた例：図４４、図４５
変形例Ｍ：読み出し回路を共有するセンサ画素の共有数を
２つにした例：図４６、図４７
変形例Ｎ：読み出し回路が１つのセンサ画素だけに
接続されている例：図４８、図４９
変形例Ｏ：第１基板と第２基板とでトランジスタの設計条件を
異ならせた例：図５０
変形例Ｐ：第１基板と第２基板とをつなぐ配線の
バリエーション：図５１～図６３
変形例Ｑ：カラム信号処理回路を一般的なカラムＡＤＣ回路で
構成した例：図６４
変形例Ｒ：撮像素子を、３つの基板を積層して構成した例：図６５
変形例Ｓ：ロジック回路を第１基板、第２基板に設けた例：図６６
変形例Ｔ：ロジック回路を第３基板に設けた例：図６７
３．適用例
上記実施の形態およびその変形例に係る撮像素子を
撮像装置に適用した例…図６８、図６９
４．応用例
応用例１…上記実施の形態およびその変形例に係る撮像素子を
移動体に応用した例…図７０、図７１
応用例２…上記実施の形態およびその変形例に係る撮像素子を
手術システムに応用した例…図７２、図７３
＜１．実施の形態＞
[構成]
図１は、本開示の一実施の形態に係る撮像素子１の概略構成の一例を表したものである。撮像素子１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を備えている。撮像素子１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を貼り合わせて構成された３次元構造となっている。第１基板１０、第２基板２０および第３基板３０は、この順に積層されている。
[構成]
図１は、本開示の一実施の形態に係る撮像素子１の概略構成の一例を表したものである。撮像素子１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を備えている。撮像素子１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を貼り合わせて構成された３次元構造となっている。第１基板１０、第２基板２０および第３基板３０は、この順に積層されている。
第１基板１０は、半導体基板１１に、光電変換を行う複数のセンサ画素１２を有している。半導体基板１１は、本開示の「第１半導体基板」の一具体例に相当する。複数のセンサ画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。第２基板２０は、半導体基板２１に、センサ画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２を４つのセンサ画素１２ごとに１つずつ有している。半導体基板２１は、本開示の「第２半導体基板」の一具体例に相当する。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、半導体基板３１に、画素信号を処理するロジック回路３２を有している。半導体基板３１は、本開示の「第３半導体基板」の一具体例に相当する。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。ロジック回路３２では、例えば、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されていてもよい。
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
図２は、センサ画素１２および読み出し回路２２の一例を表したものである。以下では、図２に示したように、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。
各センサ画素１２は、互いに共通の構成要素を有している。図２には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから出力された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、本開示の「光電変換素子」の一具体例に相当する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。
１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３（図１参照）に電気的に接続されている。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、後述の図７に示したように、半導体基板１１の表面からウェル層４２を貫通してＰＤ４１に達する深さまで延在している。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
なお、図３に示したように、選択トランジスタＳＥＬが、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。また、図４、図５に示したように、ＦＤ転送トランジスタＦＤＧが、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられていてもよい。
ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
図６は、複数の読み出し回路２２と、複数の垂直信号線２４との接続態様の一例を表したものである。複数の読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、複数の垂直信号線２４は、読み出し回路２２ごとに１つずつ割り当てられていてもよい。例えば、図６に示したように、４つの読み出し回路２２が、垂直信号線２４の延在方向（例えば列方向）に並んで配置されている場合、４つの垂直信号線２４が、読み出し回路２２ごとに１つずつ割り当てられていてもよい。なお、図６では、各垂直信号線２４を区別するために、各垂直信号線２４の符号の末尾に識別番号（１，２，３，４）が付与されている。
図７は、撮像素子１の垂直方向の断面構成の一例を表したものである。図７には、撮像素子１において、センサ画素１２と対向する箇所の断面構成が例示されている。図８は、撮像素子１における第１基板１０および第２基板２０の接続箇所（図７中で丸で囲んだ箇所）を拡大して表したものである。図９は、撮像素子１における第２基板２０および第３基板３０の接続箇所（図７中で丸で囲んだ箇所）を拡大して表したものである。撮像素子１は、第１基板１０、第２基板２０および第３基板３０をこの順に積層して構成されており、さらに、第１基板１０の裏面側（光入射面側）に、カラーフィルタ４０および受光レンズ５０を備えている。カラーフィルタ４０および受光レンズ５０は、それぞれ、例えば、センサ画素１２ごとに１つずつ設けられている。つまり、撮像素子１は、裏面照射型となっている。
第１基板１０は、半導体基板１１上に絶縁層４６を積層して構成されている。絶縁層４６は、本開示の「第１絶縁層」の一具体例に相当する。第１基板１０は、層間絶縁膜５１の一部として、絶縁層４６を有している。絶縁層４６は、半導体基板１１と、後述の半導体基板２１との間隙に設けられている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えば、表面の一部およびその近傍に、ｐウェル層４２を有しており、それ以外の領域（ｐウェル層４２よりも深い領域）に、ｐウェル層４２とは異なる導電型のＰＤ４１を有している。ｐウェル層４２は、ｐ型の半導体領域で構成されている。ＰＤ４１は、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成されている。半導体基板１１は、ｐウェル層４２内に、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有している。
第１基板１０は、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤをセンサ画素１２ごとに有している。第１基板１０は、半導体基板１１の表面側（光入射面側とは反対側、第２基板２０側）の部分に、転送トランジスタＴＲおよびフローティングディフュージョンＦＤが設けられた構成となっている。第１基板１０は、各センサ画素１２を分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）に延在して形成されている。素子分離部４３は、互いに隣接する２つのセンサ画素１２の間に設けられている。素子分離部４３は、互いに隣接するセンサ画素１２同士を電気的に分離する。素子分離部４３は、例えば、酸化シリコンによって構成されている。素子分離部４３は、例えば、半導体基板１１を貫通している。第１基板１０は、例えば、さらに、素子分離部４３の側面であって、かつ、フォトダイオードＰＤ側の面に接するｐウェル層４４を有している。ｐウェル層４４は、フォトダイオードＰＤとは異なる導電型（具体的にはｐ型）の半導体領域で構成されている。第１基板１０は、例えば、さらに、半導体基板１１の裏面に接する固定電荷膜４５を有している。固定電荷膜４５は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜４５は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜４５が誘起する電界により、半導体基板１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。カラーフィルタ４０は、半導体基板１１の裏面側に設けられている。カラーフィルタ４０は、例えば、固定電荷膜４５に接して設けられており、固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。受光レンズ５０は、例えば、カラーフィルタ４０に接して設けられており、カラーフィルタ４０および固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。
第２基板２０は、半導体基板２１上に絶縁層５２を積層して構成されている。絶縁層５２は、本開示の「第３絶縁層」の一具体例に相当する。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５２を有している。絶縁層５２は、半導体基板２１と、半導体基板３１との間隙に設けられている。半導体基板２１は、シリコン基板で構成されている。第２基板２０は、４つのセンサ画素１２ごとに、１つの読み出し回路２２を有している。第２基板２０は、半導体基板２１の表面側（第３基板３０側）の部分に読み出し回路２２が設けられた構成となっている。第２基板２０は、半導体基板１１の表面側に半導体基板２１の裏面を向けて第１基板１０に貼り合わされている。つまり、第２基板２０は、第１基板１０に、フェイストゥーバックで貼り合わされている。第２基板２０は、さらに、半導体基板２１と同一の層内に、半導体基板２１を貫通する絶縁層５３を有している。絶縁層５３は、本開示の「第２絶縁層」の一具体例に相当する。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５３を有している。絶縁層５３は、後述の貫通配線５４の側面を覆うように設けられている。
第１基板１０および第２基板２０からなる積層体は、層間絶縁膜５１と、層間絶縁膜５１内に設けられた貫通配線５４を有している。貫通配線５４は、本開示の「第１貫通配線」の一具体例に相当する。上記積層体は、センサ画素１２ごとに、１つの貫通配線５４を有している。貫通配線５４は、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線５４によって互いに電気的に接続されている。具体的には、貫通配線５４は、フローティングディフュージョンＦＤおよび後述の接続配線５５に電気的に接続されている。
第１基板１０および第２基板２０からなる積層体は、さらに、層間絶縁膜５１内に設けられた貫通配線４７，４８（後述の図１０参照）を有している。貫通配線４８は、本開示の「第１貫通配線」の一具体例に相当する。上記積層体は、センサ画素１２ごとに、１つの貫通配線４７と、１つの貫通配線４８とを有している。貫通配線４７，４８は、それぞれ、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線４７，４８によって互いに電気的に接続されている。具体的には、貫通配線４７は、半導体基板１１のｐウェル層４２と、第２基板２０内の配線とに電気的に接続されている。貫通配線４８は、転送ゲートＴＧおよび画素駆動線２３に電気的に接続されている。
第２基板２０は、例えば、絶縁層５２内に、読み出し回路２２や半導体基板２１と電気的に接続された複数の接続部５９を有している。第２基板２０は、さらに、例えば、絶縁層５２上に配線層５６を有している。配線層５６は、例えば、絶縁層５７と、絶縁層５７内に設けられた複数の画素駆動線２３および複数の垂直信号線２４を有している。配線層５６は、さらに、例えば、絶縁層５７内に複数の接続配線５５を４つのセンサ画素１２ごとに１つずつ有している。接続配線５５は、読み出し回路２２を共有する４つのセンサ画素１２に含まれるフローティングディフュージョンＦＤに電気的に接続された各貫通配線５４を互いに電気的に接続している。ここで、貫通配線５４，４８の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の２倍となっている。また、貫通配線５４，４８，４７の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の３倍となっている。
配線層５６は、さらに、例えば、絶縁層５７内に複数のパッド電極５８を有している。各パッド電極５８は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属で形成されている。各パッド電極５８は、配線層５６の表面に露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。複数のパッド電極５８は、例えば、画素駆動線２３および垂直信号線２４ごとに１つずつ設けられている。ここで、パッド電極５８の総数（または、パッド電極５８とパッド電極６４（後述）との接合の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。
第３基板３０は、例えば、半導体基板３１上に層間絶縁膜６１を積層して構成されている。なお、第３基板３０は、後述するように、第２基板２０に、表面側の面同士で貼り合わされていることから、第３基板３０内の構成について説明する際には、上下の説明が、図面での上下方向とは逆となっている。半導体基板３１は、シリコン基板で構成されている。第３基板３０は、半導体基板３１の表面側の部分にロジック回路３２が設けられた構成となっている。第３基板３０は、さらに、例えば、層間絶縁膜６１上に配線層６２を有している。配線層６２は、例えば、絶縁層６３と、絶縁層６３内に設けられた複数のパッド電極６４を有している。複数のパッド電極６４は、ロジック回路３２と電気的に接続されている。各パッド電極６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極６４は、配線層６２の表面に露出している。各パッド電極６４は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。また、パッド電極６４は、必ずしも複数でなくてもよく、１つでもロジック回路３２と電気的に接続が可能である。第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、貫通配線５４と、パッド電極５８，６４とを介して、ロジック回路３２に電気的に接続されている。第３基板３０は、半導体基板２１の表面側に半導体基板３１の表面を向けて第２基板２０に貼り合わされている。つまり、第３基板３０は、第２基板２０に、フェイストゥーフェイスで貼り合わされている。
図８に示したように、第１基板１０と第２基板２０とは、貫通配線５４によって互いに電気的に接続されている。また、図９に示したように、第２基板２０と第３基板３０とは、パッド電極５８，６４同士の接合によって互いに電気的に接続されている。ここで、貫通配線５４の幅Ｄ１は、パッド電極５８，６４同士の接合箇所の幅Ｄ３よりも狭くなっている。つまり、貫通配線５４の断面積は、パッド電極５８，６４同士の接合箇所の断面積よりも小さくなっている。従って、貫通配線５４は、第１基板１０における１画素あたりの面積の微細化を妨げることがない。また、読み出し回路２２は第２基板２０に形成され、ロジック回路３２は第３基板３０に形成されていることから、第２基板２０と第３基板３０とを互いに電気的に接続するための構造を、第１基板１０と第２基板２０とを互いに電気的に接続するための構造と比べて、配置や接続のためのコンタクトの数などをより自由なレイアウトで形成することが可能である。従って、第２基板２０と第３基板３０とを互いに電気的に接続するための構造として、パッド電極５８，６４同士の接合を用いることができる。
図１０、図１１は、撮像素子１の水平方向の断面構成の一例を表したものである。図１０、図１１の上側の図は、図７の断面Ｓｅｃ１での断面構成の一例を表す図であり、図１０、図１１の下側の図は、図７の断面Ｓｅｃ２での断面構成の一例を表す図である。図１０には、２×２の４つのセンサ画素１２を２組、第２方向Ｈに並べた構成が例示されており、図１１には、２×２の４つのセンサ画素１２を４組、第１方向Ｖおよび第２方向Ｈに並べた構成が例示されている。なお、図１０、図１１の上側の断面図では、図７の断面Ｓｅｃ１での断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされるとともに、絶縁層４６が省略されている。また、図１０、図１１の下側の断面図では、図７の断面Ｓｅｃ２での断面構成の一例を表す図に、半導体基板２１の表面構成の一例を表す図が重ね合わされている。
図１０、図１１に示したように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７は、第１基板１０の面内において第１方向Ｖ（図１０の上下方向、図１１の左右方向）に帯状に並んで配置されている。なお、図１０、図１１には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖに２列に並んで配置されている場合が例示されている。第１方向Ｖは、マトリクス状の配置された複数のセンサ画素１２の２つの配列方向（例えば行方向および列方向）のうち一方の配列方向（例えば列方向）と平行となっている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧは、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
絶縁層５３は、第１方向Ｖに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖに延在するとともに、絶縁層５３を介して第１方向Ｖと直交する第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と対向する領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬとによって構成されている。
図１２、図１３、図１４、図１５は、撮像素子１の水平面内での配線レイアウトの一例を表したものである。図１２～図１５には、４つのセンサ画素１２によって共有される１つの読み出し回路２２が４つのセンサ画素１２と対向する領域内に設けられている場合が例示されている。図１２～図１５に記載の配線は、例えば、配線層５６において互いに異なる層内に設けられている。
互いに隣接する４つの貫通配線５４は、例えば、図１２に示したように、接続配線５５と電気的に接続されている。互いに隣接する４つの貫通配線５４は、さらに、例えば、図１２に示したように、接続配線５５および接続部５９を介して、絶縁層５３の左隣りブロック２１Ａに含まれる増幅トランジスタＡＭＰのゲートと、絶縁層５３の右隣りブロック２１Ａに含まれるリセットトランジスタＲＳＴのゲートとに電気的に接続されている。
電源線ＶＤＤは、例えば、図１３に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。電源線ＶＤＤは、例えば、図１３に示したように、接続部５９を介して、第２方向Ｈに並んで配置された各読み出し回路２２の増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに電気的に接続されている。２本の画素駆動線２３が、例えば、図１３に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。一方の画素駆動線２３（第２制御線）は、例えば、図１３に示したように、第２方向Ｈに並んで配置された各読み出し回路２２のリセットトランジスタＲＳＴのゲートに電気的に接続された配線ＲＳＴＧである。他方の画素駆動線２３（第３制御線）は、例えば、図１３に示したように、第２方向Ｈに並んで配置された各読み出し回路２２の選択トランジスタＳＥＬのゲートに電気的に接続された配線ＳＥＬＧである。各読み出し回路２２において、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとが、例えば、図１３に示したように、配線２５を介して、互いに電気的に接続されている。
２本の電源線ＶＳＳが、例えば、図１４に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。各電源線ＶＳＳは、例えば、図１４に示したように、第２方向Ｈに並んで配置された各センサ画素１２と対向する位置において、複数の貫通配線４７に電気的に接続されている。４本の画素駆動線２３が、例えば、図１４に示したように、第２方向Ｈに並んで配置された各読み出し回路２２と対向する位置に配置されている。４本の画素駆動線２３の各々は、例えば、図１４に示したように、第２方向Ｈに並んで配置された各読み出し回路２２に対応する４つのセンサ画素１２のうちの１つのセンサ画素１２の貫通配線４８に電気的に接続された配線ＴＲＧである。つまり、４本の画素駆動線２３（第１制御線）は、第２方向Ｈに並んで配置された各センサ画素１２の転送トランジスタＴＲのゲート（転送ゲートＴＧ）に電気的に接続されている。図１４では、各配線ＴＲＧを区別するために、各配線ＴＲＧの末尾に識別子（１，２，３，４）が付与されている。
垂直信号線２４は、例えば、図１５に示したように、第１方向Ｖに並んで配置された各読み出し回路２２と対向する位置に配置されている。垂直信号線２４（出力線）は、例えば、図１５に示したように、第１方向Ｖに並んで配置された各読み出し回路２２の出力端（増幅トランジスタＡＭＰのソース）に電気的に接続されている。
[製造方法]
次に、撮像素子１の製造方法について説明する。図１６Ａ～図１６Ｆは、撮像素子１の製造過程の一例を表したものである。
次に、撮像素子１の製造方法について説明する。図１６Ａ～図１６Ｆは、撮像素子１の製造過程の一例を表したものである。
まず、半導体基板１１に、ｐウェル層４２や、素子分離部４３、ｐウェル層４４を形成する。次に、半導体基板１１に、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを形成する（図１６Ａ）。これにより、半導体基板１１に、センサ画素１２が形成される。このとき、センサ画素１２に用いる電極材料として、サリサイドプロセスによるＣｏＳｉ2やＮｉＳｉなどの耐熱性の低い材料を用いないことが好ましい。むしろ、センサ画素１２に用いる電極材料としては、耐熱性の高い材料を用いることが好ましい。耐熱性の高い材料としては、例えば、ポリシリコンが挙げられる。その後、半導体基板１１上に、絶縁層４６を形成する（図１６Ａ）。このようにして、第１基板１０が形成される。
次に、第１基板１０（絶縁層４６）上に、半導体基板２１を貼り合わせる（図１６Ｂ）。このとき、必要に応じて、半導体基板２１を薄肉化する。この際、半導体基板２１の厚さを、読み出し回路２２の形成に必要な膜厚にする。半導体基板２１の厚さは、一般的には数百ｎｍ程度である。しかし、読み出し回路２２のコンセプトによっては、ＦＤ（Fully Depletion）型も可能であるので、その場合には、半導体基板２１の厚さとしては、数ｎｍ～数μｍの範囲を採り得る。
次に、半導体基板２１と同一の層内に、絶縁層５３を形成する（図１６Ｃ）。絶縁層５３を、例えば、フローティングディフュージョンＦＤと対向する箇所に形成する。例えば、半導体基板２１に対して、半導体基板２１を貫通するスリットを形成して、半導体基板２１を複数のブロック２１Ａに分離する。その後、スリットを埋め込むように、絶縁層５３を形成する。その後、半導体基板２１の各ブロック２１Ａに、増幅トランジスタＡＭＰなどを含む読み出し回路２２を形成する（図１６Ｃ）。このとき、センサ画素１２の電極材料として、耐熱性の高い金属材料が用いられている場合には、読み出し回路２２のゲート絶縁膜を、熱酸化により形成することが可能である。
次に、半導体基板２１上に絶縁層５２を形成する。このようにして、絶縁層４６，５２，５３からなる層間絶縁膜５１を形成する。続いて、層間絶縁膜５１に貫通孔５１Ａ，５１Ｂを形成する（図１６Ｄ）。具体的には、絶縁層５２のうち、読み出し回路２２と対向する箇所に、絶縁層５２を貫通する貫通孔５１Ｂを形成する。また、層間絶縁膜５１のうち、フローティングディフュージョンＦＤと対向する箇所（つまり、絶縁層５３と対向する箇所）に、層間絶縁膜５１を貫通する貫通孔５１Ａを形成する。
次に、貫通孔５１Ａ，５１Ｂに導電性材料を埋め込むことにより、貫通孔５１Ａ内に貫通配線５４を形成するとともに、貫通孔５１Ｂ内に接続部５９を形成する（図１６Ｅ）。さらに、絶縁層５２上に、貫通配線５４と接続部５９とを互いに電気的に接続する接続配線５５を形成する（図１６Ｅ）。その後、パッド電極５８を含む配線層５６を、絶縁層５２上に形成する。このようにして、第２基板２０が形成される。
次に、第２基板２０を、半導体基板３１の表面側に半導体基板２１の表面を向けて、ロジック回路３２や配線層６２が形成された第３基板３０に貼り合わせる（図１６Ｆ）。このとき、第２基板２０のパッド電極５８と、第３基板３０のパッド電極６４とを互いに接合することにより、第２基板２０と第３基板３０とを互いに電気的に接続する。このようにして、撮像素子１が製造される。
[効果]
従来、２次元構造の撮像素子の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像素子の更なる小型化および１画素あたりの面積の微細化を実現するため、３次元構造の撮像素子が開発されている。３次元構造の撮像素子では、例えば、複数のセンサ画素を有する半導体基板と、各センサ画素で得られた信号を処理する信号処理回路を有する半導体基板とが互いに積層されている。これにより、今までと同等のチップサイズで、センサ画素の集積度をより高くしたり、信号処理回路のサイズをより大きくしたりすることができる。
従来、２次元構造の撮像素子の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像素子の更なる小型化および１画素あたりの面積の微細化を実現するため、３次元構造の撮像素子が開発されている。３次元構造の撮像素子では、例えば、複数のセンサ画素を有する半導体基板と、各センサ画素で得られた信号を処理する信号処理回路を有する半導体基板とが互いに積層されている。これにより、今までと同等のチップサイズで、センサ画素の集積度をより高くしたり、信号処理回路のサイズをより大きくしたりすることができる。
ところで、３次元構造の撮像素子において、半導体チップを３層積層する場合には、全ての半導体基板を表面側の面同士（フェイストゥーフェイス）で貼り合わせることができない。漫然と半導体基板を３層積層した場合には、半導体基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまう可能性がある。
一方、本実施の形態では、センサ画素１２および読み出し回路２２が互いに異なる基板（第１基板１０および第２基板２０）に形成されている。これにより、センサ画素１２および読み出し回路２２を同一基板に形成した場合と比べて、センサ画素１２および読み出し回路２２の面積を拡大することができる。その結果、光電変換効率を向上させたり、トランジスタノイズを低減したりすることができる。また、センサ画素１２を有する第１基板１０と、読み出し回路２２を有する第２基板２０とが、層間絶縁膜５１内に設けられた貫通配線５４によって互いに電気的に接続されている。これにより、パッド電極同士の接合や、半導体基板を貫通させた貫通配線（例えばＴＳＶ（Thorough Si Via））によって、第１基板１０と第２基板２０とを互いに電気的に接続した場合と比べて、チップサイズをより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。また、従前と同様のチップサイズとした場合には、センサ画素１２の形成領域を拡大することができる。また、本実施の形態では、読み出し回路２２およびロジック回路３２が互いに異なる基板（第２基板２０および第３基板３０）に形成されている。これにより、読み出し回路２２およびロジック回路３２を同一基板に形成した場合と比べて、読み出し回路２２およびロジック回路３２の面積を拡大することができる。また、読み出し回路２２およびロジック回路３２の面積が素子分離部４３によって律束されないので、ノイズ特性を向上させることができる。また、本実施の形態では、第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。ここで、読み出し回路２２は第２基板２０に形成され、ロジック回路３２は第３基板３０に形成されていることから、第２基板２０と第３基板３０とを互いに電気的に接続するための構造を、第１基板１０と第２基板２０とを互いに電気的に接続するための構造と比べて、配置や接続のためのコンタクトの数などをより自由なレイアウトで形成することが可能である。従って、第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いることができる。このように、本実施の形態では、基板の集積度に応じて基板同士の電気的な接続がなされている。これにより、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
また、本実施の形態では、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを有するセンサ画素１２が第１基板１０に形成され、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを有する読み出し回路２２が第２基板２０に形成されている。これにより、センサ画素１２および読み出し回路２２を同一基板に形成した場合と比べて、センサ画素１２および読み出し回路２２の面積を拡大することができる。その結果、第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。具体的には、第１基板１０に設けるトランジスタが少なくなることにより、特にセンサ画素１２のフォトダイオードＰＤの面積を拡大することができる。それにより、光電変換における飽和信号電荷量を増加させ、光電変換効率を高めることができる。第２基板２０では、読み出し回路２２における各トランジスタのレイアウトの自由度を確保することができる。また、各トランジスタの面積を拡大することができるので、特に増幅トランジスタＡＭＰの面積を拡大することで、画素信号に影響するノイズを低減することができる。第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
また、本実施の形態では、第２基板２０は、半導体基板１１の表面側に半導体基板２１の裏面を向けて第１基板１０に貼り合わされており、第３基板３０は、半導体基板２１の表面側に半導体基板３１の表面側を向けて第２基板２０に貼り合わされている。これにより、第１基板１０と第２基板２０との電気的な接続に貫通配線５４を用い、第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いることにより、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
また、本実施の形態では、貫通配線５４の断面積は、パッド電極５８，６４同士の接合箇所の断面積よりも小さくなっている。これにより、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
また、本実施の形態のロジック回路３２では、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。ここで、ロジック回路３２は、第３基板３０に設けられている。そのため、センサ画素１２や読み出し回路２２を形成するプロセスとは別のプロセスで、ロジック回路３２を形成することができる。その結果、センサ画素１２や読み出し回路２２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２には、耐熱性の低い材料であるシリサイドを用いることもできる。従って、ロジック回路３２のソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域を設けた場合には、接触抵抗を低減することができ、その結果、ロジック回路３２での演算速度を高速化することができる。
また、本実施の形態では、第１基板１０には、各センサ画素１２を分離する素子分離部４３が設けられている。しかし、本実施の形態では、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを有するセンサ画素１２が第１基板１０に形成され、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを有する読み出し回路２２が第２基板２０に形成されている。これにより、１画素あたりの面積の微細化によって素子分離部４３で囲まれた面積が小さくなった場合であっても、センサ画素１２および読み出し回路２２の面積を拡大することができる。その結果、素子分離部４３を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。従って、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
また、本実施の形態では、素子分離部４３は、半導体基板１１を貫通している。これにより、１画素あたりの面積の微細化によってセンサ画素１２同士の距離が近づいた場合であっても、隣接するセンサ画素１２間での信号クロストークを抑制でき、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
また、本実施の形態では、第１基板１０および第２基板２０からなる積層体は、センサ画素１２ごとに、３つの貫通配線５４，４７，４８を有している。貫通配線４８は、転送トランジスタＴＲのゲート（転送ゲートＴＧ）に電気的に接続され、貫通配線４７は、半導体基板１１のｐウェル層４２に電気的に接続され、貫通配線５４は、フローティングディフュージョンＦＤに電気的に接続されている。つまり、貫通配線５４，４７，４８の数は、第１基板１０に含まれるセンサ画素１２の数よりも多くなっている。しかし、本実施の形態では、第１基板１０と第２基板２０との電気的な接続には、断面積の小さな貫通配線５４が用いられている。これにより、チップサイズをより小型化することができ、また、第１基板１０における１画素あたりの面積をより微細化することができる。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
＜２．変形例＞
以下に、上記実施の形態に係る撮像素子１の変形例について説明する。なお、以下の変形例において、上記実施の形態と共通の構成に対しては、同一の符号が付与されている。
以下に、上記実施の形態に係る撮像素子１の変形例について説明する。なお、以下の変形例において、上記実施の形態と共通の構成に対しては、同一の符号が付与されている。
[変形例Ａ]
図１７は、上記実施の形態に係る撮像素子１の垂直方向の断面構成の一変形例を表したものである。図１７には、図７に記載の断面構成の一変形例が示されている。本変形例では、転送トランジスタＴＲが、平面型の転送ゲートＴＧを有している。そのため、転送ゲートＴＧは、ウェル層４２を貫通しておらず、半導体基板１１の表面だけに形成されている。転送トランジスタＴＲに平面型の転送ゲートＴＧが用いられる場合であっても、撮像素子１は、上記実施の形態と同様の効果を有する。
図１７は、上記実施の形態に係る撮像素子１の垂直方向の断面構成の一変形例を表したものである。図１７には、図７に記載の断面構成の一変形例が示されている。本変形例では、転送トランジスタＴＲが、平面型の転送ゲートＴＧを有している。そのため、転送ゲートＴＧは、ウェル層４２を貫通しておらず、半導体基板１１の表面だけに形成されている。転送トランジスタＴＲに平面型の転送ゲートＴＧが用いられる場合であっても、撮像素子１は、上記実施の形態と同様の効果を有する。
[変形例Ｂ]
図１８、図１９は、上記実施の形態およびその変形例に係る撮像素子１の垂直方向の断面構成の一変形例を表したものである。図１８には、図７に記載の断面構成の一変形例が示されている。図１９には、図１７に記載の断面構成の一変形例が示されている。本変形例では、第２基板２０と第３基板３０とを電気的に接続する構造として、パッド電極５８，６４同士の接合の代わりに、半導体基板３１を貫通する貫通配線６５が用いられている。つまり、第３基板３０は、第２基板２０と第３基板３０との電気的接続に用いられる貫通配線６５を有しており、第２基板２０および第３基板３０は、貫通配線６５によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、貫通配線４８と、パッド電極５８と、貫通配線６５とを介して、ロジック回路３２に電気的に接続されている。ここで、貫通配線６５の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。貫通配線６５は、本開示の「第２貫通配線」の一具体例に相当する。
図１８、図１９は、上記実施の形態およびその変形例に係る撮像素子１の垂直方向の断面構成の一変形例を表したものである。図１８には、図７に記載の断面構成の一変形例が示されている。図１９には、図１７に記載の断面構成の一変形例が示されている。本変形例では、第２基板２０と第３基板３０とを電気的に接続する構造として、パッド電極５８，６４同士の接合の代わりに、半導体基板３１を貫通する貫通配線６５が用いられている。つまり、第３基板３０は、第２基板２０と第３基板３０との電気的接続に用いられる貫通配線６５を有しており、第２基板２０および第３基板３０は、貫通配線６５によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、貫通配線４８と、パッド電極５８と、貫通配線６５とを介して、ロジック回路３２に電気的に接続されている。ここで、貫通配線６５の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。貫通配線６５は、本開示の「第２貫通配線」の一具体例に相当する。
貫通配線６５は、例えば、いわゆるＴＳＶ（Thorough Silicon Via）によって構成されている。貫通配線５４の幅Ｄ１は、貫通配線６５の幅Ｄ３よりも狭くなっている。つまり、貫通配線５４の断面積は、貫通配線６５の断面積よりも小さくなっている。これにより、貫通配線５４は、第１基板１０における１画素あたりの面積の微細化を妨げることがない。また、読み出し回路２２は第２基板２０に形成され、ロジック回路３２は第３基板３０に形成されていることから、第２基板２０と第３基板３０とを互いに電気的に接続するための構造を、第１基板１０と第２基板２０とを互いに電気的に接続するための構造と比べて、配置や接続のためのコンタクトの数などをより自由なレイアウトで形成することが可能である。これにより、第２基板２０と第３基板３０とを互いに電気的に接続するための構造として、貫通配線６５を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
[変形例Ｃ]
図２０は、上記実施の形態に係る撮像素子１の垂直方向の断面構成の一変形例を表すものである。本変形例では、第２基板２０と第３基板３０との電気的な接続が、第１基板１０における周辺領域１４と対向する領域でなされている。周辺領域１４は、第１基板１０の額縁領域に相当しており、画素領域１３の周縁に設けられている。本変形例では、第２基板２０は、周辺領域１４と対向する領域に、複数のパッド電極５８を有しており、第３基板３０は、周辺領域１４と対向する領域に、複数のパッド電極６４を有している。第２基板２０および第３基板３０は、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。
図２０は、上記実施の形態に係る撮像素子１の垂直方向の断面構成の一変形例を表すものである。本変形例では、第２基板２０と第３基板３０との電気的な接続が、第１基板１０における周辺領域１４と対向する領域でなされている。周辺領域１４は、第１基板１０の額縁領域に相当しており、画素領域１３の周縁に設けられている。本変形例では、第２基板２０は、周辺領域１４と対向する領域に、複数のパッド電極５８を有しており、第３基板３０は、周辺領域１４と対向する領域に、複数のパッド電極６４を有している。第２基板２０および第３基板３０は、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。
このように、本変形例では、第２基板２０および第３基板３０が、周辺領域１４と対向する領域に設けられたパッド電極５８，６４同士の接合によって、互いに電気的に接続されている。これにより、画素領域１３と対向する領域で、パッド電極５８，６４同士を接合する場合と比べて、１画素あたりの面積の微細化を阻害するおそれを低減することができる。従って、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
[変形例Ｄ]
図２１、図２２は、上記変形例Ｃに係る撮像素子１の垂直方向の断面構成の一変形例を表すものである。本変形例では、第２基板２０と第３基板３０との電気的な接続が、周辺領域１４と対向する領域でなされている。
図２１、図２２は、上記変形例Ｃに係る撮像素子１の垂直方向の断面構成の一変形例を表すものである。本変形例では、第２基板２０と第３基板３０との電気的な接続が、周辺領域１４と対向する領域でなされている。
本変形例では、撮像素子１は、例えば、図２１に示したように、周辺領域１４と対向する領域に、貫通配線６６を備えている。貫通配線６６は、第２基板２０と第３基板３０とを互いに電気的に接続している。貫通配線６６は、半導体基板１１，２１の法線方向に延びており、第１基板１０および第２基板２０を貫通するとともに、第３基板３０の配線層６２内に達している。貫通配線６６は、第２基板２０の配線層５６内の配線と、第３基板３０の配線層６２内の配線とを互いに電気的に接続している。
本変形例において、撮像素子１は、例えば、図２２に示したように、周辺領域１４と対向する領域に、貫通配線６７，６８と、接続配線６９とを備えていてもよい。貫通配線６７，６８および接続配線６９からなる配線は、第２基板２０と第３基板３０とを互いに電気的に接続している。貫通配線６７は、半導体基板１１，２１の法線方向に延びており、第１基板１０および第２基板２０を貫通するとともに、第３基板３０の配線層６２内に達している。貫通配線６８は、半導体基板１１，２１の法線方向に延びており、第１基板１０を貫通するとともに、第２基板２０の配線層５６内に達している。接続配線６９は、半導体基板１１の裏面に接して設けられており、貫通配線６７と、貫通配線６８とに接して設けられている。貫通配線６７，６８は、接続配線６９を介して、第２基板２０の配線層５６内の配線と、第３基板３０の配線層６２内の配線とを互いに電気的に接続している。
このように、本変形例では、第２基板２０および第３基板３０が、周辺領域１４と対向する領域に設けられた貫通配線６６、または、貫通配線６７，６８および接続配線６９からなる配線によって、互いに電気的に接続されている。これにより、画素領域１３と対向する領域で、第２基板２０と第３基板３０とを互いに電気的に接続する場合と比べて、１画素あたりの面積の微細化を阻害するおそれを低減することができる。従って、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
[変形例Ｅ]
図２３、図２４は、上記実施の形態に係る撮像素子１の水平方向の断面構成の一変形例を表すものである。図２３、図２４の上側の図は、図７の断面Ｓｅｃ１での断面構成の一変形例であり、図２３の下側の図は、図７の断面Ｓｅｃ２での断面構成の一変形例である。なお、図２３、図２４の上側の断面図では、図７の断面Ｓｅｃ１での断面構成の一変形例を表す図に、図７の半導体基板１１の表面構成の一変形例を表す図が重ね合わされるとともに、絶縁層４６が省略されている。また、図２３、図２４の下側の断面図では、図７の断面Ｓｅｃ２での断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。
図２３、図２４は、上記実施の形態に係る撮像素子１の水平方向の断面構成の一変形例を表すものである。図２３、図２４の上側の図は、図７の断面Ｓｅｃ１での断面構成の一変形例であり、図２３の下側の図は、図７の断面Ｓｅｃ２での断面構成の一変形例である。なお、図２３、図２４の上側の断面図では、図７の断面Ｓｅｃ１での断面構成の一変形例を表す図に、図７の半導体基板１１の表面構成の一変形例を表す図が重ね合わされるとともに、絶縁層４６が省略されている。また、図２３、図２４の下側の断面図では、図７の断面Ｓｅｃ２での断面構成の一変形例を表す図に、半導体基板２１の表面構成の一変形例を表す図が重ね合わされている。
図２３、図２４に示したように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７（図中の行列状に配置された複数のドット）は、第１基板１０の面内において第１方向Ｖ（図２３、図２４の左右方向）に帯状に並んで配置されている。なお、図２３、図２４には、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｖに２列に並んで配置されている場合が例示されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧ（ＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）は、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。
絶縁層５３は、第１方向Ｖに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｖに延在するとともに、絶縁層５３を介して第１方向Ｖと直交する第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、第２方向Ｈにずれて配置されている。
図２３では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第２方向Ｈにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬによって構成されている。
図２４では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、第２基板２０において、４つのセンサ画素１２と対向する領域を第２方向Ｈにずらした領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、１つのブロック２１Ａ内の増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよびＦＤ転送トランジスタＦＤＧによって構成されている。
本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と正対して配置されておらず、４つのセンサ画素１２と正対する位置から第２方向Ｈにずれて配置されている。このようにした場合には、配線２５を短くすることができ、または、配線２５を省略して、増幅トランジスタＡＭＰのソースと、選択トランジスタＳＥＬのドレインとを共通の不純物領域で構成することもできる。その結果、読み出し回路２２のサイズを小さくしたり、読み出し回路２２内の他の箇所のサイズを大きくしたりすることができる。
図２５、図２６、図２７は、図２４に記載の撮像素子１の水平面内での配線レイアウトの一例を表したものである。図２５～図２７には、４つのセンサ画素１２によって共有される１つの読み出し回路２２が４つのセンサ画素１２と対向する領域を第２方向Ｈにずらした領域内に設けられている場合が例示されている。図２５～図２７に記載の配線は、例えば、配線層５６において互いに異なる層内に設けられている。
互いに隣接する４つの貫通配線５４は、例えば、図２５に示したように、接続配線５５と電気的に接続されている。互いに隣接する４つの貫通配線５４は、さらに、例えば、図２５に示したように、接続配線５５および接続部５９を介して、絶縁層５３の下隣りのブロック２１Ａに含まれる増幅トランジスタＡＭＰのゲートと、絶縁層５３の下隣りのブロック２１Ａに含まれるＦＤ転送トランジスタＦＤＧのソースとに電気的に接続されている。
例えば、図２６に示したように、各ブロック２１Ａと対向する領域には、配線ＳＥＬＧ，配線Ｖｏｕｔ，配線ＲＳＴＧ，配線ＦＤＧおよび電源線ＶＳＳが配置されている。また、例えば、図２６に示したように、各絶縁層５３と対向する領域には、配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４が配置されている。
さらに、例えば、図２７に示したように、電源線ＶＤＤと電気的に接続された電源線ＶＤＤｘが設けられている。電源線ＶＤＤｘは、第１方向Ｖに延在する電源線ＶＤＤと直交する第２方向Ｈに延在している。また、例えば、図２７に示したように、電源線ＶＳＳと電気的に接続された電源線ＶＳＳｘが設けられている。電源線ＶＳＳｘは、第１方向Ｖに延在する電源線ＶＳＳと直交する第２方向Ｈに延在している。
また、例えば、図２７に示したように、配線ＶＯＵＴ１と電気的に接続された配線ＶＯＵＴ１ｘが設けられている。配線ＶＯＵＴ１ｘは、第１方向Ｖに延在する配線ＶＯＵＴ１と直交する第２方向Ｈに延在している。また、例えば、図２７に示したように、配線ＶＯＵＴ２と電気的に接続された配線ＶＯＵＴ２ｘが設けられている。配線ＶＯＵＴ２ｘは、第１方向Ｖに延在する配線ＶＯＵＴ２と直交する第２方向Ｈに延在している。また、例えば、図２７に示したように、配線ＶＯＵＴ３と電気的に接続された配線ＶＯＵＴ３ｘが設けられている。配線ＶＯＵＴ３ｘは、第１方向Ｖに延在する配線ＶＯＵＴ３と直交する第２方向Ｈに延在している。また、例えば、図２７に示したように、配線ＶＯＵＴ４と電気的に接続された配線ＶＯＵＴ４ｘが設けられている。配線ＶＯＵＴ４ｘは、第１方向Ｖに延在する配線ＶＯＵＴ４と直交する第２方向Ｈに延在している。
本変形例では、配線層５６内に、電源線ＶＤＤｘ，ＶＳＳｘ、配線ＶＯＵＴ１ｘ～ＶＯＵＴ４ｘが設けられている。これにより、配線の引出方向を柔軟に設定することが可能となる。
[変形例Ｆ]
図２８は、上記実施の形態に係る撮像素子１の水平方向の断面構成の一変形例を表すものである。図２８には、図１０の断面構成の一変形例が示されている。
図２８は、上記実施の形態に係る撮像素子１の水平方向の断面構成の一変形例を表すものである。図２８には、図１０の断面構成の一変形例が示されている。
本変形例では、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
[変形例Ｇ]
図２９は、上記実施の形態に係る撮像素子１の水平方向の断面構成の一変形例を表すものである。図２９には、図２８の断面構成の一変形例が示されている。
図２９は、上記実施の形態に係る撮像素子１の水平方向の断面構成の一変形例を表すものである。図２９には、図２８の断面構成の一変形例が示されている。
本変形例では、４つのセンサ画素１２によって共有される１つの読み出し回路２２が、例えば、４つのセンサ画素１２と正対して配置されておらず、第１方向Ｖにずれて配置されている。本変形例では、さらに、変形例Ｆと同様、半導体基板２１が、絶縁層５３を介して第１方向Ｖおよび第２方向Ｈに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、一組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。本変形例では、さらに、複数の貫通配線４７および複数の貫通配線５４が、第２方向Ｈにも配列されている。具体的には、複数の貫通配線４７が、ある読み出し回路２２を共有する４つの貫通配線５４と、その読み出し回路２２の第２方向Ｈに隣接する他の読み出し回路２２を共有する４つの貫通配線５４との間に配置されている。このようにした場合には、互いに隣接する読み出し回路２２同士のクロストークを、絶縁層５３および貫通配線４７によって抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
[変形例Ｈ]
図３０は、上記実施の形態およびその変形例に係る撮像素子１の垂直方向の断面構成の一変形例を表すものである。図３０には、図７、図１７～図２４、図２８、図２９における第１基板１０および第２基板２０の接続箇所の断面構成の一変形例が拡大して示されている。
図３０は、上記実施の形態およびその変形例に係る撮像素子１の垂直方向の断面構成の一変形例を表すものである。図３０には、図７、図１７～図２４、図２８、図２９における第１基板１０および第２基板２０の接続箇所の断面構成の一変形例が拡大して示されている。
本変形例では、転送ゲートＴＧが、貫通配線４８に接続されておらず、層間絶縁膜５１（具体的には絶縁層４６）内に設けられた、第１基板１０の表面と平行な方向に延在するゲート配線４９に電気的に接続されている。つまり、本変形例では、第１基板１０は、層間絶縁膜５１（具体的には絶縁層４６）内に設けられたゲート配線４９を有している。ゲート配線４９は、例えば、第１基板１０および第２基板２０からなる積層体において、画素領域１３と非対向の領域（額縁領域）に設けられた貫通配線を介して、ロジック回路３２に電気的に接続されている。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、ゲート配線４９を介して、ロジック回路３２に電気的に接続されている。これにより、貫通配線４８を設ける必要がないので、貫通配線４８を設けた場合と比べて、読み出し回路２２の面積をより大きくすることができる。
ゲート配線４９は、例えば、耐熱性の高い金属材料によって形成されていてもよい。耐熱性の高い金属材料としては、例えば、Ｗ（タングステン）、または、Ｒｕ（ルテニウム）などが挙げられる。ゲート配線４９が耐熱性の高い金属材料によって形成されている場合には、例えば、半導体基板２１を第１基板１０に貼り合わせた後に、読み出し回路２２を形成する際に、ゲート絶縁膜として熱酸化膜を用いることができる。
図３１は、本変形例に係る撮像素子１の水平方向の断面構成の一変形例を表すものである。図３１には、図３０の断面構成を備えた撮像素子１の断面構成の一例が示されている。各ゲート配線４９は、例えば、第１方向Ｖと平行な方向に延在している。このとき、各ゲート配線４９は、例えば、半導体基板２１の各ブロック２１Ａと対向する箇所に配置されている。
本変形例では、貫通配線４８が省略され、層間絶縁膜５１（具体的には絶縁層４６）内に設けられた、第１基板１０の表面と平行な方向に延在するゲート配線４９に転送ゲートＴＧが電気的に接続されている。これにより、複数のゲート配線４９は、互いに異なる読み出し回路２２に接続されるとともに第２方向Ｈにおいて互いに隣接する２つの貫通配線５４の間に配置されている。その結果、互いに異なる読み出し回路２２に接続されるとともに第２方向Ｈにおいて互いに隣接する２つの貫通配線５４の間に生じる電気力線密度を、複数のゲート配線４９によって低減することができる。その結果、隣接するセンサ画素１２間の信号クロストークを抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
[変形例Ｉ]
図３２は、上記変形例Ｈに係る撮像素子１の垂直方向の断面構成の一変形例を表すものである。図３２には、図３０の断面構成の一変形例が示されている。
図３２は、上記変形例Ｈに係る撮像素子１の垂直方向の断面構成の一変形例を表すものである。図３２には、図３０の断面構成の一変形例が示されている。
本変形例では、転送ゲートＴＧが、層間絶縁膜５１（具体的には絶縁層４６）内に設けられたゲート配線４９に電気的に接続されている。本変形例では、さらに、読み出し回路２２を共有する４つのフローティングディフュージョンＦＤが、層間絶縁膜５１（具体的には絶縁層４６）内に設けられた接続部７１および接続配線７２に電気的に接続されている。接続配線７２は、貫通配線５４に電気的に接続されている。つまり、本変形例では、センサ画素１２ごとに、貫通配線５４が設けられておらず、読み出し回路２２（接続配線７２）を共有する４つのセンサ画素１２ごとに、１つの貫通配線５４が設けられている。なお、図３２において、接続部７１および接続配線７２は、一体に形成されていてもよい。
図３３、図３４は、本変形例に係る撮像素子１の水平方向の断面構成の一例を表すものである。図３３、図３４には、図３２の断面構成を備えた撮像素子１の断面構成の一例が示されている。
本変形例では、上述したように、読み出し回路２２を共有する４つのフローティングディフュージョンＦＤごとに、１つの貫通配線５４が設けられている。本変形例では、さらに、貫通配線４７についても、貫通配線５４と同様の省略化がなされている。具体的には、互いに隣接する４つの貫通配線４７の代わりに、例えば、図３５に示したように、層間絶縁膜５１（具体的には絶縁層４６）内に設けられた４つの接続部７３がそれぞれ、各センサ画素１２の半導体基板１１のｐウェル層４２に電気的に接続されている。これら４つの接続部７３は、層間絶縁膜５１（具体的には絶縁層４６）内に設けられた接続配線７４に電気的に接続されている。接続配線７４が貫通配線４７および電源線ＶＳＳに電気的に接続されている。つまり、本変形例では、センサ画素１２ごとに、貫通配線４７が設けられておらず、接続配線７４を共有する４つのセンサ画素１２ごとに、１つの貫通配線４７が設けられている。
接続配線７４を共有する４つのセンサ画素１２は、読み出し回路２２（接続配線７２）を共有する４つのセンサ画素１２とは完全に一致していない。ここで、マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖにずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、本変形例では、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。従って、本変形例では、４つのセンサ画素１２Ａごとに、１つの貫通配線４７が設けられている。
また、第１方向Ｖにおいて互いに隣接する２つの読み出し回路２２を、便宜的に、第１の読み出し回路２２Ａおよび第２の読み出し回路２２Ｂとする。第１の読み出し回路２２Ａを共有する４つのセンサ画素１２のうち、第２の読み出し回路２２Ｂに隣接する２つのセンサ画素１２と、第２の読み出し回路２２Ｂを共有する４つのセンサ画素１２のうち、第１の読み出し回路２２Ａに隣接する２つのセンサ画素１２とが、１つの接続配線７４を共有している。つまり、接続配線７４を共有する４つのセンサ画素１２と、読み出し回路２２（接続配線７２）を共有する４つのセンサ画素１２とは、第１方向Ｖにおいて１つのセンサ画素１２分だけずれている。
これにより、例えば、図３４に示したように、第１方向Ｖに延在する絶縁層５３には、貫通配線５４，４７を一列に配置することが可能となる。このとき、貫通配線５４，４７，４８を２列に並べていた場合と比べて、絶縁層５３の、第２方向Ｈの幅を狭くすることができる。さらに、絶縁層５３の、第２方向Ｈの幅を狭くした分だけ、第１方向Ｖに延在する半導体基板２１の各ブロック２１Ａの、第２方向Ｈの幅を広くすることができる。半導体基板２１の各ブロック２１Ａを大きくした場合、各ブロック２１Ａ内の読み出し回路２２のサイズも大きくすることができる。その結果、第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
図３６は、本変形例に係る撮像素子１の水平方向の断面構成の一例を表すものである。図３６には、図３４の断面構成の一変形例が示されている。図３６に記載の撮像素子１においても、読み出し回路２２（接続配線７２）を共有する４つのセンサ画素１２ごとに、１つの貫通配線５４が設けられおり、接続配線７４を共有する４つのセンサ画素１２ごとに、１つの貫通配線４７が設けられている。
これにより、例えば、図３６に示したように、絶縁層５３のうち、第１方向Ｖに延在する部分に、貫通配線５４，４７を一列に配置することが可能となる。このとき、貫通配線５４，４７，４８を２列に並べていた場合と比べて、絶縁層５３のうち、第１方向Ｖに延在する部分の、第２方向Ｈの幅を狭くすることができる。さらに、絶縁層５３のうち、第１方向Ｖに延在する部分の、第２方向Ｈの幅を狭くした分だけ、半導体基板２１の各ブロック２１Ａの、第２方向Ｈの幅を広くすることができる。半導体基板２１の各ブロック２１Ａを大きくした場合、各ブロック２１Ａ内の読み出し回路２２のサイズも大きくすることができる。その結果、第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
図３７、図３８は、本変形例に係る撮像素子１の水平方向の断面構成の一例を表すものである。図３７、図３８には、図３２の断面構成を備えた撮像素子１の水平方向の断面構成の一例であって、かつ、図３３、図３４の断面構成の一変形例が示されている。
本変形例では、上述したように、読み出し回路２２を共有する４つのフローティングディフュージョンＦＤごとに、１つの貫通配線５４が設けられている。本変形例では、さらに、貫通配線４７についても、貫通配線５４と類似した省略化がなされている。具体的には、互いに隣接する２つの貫通配線４７の代わりに、例えば、図３９に示したように、層間絶縁膜５１（具体的には絶縁層４６）内に設けられた２つの接続部７３がそれぞれ、各センサ画素１２の半導体基板１１のｐウェル層４２に電気的に接続されている。これら２つの接続部７３は、層間絶縁膜５１（具体的には絶縁層４６）内に設けられた接続配線７４に電気的に接続されている。接続配線７４が貫通配線４７および電源線ＶＳＳに電気的に接続されている。つまり、本変形例では、センサ画素１２ごとに、貫通配線４７が設けられておらず、接続配線７４を共有する２つのセンサ画素１２ごとに、１つの貫通配線４７が設けられている。
これにより、例えば、図３８に示したように、絶縁層５３のうち、第１方向Ｖに延在する部分に、貫通配線５４，４７を一列に配置することが可能となる。さらに、例えば、図３８に示したように、絶縁層５３のうち、第２方向Ｈに延在する部分にも、貫通配線５４，４７を一列に配置することが可能となる。このとき、貫通配線５４，４７，４８を２列に並べていた場合と比べて、絶縁層５３のうち、第１方向Ｖに延在する部分の、第２方向Ｈの幅を狭くすることができ、絶縁層５３のうち、第２方向Ｈに延在する部分の、第１方向Ｖの幅を狭くすることができる。さらに、絶縁層５３のうち、第１方向Ｖに延在する部分の、第２方向Ｈの幅を狭くした分だけ、半導体基板２１の各ブロック２１Ａの、第２方向Ｈの幅を広くすることができ、絶縁層５３のうち、第２方向Ｈに延在する部分の、第１方向Ｖの幅を狭くした分だけ、半導体基板２１の各ブロック２１Ａの、第１方向Ｖの幅を広くすることができる。半導体基板２１の各ブロック２１Ａを大きくした場合、各ブロック２１Ａ内の読み出し回路２２のサイズも大きくすることができる。その結果、第２基板２０と第３基板３０との電気的な接続に、パッド電極５８，６４同士の接合を用いた場合であっても、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。
[変形例Ｊ]
図４０Ａ～図４０Ｆは、上記実施の形態およびその変形例に係る撮像素子１の製造過程の一変形例を表すものである。
図４０Ａ～図４０Ｆは、上記実施の形態およびその変形例に係る撮像素子１の製造過程の一変形例を表すものである。
まず、半導体基板２１に、増幅トランジスタＡＭＰなどを含む読み出し回路２２を形成する（図４０Ａ）。次に、半導体基板２１の表面のうち所定の箇所に窪みを形成し、その窪みを埋め込むように絶縁層５３を形成する（図４０Ａ）。次に、半導体基板２１上に、絶縁層５２を形成する（図４０Ａ）。このようにして、基板１１０を形成する。次に、絶縁層５２に接するように、支持基板１２０を基板１１０に貼り合わせる（図４０Ｂ）。続いて、半導体基板２１の裏面を研磨することにより、半導体基板２１の厚さを薄くする（図４０Ｃ）。このとき、半導体基板２１の窪みに到達するまで半導体基板２１の裏面を研磨する。その後、研磨面に接合層１３０を形成する（図４０Ｄ）。
次に、第１基板１０の半導体基板１１の表面側に接合層１３０を向けて、基板１１０を第１基板１０に貼り合わせる（図４０Ｅ）。続いて、基板１１０を第１基板１０に貼り合わせた状態で、支持基板１２０を基板１１０から剥離する（図４０Ｆ）。その後は、上述の図１６Ｄ～図１６Ｆに記載の手順を実施する。このようにしても、撮像素子１を製造することができる。
このように、本変形例では、半導体基板２１に、増幅トランジスタＡＭＰなどを含む読み出し回路２２を形成した上で、第１基板１０に、半導体基板２１が貼り合わされる。このようにした場合であっても、上記実施の形態およびその変形例に係る撮像素子１の構成を実現することができる。
[変形例Ｋ]
図４１は、上記実施の形態およびその変形例に係る撮像素子１の水平方向の断面構成の一例を表したものである。図４１には、図１０の断面構成の一変形例が示されている。
図４１は、上記実施の形態およびその変形例に係る撮像素子１の水平方向の断面構成の一例を表したものである。図４１には、図１０の断面構成の一変形例が示されている。
本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。従って、本変形例では、４つのセンサ画素１２ごとに、１つの貫通配線５４が設けられている。
マトリクス状に配置された複数のセンサ画素１２において、１つのフローティングディフュージョンＦＤを共有する４つのセンサ画素１２に対応する単位領域を、１つのセンサ画素１２分だけ第１方向Ｖにずらすことにより得られる領域に対応する４つのセンサ画素１２を、便宜的に、４つのセンサ画素１２Ａと称することとする。このとき、本変形例では、第１基板１０は、貫通配線４７を４つのセンサ画素１２Ａごとに共有している。従って、本変形例では、４つのセンサ画素１２Ａごとに、１つの貫通配線４７が設けられている。
本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向から見て、センサ画素１２を完全には囲っておらず、フローティングディフュージョンＦＤ（貫通配線５４）の近傍と、貫通配線４７の近傍に、隙間（未形成領域）を有している。そして、その隙間によって、４つのセンサ画素１２による１つの貫通配線５４の共有や、４つのセンサ画素１２Ａによる１つの貫通配線４７の共有を可能にしている。本変形例では、第２基板２０は、フローティングディフュージョンＦＤを共有する４つのセンサ画素１２ごとに読み出し回路２２を有している。
図４２は、本変形例に係る撮像素子１の水平方向の断面構成の一例を表したものである。図４２には、図２８の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。
図４３は、本変形例に係る撮像素子１の水平方向の断面構成の一例を表したものである。図４３には、図２９の断面構成の一変形例が示されている。本変形例では、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに有し、フローティングディフュージョンＦＤを４つのセンサ画素１２ごとに共有している。さらに、第１基板１０は、フォトダイオードＰＤおよび転送トランジスタＴＲをセンサ画素１２ごとに分離する素子分離部４３を有している。
[変形例Ｌ]
図４４は、上記実施の形態およびその変形例に係る撮像素子１の垂直方向の断面構成の一例を表したものである。図４４には、上記実施の形態およびその変形例に係る撮像素子１における第１基板１０および第２基板２０の接続箇所の拡大図が示されている。
図４４は、上記実施の形態およびその変形例に係る撮像素子１の垂直方向の断面構成の一例を表したものである。図４４には、上記実施の形態およびその変形例に係る撮像素子１における第１基板１０および第２基板２０の接続箇所の拡大図が示されている。
互いに異なる読み出し回路２２に接続されるとともに互いに隣接する２つのセンサ画素１２において、一方のセンサ画素１２のフローティングディフュージョンＦＤと、他方のセンサ画素１２のフローティングディフュージョンＦＤとの間隙には、２つの転送ゲートＴＧが設けられている。このとき、各転送ゲートＴＧの厚さをｔ１とし、一方のセンサ画素１２のフローティングディフュージョンＦＤと、他方のセンサ画素１２のフローティングディフュージョンＦＤとの間隙における、絶縁層４６の厚さをｔ２とし、ｔ１とｔ２の関係は、ｔ２＞ｔ１＞ｔ２／３．５を満たすことが好ましい。
このようにすることにより、互いに異なる読み出し回路２２に接続されるとともに互いに隣接する２つの貫通配線５４の間に生じる電気力線密度を低減することができる。その結果、隣接するセンサ画素１２間の信号クロストークを抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
図４４に記載の層間絶縁膜５１において、絶縁層５３は、絶縁層４６，５２の比誘電率よりも小さな比誘電率の材料によって形成されていてもよい。このとき、絶縁層５３が、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されており、絶縁層４６，５２が、ＳｉＯ2（比誘電率４．１程度）によって形成されていてもよい。また、図４４に記載の層間絶縁膜５１において、絶縁層５３，５２は、絶縁層４６の比誘電率よりも小さな比誘電率の材料によって形成されていてもよい。このとき、絶縁層５３，５２が、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されており、絶縁層４６が、ＳｉＯ2（比誘電率４．１程度）によって形成されていてもよい。また、図４４に記載の層間絶縁膜５１において、絶縁層４６，５３は、絶縁層５２の比誘電率よりも小さな比誘電率の材料によって形成されていてもよい。このとき、絶縁層４６，５３が、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されており、絶縁層５２が、ＳｉＯ2（比誘電率４．１程度）によって形成されていてもよい。また、図４４に記載の層間絶縁膜５１において、絶縁層４６は、絶縁層５２，５３の比誘電率よりも小さな比誘電率の材料によって形成されていてもよい。このとき、絶縁層４６が、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されており、絶縁層５２，５３が、ＳｉＯ2（比誘電率４．１程度）によって形成されていてもよい。また、図４４に記載の層間絶縁膜５１において、絶縁層４６，５２，５３は、比誘電率の低い材料によって形成されていてもよい。このとき、絶縁層４６，５２，５３が、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されていてもよい。また、図４４に記載の層間絶縁膜５１において、絶縁層５２は、絶縁層４６，５３の比誘電率よりも小さな比誘電率の材料によって形成されていてもよい。このとき、絶縁層５２が、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されており、絶縁層４６，５３が、ＳｉＯ2（比誘電率４．１程度）によって形成されていてもよい。
このようにした場合には、互いに異なる読み出し回路２２に接続されるとともに互いに隣接する２つの貫通配線５４の間に生じる容量を低減することができる。その結果、隣接するセンサ画素１２間の信号クロストークを抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
本変形例において、貫通配線５４の側面を覆うように設けられた絶縁層５３が、例えば、絶縁層４６および絶縁層５２の比誘電率よりも小さな比誘電率の材料によって構成されていてもよい。絶縁層４６および絶縁層５２は、例えば、ＳｉＯ2（比誘電率４．１程度）によって形成されている。絶縁層４６および絶縁層５２は、例えば、ＴＥＯＳ(Tetraethylorthosilicate)、ＮＳＧ、ＨＤＰ(High Density Plasma)、ＢＳＧ(Boro Silicate Glass)、ＰＳＧ(Phospho Silicate Glass)、ＢＰＳＧ(Boro Phospho Silicate Glass)等を含むシリコン酸化膜によって形成されていてもよい。絶縁層５３は、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されている。このようにした場合には、互いに異なる読み出し回路２２に接続されるとともに互いに隣接する２つの貫通配線５４の間に生じる容量を低減することができる。その結果、変換効率を向上させることができる。
本変形例において、絶縁層４６は、少なくとも２つ絶縁層の積層体で構成されていてもよい。絶縁層４６は、例えば、図４５に示したように、半導体基板１１に接する絶縁層４６Ａと、絶縁層４６Ａおよび半導体基板２１に接する絶縁層４６Ｂとによって構成されていてもよい。ここで、絶縁層４６Ａは、絶縁層４６の最上層であり、例えば、層間絶縁膜５１の他の箇所の比誘電率よりも大きな比誘電率の材料によって構成されている。このとき、絶縁層４６Ａは、例えば、ＳｉＮ（比誘電率７．０程度）によって形成されていてもよい。絶縁層４６Ｂおよび絶縁層５２は、例えば、ＳｉＯ2（比誘電率４．１程度）によって形成されていてもよい。絶縁層４６Ｂおよび絶縁層５２は、例えば、ＴＥＯＳ、ＮＳＧ、ＨＤＰ、ＢＳＧ、ＰＳＧ、ＢＰＳＧ等を含むシリコン酸化膜によって形成されていてもよい。絶縁層５３は、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されていてもよい。
また、図４５に記載の層間絶縁膜５１において、絶縁層５３が、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されており、絶縁層４６Ｂ，５２が、ＳｉＯ2（比誘電率４．１程度）によって形成されていてもよい。また、図４５に記載の層間絶縁膜５１において、絶縁層５３，５２が、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されており、絶縁層４６Ｂが、ＳｉＯ2（比誘電率４．１程度）によって形成されていてもよい。また、図４５に記載の層間絶縁膜５１において、絶縁層４６Ｂ，５３は、絶縁層５２の比誘電率よりも小さな比誘電率の材料によって形成されていてもよい。このとき、絶縁層４６Ｂ，５３が、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されており、絶縁層５２が、ＳｉＯ2（比誘電率４．１程度）によって形成されていてもよい。また、図４５に記載の層間絶縁膜５１において、絶縁層４６Ｂは、絶縁層５２，５３の比誘電率よりも小さな比誘電率の材料によって形成されていてもよい。このとき、絶縁層４６Ｂが、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されており、絶縁層５２，５３が、ＳｉＯ2（比誘電率４．１程度）によって形成されていてもよい。また、図４５に記載の層間絶縁膜５１において、絶縁層４６Ｂ，５２，５３は、比誘電率の低い材料によって形成されていてもよい。このとき、絶縁層４６Ｂ，５２，５３が、例えば、ＳｉＯＣ（比誘電率２．９程度）によって形成されていてもよい。
このようにした場合には、互いに異なる読み出し回路２２に接続されるとともに互いに隣接する２つの貫通配線５４の間に生じる容量を低減することができる。その結果、隣接するセンサ画素１２間の信号クロストークを抑制することができ、再生画像上での解像度低下や混色による画質劣化を抑制することができる。
なお、場合によっては、絶縁層４６Ｂ，５２，５３は、共通の材料によって形成されていてもよい。このとき、絶縁層４６Ｂ，５２，５３が、例えば、ＳｉＯ2（比誘電率４．１程度）によって形成されていてもよい。
[変形例Ｍ]
図４６、図４７は、上記実施の形態およびその変形例に係る撮像素子１におけるセンサ画素１２および読み出し回路２２の一変形例を表したものである。図４６には、図２に記載のセンサ画素１２および読み出し回路２２の一変形例が示されている。図４７には、図３に記載のセンサ画素１２および読み出し回路２２の一変形例が示されている。本変形例では、第２基板２０は、２つのセンサ画素１２ごとに読み出し回路２２を有している。このような構成にした場合であっても、撮像素子１は、上記実施の形態およびその変形例に記載の効果を有する。
図４６、図４７は、上記実施の形態およびその変形例に係る撮像素子１におけるセンサ画素１２および読み出し回路２２の一変形例を表したものである。図４６には、図２に記載のセンサ画素１２および読み出し回路２２の一変形例が示されている。図４７には、図３に記載のセンサ画素１２および読み出し回路２２の一変形例が示されている。本変形例では、第２基板２０は、２つのセンサ画素１２ごとに読み出し回路２２を有している。このような構成にした場合であっても、撮像素子１は、上記実施の形態およびその変形例に記載の効果を有する。
[変形例Ｎ]
図４８、図４９は、上記実施の形態およびその変形例に係る撮像素子１におけるセンサ画素１２および読み出し回路２２の一変形例を表したものである。図４８には、図２に記載のセンサ画素１２および読み出し回路２２の一変形例が示されている。図４９には、図３に記載のセンサ画素１２および読み出し回路２２の一変形例が示されている。本変形例では、第２基板２０は、１つのセンサ画素１２ごとに読み出し回路２２を有している。このような構成にした場合であっても、撮像素子１は、上記実施の形態およびその変形例に記載の効果を有する。
図４８、図４９は、上記実施の形態およびその変形例に係る撮像素子１におけるセンサ画素１２および読み出し回路２２の一変形例を表したものである。図４８には、図２に記載のセンサ画素１２および読み出し回路２２の一変形例が示されている。図４９には、図３に記載のセンサ画素１２および読み出し回路２２の一変形例が示されている。本変形例では、第２基板２０は、１つのセンサ画素１２ごとに読み出し回路２２を有している。このような構成にした場合であっても、撮像素子１は、上記実施の形態およびその変形例に記載の効果を有する。
なお、上記実施の形態およびその変形例に係る撮像素子１において、第２基板２０は、３つのセンサ画素１２ごとに読み出し回路２２を有していてもよい。また、上記実施の形態およびその変形例に係る撮像素子１において、第２基板２０は、８つのセンサ画素１２ごとに読み出し回路２２を有していてもよい。また、上記実施の形態およびその変形例に係る撮像素子１において、第２基板２０は、５つ以上のセンサ画素１２ごとに読み出し回路２２を有していてもよい。これらのような構成にした場合であっても、撮像素子１は、上記実施の形態およびその変形例に記載の効果を有する。
[変形例Ｏ]
図５０は、上記実施の形態およびその変形例に係る撮像素子１の一部の断面構成例を表したものである。本変形例では、第１基板１０内のトランジスタ（例えば、転送トランジスタＴＲ）と、第２基板２０内のトランジスタ（例えば、増幅トランジスタＡＭＰ）とが、互いに異なる設計条件で形成されている。具体的には、第１基板１０内のトランジスタのゲート絶縁膜８１の膜厚と、第２基板２０内のトランジスタのゲート絶縁膜８３の膜厚とが互いに異なっている。また、第１基板１０内のトランジスタのサイドウォール幅と、第２基板２０内のトランジスタのサイドウォール幅とが互いに異なっている。また、第１基板１０内のトランジスタのソース／ドレイン濃度（例えば、フローティングディフュージョンＦＤ濃度）と、第２基板２０内のトランジスタのソース／ドレイン濃度とが互いに異なっている。また、第１基板１０内のトランジスタを被覆する層８２の膜厚と、第２基板２０内のトランジスタを被覆する層８４の膜厚とが互いに異なっている。
図５０は、上記実施の形態およびその変形例に係る撮像素子１の一部の断面構成例を表したものである。本変形例では、第１基板１０内のトランジスタ（例えば、転送トランジスタＴＲ）と、第２基板２０内のトランジスタ（例えば、増幅トランジスタＡＭＰ）とが、互いに異なる設計条件で形成されている。具体的には、第１基板１０内のトランジスタのゲート絶縁膜８１の膜厚と、第２基板２０内のトランジスタのゲート絶縁膜８３の膜厚とが互いに異なっている。また、第１基板１０内のトランジスタのサイドウォール幅と、第２基板２０内のトランジスタのサイドウォール幅とが互いに異なっている。また、第１基板１０内のトランジスタのソース／ドレイン濃度（例えば、フローティングディフュージョンＦＤ濃度）と、第２基板２０内のトランジスタのソース／ドレイン濃度とが互いに異なっている。また、第１基板１０内のトランジスタを被覆する層８２の膜厚と、第２基板２０内のトランジスタを被覆する層８４の膜厚とが互いに異なっている。
つまり、本変形例では、センサ画素１２内のトランジスタと、読み出し回路２２内のトランジスタとで、設計条件を互いに異ならせることができる。これにより、センサ画素１２内のトランジスタに適した設計条件を設定することができ、さらに、読み出し回路２２内のトランジスタに適した設計条件を設定することができる。
[変形例Ｐ]
図５１、図５２は、上記変形例Ｉに係る撮像素子１の水平方向の断面構成の一変形例を表したものである。図５１には、図３３の断面構成の一変形例が示されている。図５２には、図３４の断面構成の一変形例が示されている。
図５１、図５２は、上記変形例Ｉに係る撮像素子１の水平方向の断面構成の一変形例を表したものである。図５１には、図３３の断面構成の一変形例が示されている。図５２には、図３４の断面構成の一変形例が示されている。
本変形例では、ゲート配線４９が省略され、複数の貫通配線４８が転送ゲートＴＧごとに１つずつ設けられている。各貫通配線４８は、対応する転送ゲートＴＧに電気的に接続されるとともに、画素駆動線２３に電気的に接続されている。図５１、図５２に示したように、複数の貫通配線５４、複数の貫通配線４８および複数の貫通配線４７は、第１方向Ｖ（図５１、図５２の左右方向）に帯状に並んで配置されている。複数の貫通配線５４および複数の貫通配線４７は、第１方向Ｖ（図５１、図５２の左右方向）に一列に並んで配置されており、複数の貫通配線４８は、第１方向Ｖ（図５１、図５２の左右方向）に二列に並んで配置されている。
図５３は、本変形例に係る撮像素子１の垂直方向の断面構成の一例を表したものである。本変形例では、読み出し回路２２を共有する４つのフローティングディフュージョンＦＤごとに、１つの接続配線７６が設けられている。図３２に記載の変形例Ｉにおいては、実施の形態の一例として、接続配線７２の基板水平方向に延在する部位は、転送ゲートＴＧよりも上方（第２基板２０に近い位置）に形成していた。この構造を形成する際には、例えば、転送ゲートＴＧを形成した後、転送ゲートＴＧの高さに達する絶縁膜を形成した後、接続配線７２を形成する製法を取り得る。一方、図５３に記載の変形例Ｐにおいては、実施の形態の一例として、接続配線７６の基板水平方向に延在する部位の下面（第１基板１０側の面）は、転送ゲートＴＧの上面（第２基板２０側の面）よりも下方（第１基板１０に近い位置）に形成している。一例として、接続配線７６の基板水平方向に延在する部位を、読み出し回路２２のトランジスタのゲート絶縁膜の上に形成してよい。あるいは、転送ゲートＴＧの上面および側面と、転送ゲートＴＧを配置していない第１基板１０の上面とに、転送ゲートＴＧの高さよりも膜厚の小さな絶縁膜を形成し、その上に、接続配線７６の基板水平方向に延在する部位を配置してもよい。
接続配線７６は、読み出し回路２２のトランジスタのゲート絶縁膜（例えば、転送トランジスタＴＲのゲート絶縁膜７５）あるいは、転送ゲートＴＧの高さよりも膜厚の小さな絶縁膜に設けられた開口を介して４つのフローティングディフュージョンＦＤに接続されている。接続配線７６は、読み出し回路２２のトランジスタのゲート絶縁膜（例えば、転送トランジスタＴＲのゲート絶縁膜７５）の表面に接して形成されている。接続配線７６に用いる電極材料としては、耐熱性の高い材料を用いることが好ましい。耐熱性の高い材料としては、例えば、ポリシリコンが挙げられる。接続配線７６は、例えば、タングステンや銅などの金属によって構成されていてもよい。
本変形例では、接続配線７６が設けられていることにより、貫通配線５４が貫通する絶縁層５３の占有面積を小さくすることができる。これにより、絶縁層５３の占有面積を小さくした分だけ、半導体基板２１(ブロック２１Ａ)の面積を大きくすることができるので、読み出し回路２２（特に増幅トランジスタＡＭＰ）の面積を拡大することができる。その結果、ランダムノイズを改善することができる。
図３２に記載の接続部７１の基板に対して垂直方向の長さａと、図５３に記載の接続配線７６の共通配線に至るまでの基板に対して垂直方向の長さ ｂとを比較すると、ａよりもｂの方が短くなっている。同様に、変形例Ｉの図３５に記載の接続部７３の基板に対して垂直方向の長さｃと、変形例Ｐの後述する図５４に記載の接続配線７７の共通配線に至るまでの基板に対して垂直方向の長さｄとを比較すると、ｃよりもｄの方が短くなっている。また、接続配線７６および７７に備わる部位であって、基板水平方向に延在する部位の厚さｅ（共通配線の基板垂直方向の高さ）と、基板垂直方向に延在する部位の厚さｆ（＝ｂ）とを比較すると、ｆはｅよりも小さくなっている。
ここで、Ｎ型不純物領域であるフローティングディフュージョンＦＤへ接続する接続配線７６をＮ型にドーピングする製法と、ｐウェル層４２へ接続する接続配線７７をＰ型にドーピングする製法とに、例えばイオン注入を用いる場合について考える。接続配線７６と７７に備わる部位のうち、絶縁膜を貫通して基板垂直方向に延在する部位の長さが長い場合には、接続配線７６と７７の全体に渡って十分な濃度の不純物をドーピングするためには、接続配線７６および７７に備わり基板水平方向に延在する部位へのイオン注入と、接続配線７６および７７に備わり基板垂直方向に延在する部位へのイオン注入とを、それぞれ別々に行うことが必要になる可能性がある。これに対して、絶縁膜を貫通して基板垂直方向に延在する部位の長さが短い場合には、基板水平方向に延在する部位へイオン注入を行うと、これによって基板垂直方向に延在する部位へも十分な濃度のドーピングを行うことができる可能性がある。これにより、製造方法を簡略に出来る可能性がある。また、基板垂直方向に延在する部位において、基板垂直方向の不純物ドーピング濃度に差異が生じることなく、均一にドーピングすることができる可能性がある。さらに、基板垂直方向に延在する部位と基板水平方向に延在する部位とを、同じ濃度にドーピングすることができる可能性がある。
図５４は、本変形例に係る撮像素子１の垂直方向の断面構成の一例を表したものである。本変形例では、互いに隣接する４つのセンサ画素１２のウェル層４２ごとに、１つの接続配線７７が設けられている。図５４に記載の変形例Ｐにおいては、実施の形態の一例として、接続配線７７の下面（第１基板１０側の面）は、図５３に記載の転送ゲートＴＧの上面（第２基板２０側の面）よりも下方（第１基板１０に近い位置）に形成されている。一例として、接続配線７７の基板水平方向に延在する部位を、読み出し回路２２のトランジスタのゲート絶縁膜の上に形成してよい。あるいは、転送ゲートＴＧの上面および側面と、転送ゲートＴＧを配置していない第１基板１０の上面とに、転送ゲートＴＧの高さよりも膜厚の小さな絶縁膜を形成し、その上に、接続配線７７の基板水平方向に延在する部位を配置してもよい。
接続配線７７は、読み出し回路２２のトランジスタ（例えば、転送トランジスタＴＲ）のゲート絶縁膜７５あるいは、転送ゲートＴＧの高さよりも膜厚の小さな絶縁膜に設けられた開口を介して４つのウェル層４２に接続されている。接続配線７６は、読み出し回路２２のトランジスタのゲート絶縁膜（例えば、転送トランジスタＴＲのゲート絶縁膜７５）の表面に接して形成されている。接続配線７７に用いる電極材料としては、耐熱性の高い材料を用いることが好ましい。耐熱性の高い材料としては、例えば、ポリシリコンが挙げられる。接続配線７７は、例えば、Ｐ型不純物をドープしたポリシリコンによって構成されている。接続配線７７は、例えば、タングステンや銅などの金属によって構成されていてもよい。
変形例Ｉの図３５に記載の接続部７３および接続配線７４と変形例Ｐの図５４に記載の接続配線７７とを比較すると、接続配線７７において絶縁膜を貫通して基板１０および２０に直交する方向に延在する部分の長さｇが、接続部７３および接続配線７４において絶縁膜を貫通して基板１０および２０に直交する方向に延在する部分の長さｈよりも短くなっている。また、接続配線７７に備わる部位であって、基板水平方向に延在する部位の厚さｉ（基板垂直方向の高さ）と、基板垂直方向に延在する部位の厚さｇ（基板垂直方向の高さ）とを比較すると、ｇはｉよりも小さくなっている。
本変形例では、接続配線７７が設けられていることにより、貫通配線４７が貫通する絶縁層５３の占有面積を小さくすることができる。これにより、絶縁層５３の占有面積を小さくした分だけ、半導体基板２１(ブロック２１Ａ)の面積を大きくすることができるので、読み出し回路２２（特に増幅トランジスタＡＭＰ）の面積を拡大することができる。その結果、ランダムノイズを改善することができる。
接続配線７６，７７の厚さは、必ずしも、読み出し回路２２のトランジスタのゲート電極（例えば、転送トランジスタＴＲの転送ゲートＴＧ）の厚さと同じでなくてもよい。接続配線７６，７７の厚さは、例えば、読み出し回路２２のトランジスタのゲート電極（例えば、転送トランジスタＴＲの転送ゲートＴＧ）の厚さよりも薄くなっている。なお、接続配線７６，７７の厚さは、例えば、図５５、図５６に示したように、読み出し回路２２のトランジスタのゲート電極（例えば、転送トランジスタＴＲの転送ゲートＴＧ）の厚さと同等か、または、それよりも厚くなっていてもよい。
接続配線７６、７７の厚さを、転送ゲートＴＧの厚さよりも小さくするに従って、例えば、フローティングディフュージョンＦＤに接続されている接続配線７６と転送ゲートＴＧとの間のカップリング容量を小さくできる可能性がある。これにより、一定量の電荷をフローティングディフュージョンＦＤにおいて電荷－電圧変換した場合、発生する信号電圧をより大きくすることができる可能性がある。
一方、接続配線７６、７７への不純物のドーピングをイオン注入によって行う場合、イオンの注入射程は、ある１つの射程距離となるのではなく、プロジェクションレンジと呼ばれる射程距離の分布となって射程方向に広がる。この射程方向への不純物の広がりを考慮すると、接続配線７６、７７への不純物のドーピングをイオン注入によって行う場合、接続配線７６、７７の厚さを大きくするに従って、接続配線７６、７７への不純物ドーピングを制御性よく行うことができる可能性がある。
なお、本変形例において、例えば、図５７、図５８、図５９に示したように、転送ゲートＴＧごとに貫通配線４８を１つずつ設けず、複数の転送ゲートＴＧごとに貫通配線４８を１つずつ設けてもよい。この場合、貫通配線４８を共有する複数の転送ゲートＴＧを互いに電気的に接続する接続部７９および接続配線７８を設けてもよい。複数の接続部７９は、転送ゲートＴＧごとに１つずつ設けられており、各接続部７９は、転送ゲートＴＧおよび接続配線７８に接続されている。複数の接続配線７８は、貫通配線４８を共有する複数の転送ゲートＴＧごとに１つずつ設けられている。接続部７９および接続配線７８は、例えば、Ｎ型不純物をドープしたポリシリコンによって構成されており、転送ゲートＴＧに接続されている。接続部７３および接続配線７４は、例えば、Ｎ型不純物をドープしたポリシリコンによって構成されており、Ｎ型不純物領域であるフローティングディフュージョンＦＤに接続されている。
このように、複数の転送ゲートＴＧごとに貫通配線４８を１つずつ設けた場合には、例えば、図５８に示したように、貫通配線４８が貫通する絶縁層５３の占有面積を小さくすることができる。その結果、絶縁層５３の占有面積を小さくした分だけ、半導体基板２１（ブロック２１Ａ）の面積を大きくすることができるので、読み出し回路２２（特に増幅トランジスタＡＭＰ）の面積を拡大することができる。なお、図５９において、接続部７１および接続配線７２は、一体に形成されていてもよい。また、貫通配線４８は、第１基板１０に形成され、絶縁層４６に形成された配線に接続され、転送ゲートの駆動信号を受け取る構成となっていてもよい。
また、本変形例では、接続部７１の高さｊが、転送ゲートＴＧの高さｋよりも高くなっている。すなわち、転送ゲートＴＧの上面よりも上方まで絶縁膜が形成され、この絶縁膜で基板表面が平坦化された状態で、接続配線７２が形成されている。これにより、接続配線７２を加工することが容易になっている。
また、本変形例において、例えば、図６０、図６１、図６２に示したように、一組の接続部７３、接続配線７４および貫通配線４７の代わりに、互いに隣接する４つのセンサ画素１２にまたがる貫通配線８０が設けられていてもよい。貫通配線８０は、絶縁層５３を貫通して形成されており、互いに隣接する４つのセンサ画素１２のウェル層４２と、電源線ＶＳＳとに電気的に接続されている。なお、ｐｗｅｌｌへのコンタクトについては、図示していないが、図５４や図５６の構成と同様に、ポリシリコンをｐ型にドーピングした構成を用いることができる。
本変形例において、貫通配線８０が設けられている場合には、貫通配線８０が貫通する絶縁層５３の占有面積を小さくすることができる。これにより、絶縁層５３の占有面積を小さくした分だけ、半導体基板２１(ブロック２１Ａ)の面積を大きくすることができるので、読み出し回路２２（特に増幅トランジスタＡＭＰ）の面積を拡大することができる。その結果、ランダムノイズを改善することができる。
また、本変形例において、貫通配線８０を設けるとともに、例えば、図６３に示したように、接続配線７６が設けられていてもよい。このようにした場合には、貫通配線５４，８０が貫通する絶縁層５３の占有面積を小さくすることができる。これにより、絶縁層５３の占有面積を小さくした分だけ、半導体基板２１(ブロック２１Ａ)の面積を大きくすることができるので、読み出し回路２２（特に増幅トランジスタＡＭＰ）の面積を拡大することができる。その結果、ランダムノイズを改善することができる。
[変形例Ｑ]
図６４は、上記実施の形態およびその変形例に係る撮像素子１の回路構成の一例を表したものである。本変形例に係る撮像素子１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
図６４は、上記実施の形態およびその変形例に係る撮像素子１の回路構成の一例を表したものである。本変形例に係る撮像素子１は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。
図６４に示すように、本変形例に係る撮像素子１は、光電変換素子を含む複数のセンサ画素１２が行列状（マトリックス状）に２次元配置されてなる画素領域１３に加えて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６を有する構成となっている。
このシステム構成において、システム制御回路３６は、マスタークロックＭＣＫに基づいて、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路３３、カラム信号処理回路３４、参照電圧供給部３８および水平駆動回路３５などに対して与える。
また、垂直駆動回路３３は、画素領域１３の各センサ画素１２とともに、第１基板１０形成されており、さらに、読み出し回路２２の形成されている第２基板２０にも形成される。カラム信号処理回路３４、参照電圧供給部３８、水平駆動回路３５、水平出力線３７およびシステム制御回路３６は、第３基板３０に形成される。
センサ画素１２としては、ここでは図示を省略するが、例えば、フォトダイオードＰＤの他に、フォトダイオードＰＤで光電変換して得られる電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＲとを有する構成のものを用いることができる。また、読み出し回路２２としては、ここでは図示を省略するが、例えば、フローティングディフュージョンＦＤの電位を制御するリセットトランジスタＲＳＴと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅トランジスタＡＭＰと、画素選択を行うための選択トランジスタＳＥＬとを有する３トランジスタ構成のものを用いることができる。
画素領域１３には、センサ画素１２が２次元配置されるとともに、このｍ行ｎ列の画素配置に対して行毎に画素駆動線２３が配線され、列毎に垂直信号線２４が配線されている。複数の画素駆動線２３の各一端は、垂直駆動回路３３の各行に対応した各出力端に接続されている。垂直駆動回路３３は、シフトレジスタなどによって構成され、複数の画素駆動線２３を介して画素領域１３の行アドレスや行走査の制御を行う。
カラム信号処理回路３４は、例えば、画素領域１３の画素列毎、即ち垂直信号線２４毎に設けられたＡＤＣ（アナログ－デジタル変換回路）３４－１～３４－ｍを有し、画素領域１３の各センサ画素１２から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
参照電圧供給部３８は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル－アナログ変換回路）３８Ａを有している。なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣ３８Ａに限られるものではない。
ＤＡＣ３８Ａは、システム制御回路３６から与えられる制御信号ＣＳ１による制御の下に、当該システム制御回路３６から与えられるクロックＣＫに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１５のＡＤＣ３４－１～３４－ｍに対して供給する。
なお、ＡＤＣ３４－１～３４－ｍの各々は、センサ画素１２全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、通常フレームレートモード時に比べて、センサ画素１２の露光時間を１／Ｎに設定してフレームレートをＮ倍、例えば２倍に上げる高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成となっている。この動作モードの切り替えは、システム制御回路３６から与えられる制御信号ＣＳ２，ＣＳ３による制御によって実行される。また、システム制御回路３６に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
ＡＤＣ３４－１～３４－ｍは全て同じ構成となっており、ここでは、ＡＤＣ３４－ｍを例に挙げて説明するものとする。ＡＤＣ３４－ｍは、比較器３４Ａ、計数手段である例えばアップ／ダウンカウンタ（図中、Ｕ／ＤＣＮＴと記している）３４Ｂ、転送スイッチ３４Ｃおよびメモリ装置３４Ｄを有する構成となっている。
比較器３４Ａは、画素領域１３のｎ列目の各センサ画素１２から出力される信号に応じた垂直信号線２４の信号電圧Ｖｘと、参照電圧供給部３８から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較し、例えば、参照電圧Ｖｒｅｆが信号電圧Ｖｘよりも大なるときに出力Ｖｃｏが"Ｈ"レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが"Ｌ"レベルになる。
アップ／ダウンカウンタ３４Ｂは非同期カウンタであり、システム制御回路３６から与えられる制御信号ＣＳ２による制御の下に、システム制御回路３６からクロックＣＫがＤＡＣ１８Ａと同時に与えられ、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器３４Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
具体的には、通常フレームレートモードでは、１つのセンサ画素１２からの信号の読み出し動作において、１回目の読み出し動作時にダウンカウントを行うことにより１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことにより２回目の読み出し時の比較時間を計測する。
一方、高速フレームレートモードでは、ある行のセンサ画素１２についてのカウント結果をそのまま保持しておき、引き続き、次の行のセンサ画素１２について、前回のカウント結果から１回目の読み出し動作時にダウンカウントを行うことで１回目の読み出し時の比較時間を計測し、２回目の読み出し動作時にアップカウントを行うことで２回目の読み出し時の比較時間を計測する。
転送スイッチ３４Ｃは、システム制御回路３６から与えられる制御信号ＣＳ３による制御の下に、通常フレームレートモードでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン（閉）状態となって当該アップ／ダウンカウンタ３４Ｂのカウント結果をメモリ装置３４Ｄに転送する。
一方、例えばＮ＝２の高速フレームレートでは、ある行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオフ（開）状態のままであり、引き続き、次の行のセンサ画素１２についてのアップ／ダウンカウンタ３４Ｂのカウント動作が完了した時点でオン状態となって当該アップ／ダウンカウンタ３４Ｂの垂直２画素分についてのカウント結果をメモリ装置３４Ｄに転送する。
このようにして、画素領域１３の各センサ画素１２から垂直信号線２４を経由して列毎に供給されるアナログ信号が、ＡＤＣ３４－１～３４－ｍにおける比較器３４Ａおよびアップ／ダウンカウンタ３４Ｂの各動作により、Ｎビットのデジタル信号に変換されてメモリ装置３４Ｄに格納される。
水平駆動回路３５は、シフトレジスタなどによって構成され、カラム信号処理回路３４におけるＡＤＣ３４－１～３４－ｍの列アドレスや列走査の制御を行う。この水平駆動回路３５による制御の下に、ＡＤＣ３４－１～３４－ｍの各々でＡＤ変換されたＮビットのデジタル信号は順に水平出力線３７に読み出され、当該水平出力線３７を経由して撮像データとして出力される。
なお、本開示には直接関連しないため特に図示しないが、水平出力線３７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
上記構成の本変形例に係る列並列ＡＤＣ搭載の撮像素子１では、アップ／ダウンカウンタ３４Ｂのカウント結果を、転送スイッチ３４Ｃを介して選択的にメモリ装置３４Ｄに転送することができるため、アップ／ダウンカウンタ３４Ｂのカウント動作と、当該アップ／ダウンカウンタ３４Ｂのカウント結果の水平出力線３７への読み出し動作とを独立して制御することが可能である。
[変形例Ｒ]
図６５は、図６４の撮像素子１を３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成した例を表す。本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７および参照電圧供給部３８が形成されている。これにより、上記実施の形態およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
図６５は、図６４の撮像素子１を３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成した例を表す。本変形例では、第１基板１０において、中央部分に、複数のセンサ画素１２を含む画素領域１３が形成されており、画素領域１３の周囲に垂直駆動回路３３が形成されている。また、第２基板２０において、中央部分に、複数の読み出し回路２２を含む読み出し回路領域１５が形成されており、読み出し回路領域１５の周囲に垂直駆動回路３３が形成されている。第３基板３０において、カラム信号処理回路３４、水平駆動回路３５、システム制御回路３６、水平出力線３７および参照電圧供給部３８が形成されている。これにより、上記実施の形態およびその変形例と同様、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子１を提供することができる。なお、垂直駆動回路３３は、第１基板１０のみに形成されても、第２基板２０のみに形成されてもよい。
[変形例Ｓ]
図６６は、上記実施の形態およびその変形例に係る撮像素子１の断面構成の一変形例を表す。上記実施の形態およびその変形例では、撮像素子１は、３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成されていた。しかし、上記実施の形態およびその変形例において、撮像素子１が、２つの基板（第１基板１０，第２基板２０）を積層して構成されていてもよい。このとき、ロジック回路３２は、例えば、図６６に示したように、第１基板１０と、第２基板２０とに分けて形成されている。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域２６が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
図６６は、上記実施の形態およびその変形例に係る撮像素子１の断面構成の一変形例を表す。上記実施の形態およびその変形例では、撮像素子１は、３つの基板（第１基板１０，第２基板２０，第３基板３０）を積層して構成されていた。しかし、上記実施の形態およびその変形例において、撮像素子１が、２つの基板（第１基板１０，第２基板２０）を積層して構成されていてもよい。このとき、ロジック回路３２は、例えば、図６６に示したように、第１基板１０と、第２基板２０とに分けて形成されている。ここで、ロジック回路３２のうち、第１基板１０側に設けられた回路３２Ａでは、高温プロセスに耐え得る材料（例えば、ｈｉｇｈ－ｋ）からなる高誘電率膜とメタルゲート電極とが積層されたゲート構造を有するトランジスタが設けられている。一方、第２基板２０側に設けられた回路３２Ｂでは、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域２６が形成されている。シリサイドからなる低抵抗領域は、半導体基板の材料と金属との化合物で形成されている。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２のうち、第２基板２０側に設けられた回路３２Ｂにおいて、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域２６を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
図６７は、上記実施の形態およびその変形例に係る撮像素子１の断面構成の一変形例を表す。上記実施の形態およびその変形例に係る第３基板３０のロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、ＣｏＳｉ2やＮｉＳｉなどのサリサイド (Self Aligned Silicide)プロセスを用いて形成されたシリサイドからなる低抵抗領域３７が形成されていてもよい。これにより、センサ画素１２を形成する際に、熱酸化などの高温プロセスを用いることができる。また、ロジック回路３２において、ソース電極およびドレイン電極と接する不純物拡散領域の表面に、シリサイドからなる低抵抗領域３７を設けた場合には、接触抵抗を低減することができる。その結果、ロジック回路３２での演算速度を高速化することができる。
[変形例Ｔ]
上記実施の形態およびその変形例において、導電型が逆になっていてもよい。例えば、上記実施の形態およびその変形例の記載において、ｐ型をｎ型に読み替えるとともに、ｎ型をｐ型に読み替えてもよい。このようにした場合であっても、上記実施の形態およびその変形例と同様の効果を得ることができる。
上記実施の形態およびその変形例において、導電型が逆になっていてもよい。例えば、上記実施の形態およびその変形例の記載において、ｐ型をｎ型に読み替えるとともに、ｎ型をｐ型に読み替えてもよい。このようにした場合であっても、上記実施の形態およびその変形例と同様の効果を得ることができる。
なお、本開示は、可視光の受光素子としてだけでなく、赤外線、紫外線、X線、電磁波など様々な放射線を検出することができる素子に適用できる。用途としても、画像の出力以外にも、測距、光量の変化、物性の検出といった多様なアプリケーションに応用できる。
＜３．適用例＞
図６８は、上記実施の形態およびその変形例に係る撮像素子１（以下、単に「撮像素子１」と称する。）を備えた撮像装置２の概略構成の一例を表したものである。
図６８は、上記実施の形態およびその変形例に係る撮像素子１（以下、単に「撮像素子１」と称する。）を備えた撮像装置２の概略構成の一例を表したものである。
撮像装置２は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像装置２は、例えば、撮像素子１、光学系１４１、シャッタ装置１４２、制御回路１４３、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７、操作部１４８および電源部１４９を備えている。撮像装置２において、撮像素子１、シャッタ装置１４２、制御回路１４３、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７、操作部１４８および電源部１４９は、バスライン１５０を介して相互に接続されている。
撮像素子１は、入射光に応じた画像データを出力する。光学系１４１は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を撮像素子１に導き、撮像素子１の受光面に結像させる。シャッタ装置１４２は、光学系１４１および撮像素子１の間に配置され、制御回路１４３の制御に従って、撮像素子１への光照射期間および遮光期間を制御する。撮像素子１は、光学系１４１およびシャッタ装置１４２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像素子１に蓄積された信号電荷は、画像データとして、制御回路１４３から供給される駆動信号（タイミング信号）に従って転送される。制御回路１４３は、撮像素子１の転送動作、および、シャッタ装置１４２のシャッタ動作を制御する駆動信号を出力して、撮像素子１およびシャッタ装置１４２を駆動する。
ＤＳＰ回路１４４は、撮像素子１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ１４５は、ＤＳＰ回路１４４により処理された画像データを、フレーム単位で一時的に保持する。表示部１４６は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像素子１で撮像された動画又は静止画を表示する。記憶部１４７は、撮像素子１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４８は、ユーザによる操作に従い、撮像装置２が有する各種の機能についての操作指令を発する。電源部１４９は、撮像素子１、シャッタ装置１４２、制御回路１４３、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７および操作部１４８の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
本開示の撮像素子は、特開２０１５－９９２６２の従来例、または、本開示として記載されているような、レンズ、ＩＲＣＦ（Infrared Cut Filter：赤外光カットフィルタ）等を備えた撮像モジュールの撮像素子にも適用可能である。撮像装置２においても、本撮像素子を用いた撮像モジュールも適用可能である。
次に、撮像装置２における撮像手順について説明する。
図６９は、撮像装置２における撮像動作のフローチャートの一例を表す。ユーザは、操作部１４８を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部１４８は、撮像指令を制御回路１４３に送信する（ステップＳ１０２）。制御回路１４３は、撮像指令を受信すると、シャッタ装置１４２および撮像素子１の制御を開始する。撮像素子１（具体的にはシステム制御回路３２ｄ）は、制御回路１４３による制御によって、所定の撮像方式での撮像を実行する（ステップＳ１０３）。シャッタ装置１４２は、制御回路１４３による制御によって、撮像素子１への光照射期間および遮光期間を制御する。
撮像素子１は、撮像により得られた画像データをＤＳＰ回路１４４に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４４は、撮像素子１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路１４４は、所定の信号処理がなされた画像データをフレームメモリ１４５に保持させ、フレームメモリ１４５は、画像データを記憶部１４７に記憶させる（ステップＳ１０５）。このようにして、撮像装置２における撮像が行われる。
本適用例では、上記実施の形態およびその変形例に係る撮像素子１が撮像装置２に適用される。これにより、撮像素子１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像装置２を提供することができる。
＜４．応用例＞
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
図７０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図７０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図７０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
図７１は、撮像部１２０３１の設置位置の例を示す図である。
図７１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
なお、図７１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像素子１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
[応用例２]
図７２は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図７２は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図７２では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
図７３は、図７２に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
以上、実施の形態およびその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
また、例えば、本開示は以下のような構成を取ることができる。
（１）
第１半導体基板に、光電変換を行うセンサ画素を有する第１基板と、
第２半導体基板に、前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２基板と、
第３半導体基板に、前記画素信号を処理するロジック回路を有する第３基板と
を備え、
前記第１基板、前記第２基板および前記第３基板は、この順に積層され、
前記第１基板および前記第２基板からなる積層体は、層間絶縁膜と、前記層間絶縁膜内に設けられた第１貫通配線とを有し、
前記第１基板および前記第２基板は、前記第１貫通配線によって互いに電気的に接続されており、
前記第２基板および前記第３基板は、前記第２基板および前記第３基板がそれぞれ、パッド電極を有する場合には前記パッド電極同士の接合によって、前記第３基板が前記第３半導体基板を貫通する第２貫通配線を有する場合には前記第２貫通配線によって、互いに電気的に接続されている
撮像素子。
（２）
前記センサ画素は、光電変換素子と、前記光電変換素子と電気的に接続された転送トランジスタと、前記転送トランジスタを介して前記光電変換素子から出力された電荷を一時的に保持するフローティングディフュージョンとを有し、
前記読み出し回路は、前記フローティングディフュージョンの電位を所定の電位にリセットするリセットトランジスタと、前記画素信号として、前記フローティングディフュージョンに保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタとを有する
（１）に記載の撮像素子。
（３）
前記第１基板は、前記第１半導体基板の表面側の部分に、前記光電変換素子、前記転送トランジスタおよび前記フローティングディフュージョンが設けられた構成となっており、
前記第２基板は、前記第２半導体基板の表面側の部分に前記読み出し回路が設けられた構成となっており、かつ、前記第１半導体基板の表面側に前記第２半導体基板の裏面を向けて前記第１基板に貼り合わされており、
前記第３基板は、前記第３半導体基板の表面側の部分に前記ロジック回路が設けられた構成となっており、かつ、前記第２半導体基板の表面側に前記第３半導体基板の表面側を向けて前記第２基板に貼り合わされている
（１）または（２）に記載の撮像素子。
（４）
前記第２基板および前記第３基板がそれぞれ、前記パッド電極を有し、
前記第１貫通配線の断面積は、前記パッド電極同士の接続箇所の断面積よりも小さくなっている
（１）ないし（３）のいずれか１つに記載の撮像素子。
（５）
前記第３基板が前記第１貫通配線を有し、
前記第１貫通配線の断面積は、前記第２貫通配線の断面積よりも小さくなっている
（１）ないし（３）のいずれか１つに記載の撮像素子。
（６）
前記ロジック回路は、ソース電極またはドレイン電極と接する不純物拡散領域の表面に、シリサイドを含んで構成されている
（１）ないし（５）のいずれか１つに記載の撮像素子。
（７）
前記第１基板は、前記光電変換素子、前記転送トランジスタおよび前記フローティングディフュージョンを前記センサ画素ごとに有し、さらに、各前記センサ画素を分離する素子分離部を有し、
前記第２基板は、前記センサ画素ごとに前記読み出し回路を有する
（２）ないし（６）のいずれか１つに記載の撮像素子。
（８）
前記第１基板は、前記光電変換素子、前記転送トランジスタおよび前記フローティングディフュージョンを前記センサ画素ごとに有し、さらに、各前記センサ画素を分離する素子分離部を有し、
前記第２基板は、複数の前記センサ画素ごとに前記読み出し回路を有する
（２）ないし（６）のいずれか１つに記載の撮像素子。
（９）
前記第１基板は、前記光電変換素子および前記転送トランジスタを前記センサ画素ごとに有し、前記フローティングディフュージョンを複数の前記センサ画素ごとに共有し、さらに、前記光電変換素子および前記転送トランジスタを前記センサ画素ごとに分離する素子分離部を有し、
前記第２基板は、前記フローティングディフュージョンを共有する複数の前記センサ画素ごとに前記読み出し回路を有する
（２）ないし（６）のいずれか１つに記載の撮像素子。
（１０）
前記素子分離部は、前記第１半導体基板を貫通している
（７）ないし（９）のいずれか１つに記載の撮像素子。
（１１）
前記積層体は、前記センサ画素ごとに、少なくとも２つの前記第１貫通配線を有し、
１つ目の前記第１貫通配線は、前記転送トランジスタのゲートに電気的に接続され、
２つ目の前記第１貫通配線は、前記フローティングディフュージョンに電気的に接続されている
（８）または（９）に記載の撮像素子。
（１２）
前記第２基板は、前記読み出し回路を共有する各前記フローティングディフュージョンに電気的に接続された各前記第１貫通配線を互いに電気的に接続する接続配線を更に有する
（１１）に記載の撮像素子。
（１３）
前記第１貫通配線の数は、前記第１基板に含まれる前記センサ画素の数よりも多く、
前記パッド電極同士の接合の数、もしくは、前記第２貫通配線の数は、前記第１基板に含まれる前記センサ画素の数よりも少ない
（１２）に記載の撮像素子。
（１４）
前記転送トランジスタのゲートは、前記第１貫通配線と、前記パッド電極もしくは前記第２貫通配線とを介して、前記ロジック回路に電気的に接続されている
（１１）ないし（１３）のいずれか１つに記載の撮像素子。
（１５）
前記第１基板は、前記層間絶縁膜内に、前記第１基板と平行な方向に延在するゲート配線を更に有し、
前記転送トランジスタのゲートは、前記ゲート配線を介して、前記ロジック回路に電気的に接続されている
（８）または（９）に記載の撮像素子。
（１６）
前記層間絶縁膜は、
前記第１半導体基板と前記第２半導体基板との間隙に設けられた第１絶縁層と、
前記第１貫通配線の側面を覆うように設けられた第２絶縁層と、
前記第２半導体基板と前記第３半導体基板との間隙に設けられた第３絶縁層と
を含み、
前記第２絶縁層が、前記第１絶縁層および前記第３絶縁層の比誘電率よりも小さな比誘電率の材料によって構成されている
（１）ないし（１５）のいずれか１つに記載の撮像素子。
（１７）
前記第１絶縁層は、少なくとも２つ絶縁層の積層体で構成され、
前記積層体の最上層である前記絶縁層が、前記層間絶縁膜の他の箇所の誘電率よりも大きな比誘電率の材料によって構成されている
（１６）に記載の撮像素子。
（１８）
前記第２基板は、４つの前記センサ画素ごとに前記読み出し回路を有し、
複数の前記第１貫通配線は、前記第１基板の面内において第１方向に帯状に並んで配置されている
（１１）ないし（１３）のいずれか１つに記載の撮像素子。
（１９）
前記読み出し回路は、当該読み出し回路を共有する４つの前記センサ画素に対して、正対して配置されておらず、前記第１方向と直交する第２方向にずれて配置されている
（１８）に記載の撮像素子。
（２０）
各前記センサ画素は、前記第１方向と、前記第１方向と直交する第２方向とに、マトリクス状に配置され、
前記第２基板は、
前記第２方向に並んで配置された各前記センサ画素の転送トランジスタのゲートに電気的に接続された第１制御線と、
前記第２方向に並んで配置された各前記リセットトランジスタのゲートに電気的に接続された第２制御線と、
前記第２方向に並んで配置された各前記選択トランジスタのゲートに電気的に接続された第３制御線と、
前記第１方向に並んで配置された各前記読み出し回路の出力端に電気的に接続された出力線と
を更に有する
（１８）または（１９）に記載の撮像素子。
（１）
第１半導体基板に、光電変換を行うセンサ画素を有する第１基板と、
第２半導体基板に、前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２基板と、
第３半導体基板に、前記画素信号を処理するロジック回路を有する第３基板と
を備え、
前記第１基板、前記第２基板および前記第３基板は、この順に積層され、
前記第１基板および前記第２基板からなる積層体は、層間絶縁膜と、前記層間絶縁膜内に設けられた第１貫通配線とを有し、
前記第１基板および前記第２基板は、前記第１貫通配線によって互いに電気的に接続されており、
前記第２基板および前記第３基板は、前記第２基板および前記第３基板がそれぞれ、パッド電極を有する場合には前記パッド電極同士の接合によって、前記第３基板が前記第３半導体基板を貫通する第２貫通配線を有する場合には前記第２貫通配線によって、互いに電気的に接続されている
撮像素子。
（２）
前記センサ画素は、光電変換素子と、前記光電変換素子と電気的に接続された転送トランジスタと、前記転送トランジスタを介して前記光電変換素子から出力された電荷を一時的に保持するフローティングディフュージョンとを有し、
前記読み出し回路は、前記フローティングディフュージョンの電位を所定の電位にリセットするリセットトランジスタと、前記画素信号として、前記フローティングディフュージョンに保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタとを有する
（１）に記載の撮像素子。
（３）
前記第１基板は、前記第１半導体基板の表面側の部分に、前記光電変換素子、前記転送トランジスタおよび前記フローティングディフュージョンが設けられた構成となっており、
前記第２基板は、前記第２半導体基板の表面側の部分に前記読み出し回路が設けられた構成となっており、かつ、前記第１半導体基板の表面側に前記第２半導体基板の裏面を向けて前記第１基板に貼り合わされており、
前記第３基板は、前記第３半導体基板の表面側の部分に前記ロジック回路が設けられた構成となっており、かつ、前記第２半導体基板の表面側に前記第３半導体基板の表面側を向けて前記第２基板に貼り合わされている
（１）または（２）に記載の撮像素子。
（４）
前記第２基板および前記第３基板がそれぞれ、前記パッド電極を有し、
前記第１貫通配線の断面積は、前記パッド電極同士の接続箇所の断面積よりも小さくなっている
（１）ないし（３）のいずれか１つに記載の撮像素子。
（５）
前記第３基板が前記第１貫通配線を有し、
前記第１貫通配線の断面積は、前記第２貫通配線の断面積よりも小さくなっている
（１）ないし（３）のいずれか１つに記載の撮像素子。
（６）
前記ロジック回路は、ソース電極またはドレイン電極と接する不純物拡散領域の表面に、シリサイドを含んで構成されている
（１）ないし（５）のいずれか１つに記載の撮像素子。
（７）
前記第１基板は、前記光電変換素子、前記転送トランジスタおよび前記フローティングディフュージョンを前記センサ画素ごとに有し、さらに、各前記センサ画素を分離する素子分離部を有し、
前記第２基板は、前記センサ画素ごとに前記読み出し回路を有する
（２）ないし（６）のいずれか１つに記載の撮像素子。
（８）
前記第１基板は、前記光電変換素子、前記転送トランジスタおよび前記フローティングディフュージョンを前記センサ画素ごとに有し、さらに、各前記センサ画素を分離する素子分離部を有し、
前記第２基板は、複数の前記センサ画素ごとに前記読み出し回路を有する
（２）ないし（６）のいずれか１つに記載の撮像素子。
（９）
前記第１基板は、前記光電変換素子および前記転送トランジスタを前記センサ画素ごとに有し、前記フローティングディフュージョンを複数の前記センサ画素ごとに共有し、さらに、前記光電変換素子および前記転送トランジスタを前記センサ画素ごとに分離する素子分離部を有し、
前記第２基板は、前記フローティングディフュージョンを共有する複数の前記センサ画素ごとに前記読み出し回路を有する
（２）ないし（６）のいずれか１つに記載の撮像素子。
（１０）
前記素子分離部は、前記第１半導体基板を貫通している
（７）ないし（９）のいずれか１つに記載の撮像素子。
（１１）
前記積層体は、前記センサ画素ごとに、少なくとも２つの前記第１貫通配線を有し、
１つ目の前記第１貫通配線は、前記転送トランジスタのゲートに電気的に接続され、
２つ目の前記第１貫通配線は、前記フローティングディフュージョンに電気的に接続されている
（８）または（９）に記載の撮像素子。
（１２）
前記第２基板は、前記読み出し回路を共有する各前記フローティングディフュージョンに電気的に接続された各前記第１貫通配線を互いに電気的に接続する接続配線を更に有する
（１１）に記載の撮像素子。
（１３）
前記第１貫通配線の数は、前記第１基板に含まれる前記センサ画素の数よりも多く、
前記パッド電極同士の接合の数、もしくは、前記第２貫通配線の数は、前記第１基板に含まれる前記センサ画素の数よりも少ない
（１２）に記載の撮像素子。
（１４）
前記転送トランジスタのゲートは、前記第１貫通配線と、前記パッド電極もしくは前記第２貫通配線とを介して、前記ロジック回路に電気的に接続されている
（１１）ないし（１３）のいずれか１つに記載の撮像素子。
（１５）
前記第１基板は、前記層間絶縁膜内に、前記第１基板と平行な方向に延在するゲート配線を更に有し、
前記転送トランジスタのゲートは、前記ゲート配線を介して、前記ロジック回路に電気的に接続されている
（８）または（９）に記載の撮像素子。
（１６）
前記層間絶縁膜は、
前記第１半導体基板と前記第２半導体基板との間隙に設けられた第１絶縁層と、
前記第１貫通配線の側面を覆うように設けられた第２絶縁層と、
前記第２半導体基板と前記第３半導体基板との間隙に設けられた第３絶縁層と
を含み、
前記第２絶縁層が、前記第１絶縁層および前記第３絶縁層の比誘電率よりも小さな比誘電率の材料によって構成されている
（１）ないし（１５）のいずれか１つに記載の撮像素子。
（１７）
前記第１絶縁層は、少なくとも２つ絶縁層の積層体で構成され、
前記積層体の最上層である前記絶縁層が、前記層間絶縁膜の他の箇所の誘電率よりも大きな比誘電率の材料によって構成されている
（１６）に記載の撮像素子。
（１８）
前記第２基板は、４つの前記センサ画素ごとに前記読み出し回路を有し、
複数の前記第１貫通配線は、前記第１基板の面内において第１方向に帯状に並んで配置されている
（１１）ないし（１３）のいずれか１つに記載の撮像素子。
（１９）
前記読み出し回路は、当該読み出し回路を共有する４つの前記センサ画素に対して、正対して配置されておらず、前記第１方向と直交する第２方向にずれて配置されている
（１８）に記載の撮像素子。
（２０）
各前記センサ画素は、前記第１方向と、前記第１方向と直交する第２方向とに、マトリクス状に配置され、
前記第２基板は、
前記第２方向に並んで配置された各前記センサ画素の転送トランジスタのゲートに電気的に接続された第１制御線と、
前記第２方向に並んで配置された各前記リセットトランジスタのゲートに電気的に接続された第２制御線と、
前記第２方向に並んで配置された各前記選択トランジスタのゲートに電気的に接続された第３制御線と、
前記第１方向に並んで配置された各前記読み出し回路の出力端に電気的に接続された出力線と
を更に有する
（１８）または（１９）に記載の撮像素子。
本開示の一実施の形態に係る撮像素子によれば、基板の集積度に応じて基板同士の電気的な接続をするようにしたので、基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまうことがない。その結果、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の撮像素子を提供することができる。なお、本開示の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
本出願は、米国特許商標庁において２０１７年１２月２７日に出願された米国特許出願番号６２／６１０８０６および日本国特許庁を受理官庁として２０１８年９月２８日に出願された国際出願ＰＣＴ／ＪＰ２０１８／０３６４１７を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
本開示は、光検出素子に関する。
ところで、３次元構造の撮像素子において、半導体チップを３層積層する場合には、全ての半導体基板を表面側の面同士で貼り合わせることができない。漫然と半導体基板を３層積層した場合には、半導体基板同士を電気的に接続する構造に起因して、チップサイズが大きくなったり、１画素あたりの面積の微細化を阻害したりしてしまう可能性がある。従って、今までと同等のチップサイズで、１画素あたりの面積の微細化を阻害することのない３層構造の光検出素子を提供することが望ましい。
本開示の一実施の形態に係る第１の光検出素子は、センサ画素を有する第１半導体基板を含む第１基板と、画素信号を出力する第１回路を有する第２半導体基板を含む第２基板と、画素信号を処理する第２回路を有する第３半導体基板を含む第３基板と、層間絶縁膜とを備えている。層間絶縁膜には、第１基板および第２基板を電気的に接続する第１貫通配線が設けられている。第２基板には、第１電極が設けられ、第３基板には、第２電極が設けられている。第１電極および第２電極は互いに接合されており、これにより、第２基板および第３基板が互いに電気的に接続されている。断面視において、第１貫通配線の幅は、第１電極および第２電極の少なくとも一方の幅よりも狭くなっている。
本開示の一実施の形態に係る第２の光検出素子は、少なくとも１つのセンサ画素を有する第１半導体基板を含む第１基板と、少なくとも１つのセンサ画素の画素信号を出力する第１回路を有する第２半導体基板を含む第２基板と、少なくとも１つのセンサ画素の画素信号を処理する第２回路を有する第３半導体基板を含む第３基板とを備えている。層間絶縁膜には、第１基板および第２基板を電気的に接続する複数の貫通配線が設けられている。第２基板には、第１電極が設けられ、第３基板には、第２電極が設けられている。第１電極および第２電極は互いに接合されており、これにより、第２基板および第３基板が互いに電気的に接続されている。断面視において、各貫通配線の幅は、第１電極および第２電極の少なくとも一方の幅よりも狭くなっている。貫通配線の総数は、第１基板に含まれるセンサ画素の総数よりも多くなっている。
本開示の一実施の形態に係る第３の光検出素子は、少なくとも１つのセンサ画素を有する第１半導体基板を含む第１基板と、少なくとも１つのセンサ画素の画素信号を出力する第１回路を有する第２半導体基板を含む第２基板と、少なくとも１つのセンサ画素の画素信号を処理する第２回路を有する第３半導体基板を含む第３基板とを備えている。第１基板および第２基板からなる積層体は、層間絶縁膜を有している。層間絶縁膜には、第１基板および第２基板を電気的に接続する少なくとも１つの貫通配線が設けられている。第２基板には、少なくとも１つの第１電極が設けられ、第３基板には、少なくとも１つの第２電極が設けられている。少なくとも１つの第１電極および少なくとも１つの第２電極は互いに接合されており、これにより、第２基板および第３基板が互いに電気的に接続されている。断面視において、少なくとも１つの貫通配線の幅は、少なくとも１つの第１電極および少なくとも１つの第２電極の少なくとも１つの幅よりも狭くなっている。少なくとも１つの第１電極および少なくとも１つの第２電極の接続総数は、第１基板に含まれるセンサ画素の総数よりも少なくなっている。
本開示の一実施の形態に係る第２の光検出素子は、少なくとも１つのセンサ画素を有する第１半導体基板を含む第１基板と、少なくとも１つのセンサ画素の画素信号を出力する第１回路を有する第２半導体基板を含む第２基板と、少なくとも１つのセンサ画素の画素信号を処理する第２回路を有する第３半導体基板を含む第３基板とを備えている。層間絶縁膜には、第１基板および第２基板を電気的に接続する複数の貫通配線が設けられている。第２基板には、第１電極が設けられ、第３基板には、第２電極が設けられている。第１電極および第２電極は互いに接合されており、これにより、第２基板および第３基板が互いに電気的に接続されている。断面視において、各貫通配線の幅は、第１電極および第２電極の少なくとも一方の幅よりも狭くなっている。貫通配線の総数は、第１基板に含まれるセンサ画素の総数よりも多くなっている。
本開示の一実施の形態に係る第３の光検出素子は、少なくとも１つのセンサ画素を有する第１半導体基板を含む第１基板と、少なくとも１つのセンサ画素の画素信号を出力する第１回路を有する第２半導体基板を含む第２基板と、少なくとも１つのセンサ画素の画素信号を処理する第２回路を有する第３半導体基板を含む第３基板とを備えている。第１基板および第２基板からなる積層体は、層間絶縁膜を有している。層間絶縁膜には、第１基板および第２基板を電気的に接続する少なくとも１つの貫通配線が設けられている。第２基板には、少なくとも１つの第１電極が設けられ、第３基板には、少なくとも１つの第２電極が設けられている。少なくとも１つの第１電極および少なくとも１つの第２電極は互いに接合されており、これにより、第２基板および第３基板が互いに電気的に接続されている。断面視において、少なくとも１つの貫通配線の幅は、少なくとも１つの第１電極および少なくとも１つの第２電極の少なくとも１つの幅よりも狭くなっている。少なくとも１つの第１電極および少なくとも１つの第２電極の接続総数は、第１基板に含まれるセンサ画素の総数よりも少なくなっている。
Claims (20)
- 第１半導体基板に、光電変換を行うセンサ画素を有する第１基板と、
第２半導体基板に、前記センサ画素から出力された電荷に基づく画素信号を出力する読み出し回路を有する第２基板と、
第３半導体基板に、前記画素信号を処理するロジック回路を有する第３基板と
を備え、
前記第１基板、前記第２基板および前記第３基板は、この順に積層され、
前記第１基板および前記第２基板からなる積層体は、層間絶縁膜と、前記層間絶縁膜内に設けられた第１貫通配線とを有し、
前記第１基板および前記第２基板は、前記第１貫通配線によって互いに電気的に接続されており、
前記第２基板および前記第３基板は、前記第２基板および前記第３基板がそれぞれ、パッド電極を有する場合には前記パッド電極同士の接合によって、前記第３基板が前記第３半導体基板を貫通する第２貫通配線を有する場合には前記第２貫通配線によって、互いに電気的に接続されている
撮像素子。 - 前記センサ画素は、光電変換素子と、前記光電変換素子と電気的に接続された転送トランジスタと、前記転送トランジスタを介して前記光電変換素子から出力された電荷を一時的に保持するフローティングディフュージョンとを有し、
前記読み出し回路は、前記フローティングディフュージョンの電位を所定の電位にリセットするリセットトランジスタと、前記画素信号として、前記フローティングディフュージョンに保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタと、前記増幅トランジスタからの前記画素信号の出力タイミングを制御する選択トランジスタとを有する
請求項１に記載の撮像素子。 - 前記第１基板は、前記第１半導体基板の表面側の部分に、前記光電変換素子、前記転送トランジスタおよび前記フローティングディフュージョンが設けられた構成となっており、
前記第２基板は、前記第２半導体基板の表面側の部分に前記読み出し回路が設けられた構成となっており、かつ、前記第１半導体基板の表面側に前記第２半導体基板の裏面を向けて前記第１基板に貼り合わされており、
前記第３基板は、前記第３半導体基板の表面側の部分に前記ロジック回路が設けられた構成となっており、かつ、前記第２半導体基板の表面側に前記第３半導体基板の表面側を向けて前記第２基板に貼り合わされている
請求項２に記載の撮像素子。 - 前記第２基板および前記第３基板がそれぞれ、前記パッド電極を有し、
前記第１貫通配線の断面積は、前記パッド電極同士の接続箇所の断面積よりも小さくなっている
請求項３に記載の撮像素子。 - 前記第３基板が前記第１貫通配線を有し、
前記第１貫通配線の断面積は、前記第２貫通配線の断面積よりも小さくなっている
請求項３に記載の撮像素子。 - 前記ロジック回路は、ソース電極またはドレイン電極と接する不純物拡散領域の表面に、シリサイドを含んで構成されている
請求項１に記載の撮像素子。 - 前記第１基板は、前記光電変換素子、前記転送トランジスタおよび前記フローティングディフュージョンを前記センサ画素ごとに有し、さらに、各前記センサ画素を分離する素子分離部を有し、
前記第２基板は、前記センサ画素ごとに前記読み出し回路を有する
請求項２に記載の撮像素子。 - 前記第１基板は、前記光電変換素子、前記転送トランジスタおよび前記フローティングディフュージョンを前記センサ画素ごとに有し、さらに、各前記センサ画素を分離する素子分離部を有し、
前記第２基板は、複数の前記センサ画素ごとに前記読み出し回路を有する
請求項２に記載の撮像素子。 - 前記第１基板は、前記光電変換素子および前記転送トランジスタを前記センサ画素ごとに有し、前記フローティングディフュージョンを複数の前記センサ画素ごとに共有し、さらに、前記光電変換素子および前記転送トランジスタを前記センサ画素ごとに分離する素子分離部を有し、
前記第２基板は、前記フローティングディフュージョンを共有する複数の前記センサ画素ごとに前記読み出し回路を有する
請求項２に記載の撮像素子。 - 前記素子分離部は、前記第１半導体基板を貫通している
請求項８に記載の撮像素子。 - 前記積層体は、前記センサ画素ごとに、少なくとも２つの前記第１貫通配線を有し、
１つ目の前記第１貫通配線は、前記転送トランジスタのゲートに電気的に接続され、
２つ目の前記第１貫通配線は、前記フローティングディフュージョンに電気的に接続されている
請求項８に記載の撮像素子。 - 前記第２基板は、前記読み出し回路を共有する各前記フローティングディフュージョンに電気的に接続された各前記第１貫通配線を互いに電気的に接続する接続配線を更に有する
請求項１１に記載の撮像素子。 - 前記第１貫通配線の数は、前記第１基板に含まれる前記センサ画素の数よりも多く、
前記パッド電極同士の接合の数、もしくは、前記第２貫通配線の数は、前記第１基板に含まれる前記センサ画素の数よりも少ない
請求項１２に記載の撮像素子。 - 前記転送トランジスタのゲートは、前記第１貫通配線と、前記パッド電極もしくは前記第２貫通配線とを介して、前記ロジック回路に電気的に接続されている
請求項１１に記載の撮像素子。 - 前記第１基板は、前記層間絶縁膜内に、前記第１基板と平行な方向に延在するゲート配線を更に有し、
前記転送トランジスタのゲートは、前記ゲート配線を介して、前記ロジック回路に電気的に接続されている
請求項８に記載の撮像素子。 - 前記層間絶縁膜は、
前記第１半導体基板と前記第２半導体基板との間隙に設けられた第１絶縁層と、
前記第１貫通配線の側面を覆うように設けられた第２絶縁層と、
前記第２半導体基板と前記第３半導体基板との間隙に設けられた第３絶縁層と
を含み、
前記第２絶縁層が、前記第１絶縁層および前記第３絶縁層の比誘電率よりも小さな比誘電率の材料によって構成されている
請求項１に記載の撮像素子。 - 前記第１絶縁層は、少なくとも２つ絶縁層の積層体で構成され、
前記積層体の最上層である前記絶縁層が、前記層間絶縁膜の他の箇所の誘電率よりも大きな比誘電率の材料によって構成されている
請求項１６に記載の撮像素子。 - 前記第２基板は、４つの前記センサ画素ごとに前記読み出し回路を有し、
複数の前記第１貫通配線は、前記第１基板の面内において第１方向に帯状に並んで配置されている
請求項１１に記載の撮像素子。 - 前記読み出し回路は、当該読み出し回路を共有する４つの前記センサ画素に対して、正対して配置されておらず、前記第１方向と直交する第２方向にずれて配置されている
請求項１８に記載の撮像素子。 - 各前記センサ画素は、前記第１方向と、前記第１方向と直交する第２方向とに、マトリクス状に配置され、
前記第２基板は、
前記第２方向に並んで配置された各前記センサ画素の転送トランジスタのゲートに電気的に接続された第１制御線と、
前記第２方向に並んで配置された各前記リセットトランジスタのゲートに電気的に接続された第２制御線と、
前記第２方向に並んで配置された各前記選択トランジスタのゲートに電気的に接続された第３制御線と、
前記第１方向に並んで配置された各前記読み出し回路の出力端に電気的に接続された出力線と
を更に有する
請求項１８に記載の撮像素子。
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