KR20200097716A - 촬상 소자 - Google Patents
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- 238000003384 imaging method Methods 0.000 title abstract description 249
- 239000000758 substrate Substances 0.000 claims abstract description 624
- 239000004065 semiconductor Substances 0.000 claims abstract description 170
- 239000011229 interlayer Substances 0.000 claims abstract description 50
- 238000006243 chemical reaction Methods 0.000 claims abstract description 35
- 239000010410 layer Substances 0.000 claims description 244
- 238000012546 transfer Methods 0.000 claims description 123
- 238000009792 diffusion process Methods 0.000 claims description 80
- 238000007667 floating Methods 0.000 claims description 71
- 238000012545 processing Methods 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 42
- 239000000463 material Substances 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 21
- 238000002955 isolation Methods 0.000 claims description 18
- 229910021332 silicide Inorganic materials 0.000 claims description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 18
- 239000011159 matrix material Substances 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims description 8
- 238000010030 laminating Methods 0.000 abstract description 6
- 230000004048 modification Effects 0.000 description 191
- 238000012986 modification Methods 0.000 description 191
- 238000010586 diagram Methods 0.000 description 91
- 230000000875 corresponding effect Effects 0.000 description 25
- 238000001514 detection method Methods 0.000 description 24
- 238000004891 communication Methods 0.000 description 19
- 238000004519 manufacturing process Methods 0.000 description 17
- 230000008569 process Effects 0.000 description 15
- 230000000694 effects Effects 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 12
- 230000003287 optical effect Effects 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 10
- 238000002674 endoscopic surgery Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 8
- 210000001519 tissue Anatomy 0.000 description 8
- 230000001276 controlling effect Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000004044 response Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910019001 CoSi Inorganic materials 0.000 description 5
- 229910005883 NiSi Inorganic materials 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 239000000470 constituent Substances 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 239000007772 electrode material Substances 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000003321 amplification Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 239000003086 colorant Substances 0.000 description 4
- 230000005284 excitation Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 230000001678 irradiating effect Effects 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000005388 borosilicate glass Substances 0.000 description 3
- 238000010336 energy treatment Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000001356 surgical procedure Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- -1 TRG2 Proteins 0.000 description 2
- 206010044565 Tremor Diseases 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 210000004204 blood vessel Anatomy 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000003153 chemical reaction reagent Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- MOFVSTNWEDAEEK-UHFFFAOYSA-M indocyanine green Chemical compound [Na+].[O-]S(=O)(=O)CCCCN1C2=CC=C3C=CC=CC3=C2C(C)(C)C1=CC=CC=CC=CC1=[N+](CCCCS([O-])(=O)=O)C2=CC=C(C=CC=C3)C3=C2C1(C)C MOFVSTNWEDAEEK-UHFFFAOYSA-M 0.000 description 2
- 229960004657 indocyanine green Drugs 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 102100034112 Alkyldihydroxyacetonephosphate synthase, peroxisomal Human genes 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101000799143 Homo sapiens Alkyldihydroxyacetonephosphate synthase, peroxisomal Proteins 0.000 description 1
- 101100476641 Homo sapiens SAMM50 gene Proteins 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 101100243108 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PDI1 gene Proteins 0.000 description 1
- 102100035853 Sorting and assembly machinery component 50 homolog Human genes 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000848 angular dependent Auger electron spectroscopy Methods 0.000 description 1
- 230000000740 bleeding effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000004313 glare Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000003595 mist Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 210000004400 mucous membrane Anatomy 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 229910052845 zircon Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract
본 개시의 한 실시의 형태에 관한 촬상 소자는, 제1 기판, 제2 기판 및 제3 기판을 이 순서로 적층하여 구성되어 있다. 광전변환을 행하는 센서 화소를 갖는 제1 기판과, 판독 회로를 갖는 제2 기판이, 층간 절연막 내에 마련된 제1 관통 배선에 의해 서로 전기적으로 접속되어 있다. 제2 기판과, 로직 회로를 갖는 제3 기판이, 패드 전극끼리의 접합, 또는 반도체 기판을 관통시킨 제2 관통 배선에 의해, 서로 전기적으로 접속되어 있다.
Description
본 개시는, 촬상 소자에 관한 것이다.
종래, 2차원 구조의 촬상 소자의 1화소당의 면적의 미세화는, 미세 프로세스의 도입과 실장 밀도의 향상에 의해 실현되어 왔다. 근래, 촬상 소자의 더한층의 소형화 및 화소의 고밀도화를 실현하기 위해, 3차원 구조의 촬상 소자가 개발되어 있다. 3차원 구조의 촬상 소자에서는, 예를 들면, 복수의 센서 화소를 갖는 반도체 기판과, 각 센서 화소에서 얻어진 신호를 처리하는 신호 처리 회로를 갖는 반도체 기판이 서로 적층되어 있다.
그런데, 3차원 구조의 촬상 소자에서, 반도체 칩을 3층 적층하는 경우에는, 모든 반도체 기판을 표면측의 면끼리에서 첩합(貼合)할 수가 없다. 만연(漫然)히 반도체 기판을 3층 적층하는 경우에는, 반도체 기판끼리를 전기적으로 접속하는 구조에 기인하여, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 하여 버릴 가능성이 있다. 따라서, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자를 제공하는 것이 바람직하다.
본 개시의 한 실시의 형태에 관한 촬상 소자는, 제1 기판, 제2 기판 및 제3 기판을 이 순서로 적층하여 구성되어 있다. 제1 기판은, 제1 반도체 기판에, 광전변환을 행하는 센서 화소를 갖고 있다. 제2 기판은, 제2 반도체 기판에, 센서 화소로부터 출력된 전하에 의거한 화소 신호를 출력하는 판독 회로를 갖고 있다. 제3 기판은, 제3 반도체 기판에, 화소 신호를 처리하는 로직 회로를 갖고 있다. 제1 기판 및 제2 기판은, 각각, 층간 절연막과, 층간 절연막 내에 마련된 제1 관통 배선을 갖고 있다. 제1 기판 및 제2 기판은, 제1 관통 배선에 의해 서로 전기적으로 접속되어 있다. 제2 기판 및 제3 기판은, 제2 기판 및 제3 기판이 각각, 패드 전극을 갖는 경우에는 패드 전극끼리의 접합에 의해, 서로 전기적으로 접속되어 있다. 제2 기판 및 제3 기판은, 제3 기판이 제3 반도체 기판을 관통하는 제2 관통 배선을 갖는 경우에는 제2 관통 배선에 의해, 서로 전기적으로 접속되어 있다.
본 개시의 한 실시의 형태에 관한 촬상 소자에서는, 광전변환을 행하는 센서 화소를 갖는 제1 기판과, 판독 회로를 갖는 제2 기판이, 층간 절연막 내에 마련된 제1 관통 배선에 의해 서로 전기적으로 접속되어 있다. 이에 의해, 패드 전극끼리의 접합이나, 반도체 기판을 관통시킨 관통 배선에 의해, 제1 기판과 제2 기판을 서로 전기적으로 접속한 경우에 비하여, 칩 사이즈를 보다 소형화할 수 있고, 또한, 1화소당의 면적을 미세화할 수 있다. 또한, 본 개시의 한 실시의 형태에 관한 촬상 소자에서는, 판독 회로 및 로직 회로가 서로 다른 기판(제2 기판 및 제3 기판)에 형성되어 있다. 이에 의해, 판독 회로 및 로직 회로를 동일 기판에 형성한 경우에 비하여, 판독 회로 및 로직 회로의 면적을 확대할 수 있다. 또한, 본 개시의 한 실시의 형태에 관한 촬상 소자에서는, 제2 기판 및 제3 기판은, 패드 전극끼리의 접합, 또는 반도체 기판을 관통시킨 제2 관통 배선에 의해, 서로 전기적으로 접속되어 있다. 여기서, 판독 회로는 제2 기판에 형성되고, 로직 회로는 제3 기판에 형성되어 있기 때문에, 제2 기판과 제3 기판을 서로 전기적으로 접속하기 위한 구조를, 제1 기판과 제2 기판을 서로 전기적으로 접속하기 위한 구조에 비하여, 배치나 접속을 위한 콘택트의 수 등을 보다 자유로운 레이아웃으로 형성하는 것이 가능하다. 따라서, 제2 기판과 제3 기판과의 전기적인 접속에, 패드 전극끼리의 접합, 또는 반도체 기판을 관통시킨 제2 관통 배선을 이용할 수 있다. 이와 같이, 본 개시의 한 실시의 형태에 관한 촬상 소자에서는, 기판의 집적도에 응하여 기판끼리의 전기적인 접속이 이루어져 있다.
도 1은 본 개시의 한 실시의 형태에 관한 촬상 소자의 개략 구성의 한 예를 도시하는 도면.
도 2는 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 3은 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 4는 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 5는 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 6은 복수의 판독 회로와 복수의 수직 신호선과의 접속 양태의 한 예를 도시하는 도면.
도 7은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 8은 도 7의 촬상 소자에서의 제1 기판 및 제2 기판의 접속 개소를 확대하여 도시하는 도면.
도 9는 도 7의 촬상 소자에서의 제2 기판 및 제3 기판의 접속 개소를 확대하여 도시하는 도면.
도 10은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 11은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 12는 도 1의 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 13은 도 1의 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 14는 도 1의 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 15는 도 1의 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 16a는 도 1의 촬상 소자의 제조 과정의 한 예를 도시하는 도면.
도 16b는 도 16a에 계속된 제조 과정의 한 예를 도시하는 도면.
도 16c는 도 16b에 계속된 제조 과정의 한 예를 도시하는 도면.
도 16d는 도 16c에 계속된 제조 과정의 한 예를 도시하는 도면.
도 16e는 도 16d에 계속된 제조 과정의 한 예를 도시하는 도면.
도 16f는 도 16e에 계속된 제조 과정의 한 예를 도시하는 도면.
도 17은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 18은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 19는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 20은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 21은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 22는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 23은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 24는 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 25는 도 24의 단면 구성을 구비한 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 26은 도 24의 단면 구성을 구비한 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 27은 도 24의 단면 구성을 구비한 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 28은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 29는 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 30은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 31은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 32는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 33은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 34는 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 35는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 36은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 37은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 38은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 39는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 40a는 도 1의 촬상 소자의 제조 과정의 한 변형례를 도시하는 도면.
도 40b는 도 40a에 계속된 제조 과정의 한 예를 도시하는 도면.
도 40c는 도 40b에 계속된 제조 과정의 한 예를 도시하는 도면.
도 40d는 도 40c에 계속된 제조 과정의 한 예를 도시하는 도면.
도 40e는 도 40d에 계속된 제조 과정의 한 예를 도시하는 도면.
도 40f는 도 40e에 계속된 제조 과정의 한 예를 도시하는 도면.
도 41은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 42는 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 43은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 44는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 45는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 46은 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 47은 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 48은 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 49는 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 50은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 51은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 52는 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 53은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 54는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 55는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 56은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 57은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 58은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 59는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 60은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 61은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 62는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 63은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 64는 상기 실시의 형태 및 그 변형례에 관한 촬상 소자의 회로 구성의 한 예를 도시하는 도면.
도 65는 도 64의 촬상 소자를 3개의 기판을 적층하여 구성한 예를 도시하는 도면.
도 66은 로직 회로를, 센서 화소가 마련된 기판과, 판독 회로가 마련된 기판으로 나누어서 형성한 예를 도시하는 도면.
도 67은 로직 회로를, 제3 기판에 형성한 예를 도시하는 도면.
도 68은 상기 실시의 형태 및 그 변형례에 관한 촬상 소자를 구비한 촬상 장치의 개략 구성의 한 예를 도시하는 도면.
도 69는 도 68의 촬상 장치에서의 촬상 순서의 한 예를 도시하는 도면.
도 70은 차량 제어 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 71은 차외 정보 검출부 및 촬상부의 설치 위치의 한 예를 도시하는 설명도.
도 72는 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면.
도 73은 카메라 헤드 및 CCU의 기능 구성의 한 예를 도시하는 블록도.
도 2는 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 3은 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 4는 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 5는 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 6은 복수의 판독 회로와 복수의 수직 신호선과의 접속 양태의 한 예를 도시하는 도면.
도 7은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 8은 도 7의 촬상 소자에서의 제1 기판 및 제2 기판의 접속 개소를 확대하여 도시하는 도면.
도 9는 도 7의 촬상 소자에서의 제2 기판 및 제3 기판의 접속 개소를 확대하여 도시하는 도면.
도 10은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 11은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 12는 도 1의 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 13은 도 1의 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 14는 도 1의 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 15는 도 1의 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 16a는 도 1의 촬상 소자의 제조 과정의 한 예를 도시하는 도면.
도 16b는 도 16a에 계속된 제조 과정의 한 예를 도시하는 도면.
도 16c는 도 16b에 계속된 제조 과정의 한 예를 도시하는 도면.
도 16d는 도 16c에 계속된 제조 과정의 한 예를 도시하는 도면.
도 16e는 도 16d에 계속된 제조 과정의 한 예를 도시하는 도면.
도 16f는 도 16e에 계속된 제조 과정의 한 예를 도시하는 도면.
도 17은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 18은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 19는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 20은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 21은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 22는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 23은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 24는 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 25는 도 24의 단면 구성을 구비한 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 26은 도 24의 단면 구성을 구비한 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 27은 도 24의 단면 구성을 구비한 촬상 소자의 수평면 내에서의 배선 레이아웃의 한 예를 도시하는 도면.
도 28은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 29는 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 30은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 31은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 32는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 33은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 34는 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 35는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 36은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 37은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 38은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 39는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 40a는 도 1의 촬상 소자의 제조 과정의 한 변형례를 도시하는 도면.
도 40b는 도 40a에 계속된 제조 과정의 한 예를 도시하는 도면.
도 40c는 도 40b에 계속된 제조 과정의 한 예를 도시하는 도면.
도 40d는 도 40c에 계속된 제조 과정의 한 예를 도시하는 도면.
도 40e는 도 40d에 계속된 제조 과정의 한 예를 도시하는 도면.
도 40f는 도 40e에 계속된 제조 과정의 한 예를 도시하는 도면.
도 41은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 42는 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 43은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 44는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 45는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 46은 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 47은 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 48은 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 49는 도 1의 센서 화소 및 판독 회로의 한 예를 도시하는 도면.
도 50은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 51은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 52는 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 53은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 54는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 55는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 56은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 57은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 58은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 59는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 60은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 61은 도 1의 촬상 소자의 수평 방향의 단면 구성의 한 예를 도시하는 도면.
도 62는 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 63은 도 1의 촬상 소자의 수직 방향의 단면 구성의 한 예를 도시하는 도면.
도 64는 상기 실시의 형태 및 그 변형례에 관한 촬상 소자의 회로 구성의 한 예를 도시하는 도면.
도 65는 도 64의 촬상 소자를 3개의 기판을 적층하여 구성한 예를 도시하는 도면.
도 66은 로직 회로를, 센서 화소가 마련된 기판과, 판독 회로가 마련된 기판으로 나누어서 형성한 예를 도시하는 도면.
도 67은 로직 회로를, 제3 기판에 형성한 예를 도시하는 도면.
도 68은 상기 실시의 형태 및 그 변형례에 관한 촬상 소자를 구비한 촬상 장치의 개략 구성의 한 예를 도시하는 도면.
도 69는 도 68의 촬상 장치에서의 촬상 순서의 한 예를 도시하는 도면.
도 70은 차량 제어 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 71은 차외 정보 검출부 및 촬상부의 설치 위치의 한 예를 도시하는 설명도.
도 72는 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면.
도 73은 카메라 헤드 및 CCU의 기능 구성의 한 예를 도시하는 블록도.
이하, 본 개시를 실시하기 위한 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 실시의 형태(촬상 소자) … 도 1∼도 16
종형 TG와, Cu-Cu 접합을 이용한 예
2.변형례(촬상 소자)
변형례 A : 평면형 TG를 이용한 예 … 도 17
변형례 B : TSV를 이용한 예 … 도 18, 도 19
변형례 C : 패널 외연(外緣)에서 Cu-Cu 접합을 이용한 예 … 도 20
변형례 D : 패널 외연에서 TSV를 이용한 예 … 도 21, 도 22
변형례 E : 센서 화소와 판독 회로의 사이에 오프셋을 마련한 예 … 도 23∼도 27
변형례 F : 판독 회로가 마련된 실리콘 기판이 섬형상(島狀, island shape)으로 되어 있는 예 : 도 28
변형례 G : 판독 회로가 마련된 실리콘 기판이 섬형상으로 되어 있는 예 : 도 29
변형례 H : TG를 하기판 내의 배선에 접속한 예 … 도 30, 도 31
변형례 I : FD를 하기판 내의 배선에 접속한 예 … 도 32∼도 39
변형례 J : 판독 회로의 형성 후에 중기판을 하기판에 첩합한 예 : 도 40a∼도 40f
변형례 K : FD를 4개의 센서 화소에서 공유한 예 : 도 41∼도 43
변형례 L : 하기판과 중기판을 첩합한 개소에서의 절연층에서 일부의 비유전율을 다른 개소의 비유전율과 다르게 한 예 : 도 44, 도 45
변형례 M : 판독 회로를 공유하는 센서 화소의 공유수를 2개로 한 예 : 도 46, 도 47
변형례 N : 판독 회로가 하나인 센서 화소에만 접속되어 있는 예 : 도 48, 도 49
변형례 O : 제1 기판과 제2 기판에서 트랜지스터의 설계 조건을 다르게 한 예 : 도 50
변형례 P : 제1 기판과 제2 기판을 잇는 배선의 배리에이션 : 도 51∼도 63
변형례 Q : 칼럼 신호 처리 회로를 일반적인 칼럼 ADC 회로로 구성한 예 : 도 64
변형례 R : 촬상 소자를, 3개의 기판을 적층하여 구성한 예 : 도 65
변형례 S : 로직 회로를 제1 기판, 제2 기판에 마련한 예 : 도 66
변형례 T : 로직 회로를 제3 기판에 마련한 예 : 도 67
3. 적용례
상기 실시의 형태 및 그 변형례에 관한 촬상 소자를 촬상 장치에 적용한 예 … 도 68, 도 69
4. 응용례
응용례 1 … 상기 실시의 형태 및 그 변형례에 관한 촬상 소자를 이동체에 응용한 예 … 도 70, 도 71
응용례 2 … 상기 실시의 형태 및 그 변형례에 관한 촬상 소자를 수술 시스템에 응용한 예 … 도 72, 도 73
<1. 실시의 형태>
[구성]
도 1은, 본 개시의 한 실시의 형태에 관한 촬상 소자(1)의 개략 구성의 한 예를 도시한 것이다. 촬상 소자(1)는, 3개의 기판(제1 기판(10), 제2 기판(20), 제3 기판(30))을 구비하고 있다. 촬상 소자(1)는, 3개의 기판(제1 기판(10), 제2 기판(20), 제3 기판(30))을 첩합하여 구성된 3차원 구조로 되어 있다. 제1 기판(10), 제2 기판(20) 및 제3 기판(30)은, 이 순서로 적층되어 있다.
제1 기판(10)은, 반도체 기판(11)에, 광전변환을 행하는 복수의 센서 화소(12)를 갖고 있다. 반도체 기판(11)은, 본 개시의 「제1 반도체 기판」의 한 구체례에 상당한다. 복수의 센서 화소(12)는, 제1 기판(10)에서의 화소 영역(13) 에 행렬형상으로 마련되어 있다. 제2 기판(20)은, 반도체 기판(21)에, 센서 화소(12)로부터 출력된 전하에 의거한 화소 신호를 출력하는 판독 회로(22)를 4개의 센서 화소(12)마다 하나씩 갖고 있다. 반도체 기판(21)은, 본 개시의 「제2 반도체 기판」의 한 구체례에 상당한다. 제2 기판(20)은, 행방향으로 연재(延在)되는 복수의 화소 구동선(23)과, 열방향으로 연재되는 복수의 수직 신호선(24)을 갖고 있다. 제3 기판(30)은, 반도체 기판(31)에, 화소 신호를 처리하는 로직 회로(32)를 갖고 있다. 반도체 기판(31)은, 본 개시의 「제3 반도체 기판」의 한 구체례에 상당한다. 로직 회로(32)는, 예를 들면, 수직 구동 회로(33), 칼럼 신호 처리 회로(34), 수평 구동 회로(35) 및 시스템 제어 회로(36)를 갖고 있다. 로직 회로(32)(구체적으로는 수평 구동 회로(35))는, 센서 화소(12)마다의 출력 전압(Vout)을 외부에 출력한다. 로직 회로(32)에서는, 예를 들면, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에, CoSi2나 NiSi 등의 실리사이드(Self Aligned Silicide) 프로세스를 이용하여 형성된 실리사이드로 이루어지는 저저항 영역이 형성되어 있어도 좋다.
수직 구동 회로(33)는, 예를 들면, 복수의 센서 화소(12)를 행 단위로 차례로 선택한다. 칼럼 신호 처리 회로(34)는, 예를 들면, 수직 구동 회로(33)에 의해 선택된 행의 각 센서 화소(12)로부터 출력되는 화소 신호에 대해, 상관 이중 샘플링(Correlated Double Sampling : CDS) 처리를 시행한다. 칼럼 신호 처리 회로(34)는, 예를 들면, CDS 처리를 시행함에 의해, 화소 신호의 신호 레벨을 추출하고, 각 센서 화소(12)의 수광량에 응한 화소 데이터를 유지한다. 수평 구동 회로(35)는, 예를 들면, 칼럼 신호 처리 회로(34)에 유지되어 있는 화소 데이터를 순차적으로, 외부에 출력한다. 시스템 제어 회로(36)는, 예를 들면, 로직 회로(32) 내의 각 블록(수직 구동 회로(33), 칼럼 신호 처리 회로(34) 및 수평 구동 회로(35))의 구동을 제어한다.
도 2는, 센서 화소(12) 및 판독 회로(22)의 한 예를 도시한 것이다. 이하에서는, 도 2에 도시한 바와 같이, 4개의 센서 화소(12)가 하나의 판독 회로(22)를 공유하고 있는 경우에 관해 설명한다. 여기서, 「공유」란, 4개의 센서 화소(12)의 출력이 공통의 판독 회로(22)에 입력되는 것을 가리키고 있다.
각 센서 화소(12)는, 서로 공통의 구성 요소를 갖고 있다. 도 2에는, 각 센서 화소(12)의 구성 요소를 서로 구별하기 위해, 각 센서 화소(12)의 구성 요소의 부호의 말미에 식별 번호(1, 2, 3, 4)가 부여되어 있다. 이하에서는, 각 센서 화소(12)의 구성 요소를 서로 구별할 필요가 있는 경우에는, 각 센서 화소(12)의 구성 요소의 부호의 말미에 식별 번호를 부여하지만, 각 센서 화소(12)의 구성 요소를 서로 구별할 필요가 없는 경우에는, 각 센서 화소(12)의 구성 요소의 부호의 말미의 식별 번호를 생략하는 것으로 한다.
각 센서 화소(12)는, 예를 들면, 포토 다이오드(PD)와, 포토 다이오드(PD)와 전기적으로 접속된 전송 트랜지스터(TR)와, 전송 트랜지스터(TR)를 통하여 포토 다이오드(PD)로부터 출력된 전하를 일시적으로 유지하는 플로팅 디퓨전(FD)을 갖고 있다. 포토 다이오드(PD)는, 본 개시의 「광전변환 소자」의 한 구체례에 상당한다. 포토 다이오드(PD)는, 광전변환을 행하여 수광량에 응한 전하를 발생한다. 포토 다이오드(PD)의 캐소드가 전송 트랜지스터(TR)의 소스에 전기적으로 접속되어 있고, 포토 다이오드(PD)의 애노드가 기준 전위선(예를 들면 그라운드)에 전기적으로 접속되어 있다. 전송 트랜지스터(TR)의 드레인이 플로팅 디퓨전(FD)에 전기적으로 접속되고, 전송 트랜지스터(TR)의 게이트는 화소 구동선(23)에 전기적으로 접속되어 있다. 전송 트랜지스터(TR)는, 예를 들면, CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터이다.
하나의 판독 회로(22)를 공유하는 각 센서 화소(12)의 플로팅 디퓨전(FD)은, 서로 전기적으로 접속됨과 함께, 공통의 판독 회로(22)의 입력단에 전기적으로 접속되어 있다. 판독 회로(22)는, 예를 들면, 리셋 트랜지스터(RST)와, 선택 트랜지스터(SEL)와, 증폭 트랜지스터(AMP)를 갖고 있다. 또한, 선택 트랜지스터(SEL)는, 필요에 응하여 생략하여도 좋다. 리셋 트랜지스터(RST)의 소스(판독 회로(22)의 입력단)가 플로팅 디퓨전(FD)에 전기적으로 접속되어 있고, 리셋 트랜지스터(RST)의 드레인이 전원선(VDD) 및 증폭 트랜지스터(AMP)의 드레인에 전기적으로 접속되어 있다. 리셋 트랜지스터(RST)의 게이트는 화소 구동선(23)(도 1 참조)에 전기적으로 접속되어 있다. 증폭 트랜지스터(AMP)의 소스가 선택 트랜지스터(SEL)의 드레인에 전기적으로 접속되어 있고, 증폭 트랜지스터(AMP)의 게이트가 리셋 트랜지스터(RST)의 소스에 전기적으로 접속되어 있다. 선택 트랜지스터(SEL)의 소스(판독 회로(22)의 출력단)가 수직 신호선(24)에 전기적으로 접속되어 있고, 선택 트랜지스터(SEL)의 게이트가 화소 구동선(23)(도 1 참조)에 전기적으로 접속되어 있다.
전송 트랜지스터(TR)는, 전송 트랜지스터(TR)가 온 상태가 되면, 포토 다이오드(PD)의 전하를 플로팅 디퓨전(FD)에 전송한다. 전송 트랜지스터(TR)의 게이트(전송 게이트(TG))는, 예를 들면, 후술하는 도 7에 도시한 바와 같이, 반도체 기판(11)의 표면부터 웰층(42)을 관통하여 PD(41)에 달하는 깊이까지 연재되어 있다. 리셋 트랜지스터(RST)는, 플로팅 디퓨전(FD)의 전위를 소정의 전위에 리셋한다. 리셋 트랜지스터(RST)가 온 상태가 되면, 플로팅 디퓨전(FD)의 전위를 전원선(VDD)의 전위에 리셋한다. 선택 트랜지스터(SEL)는, 판독 회로(22)로부터의 화소 신호의 출력 타이밍을 제어한다. 증폭 트랜지스터(AMP)는, 화소 신호로서, 플로팅 디퓨전(FD)에 유지된 전하의 레벨에 응한 전압의 신호를 생성한다. 증폭 트랜지스터(AMP)는, 소스 폴로워형의 앰프를 구성하고 있고, 포토 다이오드(PD)에서 발생한 전하의 레벨에 응한 전압의 화소 신호를 출력하는 것이다. 증폭 트랜지스터(AMP)는, 선택 트랜지스터(SEL)가 온 상태가 되면, 플로팅 디퓨전(FD)의 전위를 증폭하여, 그 전위에 응한 전압을, 수직 신호선(24)을 통하여 칼럼 신호 처리 회로(34)에 출력한다. 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)는, 예를 들면, CMOS 트랜지스터이다.
또한, 도 3에 도시한 바와 같이, 선택 트랜지스터(SEL)가, 전원선(VDD)과 증폭 트랜지스터(AMP)의 사이에 마련되어 있어도 좋다. 이 경우, 리셋 트랜지스터(RST)의 드레인이 전원선(VDD) 및 선택 트랜지스터(SEL)의 드레인에 전기적으로 접속되어 있다. 선택 트랜지스터(SEL)의 소스가 증폭 트랜지스터(AMP)의 드레인에 전기적으로 접속되어 있고, 선택 트랜지스터(SEL)의 게이트가 화소 구동선(23)(도 1 참조)에 전기적으로 접속되어 있다. 증폭 트랜지스터(AMP)의 소스(판독 회로(22)의 출력단)가 수직 신호선(24)에 전기적으로 접속되어 있고, 증폭 트랜지스터(AMP)의 게이트가 리셋 트랜지스터(RST)의 소스에 전기적으로 접속되어 있다. 또한, 도 4, 도 5에 도시한 바와 같이, FD 전송 트랜지스터(FDG)가, 리셋 트랜지스터(RST)의 소스와 증폭 트랜지스터(AMP)의 게이트의 사이에 마련되어 있어도 좋다.
FD 전송 트랜지스터(FDG)는, 변환 효율을 전환할 때에 사용된다. 일반적으로, 어두운 장소에서의 촬영시에는 화소 신호가 작다. Q=CV에 의거하여, 전하 전압 변환을 행할 때에, 플로팅 디퓨전(FD)의 용량(FD 용량(C))이 크면, 증폭 트랜지스터(AMP)에서 전압으로 변환한 때의 V가 작게 되어 버린다. 한편, 밝은 장소에서는, 화소 신호가 커지기 때문에, FD 용량(C)이 크지 않으면, 플로팅 디퓨전(FD)에서, 포토 다이오드(PD)의 전하를 모두 받지 못한다. 또한, 증폭 트랜지스터(AMP)에서 전압으로 변환한 때의 V가 너무 커지지 않도록(환언하면, 작아지도록), FD 용량(C)이 크게 되어 있을 필요가 있다. 이들에 입각하면, FD 전송 트랜지스터(FDG)를 온으로 하였을 때에는, FD 전송 트랜지스터(FDG)분맡큼의 게이트 용량이 증가하기 때문에, 전체의 FD 용량(C)이 커진다. 한편, FD 전송 트랜지스터(FDG)를 오프로 하였을 때에는, 전체의 FD 용량(C)이 작아진다. 이와 같이, FD 전송 트랜지스터(FDG)를 온 오프 전환함으로써, FD 용량(C)을 가변으로 하여 변환 효율을 전환할 수 있다.
도 6은, 복수의 판독 회로(22)와, 복수의 수직 신호선(24)과의 접속 양태의 한 예를 도시한 것이다. 복수의 판독 회로(22)가, 수직 신호선(24)의 연재 방향(예를 들면 열방향)으로 나열하여 배치되어 있는 경우, 복수의 수직 신호선(24)은, 판독 회로(22)마다 하나씩 할당되어 있어도 좋다. 예를 들면, 도 6에 도시한 바와 같이, 4개의 판독 회로(22)가, 수직 신호선(24)의 연재 방향(예를 들면 열방향)으로 나열하여 배치되어 있는 경우, 4개의 수직 신호선(24)이, 판독 회로(22)마다 하나씩 할당되어 있어도 좋다. 또한, 도 6에서는, 각 수직 신호선(24)을 구별하기 위해, 각 수직 신호선(24)의 부호의 말미에 식별 번호(1, 2, 3, 4)가 부여되어 있다.
도 7은, 촬상 소자(1)의 수직 방향의 단면 구성의 한 예를 도시한 것이다. 도 7에는, 촬상 소자(1)에서, 센서 화소(12)와 대향하는 개소의 단면 구성이 예시되어 있다. 도 8은, 촬상 소자(1)에서의 제1 기판(10) 및 제2 기판(20)의 접속 개소(도 7 중에서 동그라미로 둘러싼 개소)를 확대하여 도시한 것이다. 도 9는, 촬상 소자(1)에서의 제2 기판(20) 및 제3 기판(30)의 접속 개소(도 7 중에서 동그라미로 둘러싼 개소)를 확대하여 도시한 것이다. 촬상 소자(1)는, 제1 기판(10), 제2 기판(20) 및 제3 기판(30)을 이 순서로 적층하여 구성되어 있고, 또한, 제1 기판(10)의 이면측(광입사면측)에, 컬러 필터(40) 및 수광 렌즈(50)를 구비하고 있다. 컬러 필터(40) 및 수광 렌즈(50)는, 각각, 예를 들면, 센서 화소(12)마다 하나씩 마련되어 있다. 즉, 촬상 소자(1)는, 이면 조사형으로 되어 있다.
제1 기판(10)은, 반도체 기판(11)상에 절연층(46)을 적층하여 구성되어 있다. 절연층(46)은, 본 개시의 「제1 절연층」의 한 구체례에 상당한다. 제1 기판(10)은, 층간 절연막(51)의 일부로서, 절연층(46)을 갖고 있다. 절연층(46)은, 반도체 기판(11)과, 후술하는 반도체 기판(21)의 간극에 마련되어 있다. 반도체 기판(11)은, 실리콘 기판으로 구성되어 있다. 반도체 기판(11)은, 예를 들면, 표면의 일부 및 그 부근에, p웰층(42)을 갖고 있고, 그 이외의 영역(p웰층(42)보다도 깊은 영역)에, p웰층(42)과는 다른 도전형의 PD(41)를 갖고 있다. p웰층(42)은, p형의 반도체 영역으로 구성되어 있다. PD(41)는, p웰층(42)과는 다른 도전형(구체적으로는 n형)의 반도체 영역으로 구성되어 있다. 반도체 기판(11)은, p웰층(42) 내에, p웰층(42)과는 다른 도전형(구체적으로는 n형)의 반도체 영역으로서, 플로팅 디퓨전(FD)을 갖고 있다.
제1 기판(10)은, 포토 다이오드(PD), 전송 트랜지스터(TR) 및 플로팅 디퓨전(FD)을 센서 화소(12)마다 갖고 있다. 제1 기판(10)은, 반도체 기판(11)의 표면측(광입사면측과는 반대측, 제2 기판(20)측)의 부분에, 전송 트랜지스터(TR) 및 플로팅 디퓨전(FD)이 마련된 구성으로 되어 있다. 제1 기판(10)은, 각 센서 화소(12)를 분리하는 소자 분리부(43)를 갖고 있다. 소자 분리부(43)는, 반도체 기판(11)의 법선 방향(반도체 기판(11)의 표면에 대해 수직한 방향)으로 연재되어 형성되어 있다. 소자 분리부(43)는, 서로 인접하는 2개의 센서 화소(12)의 사이에 마련되어 있다. 소자 분리부(43)는, 서로 인접하는 센서 화소(12)끼리를 전기적으로 분리한다. 소자 분리부(43)는, 예를 들면, 산화실리콘에 의해 구성되어 있다. 소자 분리부(43)는, 예를 들면, 반도체 기판(11)을 관통하고 있다. 제1 기판(10)은, 예를 들면, 또한, 소자 분리부(43)의 측면으로서, 또한, 포토 다이오드(PD)측의 면에 접하는 p웰층(44)을 갖고 있다. p웰층(44)은, 포토 다이오드(PD)와는 다른 도전형(구체적으로는 p형)의 반도체 영역으로 구성되어 있다. 제1 기판(10)은, 예를 들면, 또한, 반도체 기판(11)의 이면에 접하는 고정 전하막(45)을 갖고 있다. 고정 전하막(45)은, 반도체 기판(11)의 수광면측의 계면준위에 기인하는 암전류의 발생을 억제하기 위해, 부(負)로 대전하고 있다. 고정 전하막(45)은, 예를 들면, 부의 고정 전하를 갖는 절연막에 의해 형성되어 있다. 그와 같은 절연막의 재료로서는, 예를 들면, 산화하프늄, 산화지르콘, 산화알루미늄, 산화티탄 또는 산화탄탈을 들 수 있다. 고정 전하막(45)이 유기하는 전계에 의해, 반도체 기판(11)의 수광면측의 계면에 홀 축적층이 형성된다. 이 홀 축적층에 의해, 계면으로부터의 전자의 발생이 억제된다. 컬러 필터(40)는, 반도체 기판(11)의 이면측에 마련되어 있다. 컬러 필터(40)는, 예를 들면, 고정 전하막(45)에 접하여 마련되어 있고, 고정 전하막(45)을 통하여 센서 화소(12)와 대향하는 위치에 마련되어 있다. 수광 렌즈(50)는, 예를 들면, 컬러 필터(40)에 접하여 마련되어 있고, 컬러 필터(40) 및 고정 전하막(45)을 통하여 센서 화소(12)와 대향하는 위치에 마련되어 있다.
제2 기판(20)은, 반도체 기판(21)상에 절연층(52)을 적층하여 구성되어 있다. 절연층(52)은, 본 개시의 「제3 절연층」의 한 구체례에 상당한다. 제2 기판(20)은, 층간 절연막(51)의 일부로서, 절연층(52)을 갖고 있다. 절연층(52)은, 반도체 기판(21)과, 반도체 기판(31)의 간극에 마련되어 있다. 반도체 기판(21)은, 실리콘 기판으로 구성되어 있다. 제2 기판(20)은, 4개의 센서 화소(12)마다, 하나의 판독 회로(22)를 갖고 있다. 제2 기판(20)은, 반도체 기판(21)의 표면측(제3 기판(30)측)의 부분에 판독 회로(22)가 마련된 구성으로 되어 있다. 제2 기판(20)은, 반도체 기판(11)의 표면측에 반도체 기판(21)의 이면을 향하여 제1 기판(10)에 첩합되어 있다. 즉, 제2 기판(20)은, 제1 기판(10)에, 페이스 투 백(face-to-back fashion)으로 첩합되어 있다. 제2 기판(20)은, 또한, 반도체 기판(21)과 동일한 층 내에, 반도체 기판(21)을 관통하는 절연층(53)을 갖고 있다. 절연층(53)은, 본 개시의 「제2 절연층」의 한 구체례에 상당한다. 제2 기판(20)은, 층간 절연막(51)의 일부로서, 절연층(53)을 갖고 있다. 절연층(53)은, 후술하는 관통 배선(54)의 측면을 덮도록 마련되어 있다.
제1 기판(10) 및 제2 기판(20)으로 이루어지는 적층체는, 층간 절연막(51)과, 층간 절연막(51) 내에 마련된 관통 배선(54)을 갖고 있다. 관통 배선(54)은, 본 개시의 「제1 관통 배선」의 한 구체례에 상당한다. 상기 적층체는, 센서 화소(12)마다, 하나의 관통 배선(54)을 갖고 있다. 관통 배선(54)은, 반도체 기판(21)의 법선 방향으로 늘어나 있고, 층간 절연막(51) 중, 절연층(53)을 포함하는 개소를 관통하여 마련되어 있다. 제1 기판(10) 및 제2 기판(20)은, 관통 배선(54)에 의해 서로 전기적으로 접속되어 있다. 구체적으로는, 관통 배선(54)은, 플로팅 디퓨전(FD) 및 후술하는 접속 배선(55)에 전기적으로 접속되어 있다.
제1 기판(10) 및 제2 기판(20)으로 이루어지는 적층체는, 또한, 층간 절연막(51) 내에 마련된 관통 배선(47, 48)(후술하는 도 10 참조)을 갖고 있다. 관통 배선(48)은, 본 개시의 「제1 관통 배선」의 한 구체례에 상당한다. 상기 적층체는, 센서 화소(12)마다, 하나의 관통 배선(47)과, 하나의 관통 배선(48)을 갖고 있다. 관통 배선(47, 48)은, 각각, 반도체 기판(21)의 법선 방향으로 늘어나 있고, 층간 절연막(51) 중, 절연층(53)을 포함하는 개소를 관통하여 마련되어 있다. 제1 기판(10) 및 제2 기판(20)은, 관통 배선(47, 48)에 의해 서로 전기적으로 접속되어 있다. 구체적으로는, 관통 배선(47)은, 반도체 기판(11)의 p웰층(42)과, 제2 기판(20) 내의 배선에 전기적으로 접속되어 있다. 관통 배선(48)은, 전송 게이트(TG) 및 화소 구동선(23)에 전기적으로 접속되어 있다.
제2 기판(20)은, 예를 들면, 절연층(52) 내에, 판독 회로(22)나 반도체 기판(21)과 전기적으로 접속된 복수의 접속부(59)를 갖고 있다. 제2 기판(20)은, 또한, 예를 들면, 절연층(52)상에 배선층(56)을 갖고 있다. 배선층(56)은, 예를 들면, 절연층(57)과, 절연층(57) 내에 마련된 복수의 화소 구동선(23) 및 복수의 수직 신호선(24)을 갖고 있다. 배선층(56)은, 또한, 예를 들면, 절연층(57) 내에 복수의 접속 배선(55)을 4개의 센서 화소(12)마다 하나씩 갖고 있다. 접속 배선(55)은, 판독 회로(22)를 공유하는 4개의 센서 화소(12)에 포함되는 플로팅 디퓨전(FD)에 전기적으로 접속된 각 관통 배선(54)을 서로 전기적으로 접속하고 있다. 여기서, 관통 배선(54, 48)의 총수는, 제1 기판(10)에 포함되는 센서 화소(12)의 총수보다도 많고, 제1 기판(10)에 포함되는 센서 화소(12)의 총수의 2배로 되어 있다. 또한, 관통 배선(54, 48, 47)의 총수는, 제1 기판(10)에 포함되는 센서 화소(12)의 총수보다도 많고, 제1 기판(10)에 포함되는 센서 화소(12)의 총수의 3배로 되어 있다.
배선층(56)은, 또한, 예를 들면, 절연층(57) 내에 복수의 패드 전극(58)을 갖고 있다. 각 패드 전극(58)은, 예를 들면, Cu(구리), Al(알루미늄) 등의 금속으로 형성되어 있다. 각 패드 전극(58)은, 배선층(56)의 표면에 노출하고 있다. 각 패드 전극(58)은, 제2 기판(20)과 제3 기판(30)의 전기적인 접속과, 제2 기판(20)과 제3 기판(30)의 첩합에 사용된다. 복수의 패드 전극(58)은, 예를 들면, 화소 구동선(23) 및 수직 신호선(24)마다 하나씩 마련되어 있다. 여기서, 패드 전극(58)의 총수(또는, 패드 전극(58)과 패드 전극(64)(후술)과의 접합의 총수는, 제1 기판(10)에 포함되는 센서 화소(12)의 총수보다도 적다.
제3 기판(30)은, 예를 들면, 반도체 기판(31)상에 층간 절연막(61)을 적층하여 구성되어 있다. 또한, 제3 기판(30)은, 후술하는 바와 같이, 제2 기판(20)에, 표면측의 면끼리로 첩합되어 있기 때문에, 제3 기판(30) 내의 구성에 관해 설명할 때에는, 상하의 설명이, 도면에서의 상하 방향과는 반대로 되어 있다. 반도체 기판(31)은, 실리콘 기판으로 구성되어 있다. 제3 기판(30)은, 반도체 기판(31)의 표면측의 부분에 로직 회로(32)가 마련된 구성으로 되어 있다. 제3 기판(30)은, 또한, 예를 들면, 층간 절연막(61)상에 배선층(62)을 갖고 있다. 배선층(62)은, 예를 들면, 절연층(63)과, 절연층(63) 내에 마련된 복수의 패드 전극(64)을 갖고 있다. 복수의 패드 전극(64)은, 로직 회로(32)와 전기적으로 접속되어 있다. 각 패드 전극(64)은, 예를 들면, Cu(구리)로 형성되어 있다. 각 패드 전극(64)은, 배선층(62)의 표면에 노출하고 있다. 각 패드 전극(64)은, 제2 기판(20)과 제3 기판(30)과의 전기적인 접속과, 제2 기판(20)과 제3 기판(30)과의 첩합에 사용된다. 또한, 패드 전극(64)은, 반드시 복수가 아니라도 좋고, 하나라도 로직 회로(32)와 전기적으로 접속이 가능하다. 제2 기판(20) 및 제3 기판(30)은, 패드 전극(58, 64)끼리의 접합에 의해, 서로 전기적으로 접속되어 있다. 즉, 전송 트랜지스터(TR)의 게이트(전송 게이트(TG))는, 관통 배선(54)과, 패드 전극(58, 64)을 통하여, 로직 회로(32)에 전기적으로 접속되어 있다. 제3 기판(30)은, 반도체 기판(21)의 표면측에 반도체 기판(31)의 표면을 향하여 제2 기판(20)에 첩합되어 있다. 즉, 제3 기판(30)은, 제2 기판(20)에, 페이스 투 페이스로 첩합되어 있다.
도 8에 도시한 바와 같이, 제1 기판(10)과 제2 기판(20)은, 관통 배선(54)에 의해 서로 전기적으로 접속되어 있다. 또한, 도 9에 도시한 바와 같이, 제2 기판(20)과 제3 기판(30)은, 패드 전극(58, 64)끼리의 접합에 의해 서로 전기적으로 접속되어 있다. 여기서, 관통 배선(54)의 폭(D1)은, 패드 전극(58, 64)끼리의 접합 개소의 폭(D3)보다도 좁게 되어 있다. 즉, 관통 배선(54)의 단면적은, 패드 전극(58, 64)끼리의 접합 부분의 단면적보다도 작게 되어 있다. 따라서, 관통 배선(54)은, 제1 기판(10)에서의 1화소당의 면적의 미세화를 방해하는 일이 없다. 또한, 판독 회로(22)는 제2 기판(20)에 형성되고, 로직 회로(32)는 제3 기판(30)에 형성되어 있기 때문에, 제2 기판(20)과 제3 기판(30)을 서로 전기적으로 접속하기 위한 구조를, 제1 기판(10)과 제2 기판(20)을 서로 전기적으로 접속하기 위한 구조에 비하여, 배치나 접속을 위한 콘택트의 수 등을 보다 자유로운 레이아웃으로 형성하는 것이 가능하다. 따라서, 제2 기판(20)과 제3 기판(30)을 서로 전기적으로 접속하기 위한 구조로서, 패드 전극(58, 64)끼리의 접합을 이용할 수 있다.
도 10, 도 11은, 촬상 소자(1)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 도 10, 도 11의 상측의 도면은, 도 7의 단면(Sec1)에서의 단면 구성의 한 예를 도시하는 도면이고, 도 10, 도 11의 하측의 도면은, 도 7의 단면(Sec2)에서의 단면 구성의 한 예를 도시하는 도면이다. 도 10에는, 2×2의 4개의 센서 화소(12)를 2조(組), 제2 방향(H)으로 나열한 구성이 예시되어 있고, 도 11에는, 2×2의 4개의 센서 화소(12)를 4조, 제1 방향(V) 및 제2 방향(H)으로 나열한 구성이 예시되어 있다. 또한, 도 10, 도 11의 상측의 단면도에서는, 도 7의 단면(Sec1)에서의 단면 구성의 한 예를 도시하는 도면에, 반도체 기판(11)의 표면 구성의 한 예를 도시하는 도면이 포개어짐과 함께, 절연층(46)이 생략되어 있다. 또한, 도 10, 도 11의 하측의 단면도에서는, 도 7의 단면(Sec2)에서의 단면 구성의 한 예를 도시하는 도면에, 반도체 기판(21)의 표면 구성의 한 예를 도시하는 도면이 포개어져 있다.
도 10, 도 11에 도시한 바와 같이, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)은, 제1 기판(10)의 면 내에서 제1 방향(V)(도 10의 상하 방향, 도 11의 좌우 방향)으로 띠형상으로 나열하여 배치되어 있다. 또한, 도 10, 도 11에는, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)이 제1 방향(V)으로 2열로 나열하여 배치되어 있는 경우가 예시되어 있다. 제1 방향(V)은, 매트릭스형상으로 배치된 복수의 센서 화소(12)의 2개의 배열 방향(예를 들면 행방향 및 열방향) 중 일방의 배열 방향(예를 들면 열방향)과 평행으로 되어 있다. 판독 회로(22)를 공유하는 4개의 센서 화소(12)에서, 4개의 플로팅 디퓨전(FD)은, 예를 들면, 소자 분리부(43)를 통하여 서로 근접하여 배치되어 있다. 판독 회로(22)를 공유하는 4개의 센서 화소(12)에서, 4개의 전송 게이트(TG)는, 4개의 플로팅 디퓨전(FD)을 둘러싸도록 배치되어 있고, 예를 들면, 4개의 전송 게이트(TG)에 의해 원환형상(圓環形狀, annular shape)이 되는 형상으로 되어 있다.
절연층(53)은, 제1 방향(V)으로 연재되는 복수의 블록으로 구성되어 있다. 반도체 기판(21)은, 제1 방향(V)으로 연재됨과 함께, 절연층(53)을 통하여 제1 방향(V)과 직교하는 제2 방향(H)으로 나열하여 배치된 복수의 섬형상(島狀)의 블록(21A)으로 구성되어 있다. 각 블록(21A)에는, 예를 들면, 복수조의 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 마련되어 있다. 4개의 센서 화소(12)에 의해 공유되는 하나의 판독 회로(22)는, 예를 들면, 4개의 센서 화소(12)와 대향하는 영역 내에 있는, 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)에 의해 구성되어 있다. 4개의 센서 화소(12)에 의해 공유되는 하나의 판독 회로(22)는, 예를 들면, 절연층(53)의 왼쪽옆의 블록(21A) 내의 증폭 트랜지스터(AMP)와, 절연층(53)의 오른쪽옆의 블록(21A) 내의 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)에 의해 구성되어 있다.
도 12, 도 13, 도 14, 도 15는, 촬상 소자(1)의 수평면 내에서의 배선 레이아웃의 한 예를 도시한 것이다. 도 12∼도 15에는, 4개의 센서 화소(12)에 의해 공유되는 하나의 판독 회로(22)가 4개의 센서 화소(12)와 대향하는 영역 내에 마련되어 있는 경우가 예시되어 있다. 도 12∼도 15에 기재된 배선은, 예를 들면, 배선층(56)에서 서로 다른 층 내에 마련되어 있다.
서로 인접하는 4개의 관통 배선(54)은, 예를 들면, 도 12에 도시한 바와 같이, 접속 배선(55)과 전기적으로 접속되어 있다. 서로 인접하는 4개의 관통 배선(54)은, 또한, 예를 들면, 도 12에 도시한 바와 같이, 접속 배선(55) 및 접속부(59)를 통하여, 절연층(53)의 왼쪽옆 블록(21A)에 포함되는 증폭 트랜지스터(AMP)의 게이트와, 절연층(53)의 오른쪽옆 블록(21A)에 포함되는 리셋 트랜지스터(RST)의 게이트에 전기적으로 접속되어 있다.
전원선(VDD)은, 예를 들면, 도 13에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 판독 회로(22)와 대향하는 위치에 배치되어 있다. 전원선(VDD)은, 예를 들면, 도 13에 도시한 바와 같이, 접속부(59)를 통하여, 제2 방향(H)으로 나열하여 배치된 각 판독 회로(22)의 증폭 트랜지스터(AMP)의 드레인 및 리셋 트랜지스터(RST)의 드레인에 전기적으로 접속되어 있다. 2개의 화소 구동선(23)이, 예를 들면, 도 13에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 판독 회로(22)와 대향하는 위치에 배치되어 있다. 일방의 화소 구동선(23)(제2 제어선)은, 예를 들면, 도 13에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 판독 회로(22)의 리셋 트랜지스터(RST)의 게이트에 전기적으로 접속된 배선(RSTG)이다. 타방의 화소 구동선(23)(제3 제어선)은, 예를 들면, 도 13에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 판독 회로(22)의 선택 트랜지스터(SEL)의 게이트에 전기적으로 접속된 배선(SELG)이다. 각 판독 회로(22)에서, 증폭 트랜지스터(AMP)의 소스와, 선택 트랜지스터(SEL)의 드레인이, 예를 들면, 도 13에 도시한 바와 같이, 배선(25)을 통하여, 서로 전기적으로 접속되어 있다.
2개의 전원선(VSS)이, 예를 들면, 도 14에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 판독 회로(22)와 대향하는 위치에 배치되어 있다. 각 전원선(VSS)은, 예를 들면, 도 14에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 센서 화소(12)와 대향하는 위치에서, 복수의 관통 배선(47)에 전기적으로 접속되어 있다. 4개의 화소 구동선(23)이, 예를 들면, 도 14에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 판독 회로(22)와 대향하는 위치에 배치되어 있다. 4개의 화소 구동선(23)의 각각은, 예를 들면, 도 14에 도시한 바와 같이, 제2 방향(H)으로 나열하여 배치된 각 판독 회로(22)에 대응하는 4개의 센서 화소(12) 중의 하나의 센서 화소(12)의 관통 배선(48)에 전기적으로 접속된 배선(TRG)이다. 즉, 4개의 화소 구동선(23)(제1 제어선)은, 제2 방향(H)으로 나열하여 배치된 각 센서 화소(12)의 전송 트랜지스터(TR)의 게이트(전송 게이트(TG))에 전기적으로 접속되어 있다. 도 14에서는, 각 배선(TRG)을 구별하기 위해, 각 배선(TRG)의 말미에 식별자(1, 2, 3, 4)가 부여되어 있다.
수직 신호선(24)은, 예를 들면, 도 15에 도시한 바와 같이, 제1 방향(V)으로 나열하여 배치된 각 판독 회로(22)와 대향하는 위치에 배치되어 있다. 수직 신호선(24)(출력선)은, 예를 들면, 도 15에 도시한 바와 같이, 제1 방향(V)으로 나열하여 배치된 각 판독 회로(22)의 출력단(증폭 트랜지스터(AMP)의 소스)에 전기적으로 접속되어 있다.
[제조 방법]
다음에, 촬상 소자(1)의 제조 방법에 관해 설명한다. 도 16a∼도 16f는, 촬상 소자(1)의 제조 과정의 한 예를 도시하는 것이다.
우선, 반도체 기판(11)에, p웰층(42)과, 소자 분리부(43), p웰층(44)을 형성한다. 다음에, 반도체 기판(11)에, 포토 다이오드(PD), 전송 트랜지스터(TR) 및 플로팅 디퓨전(FD)을 형성한다(도 16a). 이에 의해, 반도체 기판(11)에, 센서 화소(12)가 형성된다. 이때, 센서 화소(12)에 사용하는 전극 재료로서, 실리사이드 프로세스에 의한 CoSi2나 NiSi 등의 내열성이 낮은 재료를 사용하지 않는 것이 바람직하다. 오히려, 센서 화소(12)에 사용하는 전극 재료로서는, 내열성이 높은 재료를 사용하는 것이 바람직하다. 내열성이 높은 재료로서는, 예를 들면, 폴리실리콘을 들 수 있다. 그 후, 반도체 기판(11)상에, 절연층(46)을 형성한다(도 16a). 이와 같이 하여, 제1 기판(10)이 형성된다.
다음에, 제1 기판(10)(절연층(46)) 상에, 반도체 기판(21)을 첩합한다(도 16b). 이때, 필요에 응하여, 반도체 기판(21)을 박육화한다. 이때, 반도체 기판(21)의 두께를, 판독 회로(22)의 형성에 필요한 막두께로 한다. 반도체 기판(21)의 두께는, 일반적으로는 수백㎚ 정도이다. 그러나, 판독 회로(22)의 콘셉트에 따라서는, FD(Fully Depletion)형도 가능하기 때문에, 그 경우에는, 반도체 기판(21)의 두께로서는, 수㎚∼수㎛의 범위를 취할 수 있다.
다음에, 반도체 기판(21)과 동일한 층 내에, 절연층(53)을 형성한다(도 16c). 절연층(53)을, 예를 들면, 플로팅 디퓨전(FD)과 대향하는 개소에 형성한다. 예를 들면, 반도체 기판(21)에 대해, 반도체 기판(21)을 관통하는 슬릿을 형성하고, 반도체 기판(21)을 복수의 블록(21A)으로 분리한다. 그 후, 슬릿을 매입하도록, 절연층(53)을 형성한다. 그 후, 반도체 기판(21)의 각 블록(21A)에, 증폭 트랜지스터(AMP) 등을 포함하는 판독 회로(22)를 형성한다(도 16c). 이때, 센서 화소(12)의 전극 재료로서, 내열성이 높은 금속재료가 사용되고 있는 경우에는, 판독 회로(22)의 게이트 절연막을, 열산화에 의해 형성하는 것이 가능하다.
다음에, 반도체 기판(21)상에 절연층(52)을 형성한다. 이와 같이 하여, 절연층(46, 52, 53)으로 이루어지는 층간 절연막(51)을 형성한다. 계속해서, 층간 절연막(51)에 관통구멍(51A, 51B)을 형성한다(도 16d). 구체적으로는, 절연층(52) 중, 판독 회로(22)와 대향하는 개소에, 절연층(52)을 관통하는 관통구멍(51B)을 형성한다. 또한, 층간 절연막(51) 중, 플로팅 디퓨전(FD)과 대향하는 개소(즉, 절연층(53)과 대향하는 개소)에, 층간 절연막(51)을 관통하는 관통구멍(51A)을 형성한다.
다음에, 관통구멍(51A, 51B)에 도전성 재료를 매입함에 의해, 관통구멍(51A) 내에 관통 배선(54)을 형성함과 함께, 관통구멍(51B) 내에 접속부(59)를 형성한다(도 16e). 또한, 절연층(52)상에, 관통 배선(54)과 접속부(59)를 서로 전기적으로 접속하는 접속 배선(55)을 형성한다(도 16e). 그 후, 패드 전극(58)을 포함하는 배선층(56)을, 절연층(52)상에 형성한다. 이와 같이 하여, 제2 기판(20)이 형성된다.
다음에, 제2 기판(20)을, 반도체 기판(31)의 표면측에 반도체 기판(21)의 표면을 향하여, 로직 회로(32)나 배선층(62)이 형성된 제3 기판(30)에 첩합한다(도 16f). 이때, 제2 기판(20)의 패드 전극(58)과, 제3 기판(30)의 패드 전극(64)을 서로 접합함에 의해, 제2 기판(20)과 제3 기판(30)을 서로 전기적으로 접속한다. 이와 같이 하여, 촬상 소자(1)가 제조된다.
[효과]
종래, 2차원 구조의 촬상 소자의 1화소당의 면적의 미세화는, 미세 프로세스의 도입과 실장 밀도의 향상에 의해 실현되어 왔다. 근래, 촬상 소자의 더한층의 소형화 및 1화소당의 면적의 미세화를 실현하기 위해, 3차원 구조의 촬상 소자가 개발되어 있다. 3차원 구조의 촬상 소자에서는, 예를 들면, 복수의 센서 화소를 갖는 반도체 기판과, 각 센서 화소에서 얻어진 신호를 처리하는 신호 처리 회로를 갖는 반도체 기판이 서로 적층되어 있다. 이에 의해, 지금까지와 동등한 칩 사이즈로, 센서 화소의 집적도를 보다 높게 하거나, 신호 처리 회로의 사이즈를 보다 크게 하거나 할 수 있다.
그런데, 3차원 구조의 촬상 소자에서, 반도체 칩을 3층 적층하는 경우에는, 모든 반도체 기판을 표면측의 면끼리(페이스 투 페이스)로 접합할 수가 없다. 만연(漫然)히 반도체 기판을 3층 적층하는 경우에는, 반도체 기판끼리를 전기적으로 접속하는 구조에 기인하여, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 하여 버릴 가능성이 있다.
한편, 본 실시의 형태에서는, 센서 화소(12) 및 판독 회로(22)가 서로 다른 기판(제1 기판(10) 및 제2 기판(20))에 형성되어 있다. 이에 의해, 센서 화소(12) 및 판독 회로(22)를 동일 기판에 형성한 경우에 비하여, 센서 화소(12) 및 판독 회로(22)의 면적을 확대할 수 있다. 그 결과, 광전변환 효율을 향상시키거나, 트랜지스터 노이즈를 저감하거나 할 수 있다. 또한, 센서 화소(12)를 갖는 제1 기판(10)과, 판독 회로(22)를 갖는 제2 기판(20)이, 층간 절연막(51) 내에 마련된 관통 배선(54)에 의해 서로 전기적으로 접속되어 있다. 이에 의해, 패드 전극끼리의 접합이나, 반도체 기판을 관통시킨 관통 배선(예를 들면 TSV(Thorough Si Via))에 의해, 제1 기판(10)과 제2 기판(20)을 서로 전기적으로 접속한 경우에 비하여, 칩 사이즈를 보다 소형화할 수 있다. 또한, 1화소당의 면적의 더한층의 미세화에 의해, 해상도를 보다 높게할 수 있다. 또한, 종전과 같은 칩 사이즈로 한 경우에는, 센서 화소(12)의 형성 영역을 확대할 수 있다. 또한, 본 실시의 형태에서는, 판독 회로(22) 및 로직 회로(32)가 서로 다른 기판(제2 기판(20) 및 제3 기판(30))에 형성되어 있다. 이에 의해, 판독 회로(22) 및 로직 회로(32)를 동일 기판에 형성한 경우에 비하여, 판독 회로(22) 및 로직 회로(32)의 면적을 확대할 수 있다. 또한, 판독 회로(22) 및 로직 회로(32)의 면적이 소자 분리부(43)에 의해 율속(律束)되지 않기 때문에, 노이즈 특성을 향상시킬 수 있다. 또한, 본 실시의 형태에서는, 제2 기판(20) 및 제3 기판(30)은, 패드 전극(58, 64)끼리의 접합에 의해, 서로 전기적으로 접속되어 있다. 여기서, 판독 회로(22)는 제2 기판(20)에 형성되고, 로직 회로(32)는 제3 기판(30)에 형성되어 있기 때문에, 제2 기판(20)과 제3 기판(30)을 서로 전기적으로 접속하기 위한 구조를, 제1 기판(10)과 제2 기판(20)을 서로 전기적으로 접속하기 위한 구조에 비하여, 배치나 접속을 위한 콘택트의 수 등을 보다 자유로운 레이아웃으로 형성하는 것이 가능하다. 따라서, 제2 기판(20)과 제3 기판(30)과의 전기적인 접속에, 패드 전극(58, 64)끼리의 접합을 이용할 수 있다. 이와 같이, 본 실시의 형태에서는, 기판의 집적도에 응하여 기판끼리의 전기적인 접속이 이루어져 있다. 이에 의해, 기판끼리를 전기적으로 접속하는 구조에 기인하여, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 하여 버리는 일이 없다. 그 결과, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
또한, 본 실시의 형태에서는, 포토 다이오드(PD), 전송 트랜지스터(TR) 및 플로팅 디퓨전(FD)을 갖는 센서 화소(12)가 제1 기판(10)에 형성되고, 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)를 갖는 판독 회로(22)가 제2 기판(20)에 형성되어 있다. 이에 의해, 센서 화소(12) 및 판독 회로(22)를 동일 기판에 형성한 경우에 비하여, 센서 화소(12) 및 판독 회로(22)의 면적을 확대할 수 있다. 그 결과, 제2 기판(20)과 제3 기판(30)과의 전기적인 접속에, 패드 전극(58, 64)끼리의 접합을 이용하는 경우라도, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 하여 버리는 일이 없다. 그 결과, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다. 구체적으로는, 제1 기판(10)에 마련한 트랜지스터가 적어짐에 의해, 특히 센서 화소(12)의 포토 다이오드(PD)의 면적을 확대할 수 있다. 그에 의해, 광전변환에서의 포화 신호 전하량을 증가시켜, 광전변환 효율을 높일 수 있다. 제2 기판(20)에서는, 판독 회로(22)에서의 각 트랜지스터의 레이아웃의 자유도를 확보할 수 있다. 또한, 각 트랜지스터의 면적을 확대할 수 있기 때문에, 특히 증폭 트랜지스터(AMP)의 면적을 확대함으로써, 화소 신호에 영향을 주는 노이즈를 저감할 수 있다. 제2 기판(20)과 제3 기판(30)의 전기적인 접속에, 패드 전극(58, 64)끼리의 접합을 이용하는 경우라도, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 하여 버리는 일이 없다. 그 결과, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
또한, 본 실시의 형태에서는, 제2 기판(20)은, 반도체 기판(11)의 표면측에 반도체 기판(21)의 이면을 향하여 제1 기판(10)에 첩합되어 있고, 제3 기판(30)은, 반도체 기판(21)의 표면측에 반도체 기판(31)의 표면측을 향하여 제2 기판(20)에 첩합되어 있다. 이에 의해, 제1 기판(10)과 제2 기판(20)과의 전기적인 접속에 관통 배선(54)을 이용하여, 제2 기판(20)과 제3 기판(30)과의 전기적인 접속에, 패드 전극(58, 64)끼리의 접합을 이용함에 의해, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
또한, 본 실시의 형태에서는, 관통 배선(54)의 단면적은, 패드 전극(58, 64)끼리의 접합 부분의 단면적보다도 작게 되어 있다. 이에 의해, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
또한, 본 실시의 형태의 로직 회로(32)에서는, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에, CoSi2나 NiSi 등의 실리사이드(Self Aligned Silicide) 프로세스를 이용하여 형성된 실리사이드로 이루어지는 저저항 영역이 형성되어 있다. 실리사이드로 이루어지는 저저항 영역은, 반도체 기판의 재료와 금속과의 화합물로 형성되어 있다. 여기서, 로직 회로(32)는, 제3 기판(30)에 마련되어 있다. 그때문에, 센서 화소(12)나 판독 회로(22)를 형성하는 프로세스와는 다른 프로세스로, 로직 회로(32)를 형성할 수 있다. 그 결과, 센서 화소(12)나 판독 회로(22)를 형성할 때에, 열산화 등의 고온 프로세스를 이용할 수 있다. 또한, 로직 회로(32)에는, 내열성이 낮은 재료인 실리사이드를 사용할 도수 있다. 따라서, 로직 회로(32)의 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에, 실리사이드로 이루어지는 저저항 영역을 마련한 경우에는, 접촉 저항을 저감할 수 있고, 그 결과, 로직 회로(32)에서의 연산 속도를 고속화할 수 있다.
또한, 본 실시의 형태에서는, 제1 기판(10)에는, 각 센서 화소(12)를 분리하는 소자 분리부(43)가 마련되어 있다. 그러나, 본 실시의 형태에서는, 포토 다이오드(PD), 전송 트랜지스터(TR) 및 플로팅 디퓨전(FD)을 갖는 센서 화소(12)가 제1 기판(10)에 형성되고, 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)를 갖는 판독 회로(22)가 제2 기판(20)에 형성되어 있다. 이에 의해, 1화소당의 면적의 미세화에 의해 소자 분리부(43)로 둘러싸여진 면적이 작아진 경우라도, 센서 화소(12) 및 판독 회로(22)의 면적을 확대할 수 있다. 그 결과, 소자 분리부(43)를 이용한 경우라도, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 하여 버리는 일이 없다. 따라서, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
또한, 본 실시의 형태에서는, 소자 분리부(43)는, 반도체 기판(11)을 관통하고 있다. 이에 의해, 1화소당의 면적의 미세화에 의해 센서 화소(12) 사이의 거리가 근접한 경우라도, 인접하는 센서 화소(12) 사이에서의 신호 크로스토크를 억제할 수 있고, 재생 화상상에서의 해상도 저하나 혼색에 의한 화질 열화를 억제할 수 있다.
또한, 본 실시의 형태에서는, 제1 기판(10) 및 제2 기판(20)으로 이루어지는 적층체는, 센서 화소(12)마다, 3개의 관통 배선(54, 47, 48)을 갖고 있다. 관통 배선(48)은, 전송 트랜지스터(TR)의 게이트(전송 게이트(TG))에 전기적으로 접속되고, 관통 배선(47)은, 반도체 기판(11)의 p웰층(42)에 전기적으로 접속되고, 관통 배선(54)은, 플로팅 디퓨전(FD)에 전기적으로 접속되어 있다. 즉, 관통 배선(54, 47, 48)의 수는, 제1 기판(10)에 포함되는 센서 화소(12)의 수보다도 많게 되어 있다. 그러나, 본 실시의 형태에서는, 제1 기판(10)과 제2 기판(20)의 전기적인 접속에는, 단면적의 작은 관통 배선(54)이 사용되고 있다. 이에 의해, 칩 사이즈를 보다 소형화할 수 있고, 또한, 제1 기판(10)에서의 1화소당의 면적을 보다 미세화할 수 있다. 그 결과, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
<2. 변형례>
이하에, 상기 실시의 형태에 관한 촬상 소자(1)의 변형례에 관해 설명한다. 또한, 이하의 변형례에서, 상기 실시의 형태와 공통의 구성에 대해서는, 동일한 부호가 부여되어 있다.
[변형례 A]
도 17은, 상기 실시의 형태에 관한 촬상 소자(1)의 수직 방향의 단면 구성의 한 변형례를 도시하는 것이다. 도 17에는, 도 7에 기재된 단면 구성의 한 변형례가 도시되어 있다. 본 변형례에서는, 전송 트랜지스터(TR)가, 평면형의 전송 게이트(TG)를 갖고 있다. 그때문에, 전송 게이트(TG)는, 웰층(42)을 관통하지 않고, 반도체 기판(11)의 표면에만 형성되어 있다. 전송 트랜지스터(TR)에 평면형의 전송 게이트(TG)가 사용되는 경우라도, 촬상 소자(1)는, 상기 실시의 형태와 같은 효과를 갖는다.
[변형례 B]
도 18, 도 19는, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)의 수직 방향의 단면 구성의 한 변형례를 도시하는 것이다. 도 18에는, 도 7에 기재된 단면 구성의 한 변형례가 도시되어 있다. 도 19에는, 도 17에 기재된 단면 구성의 한 변형례가 도시되어 있다. 본 변형례에서는, 제2 기판(20)과 제3 기판(30)을 전기적으로 접속하는 구조로서, 패드 전극(58, 64)끼리의 접합 대신에, 반도체 기판(31)을 관통하는 관통 배선(65)이 사용되고 있다. 즉, 제3 기판(30)은, 제2 기판(20)과 제3 기판(30)과의 전기적 접속에 사용되는 관통 배선(65)을 갖고 있고, 제2 기판(20) 및 제3 기판(30)은, 관통 배선(65)에 의해, 서로 전기적으로 접속되어 있다. 즉, 전송 트랜지스터(TR)의 게이트(전송 게이트(TG))는, 관통 배선(48)과, 패드 전극(58)과, 관통 배선(65)을 통하여, 로직 회로(32)에 전기적으로 접속되어 있다. 여기서, 관통 배선(65)의 총수는, 제1 기판(10)에 포함되는 센서 화소(12)의 총수보다도 적다. 관통 배선(65)은, 본 개시의 「제2 관통 배선」의 한 구체례에 상당한다.
관통 배선(65)은, 예를 들면, 이른바 TSV(Thorough Silicon Via)에 의해 구성되어 있다. 관통 배선(54)의 폭(D1)은, 관통 배선(65)의 폭(D3)보다도 좁게 되어 있다. 즉, 관통 배선(54)의 단면적은, 관통 배선(65)의 단면적보다도 작게 되어 있다. 이에 의해, 관통 배선(54)은, 제1 기판(10)에서의 1화소당의 면적의 미세화를 방해하는 일이 없다. 또한, 판독 회로(22)는 제2 기판(20)에 형성되고, 로직 회로(32)는 제3 기판(30)에 형성되어 있기 때문에, 제2 기판(20)과 제3 기판(30)을 서로 전기적으로 접속하기 위한 구조를, 제1 기판(10)과 제2 기판(20)을 서로 전기적으로 접속하기 위한 구조에 비하여, 배치나 접속을 위한 콘택트의 수 등을 보다 자유로운 레이아웃으로 형성하는 것이 가능하다. 이에 의해, 제2 기판(20)과 제3 기판(30)을 서로 전기적으로 접속하기 위한 구조로서, 관통 배선(65)을 이용하는 경우라도, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 하여 버리는 일이 없다. 그 결과, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
[변형례 C]
도 20은, 상기 실시의 형태에 관한 촬상 소자(1)의 수직 방향의 단면 구성의 한 변형례를 도시하는 것이다. 본 변형례에서는, 제2 기판(20)과 제3 기판(30)과의 전기적인 접속이, 제1 기판(10)에서의 주변 영역(14)과 대향하는 영역에서 이루어져 있다. 주변 영역(14)은, 제1 기판(10)의 액자(額緣) 영역에 상당하고 있고, 화소 영역(13)의 주연에 마련되어 있다. 본 변형례에서는, 제2 기판(20)은, 주변 영역(14)과 대향하는 영역에, 복수의 패드 전극(58)을 갖고 있고, 제3 기판(30)은, 주변 영역(14)과 대향하는 영역에, 복수의 패드 전극(64)을 갖고 있다. 제2 기판(20) 및 제3 기판(30)은, 주변 영역(14)과 대향하는 영역에 마련된 패드 전극(58, 64)끼리의 접합에 의해, 서로 전기적으로 접속되어 있다.
이와 같이, 본 변형례에서는, 제2 기판(20) 및 제3 기판(30)이, 주변 영역(14)과 대향하는 영역에 마련된 패드 전극(58, 64)끼리의 접합에 의해, 서로 전기적으로 접속되어 있다. 이에 의해, 화소 영역(13)과 대향하는 영역에서, 패드 전극(58, 64)끼리를 접합하는 경우에 비하여, 1화소당의 면적의 미세화를 저해할 우려를 저감할 수 있다. 따라서, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
[변형례 D]
도 21, 도 22는, 상기 변형례 C에 관한 촬상 소자(1)의 수직 방향의 단면 구성의 한 변형례를 도시하는 것이다. 본 변형례에서는, 제2 기판(20)과 제3 기판(30)과의 전기적인 접속이, 주변 영역(14)과 대향하는 영역에서 이루어져 있다.
본 변형례에서는, 촬상 소자(1)는, 예를 들면, 도 21에 도시한 바와 같이, 주변 영역(14)과 대향하는 영역에, 관통 배선(66)을 구비하고 있다. 관통 배선(66)은, 제2 기판(20)과 제3 기판(30)을 서로 전기적으로 접속하고 있다. 관통 배선(66)은, 반도체 기판(11, 21)의 법선 방향으로 늘어나 있고, 제1 기판(10) 및 제2 기판(20)을 관통함과 함께, 제3 기판(30)의 배선층(62) 내에 달하고 있다. 관통 배선(66)은, 제2 기판(20)의 배선층(56) 내의 배선과, 제3 기판(30)의 배선층(62) 내의 배선을 서로 전기적으로 접속하고 있다.
본 변형례에서, 촬상 소자(1)는, 예를 들면, 도 22에 도시한 바와 같이, 주변 영역(14)과 대향하는 영역에, 관통 배선(67, 68)과, 접속 배선(69)을 구비하고 있어도 좋다. 관통 배선(67, 68) 및 접속 배선(69)으로 이루어지는 배선은, 제2 기판(20)과 제3 기판(30)을 서로 전기적으로 접속하고 있다. 관통 배선(67)은, 반도체 기판(11, 21)의 법선 방향으로 늘어나 있고, 제1 기판(10) 및 제2 기판(20)을 관통함과 함께, 제3 기판(30)의 배선층(62) 내에 달하고 있다. 관통 배선(68)은, 반도체 기판(11, 21)의 법선 방향으로 늘어나 있고, 제1 기판(10)을 관통함과 함께, 제2 기판(20)의 배선층(56) 내에 달하고 있다. 접속 배선(69)은, 반도체 기판(11)의 이면에 접하여 마련되어 있고, 관통 배선(67)과, 관통 배선(68)에 접하여 마련되어 있다. 관통 배선(67, 68)은, 접속 배선(69)을 통하여, 제2 기판(20)의 배선층(56) 내의 배선과, 제3 기판(30)의 배선층(62) 내의 배선을 서로 전기적으로 접속하고 있다.
이와 같이, 본 변형례에서는, 제2 기판(20) 및 제3 기판(30)이, 주변 영역(14)과 대향하는 영역에 마련된 관통 배선(66), 또는, 관통 배선(67, 68) 및 접속 배선(69)으로 이루어지는 배선에 의해, 서로 전기적으로 접속되어 있다. 이에 의해, 화소 영역(13)과 대향하는 영역에서, 제2 기판(20)과 제3 기판(30)을 서로 전기적으로 접속한 경우에 비하여, 1화소당의 면적의 미세화를 저해할 우려를 저감할 수 있다. 따라서, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
[변형례 E]
도 23, 도 24는, 상기 실시의 형태에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 한 변형례를 도시하는 것이다. 도 23, 도 24의 상측의 도면은, 도 7의 단면(Sec1)에서의 단면 구성의 한 변형례이고, 도 23의 하측의 도면은, 도 7의 단면(Sec2)에서의 단면 구성의 한 변형례이다. 또한, 도 23, 도 24의 상측의 단면도에서는, 도 7의 단면(Sec1)에서의 단면 구성의 한 변형례를 도시하는 도면에, 도 7의 반도체 기판(11)의 표면 구성의 한 변형례를 도시하는 도면이 포개어짐과 함께, 절연층(46)이 생략되어 있다. 또한, 도 23, 도 24의 하측의 단면도에서는, 도 7의 단면(Sec2)에서의 단면 구성의 한 변형례를 도시하는 도면에, 반도체 기판(21)의 표면 구성의 한 변형례를 도시하는 도면이 포개어져 있다.
도 23, 도 24에 도시한 바와 같이, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)(도면 중의 행렬형상으로 배치된 복수의 도트)은, 제1 기판(10)의 면 내에서 제1 방향(V)(도 23, 도 24의 좌우 방향)으로 띠형상으로 나열하여 배치되어 있다. 또한, 도 23, 도 24에는, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)이 제1 방향(V)으로 2열로 나열하여 배치되어 있는 경우가 예시되어 있다. 판독 회로(22)를 공유하는 4개의 센서 화소(12)에서, 4개의 플로팅 디퓨전(FD)은, 예를 들면, 소자 분리부(43)를 통하여 서로 근접하여 배치되어 있다. 판독 회로(22)를 공유하는 4개의 센서 화소(12)에서, 4개의 전송 게이트(TG)(TG1, TG2, TG3, TG4)는, 4개의 플로팅 디퓨전(FD)을 둘러싸도록 배치되어 있고, 예를 들면, 4개의 전송 게이트(TG)에 의해 원환형상이 되는 형상으로 되어 있다.
절연층(53)은, 제1 방향(V)으로 연재되는 복수의 블록으로 구성되어 있다. 반도체 기판(21)은, 제1 방향(V)으로 연재됨과 함께, 절연층(53)을 통하여 제1 방향(V)과 직교하는 제2 방향(H)으로 나열하여 배치된 복수의 섬형상의 블록(21A)으로 구성되어 있다. 각 블록(21A)에는, 예를 들면, 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 마련되어 있다. 4개의 센서 화소(12)에 의해 공유되는 하나의 판독 회로(22)는, 예를 들면, 4개의 센서 화소(12)와 정대(正對)하여 배치되지 않고, 제2 방향(H)으로 어긋나 배치되어 있다.
도 23에서는, 4개의 센서 화소(12)에 의해 공유되는 하나의 판독 회로(22)는, 제2 기판(20)에서, 4개의 센서 화소(12)와 대향하는 영역을 제2 방향(H)으로 비켜 놓은 영역 내에 있는, 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)에 의해 구성되어 있다. 4개의 센서 화소(12)에 의해 공유되는 하나의 판독 회로(22)는, 예를 들면, 하나의 블록(21A) 내의 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 선택 트랜지스터(SEL)에 의해 구성되어 있다.
도 24에서는, 4개의 센서 화소(12)에 의해 공유되는 하나의 판독 회로(22)는, 제2 기판(20)에서, 4개의 센서 화소(12)와 대향하는 영역을 제2 방향(H)으로 비켜 놓은 영역 내에 있는, 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL) 및 FD 전송 트랜지스터(FDG)에 의해 구성되어 있다. 4개의 센서 화소(12)에 의해 공유되는 하나의 판독 회로(22)는, 예를 들면, 하나의 블록(21A) 내의 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST), 선택 트랜지스터(SEL) 및 FD 전송 트랜지스터(FDG)에 의해 구성되어 있다.
본 변형례에서는, 4개의 센서 화소(12)에 의해 공유되는 하나의 판독 회로(22)는, 예를 들면, 4개의 센서 화소(12)와 정대하여 배치되지 않고, 4개의 센서 화소(12)라고 정대하는 위치로부터 제2 방향(H)으로 어긋나 배치되어 있다. 이와 같이 한 경우에는, 배선(25)을 단축할 수 있고, 또는, 배선(25)을 생략하고, 증폭 트랜지스터(AMP)의 소스와, 선택 트랜지스터(SEL)의 드레인을 공통의 불순물 영역으로 구성할 수도 있다. 그 결과, 판독 회로(22)의 사이즈를 작게 하거나, 판독 회로(22) 내의 다른 부분의 사이즈를 크게 하거나 할 수 있다.
도 25, 도 26, 도 27은, 도 24에 기재된 촬상 소자(1)의 수평면 내에서의 배선 레이아웃의 한 예를 도시한 것이다. 도 25∼도 27에는, 4개의 센서 화소(12)에 의해 공유되는 하나의 판독 회로(22)가 4개의 센서 화소(12)와 대향하는 영역을 제2 방향(H)으로 비켜 놓은 영역 내에 마련되어 있는 경우가 예시되어 있다. 도 25∼도 27에 기재된 배선은, 예를 들면, 배선층(56)에서의 서로 다른 층 내에 마련되어 있다.
서로 인접하는 4개의 관통 배선(54)은, 예를 들면, 도 25에 도시한 바와 같이, 접속 배선(55)과 전기적으로 접속되어 있다. 서로 인접하는 4개의 관통 배선(54)은, 또한, 예를 들면, 도 25에 도시한 바와 같이, 접속 배선(55) 및 접속부(59)를 통하여, 절연층(53)의 밑쪽(lower adjacent)의 블록(21A)에 포함되는 증폭 트랜지스터(AMP)의 게이트와, 절연층(53)의 밑쪽의 블록(21A)에 포함되는 FD 전송 트랜지스터(FDG)의 소스에 전기적으로 접속되어 있다.
예를 들면, 도 26에 도시한 바와 같이, 각 블록(21A)과 대향하는 영역에는, 배선(SELG), 배선(Vout), 배선(RSTG), 배선(FDG) 및 전원선(VSS)이 배치되어 있다. 또한, 예를 들면, 도 26에 도시한 바와 같이, 각 절연층(53)과 대향하는 영역에는, 배선(TRG1, TRG2, TRG3, TRG4)이 배치되어 있다.
또한, 예를 들면, 도 27에 도시한 바와 같이, 전원선(VDD)과 전기적으로 접속된 전원선(VDDx)이 마련되어 있다. 전원선(VDDx)은, 제1 방향(V)으로 연재되는 전원선(VDD)과 직교하는 제2 방향(H)으로 연재되어 있다. 또한, 예를 들면, 도 27에 도시한 바와 같이, 전원선(VSS)과 전기적으로 접속된 전원선(VSSx)이 마련되어 있다. 전원선(VSSx)은, 제1 방향(V)으로 연재되는 전원선(VSS)과 직교하는 제2 방향(H)으로 연재되어 있다.
또한, 예를 들면, 도 27에 도시한 바와 같이, 배선(VOUT1)과 전기적으로 접속된 배선(VOUT1x)이 마련되어 있다. 배선(VOUT1x)은, 제1 방향(V)으로 연재되는 배선(VOUT1)과 직교하는 제2 방향(H)으로 연재되어 있다. 또한, 예를 들면, 도 27에 도시한 바와 같이, 배선(VOUT2)과 전기적으로 접속된 배선(VOUT2x)이 마련되어 있다. 배선(VOUT2x)은, 제1 방향(V)으로 연재되는 배선(VOUT2)과 직교하는 제2 방향(H)으로 연재되어 있다. 또한, 예를 들면, 도 27에 도시한 바와 같이, 배선(VOUT3)과 전기적으로 접속된 배선(VOUT3x)이 마련되어 있다. 배선(VOUT3x)은, 제1 방향(V)으로 연재되는 배선(VOUT3)과 직교하는 제2 방향(H)으로 연재되어 있다. 또한, 예를 들면, 도 27에 도시한 바와 같이, 배선(VOUT4)과 전기적으로 접속된 배선(VOUT4x)이 마련되어 있다. 배선(VOUT4x)은, 제1 방향(V)으로 연재되는 배선(VOUT4)과 직교하는 제2 방향(H)으로 연재되어 있다.
본 변형례에서는, 배선층(56) 내에, 전원선(VDDx, VSSx), 배선(VOUT1x∼VOUT4x)이 마련되어 있다. 이에 의해, 배선의 인출 방향을 유연하게 설정하는 것이 가능해진다.
[변형례 F]
도 28은, 상기 실시의 형태에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 한 변형례를 도시하는 것이다. 도 28에는, 도 10의 단면 구성의 한 변형례가 도시되어 있다.
본 변형례에서는, 반도체 기판(21)이, 절연층(53)을 통하여 제1 방향(V) 및 제2 방향(H)으로 나열하여 배치된 복수의 섬형상의 블록(21A)으로 구성되어 있다. 각 블록(21A)에는, 예를 들면, 1조(組)의 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 마련되어 있다. 이와 같이 한 경우에는, 서로 인접하는 판독 회로(22)끼리의 크로스토크를, 절연층(53)에 의해 억제할 수 있고, 재생 화상상에서의 해상도 저하나 혼색에 의한 화질 열화를 억제할 수 있다.
[변형례 G]
도 29는, 상기 실시의 형태에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 한 변형례를 도시하는 것이다. 도 29에는, 도 28의 단면 구성의 한 변형례가 도시되어 있다.
본 변형례에서는, 4개의 센서 화소(12)에 의해 공유되는 하나의 판독 회로(22)가, 예를 들면, 4개의 센서 화소(12)와 정대하여 배치되지 않고, 제1 방향(V)으로 어긋나 배치되어 있다. 본 변형례에서는, 또한, 변형례 F와 마찬가지로 반도체 기판(21)이, 절연층(53)을 통하여 제1 방향(V) 및 제2 방향(H)으로 나열하여 배치된 복수의 섬형상의 블록(21A)으로 구성되어 있다. 각 블록(21A)에는, 예를 들면, 1조의 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)가 마련되어 있다. 본 변형례에서는, 또한, 복수의 관통 배선(47) 및 복수의 관통 배선(54)이, 제2 방향(H)으로도 배열되어 있다. 구체적으로는, 복수의 관통 배선(47)이, 어느 판독 회로(22)를 공유하는 4개의 관통 배선(54)과, 그 판독 회로(22)의 제2 방향(H)에 인접하는 다른 판독 회로(22)를 공유하는 4개의 관통 배선(54)과의 사이에 배치되어 있다. 이와 같이 한 경우에는, 서로 인접하는 판독 회로(22)끼리의 크로스토크를, 절연층(53) 및 관통 배선(47)에 의해 억제할 수 있고, 재생 화상상에서의 해상도 저하나 혼색에 의한 화질 열화를 억제할 수 있다.
[변형례 H]
도 30은, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)의 수직 방향의 단면 구성의 한 변형례를 도시하는 것이다. 도 30에는, 도 7, 도 17∼도 24, 도 28, 도 29에서의 제1 기판(10) 및 제2 기판(20)의 접속 개소의 단면 구성의 한 변형례가 확대하여 도시되어 있다.
본 변형례에서는, 전송 게이트(TG)가, 관통 배선(48)에 접속되지 않고, 층간 절연막(51)(구체적으로는 절연층(46)) 내에 마련된, 제1 기판(10)의 표면과 평행한 방향으로 연재되는 게이트 배선(49)에 전기적으로 접속되어 있다. 즉, 본 변형례에서는, 제1 기판(10)은, 층간 절연막(51)(구체적으로는 절연층(46)) 내에 마련된 게이트 배선(49)을 갖고 있다. 게이트 배선(49)은, 예를 들면, 제1 기판(10) 및 제2 기판(20)으로 이루어지는 적층체에 있어서, 화소 영역(13)과 비대향의 영역(액자 영역)에 마련된 관통 배선을 통하여, 로직 회로(32)에 전기적으로 접속되어 있다. 즉, 전송 트랜지스터(TR)의 게이트(전송 게이트(TG))는, 게이트 배선(49)을 통하여, 로직 회로(32)에 전기적으로 접속되어 있다. 이에 의해, 관통 배선(48)을 마련할 필요가 없기 때문에, 관통 배선(48)을 마련한 경우에 비하여, 판독 회로(22)의 면적을 보다 크게할 수 있다.
게이트 배선(49)은, 예를 들면, 내열성이 높은 금속재료에 의해 형성되어 있어도 좋다. 내열성이 높은 금속재료로서는, 예를 들면, W(텅스텐), 또는, Ru(루테늄) 등을 들 수 있다. 게이트 배선(49)이 내열성이 높은 금속재료에 의해 형성되어 있는 경우에는, 예를 들면, 반도체 기판(21)을 제1 기판(10)에 첩합한 후에, 판독 회로(22)를 형성할 때에, 게이트 절연막으로서 열산화막을 사용할 수 있다.
도 31은, 본 변형례에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 한 변형례를 도시하는 것이다. 도 31에는, 도 30의 단면 구성을 구비한 촬상 소자(1)의 단면 구성의 한 예가 도시되어 있다. 각 게이트 배선(49)은, 예를 들면, 제1 방향(V)과 평행한 방향으로 연재되어 있다. 이때, 각 게이트 배선(49)은, 예를 들면, 반도체 기판(21)의 각 블록(21A)과 대향하는 개소에 배치되어 있다.
본 변형례에서는, 관통 배선(48)이 생략되고, 층간 절연막(51)(구체적으로는 절연층(46)) 내에 마련된, 제1 기판(10)의 표면과 평행한 방향으로 연재되는 게이트 배선(49)에 전송 게이트(TG)가 전기적으로 접속되어 있다. 이에 의해, 복수의 게이트 배선(49)은, 서로 다른 판독 회로(22)에 접속됨과 함께 제2 방향(H)에서 서로 인접하는 2개의 관통 배선(54)의 사이에 배치되어 있다. 그 결과, 서로 다른 판독 회로(22)에 접속됨과 함께 제2 방향(H)에서의 서로 인접하는 2개의 관통 배선(54)의 사이에 생기는 전기력선(電氣力線) 밀도를, 복수의 게이트 배선(49)에 의해 저감할 수 있다. 그 결과, 인접하는 센서 화소(12) 사이의 신호 크로스토크를 억제할 수 있고, 재생 화상상에서의 해상도 저하나 혼색에 의한 화질 열화를 억제할 수 있다.
[변형례 I]
도 32는, 상기 변형례 H에 관한 촬상 소자(1)의 수직 방향의 단면 구성의 한 변형례를 도시하는 것이다. 도 32에는, 도 30의 단면 구성의 한 변형례가 도시되어 있다.
본 변형례에서는, 전송 게이트(TG)가, 층간 절연막(51)(구체적으로는 절연층(46)) 내에 마련된 게이트 배선(49)에 전기적으로 접속되어 있다. 본 변형례에서는, 또한, 판독 회로(22)를 공유하는 4개의 플로팅 디퓨전(FD)이, 층간 절연막(51)(구체적으로는 절연층(46)) 내에 마련된 접속부(71) 및 접속 배선(72)에 전기적으로 접속되어 있다. 접속 배선(72)은, 관통 배선(54)에 전기적으로 접속되어 있다. 즉, 본 변형례에서는, 센서 화소(12)마다, 관통 배선(54)이 마련되지 않고, 판독 회로(22)(접속 배선(72))을 공유하는 4개의 센서 화소(12)마다, 하나의 관통 배선(54)이 마련되어 있다. 또한, 도 32에서, 접속부(71) 및 접속 배선(72)은, 일체로 형성되어 있어도 좋다.
도 33, 도 34는, 본 변형례에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 한 예를 도시하는 것이다. 도 33, 도 34에는, 도 32의 단면 구성을 구비한 촬상 소자(1)의 단면 구성의 한 예가 도시되어 있다.
본 변형례에서는, 상술한 바와 같이, 판독 회로(22)를 공유하는 4개의 플로팅 디퓨전(FD)마다, 하나의 관통 배선(54)이 마련되어 있다. 본 변형례에서는, 또한, 관통 배선(47)에 대해서도, 관통 배선(54)과 같은 생략화가 이루어져 있다. 구체적으로는, 서로 인접하는 4개의 관통 배선(47) 대신에, 예를 들면, 도 35에 도시한 바와 같이, 층간 절연막(51)(구체적으로는 절연층(46)) 내에 마련된 4개의 접속부(73)가 각각, 각 센서 화소(12)의 반도체 기판(11)의 p웰층(42)에 전기적으로 접속되어 있다. 이들 4개의 접속부(73)는, 층간 절연막(51)(구체적으로는 절연층(46)) 내에 마련된 접속 배선(74)에 전기적으로 접속되어 있다. 접속 배선(74)이 관통 배선(47) 및 전원선(VSS)에 전기적으로 접속되어 있다. 즉, 본 변형례에서는, 센서 화소(12)마다, 관통 배선(47)이 마련되지 않고, 접속 배선(74)을 공유하는 4개의 센서 화소(12)마다, 하나의 관통 배선(47)이 마련되어 있다.
접속 배선(74)을 공유하는 4개의 센서 화소(12)는, 판독 회로(22)(접속 배선(72))를 공유하는 4개의 센서 화소(12)와는 완전히 일치하지 않는다. 여기서, 매트릭스형상으로 배치된 복수의 센서 화소(12)에서, 하나의 플로팅 디퓨전(FD)을 공유하는 4개의 센서 화소(12)에 대응하는 단위 영역을, 하나의 센서 화소(12)분만큼 제1 방향(V)으로 비켜 놓음에 의해 얻어지는 영역에 대응하는 4개의 센서 화소(12)를, 편의적으로, 4개의 센서 화소(12A)라고 칭하기로 한다. 이때, 본 변형례에서는, 제1 기판(10)은, 관통 배선(47)을 4개의 센서 화소(12A)마다 공유하고 있다. 따라서, 본 변형례에서는, 4개의 센서 화소(12A)마다, 하나의 관통 배선(47)이 마련되어 있다.
또한, 제1 방향(V)에서의 서로 인접하는 2개의 판독 회로(22)를, 편의적으로, 제1의 판독 회로(22A) 및 제2의 판독 회로(22B)라고 한다. 제1의 판독 회로(22A)를 공유하는 4개의 센서 화소(12) 중, 제2의 판독 회로(22B)에 인접하는 2개의 센서 화소(12)와, 제2의 판독 회로(22B)를 공유하는 4개의 센서 화소(12) 중, 제1의 판독 회로(22A)에 인접하는 2개의 센서 화소(12)가, 하나의 접속 배선(74)을 공유하고 있다. 즉, 접속 배선(74)을 공유하는 4개의 센서 화소(12)와, 판독 회로(22)(접속 배선(72))을 공유하는 4개의 센서 화소(12)는, 제1 방향(V)에서 하나의 센서 화소(12)분만큼 어긋나 있다.
이에 의해, 예를 들면, 도 34에 도시한 바와 같이, 제1 방향(V)으로 연재되는 절연층(53)에는, 관통 배선(54, 47)을 일렬로 배치하는 것이 가능해진다. 이때, 관통 배선(54, 47, 48)을 2열로 나열하고 있는 경우에 비하여, 절연층(53)의, 제2 방향(H)의 폭을 좁게 할 수 있다. 또한, 절연층(53)의, 제2 방향(H)의 폭을 좁게 한 분만큼, 제1 방향(V)으로 연재되는 반도체 기판(21)의 각 블록(21A)의, 제2 방향(H)의 폭을 넓게 할 수 있다. 반도체 기판(21)의 각 블록(21A)을 크게 한 경우, 각 블록(21A) 내의 판독 회로(22)의 사이즈도 크게 할 수 있다. 그 결과, 제2 기판(20)과 제3 기판(30)의 전기적인 접속에, 패드 전극(58, 64)끼리의 접합을 이용하는 경우라도, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 하여 버리는 일이 없다. 그 결과, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
도 36은, 본 변형례에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 한 예를 도시하는 것이다. 도 36에는, 도 34의 단면 구성의 한 변형례가 도시되어 있다. 도 36에 기재된 촬상 소자(1)에서도, 판독 회로(22)(접속 배선(72))를 공유하는 4개의 센서 화소(12)마다, 하나의 관통 배선(54)이 마련되어 있고, 접속 배선(74)을 공유하는 4개의 센서 화소(12)마다, 하나의 관통 배선(47)이 마련되어 있다.
이에 의해, 예를 들면, 도 36에 도시한 바와 같이, 절연층(53) 중, 제1 방향(V)으로 연재되는 부분에, 관통 배선(54, 47)을 일렬로 배치하는 것이 가능해진다. 이때, 관통 배선(54, 47, 48)을 2열로 나열하고 있는 경우에 비하여, 절연층(53) 중, 제1 방향(V)으로 연재되는 부분의, 제2 방향(H)의 폭을 좁게 할 수 있다. 또한, 절연층(53) 중, 제1 방향(V)으로 연재되는 부분의, 제2 방향(H)의 폭을 좁게 한 분만큼, 반도체 기판(21)의 각 블록(21A)의, 제2 방향(H)의 폭을 넓게 할 수 있다. 반도체 기판(21)의 각 블록(21A)을 크게 한 경우, 각 블록(21A) 내의 판독 회로(22)의 사이즈도 크게할 수 있다. 그 결과, 제2 기판(20)과 제3 기판(30)과의 전기적인 접속에, 패드 전극(58, 64)끼리의 접합을 이용하는 경우라도, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 하여 버리는 일이 없다. 그 결과, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
도 37, 도 38은, 본 변형례에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 도 37, 도 38에는, 도 32의 단면 구성을 구비한 촬상 소자(1)의 수평 방향의 단면 구성의 한 예로서, 또한, 도 33, 도 34의 단면 구성의 한 변형례가 도시되어 있다.
본 변형례에서는, 상술한 바와 같이, 판독 회로(22)를 공유하는 4개의 플로팅 디퓨전(FD)마다, 하나의 관통 배선(54)이 마련되어 있다. 본 변형례에서는, 또한, 관통 배선(47)에 대해서도, 관통 배선(54)과 유사한 생략화가 이루어져 있다. 구체적으로는, 서로 인접하는 2개의 관통 배선(47) 대신에, 예를 들면, 도 39에 도시한 바와 같이, 층간 절연막(51)(구체적으로는 절연층(46)) 내에 마련된 2개의 접속부(73)가 각각, 각 센서 화소(12)의 반도체 기판(11)의 p웰층(42)에 전기적으로 접속되어 있다. 이들 2개의 접속부(73)는, 층간 절연막(51)(구체적으로는 절연층(46)) 내에 마련된 접속 배선(74)에 전기적으로 접속되어 있다. 접속 배선(74)이 관통 배선(47) 및 전원선(VSS)에 전기적으로 접속되어 있다. 즉, 본 변형례에서는, 센서 화소(12)마다, 관통 배선(47)이 마련되지 않고, 접속 배선(74)을 공유하는 2개의 센서 화소(12)마다, 하나의 관통 배선(47)이 마련되어 있다.
이에 의해, 예를 들면, 도 38에 도시한 바와 같이, 절연층(53) 중, 제1 방향(V)으로 연재되는 부분에, 관통 배선(54, 47)을 일렬로 배치하는 것이 가능해진다. 또한, 예를 들면, 도 38에 도시한 바와 같이, 절연층(53) 중, 제2 방향(H)으로 연재되는 부분에도, 관통 배선(54, 47)을 일렬로 배치하는 것이 가능해진다. 이때, 관통 배선(54, 47, 48)을 2열로 나열하고 있는 경우에 비하여, 절연층(53) 중, 제1 방향(V)으로 연재되는 부분의, 제2 방향(H)의 폭을 좁게 할 수 있고, 절연층(53) 중, 제2 방향(H)으로 연재되는 부분의, 제1 방향(V)의 폭을 좁게 할 수 있다. 또한, 절연층(53) 중, 제1 방향(V)으로 연재되는 부분의, 제2 방향(H)의 폭을 좁게 한 분만큼, 반도체 기판(21)의 각 블록(21A)의, 제2 방향(H)의 폭을 넓게 할 수 있고, 절연층(53) 중, 제2 방향(H)으로 연재되는 부분의, 제1 방향(V)의 폭을 좁게 한 분만큼, 반도체 기판(21)의 각 블록(21A)의, 제1 방향(V)의 폭을 넓게 할 수 있다. 반도체 기판(21)의 각 블록(21A)을 크게 한 경우, 각 블록(21A) 내의 판독 회로(22)의 사이즈도 크게할 수 있다. 그 결과, 제2 기판(20)과 제3 기판(30)의 전기적인 접속에, 패드 전극(58, 64)끼리의 접합을 이용하는 경우라도, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 하여 버리는 일이 없다. 그 결과, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다.
[변형례 J]
도 40a∼도 40f는, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)의 제조 과정의 한 변형례를 도시한 것이다.
우선, 반도체 기판(21)에, 증폭 트랜지스터(AMP) 등을 포함하는 판독 회로(22)를 형성한다(도 40a). 다음에, 반도체 기판(21)의 표면 중 소정의 개소에 패임부를 형성하고, 그 패임부를 매입하도록 절연층(53)을 형성한다(도 40a). 다음에, 반도체 기판(21)상에, 절연층(52)을 형성한다(도 40a). 이와 같이 하여, 기판(110)을 형성한다. 다음에, 절연층(52)에 접하도록, 지지 기판(120)을 기판(110)에 첩합한다(도 40b). 계속해서, 반도체 기판(21)의 이면을 연마함에 의해, 반도체 기판(21)의 두께를 얇게 한다(도 40c). 이때, 반도체 기판(21)의 패임부에 도달할 때까지 반도체 기판(21)의 이면을 연마한다. 그 후, 연삭면에 접합층(130)을 형성한다(도 40d).
다음에, 제1 기판(10)의 반도체 기판(11)의 표면측에 접합층(130)을 향하여, 기판(110)을 제1 기판(10)에 첩합한다(도 40e). 계속해서, 기판(110)을 제1 기판(10)에 첩합한 상태에서, 지지 기판(120)을 기판(110)으로부터 박리한다(도 40f). 그 후는, 상술한 도 16d∼도 16f에 기재된 순서를 실시한다. 이와 같이 하여도, 촬상 소자(1)를 제조할 수 있다.
이와 같이, 본 변형례에서는, 반도체 기판(21)에, 증폭 트랜지스터(AMP) 등을 포함하는 판독 회로(22)를 형성한 다음, 제1 기판(10)에, 반도체 기판(21)이 첩합된다. 이와 같이 한 경우라도, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)의 구성을 실현할 수 있다.
[변형례 K]
도 41은, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 도 41에는, 도 10의 단면 구성의 한 변형례가 도시되어 있다.
본 변형례에서는, 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TR)를 센서 화소(12)마다 가지며, 플로팅 디퓨전(FD)을 4개의 센서 화소(12)마다 공유하고 있다. 따라서, 본 변형례에서는, 4개의 센서 화소(12)마다, 하나의 관통 배선(54)이 마련되어 있다.
매트릭스형상으로 배치된 복수의 센서 화소(12)에서, 하나의 플로팅 디퓨전(FD)을 공유하는 4개의 센서 화소(12)에 대응하는 단위 영역을, 하나의 센서 화소(12)분만큼 제1 방향(V)으로 비켜 놓음에 의해 얻어지는 영역에 대응하는 4개의 센서 화소(12)를, 편의적으로, 4개의 센서 화소(12A)라고 칭하기로 한다. 이때, 본 변형례에서는, 제1 기판(10)은, 관통 배선(47)을 4개의 센서 화소(12A)마다 공유하고 있다. 따라서, 본 변형례에서는, 4개의 센서 화소(12A)마다, 하나의 관통 배선(47)이 마련되어 있다.
본 변형례에서는, 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TR)를 센서 화소(12)마다 분리하는 소자 분리부(43)를 갖고 있다. 소자 분리부(43)는, 반도체 기판(11)의 법선 방향에서 보아, 센서 화소(12)를 완전하게는 둘러싸지 않고, 플로팅 디퓨전(FD)(관통 배선(54))의 근방과, 관통 배선(47)의 근방에, 간극(미형성 영역)을 갖고 있다. 그리고, 그 간극에 의해, 4개의 센서 화소(12)에 의한 하나의 관통 배선(54)의 공유나, 4개의 센서 화소(12A)에 의한 하나의 관통 배선(47)의 공유를 가능하게 하고 있다. 본 변형례에서는, 제2 기판(20)은, 플로팅 디퓨전(FD)을 공유하는 4개의 센서 화소(12)마다 판독 회로(22)를 갖고 있다.
도 42는, 본 변형례에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 도 42에는, 도 28의 단면 구성의 한 변형례가 도시되어 있다. 본 변형례에서는, 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TR)를 센서 화소(12)마다 가지며, 플로팅 디퓨전(FD)을 4개의 센서 화소(12)마다 공유하고 있다. 또한, 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TR)를 센서 화소(12)마다 분리하는 소자 분리부(43)를 갖고 있다.
도 43은, 본 변형례에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 한 예를 도시한 것이다. 도 43에는, 도 29의 단면 구성의 한 변형례가 도시되어 있다. 본 변형례에서는, 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TR)를 센서 화소(12)마다 가지며, 플로팅 디퓨전(FD)을 4개의 센서 화소(12)마다 공유하고 있다. 또한, 제1 기판(10)은, 포토 다이오드(PD) 및 전송 트랜지스터(TR)를 센서 화소(12)마다 분리하는 소자 분리부(43)를 갖고 있다.
[변형례 L]
도 44는, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)의 수직 방향의 단면 구성의 한 예를 도시한 것이다. 도 44에는, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)에서의 제1 기판(10) 및 제2 기판(20)의 접속 개소의 확대도가 도시되어 있다.
서로 다른 판독 회로(22)에 접속됨과 함께 서로 인접하는 2개의 센서 화소(12)에서, 일방의 센서 화소(12)의 플로팅 디퓨전(FD)과, 타방의 센서 화소(12)의 플로팅 디퓨전(FD)의 간극에는, 2개의 전송 게이트(TG)가 마련되어 있다. 이때, 각 전송 게이트(TG)의 두께를 t1로 하고, 일방의 센서 화소(12)의 플로팅 디퓨전(FD)과, 타방의 센서 화소(12)의 플로팅 디퓨전(FD)의 간극에서의, 절연층(46)의 두께를 t2로 하고, t1과 t2의 관계는, t2>t1>t2/3.5를 충족시키는 것이 바람직하다.
이와 같이 함에 의해, 서로 다른 판독 회로(22)에 접속됨과 함께 서로 인접하는 2개의 관통 배선(54)의 사이에 생기는 전기력선 밀도를 저감할 수 있다. 그 결과, 인접하는 센서 화소(12) 사이의 신호 크로스토크를 억제할 수 있고, 재생 화상상에서의 해상도 저하나 혼색에 의한 화질 열화를 억제할 수 있다.
도 44에 기재된 층간 절연막(51)에서, 절연층(53)은, 절연층(46, 52)의 비유전율보다도 작은 비유전율의 재료에 의해 형성되어 있어도 좋다. 이때, 절연층(53)이, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있고, 절연층(46, 52)이, SiO2(비유전율 4.1 정도)에 의해 형성되어 있어도 좋다. 또한, 도 44에 기재된 층간 절연막(51)에서, 절연층(53, 52)은, 절연층(46)의 비유전율보다도 작은 비유전율의 재료에 의해 형성되어 있어도 좋다. 이때, 절연층(53, 52)이, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있고, 절연층(46)이, SiO2(비유전율 4.1 정도)에 의해 형성되어 있어도 좋다. 또한, 도 44에 기재된 층간 절연막(51)에서, 절연층(46, 53)은, 절연층(52)의 비유전율보다도 작은 비유전율의 재료에 의해 형성되어 있어도 좋다. 이때, 절연층(46, 53)이, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있고, 절연층(52)이, SiO2(비유전율 4.1 정도)에 의해 형성되어 있어도 좋다. 또한, 도 44에 기재된 층간 절연막(51)에서, 절연층(46)은, 절연층(52, 53)의 비유전율보다도 작은 비유전율의 재료에 의해 형성되어 있어도 좋다. 이때, 절연층(46)이, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있고, 절연층(52, 53)이, SiO2(비유전율 4.1 정도)에 의해 형성되어 있어도 좋다. 또한, 도 44에 기재된 층간 절연막(51)에서, 절연층(46, 52, 53)은, 비유전율이 낮은 재료에 의해 형성되어 있어도 좋다. 이때, 절연층(46, 52, 53)이, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있어도 좋다. 또한, 도 44에 기재된 층간 절연막(51)에서, 절연층(52)은, 절연층(46, 52)의 비유전율보다도 작은 비유전율의 재료에 의해 형성되어 있어도 좋다. 이때, 절연층(52)이, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있고, 절연층(46, 52)이, SiO2(비유전율 4.1 정도)에 의해 형성되어 있어도 좋다.
이와 같이 한 경우에는, 서로 다른 판독 회로(22)에 접속됨과 함께 서로 인접하는 2개의 관통 배선(54)의 사이에 생기는 용량을 저감할 수 있다. 그 결과, 인접하는 센서 화소(12) 사이의 신호 크로스토크를 억제할 수 있고, 재생 화상상에서의 해상도 저하나 혼색에 의한 화질 열화를 억제할 수 있다.
본 변형례에서, 관통 배선(54)의 측면을 덮도록 마련된 절연층(53)이, 예를 들면, 절연층(46) 및 절연층(52)의 비유전율보다도 작은 비유전율의 재료에 의해 구성되어 있어도 좋다. 절연층(46) 및 절연층(52)은, 예를 들면, SiO2(비유전율 4.1 정도)에 의해 형성되어 있다. 절연층(46) 및 절연층(52)은, 예를 들면, TEOS(Tetraethylorthosilicate), NSG, HDP(High Density Plasma), BSG(Boro Silicate Glass), PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass) 등을 포함하는 실리콘산화막에 의해 형성되어 있어도 좋다. 절연층(53)은, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있다. 이와 같이 한 경우에는, 서로 다른 판독 회로(22)에 접속됨과 함께 서로 인접하는 2개의 관통 배선(54)의 사이에 생기는 용량을 저감할 수 있다. 그 결과, 변환 효율을 향상시킬 수 있다.
본 변형례에서, 절연층(46)은, 적어도 2개 절연층의 적층체로 구성되어 있어도 좋다. 절연층(46)은, 예를 들면, 도 45에 도시한 바와 같이, 반도체 기판(11)에 접하는 절연층(46A)과, 절연층(46A) 및 반도체 기판(21)에 접하는 절연층(46B)에 의해 구성되어 있어도 좋다. 여기서, 절연층(46A)은, 절연층(46)의 최상층이고, 예를 들면, 층간 절연막(51)의 다른 개소의 비유전율보다도 큰 비유전율의 재료에 의해 구성되어 있다. 이때, 절연층(46A)은, 예를 들면, SiN(비유전율 7.0 정도)에 의해 형성되어 있어도 좋다. 절연층(46B) 및 절연층(52)은, 예를 들면, SiO2(비유전율 4.1 정도)에 의해 형성되어 있어도 좋다. 절연층(46B) 및 절연층(52)은, 예를 들면, TEOS, NSG, HDP, BSG, PSG, BPSG 등을 포함하는 실리콘산화막에 의해 형성되어 있어도 좋다. 절연층(53)은, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있어도 좋다.
또한, 도 45에 기재된 층간 절연막(51)에서, 절연층(53)이, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있고, 절연층(46B, 52)가, SiO2(비유전율 4.1 정도)에 의해 형성되어 있어도 좋다. 또한, 도 45에 기재된 층간 절연막(51)에서, 절연층(53, 52)이, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있고, 절연층(46B)이, SiO2(비유전율 4.1 정도)에 의해 형성되어 있어도 좋다. 또한, 도 45에 기재된 층간 절연막(51)에서, 절연층(46B, 53)은, 절연층(52)의 비유전율보다도 작은 비유전율의 재료에 의해 형성되어 있어도 좋다. 이때, 절연층(46B, 53)이, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있고, 절연층(52)이, SiO2(비유전율 4.1 정도)에 의해 형성되어 있어도 좋다. 또한, 도 45에 기재된 층간 절연막(51)에서, 절연층(46B)은, 절연층(52, 53)의 비유전율보다도 작은 비유전율의 재료에 의해 형성되어 있어도 좋다. 이때, 절연층(46B)이, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있고, 절연층(52, 53)이, SiO2(비유전율 4.1 정도)에 의해 형성되어 있어도 좋다. 또한, 도 45에 기재된 층간 절연막(51)에서, 절연층(46B, 52, 53)은, 비유전율이 낮은 재료에 의해 형성되어 있어도 좋다. 이때, 절연층(46B, 52, 53)이, 예를 들면, SiOC(비유전율 2.9 정도)에 의해 형성되어 있어도 좋다.
이와 같이 한 경우에는, 서로 다른 판독 회로(22)에 접속됨과 함께 서로 인접하는 2개의 관통 배선(54)의 사이에 생기는 용량을 저감할 수 있다. 그 결과, 인접하는 센서 화소(12) 사이의 신호 크로스토크를 억제할 수 있고, 재생 화상상에서의 해상도 저하나 혼색에 의한 화질 열화를 억제할 수 있다.
또한, 경우에 따라서는, 절연층(46B, 52, 53)은, 공통의 재료에 의해 형성되어 있어도 좋다. 이때, 절연층(46B, 52, 53)이, 예를 들면, SiO2(비유전율 4.1 정도)에 의해 형성되어 있어도 좋다.
[변형례 M]
도 46, 도 47은, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)에서의 센서 화소(12) 및 판독 회로(22)의 한 변형례를 도시한 것이다. 도 46에는, 도 2에 기재된 센서 화소(12) 및 판독 회로(22)의 한 변형례가 도시되어 있다. 도 47에는, 도 3에 기재된 센서 화소(12) 및 판독 회로(22)의 한 변형례가 도시되어 있다. 본 변형례에서는, 제2 기판(20)은, 2개의 센서 화소(12)마다 판독 회로(22)를 갖고 있다. 이와 같은 구성으로 한 경우라도, 촬상 소자(1)는, 상기 실시의 형태 및 그 변형례에 기재된 효과를 갖는다.
[변형례 N]
도 48, 도 49는, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)에서의 센서 화소(12) 및 판독 회로(22)의 한 변형례를 도시한 것이다. 도 48에는, 도 2에 기재된 센서 화소(12) 및 판독 회로(22)의 한 변형례가 도시되어 있다. 도 49에는, 도 3에 기재된 센서 화소(12) 및 판독 회로(22)의 한 변형례가 도시되어 있다. 본 변형례에서는, 제2 기판(20)은, 하나의 센서 화소(12)마다 판독 회로(22)를 갖고 있다. 이와 같은 구성으로 한 경우라도, 촬상 소자(1)는, 상기 실시의 형태 및 그 변형례에 기재된 효과를 갖는다.
또한, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)에서, 제2 기판(20)은, 3개의 센서 화소(12)마다 판독 회로(22)를 갖고 있어도 좋다. 또한, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)에서, 제2 기판(20)은, 8개의 센서 화소(12)마다 판독 회로(22)를 갖고 있어도 좋다. 또한, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)에서, 제2 기판(20)은, 5개 이상의 센서 화소(12)마다 판독 회로(22)를 갖고 있어도 좋다. 이들과 같은 구성으로 한 경우라도, 촬상 소자(1)는, 상기 실시의 형태 및 그 변형례에 기재된 효과를 갖는다.
[변형례 O]
도 50은, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)의 일부의 단면 구성례를 도시한 것이다. 본 변형례에서는, 제1 기판(10) 내의 트랜지스터(예를 들면, 전송 트랜지스터(TR))와, 제2 기판(20) 내의 트랜지스터(예를 들면, 증폭 트랜지스터(AMP))가, 서로 다른 설계 조건으로 형성되어 있다. 구체적으로는, 제1 기판(10) 내의 트랜지스터의 게이트 절연막(81)의 막두께와, 제2 기판(20) 내의 트랜지스터의 게이트 절연막(83)의 막두께가 서로 다르다. 또한, 제1 기판(10) 내의 트랜지스터의 사이드 월 폭과, 제2 기판(20) 내의 트랜지스터의 사이드 월 폭이 서로 다르다. 또한, 제1 기판(10) 내의 트랜지스터의 소스/드레인 농도(예를 들면, 플로팅 디퓨전(FD) 농도)와, 제2 기판(20) 내의 트랜지스터의 소스/드레인 농도가 서로 다르다. 또한, 제1 기판(10) 내의 트랜지스터를 피복하는 층(82)의 막두께와, 제2 기판(20) 내의 트랜지스터를 피복하는 층(84)의 막두께가 서로 다르다.
즉, 본 변형례에서는, 센서 화소(12) 내의 트랜지스터와, 판독 회로(22) 내의 트랜지스터에서, 설계 조건을 서로 다르게 할 수 있다. 이에 의해, 센서 화소(12) 내의 트랜지스터에 적합한 설계 조건을 설정할 수 있고, 또한, 판독 회로(22) 내의 트랜지스터에 적합한 설계 조건을 설정할 수 있다.
[변형례 P]
도 51, 도 52는, 상기 변형례 I에 관한 촬상 소자(1)의 수평 방향의 단면 구성의 한 변형례를 도시한 것이다. 도 51에는, 도 33의 단면 구성의 한 변형례가 도시되어 있다. 도 52에는, 도 34의 단면 구성의 한 변형례가 도시되어 있다.
본 변형례에서는, 게이트 배선(49)이 생략되고, 복수의 관통 배선(48)이 전송 게이트(TG)마다 하나씩 마련되어 있다. 각 관통 배선(48)은, 대응하는 전송 게이트(TG)에 전기적으로 접속됨과 함께, 화소 구동선(23)에 전기적으로 접속되어 있다. 도 51, 도 52에 도시한 바와 같이, 복수의 관통 배선(54), 복수의 관통 배선(48) 및 복수의 관통 배선(47)은, 제1 방향(V)(도 51, 도 52의 좌우 방향)으로 띠형상으로 나열하여 배치되어 있다. 복수의 관통 배선(54) 및 복수의 관통 배선(47)은, 제1 방향(V)(도 51, 도 52의 좌우 방향)으로 1렬로 나열하여 배치되어 있고, 복수의 관통 배선(48)은, 제1 방향(V)(도 51, 도 52의 좌우 방향)으로 2열로 나열하여 배치되어 있다.
도 53은, 본 변형례에 관한 촬상 소자(1)의 수직 방향의 단면 구성의 한 예를 도시한 것이다. 본 변형례에서는, 판독 회로(22)를 공유하는 4개의 플로팅 디퓨전(FD)마다, 하나의 접속 배선(76)이 마련되어 있다. 도 32에 기재된 변형례 1에서는, 실시의 형태의 한 예로서, 접속 배선(72)의 기판 수평 방향으로 연재되는 부위는, 전송 게이트(TG)보다도 상방(제2 기판(20)에 가까운 위치)에 형성하고 있다. 이 구조를 형성할 때에는, 예를 들면, 전송 게이트(TG)를 형성한 후, 전송 게이트(TG)의 높이에 달하는 절연막을 형성한 후, 접속 배선(72)을 형성하는 제법을 취할 수 있다. 한편, 도 53에 기재된 변형례 P에서는, 실시의 형태의 한 예로서, 접속 배선(76)의 기판 수평 방향으로 연재되는 부위의 하면(제1 기판(10)측의 면)은, 전송 게이트(TG)의 상면(제2 기판(20)측의 면)보다도 하방(제1 기판(10)에 가까운 위치)에 형성하고 있다. 한 예로서, 접속 배선(76)의 기판 수평 방향으로 연재되는 부위를, 판독 회로(22)의 트랜지스터의 게이트 절연막의 위에 형성하여도 좋다. 또는, 전송 게이트(TG)의 상면 및 측면과, 전송 게이트(TG)를 배치하지 않는 제1 기판(10)의 상면에, 전송 게이트(TG)의 높이보다도 막두께가 작은 절연막을 형성하고, 그 위에, 접속 배선(76)의 기판 수평 방향으로 연재되는 부위를 배치하여도 좋다.
접속 배선(76)은, 판독 회로(22)의 트랜지스터의 게이트 절연막(예를 들면, 전송 트랜지스터(TR)의 게이트 절연막(75)) 또는, 전송 게이트(TG)의 높이보다도 막두께가 작은 절연막에 마련된 개구를 통하여 4개의 플로팅 디퓨전(FD)에 접속되어 있다. 접속 배선(76)은, 판독 회로(22)의 트랜지스터의 게이트 절연막(예를 들면, 전송 트랜지스터(TR)의 게이트 절연막(75))의 표면에 접하여 형성되어 있다. 접속 배선(76)에 사용하는 전극 재료로서는, 내열성이 높은 재료를 사용하는 것이 바람직하다. 내열성이 높은 재료로서는, 예를 들면, 폴리실리콘을 들 수 있다. 접속 배선(76)은, 예를 들면, 텅스텐이나 동등한 금속에 의해 구성되어 있어도 좋다.
본 변형례에서는, 접속 배선(76)이 마련되어 있음에 의해, 관통 배선(54)이 관통하는 절연층(53)의 점유 면적을 작게 할 수 있다. 이에 의해, 절연층(53)의 점유 면적을 작게 한 분만큼, 반도체 기판(21)(블록(21A))의 면적을 크게할 수 있기 때문에, 판독 회로(22)(특히 증폭 트랜지스터(AMP))의 면적을 확대할 수 있다. 그 결과, 랜덤 노이즈를 개선할 수 있다.
도 32에 기재된 접속 배선(71)의 기판에 대해 수직 방향의 길이(a)와, 도 53에 기재된 접속 배선(76)의 공통 배선에 이를 때까지의 기판에 대해 수직 방향의 길이(b)를 비교하면, a보다도 b의 쪽이 짧게 되어 있다. 마찬가지로, 변형례 I의 도 35에 기재된 접속 배선(73)의 기판에 대해 수직 방향의 길이(c)와, 변형례 P의 후술하는 도 54에 기재된 접속 배선(77)의 공통 배선에 이를 때까지의 기판에 대해 수직 방향의 길이(d)를 비교하면, c보다도 d의 쪽이 짧게 되어 있다. 또한, 접속 배선(76 및 77)에 구비되는 부위로서, 기판 수평 방향으로 연재되는 부위의 두께(e)(공통 배선의 기판 수직 방향의 높이)와, 기판 수직 방향으로 연재되는 부위의 두께(f)(=b)를 비교하면, f는 e보다도 작게 되어 있다.
여기서, N형 불순물 영역인 플로팅 디퓨전(FD)에 접속하는 접속 배선(76)을 N형으로 도핑하는 제법과, p웰층(42)에 접속하는 접속 배선(77)을 P형으로 도핑하는 제법에, 예를 들면 이온 주입을 이용하는 경우에 관해 생각한다. 접속 배선(76과 77)에 구비되는 부위 중, 절연막을 관통하여 기판 수직 방향으로 연재되는 부위의 길이가 긴 경우에는, 접속 배선(76과 77)의 전체에 걸쳐서 충분한 농도의 불순물을 도핑하기 위해서는, 접속 배선(76 및 77)에 구비되고 기판 수평 방향으로 연재되는 부위에의 이온 주입과, 접속 배선(76 및 77)에 구비되어 기판 수직 방향으로 연재되는 부위에의 이온 주입을, 각각 제각기 행할 것이 필요해질 가능성이 있다. 이에 대해, 절연막을 관통하여 기판 수직 방향으로 연재되는 부위의 길이가 짧은 경우에는, 기판 수평 방향으로 연재되는 부위에 이온 주입을 행하면, 이에 의해 기판 수직 방향으로 연재되는 부위에도 충분한 농도의 도핑을 행할 수가 있을 가능성이 있다. 이에 의해, 제조 방법을 간략하게 할 수 있을 가능성이 있다. 또한, 기판 수직 방향으로 연재되는 부위에서, 기판 수직 방향의 불순물 도핑 농도에 차이가 생기는 일 없이, 균일하게 도핑할 수 있을 가능성이 있다. 또한, 기판 수직 방향으로 연재되는 부위와 기판 수평 방향으로 연재되는 부위를, 같은 농도로 도핑할 수 있을 가능성이 있다.
도 54는, 본 변형례에 관한 촬상 소자(1)의 수직 방향의 단면 구성의 한 예를 도시한 것이다. 본 변형례에서는, 서로 인접하는 4개의 센서 화소(12)의 웰층(42)마다, 하나의 접속 배선(77)이 마련되어 있다. 도 54에 기재된 변형례 P에서는, 실시의 형태의 한 예로서, 접속 배선(77)의 하면(제1 기판(10)측의 면)은, 도 53에 기재된 전송 게이트(TG)의 상면(제2 기판(20)측의 면)보다도 하방(제1 기판(10)에 가까운 위치)에 형성되어 있다. 한 예로서, 접속 배선(77)의 기판 수평 방향으로 연재되는 부위를, 판독 회로(22)의 트랜지스터의 게이트 절연막의 위에 형성하여도 좋다. 또는, 전송 게이트(TG)의 상면 및 측면과, 전송 게이트(TG)를 배치하지 않은 제1 기판(10)의 상면에, 전송 게이트(TG)의 높이보다도 막두께가 작은 절연막을 형성하고, 그 위에, 접속 배선(77)의 기판 수평 방향으로 연재되는 부위를 배치하여도 좋다.
접속 배선(77)은, 판독 회로(22)의 트랜지스터(예를 들면, 전송 트랜지스터(TR))의 게이트 절연막(75) 또는, 전송 게이트(TG)의 높이보다도 막두께가 작은 절연막에 마련된 개구를 통하여 4개의 웰층(42)에 접속되어 있다. 접속 배선(76)은, 판독 회로(22)의 트랜지스터의 게이트 절연막(예를 들면, 전송 트랜지스터(TR)의 게이트 절연막(75))의 표면에 접하여 형성되어 있다. 접속 배선(77)에 사용하는 전극 재료로서는, 내열성이 높은 재료를 사용하는 것이 바람직하다. 내열성이 높은 재료로서는, 예를 들면, 폴리실리콘을 들 수 있다. 접속 배선(77)은, 예를 들면, P형 불순물을 도프한 폴리실리콘에 의해 구성되어 있다. 접속 배선(77)은, 예를 들면, 텅스텐이나 동등한 금속에 의해 구성되어 있어도 좋다.
변형례 I의 도 35에 기재된 접속부(73) 및 접속 배선(74)과 변형례 P의 도 54에 기재된 접속 배선(77)을 비교하면, 접속 배선(77)에서의 절연막을 관통하여 기판(10 및 20)에 직교하는 방향으로 연재되는 부분의 길이(g)가, 접속부(73) 및 접속 배선(74)에서의 절연막을 관통하여 기판(10 및 20)에 직교하는 방향으로 연재되는 부분의 길이(h)보다도 짧게 되어 있다. 또한, 접속 배선(77)에 구비되는 부위로서, 기판 수평 방향으로 연재되는 부위의 두께(i)(기판 수직 방향의 높이)와, 기판 수직 방향으로 연재되는 부위의 두께(g)(기판 수직 방향의 높이)를 비교하면, g는 i보다도 작게 되어 있다.
본 변형례에서는, 접속 배선(77)이 마련되어 있음에 의해, 관통 배선(47)이 관통하는 절연층(53)의 점유 면적을 작게 할 수 있다. 이에 의해, 절연층(53)의 점유 면적을 작게 한 분만큼, 반도체 기판(21)(블록(21A))의 면적을 크게할 수 있기 때문에, 판독 회로(22)(특히 증폭 트랜지스터(AMP))의 면적을 확대할 수 있다. 그 결과, 랜덤 노이즈를 개선할 수 있다.
접속 배선(76, 77)의 두께는, 반드시, 판독 회로(22)의 트랜지스터의 게이트 전극(예를 들면, 전송 트랜지스터(TR)의 전송 게이트(TG))의 두께와 같지 않아도 좋다. 접속 배선(76, 77)의 두께는, 예를 들면, 판독 회로(22)의 트랜지스터의 게이트 전극(예를 들면, 전송 트랜지스터(TR)의 전송 게이트(TG))의 두께보다도 얇게 되어 있다. 또한, 접속 배선(76, 77)의 두께는, 예를 들면, 도 55, 도 56에 도시한 바와 같이, 판독 회로(22)의 트랜지스터의 게이트 전극(예를 들면, 전송 트랜지스터(TR)의 전송 게이트(TG))의 두께와 동등하거나, 또는, 그보다도 두껍게 되어 있어도 좋다.
접속 배선(76, 77)의 두께를, 전송 게이트(TG)의 두께보다도 작게 함에 따라, 예를 들면, 플로팅 디퓨전(FD)에 접속되어 있는 접속 배선(76)과 전송 게이트(TG) 사이의 커플링 용량을 작게 할 수 있을 가능성이 있다. 이에 의해, 일정량의 전하를 플로팅 디퓨전(FD)에서 전하-전압 변환한 경우, 발생하는 신호 전압을 보다 크게할 수 있을 가능성이 있다.
한편, 접속 배선(76, 77)에의 불순물의 도핑을 이온 주입에 의해 행하는 경우, 이온의 주입 사정(射程)(a range of ion implantation)은, 어느 하나의 사정거리로 되는 것이 아니라, 프로젝션 레인지(projection range)라고 불리는 사정거리의 분포가 되어 사정 방향(range direction)으로 퍼진다. 이 사정 방향으로의 불순물의 퍼짐을 고려하면, 접속 배선(76, 77)에의 불순물의 도핑을 이온 주입에 의해 행하는 경우, 접속 배선(76, 77)의 두께를 크게 함에 따라, 접속 배선(76, 77)에의 불순물 도핑을 제어성 좋게 행할 수 있을 가능성이 있다.
또한, 본 변형례에서, 예를 들면, 도 57, 도 58, 도 59에 도시한 바와 같이, 전송 게이트(TG)마다 관통 배선(48)을 하나씩 마련하지 않고, 복수의 전송 게이트(TG)마다 관통 배선(48)을 하나씩 마련하여도 좋다. 이 경우, 관통 배선(48)을 공유하는 복수의 전송 게이트(TG)를 서로 전기적으로 접속하는 접속부(79) 및 접속 배선(78)을 마련하여도 좋다. 복수의 접속부(79)는, 전송 게이트(TG)마다 하나씩 마련되어 있고, 각 접속부(79)는, 전송 게이트(TG) 및 접속 배선(78)에 접속되어 있다. 복수의 접속 배선(78)은, 관통 배선(48)을 공유하는 복수의 전송 게이트(TG)마다 하나씩 마련되어 있다. 접속부(79) 및 접속 배선(78)은, 예를 들면, N형 불순물을 도프한 폴리실리콘에 의해 구성되어 있고, 전송 게이트(TG)에 접속되어 있다. 접속부(73) 및 접속 배선(74)은, 예를 들면, N형 불순물을 도프한 폴리실리콘에 의해 구성되어 있고, N형 불순물 영역인 플로팅 디퓨전(FD)에 접속되어 있다.
이와 같이, 복수의 전송 게이트(TG)마다 관통 배선(48)을 하나씩 마련한 경우에는, 예를 들면, 도 58에 도시한 바와 같이, 관통 배선(48)이 관통하는 절연층(53)의 점유 면적을 작게 할 수 있다. 그 결과, 절연층(53)의 점유 면적을 작게 한 분만큼, 반도체 기판(21)(블록(21A))의 면적을 크게할 수 있기 때문에, 판독 회로(22)(특히 증폭 트랜지스터(AMP))의 면적을 확대할 수 있다. 또한, 도 59에서, 접속부(71) 및 접속 배선(72)은, 일체로 형성되어 있어도 좋다. 또한, 관통 배선(48)은, 제1 기판(10)에 형성되고, 절연층(46)에 형성된 배선에 접속되고, 전송 게이트의 구동 신호를 수취하는 구성으로 되어 있어도 좋다.
또한, 본 변형례에서는, 접속부(71)의 높이(j)가, 전송 게이트(TG)의 높이(k)보다도 높게 되어 있다. 즉, 전송 게이트(TG)의 상면보다도 상방까지 절연막이 형성되고, 이 절연막으로 기판 표면이 평탄화된 상태에서, 접속 배선(72)이 형성되어 있다. 이에 의해, 접속 배선(72)을 가공하는 것이 용이하게 되어 있다.
또한, 본 변형례에서, 예를 들면, 도 60, 도 61, 도 62에 도시한 바와 같이, 1조의 접속부(73), 접속 배선(74) 및 관통 배선(47) 대신에, 서로 인접하는 4개의 센서 화소(12)에 걸치는 관통 배선(80)이 마련되어 있어도 좋다. 관통 배선(80)은, 절연층(53)을 관통하여 형성되어 있고, 서로 인접하는 4개의 센서 화소(12)의 웰층(42)과, 전원선(VSS)에 전기적으로 접속되어 있다. 또한, pwell에의 콘택트에 관해서는, 도시하지 않지만, 도 54나 도 56의 구성과 마찬가지로, 폴리실리콘을 p형으로 도핑한 구성을 이용할 수 있다.
본 변형례에서, 관통 배선(80)이 마련되어 있는 경우에는, 관통 배선(80)이 관통하는 절연층(53)의 점유 면적을 작게 할 수 있다. 이에 의해, 절연층(53)의 점유 면적을 작게 한 분만큼, 반도체 기판(21)(블록(21A))의 면적을 크게할 수 있기 때문에, 판독 회로(22)(특히 증폭 트랜지스터(AMP))의 면적을 확대할 수 있다. 그 결과, 랜덤 노이즈를 개선할 수 있다.
또한, 본 변형례에서, 관통 배선(80)을 마련함과 함께, 예를 들면, 도 63에 도시한 바와 같이, 접속 배선(76)이 마련되어 있어도 좋다. 이와 같이 한 경우에는, 관통 배선(54, 80)이 관통하는 절연층(53)의 점유 면적을 작게 할 수 있다. 이에 의해, 절연층(53)의 점유 면적을 작게 한 분만큼, 반도체 기판(21)(블록(21A))의 면적을 크게할 수 있기 때문에, 판독 회로(22)(특히 증폭 트랜지스터(AMP))의 면적을 확대할 수 있다. 그 결과, 랜덤 노이즈를 개선할 수 있다.
[변형례 Q]
도 64는, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)의 회로 구성의 한 예를 도시한 것이다. 본 변형례에 관한 촬상 소자(1)는, 열병렬 ADC 탑재의 CMOS 이미지 센서이다.
도 64에 도시하는 바와 같이, 본 변형례에 관한 촬상 소자(1)는, 광전변환 소자를 포함하는 복수의 센서 화소(12)가 행렬형상(매트릭스형상)으로 2차원 배치되어 이루어지는 화소 영역(13)에 더하여, 수직 구동 회로(33), 칼럼 신호 처리 회로(34), 참조 전압 공급부(38), 수평 구동 회로(35), 수평 출력선(37) 및 시스템 제어 회로(36)를 갖는 구성으로 되어 있다.
이 시스템 구성에서, 시스템 제어 회로(36)는, 마스터 클록(MCK)에 의거하여, 수직 구동 회로(33), 칼럼 신호 처리 회로(34), 참조 전압 공급부(38) 및 수평 구동 회로(35) 등의 동작의 기준이 되는 클록 신호나 제어 신호 등을 생성하고, 수직 구동 회로(33), 칼럼 신호 처리 회로(34), 참조 전압 공급부(38) 및 수평 구동 회로(35) 등에 대해 준다.
또한, 수직 구동 회로(33)는, 화소 영역(13)의 각 센서 화소(12)와 함께, 제1 기판(10) 형성되어 있고, 또한, 판독 회로(22)가 형성되어 있는 제2 기판(20)에도 형성된다. 칼럼 신호 처리 회로(34), 참조 전압 공급부(38), 수평 구동 회로(35), 수평 출력선(37) 및 시스템 제어 회로(36)는, 제3 기판(30)에 형성된다.
센서 화소(12)로서는, 여기서는 도시를 생략하지만, 예를 들면, 포토 다이오드(PD) 외에, 포토 다이오드(PD)에서 광전변환하여 얻어지는 전하를 플로팅 디퓨전(FD)에 전송하는 전송 트랜지스터(TR)를 갖는 구성의 것을 이용할 수 있다. 또한, 판독 회로(22)로서는, 여기서는 도시를 생략하지만, 예를 들면, 플로팅 디퓨전(FD)의 전위를 제어하는 리셋 트랜지스터(RST)와, 플로팅 디퓨전(FD)의 전위에 응한 신호를 출력하는 증폭 트랜지스터(AMP)와, 화소 선택을 행하기 위한 선택 트랜지스터(SEL)를 갖는3 트랜지스터 구성의 것을 이용할 수 있다.
화소 영역(13)에는, 센서 화소(12)가 2차원 배치됨과 함께, 이 m행n열의 화소 배치에 대해 마다 화소 구동선(23)이 배선되고, 열마다 수직 신호선(24)이 배선되어 있다. 복수의 화소 구동선(23)의 각 일단은, 수직 구동 회로(33)의 각 행에 대응한 각 출력단에 접속되어 있다. 수직 구동 회로(33)는, 시프트 레지스터 등에 의해 구성되고, 복수의 화소 구동선(23)을 통하여 화소 영역(13)의 행 어드레스나 행 주사의 제어를 행한다.
칼럼 신호 처리 회로(34)는, 예를 들면, 화소 영역(13)의 화소열마다, 즉 수직 신호선(24)마다 마련된 ADC(아날로그-디지털 변환 회로)(34-1∼34-m)를 가지며, 화소 영역(13)의 각 센서 화소(12)로부터 열마다 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
참조 전압 공급부(38)는, 시간이 경과함에 따라 레벨이 경사형상으로 변화하는, 이른바 램프(RAMP)파형의 참조 전압(Vref)을 생성하는 수단으로서, 예를 들면 DAC(디지털-아날로그 변환 회로)(38A)를 갖고 있다. 또한, 램프 파형의 참조 전압(Vref)을 생성하는 수단으로서는, DAC(38A)로 한정되는 것이 아니다.
DAC(38A)는, 시스템 제어 회로(36)로부터 주어지는 제어 신호(CS1)에 의한 제어하에, 당해 시스템 제어 회로(36)로부터 주어지는 클록(CK)에 의거하여 램프파형의 참조 전압(Vref)을 생성하여 칼럼 처리부(15)의 ADC(34-1∼34-m)에 대해 공급한다.
또한, ADC(34-1∼34-m)의 각각은, 센서 화소(12) 모든 정보를 판독하는 프로그레시브 주사 방식에서의 통상 프레임 레이트 모드와, 통상 프레임 레이트 모드시에 비하여, 센서 화소(12)의 노광 시간을 1/N로 설정하여 프레임 레이트를 N배, 예를 들면 2배로 올리는 고속 프레임 레이트 모드의 각 동작 모드에 대응한 AD 변환 동작을 선택적으로 행할 수 있는 구성으로 되어 있다. 이 동작 모드의 전환은, 시스템 제어 회로(36)로부터 주어지는 제어 신호(CS2, CS3)에 의한 제어에 의해 실행된다. 또한, 시스템 제어 회로(36)에 대해서는, 외부의 시스템 컨트롤러(도시 생략)로부터, 통상 프레임 레이트 모드와 고속 프레임 레이트 모드의 각 동작 모드를 전환하기 위한 지시 정보가 주어진다.
ADC(34-1∼34-m)는 전부 같은 구성으로 되어 있고, 여기서는, ADC(34-m)를 예로 들어 설명하는 것으로 한다. ADC(34-m)는, 비교기(34A), 계수 수단인 예를 들면 업/다운 카운터(도면 중, U/DCNT로 기재하고 있다)(34B), 전송 스위치(34C) 및 메모리 장치(34D)를 갖는 구성으로 되어 있다.
비교기(34A)는, 화소 영역(13)의 n열째의 각 센서 화소(12)로부터 출력되는 신호에 응한 수직 신호선(24)의 신호 전압(Vx)과, 참조 전압 공급부(38)로부터 공급되는 램프파형의 참조 전압(Vref)을 비교하여, 예를 들면, 참조 전압(Vref)이 신호 전압(Vx)보다도 큰 때에 출력(Vco)이 "H"레벨이 되고, 참조 전압(Vref)이 신호 전압(Vx) 이하일 때에 출력(Vco)이 "L"레벨이 된다.
업/다운 카운터(34B)는 비동기 카운터이고, 시스템 제어 회로(36)로부터 주어지는 제어 신호(CS2)에 의한 제어하에, 시스템 제어 회로(36)로부터 클록(CK)이 DAC(18A)와 동시에 주어지고, 당해 클록(CK)에 동기하여 다운(DOWN) 카운트 또는 업(UP) 카운트를 행함에 의해, 비교기(34A)에서의 비교 동작의 시작부터 비교 동작의 종료까지의 비교 기간을 계측한다.
구체적으로는, 통상 프레임 레이트 모드에서는, 하나의 센서 화소(12)로부터의 신호의 판독 동작에서, 1회째의 판독 동작시에 다운 카운트를 행함에 의해 1회째의 판독시의 비교 시간을 계측하고, 2회째의 판독 동작시에 업 카운트를 행함에 의해 2회째의 판독시의 비교 시간을 계측한다.
한편, 고속 프레임 레이트 모드에서는, 어느 행의 센서 화소(12)에 관한 카운트 결과를 그대로 유지하여 두고, 계속해서, 다음 행의 센서 화소(12)에 관해, 전회의 카운트 결과부터 1회째의 판독 동작시에 다운 카운트를 행함으로써 1회째의 판독시의 비교 시간을 계측하고, 2회째의 판독 동작시에 업 카운트를 행함으로써 2회째의 판독시의 비교 시간을 계측한다.
전송 스위치(34C)는, 시스템 제어 회로(36)로부터 주어지는 제어 신호(CS3)에 의한 제어하에, 통상 프레임 레이트 모드에서는, 어느 행의 센서 화소(12)에 관한 업/다운 카운터(34B)의 카운트 동작이 완료된 시점에서 온(폐)상태가 되어 당해 업/다운 카운터(34B)의 카운트 결과를 메모리 장치(34D)에 전송한다.
한편, 예를 들면 N=2의 고속 프레임 레이트에서는, 어느 행의 센서 화소(12)에 관한 업/다운 카운터(34B)의 카운트 동작이 완료된 시점에서 오프(개)상태인 채이고, 계속해서, 다음 행의 센서 화소(12)에 관한 업/다운 카운터(34B)의 카운트 동작이 완료된 시점에서 온 상태가 되어 당해 업/다운 카운터(34B)의 수직 2화소분에 관한 카운트 결과를 메모리 장치(34D)에 전송한다.
이와 같이 하여, 화소 영역(13)의 각 센서 화소(12)로부터 수직 신호선(24)을 경유하여 열마다 공급되는 아날로그 신호가, ADC(34-1∼34-m)에서의 비교기(34A) 및 업/다운 카운터(34B)의 각 동작에 의해, N비트의 디지털 신호로 변환되어 메모리 장치(34D)에 격납된다.
수평 구동 회로(35)는, 시프트 레지스터 등에 의해 구성되고, 칼럼 신호 처리 회로(34)에서의 ADC(34-1∼34-m)의 열어드레스나 열 주사의 제어를 행한다. 이 수평 구동 회로(35)에 의한 제어하에, ADC(34-1∼34-m)의 각각으로 AD 변환된 N비트의 디지털 신호는 차례로 수평 출력선(37)에 판독되고, 당해 수평 출력선(37)을 경유하여 촬상 데이터로서 출력된다.
또한, 본 개시에는 직접 관련되지 않기 때문에 특히 도시하지 않지만, 수평 출력선(37)을 경유하여 출력되는 촬상 데이터에 대해 각종의 신호 처리를 시행하는 회로 등을, 상기 구성 요소 이외에 마련하는 것도 가능하다.
상기 구성의 본 변형례에 관한 열병렬 ADC 탑재의 촬상 소자(1)에서는, 업/다운 카운터(34B)의 카운트 결과를, 전송 스위치(34C)를 통하여 선택적으로 모리 장치(34D)에 전송할 수 있기 때문에, 업/다운 카운터(34B)의 카운트 동작과, 당해 업/다운 카운터(34B)의 카운트 결과의 수평 출력선(37)에의 판독 동작을 독립하여 제어하는 것이 가능하다.
[변형례 R]
도 65는, 도 64의 촬상 소자(1)를 3개의 기판(제1 기판(10), 제2 기판(20), 제3 기판(30))을 적층하여 구성한 예를 도시한다. 본 변형례에서는, 제1 기판(10)에서, 중앙 부분에, 복수의 센서 화소(12)를 포함하는 화소 영역(13)이 형성되어 있고, 화소 영역(13)의 주위에 수직 구동 회로(33)가 형성되어 있다. 또한, 제2 기판(20)에서, 중앙 부분에, 복수의 판독 회로(22)를 포함하는 판독 회로 영역(15)이 형성되어 있고, 판독 회로 영역(15)의 주위에 수직 구동 회로(33)가 형성되어 있다. 제3 기판(30)에서, 칼럼 신호 처리 회로(34), 수평 구동 회로(35), 시스템 제어 회로(36), 수평 출력선(37) 및 참조 전압 공급부(38)가 형성되어 있다. 이에 의해, 상기 실시의 형태 및 그 변형례와 마찬가지로 기판끼리를 전기적으로 접속하는 구조에 기인하여, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 하여 버리는 일이 없다. 그 결과, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자(1)를 제공할 수 있다. 또한, 수직 구동 회로(33)는, 제1 기판(10)에만 형성되어도, 제2 기판(20)에만 형성되어도 좋다.
[변형례 S]
도 66은, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)의 단면 구성의 한 변형례를 도시한다. 상기 실시의 형태 및 그 변형례에서는, 촬상 소자(1)는, 3개의 기판(제1 기판(10), 제2 기판(20), 제3 기판(30))을 적층하여 구성되어 있다. 그러나, 상기 실시의 형태 및 그 변형례에서, 촬상 소자(1)가, 2개의 기판(제1 기판(10), 제2 기판(20))을 적층하여 구성되어 있어도 좋다. 이때, 로직 회로(32)는, 예를 들면, 도 66에 도시한 바와 같이, 제1 기판(10)과, 제2 기판(20)에 나누어서 형성되어 있다. 여기서, 로직 회로(32) 중, 제1 기판(10)측에 마련된 회로(32A)에서는, 고온 프로세스에 견딜 수 있는 재료(예를 들면, high-k)로 이루어지는 고유전율막과 메탈 게이트 전극이 적층된 게이트 구조를 갖는 트랜지스터가 마련되어 있다. 한편, 제2 기판(20)측에 마련된 회로(32B)에서는, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에, CoSi2나 NiSi 등의 실리사이드(Self Aligned Silicide) 프로세스를 이용하여 형성된 실리사이드로 이루어지는 저저항 영역(26)이 형성되어 있다. 실리사이드로 이루어지는 저저항 영역은, 반도체 기판의 재료와 금속과의 화합물로 형성되어 있다. 이에 의해, 센서 화소(12)를 형성할 때에, 열산화 등의 고온 프로세스를 이용할 수 있다. 또한, 로직 회로(32) 중, 제2 기판(20)측에 마련된 회로(32B)에서, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에, 실리사이드로 이루어지는 저저항 영역(26)을 마련한 경우에는, 접촉 저항을 저감할 수 있다. 그 결과, 로직 회로(32)에서의 연산 속도를 고속화할 수 있다.
도 67은, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)의 단면 구성의 한 변형례를 도시한다. 상기 실시의 형태 및 그 변형례에 관한 제3 기판(30)의 로직 회로(32)에서, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에, CoSi2나 NiSi 등의 실리사이드(Self Aligned Silicide) 프로세스를 이용하여 형성된 실리사이드로 이루어지는 저저항 영역(37)이 형성되어 있어도 좋다. 이에 의해, 센서 화소(12)를 형성할 때에, 열산화 등의 고온 프로세스를 이용할 수 있다. 또한, 로직 회로(32)에서, 소스 전극 및 드레인 전극과 접하는 불순물 확산 영역의 표면에, 실리사이드로 이루어지는 저저항 영역(37)을 마련한 경우에는, 접촉 저항을 저감할 수 있다. 그 결과, 로직 회로(32)에서의 연산 속도를 고속화할 수 있다.
[변형례 T]
상기 실시의 형태 및 그 변형례에서, 도전형이 반대로 되어 있어도 좋다. 예를 들면, 상기 실시의 형태 및 그 변형례의 기재에 있어서, p형을 n형에 바꾸어 읽음과 함께, n형을 p형에 바꾸어 읽어도 좋다. 이와 같이 한 경우라도, 상기 실시의 형태 및 그 변형례와 같은 효과를 얻을 수 있다.
또한, 본 개시는, 가시광의 수광 소자로서만이 아니고, 적외선, 자외선, X선, 전자파 등 다양한 방사선을 검출할 수 있는 소자에 적용할 수 있다. 용도로서도, 화상의 출력 이외에도, 거리측정, 광량의 변화, 물성의 검출이라는 다양한 어플리케이션에 응용할 수 있다.
<3. 적용례>
도 68은, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)(이하, 단지 「촬상 소자(1)」라고 칭한다.)를 구비한 촬상 장치(2)의 개략 구성의 한 예를 도시한 것이다.
촬상 장치(2)는, 예를 들면, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 스마트 폰이나 태블릿형 단말 등의 휴대 단말 장치 등의 전자 기기이다. 촬상 장치(2)는, 예를 들면, 촬상 소자(1), 광학계(141), 셔터 장치(142), 제어 회로(143), DSP 회로(144), 프레임 메모리(145), 표시부(146), 기억부(147), 조작부(148) 및 전원부(149)를 구비하고 있다. 촬상 장치(2)에서, 촬상 소자(1), 셔터 장치(142), 제어 회로(143), DSP 회로(144), 프레임 메모리(145), 표시부(146), 기억부(147), 조작부(148) 및 전원부(149)는, 버스 라인(150)을 통하여 상호 접속되어 있다.
촬상 소자(1)는, 입사광에 응한 화상 데이터를 출력한다. 광학계(141)는, 1장 또는 복수장의 렌즈를 갖고서 구성되고, 피사체로부터의 광(입사광)을 촬상 소자(1)에 유도하고, 촬상 소자(1)의 수광면에 결상시킨다. 셔터 장치(142)는, 광학계(141) 및 촬상 소자(1)의 사이에 배치되고, 제어 회로(143)의 제어에 따라, 촬상 소자(1)에의 광조사 기간 및 차광 기간을 제어한다. 촬상 소자(1)는, 광학계(141) 및 셔터 장치(142)를 통하여 수광면에 결상되는 광에 응하여, 일정 기간, 신호 전하를 축적한다. 촬상 소자(1)에 축적된 신호 전하는, 화상 데이터로서, 제어 회로(143)로부터 공급되는 구동 신호(타이밍 신호)에 따라 전송된다. 제어 회로(143)는, 촬상 소자(1)의 전송 동작, 및, 셔터 장치(142)의 셔터 동작을 제어하는 구동 신호를 출력하여, 촬상 소자(1) 및 셔터 장치(142)를 구동한다.
DSP 회로(144)는, 촬상 소자(1)로부터 출력되는 신호(화상 데이터)를 처리하는 신호 처리 회로이다. 프레임 메모리(145)는, DSP 회로(144)에 의해 처리된 화상 데이터를, 프레임 단위로 일시적으로 유지한다. 표시부(146)는, 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시 장치로 이루어지고, 촬상 소자(1)에서 촬상된 동화 또는 정지화를 표시한다. 기억부(147)는, 촬상 소자(1)에서 촬상된 동화 또는 정지화의 화상 데이터를, 반도체 메모리나 하드 디스크 등의 기록 매체에 기록한다. 조작부(148)는, 유저에 의한 조작에 따라, 촬상 장치(2)가 갖는 각종의 기능에 관한 조작 지령을 발한다. 전원부(149)는, 촬상 소자(1), 셔터 장치(142), 제어 회로(143), DSP 회로(144), 프레임 메모리(145), 표시부(146), 기억부(147) 및 조작부(148)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
본 개시의 촬상 소자는, 일본 특개2015-99262의 종래례, 또는, 본 개시로서 기재되어 있는 바와 같은, 렌즈, IRCF(Infrared Cut Filter : 적외광 커트 필터) 등을 구비한 촬상 모듈의 촬상 소자에도 적용 가능하다. 촬상 장치(2)에서도, 본 촬상 소자를 이용한 촬상 모듈도 적용 가능하다.
다음에, 촬상 장치(2)에서의 촬상 순서로 관해 설명한다.
도 69는, 촬상 장치(2)에서의 촬상 동작의 플로우 차트의 한 예를 도시한다. 유저는, 조작부(148)을 조작함에 의해 촬상 시작을 지시한다(스텝 S101). 하면, 조작부(148)는, 촬상 지령을 제어 회로(143)에 송신한다(스텝 S102). 제어 회로(143)는, 촬상 지령을 수신하면, 셔터 장치(142) 및 촬상 소자(1)의 제어를 시작한다. 촬상 소자(1)(구체적으로는 시스템 제어 회로(32d))는, 제어 회로(143)에 의한 제어에 의해, 소정의 촬상 방식으로의 촬상을 실행한다(스텝 S103). 셔터 장치(142)는, 제어 회로(143)에 의한 제어에 의해, 촬상 소자(1)에의 광조사 기간 및 차광 기간을 제어한다.
촬상 소자(1)는, 촬상에 의해 얻어진 화상 데이터를 DSP 회로(144)에 출력한다. 여기서, 화상 데이터란, 플로팅 디퓨전(FD)에 일시적으로 유지된 전하에 의거하여 생성된 화소 신호의 전 화소분의 데이터이다. DSP 회로(144)는, 촬상 소자(1)로부터 입력된 화상 데이터에 의거하여 소정의 신호 처리(예를 들면 노이즈 저감 처리 등)를 행한다(스텝 S104). DSP 회로(144)는, 소정의 신호 처리가 이루어진 화상 데이터를 프레임 메모리(145)에 유지시키고, 프레임 메모리(145)는, 화상 데이터를 기억부(147)에 기억시킨다(스텝 S105). 이와 같이 하여, 촬상 장치(2)에서의 촬상이 행하여진다.
본 적용례에서는, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)가 촬상 장치(2)에 적용된다. 이에 의해, 촬상 소자(1)를 소형화 또는 고정밀화할 수 있기 때문에, 소형 또는 고정밀 촬상 장치(2)를 제공할 수 있다.
<4. 응용례>
[응용례 1]
본 개시에 관한 기술(본 기술)은, 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 관한 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 하나의 이동체에 탑재된 장치로서 실현되어도 좋다.
도 70은, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예인 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통하여 접속된 복수의 전자 제어 유닛을 구비한다. 도 70에 도시한 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 바디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052), 및 차량탐재 네트워크 I/F(interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따리 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및, 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
바디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 바디계 제어 유닛(12020)은, 키레스 엔트리 시스템, 스마트키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 바디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신된 전파 또는 각종 스위치의 신호가 입력될 수 있는다. 바디계 제어 유닛(12020)은, 이들의 전파 또는 신호의 입력을 접수하여, 차량의 도어 로크 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 의거하여, 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행하여도 좋다.
촬상부(12031)는, 광을 수광하고, 그 광의 수광량에 응한 전기 신호를 출력하는 광센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 거리측정의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이라도 좋고, 적외선 등의 비가시광이라도 좋다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력된 검출 정보에 의거하여, 운전자의 피로 정도 또는 집중 정도를 산출하여도 좋고, 운전자가 앉아서 졸고 있지 않는지를 판별하여도 좋다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득된 차내외의 정보에 의거하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표치를 연산하고, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간 거리에 의거한 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득된 차량의 주위의 정보에 의거하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함에 의해, 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 의거하여, 바디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 응하여 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지 도모하는 것을 목적으로 한 협조 제어를 행할 수가 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중의 적어도 일방의 출력 신호를 송신한다. 도 70의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 하나를 포함하고 있어도 좋다.
도 71은, 촬상부(12031)의 설치 위치의 예를 도시하는 도면이다.
도 71에서는, 차량(12100)은, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노우즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실 내의 프론트글라스의 상부 등의 위치에 마련된다. 프런트 노우즈에 구비되는 촬상부(12101) 및 차실 내의 프론트글라스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 촬상부(12101 및 12105)에서 취득된 전방의 화상은, 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 사용된다.
또한, 도 71에는, 촬상부(12101 내지 12104)의 촬영 범위의 한 예가 도시되어 있다. 촬상 범위(12111)는, 프런트 노우즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드 미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 중합시켜짐에 의해, 차량(12100)를 상방에서 본 부감(俯瞰) 화상을 얻을 수 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 좋다. 예를 들면, 촬상부(12101 내지 12104)의 적어도 하나는, 복수의 촬상 소자로 이루어지는 스테레오 카메라라도 좋고, 위상차 검출용의 화소를 갖는 촬상 소자라도 좋다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함에 의해, 특히 차량(12100)의 진행로상에 있는 가장 가까운 입체물로, 차량(12100)과 개략 같은 방향으로 소정의 속도(예를 들면, 0㎞/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차와 내차와의 사이에 미리 확보하여야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 행할 수가 있다. 이와 같이 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로 입체물에 관한 입체물 데이터를, 2륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 그 밖의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100)의 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정치 이상으로 충돌 가능성이 있는 상황인 때에는, 오디오 스피커(12061)나 표시부(12062)를 통하여 드라이버에게 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 통하여 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수가 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 적외선을 검출하는 적외선 카메라라도 좋다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에서의 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지의 여부를 판별하는 순서에 의해 행하여진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어하여도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 촬상부(12031)에 적용될 수 있다. 구체적으로는, 상기 실시의 형태 및 그 변형례에 관한 촬상 소자(1)는, 촬상부(12031)에 적용할 수 있다. 촬상부(12031)에 본 개시에 관한 기술을 적용함에 의해, 노이즈가 적은 고정밀 촬영 화상을 얻을 수 있기 때문에, 이동체 제어 시스템에서 촬영 화상을 이용한 고정밀한 제어를 행할 수가 있다.
[응용례 2]
도 72는, 본 개시에 관한 기술(본 기술)이 적용될 수 있는 내시경 수술 시스템의 개략적인 구성의 한 예를 도시하는 도면이다.
도 72에서는, 수술자(의사)(11131)가, 내시경 수술 시스템(11000)을 이용하여, 환자 베드(11133)상의 환자(11132)에게 수술을 행하고 있는 양상이 도시되어 있다. 도시하는 바와 같이, 내시경 수술 시스템(11000)은, 내시경(11100)과, 기복 튜브(11111)나 에너지 처치구(11112) 등의, 그 밖의 수술구(11110)와, 내시경(11100)을 지지하는 지지 암 장치(11120)와, 내시경하 수술을 위한 각종의 장치가 탑재된 카트(11200)로 구성된다.
내시경(11100)은, 선단부터 소정 길이의 영역이 환자(11132)의 체강 내에 삽입되는 경통(11101)과, 경통(11101)의 기단에 접속되는 카메라 헤드(11102)로 구성된다. 도시한 예에서는, 경성의 경통(11101)을 갖는 이른바 경성경으로서 구성되는 내시경(11100)을 도시하고 있지만, 내시경(11100)은, 연성의 경통을 갖는 이른바 연성경으로서 구성되어도 좋다.
경통(11101)의 선단에는, 대물 렌즈가 감입된 개구부가 마련되어 있다. 내시경(11100)에는 광원 장치(11203)가 접속되어 있고, 당해 광원 장치(11203)에 의해 생성된 광이, 경통(11101)의 내부에 연설되는 라이트 가이드에 의해 당해 경통의 선단까지 도광되고, 대물 렌즈를 통하여 환자(11132)의 체강 내의 관찰 대상을 향하여 조사된다. 또한, 내시경(11100)은, 직시경이라도 좋고, 사시경 또는 측시경이라도 좋다.
카메라 헤드(11102)의 내부에는 광학계 및 촬상 소자가 마련되어 있고, 관찰 대상으로부터의 반사광(관찰광)은 당해 광학계에 의해 당해 촬상 소자에 집광된다. 당해 촬상 소자에 의해 관찰광이 광전변환되어, 관찰광에 대응하는 전기 신호, 즉 관찰상에 대응하는 화상 신호가 생성된다. 당해 화상 신호는, RAW 데이터로서 카메라 컨트롤 유닛(CCU : Camera Control Unit11201)에 송신된다.
CCU(11201)는, CPU(Central Processing Unit)나 GPU(Graphics Processing Unit) 등에 의해 구성되고, 내시경(11100) 및 표시 장치(11202)의 동작을 통괄적으로 제어한다. 또한, CCU(11201)는, 카메라 헤드(11102)로부터 화상 신호를 수취하고, 그 화상 신호에 대해, 예를 들면 현상 처리(디모자이크 처리) 등의, 당해 화상 신호에 의거한 화상을 표시하기 위한 각종의 화상 처리를 시행한다.
표시 장치(11202)는, CCU(11201)로부터의 제어에 의해, 당해 CCU(11201)에 의해 화상 처리가 시행된 화상 신호에 의거한 화상을 표시한다.
광원 장치(11203)는, 예를 들면 LED(Light Emitting Diode) 등의 광원으로 구성되고, 수술부 등을 촬영할 때의 조사광을 내시경(11100)에 공급한다.
입력 장치(11204)는, 내시경 수술 시스템(11000)에 대한 입력 인터페이스이다. 유저는, 입력 장치(11204)를 통하여, 내시경 수술 시스템(11000)에 대해 각종의 정보의 입력이나 지시 입력을 행할 수가 있다. 예를 들면, 유저는, 내시경(11100)에 의한 촬상 조건(조사광의 종류, 배율 및 초점 거리 등)을 변경하는 취지의 지시 등을 입력한다.
처치구 제어 장치(11205)는, 조직의 소작(燒灼), 절개 또는 혈관의 봉지 등을 위한 에너지 처치구(11112)의 구동을 제어한다. 기복 장치(11206)는, 내시경(11100)에 의한 시야의 확보 및 수술자의 작업 공간의 확보의 목적으로, 환자(11132)의 체강을 팽창시키기 위해, 기복 튜브(11111)를 통하여 당해 체강 내에 가스를 보낸다. 레코더(11207)는, 수술에 관한 각종의 정보를 기록 가능한 장치이다. 프린터(11208)는, 수술에 관한 각종의 정보를, 텍스트, 화상 또는 그래프 등 각종의 형식으로 인쇄 가능한 장치이다.
또한, 내시경(11100)에 수술부를 촬영할 때의 조사광을 공급하는 광원 장치(11203)는, 예를 들면 LED, 레이저광원 또는 이들의 조합에 의해 구성되는 백색광원으로 구성할 수 있다. RGB 레이저광원의 조합에 의해 백색광원이 구성되는 경우에는, 각 색(각 파장)의 출력 강도 및 출력 타이밍을 고정밀도로 제어할 수 있기 때문에, 광원 장치(11203)에서의 촬상 화상의 화이트 밸런스의 조정을 행할 수가 있다. 또한, 이 경우에는, RGB 레이저광원 각각으로부터의 레이저광을 시분할로 관찰 대상에 조사하고, 그 조사 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어함에 의해, RGB 각각에 대응하는 화상을 시분할로 촬상하는 것도 가능하다. 당해 방법에 의하면, 당해 촬상 소자에 컬러 필터를 마련하지 않아도, 컬러 화상을 얻을 수 있다.
또한, 광원 장치(11203)는, 출력하는 광의 강도를 소정의 시간마다 변경하도록 그 구동이 제어되어도 좋다. 그 광의 강도의 변경의 타이밍에 동기하여 카메라 헤드(11102)의 촬상 소자의 구동을 제어하여 시분할로 화상을 취득하고, 그 화상을 합성함에 의해, 이른바 흑바램 및 백바램이 없는 고다이내믹 레인지의 화상을 생성할 수 있다.
또한, 광원 장치(11203)는, 특수광 관찰에 대응하는 소정 파장 대역의 광을 공급 가능하게 구성되어도 좋다. 특수광 관찰에서는, 예를 들면, 체조직에서의 광의 흡수의 파장 의존성을 이용하여, 통상의 관찰시에서의 조사광(즉, 백색광)과 비교하여 협대역의 광을 조사함에 의해, 점막 표층의 혈관 등의 소정의 조직을 고콘트라스트로 촬영하는, 이른바 협대역 광관찰(Narrow Band Imaging)이 행하여진다. 또는, 특수광 관찰에서는, 여기광을 조사함에 의해 발생하는 형광에 의해 화상을 얻는 형광 관찰이 행하여져도 좋다. 형광 관찰에서는, 체조직에 여기광을 조사하고 당해 체조직으로부터의 형광을 관찰하는 것(자가 형광 관찰), 또는 인도시아닌그린(ICG) 등의 시약을 체조직에 국주(局注)함과 함께 당해 체조직에 그 시약의 형광 파장에 대응하는 여기광을 조사하여 형광상을 얻는 것 등을 행할 수가 있다. 광원 장치(11203)는, 이와 같은 특수광 관찰에 대응하는 협대역광 및/또는 여기광을 공급 가능하게 구성될 수 있는다.
도 73은, 도 72에 도시하는 카메라 헤드(11102) 및 CCU(11201)의 기능 구성의 한 예를 도시하는 블록도이다.
카메라 헤드(11102)는, 렌즈 유닛(11401)과, 촬상부(11402)와, 구동부(11403)와, 통신부(11404)와, 카메라 헤드 제어부(11405)를 갖는다. CCU(11201)는, 통신부(11411)와, 화상 처리부(11412)와, 제어부(11413)를 갖는다. 카메라 헤드(11102)와 CCU(11201)는, 전송 케이블(11400)에 의해 서로 통신 가능하게 접속되어 있다.
렌즈 유닛(11401)은, 경통(11101)과의 접속부에 마련되는 광학계이다. 경통(11101)의 선단부터 받아들여진 관찰광은, 카메라 헤드(11102)까지 도광되고, 당해 렌즈 유닛(11401)에 입사한다. 렌즈 유닛(11401)은, 줌렌즈 및 포커스 렌즈를 포함하는 복수의 렌즈가 조합되어 구성된다.
촬상부(11402)는, 촬상 소자로 구성된다. 촬상부(11402)를 구성하는 촬상 소자는, 하나(이른바 단판식)라도 좋고, 복수(이른바 다판식)라도 좋다. 촬상부(11402)가 다판식으로 구성되는 경우에는, 예를 들면 각 촬상 소자에 의해 RGB 각각에 대응하는 화상 신호가 생성되고, 그들이 합성됨에 의해 컬러 화상이 얻어져도 좋다. 또는, 촬상부(11402)는, 3D(Dimensional) 표시에 대응하는 우안용 및 좌안용의 화상 신호를 각각 취득하기 위한 한 쌍의 촬상 소자를 갖도록 구성되어도 좋다. 3D 표시가 행하여짐에 의해, 수술자(11131)는 수술부에서의 생체조직의 깊이를 보다 정확하게 파악하는 것이 가능해진다. 또한, 촬상부(11402)가 다판식으로 구성되는 경우에는, 각 촬상 소자에 대응하고, 렌즈 유닛(11401)도 복수계통 마련될 수 있는다.
또한, 촬상부(11402)는, 반드시 카메라 헤드(11102)에 마련되지 않아도 좋다. 예를 들면, 촬상부(11402)는, 경통(11101)의 내부에, 대물 렌즈의 직후에 마련되어도 좋다.
구동부(11403)는, 액추에이터에 의해 구성되고, 카메라 헤드 제어부(11405)로부터의 제어에 의해, 렌즈 유닛(11401)의 줌렌즈 및 포커스 렌즈를 광축에 따라 소정의 거리만큼 이동시킨다. 이에 의해, 촬상부(11402)에 의한 촬상 화상의 배율 및 초점이 적절히 조정될 수 있는다.
통신부(11404)는, CCU(11201)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11404)는, 촬상부(11402)로부터 얻은 화상 신호를 RAW 데이터로서 전송 케이블(11400)을 통하여 CCU(11201)에 송신한다.
또한, 통신부(11404)는, CCU(11201)로부터, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 수신하고, 카메라 헤드 제어부(11405)에 공급한다. 당해 제어 신호에는, 예를 들면, 촬상 화상의 프레임 레이트를 지정하는 취지의 정보, 촬상시의 노출치를 지정하는 취지의 정보, 및/또는 촬상 화상의 배율 및 초점을 지정하는 취지의 정보 등, 촬상 조건에 관한 정보가 포함된다.
또한, 상기한 프레임 레이트나 노출치, 배율, 초점 등의 촬상 조건은, 유저에 의해 적절히 지정되어도 좋고, 취득된 화상 신호에 의거하여 CCU(11201)의 제어부(11413)에 의해 자동적으로 설정되어도 좋다. 후자인 경우에는, 이른바 AE(Auto Exposure) 기능, AF(Auto Focus) 기능 및 AWB(Auto White Balance) 기능이 내시경(11100)에 탑재되어 있게 된다.
카메라 헤드 제어부(11405)는, 통신부(11404)를 통하여 수신한 CCU(11201)로부터의 제어 신호에 의거하여, 카메라 헤드(11102)의 구동을 제어한다.
통신부(11411)는, 카메라 헤드(11102)와의 사이에서 각종의 정보를 송수신하기 위한 통신 장치에 의해 구성된다. 통신부(11411)는, 카메라 헤드(11102)로부터, 전송 케이블(11400)을 통하여 송신되는 화상 신호를 수신한다.
또한, 통신부(11411)는, 카메라 헤드(11102)에 대해, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 송신한다. 화상 신호나 제어 신호는, 전기통신이나 광통신 등에 의해 송신할 수 있다.
화상 처리부(11412)는, 카메라 헤드(11102)로부터 송신된 RAW 데이터인 화상 신호에 대해 각종의 화상 처리를 시행한다.
제어부(11413)는, 내시경(11100)에 의한 수술부 등의 촬상, 및, 수술부 등의 촬상에 의해 얻어지는 촬상 화상의 표시에 관한 각종의 제어를 행한다. 예를 들면, 제어부(11413)는, 카메라 헤드(11102)의 구동을 제어하기 위한 제어 신호를 생성한다.
또한, 제어부(11413)는, 화상 처리부(11412)에 의해 화상 처리가 시행된 화상 신호에 의거하여, 수술부 등이 찍힌 촬상 화상을 표시 장치(11202)에 표시시킨다. 이때, 제어부(11413)는, 각종의 화상 인식 기술을 이용하여 촬상 화상 내에서의 각종의 물체를 인식하여도 좋다. 예를 들면, 제어부(11413)는, 촬상 화상에 포함되는 물체의 에지의 형상이나 색 등을 검출함에 의해, 겸자(鉗子) 등의 수술구, 특정한 생체 부위, 출혈, 에너지 처치구(11112)의 사용시의 미스트 등을 인식할 수 있다. 제어부(11413)는, 표시 장치(11202)에 촬상 화상을 표시시킬 때에, 그 인식 결과를 이용하여, 각종의 수술 지원 정보를 당해 수술부의 화상에 중첩 표시시켜도 좋다. 수술 지원 정보가 중첩 표시되고, 수술자(11131)에게 제시됨에 의해, 수술자(11131)의 부담을 경감하는 것이나, 수술자(11131)가 확실하게 수술을 진행하는 것이 가능해진다.
카메라 헤드(11102) 및 CCU(11201)를 접속하는 전송 케이블(11400)은, 전기 신호의 통신에 대응하는 전기 신호 케이블, 광통신에 대응하는 광파이버, 또는 이들의 복합 케이블이다.
여기서, 도시한 예에서는, 전송 케이블(11400)을 이용하여 유선으로 통신이 행하여지고 있지만, 카메라 헤드(11102)와 CCU(11201) 사이의 통신은 무선으로 행하여져도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 내시경 수술 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 내시경(11100)의 카메라 헤드(11102)에 마련된 촬상부(11402)에 알맞게 적용될 수 있다. 촬상부(11402)에 본 개시에 관한 기술을 적용함에 의해, 촬상부(11402)를 소형화 또는 고정밀화할 수 있기 때문에, 소형 또는 고정밀 내시경(11100)을 제공할 수 있다.
이상, 실시의 형태 및 그 변형례, 적용례 및 응용례를 들어 본 개시를 설명하였지만, 본 개시는 상기 실시의 형태 등으로 한정되는 것이 아니고, 여러가지 변형이 가능하다. 또한, 본 명세서 중에 기재된 효과는, 어디까지나 예시이다. 본 개시의 효과는, 본 명세서 중에 기재된 효과로 한정되는 것이 아니다. 본 개시가, 본 명세서 중에 기재된 효과 이외의 효과를 갖고 있어도 좋다.
또한, 예를 들면, 본 개시는 이하와 같은 구성을 취할 수 있다.
(1)
제1 반도체 기판에, 광전변환을 행하는 센서 화소를 갖는 제1 기판과,
제2 반도체 기판에, 상기 센서 화소로부터 출력된 전하에 의거한 화소 신호를 출력하는 판독 회로를 갖는 제2 기판과,
제3 반도체 기판에, 상기 화소 신호를 처리하는 로직 회로를 갖는 제3 기판을 구비하고,
상기 제1 기판, 상기 제2 기판 및 상기 제3 기판은, 이 순서로 적층되고,
상기 제1 기판 및 상기 제2 기판으로 이루어지는 적층체는, 층간 절연막과, 상기 층간 절연막 내에 마련된 제1 관통 배선을 가지며,
상기 제1 기판 및 상기 제2 기판은, 상기 제1 관통 배선에 의해 서로 전기적으로 접속되어 있고,
상기 제2 기판 및 상기 제3 기판은, 상기 제2 기판 및 상기 제3 기판이 각각, 패드 전극을 갖는 경우에는 상기 패드 전극끼리의 접합에 의해, 상기 제3 기판이 상기 제3 반도체 기판을 관통하는 제2 관통 배선을 갖는 경우에는 상기 제2 관통 배선에 의해, 서로 전기적으로 접속되어 있는 촬상 소자.
(2)
상기 센서 화소는, 광전변환 소자와, 상기 광전변환 소자와 전기적으로 접속된 전송 트랜지스터와, 상기 전송 트랜지스터를 통하여 상기 광전변환 소자로부터 출력된 전하를 일시적으로 유지하는 플로팅 디퓨전을 가지며,
상기 판독 회로는, 상기 플로팅 디퓨전의 전위를 소정의 전위에 리셋하는 리셋 트랜지스터와, 상기 화소 신호로서, 상기 플로팅 디퓨전에 유지된 전하의 레벨에 응한 전압의 신호를 생성하는 증폭 트랜지스터와, 상기 증폭 트랜지스터로부터의 상기 화소 신호의 출력 타이밍을 제어하는 선택 트랜지스터를 갖는 (1)에 기재된 촬상 소자.
(3)
상기 제1 기판은, 상기 제1 반도체 기판의 표면측의 부분에, 상기 광전변환 소자, 상기 전송 트랜지스터 및 상기 플로팅 디퓨전이 마련된 구성으로 되어 있고,
상기 제2 기판은, 상기 제2 반도체 기판의 표면측의 부분에 상기 판독 회로가 마련된 구성으로 되어 있고, 또한, 상기 제1 반도체 기판의 표면측에 상기 제2 반도체 기판의 이면을 향하여 상기 제1 기판에 첩합되어 있고,
상기 제3 기판은, 상기 제3 반도체 기판의 표면측의 부분에 상기 로직 회로가 마련된 구성으로 되어 있고, 또한, 상기 제2 반도체 기판의 표면측에 상기 제3 반도체 기판의 표면측을 향하여 상기 제2 기판에 첩합되어 있는 (1) 또는 (2)에 기재된 촬상 소자.
(4)
상기 제2 기판 및 상기 제3 기판이 각각, 상기 패드 전극을 가지며,
상기 제1 관통 배선의 단면적은, 상기 패드 전극끼리의 접속 개소의 단면적보다도 작게 되어 있는 (1) 내지 (3)의 어느 하나에 기재된 촬상 소자.
(5)
상기 제3 기판이 상기 제1 관통 배선을 가지며,
상기 제1 관통 배선의 단면적은, 상기 제2 관통 배선의 단면적보다도 작게 되어 있는 (1) 내지 (3)의 어느 하나에 기재된 촬상 소자.
(6)
상기 로직 회로는, 소스 전극 또는 드레인 전극과 접하는 불순물 확산 영역의 표면에, 실리사이드를 포함하여 구성되어 있는 (1) 내지 (5)의 어느 하나에 기재된 촬상 소자.
(7)
상기 제1 기판은, 상기 광전변환 소자, 상기 전송 트랜지스터 및 상기 플로팅 디퓨전을 상기 센서 화소마다 가지며, 또한, 각 상기 센서 화소를 분리하는 소자 분리부를 가지며,
상기 제2 기판은, 상기 센서 화소마다 상기 판독 회로를 갖는 (2) 내지 (6)의 어느 하나에 기재된 촬상 소자.
(8)
상기 제1 기판은, 상기 광전변환 소자, 상기 전송 트랜지스터 및 상기 플로팅 디퓨전을 상기 센서 화소마다 가지며, 또한, 각 상기 센서 화소를 분리하는 소자 분리부를 가지며,
상기 제2 기판은, 복수의 상기 센서 화소마다 상기 판독 회로를 갖는 (2) 내지 (6)의 어느 하나에 기재된 촬상 소자.
(9)
상기 제1 기판은, 상기 광전변환 소자 및 상기 전송 트랜지스터를 상기 센서 화소마다 가지며, 상기 플로팅 디퓨전을 복수의 상기 센서 화소마다 공유하고, 또한, 상기 광전변환 소자 및 상기 전송 트랜지스터를 상기 센서 화소마다 분리하는 소자 분리부를 가지며,
상기 제2 기판은, 상기 플로팅 디퓨전을 공유하는 복수의 상기 센서 화소마다 상기 판독 회로를 갖는 (2) 내지 (6)의 어느 하나에 기재된 촬상 소자.
(10)
상기 소자 분리부는, 상기 제1 반도체 기판을 관통하고 있는 (7) 내지 (9)의 어느 하나에 기재된 촬상 소자.
(11)
상기 적층체는, 상기 센서 화소마다, 적어도 2개의 상기 제1 관통 배선을 가지며,
1번째의 상기 제1 관통 배선은, 상기 전송 트랜지스터의 게이트에 전기적으로 접속되고,
2번째의 상기 제1 관통 배선은, 상기 플로팅 디퓨전에 전기적으로 접속되어 있는 (8) 또는 (9)에 기재된 촬상 소자.
(12)
상기 제2 기판은, 상기 판독 회로를 공유하는 각 상기 플로팅 디퓨전에 전기적으로 접속된 각 상기 제1 관통 배선을 서로 전기적으로 접속하는 접속 배선을 또한 갖는 (11)에 기재된 촬상 소자.
(13)
상기 제1 관통 배선의 수는, 상기 제1 기판에 포함되는 상기 센서 화소의 수보다도 많고,
상기 패드 전극끼리의 접합의 수, 또는, 상기 제2 관통 배선의 수는, 상기 제1 기판에 포함되는 상기 센서 화소의 수보다도 적은 (12)에 기재된 촬상 소자.
(14)
상기 전송 트랜지스터의 게이트는, 상기 제1 관통 배선과, 상기 패드 전극 또는 상기 제2 관통 배선을 통하여, 상기 로직 회로에 전기적으로 접속되어 있는 (11) 내지 (13)의 어느 하나에 기재된 촬상 소자.
(15)
상기 제1 기판은, 상기 층간 절연막 내에, 상기 제1 기판과 평행한 방향으로 연재되는 게이트 배선을 또한 가지며,
상기 전송 트랜지스터의 게이트는, 상기 게이트 배선을 통하여, 상기 로직 회로에 전기적으로 접속되어 있는 (8) 또는 (9)에 기재된 촬상 소자.
(16)
상기 층간 절연막은,
상기 제1 반도체 기판과 상기 제2 반도체 기판과의 간극에 마련된 제1 절연층과,
상기 제1 관통 배선의 측면을 덮도록 마련된 제2 절연층과,
상기 제2 반도체 기판과 상기 제3 반도체 기판과의 간극에 마련된 제3 절연층을 포함하고,
상기 제2 절연층이, 상기 제1 절연층 및 상기 제3 절연층의 비유전율보다도 작은 비유전율의 재료에 의해 구성되어 있는 (1) 내지 (15)의 어느 하나에 기재된 촬상 소자.
(17)
상기 제1 절연층은, 적어도 2개 절연층의 적층체로 구성되고,
상기 적층체의 최상층인 상기 절연층이, 상기 층간 절연막의 타개소의 유전율보다도 큰 비유전율의 재료에 의해 구성되어 있는 (16)에 기재된 촬상 소자.
(18)
상기 제2 기판은, 4개의 상기 센서 화소마다 상기 판독 회로를 가지며,
복수의 상기 제1 관통 배선은, 상기 제1 기판의 면 내에서 제1 방향으로 띠형상으로 나열하여 배치되어 있는 (11) 내지 (13)의 어느 하나에 기재된 촬상 소자.
(19)
상기 판독 회로는, 당해 판독 회로를 공유하는 4개의 상기 센서 화소에 대해, 정대하여 배치되지 않고, 상기 제1 방향과 직교하는 제2 방향으로 어긋나 배치되어 있는 (18)에 기재된 촬상 소자.
(20)
각 상기 센서 화소는, 상기 제1 방향과, 상기 제1 방향과 직교하는 제2 방향으로, 매트릭스형상으로 배치되고,
제2 기판은,
상기 제2 방향으로 나열하여 배치된 각 상기 센서 화소의 전송 트랜지스터의 게이트에 전기적으로 접속된 제1 제어선과,
상기 제2 방향으로 나열하여 배치된 각 상기 리셋 트랜지스터의 게이트에 전기적으로 접속된 제2 제어선과,
상기 제2 방향으로 나열하여 배치된 각 상기 선택 트랜지스터의 게이트에 전기적으로 접속된 제3 제어선과,
상기 제1 방향으로 나열하여 배치된 각 상기 판독 회로의 출력단에 전기적으로 접속된 출력선을 또한 갖는 (18) 또는 (19)에 기재된 촬상 소자.
본 개시의 한 실시의 형태에 관한 촬상 소자에 의하면, 기판의 집적도에 응하여 기판끼리의 전기적인 접속을 하도록 하였기 때문에, 기판끼리를 전기적으로 접속하는 구조에 기인하여, 칩 사이즈가 커지거나, 1화소당의 면적의 미세화를 저해하거나 하여 버리는 일이 없다. 그 결과, 지금까지와 동등한 칩 사이즈로, 1화소당의 면적의 미세화를 저해하는 일이 없는 3층 구조의 촬상 소자를 제공할 수 있다. 또한, 본 개시의 효과는, 여기에 기재된 효과로 반드시 한정되지 않고, 본 명세서 중에 기재된 어느 하나의 효과라도 좋다.
본 출원은, 미국 특허상표청에서 2017년 12월 27일에 출원된 미국 특허출원 번호 62/610806 및 일본 특허청을 수리 관청으로 하여 2018년 9월 28일에 출원된 국제 출원 PCT/JP2018/036417을 기초로서 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 응하여, 여러 가지의 수정, 콤비네이션, 서브콤비네이션, 및 변경을 상도할 수 있는데, 그것들은 첨부한 청구의 범위나 그 균등물의 범위에 포함되는 것으로 이해된다.
Claims (20)
- 제1 반도체 기판에, 광전변환을 행하는 센서 화소를 갖는 제1 기판과,
제2 반도체 기판에, 상기 센서 화소로부터 출력된 전하에 의거한 화소 신호를 출력하는 판독 회로를 갖는 제2 기판과,
제3 반도체 기판에, 상기 화소 신호를 처리하는 로직 회로를 갖는 제3 기판을 구비하고,
상기 제1 기판, 상기 제2 기판 및 상기 제3 기판은, 이 순서로 적층되고,
상기 제1 기판 및 상기 제2 기판으로 이루어지는 적층체는, 층간 절연막과, 상기 층간 절연막 내에 마련된 제1 관통 배선을 가지며,
상기 제1 기판 및 상기 제2 기판은, 상기 제1 관통 배선에 의해 서로 전기적으로 접속되어 있고,
상기 제2 기판 및 상기 제3 기판은, 상기 제2 기판 및 상기 제3 기판이 각각, 패드 전극을 갖는 경우에는 상기 패드 전극끼리의 접합에 의해, 상기 제3 기판이 상기 제3 반도체 기판을 관통하는 제2 관통 배선을 갖는 경우에는 상기 제2 관통 배선에 의해, 서로 전기적으로 접속되어 있는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
상기 센서 화소는, 광전변환 소자와, 상기 광전변환 소자와 전기적으로 접속된 전송 트랜지스터와, 상기 전송 트랜지스터를 통하여 상기 광전변환 소자로부터 출력된 전하를 일시적으로 유지하는 플로팅 디퓨전을 가지며,
상기 판독 회로는, 상기 플로팅 디퓨전의 전위를 소정의 전위에 리셋하는 리셋 트랜지스터와, 상기 화소 신호로서, 상기 플로팅 디퓨전에 유지된 전하의 레벨에 응한 전압의 신호를 생성하는 증폭 트랜지스터와, 상기 증폭 트랜지스터로부터의 상기 화소 신호의 출력 타이밍을 제어하는 선택 트랜지스터를 갖는 것을 특징으로 하는 촬상 소자. - 제2항에 있어서,
상기 제1 기판은, 상기 제1 반도체 기판의 표면측의 부분에, 상기 광전변환 소자, 상기 전송 트랜지스터 및 상기 플로팅 디퓨전이 마련된 구성으로 되어 있고,
상기 제2 기판은, 상기 제2 반도체 기판의 표면측의 부분에 상기 판독 회로가 마련된 구성으로 되어 있고, 또한, 상기 제1 반도체 기판의 표면측에 상기 제2 반도체 기판의 이면을 향하여 상기 제1 기판에 첩합되어 있고,
상기 제3 기판은, 상기 제3 반도체 기판의 표면측의 부분에 상기 로직 회로가 마련된 구성으로 되어 있고, 또한, 상기 제2 반도체 기판의 표면측에 상기 제3 반도체 기판의 표면측을 향하여 상기 제2 기판에 첩합되어 있는 것을 특징으로 하는 촬상 소자. - 제3항에 있어서,
상기 제2 기판 및 상기 제3 기판이 각각, 상기 패드 전극을 가지며,
상기 제1 관통 배선의 단면적은, 상기 패드 전극끼리의 접속 개소의 단면적보다도 작게 되어 있는 것을 특징으로 하는 촬상 소자. - 제3항에 있어서,
상기 제3 기판이 상기 제1 관통 배선을 가지며,
상기 제1 관통 배선의 단면적은, 상기 제2 관통 배선의 단면적보다도 작게 되어 있는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
상기 로직 회로는, 소스 전극 또는 드레인 전극과 접하는 불순물 확산 영역의 표면에, 실리사이드를 포함하여 구성되어 있는 것을 특징으로 하는 촬상 소자. - 제2항에 있어서,
상기 제1 기판은, 상기 광전변환 소자, 상기 전송 트랜지스터 및 상기 플로팅 디퓨전을 상기 센서 화소마다 가지며, 또한, 각 상기 센서 화소를 분리하는 소자 분리부를 가지며,
상기 제2 기판은, 상기 센서 화소마다 상기 판독 회로를 갖는 것을 특징으로 하는 촬상 소자. - 제2항에 있어서,
상기 제1 기판은, 상기 광전변환 소자, 상기 전송 트랜지스터 및 상기 플로팅 디퓨전을 상기 센서 화소마다 가지며, 또한, 각 상기 센서 화소를 분리하는 소자 분리부를 가지며,
상기 제2 기판은, 복수의 상기 센서 화소마다 상기 판독 회로를 갖는 것을 특징으로 하는 촬상 소자. - 제2항에 있어서,
상기 제1 기판은, 상기 광전변환 소자 및 상기 전송 트랜지스터를 상기 센서 화소마다 가지며, 상기 플로팅 디퓨전을 복수의 상기 센서 화소마다 공유하고, 또한, 상기 광전변환 소자 및 상기 전송 트랜지스터를 상기 센서 화소마다 분리하는 소자 분리부를 가지며,
상기 제2 기판은, 상기 플로팅 디퓨전을 공유하는 복수의 상기 센서 화소마다 상기 판독 회로를 갖는 것을 특징으로 하는 촬상 소자. - 제8항에 있어서,
상기 소자 분리부는, 상기 제1 반도체 기판을 관통하고 있는 것을 특징으로 하는 촬상 소자. - 제8항에 있어서,
상기 적층체는, 상기 센서 화소마다, 적어도 2개의 상기 제1 관통 배선을 가지며,
1번째의 상기 제1 관통 배선은, 상기 전송 트랜지스터의 게이트에 전기적으로 접속되고,
2번째의 상기 제1 관통 배선은, 상기 플로팅 디퓨전에 전기적으로 접속되어 있는 것을 특징으로 하는 촬상 소자. - 제11항에 있어서,
상기 제2 기판은, 상기 판독 회로를 공유하는 각 상기 플로팅 디퓨전에 전기적으로 접속된 각 상기 제1 관통 배선을 서로 전기적으로 접속하는 접속 배선을 또한 갖는 것을 특징으로 하는 촬상 소자. - 제12항에 있어서,
상기 제1 관통 배선의 수는, 상기 제1 기판에 포함되는 상기 센서 화소의 수보다도 많고,
상기 패드 전극끼리의 접합의 수, 또는, 상기 제2 관통 배선의 수는, 상기 제1 기판에 포함되는 상기 센서 화소의 수보다도 적은 것을 특징으로 하는 촬상 소자. - 제11항에 있어서,
상기 전송 트랜지스터의 게이트는, 상기 제1 관통 배선과, 상기 패드 전극 또는 상기 제2 관통 배선을 통하여, 상기 로직 회로에 전기적으로 접속되어 있는 것을 특징으로 하는 촬상 소자. - 제8항에 있어서,
상기 제1 기판은, 상기 층간 절연막 내에, 상기 제1 기판과 평행한 방향으로 연재되는 게이트 배선을 또한 가지며,
상기 전송 트랜지스터의 게이트는, 상기 게이트 배선을 통하여, 상기 로직 회로에 전기적으로 접속되어 있는 것을 특징으로 하는 촬상 소자. - 제1항에 있어서,
상기 층간 절연막은,
상기 제1 반도체 기판과 상기 제2 반도체 기판과의 간극에 마련된 제1 절연층과,
상기 제1 관통 배선의 측면을 덮도록 마련된 제2 절연층과,
상기 제2 반도체 기판과 상기 제3 반도체 기판과의 간극에 마련된 제3 절연층을 포함하고,
상기 제2 절연층이, 상기 제1 절연층 및 상기 제3 절연층의 비유전율보다도 작은 비유전율의 재료에 의해 구성되어 있는 것을 특징으로 하는 촬상 소자. - 제16항에 있어서,
상기 제1 절연층은, 적어도 2개 절연층의 적층체로 구성되고,
상기 적층체의 최상층인 상기 절연층이, 상기 층간 절연막의 타개소의 유전율보다도 큰 비유전율의 재료에 의해 구성되어 있는 것을 특징으로 하는 촬상 소자. - 제11항에 있어서,
상기 제2 기판은, 4개의 상기 센서 화소마다 상기 판독 회로를 가지며,
복수의 상기 제1 관통 배선은, 상기 제1 기판의 면 내에서 제1 방향으로 띠형상으로 나열하여 배치되어 있는 것을 특징으로 하는 촬상 소자. - 제18항에 있어서,
상기 판독 회로는, 당해 판독 회로를 공유하는 4개의 상기 센서 화소에 대해, 정대하여 배치되지 않고, 상기 제1 방향과 직교하는 제2 방향으로 어긋나 배치되어 있는 것을 특징으로 하는 촬상 소자. - 제18항에 있어서,
각 상기 센서 화소는, 상기 제1 방향과, 상기 제1 방향과 직교하는 제2 방향으로, 매트릭스형상으로 배치되고,
상기 제2 기판은,
상기 제2 방향으로 나열하여 배치된 각 상기 센서 화소의 전송 트랜지스터의 게이트에 전기적으로 접속된 제1 제어선과,
상기 제2 방향으로 나열하여 배치된 각 상기 리셋 트랜지스터의 게이트에 전기적으로 접속된 제2 제어선과,
상기 제2 방향으로 나열하여 배치된 각 상기 선택 트랜지스터의 게이트에 전기적으로 접속된 제3 제어선과,
상기 제1 방향으로 나열하여 배치된 각 상기 판독 회로의 출력단에 전기적으로 접속된 출력선을 또한 갖는 것을 특징으로 하는 촬상 소자.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201762610806P | 2017-12-27 | 2017-12-27 | |
| US62/610,806 | 2017-12-27 | ||
| JPPCT/JP2018/036417 | 2018-09-28 | ||
| PCT/JP2018/036417 WO2019130702A1 (ja) | 2017-12-27 | 2018-09-28 | 撮像装置 |
| PCT/JP2018/048364 WO2019131965A1 (ja) | 2017-12-27 | 2018-12-27 | 撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20200097716A true KR20200097716A (ko) | 2020-08-19 |
Family
ID=67066853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020207016779A KR20200097716A (ko) | 2017-12-27 | 2018-12-27 | 촬상 소자 |
Country Status (8)
| Country | Link |
|---|---|
| US (3) | US11600651B2 (ko) |
| EP (1) | EP3734660A4 (ko) |
| JP (2) | JPWO2019131965A1 (ko) |
| KR (1) | KR20200097716A (ko) |
| CN (1) | CN111492484A (ko) |
| DE (1) | DE112018006695T5 (ko) |
| TW (1) | TWI806909B (ko) |
| WO (2) | WO2019130702A1 (ko) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102566717B1 (ko) * | 2016-12-12 | 2023-08-14 | 삼성전자 주식회사 | 생체 센서를 구비한 전자 장치 |
| WO2019130702A1 (ja) | 2017-12-27 | 2019-07-04 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置 |
| JP6986046B2 (ja) * | 2019-05-30 | 2021-12-22 | キヤノン株式会社 | 光電変換装置および機器 |
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| JP2021034749A (ja) | 2019-08-13 | 2021-03-01 | ソニーセミコンダクタソリューションズ株式会社 | 情報処理装置、情報処理方法、および情報処理プログラム |
| JP2021048303A (ja) | 2019-09-19 | 2021-03-25 | キオクシア株式会社 | 半導体装置 |
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| WO2019130702A1 (ja) | 2017-12-27 | 2019-07-04 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置 |
-
2018
- 2018-09-28 WO PCT/JP2018/036417 patent/WO2019130702A1/ja active Application Filing
- 2018-10-19 TW TW107136890A patent/TWI806909B/zh active
- 2018-12-27 CN CN201880081214.2A patent/CN111492484A/zh active Pending
- 2018-12-27 DE DE112018006695.9T patent/DE112018006695T5/de active Pending
- 2018-12-27 EP EP18896152.8A patent/EP3734660A4/en active Pending
- 2018-12-27 US US16/956,141 patent/US11600651B2/en active Active
- 2018-12-27 KR KR1020207016779A patent/KR20200097716A/ko not_active Application Discontinuation
- 2018-12-27 JP JP2019562483A patent/JPWO2019131965A1/ja active Pending
- 2018-12-27 WO PCT/JP2018/048364 patent/WO2019131965A1/ja unknown
-
2022
- 2022-12-12 US US18/064,794 patent/US11798972B2/en active Active
-
2023
- 2023-04-12 JP JP2023065142A patent/JP2023086799A/ja active Pending
- 2023-09-14 US US18/368,146 patent/US20230420478A1/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010245506A (ja) | 2009-03-19 | 2010-10-28 | Sony Corp | 半導体装置とその製造方法、及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP3734660A1 (en) | 2020-11-04 |
| WO2019130702A1 (ja) | 2019-07-04 |
| US20210084249A1 (en) | 2021-03-18 |
| US20230420478A1 (en) | 2023-12-28 |
| CN111492484A (zh) | 2020-08-04 |
| US20230154964A1 (en) | 2023-05-18 |
| EP3734660A4 (en) | 2021-02-24 |
| DE112018006695T5 (de) | 2020-09-03 |
| TW201931584A (zh) | 2019-08-01 |
| US11798972B2 (en) | 2023-10-24 |
| WO2019131965A1 (ja) | 2019-07-04 |
| US11600651B2 (en) | 2023-03-07 |
| JP2023086799A (ja) | 2023-06-22 |
| JPWO2019131965A1 (ja) | 2021-01-14 |
| TWI806909B (zh) | 2023-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal |