CN111492484A - 成像元件 - Google Patents

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中泽圭一
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山下浩史
石田実
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Abstract

本公开一个实施方案的成像元件通过依次层叠第一基板、第二基板和第三基板构成。包括执行光电转换的传感器像素的第一基板和包括读出电路的第二基板通过设置在层间绝缘膜内的第一贯通配线彼此电气连接。第二基板和包括逻辑电路的第三基板通过焊盘电极之间的接合或贯通半导体基板的第二贯通配线彼此电气连接。

Description

成像元件
技术领域
本公开涉及一种成像元件。
背景技术
通过引入微细工艺和提高封装密度，已经实现了具有二维构造的成像元件的每像素的面积的减小。近年来，具有三维构造的成像元件已经被开发，以实现成像元件尺寸的进一步减小和像素的更高密度。在具有三维构造的成像元件中，例如，包括多个传感器像素的半导体基板和包括信号处理电路的半导体基板彼此层叠。信号处理电路处理由各传感器像素获得的信号。
引用文献列表
专利文献
专利文献1：日本特开第2010-245506号公报
发明内容
顺便提及的是，在具有三维构造的成像元件中，在层叠三层半导体芯片的情况下，不可能将所有半导体基板的前面彼此贴合。在三层半导体基板不规则地层叠的情况下，由于其中半导体基板彼此电气连接的构造，有可能增大芯片尺寸或损害每像素的面积的减小。因此，期望提供一种具有三层构造的成像元件，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
根据本公开实施方案的成像元件包括依次层叠的第一基板、第二基板和第三基板。第一基板包括在第一半导体基板中的执行光电转换的传感器像素。第二基板包括在第二半导体基板中的基于从所述传感器像素输出的电荷而输出像素信号的读出电路。第三基板包括在第三半导体基板中的处理所述像素信号的逻辑电路。第一基板和第二基板中的每一个均包括层间绝缘膜和设置在所述层间绝缘膜内的第一贯通配线。第一基板和第二基板通过第一贯通配线彼此电气连接。在第二基板和第三基板均包括焊盘电极的情况下，第二基板和第三基板通过所述焊盘电极之间的接合彼此电气连接。在第三基板包括贯通第三半导体基板的第二贯通配线的情况下，第二基板和第三基板通过第二贯通配线彼此电气连接。
在根据本公开实施方案的成像元件中，包括执行光电转换的传感器像素的第一基板和包括读出电路的第二基板通过设置在层间绝缘膜内的第一贯通配线彼此电气连接。与第一基板和第二基板通过焊盘电极之间的接合或贯通半导体基板的贯通配线彼此电气连接的情况相比，这使得可以进一步减小芯片尺寸并减小每像素的面积。另外，在根据本公开实施方案的成像元件中，读出电路和逻辑电路形成在彼此不同的基板(第二基板和第三基板)上。与读出电路和逻辑电路形成在同一基板上的情况相比，这使得可以扩大读出电路和逻辑电路的面积。另外，在根据本公开实施方案的成像元件中，第二基板和第三基板通过焊盘电极之间的接合或贯通半导体基板的第二贯通配线而彼此电气连接。这里，在第二基板中形成读出电路，并且在第三基板中形成逻辑电路，这使得可以形成用于在第二基板和第三基板之间的电气连接的构造，与用于在第一基板和第二基板之间的电气连接的构造相比，具有更灵活的布局(例如，配置和用于连接的触点的数量)。因此，可以使用在焊盘电极之间的接合或贯通半导体基板的第二贯通配线用于在第二基板和第三基板之间的电气连接。如上所述，在根据本公开实施方案的成像元件中，各基板根据基板的集成度而彼此电气连接。
附图说明
图1是示出根据本公开实施方案的成像元件的示意性构成的示例的图。
图2是示出图1的传感器像素和读出电路的示例的图。
图3是示出图1的传感器像素和读出电路的示例的图。
图4是示出图1的传感器像素和读出电路的示例的图。
图5是示出图1的传感器像素和读出电路的示例的图。
图6是示出多个读出电路与多个垂直信号线之间的连接模式的示例的图。
图7是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图8是图7的成像元件中的第一基板和第二基板之间的连接部分的放大图。
图9是图7的成像元件中的第二基板和第三基板之间的连接部分的放大图。
图10是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图11是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图12是示出在图1的成像元件的水平面内的配线布局的示例的图。
图13是示出在图1的成像元件的水平面内的配线布局的示例的图。
图14是示出在图1的成像元件的水平面内的配线布局的示例的图。
图15是示出在图1的成像元件的水平面内的配线布局的示例的图。
图16A是示出图1的成像元件的制造过程的示例的图。
图16B是示出接着图16A的制造过程的示例的图。
图16C是示出接着图16B的制造过程的示例的图。
图16D是示出接着图16C的制造过程的示例的图。
图16E是示出接着图16D的制造过程的示例的图。
图16F是示出接着图16E的制造过程的示例的图。
图17是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图18是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图19是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图20是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图21是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图22是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图23是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图24是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图25是示出在具有图24的断面构成的成像元件的水平面内的配线布局的示例的图。
图26是示出在具有图24的断面构成的成像元件的水平面内的配线布局的示例的图。
图27是示出在具有图24的断面构成的成像元件的水平面内的配线布局的示例的图。
图28是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图29是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图30是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图31是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图32是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图33是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图34是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图35是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图36是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图37是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图38是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图39是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图40A是示出图1的成像元件的制造过程的变形例的图。
图40B是示出接着图40A的制造过程的示例的图。
图40C是示出接着图40B的制造过程的示例的图。
图40D是示出接着图40C的制造过程的示例的图。
图40E是示出接着图40D的制造过程的示例的图。
图40F是示出接着图40E的制造过程的示例的图。
图41是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图42是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图43是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图44是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图45是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图46是示出图1的传感器像素和读出电路的示例的图。
图47是示出图1的传感器像素和读出电路的示例的图。
图48是示出图1的传感器像素和读出电路的示例的图。
图49是示出图1的传感器像素和读出电路的示例的图。
图50是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图51是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图52是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图53是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图54是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图55是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图56是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图57是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图58是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图59是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图60是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图61是示出在图1的成像元件的水平方向上的断面构成的示例的图。
图62是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图63是示出在图1的成像元件的垂直方向上的断面构成的示例的图。
图64是示出根据上述实施方案及其变形例中的任一个的成像元件的电路构成的示例的图。
图65是示出其中图64的成像元件包括层叠的三个基板的示例的图。
图66是示出其中逻辑电路在包括传感器像素的基板和包括读出电路的基板中被分离形成的示例的图。
图67是示出在第三基板中形成逻辑电路的示例的图。
图68是示出包括根据上述实施方案及其变形例中的任一个的成像元件的成像装置的示意性构成的示例的图。
图69是示出图68的成像装置中的成像过程的示例的图。
图70是示出车辆控制系统的示意性构成的示例的框图。
图71是帮助说明车外信息检测部和成像部的安装位置的示例的图。
图72是示出内窥镜手术系统的示意性构成的示例的图。
图73是示出成像头和相机控制单元(CCU)的功能构成的示例的框图。
具体实施方式
在下文中，参照附图详细说明本公开的一些实施方案。请注意，按以下顺序进行说明。
1.实施方案(成像元件)...图1～6
使用纵型TG和Cu-Cu接合的示例
2.变形例(成像元件)
变形例A：使用平面型TG的示例...图17
变形例B：使用TSV的示例...图18和图19
变形例C：在面板的外边缘使用Cu-Cu接合的示例...图20
变形例D：在面板的外边缘使用TSV的示例...图21和图22
变形例E：在传感器像素与读出电路之间设置偏移的示例...图23～27
变形例F：包括读出电路的硅基板具有岛状的示例：图28
变形例G：包括读出电路的硅基板具有岛状的示例：图29
变形例H：TG连接到下基板内的配线的示例...图30和图31
变形例I：FD连接到下基板内的配线的示例...图32～39
变形例J：在形成读出电路之后将中间基板贴合到下基板的示例：图40A～40F
变形例K：FD被四个传感器像素共享的示例：图41～43
变型例L：在下基板和中间基板彼此贴合的位置处的绝缘层的一部分的相对介电常数不同于在任何其他位置处的相对介电常数的示例：图44和图45
变形例M：共享读出电路的传感器像素的数量为两个的示例：图46和图47
变形例N：读出电路仅连接到一个传感器像素的示例：图48和图49
变形例O：在第一基板和第二基板之间晶体管设计条件不同的示例：图50
变形例P：将第一基板和第二基板彼此连接的配线的变形：图51～63
变形例Q：列信号处理电路包括典型的列ADC电路的示例：图64
变形例R：成像元件包括三个层叠的基板的示例：图65
变形例S：在第一基板和第二基板中设置逻辑电路的示例：图66
变形例T：在第三基板中设置逻辑电路的示例：图67
3.适用例
将根据上述实施方案及其变形例中的任一个的成像元件适用于成像装置的示例...图68和图69
4.应用例
应用例1.将根据上述实施方案及其变形例中的任一个的成像元件应用于移动体的示例...图70和图71
应用例2.将根据上述实施方案及其变形例中的任一个的成像元件应用于手术系统的示例...图72和图73
<1.实施方案>
[构成]
图1示出根据本公开实施方案的成像元件1的示意性构成的示例。成像元件1包括三个基板(第一基板10、第二基板20和第三基板30)。成像元件1具有三维结构，其中三个基板(第一基板10、第二基板20和第三基板30)贴合在一起。第一基板10、第二基板20和第三基板30以该顺序层叠。
第一基板10在半导体基板11中包括多个传感器像素12。多个传感器像素执行光电转换。半导体基板11对应于本公开的“第一半导体基板”的具体例。多个传感器像素12在第一基板10中的像素区域13内以行列状设置。第二基板20包括在半导体基板21中的针对每四个传感器像素12的一个读出电路22。读出电路22基于从传感器像素12输出的电荷输出像素信号。半导体基板21对应于本公开的“第二半导体基板”的具体例。第二基板20包括在行方向上延伸的多个像素驱动线23和在列方向上延伸的多个垂直信号线24。第三基板30包括在半导体基板31中的逻辑电路32。逻辑电路32对像素信号执行处理。半导体基板31对应于本公开的“第三半导体基板”的具体例。逻辑电路32包括例如：垂直驱动电路33、列信号处理电路34、水平驱动电路35和系统控制电路36。逻辑电路32(具体而言，水平驱动电路35)将每个传感器像素12的输出电压Vout输出到外部。在逻辑电路32中，例如，在与源电极和漏电极接触的杂质扩散区域的前面上可以形成包含诸如CoSi2或NiSi等硅化物的低电阻区域。硅化物使用自对准硅化物(Self Aligned Silicide，salicide)工艺形成。
垂直驱动电路33例如以行为单位顺次地选择多个传感器像素12。列信号处理电路34对从由垂直驱动电路33选择的行的各传感器像素12输出的像素信号进行相关双采样(CDS)处理。列信号处理电路34例如进行CDS处理，以提取像素信号的信号电平，并保持与各传感器像素12接收的光量相对应的像素数据。水平驱动电路35例如将列信号处理电路34中保持的像素数据顺次地输出到外部。系统控制电路36例如控制逻辑电路32内的各块(垂直驱动电路33、列信号处理电路34和水平驱动电路35)的驱动。
图2示出了传感器像素12和读出电路22的示例。下面，对如图2所示的四个传感器像素12共享一个读出电路22的情况进行说明。这里，“共享”是指将四个传感器像素12的输出输入到共用的读出电路22。
各传感器像素12包括共同的构成要素。在图2中，将识别号(1、2、3和4)赋予各传感器像素12的构成要素的附图标记的末尾，以区别各传感器像素12的构成要素。下面，在需要区分各传感器像素12的构成要素的情况下，将识别号赋予各传感器像素12的构成要素的附图标记的末尾；但是，在没有必要区分各传感器像素12的构成要素的情况下，在一个或多个像素12中，没有将识别号赋予各传感器像素12的构成要素的附图标记的末尾。
各传感器像素12包括例如光电二极管PD、传输晶体管TR和浮动扩散部FD。传输晶体管TR电气连接到光电二极管PD，并且浮动扩散部FD临时地保持经由传输晶体管TR从光电二极管PD输出的电荷。光电二极管PD对应于本公开的“光电转换元件”的具体例。光电二极管PD执行光电转换以产生与接收的光量相对应的电荷。光电二极管PD的负极电气连接到传输晶体管TR的源极，光电二极管PD的正极电气连接到基准电位线(例如，地线)。传输晶体管TR的漏极电气连接到浮动扩散部FD，并且传输晶体管TR的栅极电气连接到像素驱动线23。传输晶体管TR例如是CMOS(互补金属氧化物半导体)晶体管。
共享一个读出电路22的各传感器像素12的浮动扩散部FD彼此电气连接并且电气连接到共用的读出电路22的输入端子。读出电路22包括例如复位晶体管RST、选择晶体管SEL和放大晶体管AMP。应当注意，根据需要可以省略选择晶体管SEL。复位晶体管RST的源极(读出电路22的输入端子)电气连接到浮动扩散部FD，并且复位晶体管RST的漏极电气连接到电源线VDD和放大晶体管AMP的漏极。复位晶体管RST的栅极电气连接到像素驱动线23(参见图1)。放大晶体管AMP的源极电气连接到选择晶体管SEL的漏极，并且放大晶体管AMP的栅极电气连接复位晶体管RST的源极。选择晶体管SEL的源极(读出电路22的输出端子)电气连接到垂直信号线24，并且选择晶体管SEL的栅极电气连接到像素驱动线23(参见图1)。
在传输晶体管TR导通的情况下，传输晶体管TR将光电二极管PD的电荷传输到浮动扩散部FD。例如，如后述的图7所示，传输晶体管TR的栅极(传输栅TG)从半导体基板11的前面贯通阱层42延伸到达PD41的深度。复位晶体管RST将浮动扩散部FD的电位复位到预定电位。在复位晶体管RST导通的情况下，浮动扩散部FD的电位被复位为电源线VDD的电位。选择晶体管SEL控制像素信号从读出电路22的输出时序。放大晶体管AMP生成与浮动扩散部FD中保持的电荷的水平相对应的电压的信号作为像素信号。放大晶体管AMP包括源极跟随器型的放大器，并且输出与由光电二极管PD产生的电荷的水平相对应的电压的像素信号。在选择晶体管SEL导通的情况下，放大晶体管AMP放大浮动扩散部FD的电位，并且将与如此放大的电位相对应的电压经由垂直信号线24输出到列信号处理电路34。复位晶体管RST、放大晶体管AMP和选择晶体管SEL例如是CMOS晶体管。
应当注意，如图3所示，选择晶体管SEL可以设置在电源线VDD和放大晶体管AMP之间。在这种情况下，复位晶体管RST的漏极电气连接到电源线VDD和选择晶体管SEL的漏极。选择晶体管SEL的源极电气连接到放大晶体管AMP的漏极，选择晶体管SEL的栅极电气连接到像素驱动线23(参见图1)。放大晶体管AMP的源极(读出电路22的输出端子)电气连接到垂直信号线24，并且放大晶体管AMP的栅极电气连接到复位晶体管RST的源极。另外，如图4和图5所示，FD传输晶体管FDG可以设置在复位晶体管RST的源极与放大晶体管AMP的栅极之间。
FD传输晶体管FDG用于切换转换效率。通常，在暗处拍摄时像素信号较小。在基于Q＝CV进行从电荷到电压的转换的情况下，浮动扩散部FD的大电容(FD电容C)引起在通过放大晶体管AMP将电荷转换为电压的情况下的V的减小。相反，像素信号在亮处时增大；因此，在FD电容C不足够大的情况下，浮动扩散部FD不能接收光电二极管PD的电荷。此外，为了防止在通过放大晶体管AMP将电荷转换为电压的情况下V过大(换句话说，减小V)，有必要增大FD电容C。考虑到这些，在FD传输晶体管FDG导通的情况下，FD传输晶体管FDG的栅极容量增大，从而增大了整个FD电容C。相反，在FD传输晶体管FDG截止的情况下，整个FD电容C减小。因此，导通和截止FD传输晶体管FDG使得可以使FD电容C可变并切换转换效率。
图6示出了多个读出电路22和多个垂直信号线24之间的连接模式的示例。在多个读出电路22在垂直信号线24的延伸方向(例如，列方向)上并排配置的情况下，每个读出电路22可以分配给多个垂直信号线24中的一个。例如，如图6所示，在四个读出电路22在垂直信号线24的延伸方向(例如，列方向)上并排配置的情况下，每个读出电路22可以分配给四个垂直信号线24中的一个。应当注意，在图6中，为了区分各垂直信号线24，将识别号(1、2、3和4)赋予各信号线24的附图标记的末尾。
图7示出了在成像元件1的垂直方向上的断面构成的示例。图7例示了在成像元件1中与传感器像素12相对的位置处的断面构成。图8是在成像元件1中的第一基板10和第二基板20之间的连接部分(图7中的圆圈部分)的放大图。图9是在成像元件1中的第二基板20和第三基板30之间的连接部分(圆圈部分)的放大图。成像元件1包括依次层叠的第一基板10、第二基板20和第三基板30，还包括在第一基板10的背面侧(光入射面侧)上的滤色器40和受光透镜50。滤色器40中的一个和受光透镜50中的一个例如针对各传感器像素12设置。即，成像元件1是背面照射型的。
第一基板10包括层叠在半导体基板11上的绝缘层46。绝缘层46对应于本公开的“第一绝缘层”的具体例。第一基板10包括作为层间绝缘膜51的一部分的绝缘层46。绝缘层46设置在半导体基板11与后述的半导体基板21之间的间隙中。半导体基板11包括硅基板。半导体基板11包括例如在前面的一部分中及其附近的p阱层42，并且在另一个区域(比p阱层深的区域)中包括与p阱层42不同导电型的PD 41。p阱层42包括p型半导体区域。PD 41包括与p阱层42不同导电型(具体而言，n型)的半导体区域。半导体基板11在p阱层42内包括浮动扩散部FD，作为与p阱层42不同导电型(具体而言，n型)的半导体区域。
第一基板10包括针对每个传感器像素12的光电二极管PD、传输晶体管TR和浮动扩散部FD。第一基板10具有其中传输晶体管TR和浮动扩散部FD设置在半导体基板11的前面侧(与光入射面侧相对的一侧，即，第二基板20侧)的一部分中的结构。第一基板10包括将各传感器像素12分离的元件隔离部43。元件隔离部43形成为在半导体基板11的法线方向(垂直于半导体基板11的前面的方向)上延伸。元件隔离部43设置在彼此相邻的两个传感器像素12之间。元件隔离部43将彼此相邻的传感器像素12彼此电气隔离。元件隔离部43包含例如氧化硅。元件隔离部43例如贯通半导体基板11。第一基板10还包括例如与元件隔离部43的光电二极管PD侧的侧面接触的p阱层44。p阱层44具有与光电二极管PD不同导电型(具体而言，p型)的半导体区域。第一基板10还包括例如与半导体基板11的背面接触的固定电荷膜45。固定电荷膜45带负电，以抑制由半导体基板11的受光面侧的界面能级引起的暗电流的产生。固定电荷膜45包括例如具有负的固定电荷的绝缘膜。这样的绝缘膜的材料的示例包括氧化铪、氧化锆、氧化铝、氧化钛或氧化钽。通过由固定电荷膜45诱导的电场在半导体基板11的受光面侧的界面处形成空穴累积层。该空穴累积层抑制从界面的电子的产生。滤色器40设置在半导体基板11的背面侧。滤色器40例如与固定电荷膜45接触，并且经由固定电荷膜45设置在与传感器像素12相对的位置。受光透镜50例如设置成与滤色器40接触，并且经由滤色器40和固定电荷膜45设置在与传感器像素12相对的位置。
第二基板20包括层叠在半导体基板21上的绝缘层52。绝缘层52对应于本公开的“第三绝缘层”的具体例。第二基板20包括作为层间绝缘膜51的一部分的绝缘层52。绝缘层52设置在半导体基板21与半导体基板31之间的间隙中。半导体基板21包括硅基板。第二基板20包括针对每四个传感器像素12的一个读出电路22。第二基板20具有其中在半导体基板21的前面侧(第三基板30侧)的一部分中设置读出电路22的构成。第二基板20贴合到半导体基板21。第二基板20以半导体基板21的背面与半导体基板11的前面侧相对的方式贴合到第一基板10。即，第二基板20以面对背的方式贴合到第一基板10。第二基板20还包括在与半导体基板21相同的层内的绝缘层53。绝缘层53贯通半导体基板21。绝缘层53对应于本公开的“第二绝缘层”的具体例。第二基板20包括作为层间绝缘膜51的一部分的绝缘层53。绝缘层53设置成覆盖后述的贯通配线54的侧面。
第一基板10和第二基板20的层叠体包括层间绝缘膜51和设置在层间绝缘膜51内的贯通配线54。贯通配线54对应于本公开的“第一贯通配线”的具体例。上述层叠体包括针对每个传感器像素12的一个贯通配线54。贯通配线54在半导体基板21的法线方向上延伸，并且设置成贯通层间绝缘膜51的包括绝缘层53的部分。第一基板10和第二基板20通过贯通配线54彼此电气连接。具体而言，贯通配线54电气连接到浮动扩散部FD和后述的连接配线55。
第一基板10和第二基板20的层叠体还包括设置在层间绝缘膜51内的贯通配线47和48(参见后述的图10)。贯通配线48对应于本公开的“第一贯通配线”的具体例。上述层叠体针对每个传感器像素12包括一个贯通配线47和一个贯通配线48。各贯通配线47和48在半导体基板21的法线方向上延伸，并且被设置为贯通层间绝缘膜51的包括绝缘层53的部分。第一基板10和第二基板20通过贯通配线47和48彼此电气连接。具体而言，贯通配线47电气连接到半导体基板11的p阱层42和第二基板20内的配线。贯通配线48电气连接到传输栅TG和像素驱动线23。
第二基板20包括例如在绝缘层52内的多个连接部59。多个连接部电气连接到读出电路22和半导体基板21。第二基板20还包括例如在绝缘层52上的配线层56。配线层56包括例如绝缘层57以及设置在绝缘层57内的多个像素驱动线23和多个垂直信号线24。.配线层56还包括例如在绝缘层57内的多个连接配线55。针对每四个传感器像素12设置多个连接配线55中的一个。连接配线55与贯通配线54彼此电气连接。贯通配线54电气连接到包括在共享读出电路22的四个传感器像素12中的各浮动扩散部FD。这里，贯通配线54和48的总数大于第一基板10中包含的传感器像素12的总数，并且是第一基板中包含的传感器像素12的总数的两倍。另外，贯通配线54、48和47的总数大于第一基板10中包含的传感器像素12的总数，并且是第一基板10中包含的传感器像素12的总数的三倍。
配线层56还包括例如在绝缘层57内的多个焊盘电极58。各焊盘电极58例如使用诸如Cu(铜)和Al(铝)等金属形成。各焊盘电极58暴露于配线层56的前面。焊盘电极58用于第二基板20与第三基板30之间的电气连接以及第二基板20与第三基板30之间的贴合。例如，针对像素驱动线23和垂直信号线24中的每一个设置多个焊盘电极58中的一个。这里，焊盘电极58的总数(或者焊盘电极58和焊盘电极64(将在后面描述)之间的接合的总数)小于第一基板10中包含的传感器像素12的总数。
第三基板30包括例如在半导体基板31上的绝缘膜61。应当注意，第三基板30和第二基板20的前面如后所述彼此贴合，因此，在第三基板30的构成的说明中，上侧和下侧与图中的相反。半导体基板31包括硅基板。第三基板30具有其中逻辑电路32设置在半导体基板31的前面侧的一部分上的构成。第三基板30还包括例如在层间绝缘膜61上的配线层62。配线层62包括例如绝缘层63和设置在绝缘层63内的多个焊盘电极64。多个焊盘电极64电气连接到逻辑电路32。各焊盘电极64使用例如Cu(铜)形成。各焊盘电极64暴露于配线层62的前面。各焊盘电极64用于第二基板20与第三基板30之间的电气连接以及第二基板20与第三基板30之间的贴合。此外，焊盘电极64的数量可以不必须为多个，允许仅有一个焊盘电极64电气连接到逻辑电路32。第二基板20和第三基板30通过焊盘电极58和64之间的接合而彼此电气连接。即，传输晶体管TR的栅极(传输栅TG)经由贯通配线54以及焊盘电极58和64电气连接到逻辑电路32。第三基板30以半导体基板31的前面与半导体基板21的前面侧相对的方式贴合到第二基板20。即，第三基板30以面对面的方式贴合到第二基板20。
如图8所示，第一基板10和第二基板20通过贯通配线54彼此电气连接。此外，如图9所示，第二基板20和第三基板30通过焊盘电极58和64之间的接合而彼此电气连接。这里，贯通配线54的宽度D1比焊盘电极58和64之间的接合部分的宽度D3窄。即，贯通配线54的横截面积小于焊盘电极58和64之间的接合部分的横截面积。因此，贯通配线54不会损害第一基板10中的每像素的面积的减小。另外，在第二基板20中形成读出电路22，并且在第三基板30中形成逻辑电路32，这使得可以形成用于在第二基板20和第三基板30之间的电气连接的构造，与用于在第一基板10和第二基板20之间的电气连接的构造相比，具有更灵活的布局(例如，配置和用于连接的触点的数量)。因此，作为用于在第二基板20和第三基板30之间的电气连接的构造，可以使用在焊盘电极58和64之间的接合。
图10和图11各自示出了在成像元件1的水平方向上的断面构成的示例。图10和图11的每个的上部图示出了在图7的断面Sec1处的断面构成的示例，图10和图11的每个的下部图示出了在图7的断面Sec2处的断面构成的示例。图10例示了其中2×2排列的四个传感器像素12的两组在第二方向H上并排配置的构成，图11例示了其中2×2排列的四个传感器像素12的四组在第一方向V和第二方向H上并排配置的构成。应当注意，在图10和图11的上剖断面图中，示出半导体基板11的前面构成的示例的图重叠在示出图7的断面Sec1的断面构成的示例的图上，并且未示出绝缘层46。另外，在图10和图11的下部断面图中，示出半导体基板21的前面构成的示例的图重叠在示出图7的断面Sec2的断面构成的示例的图上。
如图10和图11所示，在第一实施方案中，多个贯通配线54、多个贯通配线48和多个贯通配线47在第一基板10的面内的第一方向V(图10中的上下方向或图11中的左右方向)以带状方式并排配置。应当注意，图10和图11例示了多个贯通配线54、多个贯通配线48和多个贯通配线47在第一方向V上并排配置成两列的情况。第一方向V平行于矩阵状配置的多个传感器像素12的两个排列方向(例如，行方向和列方向)中的一个排列方向(例如，列方向)。在共享读出电路22的四个传感器像素12中，例如，四个浮动扩散部FD经由元件隔离部43彼此邻近地配置。在共享读出电路22的四个传感器像素12中，四个传输栅TG被配置为围绕四个浮动扩散部FD，并且四个传输栅TG例如形成环形。
绝缘层53包括在第一方向V上延伸的多个块。半导体基板21包括在第一方向V上延伸并且经由绝缘层53在与第一方向V正交的第二方向H上并排配置的多个岛状的块21A。各块21A包括例如复位晶体管RST、放大晶体管AMP和选择晶体管SEL的多个组。由四个传感器像素12共享的一个读出电路22包括例如在与四个传感器像素12相对的区域内的复位晶体管RST、放大晶体管AMP和选择晶体管SEL。由四个传感器像素12共享的一个读出电路22包括例如在绝缘层53的左边的块21A内的放大晶体管AMP和在绝缘层53的右边的块21A内的复位晶体管RST和选择晶体管SEL。
图12、图13、图14和图15各自示出了成像元件1的水平面内的配线布局的示例。图12～15分别例示了由四个传感器像素12共享的一个读出电路22设置在与四个传感器像素12相对的区域内的情况。例如，图12～15中记载的配线在配线层56中设置在彼此不同的层内。
例如，如图12所示，彼此相邻的四个贯通配线54电气连接到连接配线55。例如，如图12所示，彼此相邻的四个贯通配线54经由连接配线55和连接部59进一步电气连接到绝缘层53的左边的块21A内包含的放大晶体管AMP的栅极和绝缘层53的右边的块21A内包含的复位晶体管RST的栅极。
例如，如图13所示，电源线VDD电气连接到与在第二方向H上并排配置的各读出电路22相对的位置。例如，如图13所示，电源线VDD经由连接部59电气连接到在第二方向H上并排配置的各读出电路22中的放大晶体管AMP的漏极和复位晶体管RST的漏极。例如，如图13所示，两个像素驱动线23配置在与在第二方向H上并排配置的各读出电路22相对的位置。例如，如图13所示，一个像素驱动线23(第二控制线)是电气连接到在第二方向H上并排配置的各读出电路22的复位晶体管RST的栅极的配线RSTG。例如，如图13所示，另一个像素驱动线23(第三控制线)是电气连接到在第二方向H上并排配置的各读出电路22的选择晶体管SEL的栅极的配线SELG。例如，如图13所示，在各读出电路22中，放大晶体管AMP的漏极和选择晶体管SEL的漏极经由配线25彼此电气连接。
例如，如图14所示，两个电源线VSS配置在与在第二方向H上并排配置的各读出电路22相对的位置。例如，如图14所示，各电源线VSS在与在第二方向H上并排配置的各传感器像素12相对的位置处电气连接到多个贯通配线47。例如，如图14所示，四个像素驱动线23配置在与在第二方向H上并排配置的各读出电路22相对的位置。例如，如图14所示，四个像素驱动线23中的每个例如是电气连接到与在第二方向H上并排配置的各读出电路22对应的四个传感器像素12中的一个传感器像素12的贯通配线48的配线TRG。即，四个像素驱动线23(第一控制线)电气连接到在第二方向H上并排配置的各传感器像素12的传输晶体管TR的栅极(传输栅TG)。在图14中，将识别符(1、2、3和4)赋予各配线TRG的末尾，以区分各配线TRG。
例如，如图15所示，垂直信号线24配置在与在第一方向V上并排配置的各读出电路22相对的位置。例如，如图15所示，垂直信号线24(输出线)电气连接到在第一方向V上并排配置的各读出电路22的输出端子(放大晶体管AMP的源极)。
[制造方法]
接下来，对成像元件1的制造过程进行说明。图16A～16F示出了成像元件1的制造过程的示例。
首先，在半导体基板11上形成p阱层42、元件隔离部43和p阱层44。接下来，在半导体基板11中形成光电二极管PD、传输晶体管TR和浮动扩散部FD(图16A)。因此，在半导体基板11中形成传感器像素12。此时，优选不使用通过自对准硅化物工艺形成的诸如CoSi2或NiSi等低耐热性的材料作为用于传感器像素12的电极材料。相反，优选使用高耐热性的材料作为用于传感器像素12的电极材料。高耐热性的材料包括多晶硅。然后，在半导体基板11上形成绝缘层46(图16A)。因此，形成第一基板10。
接下来，将半导体基板21贴合在第一基板10(绝缘层46)上(图16B)，此时，根据需要使半导体基板21薄型化。在这种情况下，半导体基板21的厚度被设定为形成读出电路22所需的膜厚度。半导体基板21的厚度通常为约几百nm。然而，取决于读出电路22的构思，FD(完全耗尽)型是可能的。在这种情况下，半导体基板21的厚度可以在几nm至几μm的范围内。
接下来，在与半导体基板21相同的层内形成绝缘层53(图16C)。例如，在与浮动扩散部FD相对的位置处形成绝缘层53。例如，在半导体基板21中形成贯通半导体基板21的缝隙，以将半导体基板21分成多个块21A。其后，绝缘层53形成为埋入在该缝隙中。其后，在半导体基板21的各块21A中形成包括放大晶体管AMP等的读出电路22(图16C)。此时，在将高耐热性的金属材料用作传感器像素12的电极材料的情况下，可以通过热氧化形成读出电路22的栅极绝缘膜。
接下来，在半导体基板21上形成绝缘层52。因此，形成包括绝缘层46、52和53的层间绝缘膜51。随后，在层间绝缘膜51中形成通孔51A和51B(图16D)。具体而言，贯通绝缘层52的通孔51B形成在绝缘层52中的与读出电路22相对的位置处。另外，贯通层间绝缘膜51的通孔51A形成在层间绝缘膜51中的与浮动扩散部FD相对的位置处(即，与绝缘层53相对的位置)。
接下来，将导电材料埋入通孔51A和51B中，以在通孔51A中形成贯通配线54和在通孔51B中形成连接部59(图16E)。在绝缘层52上形成将贯通配线54和连接部59彼此电气连接的连接配线55(图16E)。其后，在绝缘层52上形成包括焊盘电极58的配线层56。因此，形成第二基板20。
接下来，将第二基板20以半导体基板21的前面与半导体基板31的前面侧相对的方式贴合到其中形成有逻辑电路32和配线层62的第三基板30(图16F)。此时，第二基板20的焊盘电极58和第三基板30的焊盘电极64彼此接合，从而将第二基板20和第三基板30彼此电气连接。因此，制造成像元件1。
[效果]
通过引入微细工艺和提高封装密度，已经实现了具有二维构造的成像元件的每像素的面积的减小。近年来，具有三维构造的成像元件已经被开发，以实现成像元件尺寸的进一步减小和每像素的面积的减小。在具有三维构造的成像元件中，例如，包括多个传感器像素的半导体基板和包括处理由各传感器像素获得的信号的信号处理电路的半导体基板彼此层叠。这使得利用与以前基本相同的芯片尺寸，可以进一步提高传感器像素的集成度并且以进一步增大信号处理电路的尺寸。
顺便提及的是，在具有三维构造的成像元件中，在层叠三层半导体芯片的情况下，不可能将所有半导体基板的前面彼此贴合(以面对面的方式)。在三层半导体基板不规则地层叠的情况下，由于其中半导体基板彼此电气连接的构造，有可能增大芯片尺寸或损害每像素的面积的减小。
相比而言，在本实施方案中，传感器像素12和读出电路22形成在彼此不同的基板(第一基板10和第二基板20)上。与在同一基板上形成传感器像素12和读出电路22的情况相比，这使得可以扩大传感器像素12和读出电路22的面积。结果，可以提高光电转换效率并降低晶体管噪声。此外，包括传感器像素12的第一基板10和包括读出电路22的第二基板20通过设置在层间绝缘膜51内的贯通配线54彼此电气连接。与第一基板10和第二基板20通过焊盘电极之间的接合和贯通半导体基板的贯通配线(例如，TSV(Through Si Via，硅通孔))彼此电气连接的情况相比，这使得可以进一步减小芯片尺寸。此外，每像素的面积的进一步减小使得可以进一步提高分辨率。此外，在芯片尺寸与以前相同的情况下，可以扩大传感器像素12的形成区域。另外，在本实施方案中，读出电路22和逻辑电路32形成在彼此不同的基板(第二基板20和第三基板30)上。与读出电路22和逻辑电路32形成在同一基板上的情况相比，这使得可以扩大读出电路22和逻辑电路32的面积。此外，读出电路22和逻辑电路32的面积不受元件隔离部43限定，这使得可以改善噪声特性。另外，在本实施方案中，第二基板20和第三基板30通过焊盘电极58和64之间的接合而彼此电气连接。这里，在第二基板20中形成读出电路22，并且在第三基板30中形成逻辑电路32，这使得可以形成用于在第二基板20和第三基板30之间的电气连接的构造，与用于在第一基板10和第二基板20之间的电气连接的构造相比，具有更灵活的布局(例如，配置和用于连接的触点的数量)。因此，可以使用在焊盘电极58和64之间的接合用于在第二基板20和第三基板30之间的电气连接。如上所述，在本实施方案中，各基板根据基板的集成度而彼此电气连接。因此，用于各基板之间的电气连接的构造不会引起芯片尺寸的增大和每像素的面积的减小的损害。结果，可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
另外，在本实施方案中，包括光电二极管PD、传输晶体管TR和浮动扩散部FD的传感器像素12形成在第一基板10中，并且包括复位晶体管RST、放大晶体管AMP和选择晶体管SEL的读出电路22形成在第二基板20中。与传感器像素12和读出电路22形成在同一基板中的情况相比，这可以扩大传感器像素12和读出电路22的面积。即使在焊盘电极58和64之间的接合用于在第二基板20和第三基板30之间的电气连接的情况下，这也防止了芯片尺寸的增大和每像素的面积的减小的损害。结果，可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。具体而言，减少了设置在第一基板10中的晶体管的数量，这使得可以特别地扩大传感器像素12的光电二极管PD的面积。这使得可以增加光电转换中的饱和信号电荷的量并提高光电转换效率。在第二基板20中，可以确保读出电路22中各晶体管的布局的灵活性。此外，可以扩大各晶体管的面积；因此，特别地扩大放大晶体管AMP的面积可以减少影响像素信号的噪声。即使在焊盘电极58和64之间的接合用于在第二基板20和第三基板30之间的电气连接的情况下，也防止了芯片尺寸的增大和每像素的面积的减小的损害。结果，可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
另外，在本实施方案中，第二基板20以半导体基板21的背面与半导体基板11的前面侧相对的方式贴合到第一基板10，并且第三基板30以半导体基板31的前面与半导体基板21的前面侧相对的方式贴合到第二基板20。因此，使用在第一基板10和第二基板20之间电气连接的贯通配线54并且使用用于在第二基板20和第三基板30之间的电气连接的焊盘电极58和64之间的接合，可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
另外，在本实施方案中，贯通配线54的横截面积小于焊盘电极58和64之间的接合部分的横截面积。这使得可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
另外，在本实施方案的逻辑电路32中，包含使用自对准硅化物(Self AlignedSilicide)工艺形成的诸如CoSi2或NiSi等硅化物的低电阻区域形成在与源电极和漏电极接触的杂质扩散区域的前面上。使用半导体基板的材料和金属的化合物形成包含硅化物的低电阻区域。这里，逻辑电路32设置在第三电路中。这使得可以在形成传感器像素12和读出电路22的过程之外的过程中形成逻辑电路32。结果，可以使用诸如热氧化等高温过程来形成传感器像素12和读出电路22。另外，对于逻辑电路32，可以使用作为具有低耐热性的材料的硅化物。因此，在包含硅化物的低电阻区域设置在与逻辑电路32的源电极和漏电极接触的杂质扩散区域的前面上的情况下，可以减小接触电阻，结果，可以增大逻辑电路32的运算速度。
另外，在本实施方案中，第一基板10包括隔离各传感器像素12的元件隔离部43。然而，在本实施方案中，包括光电二极管PD、传输晶体管TR和浮动扩散部FD的各传感器像素12在第一基板10中形成，包括复位晶体管RST、放大晶体管AMP和选择晶体管SEL的读出电路22在第二基板20中形成。这使得即使在通过每像素的面积的减少而使元件隔离部43所包围的面积减小的情况下，传感器像素12和读出电路22的面积也扩大。即使在使用元件隔离部43的情况下，这也防止了芯片尺寸的增大和每像素的面积的减小的损害。这使得可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
另外，在本实施方案中，元件隔离部43贯通半导体基板11。即使在通过每像素的面积减小而使传感器像素12之间的距离减小的情况下，这使得也可以抑制相邻传感器像素12之间的信号串扰，并且可以抑制再生图像的分辨率的降低和由混色引起的画质的劣化。
另外，在本实施方案中，第一基板10和第二基板20的层叠体包括针对各传感器像素12的三个贯通配线54、47和48。贯通配线48电气连接到传输晶体管TR的栅极(传输栅TG)，贯通配线47电气连接到半导体基板11的p阱层42，贯通配线54电气连接到浮动扩散部FD。即，贯通配线54、47和48的数量大于第一基板10中包含的传感器像素12的数量。然而，在本实施方案中，具有较小横截面积的贯通配线54用于第一基板10和第二基板20之间的电气连接。这使得可以进一步减小芯片尺寸并且进一步减小第一基板10中的每像素的面积。结果，可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
<2.变形例>
下面，对根据上述实施方案的成像元件1的变形例进行说明。在以下的变形例中，通过相同的附图标记标注与上述实施方案相同的部件。
[变形例A]
图17示出了在根据上述实施方案的成像元件1的垂直方向上的断面构成的变形例。图17示出了图7所示的断面构成的变形例。在本变形例中，传输晶体管TR具有平面型的传输栅TG。因此，传输栅TG不贯通阱层42，而仅形成在半导体基板11的前面上。即使在将平面型的传输栅TG用于传输晶体管TR的情况下，成像元件1也具有与上述实施方案类似的效果。
[变形例B]
图18和图19分别示出了在根据上述实施方案及其变形例的成像元件1的垂直方向上的断面构成的变形例。图18示出了图7所示的断面构成的变形例。图19示出了图17所示的断面构成的变形例。在本变形例中，作为用于在第二基板20和第三基板30之间的电气连接的构造，使用贯通半导体基板31的贯通配线65代替焊盘电极58和64之间的接合。即，第三基板30包括用于在第二基板20和第三基板30之间电气连接的贯通配线65，并且第二基板20和第三基板30通过贯通配线65彼此电气连接。即，传输晶体管TR的栅极(传输栅TG)经由贯通配线48、焊盘电极58和贯通配线65电气连接到逻辑电路32。贯通配线65的总数小于第一基板10中包含的传感器像素12的总数。贯通配线65对应于本公开的“第二贯通配线”的具体例。
贯通配线65包括例如所谓的TSV(Through Si Via)。贯通配线54的宽度D1窄于贯通配线65的宽度D3。即，贯通配线54的横截面积小于贯通配线65的横截面积。因此，贯通配线54不会对第一基板10中的每像素的面积的减小造成损害。在第二基板20中形成读出电路22，并且在第三基板30中形成逻辑电路32，这使得可以形成用于在第二基板20和第三基板30之间的电气连接的构造，与用于在第一基板10和第二基板20之间的电气连接的构造相比，具有更灵活的布局(例如，配置和用于连接的触点的数量)。因此，即使在贯通配线65用于在第二基板20和第三基板30之间的电气连接的构造的情况下，这也防止了芯片尺寸的增大和每像素的面积的减小的损害。结果，可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
[变形例C]
图20示出了在根据上述实施方案的成像元件1的垂直方向上的断面构成的变形例。在本变形例中，第二基板20和第三基板30之间的电气连接在与第一基板10的周边区域14相对的区域中。周边区域14对应于第一基板10的框架区域，并且设置在像素区域13的周围。在本变形例中，第二基板20在与周边区域14相对的区域中包括多个焊盘电极58，并且第三基板30在与周边区域14相对的区域中包括多个焊盘电极64。第二基板20和第三基板30通过设置在与周边区域14相对的区域中的焊盘电极58和64之间的接合而彼此电气连接。
如上所述，在本变形例中，第二基板20和第三基板30通过设置在与周边区域14相对的区域中的焊盘电极58和64之间的接合而彼此电气连接。与焊盘电极58和64在与像素区域13相对的区域中彼此接合的情况相比，这使得可以降低损害每像素的面积的减小的可能性。因此，可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
[变形例D]
图21和图22分别示出了在根据上述变形例C的成像元件1的垂直方向上的断面构成的变形例。在本变形例中，第二基板20和第三基板30之间的电气连接在与周边区域14相对的区域中。
在本变形例中，例如，如图21所示，成像元件1在与周边区域14相对的区域中包括贯通配线66。贯通配线66将第二基板20和第三基板30彼此电气连接。贯通配线66在半导体基板11和21的法线方向上延伸，贯通第一基板10和第二基板20，并且到达第三基板30的配线层62的内部。贯通配线66将第二基板20的配线层56内的配线和第三基板30的配线层62内的配线彼此电气连接。
在本变形例中，例如，如图22所示，成像元件1在与周边区域14相对的区域中可以包括贯通配线67和68以及连接配线69。包括贯通配线67和68以及连接配线69的配线将第二基板20和第三基板30彼此电气连接。贯通配线67在半导体基板11和21的法线方向上延伸，贯通第一基板10和第二基板20，并且到达第三基板30的配线层62的内部。贯通配线68在半导体基板11和21的法线方向上延伸，贯通第一基板10，并且到达第二基板20的配线层56的内部。连接配线69设置成与半导体基板11的背面接触，并且与贯通配线67和68接触。贯通配线67和68经由连接配线69将第二基板20的配线层56内的配线和第三基板30的配线层62内的配线彼此电气连接。
如上所述，在本变形例中，第二基板20和第三基板30通过设置在与周边区域14相对的区域中的贯通配线66或者包括贯通配线67和68以及连接配线69的配线而彼此电气连接。与第二基板20和第三基板30在与像素区域13相对的区域中彼此电气连接的情况相比，这使得可以降低损害每像素的面积的减小的可能性。因此，可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
[变形例E]
图23和图24分别示出了在根据上述实施方案的成像元件1的水平方向上的断面构成的变形例。图23和图24的每个的上部图示出了在图7的断面Sec1处的断面构成的变形例，图23和图24的每个的下部图示出了在图7的断面Sec2处的断面构成的变形例。应当注意，在图23和24的上部断面图中，示出图7中的半导体基板11的前面构成的变形例的图重叠在示出图7的断面Sec1处的断面构成的变形例的图上，并且未示出绝缘层46。另外，在图23和24的下部断面图中，示出半导体基板21的前面构成的变形例的图重叠在示出图7的断面Sec2的断面构成的变形例的图上。
如图23和图24所示，多个贯通配线54、多个贯通配线48和多个贯通配线47(图中以行列状配置的多个点)在第一基板10的面内的第一方向V(图23和图24中的左右方向)以带状方式并排配置。应当注意，图23和图24例示了多个贯通配线54、多个贯通配线48和多个贯通配线47在第一方向V上并排配置成两列的情况。在共享读出电路22的四个传感器像素12中，例如，四个浮动扩散部FD经由元件隔离部43彼此邻近地配置。在共享读出电路22的四个传感器像素12中，四个传输栅TG(TG1，TG2，TG3和TG4)被配置为围绕四个浮动扩散部FD，并且四个传输栅TG例如形成环形。
绝缘层53包括在第一方向V上延伸的多个块。半导体基板21包括在第一方向V上延伸并且经由绝缘层53在与第一方向V正交的第二方向H上并排配置的多个岛状的块21A。各块21A包括例如复位晶体管RST、放大晶体管AMP和选择晶体管SEL。例如，由四个传感器像素12共享的一个读出电路22未与四个传感器像素12正对地配置，而是在第二方向H上偏移地配置。
在图23中，由四个传感器像素12共享的一个读出电路22在第二基板20中的从与四个传感器像素12相对的区域在第二方向H上偏移的区域内包括复位晶体管RST、放大晶体管AMP和选择晶体管SEL。由四个传感器像素12共享的一个读出电路22包括例如在一个块21A内的放大晶体管AMP、复位晶体管RST和选择晶体管SEL。
在图24中，由四个传感器像素12共享的一个读出电路22在第二基板20中的从与四个传感器像素12相对的区域在第二方向H上偏移的区域内包括复位晶体管RST、放大晶体管AMP、选择晶体管SEL和FD传输晶体管FDG。由四个传感器像素12共享的一个读出电路22包括例如在一个块21A内的放大晶体管AMP、复位晶体管RST、选择晶体管SEL和FD传输晶体管FDG。
在本变形例中，由四个传感器像素12共享的一个读出电路22未与四个传感器像素12正对地配置，而是例如从与四个传感器像素12正对的位置在第二方向H上偏移。在这种情况下，可以缩短配线25，或者可以省略配线25并且在共用的杂质区域中形成放大晶体管AMP的源极和选择晶体管SEL的漏极。结果，可以减小读出电路22的尺寸或增大读出电路22内的任何其他部分的尺寸。
图25、图26和图27各自示出了图24中记载的成像元件1的水平面内的配线布局的示例。图25～27例示了由四个传感器像素12共享的一个读出电路22设置在从与四个传感器像素12相对的区域在第二方向H上偏移的区域内的情况。例如，图25～27中记载的配线在配线层56中设置在彼此不同的层内。
例如，如图25所示，彼此相邻的四个贯通配线54电气连接到连接配线55。例如，如图25所示，彼此相邻的四个贯通配线54经由连接配线55和连接部59进一步电气连接到绝缘层53的下部相邻块21A内包含的放大晶体管AMP的栅极和绝缘层53的下部相邻块21A内包含的FD传输晶体管FDG的源极。
例如，如图26所示，配线SELG、配线Vout、配线RSTG、配线FDG和电源线VSS配置在与各块21A相对的区域中。另外，例如，如图26所示，配线TRG1、TRG2、TRG3和TRG4配置在与各绝缘层53相对的区域中。
此外，例如，如图27所示，设置有电气连接到电源线VDD的电源线VDDx。电源线VDDx在与在第一方向V上延伸的电源线VDD正交的第二方向H上延伸。另外，例如，如图27所示，设置有电气连接到电源线VSS的电源线VSSx。电源线VSSx在与在第一方向V上延伸的电源线VSS正交的第二方向H上延伸。
另外，例如，如图27所示，设置有电气连接到配线VOUT1的配线VOUT1x。配线VOUT1x在与在第一方向V上延伸的配线VOUT1正交的第二方向H上延伸。另外，例如，如图27所示，设置有电气连接到配线VOUT2的配线VOUT2x。配线VOUT2x在与在第一方向V上延伸的配线VOUT2正交的第二方向H上延伸。另外，例如，如图27所示，设置有电气连接到配线VOUT3的配线VOUT3x。配线VOUT3x在与在第一方向V上延伸的配线VOUT3正交的第二方向H上延伸。另外，例如，如图27所示，设置有电气连接到配线VOUT4的配线VOUT4x。配线VOUT4x在与在第一方向V上延伸的配线VOUT4正交的第二方向H上延伸。
在本变形例中，电源线VDDx和VSSx以及配线VOUT1x～VOUT4x设置在配线层56内。这使得可以灵活地设置配线引出方向。
[变形例F]
图28示出了在根据上述实施方案的成像元件1的水平方向上的断面构成的变形例。图28示出了图10的断面构成的变形例。
在本变形例中，半导体基板21包括经由绝缘层53在第一方向V和第二方向H上并排配置的多个岛状的块21A。各块21A包括例如复位晶体管RST、放大晶体管AMP和选择晶体管SEL的一组。在这种情况下，可以通过绝缘层53抑制彼此相邻的读出电路22之间的串扰，并且可以抑制再生图像的分辨率的降低和由混色引起的画质的劣化。
[变形例G]
图29示出了在根据上述实施方案的成像元件1的水平方向上的断面构成的变形例。图29示出了图28的断面构成的变形例。
在本变形例中，由四个传感器像素12共享的一个读出电路22未与四个传感器像素12正对地配置，而是在第一方向V上偏移。此外，在本变形例中，如同在变形例F中那样，半导体基板21包括经由绝缘层53在第一方向V和第二方向H上并排配置的多个岛状的块21A。各块21A包括例如复位晶体管RST、放大晶体管AMP和选择晶体管SEL的一组。此外，在本变形例中，多个贯通配线47和多个贯通配线54也配置在第二方向上。具体而言，多个贯通配线47被配置在共享某个读出电路22的四个贯通配线54和共享与这个读出电路22在第二方向H上相邻的其他读出电路22的四个贯通配线54之间。在这种情况下，可以通过绝缘层53抑制彼此相邻的读出电路22之间的串扰，并且可以抑制再生图像的分辨率的降低和由混色引起的画质的劣化。
[变形例H]
图30示出了在根据上述实施方案及其变形例的成像元件1的垂直方向上的断面构成的变形例。图30是图7、图17～24、图28和图29中的第一基板10和第二基板20之间的连接部分的断面构成的变形例的放大图。
在本变形例中，传输栅TG不与贯通配线48连接，而是电气连接到设置在层间绝缘膜51(具体而言，绝缘层46)内并在平行于第一基板10的前面的方向上延伸的栅极配线49。即，在本变形例中，第一基板10包括设置在层间绝缘膜51(具体而言，绝缘层46)内的栅极配线49。栅极配线49例如经由设置在第一基板10和第二基板20的层叠体中的与像素区域13不相对的区域(框架区域)中的贯通配线与逻辑电路32电气连接。即，传输晶体管TR的栅极(传输栅TG)经由栅极配线49电气连接到逻辑电路32。因此，不需要设置贯通配线48，与设置贯通配线48的情况相比，可以进一步增大读出电路22的面积。
栅极配线49可以使用高耐热性的金属材料形成。高耐热性的金属材料的示例包括W(钨)、Ru(钌)等。在使用高耐热性的金属材料形成栅极配线49的情况下，例如，在将半导体基板21贴合到第一基板10之后形成读出电路22时，可以使用热氧化膜作为栅极绝缘膜。
图31示出了在根据本变形例的成像元件1的水平方向上的断面构成的变形例。图31示出了具有图30的断面构成的成像元件1的断面构成的示例。例如，各栅极配线49在与第一方向V平行的方向上延伸。此时，各栅极配线49例如配置在与半导体基板21的各块21A相对的位置。
在本变形例中，省略了贯通配线48，并且传输栅TG电气连接到设置在层间绝缘膜51(具体而言，绝缘层46)内并在平行于第一基板10的前面的方向上延伸的栅极配线49。因此，多个栅极配线49设置在连接到彼此不同的读出电路22并在第二方向H上彼此相邻的两个贯通配线54之间。结果，通过多个栅极配线49，可以减小连接到彼此不同的读出电路22并在第二方向H上彼此相邻的两个贯通配线54之间产生的电力线的密度。结果，可以抑制彼此相邻的传感器像素12之间的信号串扰，并且可以抑制再生图像的分辨率的降低和由混色引起的画质的劣化。
[变形例I]
图32示出了在根据变形例H的成像元件1的垂直方向上的断面构成的变形例。图32示出了图30的断面构成的变形例。
在本变形例中，传输栅TG电气连接到设置在层间绝缘膜51(具体而言，绝缘层46)内的栅极配线49。此外，在本变形例中，共享读出电路22的四个浮动扩散部FD电气连接到设置在层间绝缘膜51(具体而言，绝缘层46)内的连接部71和连接配线72。连接配线72电气连接到贯通配线54。即，在本变形例中，未针对每个传感器像素12设置贯通配线54，而是针对共享读出电路22(连接配线72)的每四个传感器像素12设置一个贯通配线54。应当注意，在图32中，可以一体地形成连接部71和连接配线72。
图33和图34分别示出了在根据本变形例的成像元件1的水平方向上的断面构成的示例。图33和图34分别示出了具有图32的断面构成的成像元件1的断面构成的示例。
在本变形例中，如上所述，针对共享读出电路22的每四个浮动扩散部FD设置一个贯通配线54。此外，在本变形例中，与贯通配线54类似地，也省略了贯通配线47。具体而言，代替彼此相邻的四个贯通配线47，例如，如图35所示，设置在层间绝缘膜51(具体而言，绝缘层46)内的四个连接部73分别电气连接到各传感器像素12的半导体基板11的各p阱层42。这四个连接部73电气连接到设置在层间绝缘膜51(具体而言，绝缘层46)内的连接配线74。连接配线74电气连接到贯通配线47和电源线VSS。即，在本变形例中，未针对每个传感器像素12设置贯通配线47，并且针对共享连接配线74的每四个传感器像素12设置一个贯通配线47。
共享连接配线74的四个传感器像素12与共享读出电路22(连接配线72)的四个传感器像素12不完全一致。这里，在矩阵状配置的多个传感器像素12中，与通过将对应于共享一个浮动扩散部FD的四个传感器像素12的单位区域在第一方向V上偏移一个传感器像素12而获得的区域相对应的四个传感器像素12被方便地称为四个传感器像素12A。此时，在本变形例中，第一基板10包括由每四个传感器像素12A共享的贯通配线47。因此，在本变形例中，针对每四个传感器像素12A设置一个贯通配线47。
另外，在第一方向V上彼此相邻的两个读出电路22被方便地称为第一读出电路22A和第二读出电路22B。在共享第一读出电路22A的四个传感器像素12中的与第二读出电路22B相邻的两个传感器像素12以及在共享第二读出电路22B的四个传感器像素12中的与第一读出电路22A相邻的两个传感器像素12共享一个连接配线74。即，共享连接配线74的四个传感器像素12和共享读出电路22(连接配线72)的四个传感器像素12在第一方向V上彼此偏移一个传感器像素12。
类似地，例如，如图34所示，可以在第一方向V上延伸的绝缘层53中成一列地配置贯通配线54和47。此时，与贯通配线54、47和48并排配置成两列的情况相比，可以减小绝缘层53的第二方向H的宽度。另外，可以使在第一方向V上延伸的半导体基板21的各块21A的第二方向H的宽度增大与绝缘层53的第二方向H的宽度减小相对应的量。在增大半导体基板21的各块21A的情况下，还可以增大各块21A内的读出电路22的尺寸。即使在焊盘电极58和64之间的接合用于在第二基板20和第三基板30之间的电气连接的情况下，这也防止了芯片尺寸的增大和每像素的面积的减小的损害。结果，可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
图36示出了在根据本变形例的成像元件1的水平方向上的断面构成的示例。图36示出了图34的断面构成的变形例。在图36所示的成像元件1中，针对共享读出电路22(连接配线72)的每四个传感器像素12设置一个贯通配线54，并且针对共享连接配线74的每四个传感器像素12设置一个贯通配线47。
例如，如图36所示，这使得可以在绝缘层53的在第一方向V上延伸的部分中成一列地配置贯通配线54和47。与贯通配线54、47和48并排配置成两列的情况相比，可以减小绝缘层53的在第一方向V上延伸的部分的第二方向H的宽度。此外，可以使半导体基板21的各块21A的第二方向H的宽度增大与绝缘层53的在第一方向V上延伸的部分的第二方向H的宽度减小相对应的量。在半导体基板21的各块21A增大的情况下，可以增大各块21A内的读出电路22的尺寸。即使在焊盘电极58和64之间的接合用于在第二基板20和第三基板30之间的电气连接的情况下，这也防止了芯片尺寸的增大和每像素的面积的减小的损害。结果，可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
图37和图38分别示出了在根据本变形例的成像元件1的水平方向上的断面构成的示例。图37和图38示出了在具有图32的断面构成的成像元件1的水平方向上的断面构成的示例，并且示出了图33和图34的断面构成的变形例。
在本变形例中，如上所述，针对共享读出电路22的每四个浮动扩散部FD设置一个贯通配线54。此外，在本变形例中，与贯通配线54类似地，也省略了贯通配线47。具体而言，代替彼此相邻的四个贯通配线47，例如，如图39所示，设置在层间绝缘膜51(具体而言，绝缘层46)内的两个连接部73分别电气连接到各传感器像素12的半导体基板11的各p阱层42。这两个连接部73电气连接到设置在层间绝缘膜51(具体而言，绝缘层46)内的连接配线74。连接配线74电气连接到贯通配线47和电源线VSS。即，在本变形例中，未针对每个传感器像素12设置贯通配线47，并且针对共享连接配线74的每两个传感器像素12设置一个贯通配线47。
例如，如图38所示，这使得可以在绝缘层53的在第一方向V上延伸的部分中成一列地配置贯通配线54和47。此外，例如，如图38所示，还可以在绝缘层53的在第二方向H上延伸的部分中成一列地配置贯通配线54和47。此时，与贯通配线54、47和48配置成两列的情况相比，可以减小绝缘层53的在第一方向V上延伸的部分的第二方向H的宽度，并且可以减小绝缘层53的在第二方向H上延伸的部分的第一方向V的宽度。此外，可以使半导体基板21的各块21A的第二方向H的宽度增大与绝缘层53的在第一方向V上延伸的部分的第二方向H的宽度减小相对应的量，并且可以使半导体基板21的各块21A的第一方向V的宽度增大与绝缘层53的在第二方向H上延伸的部分的第一方向V的宽度减小相对应的量。在半导体基板21的各块21A增大的情况下，可以增大各块21A内的读出电路22的尺寸。即使在焊盘电极58和64之间的接合用于在第二基板20和第三基板30之间的电气连接的情况下，这也防止了芯片尺寸的增大和每像素的面积的减小的损害。结果，可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。
[变形例J]
图40A～40F各自示出了在根据上述实施方案及其变形例的成像元件1的制造过程的变形例。
首先，在半导体基板21中形成包括放大晶体管AMP等的读出电路22(图40A)。接下来，在半导体基板21的前面的预定位置处形成凹部，并且在凹部中埋入形成绝缘层53(图40A)。接下来，在半导体基板21上形成绝缘层52(图40A)。因此，形成基板110。接下来，将支撑基板120贴合到基板110，以使其与绝缘层52接触(图40B)。随后，对半导体基板21的背面进行抛光以减小半导体基板21的厚度(图40C)。此时，对半导体基板21的背面进行抛光，直到到达半导体基板21的凹部。其后，在抛光面上形成接合层130(图40D)。
接下来，以接合层130与第一基板10的半导体基板11的前面侧相对的方式将基板110贴合到第一基板10(图40E)。随后，在将基板110贴合到第一基板10的状态下，从基板110剥离支撑基板120(图40F)。其后，执行上述的图16D～16F中记载的过程。即使以这种方式，也可以制造成像元件1。
如上所述，在本变形例中，当在半导体基板21中形成包括放大晶体管AMP等的读出电路22之后，将半导体基板21贴合到第一基板10。即使在这种情况下，也可以实现根据上述实施方案及其变形例的成像元件1的构成。
[变形例K]
图41示出了在根据上述实施方案及其变形例的成像元件1的水平方向上的断面构成的示例。图41示出了图10的断面构成的变形例。
在本变形例中，第一基板10包括针对每个传感器像素12的光电二极管PD和传输晶体管TR，并且浮动扩散部FD由每四个传感器像素12共享。因此，在本变形例中，针对每四个传感器像素12设置一个贯通配线54。
在矩阵状配置的多个传感器像素12中，与通过将对应于共享一个浮动扩散部FD的四个传感器像素12的单位区域在第一方向V上偏移一个传感器像素12而获得的区域相对应的四个传感器像素12被方便地称为四个传感器像素12A。此时，在本变形例中，第一基板10包括由每四个传感器像素12A共享的贯通配线47。因此，在本变形例中，针对每四个传感器像素12A设置一个贯通配线47。
在本变形例中，第一基板10包括分离针对每个传感器像素12的光电二极管PD和传输晶体管TR的元件隔离部43。当从半导体基板11的法线方向观察时，元件隔离部43没有完全包围传感器像素12，并且在浮动扩散部FD(贯通配线54)附近和贯通配线47附近具有间隙(未形成区域)。于是，所述间隙允许由四个传感器像素12共享一个贯通配线54以及由四个传感器像素12A共享一个贯通配线47。在本变形例中，第二基板20包括针对共享浮动扩散部FD的每四个传感器像素12的读出电路22。
图42示出了在根据本变形例的成像元件1的水平方向上的断面构成的示例。图42示出了图28的断面构成的变形示例。在本变形例中，第一基板10包括针对每个传感器像素12的光电二极管PD和传输晶体管TR，并且浮动扩散部FD由每四个传感器像素12共享。此外，第一基板10包括分离针对每个传感器像素12的光电二极管PD和传输晶体管TR的元件隔离部43。
图43示出了在根据本变形例的成像元件1的水平方向上的断面构成的示例。图43示出了图29的断面构成的变形例。在本变形例中，第一基板10包括针对每个传感器像素12的光电二极管PD和传输晶体管TR，并且浮动扩散部FD由每四个传感器像素12共享。此外，第一基板10包括分离针对每个传感器像素12的光电二极管PD和传输晶体管TR的元件隔离部43。
[变形例L]
图44示出了在根据上述实施方案及其变形例的成像元件1的垂直方向上的断面构成的示例。图44示出了在根据上述实施方案及其变形例的成像元件1中的第一基板10和第二基板20之间的连接部分的放大图。
在连接到彼此不同的读出电路22且彼此相邻的两个传感器像素12中，在两个传感器像素12中的一个的浮动扩散部FD与另一个传感器像素12的浮动扩散部FD之间的间隙中设置有两个传输栅TG。此时，t1和t2之间的关系优选满足t2>t1>t2/3.5，其中t1是各传输栅TG的厚度，t2是在一个传感器像素12的浮动扩散部FD与另一个传感器像素12的浮动扩散部FD之间的间隙中的绝缘层46的厚度。
这样做使得可以减小连接到彼此不同的读出电路22且彼此相邻的两个贯通配线54之间产生的电力线的密度。结果，可以抑制彼此相邻的传感器像素12之间的信号串扰，并且可以抑制再生图像的分辨率的降低和由混色引起的画质的劣化。
在图44所示的层间绝缘膜51中，可以使用相对介电常数比绝缘层46和52的相对介电常数低的材料形成绝缘层53。此时，可以使用例如SiOC(约2.9的相对介电常数)来形成绝缘层53，并且可以使用SiO2(约4.1的相对介电常数)来形成绝缘层46和52。可选择地，在图44所示的层间绝缘膜51中，可以使用相对介电常数比绝缘层46的相对介电常数低的材料来形成绝缘层53和52。此时，可以使用例如SiOC(约2.9的相对介电常数)来形成绝缘层53和52，并且可以使用SiO2(约4.1的相对介电常数)来形成绝缘层46。可选择地，在图44所示的层间绝缘膜51中，可以使用相对介电常数比绝缘层52的相对介电常数低的材料来形成绝缘层46和53。此时，可以使用例如SiOC(约2.9的相对介电常数)来形成绝缘层46和53，并且可以使用SiO2(约4.1的相对介电常数)来形成绝缘层52。可选择地，在图44所示的层间绝缘膜51中，可以使用相对介电常数比绝缘层52和53的相对介电常数低的材料来形成绝缘层46。此时，可以使用例如SiOC(约2.9的相对介电常数)来形成绝缘层46，并且可以使用SiO2(约4.1的相对介电常数)来形成绝缘层52和53。可选择地，在图44所示的层间绝缘膜51中，可以使用相对介电常数较低的材料来形成绝缘层46、52和53。此时，可以使用例如SiOC(约2.9的相对介电常数)来形成绝缘层46、52和53。可选择地，在图44所示的层间绝缘膜51中，可以使用相对介电常数比绝缘层46和52的相对介电常数低的材料来形成绝缘层52。此时，可以使用例如SiOC(约2.9的相对介电常数)来形成绝缘层52，并且可以使用SiO2(约4.1的相对介电常数)来形成绝缘层46和52。
在这种情况下，可以减小连接到彼此不同的读出电路22且彼此相邻的两个贯通配线54之间产生的电容。结果，可以抑制彼此相邻的传感器像素12之间的信号串扰，并且可以抑制再生图像的分辨率的降低和由混色引起的画质的劣化。
在本变形例中，被设置为覆盖贯通配线54的侧面的绝缘层53可以包含相对介电常数比绝缘层46和绝缘层52的相对介电常数低的材料。绝缘层46和绝缘层52使用例如SiO2(约4.1的相对介电常数)来形成。绝缘层46和绝缘层52可以使用氧化硅膜来形成，包括例如TEOS(原硅酸四乙酯)、NSG、HDP(高密度等离子体玻璃)、BSG(硼硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)。绝缘层53例如使用SiOC(约2.9的相对介电常数)来形成。在这种情况下，可以减小连接到彼此不同的读出电路22且彼此相邻的两个贯通配线54之间产生的电容。结果，可以提高转换效率。
在本变形例中，绝缘层46可以包括至少两个绝缘层的层叠体。例如，如图45所示，绝缘层46可以包括与半导体基板11接触的绝缘层46A以及与绝缘层46A和半导体基板21接触的绝缘层46B。这里，绝缘层46A是绝缘层46的最上层，并且包括例如相对介电常数比层间绝缘膜51的任何其他位置处的相对介电常数高的材料。此时，绝缘层46A可以使用例如SiN(约7.0的相对介电常数)来形成。绝缘层46B和绝缘层52可以使用例如SiO2(约4.1的相对介电常数)来形成。绝缘层46B和绝缘层52可以使用氧化硅膜来形成，包括例如TEOS、NSG、HDP、BSG、PSG、BPSG等。绝缘层53可以使用例如SiOC(约2.9的相对介电常数)来形成。
可选择地，在图45所示的绝缘膜51中，绝缘层53可以使用例如SiOC(约2.9的相对介电常数)来形成，并且绝缘层46B和52可以使用SiO2(约4.1的相对介电常数)来形成。可选择地，在图45所示的层间绝缘膜51中，绝缘层53和52可以使用例如SiOC(约2.9的相对介电常数)来形成，并且绝缘层46B可以使用SiO2(约4.1的相对介电常数)来形成。可选择地，在图45所示的层间绝缘膜51中，绝缘层46B和53可以使用相对介电常数比绝缘层52的相对介电常数低的材料来形成。此时，绝缘层46B和53可以使用例如SiOC(约2.9的相对介电常数)来形成，并且绝缘层52可以使用SiO2(约4.1的相对介电常数)来形成。可选择地，在图45所示的层间绝缘膜51中，绝缘层46B可以使用相对介电常数比绝缘层52和53的相对介电常数低的材料来形成。此时，绝缘层46B可以使用例如SiOC(约2.9的相对介电常数)来形成，绝缘层52和53可以使用SiO2(约4.1的相对介电常数)来形成。可选择地，在图45所示的电介质绝缘膜51中，绝缘层46B、52和53可以使用相对介电常数低的材料来形成。此时，绝缘层46B、52和53可以使用例如SiOC(约2.9的相对介电常数)来形成。
在这种情况下，可以减小连接到彼此不同的读出电路22且彼此相邻的两个贯通配线54之间产生的电容。结果，可以抑制彼此相邻的传感器像素12之间的信号串扰，并且可以抑制再生图像的分辨率的降低和由混色引起的画质的劣化。
应当注意，在某些情况下，绝缘层46B、52和53可以使用共同的材料形成。此时，绝缘层46B、52和53可以使用例如SiO2(约4.1的相对介电常数)来形成。
[变形例M]
图46和图47分别示出了根据上述实施方案及其变形例的成像元件1中的传感器像素12和读出电路22的变形例。图46示出了图2所示的传感器像素12和读出电路22的变形例。图47示出了图3所示的传感器像素12和读出电路22的变形例。在本变形例中，第二基板20成像元件1包括针对每两个传感器像素12的读出电路22。即使采用这种构成，成像元件1也具有上述实施方案及其变形例中记载的效果。
[变形例N]
图48和图49分别示出了根据上述实施方案及其变形例的成像元件1中的传感器像素12和读出电路22的变形例。图48示出了图2所示的传感器像素12和读出电路22的变形例。图49示出了图3所示的传感器像素12和读出电路22的变形例。在本变形例中，第二基板20包括针对每个传感器像素12的读出电路22。即使采用这种构成，成像元件1也具有上述实施方案及其变形例中记载的效果。
应当注意，在根据上述实施方案及其变形例的成像元件1中，第二基板20可以包括针对每三个传感器像素12的读出电路22。此外，在根据上述实施方案及其变形例的成像元件1中，第二基板20可以包括针对每八个传感器像素12的读出电路22。可选择地，在根据上述实施方案及其变形例的成像元件1中，第二基板20可以包括针对每五个以上传感器像素12的读出电路22。即使采用这种构成，成像元件1也具有上述实施方案及其变形例中记载的效果。
[变形例O]
图50示出了上述实施方案及其变形例的成像元件1的一部分的断面构成例。在本变形例中，第一基板10内的晶体管(例如，传输晶体管TR)和第二基板20内的晶体管(例如，放大晶体管AMP)在彼此不同的设计条件下形成。具体而言，第一基板10内的晶体管的栅极绝缘膜81的膜厚度不同于第二基板20内的晶体管的栅极绝缘膜83的膜厚度。此外，第一基板10内的晶体管的侧壁宽度不同于第二基板20内的晶体管的侧壁宽度。另外，第一基板10内的晶体管的源极/漏极浓度(例如，浮动扩散部FD的浓度)不同于第二基板20内的晶体管的源极/漏极浓度。另外，覆盖第一基板10内的晶体管的层82的膜厚度不同于覆盖第二基板20内的晶体管的层84的膜厚度。
即，在本变形例中，允许设计条件在传感器像素12内的晶体管与读出电路22内的晶体管之间不同。这使得可以针对传感器像素12内的晶体管设定合适的设计条件，并且进一步针对读出电路22内的晶体管设定合适的设计条件。
[变形例P]
图51和图52分别示出了在根据上述变形例I的成像元件1的水平方向上的断面构成的变形例。图51示出了图33的断面构成的变形例。图52示出了图34的断面构成的变形例。
在本变形例中，省略了栅极配线49，并且针对每个传输栅TG设置多个贯通配线48中的一个。各贯通配线48电气连接到对应的传输栅TG并且电气连接到像素驱动线23。如图51和图52所示，多个贯通配线54、多个贯通配线48和多个贯通配线47在第一方向V(图51和图52中的左右方向)上以带状方式并排配置。多个贯通配线54和多个贯通配线47在第一方向V(图51和52中的左右方向)上成列地并排配置，并且多个贯通配线48在第一方向V(图51和52中的左右方向)上成两列地并排配置。
图53示出了在根据本变形例的成像元件1的垂直方向上的断面构成的示例。在本变形例中，针对共享读出电路22的每四个浮动扩散部FD设置一个连接配线76。在图32所示的变形例I中，作为本实施方案的示例，在连接配线72的基板的水平方向上延伸的部分形成在传输栅TG的上方(在靠近第二基板20的位置)。被用来形成这种构造的制造方法的示例可以是在形成传输栅TG、然后形成到达传输栅TG的高度的绝缘膜之后来形成连接配线72。相比而言，在图53所示的变形例P中，作为本实施方案的示例，在连接配线76的基板的水平方向上延伸的部分的底面(第一基板10侧的面)形成在传输栅TG的顶面(第二基板20侧的面)的下方(靠近第一基板10的位置)。作为示例，在连接配线76的基板的水平方向上延伸的部分可以形成在读出电路22的晶体管的栅极绝缘膜的上方。可选择地，膜厚度比传输栅TG的高度小的绝缘膜可以形成在传输栅TG的顶面和侧面以及第一基板10的未配置传输栅TG的顶面上，并且在连接配线76的基板的水平方向上延伸的部分可以配置在绝缘膜上。
连接配线76经由读出电路22的晶体管的栅极绝缘膜(例如，传输晶体管TR的栅极绝缘膜75)或者设置在膜厚度比传输栅TG的高度小的绝缘膜中的开口连接到四个浮动扩散部FD。连接配线76形成为与读出电路22的晶体管的栅极绝缘膜(例如，传输晶体管TR的栅极绝缘膜75)的前面接触。作为用于连接配线76的电极材料，优选使用具有高耐热性的材料。具有高耐热性的材料的示例包括多晶硅。连接配线76可以包含例如金属，如钨或铜。
在本变形例中，设置连接配线76使得能够减小贯通配线54所贯通的绝缘层53的占有面积。因此，可以将半导体基板21(块21A)的面积增大与绝缘层53的占有面积的减小相对应的量，这样使得可以增大读出电路22(特别是放大晶体管AMP)的面积。结果，可以减少随机噪声。
在将图32所示的连接配线71的基板的垂直方向上的长度a与图53所示的直到连接配线76的共用配线的基板的垂直方向上的长度b进行比较的情况下，长度b短于长度a。类似地，在将变形例I中的图35所示的连接配线73的基板的垂直方向上的长度c与变形例P中的后述图54所示的直到连接配线77的共用配线的基板的垂直方向的长度d进行比较的情况下，长度d短于长度c。另外，在将包含在连接配线76和77中且在基板的水平方向上延伸的部分的厚度e(共用配线的基板的垂直方向上的高度)与在基板的垂直方向上延伸的部分的厚度f(＝b)进行比较的情况下，厚度f小于厚度e。
这里，例如，使用离子注入的情况被考虑用于对与作为N型杂质区域的浮动扩散部FD连接的连接配线76进行N型掺杂的制造方法以及用于对与p阱层42连接的连接配线77进行P型掺杂的制造方法。在连接配线76和77所包含的部分中的贯通绝缘膜且在基板的垂直方向上延伸的部分的长度长的情况下，为了给整个连接配线76和77掺杂足够高的杂质浓度，有可能需要分别对包含在连接配线76和77中且在基板的水平方向上延伸的部分进行离子注入以及对包含在连接配线76和77中且在基板的垂直方向上延伸的部分进行离子注入。相对而言，在贯通绝缘膜且在基板的垂直方向上延伸的部分短的情况下，有可能对在基板的水平方向上延伸的部分进行离子注入使得也可以对基板的垂直方向上延伸的部分掺杂足够高的浓度。因此，有可能可以简化制造方法。另外，有可能在基板的垂直方向上延伸的部分均匀地进行掺杂，而不会在基板的垂直方向上引起杂质掺杂浓度的差异。此外，有可能在基板的垂直方向上延伸的部分和基板的水平方向上延伸的部分中以相同浓度进行掺杂。
图54示出了在根据本变形例的成像元件1的垂直方向上的断面构成的示例。在本变形例中，针对彼此相邻的每四个传感器像素12的阱层设置一个连接配线77。在图54所示的变形例P中，作为本实施方案的示例，连接配线77的底面(第一基板10侧的面)形成在图53所示的传输栅TG的顶面(第二基板20侧的面)的下方(靠近第一基板10的位置)。作为示例，在连接配线77的基板的水平方向上延伸的部分可以形成在读出电路22的晶体管的栅极绝缘膜的上方。可选择地，膜厚度比传输栅TG的高度小的绝缘膜可以形成在传输栅TG的顶面和侧面以及第一基板10的未配置传输栅TG的顶面上，并且在连接配线77的基板的水平方向上延伸的部分可以配置在绝缘膜上。
连接配线77经由读出电路22的晶体管(例如，传输晶体管TR)的栅极绝缘膜75或者设置在膜厚度比传输栅TG的高度小的绝缘膜中的开口连接到四个阱层42。连接配线77形成为与读出电路22的晶体管的栅极绝缘膜(例如，传输晶体管TR的栅极绝缘膜75)的前面接触。作为用于连接配线77的电极材料，优选使用具有高耐热性的材料。具有高耐热性的材料的示例包括多晶硅。连接配线77可以包含例如金属，如钨或铜。
在将变形例I的图35所示的连接部73和连接配线74与变形例P的图54所示的连接配线77进行比较的情况下，连接配线77中的贯通绝缘膜且在与基板10和20正交的方向上延伸的部分的长度g短于连接部73和连接配线74中的贯通绝缘膜且在与基板10和20正交的方向上延伸的部分的长度h。另外，在将包含在连接配线77中且在基板的水平方向上延伸的部分的厚度i(基板的垂直方向上的高度)与在基板的垂直方向上延伸的部分的厚度g(基板的垂直方向上的高度)进行比较的情况下，厚度g小于厚度i。
在本变形例中，设置连接配线77使得能够减小贯通配线47所贯通的绝缘层53的占有面积。因此，可以将半导体基板21(块21A)的面积增大与绝缘层53的占有面积的减小相对应的量，这样使得可以增大读出电路22(特别是放大晶体管AMP)的面积。结果，可以减少随机噪声。
连接配线76和77的厚度可以不必与读出电路22的晶体管的栅电极(例如，传输晶体管TR的传输栅TG)的厚度相同。例如，连接配线76和77的厚度小于读出电路22的晶体管的栅电极(例如，传输晶体管TR的传输栅TG)的厚度。例如，如图55和图56所示，连接配线76和77的厚度可以基本上等于或大于读出电路22的晶体管的栅电极(例如，传输晶体管TR的传输栅TG)的厚度。
例如，当连接配线76和77的厚度变得小于传输栅TG的厚度时，有可能减小连接到浮动扩散部FD的连接配线76和传输栅TG之间的连接电容。因此，在一定量的电荷在浮动扩散部FD中经过电荷-电压转换的情况下，有可能进一步增大产生的信号电压。
相比而言，在通过离子注入对连接配线76和77掺杂杂质的情况下，离子注入的射程不是某个单一射程，而是称为投射范围的射程分布，其在射程方向上扩散。考虑到在射程方向上的杂质的扩散，在通过离子注入对连接配线76和77掺杂杂质的情况下，随着连接配线76和77的厚度的增加，有可能对连接配线76和77掺杂足够可控性的杂质。
应当注意，在本变形例中，例如，如图57、图58和图59所示，可以不是针对每个传输栅TG设置一个贯通配线48，而是针对每多个传输栅TG设置一个贯通配线48。在这种情况下，可以设置将共享贯通配线48的多个传输栅TG彼此连接的连接部79和连接配线78。多个连接部79中的一个针对每个传输栅TG设置，并且各连接部79连接到传输栅TG和连接配线78。多个连接配线78中的一个针对共享贯通配线48的每多个传输栅TG设置。连接部79和连接配线78包含例如掺杂有N型杂质的多晶硅，并且连接到传输栅TG。连接部73和连接配线74包含例如掺杂有N型杂质的多晶硅，并且连接到作为N型杂质区域的浮动扩散部FD。
如上所述，例如，如图58所示，在针对每多个传输栅TG设置一个贯通配线48的情况下，可以减小贯通配线48所贯通的绝缘层53的占有面积。结果，可以将半导体基板21(块21A)的面积增大与绝缘层53的占有面积的减小相对应的量，这样使得可以增大读出电路22(特别是放大晶体管AMP)的面积。应当注意，在图59中，连接部71和连接配线72可以一体地形成。此外，贯通配线48可以形成在第一基板10中并且连接到形成在绝缘层46中的配线，以接收传输栅的驱动信号。
另外，在本变形例中，连接部71的高度j高于传输栅TG的高度k。即，绝缘膜形成直接在传输栅TG的顶面的上方，并且在通过绝缘膜使基板的前面平坦化的状态下形成连接配线72。这使得连接配线72的加工更加容易。
另外，在本变形例中，例如，如图60、图61和图62所示，代替连接部73、连接配线74和贯通配线47的一组，可以设置在彼此相邻的四个传感器像素12上延伸的贯通配线80。贯通配线80形成为贯通绝缘层53，并且电气连接到彼此相邻的四个传感器像素12的阱层42和电源线VSS。应当注意，尽管未示出与p阱的触点，但是如图54和图56中的构成那样，可以使用其中多晶硅被p型掺杂的构成。
在本变形例中，在设置贯通配线80的情况下，可以减小贯通配线80所贯通的绝缘层53的占有面积。因此，可以将半导体基板21(块21A)的面积增大与绝缘层53的占有面积的减小相对应的量，这样使得可以增大读出电路22(特别是放大晶体管AMP)的面积。结果，可以减少随机噪声。
另外，在本变形例中，例如，如图63所示，除了设置贯通配线80之外，还可以设置连接配线76。在这种情况下，可以减小贯通配线54和80所贯通的绝缘层53的占有面积。因此，可以将半导体基板21(块21A)的面积增大与绝缘层53的占有面积的减小相对应的量，这样使得可以增大读出电路22(特别是放大晶体管AMP)的面积。结果，可以减少随机噪声。
[变形例Q]
图64示出了根据上述实施方案及其变形例的成像元件1的电路构成的示例。根据本变形例的成像元件1是包括列并行ADC的CMOS图像传感器。
如图64所示，除了通过以行列状(矩阵状)二维地配置包括光电转换元件的多个传感器像素12构成的像素区域13之外，根据本变形例的成像元件1包括垂直驱动电路33、列信号处理电路34、基准电压供给部38、水平驱动电路35、水平输出线37和系统控制电路36。
在这种系统构成中，系统控制电路36基于主时钟MCK生成时钟信号、控制信号等，作为垂直驱动电路33、列信号处理电路34、基准电压供给部38、水平驱动电路35等的操作的基准，并将时钟信号、控制信号等供给到垂直驱动电路33、列信号处理电路34、基准电压供给部38、水平驱动电路35等。
另外，垂直驱动电路33与像素区域13内的各传感器像素12一起形成在第一基板10中，并且还形成在形成有读出电路22的第二基板20中。列信号处理电路34、基准电压供给部38、水平驱动电路35、水平输出线37和系统控制电路36形成在第三基板30中。
尽管这里未示出，但是作为传感器像素12，例如可以使用具有除了光电二极管PD之外还包括传输晶体管TR的构成的传感器像素。传输晶体管TR将通过在光电二极管PD中的光电转换获得的电荷传输到浮动扩散部FD。另外，尽管这里未示出，但是作为读出电路22，例如可以使用具有由三晶体管构成的读出电路，包括控制浮动扩散部FD的电位的复位晶体管RST、传输与浮动扩散部FD的电位相对应的信号的放大晶体管AMP以及用于像素选择的选择晶体管SEL。
在像素区域13中，传感器像素12被二维地配置，并且各像素驱动线23按m行n列的像素配置的每行进行配线，并且各垂直信号线24按每列进行配线。多个像素驱动线23的各一端连接到垂直驱动电路33的各行对应的各输出端子中的对应端子。垂直驱动电路33包括移位寄存器等，并且经由多个像素驱动线23执行像素区域13的行寻址和行扫描的控制。
列信号处理电路34包括例如ADC(模拟-数字转换电路)34-1～34-m，每一个针对像素区域13的每个像素列设置，即，针对每个垂直信号线24，并且将从像素区域13中的各传感器像素12的每列输出的模拟信号转换为数字信号，并且输出数字信号。
基准电压供给部38包括例如电平随着时间逐渐变化的DAC(数字-模拟转换电路)38A，作为生成所谓的斜坡(RAMP)波形的基准电压Vref的手段。应当注意，作为生成斜坡波形的基准电压Vref的手段，不限于DAC 38A。
DAC 38A在从系统控制电路36供给的控制信号CS1的控制下，基于从系统控制电路36供给的时钟CK来生成斜坡波形的基准电压Vref，并且将基准电压Vref供给到列处理部15的ADC 34-1～34-m。
应当注意，ADC 34-1～34-m中的每个被构造为选择性地执行与各操作模式相对应的AD转换操作。这些操作模式包括以读出所有传感器像素12的信息的逐渐扫描方式的正常帧速率模式以及将传感器像素12的曝光时间设定为正常帧速率模式的1/N以将帧速率提高N倍(例如，将帧速率提高两倍)的高帧速率模式。通过从系统控制电路36供给的控制信号CS2和CS3的控制来执行这种操作模式的切换。另外，用于在各操作模式之间切换的指令信息，即，正常帧速率模式和高速帧速率模式，从相对于系统控制电路36的外部系统控制器(未示出)供给。
ADC 34-1～34-m均具有相同的构成，并且这里以ADC 34-m为例进行说明。ADC34-m包括比较器34A、用作计数手段的例如上下计数器(在图中被称为"U/DCNT")34B、传输开关34C和存储装置34D。
比较器34A将对应于从像素区域13的第n列的各传感器像素12输出的信号的垂直信号线24的信号电压Vx与从基准电压供给部38供给的斜坡波形的基准电压Vref进行比较，并且例如，在基准电压Vref大于信号电压Vx的情况下，将输出Vco变为“H”电平，在基准电压Vref等于或小于信号电压Vx的情况下，将输出Vco变为“L”电平。
上下计数器34B包括异步计数器，并且在从系统控制电路36供给的控制信号CS2的控制下，通过与DAC 38A同时地从系统控制电路36接收时钟CK，并且与时钟CK同步地进行向下(DOWN)计数或向上(UP)计数，来测量比较器34A中的从比较操作的开始到结束的比较期间。
具体而言，在正常帧速率模式下，在从一个传感器像素12读出信号的操作中，通过在第一次读出操作时进行向下计数来测量第一次读出时的比较时间，并且通过在第二次读出操作时进行向上计数来测量第二次读出时的比较时间。
相比而言，在高帧速率模式下，某行中的传感器像素12的计数结果保持原样。随后，对于该行之后的行中的传感器像素12，通过从先前的计数结果在第一次读出操作时进行向下计数来测量第一次读出时的比较时间，并且通过在第二次读出操作时进行向上计数来测量第二次读出时的比较时间。
在正常帧速率模式下，在从系统控制电路36供给的控制信号CS3的控制下，当对于某行的传感器像素12由上下计数器34B进行的计数操作完成时，传输开关34C变为ON(闭)状态，并且将上下计数器34B的计数结果传输到存储装置34D。
相比而言，在高帧速率N＝2时，当对于某行的传感器像素12由上下计数器34B进行的计数操作完成时，传输开关34C保持在OFF(开)状态。当对于该行之后的行中的传感器像素12由上下计数器34B进行的计数操作完成时，传输开关34C变为ON状态，并且将上下计数器34B的两个垂直像素的计数结果传输到存储装置34D。
如上所述，通过ADC 34-1～34-m中的比较器34A和上下计数器34B的各操作，从像素区域13中的传感器像素12经由垂直信号线24逐列地供给的模拟信号被转换为N位数字信号，并且数字信号被存储在存储装置34D中。
水平驱动电路35包括移位寄存器等，并且对列信号处理电路34中的ADC 34-1～34-m执行列寻址和列扫描的控制。在水平驱动电路35的控制下，通过各ADC 34-1～34-m中的A/D转换获得的N位数字信号被顺次地读出到水平输出线37，并且经由水平输出线37作为成像数据输出。
应当注意，除了上述构成要素之外，还可以设置对经由水平输出线37输出的成像数据执行各种信号处理的电路等；但是，这些电路等未示出，因为这些电路等与本公开不直接相关。
在包括根据本变形例的具有上述构成的列并行ADC的成像元件1中，可以经由传输开关34C将上下计数器34B的计数结果选择性地传输到存储装置34D，这使得可以独立地控制上下计数器34B的计数操作以及将上下计数器34B的计数结果读出到水平输出线37的操作。
[变形例R]
图65示出了其中通过层叠三个基板(第一基板10、第二基板20和第三基板30)来构造图64的成像元件1的示例。第一基板10包括像素区域13，其包括形成在中央部分的多个传感器像素12；以及垂直驱动电路33，其形成在像素区域13的周围。此外，在第二基板20中，包括多个读出电路22的读出电路区域15形成在中央部分，在读出电路区域15的周围形成垂直驱动电路33。在第三基板30中，形成有列信号处理电路34、水平驱动电路35、系统控制电路36、水平输出线37和基准电压供给部38。如同上述实施方案及变形例那样，这防止了由于基板彼此电气连接的结构而导致的芯片尺寸的增大和每像素的面积的减小的损害。结果，可以提供具有三层构造的成像元件1，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。应当注意，垂直驱动电路33可以仅形成在第一基板10中，或者可以仅形成在第二基板20中。
[变形例S]
图66示出了根据上述实施方案及其变形例的成像元件1的断面构成的变形例。在上述实施方案及其变形例中，通过层叠三个基板(第一基板10、第二基板20和第三基板30)来构造成像元件1。然而，在上述实施方案及其变形例中，可以通过层叠两个基板(第一基板10和第二基板20)来构造成像元件1。此时，例如，如图66所示，逻辑电路32针对第一基板10和第二基板20被分离设置。这里，逻辑电路32中的设置在第一基板10中的电路32A包括具有栅极构造的晶体管，其中包含耐高温工艺的材料的高介电常数(例如，高k)膜和金属栅电极被层叠。相比而言，在设置在第二基板20中的电路32B中，包含诸如CoSi2和NiSi等硅化物的低电阻区域26设置在与源电极和漏电极接触的杂质扩散区域的前面上。硅化物通过自对准硅化物(Self Aligned Silicide)工艺制备。包含硅化物的低电阻区域包含含有半导体基板的材料和金属的化合物。这使得可以使用诸如热氧化等高温工艺来形成传感器像素12。此外，在逻辑电路32中的设置在第二基板20中的电路32B中，在包含硅化物的低电阻区域26设置在与源电极和漏电极接触的杂质扩散区域的前面上的情况下，可以减小接触电阻。结果，可以提高逻辑电路32的运算速度。
图67示出了根据上述实施方案及其变形例的成像元件1的断面构成的变形例。在根据实施方案及其变形例的第三基板30的逻辑电路32中，可以在与源电极和漏电极接触的杂质扩散区域的前面上设置包含诸如CoSi2和NiSi等硅化物的低电阻区域37。硅化物通过自对准硅化物(Self Aligned Silicide)工艺制备。这使得可以使用诸如热氧化等高温工艺来形成传感器像素12。此外，在逻辑电路32中，在包含硅化物的低电阻区域37设置在与源电极和漏电极接触的杂质扩散区域的前面上的情况下，可以减小接触电阻。结果，可以提高逻辑电路32的操作速度。
[变形例T]
在上述实施方案及其变形例中，导电型可以相反。例如，在上述实施方案及其变形例的记载中，p型可以用n型代替，n型可以用p型代替。即使在这种情况下，也可以实现与上述实施方案及其变形例类似的效果。
应当注意，本公开不仅适用于可见光的光接收元件，而且适用于被构造为检测诸如红外线、紫外线、X射线和电磁波等各种放射线的元件。除了图像的输出之外，本公开还可应用于诸如距离测量、光量的变化以及物理性质的检测等各种应用。
<3.应用例>
图68示出了包括根据上述实施方案及其变形例中的任一个的成像元件1(以下简称为“成像元件1”)的成像装置2的示意性构成的示例。
成像装置2包括例如电子设备，所述电子设备包括诸如数字静态相机或成像机等成像装置或者诸如智能电话或平板终端等移动终端设备。例如，成像装置2包括成像元件1、光学系统141、快门装置142、控制电路143、DSP电路144、帧存储器145、显示部146、存储部147、操作部148和电源部149。在成像装置2中，成像元件1、快门装置142、控制电路143、DSP电路144、帧存储器145、显示部146、存储部147、操作部148和电源部149经由总线150彼此连接。
成像元件1输出与入射光相对应的图像数据。光学系统141包括一个或多个透镜，并将来自被写体的光(入射光)引导至成像元件1，以在成像元件1的光接收面上形成图像。快门装置142被设置在光学系统141和成像元件1之间，并且根据由控制电路143进行的控制，控制对成像元件1照射光的期间和遮光的期间。成像元件1经由光学系统141和快门装置142根据在光接收面上形成图像的光在预定期间累积信号电荷。根据从控制电路143供给的驱动信号(定时信号)，将成像元件1中累积的信号电荷作为图像数据传送。控制电路143输出用于控制成像元件1的传送操作和快门装置142的快门操作的驱动信号，以驱动成像元件1和快门装置142。
DSP电路144是信号处理电路，其处理从成像元件1输出的信号(图像数据)。帧存储器145以帧为单位临时保持由DSP电路144处理的图像数据。显示部146包括例如诸如液晶面板或有机EL(电致发光)面板等面板型显示装置，并且显示由成像元件1捕获的运动图像或静止图像。存储部147在诸如半导体存储器或硬盘等记录介质中记录成像元件1捕获的运动图像或静止图像的图像数据。操作部148根据使用者的操作，输出关于成像装置2的各种功能的操作指令。电源部149供给作为成像元件1、快门装置142、控制电路143、DSP电路144、帧存储器145、显示部146、存储部147和操作部148的操作电源的各种电源，并根据需要供给到这些供应对象。
本公开的成像元件还可以适用于包括透镜、IRCF(红外截止滤光片)等的成像模块的成像元件，如在日本未审查的专利申请公开No.2015-99262的现有例中或本公开中记载的。即使在成像装置2中，使用该成像元件的成像模块也是适用的。
接下来，对成像装置2中的成像过程进行说明。
图69示出了成像装置2中的成像操作的流程图的示例。使用者操作操作部148以供给用于开始成像的指令(步骤S101)。其后，操作部148发送成像指令到控制电路143(步骤S102)。控制电路143在接收到成像指令后开始对快门装置142和成像元件1的控制。成像元件1(具体而言，系统控制电路32d)通过由控制电路143进行的控制以预定的成像方式执行成像(步骤S103)。快门装置142通过由控制电路143进行的控制，控制对成像元件1照射光的期间和遮光的期间。
成像元件1将通过成像捕获的图像数据输出到DSP电路144。这里，图像数据是基于临时保持在浮动扩散部FD中的电荷而生成的所有像素的像素信号的数据。DSP电路144基于从成像元件1接收的图像数据执行预定的信号处理(例如，降噪处理等)(步骤S104)。DSP电路144使帧存储器145保持已经经过预定信号处理的图像数据，并且帧存储器145将图像数据存储在存储部147中(步骤S105)。因此，由成像装置2进行成像。
在本适用例中，根据上述实施方案及其变形例的成像元件1被适用于成像装置2。这使得可以减小成像元件1的尺寸或增大成像元件1的清晰度，这样可以提供具有小尺寸或高清晰度的成像装置2。
<4.应用例>
[应用例1]
根据本公开的技术(本技术)可以应用于各种产品。例如，根据本公开的技术被实现为待安装在诸如汽车、电动汽车、混合电动汽车、摩托车、自行车、个人移动装置、飞机、无人机、船舶和机器人等任何类型的移动体上的装置。
图70是作为根据本公开实施方案的技术可以适用的移动体控制系统的示例的车辆控制系统的概略构成例的框图。
车辆控制系统12000包括经由通信网络12001连接在一起的多个电子控制单元。在图70所示的示例中，车辆控制系统12000包括驱动系统控制单元12010、主体系统控制单元12020、车外信息检测单元12030、车内信息检测单元12040和综合控制单元12050。此外，作为综合控制单元12050的功能构成，示出了微型计算机12051、音频图像输出部12052和车载网络接口(I/F)12053。
驱动系统控制单元12010根据各种程序来控制与车辆的驱动系统有关的装置的操作。例如，驱动系统控制单元12010用作诸如用于产生如内燃机或驱动电机等车辆的驱动力的驱动力产生装置、用于向车轮传递驱动力的驱动力传递机构、用于调节车辆的转向角的转向机构、用于产生车辆的制动力的制动装置等的控制装置。
主体系统控制单元12020根据各种程序来控制安装到车体的各种装置的操作。例如，主体系统控制单元12020用作无钥匙进入系统、智能钥匙系统、电动窗装置或诸如头灯、尾灯、刹车灯、转向信号灯或雾灯等各种灯的控制装置。在这种情况下，用于代替按键的从便携式装置传递的无线电波或各种开关的信号可以输入到主体系统控制单元12020。主体系统控制单元12020接收无线电波或信号的输入并控制车辆的门锁装置、电动窗装置、灯等。
车外信息检测单元12030检测安装车辆控制系统12000的车辆的外部的信息。例如，车外信息检测单元12030与成像部12031连接。车外信息检测单元12030使成像部12031拍摄车辆外部的图像并接收所拍摄的图像。车外信息检测单元12030可以基于接收到的图像进行诸如人、汽车、障碍物、标志、道路上的文字等物体检测处理或距离检测处理。
成像部12031是接收光并输出对应于受光量的电气信号的光学传感器。成像部12031可以输出电气信号作为图像或输出电气信号作为测距信息。此外，由成像部12031接收的光可以是可见光或诸如红外线等不可见光。
车内信息检测单元12040检测车内的信息。例如，车内信息检测单元12040与用于检测驾驶员的状态的驾驶员状态检测单元12041连接。例如，驾驶员状态检测单元12041包括拍摄驾驶员的图像的相机，并且基于从驾驶员状态检测单元12041输入的检测信息，车内信息检测单元12040可以计算驾驶员的疲劳度或集中度，或者可以判断驾驶员是否在坐姿中入睡。
微型计算机12051可以基于由车外信息检测单元12030或车内信息检测单元12040获得的车辆内部和外部的信息来计算驱动力产生装置、转向机构或制动装置的控制目标值，并且可以向驱动系统控制单元12010输出控制指令。例如，微型计算机12051可以进行协调控制，以实现包括车辆的碰撞避免或碰撞缓和、基于车辆之间的距离的追踪行驶、车辆速度保持行驶、车辆碰撞警告、车辆的车道偏离警告等的高级驾驶员辅助系统(ADAS)的功能。
另外，微型计算机12051可以通过基于由车外信息检测单元12030或车内信息检测单元12040获得的关于车辆周围的信息来控制驱动力产生装置、转向机构、制动装置等来进行协调控制，以实现其中车辆自主行驶而不依赖于驾驶员的操作的自动驾驶等。
另外，微型计算机12051可以基于由车外信息检测单元12030获得的车辆外部的信息将控制指令输出到主体系统控制单元12020。例如，微型计算机12051根据由车外信息检测单元12030检测到的前方车辆或对向车辆的位置来控制头灯，以进行协调控制，以实现诸如将远光灯切换为近光灯等防止眩光。
音频图像输出部12052将声音和图像输出信号中的至少一种传递到能够在视觉上或听觉上通知车辆乘员或车辆外部的信息的输出装置。在图70的示例中，作为输出装置，音频扬声器12061、显示部12062和仪表板12063被示出。例如，显示部12062可以包括车载显示器和平视显示器中的至少一种。
图71是成像部12031的安装位置的示例的图。
在图71中，作为成像部12031，包括成像部12101，12102，12103，12104和12105。
成像部12101，12102，12103，12104和12105中的每一个设置在例如车辆12100的车头、侧视镜、后保险杠、后门、车内的挡风玻璃的上侧等位置。设置在车头中的成像部12101和设置在车内的挡风玻璃上侧的成像部12105主要获得车辆12100的前方的图像。设置在侧视镜中的成像部12102和12103主要获得车辆12100的侧方的图像。设置在后保险杠或后门中的成像部12104主要获得车辆12100的后方的图像。设置在车内的挡风玻璃上侧的成像部12105主要用于检测前方车辆、行人、障碍物、交通信号、交通标志、车道等。
请注意，图71示出了成像部12101～12104的成像范围的示例。成像范围12111表示设置在车头中的成像部12101的成像范围，成像范围12112和12113分别表示设置在侧视镜中的成像部12102和12103的成像范围，成像范围12114表示设置在后保险杠或后门中的成像部12104的成像范围。例如，由成像部12101～12104拍摄的图像数据被彼此叠加，从而获得车辆12100的从上方看到的鸟瞰图像。
成像部12101～12104中的至少一个可以具有获取距离信息的功能。例如，成像部12101～12104中的至少一个可以是包括多个成像元件的立体相机，或者可以是具有相位差检测用的像素的成像元件。
例如，基于从成像部12101～12104获得的距离信息，微型计算机12051求出距各成像范围12111～12114内的各立体物的距离和距离的时间变化(相对于车辆12100的相对速度)，从而能够提取位于车辆12100的行驶路线上的特别是最靠近的立体物且在与车辆12100的大致相同的方向上以预定速度(例如，0km/h以上)行驶的立体物作为前方车辆。另外，微型计算机12051可以设定在前方车辆的前方预先确保的车辆之间的距离，并且可以进行自动制动控制(包括追踪行驶停止控制)、自动加速控制(包括追踪行驶开始控制)等。以这种方式，可以进行其中车辆自主行驶而不依赖于驾驶员的操作的自动驾驶等的协调控制。
例如，基于从成像部12101～12104获得的距离信息，通过将立体物分类为两轮车辆、普通车辆、大型车辆、行人和电线杆等其他立体物，微型计算机12051可以提取关于立体物的立体物数据，并利用提取的数据自动避开障碍物。例如，微型计算机12051将车辆12100周围的障碍物识别为可以由车辆12100的驾驶员视觉识别的障碍物和难以视觉识别的障碍物。然后，微型计算机12051判断指示与各障碍物碰撞的危险度的碰撞风险，并且当碰撞风险等于或高于设定值并且存在碰撞的可能性时，微型计算机12051可以通过经由音频扬声器12061和显示部12062向驾驶者输出警告或者经由驱动系统控制单元12010进行强制减速或回避转向，从而能够进行碰撞避免的驾驶辅助。
成像部12101～12104中的至少一个可以是用于检测红外线的红外相机。例如，微型计算机12051可以通过判断行人是否存在于成像部12101～12104的拍摄图像中来识别行人。例如，通过提取作为红外相机的成像部12101～12104的拍摄图像中的特征点的过程以及对指示物体的轮廓的一系列特征点进行图案匹配处理以判断该物体是否为行人的过程来进行行人的识别。当微型计算机12051判断行人存在于成像部12101～12104的拍摄图像中并且识别出行人时，音频图像输出部12052控制显示部12062，使其显示叠加的四边形轮廓线以强调所识别的行人。此外，音频图像输出部12052可以控制显示部12062，使其在期望的位置显示指示行人的图标等。
上面，已经给出了根据本公开技术适用的移动体控制系统的示例的说明。在以上说明的构成中，根据本公开的技术可适用于成像部12031。具体而言，根据上述实施方案及其变形例中的任一个的成像元件1可适用于成像部12031。根据本公开的技术适用于成像部12031使得可以获得可以以较少噪声获得高清晰度的捕获图像，并且最终使用通过移动体控制系统捕获的图像实现高精度控制。
[应用例2]
根据本公开的技术(本技术)可以应用于各种产品。例如，根据本公开的技术可以适用于内窥镜手术系统。
图72是示出根据本公开实施方案的技术(本技术)可以应用的内窥镜手术系统的示意性构成的示例的图。
图72示出手术者(医生)11131正在使用内窥镜手术系统11000对病床11133上的患者11132进行手术的状态。如图所示，内窥镜手术系统11000包括内窥镜11100、诸如气腹管11111和能量处置器械11112等其他手术器械11110、支撑内窥镜11100的支撑臂装置11120以及其上安装有用于内窥镜手术的各种装置的推车11200。
内窥镜11100包括其中距远端预定长度的区域被插入患者11132的体腔内的透镜筒11101和摄像头11102，所述摄像头与透镜筒11101的基端连接。在所示的例子中，示出了形成为包括硬性透镜筒11101的所谓硬性内窥镜的内窥镜11100，但是内窥镜11100可以形成为包括软性透镜筒11101的所谓的软性内窥镜。
透镜筒11101在其远端处设有物镜装配到其中的开口部。光源装置11203与内窥镜11100连接，并且将由光源装置11203生成的光通过延伸到透镜筒11101内部的光导引导到透镜筒的远端，并经由物镜将光朝向在患者11132的体腔内的观察对象发射。请注意，内窥镜11100可以是直视镜、斜视镜或侧视镜。
在摄像头11102的内部设有光学系统和成像元件，并且来自观察对象的反射光(观察光)通过光学系统会聚在成像元件上。观察光由成像元件进行光电转换，并且生成与观察光相对应的电气信号，即，与观察图像相对应的图像信号。图像信号作为RAW数据被传输到相机控制单元(CCU)11201。
CCU 11201包括中央处理单元(CPU)、图形处理单元(GPU)等，并且综合控制内窥镜11100和显示装置11202的操作。此外，CCU 11201接收来自摄像头11102的图像信号，并且执行诸如对图像信号的显像处理(去马赛克处理)等各种类型的图像处理以基于该图像信号显示图像。
显示装置11202通过CCU 11201的控制显示基于已经由CCU 11201对其进行了图像处理的图像信号的图像。
例如，光源装置11203包括诸如发光二极管(LED)等光源并且将用于拍摄手术部位等的照射光供给到内窥镜11100。
输入装置11204是用于内窥镜手术系统11000的输入接口。使用者可以经由输入装置11204向内窥镜手术系统11000输入各种类型的信息和指令。例如，使用者输入用于改变内窥镜11100的成像条件(照射光的类型、放大率、焦距等)的指令等。
处置器械控制装置11205控制能量处置器械11112的驱动，用于组织的烧灼、切开、血管的密封等。气腹装置11206经由气腹管11111向体腔内注入气体以使患者11132的体腔膨胀，以确保内窥镜11100的视野并确保手术者的工作空间。记录器11207是能够记录与手术有关的各种类型的信息的装置。打印机11208是能够以诸如文本、图像、图形等各种形式打印与手术有关的各种类型的信息的装置。
请注意，将用于拍摄手术部位的照射光供给到内窥镜11100的光源装置11203可以包括例如LED、激光光源或它们组合的白色光源。在白色光源包括RGB激光光源的组合的情况下，可以高精度地控制各种颜色(波长)的输出强度和输出定时，从而可以在光源装置11203中进行所拍摄的图像的白平衡的调整。此外，在这种情况下，通过将来自各个RGB激光光源的激光按时间分割地发射到观察对象上并且与发射定时同步地控制摄像头11102的成像元件的驱动，也可以按时间分割地拍摄对应于RGB的图像。根据该方法，在成像元件中未设置滤色器的情况下，也可以获得彩色图像。
此外，可以控制光源装置11203的驱动，使得在预定时间间隔改变要输出的光的强度。通过与光强度的改变的定时同步地控制摄像头11102的成像元件的驱动以按时间分割地获取图像并合成图像，可以生成没有曝光不足的遮挡阴影和曝光过度的高亮的高动态范围的图像。
此外，光源装置11203可以供给与特殊光观察相对应的预定波长带的光。在特殊光观察中，例如，通过使用身体组织中的光吸收的波长依赖性，通过发射与普通观察时的照射光(即，白光)相比具有窄带域的光，进行以高对比度对诸如粘膜表层的血管等预定组织进行拍摄的所谓的窄带域成像。可选择地，在特殊光观察中，可以进行通过发射激发光产生的荧光获得图像的荧光成像。在荧光成像中，例如，可以向身体组织照射激发光来观察来自身体组织的荧光(自体荧光成像)，或者可以将诸如吲哚菁绿(ICG)等试剂局部注射到身体组织中并发射与试剂的荧光波长相对应的激发光来获得荧光图像。光源装置11203可以供给与这种特殊光观察相对应的窄带域光和/或激发光。
图73是示出图72所示的摄像头11102和CCU 11201的功能构成的示例的框图。
摄像头11102包括透镜单元11401、成像部11402、驱动部11403、通信部11404和摄像头控制单元11405。CCU 11201包括通信部11411、图像处理部11412和控制单元11413。摄像头11102和CCU 11201通过传输线缆11400可以通信地彼此连接。
透镜单元11401是设置在与透镜筒11101的连接部分处的光学系统。从透镜筒11101的远端接收的观察光被引导到摄像头11102并入射到透镜单元11401上。透镜单元11401包括具有变焦透镜和聚焦透镜的多个透镜的组合。
构成成像部11402的成像元件的数量可以是一个元件(所谓的单板型)或者可以是多个元件(所谓的多板型)。当成像部11402是多板型时，例如，通过各个成像元件生成与RGB相对应的图像信号，并且可以通过对图像信号进行合成来获得彩色图像。可选择地，成像部11402可以包括一对RGB，用于获取与三维(3D)显示相对应的右眼和左眼用的图像信号。通过进行3D显示，手术者11131可以更加准确地把握手术部位中的身体组织的深度。请注意，当成像部11402是多板型时，可以设置与各个成像元件相对应的多个透镜单元11401。
此外，成像部11402不必须设置在摄像头11102中。例如，成像部11402可以设置在透镜筒11101内部的物镜的正后方。
驱动部11403包括致动器，并且通过摄像头控制单元11405的控制使透镜单元11401的变焦透镜和聚焦透镜沿着光轴移动预定距离。结果，可以适宜地调整由成像部11402拍摄的图像的放大率和焦点。
通信部11404包括用于向/从CCU 11201传输/接收各种类型的信息的通信装置。通信部11404将从成像部11402获取的图像信号作为RAW数据经由传输线缆11400传输到CCU11201。
此外，通信部11404从CCU 11201接收用于控制摄像头11102的驱动的控制信号，并将该控制信号供给到摄像头控制单元11405。控制信号包括与成像条件有关的信息，例如，指定所拍摄的图像的帧速率的信息、指定在成像时的曝光值的信息和/或指定所拍摄的图像的放大率和焦点的信息等。
请注意，诸如帧速率、曝光值、放大率和焦点等成像条件可以由使用者适宜地指定，或者可以由CCU 11201的控制单元11413基于获取的图像信号来自动设定。在后一种情况下，所谓的自动曝光(AE)功能、自动对焦(AF)功能和自动白平衡(AWB)功能结合在内窥镜11100中。
摄像头控制单元11405基于经由通信部11404接收的来自CCU 11201的控制信号来控制摄像头11102的驱动。
通信部11411包括用于向/从摄像头11102传输/接收各种类型的信息的通信装置。通信部11411经由传输线缆11400接收从摄像头11102传输的图像信号。
此外，通信部11411将用于控制摄像头11102的驱动的控制信号传输到摄像头11102。图像信号和控制信号可以通过电气通信、光通信等来传输。
图像处理部11412对作为从摄像头11102传输的RAW数据的图像信号进行各种类型的图像处理。
控制单元11413进行与通过内窥镜11100进行的手术部位等的成像以及通过对手术部位等的成像获得的所拍摄的图像的显示有关的各种类型的控制。例如，控制单元11413生成用于控制摄像头11102的驱动的控制信号。
此外，控制单元11413基于已经由图像处理部11412进行了图像处理的图像信号来使显示装置11202显示手术部位等的所拍摄的图像。此时，控制单元11413可以通过使用各种图像识别技术来识别所拍摄的图像内的各种物体。例如，控制单元11413检测包含在所拍摄的图像中的物体的边缘形状和/或颜色等，由此能够识别诸如钳子等手术器械、特定活体部位、出血、当使用能量处置器械11112时的雾等等。当使显示装置11202显示所拍摄的图像时，通过使用识别结果，控制单元11413可以使显示装置11202重叠显示与手术部位的图像有关的各种类型的手术支持信息。手术支持信息被重叠显示，并呈现给手术者11131，由此可以减轻手术者11131的负担，并且手术者11131可以可靠地进行手术。
将摄像头11102和CCU 11201连接在一起的传输线缆11400是与电气信号的通信相对应的电气信号线缆、与光通信相对应的光纤或电气信号线缆和光纤的复合线缆。
请注意，在所示的示例中，通过使用传输线缆11400来执行有线通信，但是可以在摄像头11102和CCU 11201之间执行无线通信。
上面，已经给出了根据本公开技术适用的内窥镜手术系统的示例的说明。在以上说明的构成中，根据本公开的技术适当地可适用于在内窥镜11100的摄像头11102中设置的成像部11402。根据本公开的技术适用于成像部11402使得可以实现成像部11402的小型化或更高清晰度，并最终提供小型和高清晰的内窥镜11100。
尽管以上已经参考实施方案、其变形例、其适用例以及其应用例说明了本公开，但是本公开不限于上述实施方案等，并且可以各种方式进行修改。应当注意，本说明书中记载的效果仅是示例性的。本公开的效果不限于本说明书中记载的效果。本公开的效果可以进一步包括除了本说明书中记载的效果以外的效果。
此外，本公开可以具有以下构成。
(1)一种成像元件，包括：
第一基板，其包括在第一半导体基板中的传感器像素，所述传感器像素执行光电转换；
第二基板，其包括在第二半导体基板中的读出电路，所述读出电路基于从所述传感器像素输出的电荷而输出像素信号；和
第三基板，其包括在第三半导体基板中的逻辑电路，所述逻辑电路处理所述像素信号，
第一基板、第二基板和第三基板以此顺序层叠，
第一基板和第二基板的层叠体包括层间绝缘膜和设置在所述层间绝缘膜内的第一贯通配线，
第一基板和第二基板通过第一贯通配线彼此电气连接，和
在第二基板和第三基板均包括焊盘电极的情况下，第二基板和第三基板通过所述焊盘电极之间的接合彼此电气连接，并且在第三基板包括贯通第三半导体基板的第二贯通配线的情况下，第二基板和第三基板通过第二贯通配线彼此电气连接。
(2)根据(1)所述的成像元件，其中
所述传感器像素包括光电转换元件、传输晶体管和浮动扩散部，所述传输晶体管电气连接到所述光电转换元件，并且所述浮动扩散部临时保持经由所述传输晶体管从所述光电转换元件输出的电荷，和
所述读出电路包括复位晶体管、放大晶体管和选择晶体管，所述复位晶体管将所述浮动扩散部的电位复位为预定电位，所述放大晶体管生成与所述浮动扩散部中保持的电荷的水平相对应的电压的信号作为像素信号，并且所述选择晶体管控制像素信号从所述放大晶体管的输出时序。
(3)根据(1)或(2)所述的成像元件，其中
第一基板具有在第一半导体基板的前面侧的一部分中设置所述光电转换元件、所述传输晶体管和所述浮动扩散部的构成，
第二基板具有在第二半导体基板的前面侧的一部分中设置所述读出电路的构成，并且以第二半导体基板的背面与第一半导体基板的前面侧相对的方式贴合到第一基板，和
第三基板具有在第三半导体基板的前面侧的一部分中设置所述逻辑电路的构成，并且以第三半导体基板的前面与第二半导体基板的前面侧相对的方式贴合到第二基板。
(4)根据(1)～(3)中任一项所述的成像元件，其中
第二基板和第三基板中的每一个均包括焊盘电极，和
第一贯通配线的横截面积小于所述焊盘电极之间的连接部分的横截面积。
(5)根据(1)～(3)中任一项所述的成像元件，其中
第三基板包括第一贯通配线，和
第一贯通配线的横截面积小于第二贯通配线的横截面积。
(6)根据(1)～(5)中任一项所述的成像元件，其中
所述逻辑电路在与源电极或漏电极接触的杂质扩散区域的前面中包含硅化物。
(7)根据(2)～(6)中任一项所述的成像元件，其中
第一基板包括针对每个传感器像素的光电转换元件、传输晶体管和浮动扩散部，并且还包括将各传感器像素分离的元件隔离部，和
第二基板包括针对每个传感器像素的读出电路。
(8)根据(2)～(6)中任一项所述的成像元件，其中
第一基板包括针对每个传感器像素的光电转换元件、传输晶体管和浮动扩散部，并且还包括将各传感器像素分离的元件隔离部，和
第二基板包括针对每多个传感器像素的读出电路。
(9)根据(2)～(6)中任一项所述的成像元件，其中
第一基板包括针对每个传感器像素的光电转换元件和传输晶体管以及由每多个传感器像素共享的浮动扩散部，并且还包括将针对每个传感器像素的光电转换元件和传输晶体管分离的元件隔离部，和
第二基板包括针对共享所述浮动扩散部的每多个传感器像素的读出电路。
(10)根据(7)～(9)中任一项所述的成像元件，其中
所述元件隔离部贯通第一半导体基板。
(11)根据(8)或(9)所述的成像元件，其中
所述层叠体针对每个传感器像素包括至少两个第一贯通配线，
第一贯通配线中的第一个电气连接到所述传输晶体管的栅极，和
第一贯通配线中的第二个电气连接到所述浮动扩散部。
(12)根据(11)所述的成像元件，其中
第二基板还包括连接配线，所述连接配线将电气连接到共享所述读出电路的各个所述浮动扩散部的各个第一贯通配线彼此电气连接。
(13)根据(12)所述的成像元件，其中
第一贯通配线的数量大于第一基板中包含的所述传感器像素的数量，和
所述焊盘电极之间的接合的数量或第二贯通配线的数量小于第一基板中包含的所述传感器像素的数量。
(14)根据(11)～(13)中的任一项所述的成像元件，其中
所述传输晶体管的栅极经由第一贯通配线以及所述焊盘电极或第二贯通配线与所述逻辑电路电气连接。
(15)根据(8)或(9)所述的成像元件，其中
第一基板还包括在所述层间绝缘膜内的在与第一基板平行的方向上延伸的栅极配线，和
所述传输晶体管的栅极经由所述栅极配线与所述逻辑电路电气连接。
(16)根据(1)～(15)中任一项所述的成像元件，其中
所述层间绝缘膜包括
第一绝缘层，其设置在第一半导体基板和第二半导体基板之间的间隙中，
第二绝缘层，其设置为覆盖第一贯通配线的侧面，和
第三绝缘层，其设置在第二半导体基板和第三半导体基板之间的间隙中，和
第二绝缘层包含相对介电常数比第一绝缘层和第三绝缘层的相对介电常数低的材料。
(17)根据(16)所述的成像元件，其中
第一绝缘层包括至少两个绝缘层的层叠体，和
作为该层叠体的最上层的绝缘层包含相对介电常数比所述层间绝缘膜的任何其他位置处的介电常数高的材料。
(18)根据(11)～(13)中任一项所述的成像元件，其中
第二基板包括针对每四个传感器像素的读出电路，和
多个第一贯通配线在第一基板的面内在第一方向上以带状方式并排配置。
(19)根据(18)所述的成像元件，其中
所述读出电路未与共享所述读出电路的四个传感器像素正对地配置，并且在与第一方向正交的第二方向上偏移地配置。
(20)根据(18)或(19)所述的成像元件，其中
各个所述传感器像素在第一方向和与第一方向正交的第二方向上以矩阵状配置，和
第二基板还包括
第一控制线，其电气连接到在第二方向上并排配置的各传感器像素的传输晶体管的栅极，
第二控制线，其电气连接到在第二方向上并排配置的各复位晶体管的栅极，
第三控制线，其电气连接到在第二方向上并排配置的各选择晶体管的栅极，和
输出线，其电气连接到在第一方向上并排配置的各读出电路的输出端子。
根据本公开实施方案的成像元件，各基板根据基板的集成度而彼此电气连接，这防止了芯片尺寸的增大和每像素的面积的减小的损害。结果，可以提供具有三层构造的成像元件，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。应当注意，本公开的效果不限于本说明书中记载的效果，并且可以是本说明书中记载的任何效果。
本申请要求于2017年12月27日提交的美国专利申请No.62/610806和于2018年9月28日提交的PCT专利申请No.PCT/JP2018/036417的优先权，其全部内容合并于此作为参照。
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。

Claims (20)

1.一种成像元件，包括：
第一基板，其包括在第一半导体基板中的传感器像素，所述传感器像素执行光电转换；
第二基板，其包括在第二半导体基板中的读出电路，所述读出电路基于从所述传感器像素输出的电荷而输出像素信号；和
第三基板，其包括在第三半导体基板中的逻辑电路，所述逻辑电路处理所述像素信号，
第一基板、第二基板和第三基板以此顺序层叠，
第一基板和第二基板的层叠体包括层间绝缘膜和设置在所述层间绝缘膜内的第一贯通配线，
第一基板和第二基板通过第一贯通配线彼此电气连接，和
在第二基板和第三基板均包括焊盘电极的情况下，第二基板和第三基板通过所述焊盘电极之间的接合彼此电气连接，并且在第三基板包括贯通第三半导体基板的第二贯通配线的情况下，第二基板和第三基板通过第二贯通配线彼此电气连接。
2.根据权利要求1所述的成像元件，其中
所述传感器像素包括光电转换元件、传输晶体管和浮动扩散部，所述传输晶体管电气连接到所述光电转换元件，并且所述浮动扩散部临时保持经由所述传输晶体管从所述光电转换元件输出的电荷，和
所述读出电路包括复位晶体管、放大晶体管和选择晶体管，所述复位晶体管将所述浮动扩散部的电位复位为预定电位，所述放大晶体管生成与所述浮动扩散部中保持的电荷的水平相对应的电压的信号作为像素信号，并且所述选择晶体管控制像素信号从所述放大晶体管的输出时序。
3.根据权利要求2所述的成像元件，其中
第一基板具有在第一半导体基板的前面侧的一部分中设置所述光电转换元件、所述传输晶体管和所述浮动扩散部的构成，
第二基板具有在第二半导体基板的前面侧的一部分中设置所述读出电路的构成，并且以第二半导体基板的背面与第一半导体基板的前面侧相对的方式贴合到第一基板，和
第三基板具有在第三半导体基板的前面侧的一部分中设置所述逻辑电路的构成，并且以第三半导体基板的前面与第二半导体基板的前面侧相对的方式贴合到第二基板。
4.根据权利要求3所述的成像元件，其中
第二基板和第三基板中的每一个均包括焊盘电极，和
第一贯通配线的横截面积小于所述焊盘电极之间的连接部分的横截面积。
5.根据权利要求3所述的成像元件，其中
第三基板包括第一贯通配线，和
第一贯通配线的横截面积小于第二贯通配线的横截面积。
6.根据权利要求1所述的成像元件，其中
所述逻辑电路在与源电极或漏电极接触的杂质扩散区域的前面中包含硅化物。
7.根据权利要求2所述的成像元件，其中
第一基板包括针对每个传感器像素的光电转换元件、传输晶体管和浮动扩散部，并且还包括将各传感器像素分离的元件隔离部，和
第二基板包括针对每个传感器像素的读出电路。
8.根据权利要求2所述的成像元件，其中
第一基板包括针对每个传感器像素的光电转换元件、传输晶体管和浮动扩散部，并且还包括将各传感器像素分离的元件隔离部，和
第二基板包括针对每多个传感器像素的读出电路。
9.根据权利要求2所述的成像元件，其中
第一基板包括针对每个传感器像素的光电转换元件和传输晶体管以及由每多个传感器像素共享的浮动扩散部，并且还包括将针对每个传感器像素的光电转换元件和传输晶体管分离的元件隔离部，和
第二基板包括针对共享所述浮动扩散部的每多个传感器像素的读出电路。
10.根据权利要求8所述的成像元件，其中
所述元件隔离部贯通第一半导体基板。
11.根据权利要求8所述的成像元件，其中
所述层叠体针对每个传感器像素包括至少两个第一贯通配线，
第一贯通配线中的第一个电气连接到所述传输晶体管的栅极，和
第一贯通配线中的第二个电气连接到所述浮动扩散部。
12.根据权利要求11所述的成像元件，其中
第二基板还包括连接配线，所述连接配线将电气连接到共享所述读出电路的各个所述浮动扩散部的各个第一贯通配线彼此电气连接。
13.根据权利要求12所述的成像元件，其中
第一贯通配线的数量大于第一基板中包含的所述传感器像素的数量，和
所述焊盘电极之间的接合的数量或第二贯通配线的数量小于第一基板中包含的所述传感器像素的数量。
14.根据权利要求11所述的成像元件，其中
所述传输晶体管的栅极经由第一贯通配线以及所述焊盘电极或第二贯通配线与所述逻辑电路电气连接。
15.根据权利要求8所述的成像元件，其中
第一基板还包括在所述层间绝缘膜内的在与第一基板平行的方向上延伸的栅极配线，和
所述传输晶体管的栅极经由所述栅极配线与所述逻辑电路电气连接。
16.根据权利要求1所述的成像元件，其中
所述层间绝缘膜包括
第一绝缘层，其设置在第一半导体基板和第二半导体基板之间的间隙中，
第二绝缘层，其设置为覆盖第一贯通配线的侧面，和
第三绝缘层，其设置在第二半导体基板和第三半导体基板之间的间隙中，和
第二绝缘层包含相对介电常数比第一绝缘层和第三绝缘层的相对介电常数低的材料。
17.根据权利要求16所述的成像元件，其中
第一绝缘层包括至少两个绝缘层的层叠体，和
作为该层叠体的最上层的绝缘层包含相对介电常数比所述层间绝缘膜的任何其他位置处的介电常数高的材料。
18.根据权利要求11所述的成像元件，其中
第二基板包括针对每四个传感器像素的读出电路，和
多个第一贯通配线在第一基板的面内在第一方向上以带状方式并排配置。
19.根据权利要求18所述的成像元件，其中
所述读出电路未与共享所述读出电路的四个传感器像素正对地配置，并且在与第一方向正交的第二方向上偏移地配置。
20.根据权利要求18所述的成像元件，其中
各个所述传感器像素在第一方向和与第一方向正交的第二方向上以矩阵状配置，和
第二基板还包括
第一控制线，其电气连接到在第二方向上并排配置的各传感器像素的传输晶体管的栅极，
第二控制线，其电气连接到在第二方向上并排配置的各复位晶体管的栅极，
第三控制线，其电气连接到在第二方向上并排配置的各选择晶体管的栅极，和
输出线，其电气连接到在第一方向上并排配置的各读出电路的输出端子。
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