CN116210076A - 成像装置、成像装置的制造方法和电子设备 - Google Patents

成像装置、成像装置的制造方法和电子设备 Download PDF

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吉田慎一
西尾贤哉
藤井宣年
斋藤卓
冈本正喜
鎌谷良介
山本雄一
厳樫一孝
宫波勇树
吉冈浩孝
堀越浩
黒鸟托也
古瀬骏介
本多孝好
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Abstract

本公开提供了一种成像装置(1)，包括：第一半导体基板(100)，其设置有光电转换元件；第二半导体基板(200)，其隔着层间绝缘膜(123)层叠在所述第一半导体基板上，并且设置有将在所述光电转换元件中生成的电荷作为像素信号读出的像素电路；和通孔(600)，其贯通所述层间绝缘膜并且电气连接所述第一半导体基板的与所述第二半导体基板相面对的第一面和与所述第二半导体基板的与所述第一面相面对的第二面的至少一部分。

Description

成像装置、成像装置的制造方法和电子设备
技术领域
本公开涉及一种成像装置、成像装置的制造方法和电子设备。
背景技术
以往，具有二维结构的成像装置的每个像素的面积的微细化是通过制程微缩(process shrink)的引入和安装密度的提高来实现的。近年来，为了实现成像装置的进一步小型化以及像素的高密度化，开发了三维结构的成像装置。在具有三维结构的成像装置中，例如，具有多个传感器像素的半导体基板和具有对由各传感器像素得到的信号进行处理的信号处理电路的半导体基板彼此层叠。
引用文献列表
专利文献
专利文献1：WO 2019/131965 A
发明内容
发明要解决的技术问题
然而，在具有三维结构的成像装置中，成像装置的小型化和微细化存在局限。因此，本公开提出了能够进一步小型化和微细化的成像装置、成像装置的制造方法及电子设备。
技术问题的解决方案
根据本公开，提供了一种成像装置，其包括：第一半导体基板，其设置有光电转换元件；第二半导体基板，其隔着层间绝缘膜层叠在所述第一半导体基板上并且设置有将在所述光电转换元件中生成的电荷作为像素信号读出的像素电路；和通孔，其贯通所述层间绝缘膜并且电气连接所述第一半导体基板的与所述第二半导体基板相面对的第一面和所述第二半导体基板的与所述第一面相面对的第二面的至少一部分。
此外，根据本公开，提供了一种成像装置的制造方法，其包括：在设置有光电转换元件的第一半导体基板上层叠层间绝缘膜；在所述层间绝缘膜中形成贯通孔；在所述贯通孔中埋入多晶硅；去除埋入的所述多晶硅中从所述贯通孔突出的部分；以及在所述层间绝缘膜上附接第二半导体基板，所述第二半导体基板设置有将在所述光电转换元件中生成的电荷作为像素信号读出的像素电路。
此外，根据本公开，提供了一种配备有成像装置的电子设备，所述成像装置包括：第一半导体基板，其设置有光电转换元件；第二半导体基板，其隔着层间绝缘膜层叠在所述第一半导体基板上并且设置有将在所述光电转换元件中生成的电荷作为像素信号读出的像素电路；和通孔，其贯通所述层间绝缘膜并且电气连接所述第一半导体基板的与所述第二半导体基板相面对的第一面和所述第二半导体基板的与所述第一面相面对的第二面的至少一部分。
附图说明
图1是示出成像装置1的功能性构造的示例的框图。
图2是示出图1所示的成像装置1的示意性构造的示意性俯视图。
图3是示出沿图2所示的III-III’线的横截面构造的示意图。
图4是图1所示的像素共用单元539的等效电路图。
图5是示出根据比较例的成像装置1的详细构造的示例的示意性剖视图。
图6是示出图5所示的第一半导体基板100的主要部分的平面构造的示例的示意图。
图7是示出图5所示的第二半导体基板200的主要部分的平面构造的示例的示意图。
图8是示出根据比较例的成像装置1的主要部分的横截面构造的示意图。
图9是示出根据本公开的第一实施方案的成像装置1的主要部分的示例的横截面构造的示意图(之1)。
图10是示出根据本公开的第一实施方案的成像装置1的主要部分的示例的横截面构造的示意图(之2)。
图11是示出根据本公开的第一实施方案的成像装置1的主要部分的示例的平面构造的示意图(之1)。
图12是示出根据本公开的第一实施方案的成像装置1的主要部分的示例的平面构造的示意图(之2)。
图13是示出根据本公开的第一实施方案的成像装置1的主要部分的示例的平面构造的示意图(之3)。
图14A是示出根据本公开的第一实施方案的成像装置1的制造方法的示意图(之1)。
图14B是示出根据本公开的第一实施方案的成像装置1的制造方法的示意图(之2)。
图14C是示出根据本公开的第一实施方案的成像装置1的制造方法的示意图(之3)。
图14D是示出根据本公开的第一实施方案的成像装置1的制造方法的示意图(之4)。
图14E是示出根据本公开的第一实施方案的成像装置1的制造方法的示意图(之5)。
图14F是示出根据本公开的第一实施方案的成像装置1的制造方法的示意图(之6)。
图14G是示出根据本公开的第一实施方案的成像装置1的制造方法的示意图(之7)。
图15是示出根据本公开的第一实施方案的变形例1的成像装置1的主要部分的示例的横截面构造的示意图。
图16是示出根据本公开的第一实施方案的变形例1的成像装置1的主要部分的示例的平面构造的示意图。
图17是用于说明根据本公开的第一实施方案的变形例1的制造方法的示意图。
图18是示出根据本公开的第一实施方案的变形例2的成像装置1的主要部分的示例的横截面构造的示意图。
图19是示出根据本公开的第二实施方案的成像装置1的主要部分的横截面构造的示意图。
图20A是示出根据本公开的第二实施方案的成像装置1的制造方法的示意图(之1)。
图20B是示出根据本公开的第二实施方案的成像装置1的制造方法的示意图(之2)。
图20C是示出根据本公开的第二实施方案的成像装置1的制造方法的示意图(之3)。
图20D是示出根据本公开的第二实施方案的成像装置1的制造方法的示意图(之4)。
图20E是示出根据本公开的第二实施方案的成像装置1的制造方法的示意图(之5)。
图20F是示出根据本公开的第二实施方案的成像装置1的制造方法的示意图(之6)。
图20G是示出根据本公开的第二实施方案的成像装置1的制造方法的示意图(之7)。
图20H是示出根据本公开的第二实施方案的成像装置1的制造方法的示意图(之8)。
图21是示出根据本公开的第二实施方案的变形例的成像装置1的主要部分的示例的横截面构造的示意图。
图22是示出根据本公开的第三实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
图23A是用于说明根据本公开的第三实施方案的成像装置1的制造方法的示意图(之1)。
图23B是用于说明根据本公开的第三实施方案的成像装置1的制造方法的示意图(之2)。
图23C是用于说明根据本公开的第三实施方案的成像装置1的制造方法的示意图(之3)。
图24是用于说明根据比较例的成像装置1的制造工序的示意图(之1)。
图25是用于说明根据比较例的成像装置1的制造工序的示意图(之2)。
图26是用于说明根据比较例的成像装置1的制造工序的示意图(之3)。
图27是示出根据本公开的第四实施方案的成像装置1的主要部分的示例的构造的示意图。
图28是用于说明根据本公开的第四实施方案的成像装置1的制造方法的示意图(之1)。
图29是用于说明根据本公开的第四实施方案的成像装置1的制造方法的示意图(之2)。
图30A是示出根据本公开的第四实施方案的变形例1的成像装置1的主要部分的示例的横截面构造的示意图。
图30B是示出根据本公开的第四实施方案的变形例2的成像装置1的主要部分的示例的横截面构造的示意图。
图30C是示出根据本公开的第四实施方案的变形例3的成像装置1的主要部分的示例的横截面构造的示意图。
图31是用于说明本公开的第五实施方案的背景的示意图(之1)。
图32是用于说明本公开的第五实施方案的背景的示意图(之2)。
图33是示出根据本公开的第五实施方案的成像装置1的主要部分的示例的平面构造的示意图。
图34A是用于说明根据本公开的第五实施方案的成像装置1的制造方法的示意图(之1)。
图34B是用于说明根据本公开的第五实施方案的成像装置1的制造方法的示意图(之2)。
图34C是用于说明根据本公开的第五实施方案的成像装置1的制造方法的示意图(之3)。
图34D是用于说明根据本公开的第五实施方案的成像装置1的制造方法的示意图(之4)。
图35是示出根据本公开的第五实施方案的变形例的成像装置1的主要部分的示例的平面构造的示意图。
图36是示出根据本公开的第六实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
图37A是用于说明根据本公开的第六实施方案的成像装置1的制造方法的示意图(之1)。
图37B是用于说明根据本公开的第六实施方案的成像装置1的制造方法的示意图(之2)。
图37C是用于说明根据本公开的第六实施方案的成像装置1的制造方法的示意图(之3)。
图38是示出根据本公开的第七实施方案的成像装置1的主要部分的示例的横截面构造的示例的示意图(之1)。
图39是示出根据本公开的第七实施方案的成像装置1的主要部分的示例的横截面构造的示例的示意图(之2)。
图40是示出根据本公开的第七实施方案的成像装置1的制造方法的示意图。
图41是用于说明本公开的第八实施方案的背景的示意图。
图42是示出根据本公开的第八实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
图43是用于说明根据本公开的第八实施方案的成像装置1的制造方法的示意图(之1)。
图44是用于说明根据本公开的第八实施方案的成像装置1的制造方法的示意图(之2)。
图45是示出根据本公开的第八实施方案的成像装置1的主要部分的示例的平面构造的示意图。
图46是用于说明本公开的第九实施方案的背景的示意图(之1)。
图47是用于说明本公开的第九实施方案的背景的示意图(之2)。
图48是示出根据本公开的第九实施方案的成像装置1的主要部分的示例的横截面构造的示意图(之1)。
图49是示出根据本公开的第九实施方案的成像装置1的主要部分的示例的横截面构造的示意图(之2)。
图50是示出根据本公开的第九实施方案的成像装置1的主要部分的示例的平面构造的示意图。
图51是用于说明根据本公开的第九实施方案的成像装置1的制造方法的示意图(之1)。
图52是用于说明根据本公开的第九实施方案的成像装置1的制造方法的示意图(之2)。
图53是用于说明本公开的第十实施方案的示意图。
图54是示出根据本公开的第十实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
图55是用于说明根据本公开的第十实施方案的成像装置1的制造方法的示意图(之1)。
图56是用于说明根据本公开的第十实施方案的成像装置1的制造方法的示意图(之2)。
图57是用于说明本公开的第十一实施方案的示意图(之1)。
图58是用于说明本公开的第十一实施方案的示意图(之2)。
图59是示出根据本公开的第十二实施方案的成像装置1的主要部分的示例的横截面构造的示意图(之1)。
图60是示出根据本公开的第十二实施方案的成像装置1的主要部分的示例的横截面构造的示意图(之2)。
图61是示出根据本公开的第十二实施方案的成像装置1的主要部分的示例的横截面构造的示意图(之3)。
图62是用于说明根据本公开的第十二实施方案的成像装置1的制造方法的示意图。
图63是示出根据本公开的第十三实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
图64是用于说明根据本公开的第十三实施方案的成像装置1的制造方法的示意图(之1)。
图65是用于说明根据本公开的第十三实施方案的成像装置1的制造方法的示意图(之2)。
图66是示出根据本公开的第十四实施方案的第一半导体基板100的主要部分的示例的构造的示意图(之1)。
图67是示出根据本公开的第十四实施方案的第一半导体基板100的主要部分的示例的构造的示意图(之2)。
图68是示出根据本公开的第十四实施方案的成像装置1的主要部分的示例的构造的示意图。
图69是图68的区域A的放大图(之1)。
图70是图68的区域A的放大图(之2)。
图71是图68的区域A的放大图(之3)。
图72是用于说明根据本公开的第十四实施方案的成像装置1的制造方法的示意图。
图73是用于说明本公开的第十四实施方案的变形例的成像装置1的制造方法的示意图。
图74是用于说明本公开的第十五实施方案的示意图。
图75是示出根据本公开的第十五实施方案的成像装置1的主要部分的示例的构造的示意图。
图76是示出包括根据本公开的实施方案的成像装置1的成像系统7的示意性构造的示例的图。
图77是图76所示的成像系统7中的成像操作的流程图的示例。
具体实施方式
以下，参照附图对本公开的实施方案进行详细说明。另外，在以下的各实施方案中，相同的部分用相同的附图标记表示，并且省略重复的说明。
另外，在本说明书及附图中，通过在相同的附图标记之后附加不同的数字来区别具有实质上相同或类似的功能性构造的多个构成要素。然而，在不需要特别区分具有实质上相同或类似的功能性构造的多个构成要素的每个的情况下，仅标注相同的附图标记。另外，不同的实施方案的类似的构成要素可以通过在相同的附图标记之后附加不同的字母来区别。然而，如果不需要特别区分类似的构成要素中每个，仅标注相同的附图标记。
另外，在以下的说明中参照的附图是用于促进本公开的实施方案的说明及其理解的附图，为了清楚起见，附图中所示的形状、尺寸、比率等可能与实际的不同。此外，考虑到以下说明和已知技术，可以在设计上适当地改变附图中示出的成像装置和成像装置中包括的构成要素等。此外，在以下的说明中，只要没有特别的说明，成像装置的层叠结构的垂直方向对应于在成像装置被布置为使得入射到成像装置上的光是从下向上定向的情况下的相对方向。
以下说明中对具体形状的说明不只是指几何定义的形状。详细地，以下说明中的具体形状的说明还包括成像装置、其制造工序以及在其使用、操作中存在可容许的差异(误差或应变)的情况或与该形状类似的形状。例如，在以下说明中，“大致圆形形状”的表达是指不限定于正圆的形状，但包括诸如椭圆形等类似于正圆的形状。
另外，在以下电路(电气连接)的说明中，除非另有说明，“电气连接”是指多个元件连接在一起，从而使电(信号)传导。另外，以下说明中的“电气连接”不仅包括直接电气连接多个元件的情况，还包括经由其他元件间接电气连接多个元件的情况。
在本说明书中，“栅极(gate)”表示场效应晶体管的栅极电极。另外，“漏极(drain)”表示场效应晶体管的漏极区域，“源极(source)”表示场效应晶体管的源极区域。另外，“第一导电类型”表示“p型”或“n型”中的任一方，“第二导电类型”表示“p型”或“n型”中的不同于“第一导电类型”的另一方。
另外，在以下的说明中，“共用地设置”是指设置其他元件以被多个“一个元件”共用，换言之，除非另有说明，所述其他元件被预定数量的“一个元件”中的各者共用。
下面，将参照附图详细说明用于实施本公开的各方式。另外，将按照以下顺序进行说明。
1.发明人创造本公开的实施方案的背景
1.1成像装置1的功能性构造
1.2成像装置1的示意性构造
1.3根据比较例的成像装置1的详细构造
1.4背景
2.第一实施方案
2.1 构造
2.2 制造方法
2.3变形例
3.第二实施方案
3.1 背景
3.2 构造
3.3 制造方法
3.4 变形例
4.第三实施方案
4.1 构造
4.2 制造方法
5.第四实施方案
5.1 背景
5.2 实施方案
5.3 变形例
6.第五实施方案
6.1 背景
6.2 实施方案
6.3 制造方法
6.4 变形例
7.第六实施方案
7.1 背景
7.2 实施方案
7.3 制造方法
8.第七实施方案
8.1 背景
8.2 实施方案
8.3 制造方法
9.第八实施方案
9.1 背景
9.2 实施方案
10.第九实施方案
10.1 背景
10.2 实施方案
10.3 制造方法
11.第十实施方案
11.1 背景
11.2 实施方案
11.3 制造方法
12.第十一实施方案
13.第十二实施方案
13.1 背景
13.2 实施方案
14.第十三实施方案
14.1 背景
14.2 实施方案
14.3 制造方法
15.第十四实施方案
15.1 背景
15.2 实施方案
15.3 制造方法
15.4 变形例
16.第十五实施方案
16.1 背景
16.2 实施方案
17.总结
18.适用例
19.补充
<<1.发明人创造本公开的实施方案的背景>>
<1.1成像装置1的功能性构造>
首先，在说明本公开的实施方案的细节前，对本发明人创作本公开的实施方案之前的背景进行说明。首先，将参照图1说明根据本公开的实施方案适用的成像装置1的功能性构造的示例。图1是示出成像装置1的功能性构造的示例的框图。。
如图1所示，成像装置1包括例如输入单元510A、行驱动单元520、时序控制单元530、像素阵列单元540、列信号处理单元550、图像信号处理单元560和输出单元510B。以下，将对成像装置1的每个功能单元进行说明。
(像素阵列单元540)
在像素阵列单元540中，像素541以阵列状重复布置。详细地，包括多个像素的像素共用单元539为重复单位，其以阵列状重复布置在行方向和列方向中。注意，在本说明书中，为了方便，行方向可以被称为H方向，与行方向正交的列方向可以被称为V方向。例如，在图1所示的示例中，一个像素共用单元539包括四个像素(像素541A、541B、541C和541D)。像素541A、541B、541C和541D中的每个包括光电二极管(光电转换元件)PD(稍后将说明的图5等所示)。像素共用单元539是共用一个像素电路(下文将要说明的图4中的像素电路210)的单位。换言之，在成像装置1中，每四个像素(像素541A、541B、541C和541D)具有一个像素电路(稍后将说明的像素电路210)。例如，通过按时分方式操作像素电路，可以顺次读出像素541A、541B、541C和541D各自的像素信号。例如，像素541A、541B、541C和541D被布置为两行×两列。在像素阵列单元540中，与像素541A、541B、541C和541D一起设置有多个行驱动信号线542以及多个垂直信号线(列读出线)543。行驱动信号线542驱动在像素阵列单元540中沿着行方向并排布置的多个像素共用单元539中的各者中包括的像素541，即，驱动像素共用单元539中沿着行方向并排布置的每个像素541。尽管稍后将参照图4说明细节，像素共用单元539设置有多个晶体管。为了驱动多个晶体管中的每个，多个行驱动信号线542电气连接到一个像素共用单元539。此外，像素共用单元539电气连接到垂直信号线(列读出线)543。通过垂直信号线(列读出线)543，可以从包括在像素共用单元539中的像素541A、541B、541C和541D的各者读出像素信号。
(行驱动单元520)
行驱动单元520例如可以包括：确定像素驱动目标行的位置的行地址控制单元，换言之，行解码器单元；和生成用于驱动像素541A、541B、541C和541D的信号的行驱动电路单元。
(列信号处理单元550)
列信号处理单元550例如包括与垂直信号线543电气连接并且与像素541A、541B、541C和541D(像素共用单元539)形成源极跟随电路的负载电路单元。此外，列信号处理单元550可以包括放大经由垂直信号线543从像素共用单元539读出的信号的放大电路单元。另外，列信号处理单元550可以包括噪声处理单元。例如，噪声处理单元能够在作为光电转换的结果而从像素共用单元539读出的信号中去除系统的噪声电平。
另外，例如，列信号处理单元550包括模拟数字转换器(ADC)。模拟数字转换器可以将从像素共用单元539读出的信号或噪声处理后的模拟信号转换为数字信号。例如，ADC包括比较器单元和计数器单元。在比较器单元中，将待转换的模拟信号与待比较的参考信号进行比较。在计数器单元中，测量直到比较器单元中的比较结果反转为止的时间。此外，列信号处理单元550可以包括执行控制以扫描读取列的水平扫描电路单元。
(时序控制单元530)
时序控制单元530可以基于输入到设备的基准时钟信号或时序控制信号，向行驱动单元520和列信号处理单元550提供用于控制时序的信号。
(图像信号处理单元560)
图像信号处理单元560是对光电转换的结果得到的数据，换言之，对成像装置1的成像操作的结果得到的数据执行各种信号处理的电路。图像信号处理单元560例如包括图像信号处理电路单元和数据保持单元。图像信号处理单元560可以包括处理器单元。例如，作为在图像信号处理单元560中执行的信号处理的示例，可以列举这样的色调曲线校正处理：其中，如果经过模数(AD)转换的图像数据是通过拍摄暗对象成像而得到的数据，则提供大量灰度；如果图像数据是通过拍摄亮对象得到的数据，则可以降低灰度。在这种情况下，优选地，预先将色调曲线的特性数据存储在图像信号处理单元560的数据保持单元中，并且基于色调曲线的特性数据校正图像数据的灰度。
(输入单元510A)
例如，输入单元510A是用于将基准时钟信号、时序控制信号、特性数据等从设备外部输入到成像装置1的功能单元。时序控制信号例如是垂直同步信号、水平同步信号等。特性数据例如是存储在图像信号处理单元560的数据保持单元中的数据。输入单元510A可以包括例如输入端子511、输入电路单元512、输入振幅改变单元513、输入数据转换电路单元514和电源供应单元(未示出)。
详细地，输入端子511是用于输入数据的外部端子。输入电路单元512是用于将输入到输入端子511的信号取入到成像装置1内的电路。输入振幅改变单元513可以将由输入电路单元512取入的信号的振幅改变为在成像装置1内容易使用的振幅。输入数据转换电路单元514可以改变输入数据的数据串的排列。输入数据转换电路单元514例如包括串并转换电路。串并转换电路可以将作为输入数据接收的串行信号转换为并行信号。另外，在输入单元510A中，可以省略输入振幅改变单元513和输入数据转换电路单元514。通过使用从外部向成像装置1供给的电源，电源供应单元能够供给设定为成像装置1内所需的各种电压的电源。此外，在成像装置1与外部存储设备电气连接的情况下，输入单元510A可以设置有接收来自外部存储设备的数据的存储接口电路。外部存储设备的示例包括闪存、静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等。
(输出单元510B)
输出单元510B将图像数据输出到设备的外部。图像数据例如是由成像装置1拍摄的图像数据以及由图像信号处理单元560进行了信号处理的图像数据等。输出单元510B可以包括，例如，输出数据转换电路单元515、输出振幅改变单元516、输出电路单元517和输出端子518。
详细地，输出数据转换电路单元515例如包括并串转换电路，并且输出数据转换电路单元515可以将在成像装置1内部使用的并行信号转换为串行信号。输出振幅改变单元516可以改变在成像装置1内使用的信号的振幅。通过改变振幅，振幅改变后的信号能够容易地在与成像装置1的外部连接的外部设备中使用。输出电路单元517是从成像装置1内向设备外输出数据的电路，并且输出电路单元517可以驱动成像装置1外部的与输出端子518电气连接的配线。此外，输出端子518可以从成像装置1向设备外输出数据。在输出单元510B中，可以省略输出数据转换电路单元515和输出幅度改变单元516。此外，在成像装置1与外部的存储设备电气连接的情况下，输出单元510B可以设置有向外部存储设备输出数据的存储接口电路。外部存储设备的示例包括闪存、SRAM和DRAM。
<1.2成像装置1的示意性构造>
接着，参照图2至图4，对成像装置1的示意性构造的示例进行说明。图2是示出图1所示的成像装置1的示意性构造的示意性俯视图，并且是示意性示出包括三个半导体基板(第一半导体基板100、第二半导体基板200、第三半导体基板300)的成像装置1的第一半导体基板100、第二半导体基板200和第三半导体基板300的各者的平面构造的图。另外，图3是示出沿图2所示的III-III’线截取的横截面构造的示意图。此外，图4是示出像素共用单元539的构造的示例的等效电路图。
详细地，假设成像装置1是图2所示的具有通过接合三个半导体基板(第一半导体基板100、第二半导体基板200、第三半导体基板300)形成的三维结构的成像装置，并且例如是其中光从具有光电二极管的第一半导体基板100的背面(第二面)(光入射面)侧入射的背面照射型成像装置。第一半导体基板100包括半导体层100S和配线层100T。第二半导体基板200包括半导体层200S和配线层200T。第三半导体基板300包括半导体层300S和配线层300T。在此，为了方便，将第一半导体基板100、第二半导体基板200及第三半导体基板300的每个半导体基板中包括的配线和其周围的层间绝缘膜一并称为设置在各个半导体基板(第一半导体基板100、第二半导体基板200及第三半导体基板300)上的配线层(100T、200T、300T)。如图3所示，第一半导体基板100、第二半导体基板200以及第三半导体基板300顺次层叠，并且半导体层100S、配线层100T、半导体层200S、配线层200T、配线层300T以及半导体层300S沿着层叠方向顺次布置。后面将说明第一半导体基板100、第二半导体基板200和第三半导体基板300的具体构造。注意，图3所示的箭头表示光L向成像装置1的入射方向。在本说明书中，为了方便，在下面的剖视图中，成像装置1的光入射侧可以被称为“下”、“下侧”和“下方”，并且与光入射侧相反的侧可以被称为“上”、“上侧”和“上方”。另外，在本说明书中，为了方便，在包括半导体层和配线层的半导体基板中，配线层的一侧可以被称为前面(第一面)，并且半导体层的一侧可以被称为背面(第二面)。此外，说明书的说明不限于上述术语。
像素阵列单元540和包括在像素阵列单元540中的像素共用单元539是通过使用第一半导体基板100和第二半导体基板200而构成的。详细地，第一半导体基板100设置有包括在像素共用单元539中的多个像素541A、541B、541C和541D。这些像素541中的每个包括光电二极管(稍后将说明的光电二极管PD(光电转换元件))和传输晶体管(稍后将说明的传输晶体管TR)。此外，第二半导体基板200设置有包括在像素共用单元539中的像素电路(稍后将说明的像素电路210)。像素电路可以经由传输晶体管或复位光电二极管将在像素541A、541B、541C和541D中的每个的光电二极管中生成的电荷作为像素信号读出。除了这样的像素电路之外，第二半导体基板200包括沿行方向延伸的多个行驱动信号线542以及沿列方向延伸的多个垂直信号线543。另外，第二半导体基板200包括沿行方向延伸的电源线544。
第三半导体基板300例如包括输入单元510A、行驱动单元520、时序控制单元530、列信号处理单元550、图像信号处理单元560和输出单元510B。行驱动单元520例如设置于在第一半导体基板100、第二半导体基板200及第三半导体基板300的层叠方向(以下，简称为层叠方向)上与像素阵列单元540部分重叠的区域内。更详细地，行驱动单元520设置于在层叠方向上与像素阵列单元540的H方向的端部附近重叠的区域(参照图2)。列信号处理单元550例如设置于在层叠方向上与像素阵列单元540部分重叠的区域。更详细地，列信号处理单元550设置于在层叠方向上与像素阵列单元540的V方向的端部附近重叠的区域(参照图2)。注意，虽然未示出，但输入单元510A和输出单元510B可以布置在第三半导体基板300以外的部分，例如，可以配置在第二半导体基板200上。或者，输入单元510A和输出单元510B可以设置在第一半导体基板100的背面(光入射面)侧。此外，设置在第二半导体基板200上的像素电路还可以被称为像素晶体管电路、像素晶体管组、像素晶体管、像素读出电路或读出电路作为其他称呼。在本说明书中，使用术语“像素电路”。
此外，第一半导体基板100和第二半导体基板200例如通过贯通电极(throughelectrode)(稍后将说明的图5的贯通电极120E和121E)电气连接。另外，如图3所示，第二半导体基板200和第三半导体基板300例如经由接触单元201、202、301和302电气连接。更详细地，接触单元201和202设置在第二半导体基板200上，接触单元301和302设置在第三半导体基板300上。第二半导体基板200的接触单元201与第三半导体基板300的接触单元301接触，并且第二半导体基板200的接触单元202与第三半导体基板300的接触单元302接触。第二半导体基板200包括设置有多个接触单元201的接触区域201R和设置有多个接触单元202的接触区域202R。第三半导体基板300包括设置有多个接触单元301的接触区域301R和设置有多个接触单元302的接触区域302R。接触区域201R和301R在层叠方向上设置在像素阵列单元540和行驱动单元520之间(参照图3)。换言之，接触区域201R和301R例如设置在行驱动单元520(第三半导体基板300)与像素阵列单元540(第二半导体基板200)在层叠方向上重叠的区域或其附近区域。另外，接触区域201R和301R例如配置在这样的区域中的在H方向上的端部处(参照图2)。在第三半导体基板300中，例如，接触区域301R设置在与行驱动单元520的一部分，详细地，行驱动单元520的H方向的端部重叠的位置处(参照图2和图3)。然后，接触单元201和301例如连接设置在第三半导体基板300上的行驱动单元520和设置在第二半导体基板200上的行驱动信号线542。接触单元201和301例如可以将设置在第三半导体基板300上的输入单元510A连接至电源线544及基准电位线(稍后将说明的基准电位线VSS)。接触区域202R和302R在层叠方向上设置在像素阵列单元540和列信号处理单元550之间(参照图3)。换言之，接触区域202R和302R例如设置在列信号处理单元550(第三半导体基板300)与像素阵列单元540(第二半导体基板200)在层叠方向上重叠的区域或其附近区域。接触区域202R和302R例如配置在这样的区域中的V方向的端部处(参照图2)。在第三半导体基板300中，例如，接触区域301R设置在与列信号处理单元550的部分，详细地，列信号处理单元550的V方向的端部重叠的位置处(参照图2和图3)。接触单元202和302确保电气连接，以将从包括在像素阵列单元540中的多个像素共用单元539中的每个输出的像素信号(与光电二极管中的光电转换的结果生成的电荷的量对应的信号)传输到设置在第三半导体基板300中的列信号处理单元550。
如图3所示，第一半导体基板100、第二半导体基板200以及第三半导体基板300经由配线层100T、200T和300T电气连接。例如，成像装置1包括电气连接第二半导体基板200和第三半导体基板300的电气连接单元。具体地，接触单元201、202、301和302通过由导电性材料制成的电极形成。导电性材料由诸如铜(Cu)、铝(Al)或金(Au)等金属材料形成。接触区域201R、202R、301R和302R通过直接接合例如形成为电极的配线而将第二半导体基板200和第三半导体基板300电气连接，并且使信号能够在第二半导体基板200和第三半导体基板300之间输入和/或输出。
电气连接第二半导体基板200和第三半导体基板300的电气连接单元可以设置在期望的位置处。例如，参照图2所述，接触区域201R、202R、301R和302R可以设置在层叠方向上与像素阵列单元540重叠的区域中。此外，电气连接单元可以设置在层叠方向上与像素阵列单元540不重叠的区域。具体地，电气连接单元可以设置在层叠方向上与布置在像素阵列单元540外的周边部重叠的区域。
另外，返回参照图3并继续说明，第一半导体基板100及第二半导体基板200例如设置有连接孔部H1和H2。如图3所示，连接孔部H1和H2贯通第一半导体基板100及第二半导体基板200。然后，连接孔部H1和H2设置在像素阵列单元540(或与像素阵列单元540重叠的部分)的外侧(参照图2)。例如，连接孔部H1在H方向上布置在像素阵列单元540外侧，并且连接孔部H2在V方向上布置在像素阵列单元540外侧。例如，连接孔部H1到达设置在第三半导体基板300中的输入单元510A，并且连接孔部H2到达设置在第三半导体基板300上的输出单元510B。连接孔部H1和H2可以是中空的，或部分或整体上含有导电材料。例如，导电材料可以形成在连接孔部H1和H2的侧壁上。在成像装置1中，例如接合配线可以连接到形成为输入单元510A和/或输出单元510B的电极。或者，形成为输入单元510A和/或输出单元510B的电极可以连接到设置在连接孔部H1和H2中的导电材料。
注意，在图3所示的示例中，输入单元510A和输出单元510B设置在第三半导体基板300上，但在稍后将说明的本公开的实施方案中并不限定于此。例如，通过经由配线层200T和300T将第三半导体基板300的信号传输到第二半导体基板200，输入单元510A和/或输出单元510B可以设置在第二半导体基板200上。类似地，通过经由配线层100T和200T将第二半导体基板200的信号传输到第一半导体基板100，输入单元510A和/或输出单元510B可以设置在第一半导体基板100上。
如图4所示，像素共用单元539包括多个像素541(图4示出的包括像素541A、541B、541C和541D的四个像素541)、与多个像素541连接的一个像素电路210以及与像素电路210连接的垂直信号线543。像素电路210包括例如四个晶体管，具体地，放大晶体管AMP、选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FD。如上所述，像素共用单元539通过以时分方式操作一个像素电路210可以将包括在像素共用单元539中的四个像素541(像素541A、541B、541C和541D)的像素信号顺次输出到垂直信号线543。在本说明书中，将一个像素电路210与多个像素541连接，并且多个像素541的像素信号通过一个像素电路210以时分方式输出的形式称为“多个像素541共用一个像素电路210”。
像素541A、541B、541C和541D具有共用的构成要素。因此，以下说明中，为了彼此区分像素541A、541B、541C和541D的构成要素，在像素541A的构成要素的附图标记的末尾设置识别编号1，在像素541B的构成要素的附图标记的末尾设置识别编号2，在像素541C的构成要素的附图标记的末尾设置识别编号3，并且在像素541D的构成要素的附图标记的末尾设置识别编号4(例如，光电二极管PD被称为PD1、PD2、PD3和PD4)。注意，在本说明书中，在像素541A、541B、541C和541D的构成要素不需要彼此区别的情况下，省略像素541A、541B、541C和541D的构成要素的附图标记的末尾的识别编号。
像素541A、541B、541C和541D例如包括光电二极管PD、与光电二极管PD电气连接的传输晶体管TR、与传输晶体管TR电气连接的浮动扩散部FD。在光电二极管PD(PD1、PD2、PD3和PD4)中，阴极与传输晶体管TR的源极电气连接，阳极与基准电位线(例如接地)电气连接。光电二极管PD对入射光进行光电转换，并且生成与其受光量对应的电荷。传输晶体管TR(传输晶体管TR1、TR2、TR3和TR4)例如是n型(第二导电类型)互补金属氧化物半导体(CMOS)晶体管。在传输晶体管TR中，漏极与浮动扩散部FD电气连接，并且栅极与驱动信号线电气连接。该驱动信号线是与一个像素共用单元539连接的多个行驱动信号线542(参照图1)中的一部分。传输晶体管TR将光电二极管PD生成的电荷传输到浮动扩散部FD。浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)是形成在p型(第一导电类型)半导体层中的n型(第二导电类型)扩散层区域。浮动扩散部FD是暂时保持从光电二极管PD传输的电荷的电荷保持单元，并且是生成与电荷量相对应的电压的电荷-电压转换单元。
包括在像素共用单元539中的四个浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)彼此电气连接，并且与放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极电气连接。FD转换增益切换晶体管FDG的漏极与复位晶体管RST的源极电气连接，并且FD转换增益切换晶体管FDG的栅极与驱动信号线电气连接。该驱动信号线是连接至一个像素共用单元539的多个行驱动信号线542的一部分。复位晶体管RST的漏极与电源线VDD电气连接，并且复位晶体管RST的栅极与驱动信号线电气连接。该驱动信号线是连接至一个像素共用单元539的多个行驱动信号线542的一部分。放大晶体管AMP的栅极与浮动扩散部FD电气连接，放大晶体管AMP的漏极与电源线VDD电气连接，并且放大晶体管AMP的源极与选择晶体管SEL的漏极电气连接。选择晶体管SEL的源极与垂直信号线543电气连接，并且选择晶体管SEL的栅极与驱动信号线电气连接。该驱动信号线是连接至一个像素共用单元539的多个行驱动信号线542的一部分。
当传输晶体管TR导通时，传输晶体管TR将光电二极管PD的电荷传输到浮动扩散部FD。传输晶体管TR的栅极(传输栅极TG)例如可以包括所谓的垂直电极，并且如稍后将说明的图5所示地，设置为从半导体层(稍后将说明的图5的半导体层100S)的表面延伸到光电二极管PD的深度。复位晶体管RST将浮动扩散部FD的电位复位到预定电位。当复位晶体管RST导通时，浮动扩散部FD的电位被复位为电源线VDD的电位。选择晶体管SEL控制来自像素电路210的像素信号的输出时序。放大晶体管AMP生成与浮动扩散部FD中保持的电荷的电平相对应的电压信号作为像素信号。放大晶体管AMP经由选择晶体管SEL连接至垂直信号线543。放大晶体管AMP与列信号处理单元550中的连接到垂直信号线543的负载电路单元(参照图1)一起构成源极跟随器。当选择晶体管SEL导通时，放大晶体管AMP将浮动扩散部FD的电压经由垂直信号线543输出至列信号处理单元550。复位晶体管RST、放大晶体管AMP和选择晶体管SEL例如是n型(第二导电类型)CMOS晶体管。
FD转换增益切换晶体管FDG用于改变浮动扩散部FD中的电荷-电压转换的增益。一般来说，在黑暗的地方拍摄时像素信号小。基于Q(电荷量)＝CV的关系式，在进行电荷电压转换时，如果浮动扩散部FD的电容(FD电容C)大，则放大晶体管AMP转换为电压时的电压值V变小。另一方面，在明亮的地方，由于像素信号变大，所以如果FD电容C不大，则在浮动扩散部FD中不能接受光电二极管PD的电荷。此外，FD电容C需要大，从而使得在被放大晶体管AMP转换为电压时的V不会变得太大(换言之，变小)。根据这些情况，在FD转换增益切换晶体管FDG导通时，FD转换增益切换晶体管FDG的栅极电容增加，因此整体的FD电容C变大。另一方面，当FD转换增益切换晶体管FDG断开时，整体的FD电容C变小。这样，通过对FD转换增益切换晶体管FDG进行导通和断开的切换，能够使FD电容C可变，从而能够切换转换效率。FD转换增益切换晶体管FDG例如是n型(第二导电类型)CMOS晶体管。另外，在稍后将说明的本公开的实施方案中，也可以不设置FD转换增益切换晶体管FDG。例如，像素电路210由三个晶体管构成：放大晶体管AMP、选择晶体管SEL和复位晶体管RST。
另外，选择晶体管SEL可以设置在电源线VDD和放大晶体管AMP之间。在这种情况下，复位晶体管RST的漏极电气连接到电源线VDD和选择晶体管SEL的漏极。选择晶体管SEL的源极与放大晶体管AMP的漏极电气连接，并且选择晶体管SEL的栅极与行驱动信号线542(参照图1)电气连接。放大晶体管AMP的源极(像素电路210的输出端)与垂直信号线543电气连接，并且放大晶体管AMP的栅极与复位晶体管RST的源极电气连接。注意，虽然未示出，共用一个像素电路210的像素541的数量也可以不是四个。例如，两个或八个像素541可以共用一个像素电路210。
<1.3根据比较例的成像装置1的详细构造>
接着，将参照图5至图7，对根据与本公开的实施方案相比较的比较例的成像装置1的详细构造的的示例进行说明。图5是示出根据比较例的成像装置1的详细构造的示例的示意性剖视图，并且具体示出了在垂直于成像装置1的第一半导体基板100、第二半导体基板200及第三半导体基板300的主面的方向上的横截面构造的示例。在图5中，为了容易理解，构成要素的位置关系被示意性地示出，并且可能与实际的截面不同。另外，图6是示出图5所示的第一半导体基板100的主要部分的平面构造的示例的示意图。图6主要示出了第一半导体基板100的像素分离单元117、光电二极管PD、浮动扩散部FD、阱区域118以及传输晶体管TR的平面构造。图7是示出图5所示的第二半导体基板200的主要部分的平面构造的示例的示意图，并且图7示出了设置在半导体层200S的表面附近的像素电路210的构造。注意，在图7中，光电二极管PD的外形(像素分离单元117与光电二极管PD的边界)用虚线表示，并且在与构成像素电路210的各晶体管的栅极电极重叠的部分中的半导体层200S与元件分离区域213或绝缘区域214的边界用点划线表示。在与放大晶体管AMP的栅极电极重叠的部分中，半导体层200S与元件分离区域213的边界以及元件分离区域213与绝缘区域212的边界设置在沟道宽度方向的一侧。注意，这里，比较例是指本发明人在形成本公开的实施方案之前反复研究的成像装置1。
如图5所示，在成像装置1中，第一半导体基板100、第二半导体基板200及第三半导体基板300顺次层叠。此外，成像装置1在第一半导体基板100的背面侧(光入射面侧)包括受光透镜401。滤色器层(未示出)可以设置在受光透镜401和第一半导体基板100之间。例如，受光透镜401设置在像素541A、541B、541C和541D的各者中。然后，成像装置1包括布置在中心部的像素阵列单元540和布置在像素阵列单元540的外侧的周边部540B。
第一半导体基板100从受光透镜401侧顺次包括绝缘膜111、固定电荷膜112、半导体层100S及配线层100T。半导体层100S例如由硅基板形成。半导体层100S例如包括在表面(配线层100T侧的表面)的部分及其附近包含例如p型(第一导电类型)杂质的p阱层115，即，p阱层115是p型(第一导电类型)半导体区域。此外，半导体层100S在p阱层以外的区域(比p阱层115更深的区域)中包括n型(第一导电类型)半导体区域114，n型半导体区域114包含作为与p型相反的导电类型的n型(第二导电类型)杂质。例如，n型半导体区域114和p阱层115构成pn结型光电二极管PD。
浮动扩散部FD和阱区域118设置在半导体层100S的表面附近。浮动扩散部FD包括p阱层115中的n型半导体区域。如图6所示，像素541A、541B、541C和541D的各者的浮动扩散部FD(浮动扩散部FD1、FD2、FD3和FD4)例如被设置为在像素共用单元539的中心部彼此接近。虽然详细情况将在下文中说明，包括在像素共用单元539中的四个浮动扩散部(浮动扩散部FD1、FD2、FD3和FD4)在第一半导体基板100中(更具体地，在配线层100T中)经由电气连接单元(稍后将说明的焊盘单元120)彼此电气连接。另外，浮动扩散部FD经由电气手段(稍后将说明的贯通电极120E)从第一半导体基板100连接至第二半导体基板200(更详细地，从配线层100T到配线层200T)。在第二半导体基板200(更详细地，配线层200T内)中，通过该电气手段，浮动扩散部FD电气连接到放大晶体管AMP的栅极和FD转换增益切换晶体管FDG的源极。
阱区域118是与基准电位线VSS电气连接的区域，并且被布置为与浮动扩散部FD分离。例如，如图6所示，在像素541A、541B、541C和541D中，浮动扩散部FD在V方向上布置在每个像素的一端，并且阱区域118布置在另一端。阱区域118例如由p型(第一导电类型)半导体区域构成。阱区域118例如与接地电位或固定电位连接。由此，向半导体层100S供给基准电位。
传输晶体管TR与光电二极管PD、浮置扩散部FD和阱区域118一起设置在第一半导体基板100上。在像素541A、541B、541C和541D的各者中设置有光电二极管PD、浮动扩散部FD、阱区域118和传输晶体管TR。传输晶体管TR设置在半导体层100S的前面侧(与光入射面侧相反的一侧、第二半导体基板200侧)。传输晶体管TR包括传输栅极TG。传输栅极TG例如包括与半导体层100S的表面相面对的水平部分TGb和设置在半导体层100S中的垂直部分TGa。垂直部分TGa沿半导体层100S的厚度方向延伸。垂直部分TGa的一端与水平部分TGb连接，并且另一端设置在n型半导体区域114内。通过以这样的垂直晶体管构成传输晶体管TR，难以发生像素信号的传输不良，并且能够提高像素信号的读出效率。
如图6所示，传输栅极TG的水平部分TGb从与垂直部分TGa相面对的位置朝着例如像素共用单元539的在H方向上的中心部延伸。由此，能够使到达传输栅极TG的贯通电极(稍后将说明的贯通电极TGV)的在H方向上的位置靠近与浮动扩散部FD和阱区域118连接的贯通电极(稍后将说明的贯通电极120E和121E)的在H方向上的位置。例如，设置在第一半导体基板100上的多个像素共用单元539具有相同的构造。
半导体层100S设置有将像素541A、541B、541C和541D彼此分离的像素分离单元117。像素分离单元117沿半导体层100S的法线方向(垂直于半导体层100S的表面的方向)延伸而形成。如图6所示，像素分离单元117设置为将像素541A、541B、541C和541D彼此分隔开，并且例如具有格子状的平面形状。例如，像素分离单元117将像素541A、541B、541C和541D彼此电气分离和光学分离。像素分离单元117可以包括例如遮光膜117A和绝缘膜117B。遮光膜117A例如可以由钨(W)等形成。绝缘膜117B设置在遮光膜117A和p阱层115或n型半导体区域114之间，并且例如可以由二氧化硅(SiO2)形成。像素分离单元117例如具有全沟槽隔离(FTI)结构并且贯通半导体层100S。注意，在稍后将说明的本公开的实施方案中，像素分离单元117并不限定于贯通半导体层100S的FTI结构，并且例如可以具有不贯通半导体层100S的深沟槽隔离(DTI)结构。然后，像素分离单元117沿半导体层100S的法线方向延伸并且形成在半导体层100S的部分区域中。
在半导体层100S中，例如设置有第一钉扎区域113和第二钉扎区域116。第一钉扎区域113设置在半导体层100S的背面附近，并且配置在n型半导体区域114和固定电荷膜112之间。第二钉扎区域116设置在像素分离单元117的侧面，详细地，设置在像素分离单元117与p阱层115或n型半导体区域114之间。第一钉扎区域113和第二钉扎区域116例如由p型(第一导电类型)半导体区域构成。此外，具有负固定电荷的固定电荷膜112设置在半导体层100S与绝缘膜111之间。通过固定电荷膜112感生的电场，在半导体层100S的受光面(背面)侧的界面处形成空穴累积层的第一钉扎区域113。由此，可以抑制由半导体层100S的受光面侧的界面态引起的暗电流的产生。固定电荷膜112例如由具有负固定电荷的绝缘膜形成。具有负固定电荷的绝缘膜的材料的示例包括氧化铪(HfO2)、氧化锆(ZrO)、氧化铝(Al2O3)、氧化钛(TiO2)或氧化钽(Ta2O5)等。
此外，遮光膜117A设置在固定电荷膜112与绝缘膜111之间。遮光膜117A可以与构成像素分离单元117的遮光膜117A连续地设置。固定电荷膜112与绝缘膜111之间的遮光膜117A选择性地设置在例如与半导体层100S内的像素分离单元117相对的位置。绝缘膜111被设置为覆盖该遮光膜117A。绝缘膜111例如可以由二氧化硅(SiO2)等形成。
如图5所示，设置在半导体层100S和第二半导体基板200之间的配线层100T从半导体层100S侧顺次包括层间绝缘膜119、焊盘单元120和121、钝化膜122、层间绝缘膜123以及接合膜124。传输栅极TG的水平部分TGb例如设置在该配线层100T中。层间绝缘膜119设置在半导体层100S的整个表面上并且与半导体层100S接触。层间绝缘膜119例如由二氧化硅(SiO2)等形成。注意，配线层100T的构造不限于上述，并且可以是包括配线和绝缘膜的结构。
焊盘单元120用于将像素541A、541B、541C和541D的浮动扩散部FD(浮动扩散部FD1、FD2、FD3、FD4)彼此连接。例如，针对每个像素共用单元539，焊盘单元120在俯视时布置在像素共用单元539的中心部。焊盘单元120被设置为跨越像素分离单元117，并且被布置为与浮动扩散部FD1、FD2、FD3和FD4中的各者的至少一部分重叠。详细地，焊盘单元120形成在如下区域中：该区域在与半导体层100S的表面垂直的方向上与共用像素电路210的多个浮动扩散部FD(浮动扩散部FD1、FD2、FD3、FD4)的各者的至少一部分以及形成在共用像素电路210的多个光电二极管PD(光电二极管PD1、PD2、PD3、PD4)之间的像素分离单元117的至少一部分重叠。
此外，层间绝缘膜119设置有用于电气连接焊盘单元120和浮动扩散部FD1、FD2、FD3和FD4的连接通孔120C。连接通孔120C设置在像素541A、541B、541C和541D的各者中。例如，通过将焊盘单元120的一部分埋入连接通孔120C，焊盘单元120与浮动扩散部FD1、FD2、FD3和FD4电气连接。
另外，焊盘单元121是用于将多个阱区域118彼此连接的电极。例如，在V方向上相邻的设置于一个像素共用单元539的像素541C和541D中的阱区域118和设置于另一个像素共用单元539的像素541A和541B中的阱区域118经由焊盘单元121电气连接。焊盘单元121例如设置为跨越像素分离单元117，并且被布置为与这四个阱区域118的各者的至少一部分重叠。详细地，焊盘单元121形成在与半导体层100S的表面垂直的方向上与多个阱区域118的各者的至少一部分和形成在该多个阱区域118之间的像素分离单元117的至少一部分重叠的区域中。层间绝缘膜119设置有用于电气连接焊盘单元121和阱区域118的连接通孔121C。连接通孔121C设置在像素541A、541B、541C和541D的各者中。例如，通过将焊盘单元121的一部分埋入连接通孔121C，焊盘单元121和阱区域118电气连接。例如，在V方向上布置的多个像素共用单元539的各者的焊盘单元120及焊盘单元121被布置为在俯视时在H方向上大致相同的位置处。
此外，焊盘单元120和121可以设置在第一半导体基板100和第二半导体基板200上的期望位置处。具体地，焊盘单元120和121可以设置在配线层100T或半导体层200S的绝缘区域212中。当设置在配线层100T中时，可以使焊盘单元120和121与半导体层100S直接接触。具体地，焊盘单元120和121可以与浮动扩散部FD和/或阱区域118的每个的至少一部分直接连接。另外，连接通孔120C和121C可以分别设置在与焊盘单元120和121连接的浮动扩散部FD和/或阱区域118，并且焊盘单元120和121可以设置在配线层100T和半导体层200S的绝缘区域212的期望位置处。
特别地，如果焊盘单元120和121设置在配线层100T中，可以减少连接到半导体层200S的绝缘区域212中的浮动扩散部FD和/或阱区域118的配线。由此，在形成像素电路210的第二半导体基板200中，能够减少用于形成用于连接浮动扩散部FD和像素电路210的贯通配线的绝缘区域212的面积。因此，能够确保形成像素电路210的第二半导体基板200的较大的面积。通过确保像素电路210的面积，能够形成较大的像素晶体管，并且有助于通过降低噪声等提高图像质量。
特别地，如果FTI结构用于像素分离单元117，优选地在每个像素541中设置浮动扩散部FD和/或阱区域118。因此，通过使用焊盘单元120和121的构造，能够显著减少连接第一半导体基板100和第二半导体基板200的配线。
焊盘单元120和121例如由多晶硅(Poly Si)构成，更详细地，添加了杂质的掺杂多晶硅。另外，焊盘单元120和121优选由诸如多晶硅、钨、钛(Ti)及氮化钛(TiN)等耐热性高的导电性材料构成。由此，像素电路210可以在将第二半导体基板200的半导体层200S接合到第一半导体基板100后形成。
如图5所示，例如，钝化膜122设置在半导体层100S的整个表面上以覆盖焊盘单元120和121。钝化膜122例如由氮化硅(SiN)等构成。层间绝缘膜123隔着钝化膜122覆盖焊盘单元120和121。例如，层间绝缘膜123设置在半导体层100S的整个表面上。层间绝缘膜123例如可以通过氧化硅、氮化硅或它们的层叠等形成。另外，接合膜124设置在第一半导体基板100(详细地，配线层100T)与第二半导体基板200的接合面上。即，接合膜124与第二半导体基板200接触。该接合膜124设置在第一半导体基板100的主面的整个面上，并且例如可以由氮化硅等形成。
如图5所示，例如，受光透镜401隔着固定电荷膜112和绝缘膜111与半导体层100S相对。受光透镜401例如设置在与像素541A、541B、541C和541D的每个的光电二极管PD相对的位置。
如图5所示，第二半导体基板200从第一半导体基板100侧顺次包括半导体层200S和配线层200T。半导体层200S由硅基板构成。在半导体层200S中，在厚度方向上设置阱区域211。阱区域211例如是p型(第一导电类型)半导体区域。第二半导体基板200设置有针对每个像素共有单元539布置的像素电路210。该像素电路210例如设置在半导体层200S的前面侧(配线层200T侧)。在成像装置1中，第二半导体基板200接合到第一半导体基板100使得第二半导体基板200的背面侧(半导体层200S侧)与第一半导体基板100的前面侧(配线层100T侧)相对。即，第二半导体基板200以面对背的方式接合到第一半导体基板100。
如图5所示，第二半导体基板200设置有切分半导体层200S的绝缘区域212和在厚度方向上设置在半导体层200S的一部分上的元件分离区域213。例如，连接到两个像素电路210的两个像素共用单元539的贯通电极120E和121E和贯通电极TGV(贯通电极TGV1、TGV2、TGV3和TGV4)布置在设置于在H方向上相邻的两个像素电路210之间的绝缘区域212中。
如图5所示，绝缘区域212具有与半导体层200S的厚度大致相同的厚度。半导体层200S被绝缘区域212切分。贯通电极120E和121E及贯通电极TGV布置在绝缘区域212中。绝缘区域212例如可以由硅氧化物等形成。
贯通电极120E和121E被设置为在厚度方向贯通绝缘区域212。贯通电极120E和121E的上端连接至配线层200T的配线(第一配线层W1、第二配线层W2、第三配线层W3和第四配线层W4)。贯通电极120E和121E被设置为贯穿绝缘区域212、接合膜124、层间绝缘膜123及钝化膜122，并且其下端连接至焊盘单元120和121。贯通电极120E是用于电气连接焊盘单元120和像素电路210的电极。即，第一半导体基板100的浮动扩散部FD通过贯通电极120E电气连接到与第二半导体基板200的像素电路210。贯通电极121E是用于电气连接焊盘单元121和配线层200T的基准电位线VSS的电极。即，贯通电极121E将第一半导体基板100的阱区域118与第二半导体基板200的基准电位线VSS电气连接。
贯通电极TGV被设置为在厚度方向贯通绝缘区域212。贯通电极TGV的上端与配线层200T的配线连接。贯通电极TGV被设置为贯通绝缘区域212、接合膜124、层间绝缘膜123、钝化膜122及层间绝缘膜119，并且其下端与传输栅极TG连接。这样的贯通电极TGV用于电气连接像素541A、541B、541C和541D的各者的传输栅极TG(传输栅极TG1、TG2、TG3和TG4)与配线层200T的配线(行驱动信号线542的一部分)。即，第一半导体基板100的传输栅极TG通过贯通电极TGV与第二半导体基板200的配线电气连接，并且可以向传输晶体管TR(传输晶体管TR1、TR2、TR3和TR4)的各者传输驱动信号。
绝缘区域212是用于使用于电气连接第一半导体基板100和第二半导体基板200的贯通电极120E和121E以及贯通电极TGV与半导体层200S绝缘的区域。例如，连接到两个像素电路210的贯通电极120E和121E和贯通电极TGV(贯通电极TGV1、TGV2、TGV3和TGV4)布置在设置于在H方向上相邻的两个像素电路210(像素共用单元539)之间的绝缘区域212中。绝缘区域212被设置为例如沿V方向延伸(参照图7)。在此，通过对传输栅极TG的水平部分TGb的布置进行设计，贯通电极TGV被布置为使得贯通电极TGV在H方向的位置与垂直部分TGa的位置相比接近贯通电极120E和121E在H方向的位置。例如，贯通电极TGV在H方向上布置在与贯通电极120E和120E大致相同的位置。由此，贯通电极120E和121E及贯通电极TGV可以集中设置在沿V方向延伸的绝缘区域212中(参照图5)。
如参照图4所述，像素共用单元539具有其中设置在多个像素541中的浮动扩散部FD彼此电气连接，并且多个像素541共用一个像素电路210的结构。浮动扩散部FD通过设置在第一半导体基板100上的焊盘单元120电气连接(参照图5)。设置在第一半导体基板100上的电气连接单元(焊盘单元120)和设置在第二半导体基板200上的像素电路210经由一个贯通电极120E电气连接。
元件分离区域213设置在半导体层200S的前面侧。元件分离区域213具有浅沟槽隔离(STI)结构。在元件分离区域213中，半导体层200S在厚度方向(垂直于第二半导体基板200的主面的方向)被挖入，并且绝缘膜被埋入在该挖入中。绝缘膜例如由硅的氧化物等构成。元件分离区域213根据像素电路210的布局使构成像素电路210的多个晶体管彼此分离。半导体层200S(详细地，阱区域211)在元件分离区域213的下方(半导体层200S的深部)延伸。
如图7所示，放大晶体管AMP设置在半导体层200S中，并且放大晶体管AMP可以具有诸如Fin型等三维结构(参照图5)。由此，有效的栅极宽度的大小变大，并且能够抑制噪声。另一方面，设置在半导体层200S中的选择晶体管SEL、复位晶体管RST和FD转换增益切换晶体管FDG例如可以具有平面结构。在稍后将说明的本公开的实施方案中，放大晶体管AMP可以具有平面结构。或者，选择晶体管SEL、复位晶体管RST或FD转换增益切换晶体管FDG可以具有三维结构。
配线层200T例如包括钝化膜221、层间绝缘膜222以及多个配线(第一配线层W1、第二配线层W2、第三配线层W3和第四配线层W4)。钝化膜221例如与半导体层200S的表面接触并覆盖半导体层200S的整个表面。钝化膜221覆盖选择晶体管SEL、放大晶体管AMP、复位晶体管RST和FD转换增益切换晶体管FDG的各自的栅极电极。层间绝缘膜222设置在钝化膜221和第三半导体基板300之间。多个配线(第一配线层W1、第二配线层W2、第三配线层W3和第四配线层W4)被该层间绝缘膜222分离。层间绝缘膜222例如可以由硅的氧化物等形成。
在配线层200T中，例如第一配线层W1、第二配线层W2、第三配线层W3、第四配线层W4以及接触单元201和202从半导体层200S侧顺次设置，并且它们被层间绝缘膜222彼此绝缘。层间绝缘膜222设置有多个连接第一配线层W1、第二配线层W2、第三配线层W3或第四配线层W4与其下层的连接单元。连接单元是其中导电材料被埋入设置在层间绝缘膜222中的连接孔部中的部分。例如，层间绝缘膜222设置有连接第一配线层W1和半导体层200S的阱区域218的连接单元218V。例如，连接第二半导体基板200的元件的连接单元的孔径与贯通电极120E和121E及贯通电极TGV的孔径不同。具体地，连接第二半导体基板200的元件的连接孔部的孔径优选地比贯通电极120E和121E及贯通电极TGV的孔径小。
例如，贯通电极120E、放大晶体管AMP的栅极及FD转换增益切换晶体管FDG的源极(具体地，达到FD转换增益切换晶体管FDG的源极的连接孔部)通过第一配线层W1连接。第一配线层W1例如连接贯通电极121E和连接单元218V，由此半导体层200S的阱区域218和半导体层100S的阱区域118电气连接。
例如，第三配线层W3包括参照图3说明的多个行驱动信号线542的一部分。多个行驱动信号线542的一部分分别经由第二配线层W2、第一配线层W1和贯通电极120E与传输栅极TG1、TG2、TG3和TG4电气连接。
另外，例如，第四配线层W4包括沿V方向(列方向)延伸的电源线VDD、基准电位线VSS和垂直信号线543。电源线VDD经由第三配线层W3、第二配线层W2、第一配线层W1及连接单元与放大晶体管AMP的漏极及复位晶体管RST的漏极电气连接。基准电位线VSS经由第三配线层W3、第二配线层W2、第一配线层W1及连接单元218V与阱区域218电气连接。另外，基准电位线VSS经由第三配线层W3、第二配线层W2、第一配线层W1、贯通电极121E及焊盘单元121与第一半导体基板100的阱区域118电气连接。垂直信号线543经由第三配线层W3、第二配线层W2、第一配线层W1及连接单元与选择晶体管SEL的源极(Vout)电气连接。
接触单元201和202可以设置在俯视时与像素阵列单元540重叠的位置，或者也可以设置在像素阵列单元540外侧的周边部540B。接触单元201和202设置在第二半导体基板200的表面(配线层200T侧的表面)，例如可以由诸如铜或铝等金属形成。接触单元201和202在配线层200T的表面(第三半导体基板300侧的面)露出。接触单元201和202用于第二半导体基板200与第三半导体基板300之间的电气连接以及第二半导体基板200与第三半导体基板300的接合。
此外，第三半导体基板300例如从第二半导体基板200侧顺次包括配线层300T和半导体层300S。例如，半导体层300S的表面设置在第二半导体基板200侧。半导体层300S由硅基板形成。电路设置在半导体层300S的前面侧的部分中。详细地，例如，输入单元510A、行驱动单元520、时序控制单元530、列信号处理单元550、图像信号处理单元560以及输出单元510B中的至少一部分设置在半导体层300S的前面侧的部分。设置在半导体层300S和第二半导体基板200之间的配线层300T例如包括层间绝缘膜、被该层间绝缘膜分离的多个配线层以及接触单元301和302。接触单元301和302在配线层300T的表面(第二半导体基板200侧的表面)露出，接触单元301与第二半导体基板200的接触单元201接触，并且接触单元302与第二半导体基板200的接触单元202接触。接触单元301和302电气连接到形成在半导体层300S中的电路(例如，输入单元510A、行驱动单元520、时序控制单元530、列信号处理单元550、图像信号处理单元560和输出单元510B中的至少一者)。接触单元301和302例如可以由诸如铜或铝等金属形成。
<1.4背景>
接着，参照图8和图9，基于上述成像装置1的构造，对其中本发明人创造本公开的实施方案的背景的详细情况进行说明。图8是示出根据比较例的成像装置1的主要部分的横截面构造的示意图，并且图9是示出根据本发明人创造的本公开的第一实施方案的成像装置1的主要部分的示例的横截面构造的示意图。注意，这里，如上所述，比较例是指在形成本公开的实施方案之前本发明人反复研究的成像装置1。
如图8所示，在根据比较例的成像装置1中，如上所述，半导体层100S的阱区域118经由贯通电极121E和连接单元218V与半导体层200S的阱区域218电气连接。然后，在根据比较例的成像装置1中，为了与其他元件电气分离(绝缘)，贯通电极121E或连接单元218V需要被绝缘区域(未示出)包围。然而，在这样的构造中，为了设置贯穿半导体层200S的贯通电极121E以及包围其周围的绝缘区域，诸如晶体管的设置等的半导体层200S的区域的使用受到限制。由此，在根据比较例的成像装置1中，存在成像装置1的进一步小型化和微细化的限制。
因此，鉴于上述状况，本发明人对可以使成像装置1进一步小型化和微细化的单元反复进行了深入的研究，并且创造了以下说明的本公开的第一实施方案。在根据本发明人创造的本实施方案的成像装置1中，如图9所示，代替比较例中贯穿半导体层200S及配线层100T的贯通电极121E，设置了贯穿配线层100T并且电气连接第二半导体基板200的背面(第二面)和第一半导体基板100的阱区域118的通孔600。通孔600可以电气连接第二半导体基板200的半导体层200S的背面侧的阱区域218与第一半导体基板100的半导体层100S的阱区域118。
根据上述本公开的第一实施方案，由于不设置贯穿半导体层200S的贯通电极121E及包围其周围的绝缘区域，所以不限制半导体层200S的区域的使用。由此，根据本实施方案，由于第二半导体基板200的半导体层200S上的布局的自由度提高，所以成像装置1可以进一步小型化和微细化。以下，顺次说明本公开的第一实施方案的详细情况。
<<2.第一实施方案>>
<2.1构造>
参照图10对根据本发明的第一实施方案的成像装置1的详细构造进行说明。图10是示出根据本公开的第一实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
如上所述，如图10所示，代替比较例的贯通电极121E，根据本公开第一实施方案的成像装置1包括贯穿配线层100T的层间绝缘膜123并且电气连接第二半导体基板200的背面(第二面)和第一半导体基板100的阱区域118的通孔600。通孔600电气连接第二半导体基板200的半导体层200S的背面侧的阱区域(第二阱区域)218和第一半导体基板100的半导体层100S的阱区域(第一阱区域)118。在本实施方案中，上述通孔600的沿着第一半导体基板100的表面截取的横截面形状可以为大致圆状或大致矩形状，这方面没有特别限定。此外，在本实施方案中，通孔600在与第一半导体基板100表面垂直的方向上截取的横截面形状也可以为大致矩形、宽度从第二半导体基板200朝向第一半导体基板100变窄的大致锥形或者宽度从第一半导体基板100朝向第二半导体基板200变窄的大致锥形，没有特别限定。注意，如果通孔600的横截面具有宽度从第一半导体基板100朝向第二半导体基板200变窄的大致锥形，通孔600与第一半导体基板100的阱区域118之间的接合面增大，所以能够降低接触电阻。另外，将在制造方法的说明中对通孔600的截面具有宽度从第二半导体基板200朝向第一半导体基板100变窄的大致锥形的情况进行说明。
通过通孔600电气连接的第二半导体基板200的半导体层200S的背面侧的阱区域218和第一半导体基板100的半导体层100S的阱区域118具有相同的导电类型(例如p型)。因此，通孔600例如可以由包含p型(第一导电类型)杂质(例如硼(B)等)的多晶硅或非晶硅(BDAS)形成，从而具有与阱区域118和218相同的导电类型。注意，为了减少因连接而引起的电阻值的增大，优选在与该通孔600电气连接的第二半导体基板200的背面侧也注入p型(第一导电类型)杂质。
此外，通孔600可以由诸如铝、钛(Ti)、钽(Ta)、钨、钌(Ru)、钼(Mo)等金属材料或化合物材料形成。此外，通孔600的外周部也可以由氮化硅(SiN)、氮掺杂碳化硅(SiCN)、碳掺杂氧化硅(SiOC)、氧化铝、氧化铪等形成的保护膜(未示出)覆盖。另外，在本实施方案中，设置通孔600的位置没有特别限定。
在本实施方案中，通孔600优选由多晶硅形成。当用多晶硅形成时，例如，与由诸如铜等金属材料形成的情况相比，由于加热不发生金属原子的扩散，例如，因此可以避免金属原子向光电二极管PD扩散而使光电二极管PD劣化。
此外，在本实施方案中，如图10所示，通孔600还可以包括设置在第一半导体基板100的半导体层100S的前面(第一面)上的并且与通孔600电气连接的焊盘单元(第一焊盘单元)121。例如，如上所述，多个光电二极管(光电转换元件)PD设置在第一半导体基板100的半导体层100S中。因此，焊盘单元121被设置为跨接设置在与每个光电二极管(光电转换元件)PD相对应的每个区划中的阱区域118。另外，通孔600与跨越设置的焊盘单元121电气连接，并且因此多个阱区域118能够以捆扎的方式而被电气连接。
如上所述，根据本实施方案，由于不设置贯通半导体层200S的贯通电极121E及包围其周围的绝缘区域，所以不限制半导体层200S的区域的使用。由此，根据本实施方案，由于第二半导体基板200的半导体层200S上的布局的自由度提高，因此成像装置1能够被进一步地小型化和微细化。
此外，如下所述，根据本实施方案，由于半导体层200S的区域的使用不会受到限制，所以也可以在半导体层200S上设置两个放大晶体管AMP。下面，参照图11至图13说明这样的平面构造的示例。图11至图13是示出根据本公开的第一实施方案的成像装置1的主要部分的示例的平面构造的示意图。具体地，图11至图13是沿着图10所示的A-A’截取成像装置1而获得的平面的示意图、沿着图10所示的B-B’截取成像装置1而获得的平面的示意图以及沿着图10所示的C-C’截取成像装置1而获得的平面的示意图。
如图11所示，电气连接到焊盘单元121的通孔600形成在跨越4个阱区域118并且电气连接这些阱区域的焊盘单元121(在图11中未示出)上。然后，如对应于图11上方的平面构造的图12所示，其上可以形成晶体管等的半导体层200S和电气分离半导体层200S的绝缘区域(DTI)212交替布置。在本实施方案中，通孔600不贯穿半导体层200S，而且，绝缘区域不在通孔600的周围形成，以将通孔600和半导体层200S电气分离。因此，在本实施方案中，如图12所示，能够用于形成晶体管等的半导体层200S的区域具有较大的面积。
然后，如对应于图12上方的平面构造的图13所示，由于可用的半导体层200S上的面积大，所以复位晶体管RST、选择晶体管SEL、放大晶体管AMP、FD转换增益切换晶体管FDG等可以自由地设置在半导体层200S上。此外，在图13所示的示例中，由于可用的面积大，例如，可以在半导体层200S上设置两个放大晶体管AMP。用这种方式，由于能够增加放大晶体管AMP的沟道长度，因此能够降低像素信号上的噪声。注意，在本实施方案中，并不限定设置两个放大晶体管，并且可以使用具有大尺寸的放大晶体管AMP，并且可以自由地改变其他晶体管的数量和尺寸。
<2.2制造方法>
接着，参照图14A至图14G，说明本实施方案的成像装置1的制造方法。图14A至图14G是用于说明本实施方案的成像装置1的制造方法的示意图，并且具体地，每个附图是与制造工序中的每个阶段中的图10的成像装置1的横截面构造的示意图相对应的剖视图。
首先，如图14A所示，在形成有光电二极管PD(光电转换元件)、像素分离单元117、阱区域118、浮动扩散部FD等的第一半导体基板100的前面(第一面)上形成传输晶体管TR的栅极(传输栅极)TG焊和盘单元121。
接着，如图14B所示，在第一半导体基板100的前面(第一面)上层叠由氧化硅等构成的层间绝缘膜123，并且通过化学机械研磨(CMP)等使其表面(图中上侧的面)平坦化。
接着，如图14C所示，形成从层间绝缘膜123的表面到焊盘单元121贯穿层间绝缘膜123的贯通孔600a。例如，贯通孔600a可以通过使用等离子体等的干蚀刻形成。
接着，如图14D所示，形成多晶硅602以使其埋入贯通孔600a。当贯通孔600a在垂直于第一半导体基板100的表面的方向上截取的横截面形状为宽度从图中上侧朝向下侧变窄的大致锥形时，多晶硅602容易埋入贯通孔600a。换言之，在这种情况下，贯通孔600a中的多晶硅602的埋入特性提高。此外，通过离子注入法向埋入的多晶硅602注入诸如硼等p型(第一导电类型)的杂质。
接着，如图14E所示，通过CMP等去除多晶硅602从贯通孔600a突出的部分，并使层间绝缘膜123的表面平坦化。此外，执行退火。
接着，如图14F所示，在层间绝缘膜123的表面上层叠并粘贴第二半导体基板200，并且使第二半导体基板200变薄。在接合之前，为了确保与通孔600的电气连接，优选在作为接合面的第二半导体基板200的背面侧注入p型(第一导电类型)杂质。
然后，如图14G所示，在第二半导体基板200上形成晶体管或配线。如上所述，形成了根据本实施方案的成像装置1。
<2.3变形例>
(变形例1)
接着，参照图15和图16说明本实施方案的变形例1。图15是示出根据本公开的第一实施方案的变形例1的成像装置1的主要部分的示例的横截面构造的示意图。此外，图16是示出根据本公开的第一实施方案的变形例1的成像装置1的主要部分的示例的平面构造的示意图，并且对应于图11。
如图15及图16所示，在本变形例中，成像装置1可以包括多个通孔600。详细地，在本变形例中，如图15和图16所示，每个通孔600以一一对应的方式电气连接至设置在与各光电二极管(光电转换元件)PD相对应的区划中的阱区域118。此外，在本变形体中，如图15所示，可以不设置焊盘单元121。
接着，参照图17说明本变形例的成像装置1的制造方法。图17是用于说明本实施方案的变形例1的制造方法的示意图，并且具体地，是制造工序中的一个阶段中的与图15的成像装置1的横截面构造的示意图相对应的剖视图。
首先，与图14A所示的第一实施方案的制造方法类似，在形成有光电二极管PD、像素分离单元117、阱区域118、浮动扩散部FD等的第一半导体基板100的表面上，形成传输晶体管TR的栅极TG。然后，与图14B所示的第一实施方案的制造方法类似，在第一半导体基板100的表面上层叠由硅的氧化物等制成的层间绝缘膜123，通过CMP等使其表面(图中上侧的面)平坦化。
然后，如图17所示，形成从层间绝缘膜123的表面到阱区域118位于其下方的第一半导体基板100的表面的贯穿层间绝缘膜123的多个贯通孔600a。
接着，在贯通孔600a中形成多晶硅602，由于此后的步骤与图14D至图14G所示的第一实施方案的制造方法相同，因此在此省略说明。
(变形例2)
接着，参照图18说明本实施方案的变形例2。图18是示出根据本实施方案的变形例2的成像装置1的主要部分的示例的横截面构造的示意图
如图18所示，设置在第二半导体基板200的半导体层200S上的晶体管并不限定于具有平面结构的晶体管，并且可以是具有一对垂直栅极的鳍片结构的晶体管。在本变形例中，由于第二半导体基板200上的半导体层200S的布局的自由度高，所以能够形成具有各种结构的晶体管。
<3.第二实施方案>>
<3.1背景>
首先，说明根据本公开的第二实施方案的创作背景。在上述的本公开的第一实施方案中，当通孔600是由多晶硅形成时，如上所述，通过离子注入，将p型(第一导电类型)的杂质注入至贯通孔600a内的多晶硅602中。然而，如果层间绝缘膜123厚，由于贯通孔600a深，所以难以将杂质充分地注入至贯通孔600a中的多晶硅602的深部。
因此，本发明人已经构想出通过重复进行层间绝缘膜123的层叠、层间绝缘膜123中贯通孔600a的形成、贯通孔600a中多晶硅602的埋入以及向埋入的多晶硅602中的杂质注入以充分地将杂质较深地注入到贯通孔600a中多晶硅602，由此来形成通孔600。由于通过这样重复进行，在一次杂质的注入中贯通孔600a的深度较浅，所以能够充分地将杂质注入到贯通孔600a内的多晶硅602的深处。通过重复这样的工序，杂质能够充分地注入到整个贯通孔600a中的埋入的多晶硅602中。以下，将顺次说明这样的第二实施方案的详细情况。
<3.2构造>
首先，将参照图23说明根据本公开的第二实施方案的成像装置1的详细构造。图23是示出根据本实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
具体地，如图23所示，根据本实施方案的通孔600包括在膜厚方向贯穿层间绝缘膜123的一部分的多个柱部604以及设置在层间绝缘膜123内并将柱部604彼此电气连接的一个或多个连接焊盘单元606。换言之，在图23所示的示例中，连接焊盘单元606从图中的上下方向被两个柱部604夹在中间。注意，在本实施方案中，通孔600的柱部604的数量并不限定于两个，可以是两个以上。此外，连接焊盘单元606的数量不限于一个，只要是电气连接多个柱部604所需的数量即可。
在本实施方案中，柱部604及连接焊盘单元606的沿着第一半导体基板100的表面截取的横截面形状可以是大致圆状或大致矩形，并且没有特别限定。此外，将连接焊盘单元606夹在中间的两个柱部604可以设置于在通过平行于第一半导体基板100的前面(第一面)截取层间绝缘膜123得到的平面中彼此重叠的位置。以这种方式，由于第二半导体基板200的背面(第二面)和第一半导体基板100的阱区域118能够以更短的布线路径连接，所以能够减小第二半导体基板200的背面(第二面)和第一半导体基板100的阱区域118之间的电阻值。另外，优选地，连接焊盘单元606的面积比柱部604的横截面更宽大。当形成根据本实施方案的通孔600时，贯通孔600a形成多次。然而，即使各贯通孔600a的位置偏离，各柱部604不重叠并且位置偏离，能够通过宽的连接焊盘单元606将偏离的柱部604电气连接。
在本实施方案中，与第一实施方案类似地，柱部604也可以由包含p型(第一导电类型)杂质(例如硼等)的多晶硅形成。此外，连接焊盘单元606也可以由包含p型(第一导电类型)杂质的多晶硅或者诸如铝、钛、钽、钨、钌或钼(Mo)等金属材料形成。
<3.3制造方法>
接着，参照图20A至图20H说明本实施方案的成像装置1的制造方法。图20A至20H是用于说明本实施方案的成像装置1的制造方法的示意图，具体地，每个附图是制造工序中的各阶段中的与图19的成像装置1的横截面构造的示意图相对应的剖视图。
注意，图20A至图20E与示出本公开的第一实施方案的制造方法的图14A至图14E类似，因此在此省略说明。
接着，如图20F所示，在层间绝缘膜123上形成连接焊盘单元606。
然后，在连接焊盘单元606和层间绝缘膜123上进一步层叠层间绝缘膜123，并且通过CMP等使其表面平坦化。另外，如图20G所示，形成从层间绝缘膜123的表面到连接焊盘单元606的贯穿层间绝缘膜123的贯通孔600a。
接着，如图20H所示，以埋入贯通孔600a的方式形成多晶硅602。此外，向埋入的多晶硅602注入p型(第一导电类型)杂质。然后，通过CMP等去除多晶硅02的从贯通孔600a突出的部分，并使层间绝缘膜123的表面平坦化。
接着，在层间绝缘膜123的表面上层叠并接合第二半导体基板200，但之后的工序与图14F到图14G所示的第一实施方案的制造方法相同，因此这里省略说明。
<3.4变形例>
接着，参照图21，说明本实施方案的变形例。图21是示出本实施方案的变形例的成像装置1的主要部分的示例的横截面构造的示意图。具体地，在本变形例中，如图21所示，将连接焊盘单元606夹在中间的两个柱部604可以设置于在平行于第一半导体基板100的前面(第一面)地截取层间绝缘膜123得到的平面中彼此不重叠的位置处。
＜4.第三实施方案＞
＜4.1构造＞
接着，参照图22说明根据本公开的第三实施方案的成像装置1的详细构造。图22是示出根据本实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
如图22所示，在本实施方案中，通孔600设置在第二半导体基板200的背面(第二面)上并且包括与通孔600电气连接的焊盘单元(第二焊盘单元)608。在本实施方案中，由于通过设置焊盘单元608增加了通孔600与第二半导体基板200的背面的接触面积，因此能够降低通孔600与背面之间的接触电阻。另外，在本实施方案中，焊盘单元608的形状可以为大致圆状或大致矩形，并且没有特别限定。
此外，在本实施方案中，与第一实施方案类似地，焊盘单元608也可以由包含p型(第一导电类型)杂质(例如硼等)的多晶硅形成。此外，焊盘单元608也可以由诸如铝、钛、钽、钨、钌或钼(Mo)等金属材料形成。
<4.2制造方法>
接着，参照图23A至图23C说明本实施方案的成像装置1的制造方法。图23A至图23C是用于说明本实施方案的成像装置1的制造方法的示意图，具体地，各附图是在制造工序中的各阶段的与图22的成像装置1的横截面构造的示意图相对应的剖视图。
首先，在本实施方案中，执行示出本公开的第一实施方案的制造方法的图14A至图14B所示的步骤。
然后，如图23A所示，形成从层间绝缘膜123的表面到焊盘单元121的贯穿层间绝缘膜123的贯通孔600a，并且在层间绝缘膜的上表面侧上挖掘比贯通孔600a的横截面更宽的沟槽610，以形成焊盘单元608。
接着，如图23B所示，以埋入贯通孔600a及沟槽610的方式形成多晶硅602。此外，向埋入的多晶硅602注入p型(第一导电类型)杂质。
然后，如图23C所示，通过CMP等去除多晶硅602的从贯通孔600a及沟槽610突出的部分，并使层间绝缘膜123的表面平坦化。
接着，在层间绝缘膜123的表面层叠并接合第二半导体基板200，但此后的步骤与图14F至图14G所示的第一实施方案的制造方法相同，因此在此省略说明。
<<5.第四实施方案>>
<5.1背景>
首先，将参照图24至图26，对创造本公开的第四实施方案的背景进行说明。图24至图26是用于说明根据本实施方案的比较例的成像装置1的制造工序的示意图。这里，比较例是指本发明人在形成本公开的第四实施方案之前反复研究的成像装置1，并且是指上述的第一实施方案。
图24示出了根据比较例的的成像装置1的通孔600形成时的制造工序。如上所述，当形成通孔600时，在形成贯通孔600a之后，以埋入贯通孔600a的方式形成多晶硅602，通过CMP去除多晶硅602的从通孔600突出的部分后，执行退火。
然而，如图25所示，当将多晶硅602埋入贯通孔600a时，由于从贯通孔600a底面及侧面各向同性地进行多晶硅602的成膜，因此多晶硅602可能以覆盖在贯通孔600a的上部的方式封闭贯通孔600a，并且空腔620可能进入多晶硅602的内部。注意，这里，将退火前在多晶硅602的中心部产生的空洞表示为“空腔”，将退火后在整个多晶硅中产生的微细空洞(封闭气孔)表示为“空隙”。
此外，如图26所示，由于退火引起的热，多晶硅602移动至空腔620的一部分，由此在多晶硅602的内部有时会产生多个空隙622。然后，由于这样的空隙622的产生，贯通孔600a中的多晶硅602变得不连续，或者在第二半导体基板200的半导体层200S的背面侧的阱区域218与第一半导体基板100的半导体层100S的阱区域118之间发生断线，使得不能确保通孔600的导通。
因此，本发明人创造了下面将要说明的本公开的第四实施方案，以确保即使在进行成像装置1的大规模生产的情况下的具有良好成品率的通孔导通。以下，将顺次说明本实施方案的详细情况。
<5.2实施方案>
接着，将参照图27说明根据本公开的第四实施方案的成像装置1的详细构造。图27是示出根据本实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
如图27所示，根据本实施方案的通孔600包括中心部630和外周部632，中心部630在大致垂直于第一半导体基板100的前面(第一面)的方向上延伸，外周部632被设置为围绕中心部630。
在本实施方案中，中心部630的沿着第一半导体基板100的表面截取的横截面形状可以为大致圆状或大致矩形状，并且没有特别限定。此外，在本实施方案中，上述中心部630在与第一半导体基板100表面垂直的方向上截取的截面形状可以为大致矩形、宽度从第二半导体基板200朝向第一半导体基板100变窄的大致锥形或者宽度从第一半导体基板100朝向第二半导体基板200变窄的大致锥形，并且没有特别限定。详细情况将在后面说明。
另外，在本实施方案中，中心部630优选由埋入性良好的，具体地，热收缩难以导致产生空腔的埋入膜形成。更详细地，例如，中心部630可以由氧化硅、氮化硅、氮掺杂碳化硅、碳掺杂氧化硅、氧化铝、氧化铪等形成。或者，中心部630可以由基于聚酰亚胺的树脂材料形成，或者可以由包含选自铝、钛、钽、钨、钌和钼中的任意一种金属的金属材料或化合物材料形成。
在本实施方案中，外周部632也能够由包含p型(第一导电类型)杂质(例如硼等)的多晶硅形成。另外，还可以具有设置在通孔600的外周部632和第一半导体基板100的前面(第一面)上的底部632a。
接着，将参照图28至图29说明本实施方案的成像装置1的制造方法。图28和图29是用于说明本实施方案的成像装置1的制造方法的示意图。
首先，与图14A至图14E所示的根据本公开的第一实施方案的成像装置1的制造方法类似地，通过CMP等去除多晶硅602的从通孔600a突出的部分，并使层间绝缘膜123的表面平坦化。
然后，在该阶段中，如上所述，在多晶硅602内可能会产生空腔620。因此，在本实施方案中，如图28所示，以埋入在多晶硅602的中心处产生的空腔620的方式形成埋入膜(例如氧化硅等)634。注意，将要埋入的空腔620的形状在此不限定。另外，为了改善埋入性，在埋入空腔620之前，也可以通过蚀刻(干蚀刻或湿蚀刻)扩大空腔620的尺寸。此外，如上所述，优选将热收缩难以产生空腔的埋入膜634埋入到空腔620中，因此，在本实施方案中，埋入膜634的成膜方法优选使用高密度等离子体(HDP)-化学气相沉积(CVD)、流动式CVD或涂布法。另外，这里所谓流动式CVD是指能够形成诸如液体等具有流动性的膜的技术。另外，在使用上述的金属材料或化合物材料作为埋入膜634的情况下，可以使用溅射或CVD法，但优选地，选择其中从贯通孔600a的底部进行成膜的能够自下而上的形成埋入膜634的方法。
然后，通过CMP等去除埋入膜634的从贯通孔600a突出的部分，并且使层间绝缘膜123的表面平坦化。此外，执行退火处理。
在本实施方案中，通过由以上制造工序形成具有以上构造的通孔600，如图28所示，由于多晶硅602内的空腔620因埋入膜634的埋入而变得不存在，因此即使执行退火，多晶硅602的移动也受到限制，并且能够抑制空隙622的产生。由此，在本实施方案中，能够避免由于贯通孔600a中多晶硅602的断线或在第二半导体基板200的半导体层200S的背面侧的阱区域218与第一半导体基板100的半导体层100S的阱区域118之间的断线而无法确保通孔600的导通的情况。
另外，在本实施方案中，在通孔600内可以存在不会导致断线或接触不良的非常微细的空隙622。
<5.3变形例>
接着，参照图30A至图30C说明本实施方案的变形例。图30A至图30C是示出根据本实施方案的变形例1的成像装置1的主要部分的示例的横截面构造的示意图。详细地，图30A至图30C示出了根据本实施方案的变形例的通孔600，图中下侧为第一半导体基板100侧，图中上侧为第二半导体基板200侧。
如图30A至图30C所示，中心部630在垂直于第一半导体基板100表面的方向上截取的截面形状可以为大致矩形，也可以为宽度从第二半导体基板200朝向第一半导体基板100变窄的大致锥形，或者也可以是宽度从第一半导体基板100朝向第二半导体基板200变窄的大致锥形，并且没有特别限定。
注意，如果中心部630的截面具有宽度从第一半导体基板100朝向第二半导体基板200变窄的大致锥形，通孔600与第一半导体基板100的阱区域118之间的接合面增大，使得如果用金属材料等形成中心部630，则能够降低接触电阻。
此外，如果中心部630的截面具有宽度从第二半导体基板200朝向第一半导体基板100变窄的大致锥形，意味着埋入膜634容易埋入到空腔620中。换言之，如果空腔620的形状为宽度从第二半导体基板200朝向第一半导体基板100变窄的大致锥形，则埋入膜634相对于空腔620的埋入性将提升。
<<6.第五实施方案>>
<6.1背景>
首先，参照图31和图32说明本实施方案的背景。图31和图32是用于说明本公开的第五实施方案的背景的示意图。在上述的第一实施方案中，将第一半导体基板100和第二半导体基板200直接接合。具体地，例如，如图31右侧所示，在第二半导体基板200的背面(第二面)上，含有杂质(p型(第一导电类型)的杂质(例如硼(B)等))的阱区域218宽大地存在，以使得即使在接合时产生偏移仍能够使第二半导体基板200的半导体层200S的背面(第二面)侧的阱区域218和通孔600电气地可靠接合。
另外，如图31的左侧所示，在第二半导体基板200上形成有多个晶体管。在本公开的实施方案中，可以使用各种类型的晶体管作为设置在第二半导体基板200上的晶体管。例如，如图32所示，示出了隔着绝缘膜(未示出)设置在第二半导体基板200(具体地，半导体层200S)上的平坦的栅极电极220以及其中栅极电极220埋入第二半导体基板中的具有鳍片222的Fin型晶体管等。另外，本实施方案中使用的晶体管的示例包括其中栅极电极220延伸到第二半导体基板200的深处的具有鳍片222的完全耗尽型(FD-SOI:Fully Depletion-Silicon on Insulator)晶体管。
顺便提及地，如果试图在具有在图31右侧所示的背面形式的第二半导体基板200上形成具有图32所示的鳍片222的完全耗尽型晶体管，在鳍片222之间的成为沟道的位置处存在杂质，并且存在着晶体管无法执行期望的操作的可能性。另外，即使在Fin型晶体管的情况下，当鳍片222未延伸至第二半导体基板200的深处时，几乎不会发生问题，但在鳍片延伸至深处的情况下，与完全耗尽型晶体管类似地，晶体管也有可能不执行期望的动作。
因此，在本公开的第五实施方案中，在第二半导体基板200的背面(第二面)上，在对应于上述晶体管的部位设置不包含杂质的非掺杂区域。用这种方式，期望类型的晶体管可以形成在期望的部位。以下，详细说明本实施方案。
<6.2实施方案>
参照图33说明本公开的第五实施方案。图33是示出根据本实施方案的成像装置1的主要部分的示例的平面构造的示意图，并且示出了第二半导体基板200的上面侧和背面侧。具体地，在放大晶体管AMP为具有鳍片222的完全耗尽型晶体管等的情况下，如图33的右侧所示，在对应于放大晶体管AMP的第二半导体基板200的背面(第二面)设置有未掺杂杂质的非掺杂区域230。用这种方式，即使在放大晶体管AMP为具有鳍片222的完全耗尽型晶体管等的情况下，由于在鳍片222之间的成为沟道的部位不存在杂质，所以该晶体管能够作为完全耗尽型晶体管发挥作用。
注意，在本实施方案中，设置在非掺杂区域230的相反侧的晶体管不限于具有鳍片222的完全耗尽型晶体管，并且可以是平面型完全耗尽型晶体管或Fin型晶体管。即，在本实施方案中，设置在非掺杂区域230的相反侧的晶体管不特别限定，只要晶体管可以设置为使得沟道区域对应于不含有杂质的非掺杂区域230即可。另外，在这些晶体管的周围，优选设置具有贯穿第二半导体基板200的半导体层200S的FTI结构的元件分离区域(层间绝缘膜)123，以及具有不贯穿半导体层200S的DTI结构的元件分离区域123。在具有DTI结构的元件分离区域123的情况下，杂质可能存在于该元件分离区域123的第二半导体基板200的背面侧。
<6.3制造方法>
接着，参照图34A到图34D说明本实施方案的成像装置1的制造方法。图34A到图34D是用于说明根据本实施方案的成像装置1的制造方法的说明图。
首先，如参照图14A至图14E所示，形成第一半导体基板100以获得图34A所示的形态。接着，在本实施方案中，在第二半导体基板200的背面形成用于接合第一半导体基板100与第二半导体基板200的对准标记270。通常，这种对准标记270往往被布置在像素阵列单元540外。例如，可以通过将绝缘膜埋入第二半导体基板200的背面并平坦化，形成对准标记270。
然后，以形成的对准标记270为基准，形成覆盖将作为非掺杂区域230的部位的掩模，并执行离子注入。此时，考虑到错位，优选通过使掩模比非掺杂区域230所需尺寸更大来形成不包含杂质的区域。详细地，例如，在对应于放大晶体管AMP的区域的非掺杂区域230的情况下，优选地形成比放大晶体管AMP更大的非掺杂区域230。
然后，如图34C所示，使用对准标记270将第一半导体基板100与第二半导体基板200接合。此时，由于接合精度问题可能产生偏差，但是通过在偏离的部位形成具有FTI结构的元件分离区域123能够执行校正。
然后，在第二半导体基板200上形成具有鳍片222的完全耗尽型晶体管作为放大晶体管AMP。在鳍片222的周围去除半导体层200S，并且通过具有FTI结构的元件分离区域123将鳍片的周围切分。另外，通过离子注入在第二半导体基板200的半导体层200S的一部分中引入杂质，并且成为晶体管的源极/漏极区域。
注意，在放大晶体管AMP的周围可以形成DTI型元件分离区域123。在这种情况下，在元件分离区域123下方不存在杂质，并且认为由于界面态而产生不良的影响。为了防止这种影响，在形成元件分离区域123之后，可以在元件分离区域123下方的第二半导体基板200的背面注入浅的杂质。
＜6.4变形例＞
另外，在上述实施方案中，非掺杂区域230形成在第二半导体基板200的背面，但在本实施方案的变形例中，在第二半导体基板200的背面，可以形成包含比阱区域(第二区域)218的杂质浓度更高的高浓度区域(第一区域)232。下面，参照图35说明本变形例的详细内容。图35是示出根据本实施方案的变形例的成像装置1的主要部分的示例的平面构造的示意图。
如图35所示，在第二半导体基板200的背面上，以对应于形成电气连接第一半导体基板100的阱区域118和第二半导体基板200的阱区域218的通孔600的部位的方式，可以形成含有比阱区域(第二区域)218浓度更高的杂质的高浓度区域(第一区域)232(例如，通孔600设置在高浓度区域232上)。在本变形例中，通过形成高浓度区域232，可以减小第一半导体基板100的阱区域118与第二半导体基板200的阱区域218的连接的接触电阻。此外，如图35所示，优选在高浓度区域232的周围设置FTI型元件分离区域123等，以使通孔600不电气连接至不必要的部位。
<<7.第六实施方案>>
<7.1背景>
在本公开的实施方案中，在通孔600与第二半导体基板200的半导体层200S的背面(第二面)侧的阱区域218之间的接触电阻优选较低。然而，在第二半导体基板200的背面，在接合前由于在大气中暴露而形成自然氧化膜。由于通孔600与第二半导体基板200的背面(第二面)隔着自然氧化膜接合，通孔600和第二半导体基板200的背面之间的接触电阻增大。此外，当接触电阻增大时，第一半导体基板100的阱区域118和第二半导体基板200的阱区域218不具有相同电位，PD和晶体管无法执行期望的操作，并且在光转换效率和电荷传输速度等方面产生像素偏差。因此，为了降低接触电阻，可以考虑执行去除第二半导体基板200的背面的自然氧化膜并将第二半导体基板200与第一半导体基板100接合的处理。然而，当执行这样的处理时，虽然能够降低在通孔600和第二半导体基板200的背面之间的接触电阻，但是第二半导体基板200的背面和层间绝缘膜123的上表面之间的接合强度劣化。
因此，在本公开的第六实施方案中，由含有高浓度杂质的绝缘膜构成的接合膜设置在第一半导体基板100与第二半导体基板200之间。在本实施方案中，通过形成第二半导体基板200的晶体管时的热处理，接合膜中的杂质局部扩散到通孔600的上表面和第二半导体基板200的背面(第二面)。因此，根据本实施方案，能够在不劣化第二半导体基板200的背面与层间绝缘膜123的上表面之间的接合强度的情况下，降低通孔600与第二半导体基板200的背面之间的接触电阻。下面，将说明本实施方案的详细内容。
<7.2实施方案>
首先，将参照图36说明根据本实施方案的成像装置1的详细构造。图36是示出本实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
在本实施方案中，如图36所示，在第一半导体基板100和第二半导体基板200之间设置有接合膜750。接合膜750可以由含有杂质(p型(第一导电类型)的杂质(例如硼(B)等))的且由二氧化硅(SiO2)等构成的绝缘膜形成。详细地，接合膜750例如由二氧化硅(SiO2)和氧化硼(BxOy)构成的硼硅酸盐玻璃(BSG)、由二氧化硅(SiO2)和氧化磷(PxOy)构成的磷硅玻璃(PSG)等形成。在本实施方案中，通过设置这样的接合膜750，通过第一半导体基板100与第二半导体基板200接合后的热处理，杂质从接合膜750向通孔600或第二半导体基板200的背面热扩散。因此，在本实施方案中，第二半导体基板200的半导体层200S内的杂质以从背面(第二面)沿层叠方向变低的方式分布，而通孔600中的杂质从第一半导体基板100的半导体层100S的前面(第一面)沿着层叠方向变高地方式分布。
这样，在本实施方案中，在第一半导体基板100和第二半导体基板200之间设置接合膜750，通过第一半导体基板100和第二半导体基板200接合后的热处理，使杂质从接合膜750热扩散。因此，在本实施方案中，能够通过接合膜750导致的杂质的扩散降低通孔600和第二半导体基板200的背面之间的接触电阻，而又不会使第一半导体基板100和第二半导体基板200之间的接合强度劣化。
<7.3制造方法>
接着，参照图37A至图37C说明本实施方案的成像装置1的制造方法。图37A至图37C是示出根据本实施方案的成像装置1的制造方法的说明图。
在本实施方案中，如图37A所示，在第一半导体基板100与第二半导体基板200接合前，可以在第一半导体基板100的层间绝缘膜123上设置含有杂质的接合膜750，并且可以在第二半导体基板200(详细而言为半导体层200S)的背面上设置不含有杂质的接合膜752。然后，在接合时，通过接合膜750和752接合第一半导体基板100和第二半导体基板200。此外，如图37B所示，在第一半导体基板100与第二半导体基板200接合前，可以在第二半导体基板200(详细而言为半导体层200S)的背面上设置含有杂质的接合膜750，可以在第一半导体基板100的层间绝缘膜123上设置不含有杂质的接合膜752。此外，在本实施方案中，可以在第二半导体基板200(详细地，半导体层200S)的背面上和第一半导体基板100的层间绝缘膜123上设置含有杂质的接合膜750。
另外，在本实施方案中，接合膜750可以通过使用原子层沉积法(ALD)形成，但也可以通过其他方法形成。另外，杂质不限于磷(P)和硼(B)，可以使用3族或5族中的其它元素。此外，在本实施方案中，杂质的注入不需要与接合膜750的形成同时执行，可以在接合膜750的形成后执行。在这种情况下，可以使用将杂质的原子作为等离子体或离子注入的方法(例如离子注入法)。
<<8.第七实施方案>>
<8.1背景>
如上面的实施方案所述，为了提高电气连接性，即降低接触电阻，引入杂质并使杂质扩散是有效的。然而，当杂质在诸如半导体层等单晶硅中热扩散时，根据热处理的处理内容，杂质扩散到不需要的部位，由此可能会对晶体管的特性产生不良影响。
因此，在本公开的第七实施方案中，通过使杂质从含有杂质的多晶硅热扩散，杂质的扩散在多晶硅/硅界面处停止，并且防止了杂质向不需要的部位扩散。以下，详细说明本实施方案。
<8.2实施方案>
接着，将参照图38和图39说明根据本公开的第七实施方案的成像装置1的详细构造。图38和图39是示出根据本实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
在本实施方案中，如图38所示，在第一半导体基板100和第二半导体基板200之间设置有接合膜760。接合膜760由含有杂质(p型(第一导电类型)的杂质(例如硼(B)等))的多晶硅构成。此外，在本实施方案中，如图39所示，接合膜760可以以埋入第二半导体基板200的半导体层200S的一部分的方式设置。另外，在本实施方案中，埋入的接合膜760的形状在平面图中可以是圆形形状、矩形形状或框状，并且没有特别限定。
在本实施方案中，由于接合膜760由多晶硅构成并且半导体层200S由单晶硅构成，因此在接合膜760与半导体层200S之间存在界面。因此，由于形成第二半导体基板200的晶体管时的热处理，接合膜760中包含的杂质被上述界面妨碍，难以产生向半导体层200S的扩散。由此，在本实施方案中，由于来自接合膜760的杂质不会广泛扩散到半导体层200S中，因此能够避免对设置在半导体层200S中的晶体管的不良影响。另一方面，由于通孔600由多晶硅形成，因此接合膜760中包含的杂质可以向通孔600扩散，能够降低通孔600与接合膜760之间的接触电阻。
<8.3制造方法>
接着，参照图40说明本实施方案的成像装置1的制造方法。图40是用于说明本实施方案的成像装置1的制造方法的说明图。
首先，如参照图14A至图14E所示，形成第一半导体基板100，并且得到图40左侧的最上方所示的第一半导体基板100。接着，如图40的左侧上方起第二个所示，具有100nm至数nm的膜厚的多晶硅膜762形成在第二半导体基板200的背面侧。接着，如图40左侧的最下面所示，向多晶硅膜762离子注入杂质，并且通过CMP使表面平坦化以得到接合膜760。
然后，如图40的右侧的最上面所示，接合第二半导体基板200和第一半导体基板100。此外，如图40右侧的最下面所示，将晶体管等形成在第二半导体基板200上。
此外，在本实施方案中，并不限定于使用离子注入来形成接合膜760，例如可以通过在多晶硅膜的形成的同时导入杂质来形成接合膜760。
<<9.第八实施方案>>
<9.1背景>
首先，将参照图41和图42说明本公开的第八实施方案的背景和概要。图41是用于说明本实施方案的背景的示意图，图42是示出本实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
在上述本公开的第三实施方案中，通过在通孔600和第二半导体基板200的背面之间设置焊盘单元608，增大了接触面积，降低了通孔600和第二半导体基板200的背面之间的接触电阻。如图41所示，通过在第一半导体基板100和第二半导体基板200的接合前暴露于大气，或者通过经受用于接合的热处理，在第二半导体基板200的背面形成有氧化膜700。因此，由于这样氧化膜的存在，焊盘单元608与第二半导体基板200的背面间的接触电阻(即，通孔600与第二半导体基板200的背面的接触电阻)增大，由此，导致诸如模糊或噪声的增大等成像装置1的特性劣化。
因此，在本公开的第八实施方案中，如图42所示，通过局部还原氧化膜700的端部(在图42中，箭头表示还原处理)，降低通孔600与第二半导体基板200的背面之间的接触电阻。以下，详细说明本实施方案。
<9.2实施方案>
接着，将参照图43和图44说明本实施方案的成像装置1的制造方法。图43和图44是用于说明根据本实施方案的成像装置1的制造方法的示意图。
首先，如图43的上部左侧所示，在第一半导体基板100侧形成通孔600。由于通孔600的形成方法上面已经说明，因此省略其详细内容。接着，如图43的从上部左侧起第二个所示，在层间绝缘膜123和通孔600上形成由多晶硅构成的膜609。通过离子注入将杂质引入膜609中，并且此时，可以执行用于杂质的热扩散等的退火。然后，如图43的从上部左侧起第三个所示，使用光刻、干蚀刻等在膜609上形成图案，从而在通孔600上形成焊盘单元608。此外，如图43的上部右侧所示，在焊盘单元608上使用CVD等形成由氧化硅膜(SiO2)构成的层间绝缘膜123。接着，通过CMP等使层间绝缘膜平坦化以得到图43的下部左侧所示的形态。
接着，如图43的从下部左侧起第二个所示，将其上形成有通孔600、焊盘单元608等的第一半导体基板100与第二半导体基板200(在图43中所示的半导体层200S)接合。另外，第二半导体基板200的背面可以在接合前或接合后使用离子注入引入杂质。此外，如上所述，在接合时，在第一半导体基板100和第二半导体基板200的接合面上生成数nm的氧化膜。接着，在接合后，将第二半导体基板200的膜厚减少至数百nm。具体地，第二半导体基板200的膜厚优选约为200至600nm。例如可以通过使用研磨机研磨至约数μm的厚度并且随后使用湿蚀刻或通过CMP法的表面研磨，能够将膜减薄至期望的膜厚度。
接着，如图43的从下方左侧起第三个所示，通过使用光刻、干蚀刻等在第二半导体基板200的半导体层200S中形成沟槽来进行元件分离。此时，优选形成沟槽使得焊盘单元608的端部从沟槽露出。在本实施方案中，至少使焊盘单元608的侧面露出。在干蚀刻时，通过使用发射光谱(OES)的波形检测端点可以控制焊盘单元608的露出的程度。
另外，在本实施方案中，沟槽的宽度优选为100至300nm。此外，在本实施方案中，优选将沟槽的深度与宽度之比，即长宽比设为约5以下，以使在焊盘单元608的端部的还原处理中气体等容易在周围流动。
接着，如图43的下段右侧所示，通过利用NH3或H2气体的等离子体照射，对从沟槽露出的半导体层200S的端部和焊盘单元608的端部处的氧化膜进行还原处理。此时，至少位于从半导体层200S及焊盘单元608的端部向内的位置的部分被还原。此外，在本实施方案中，在等离子体照射后，通过执行高温退火而使内部被还原。
之后，虽然未示出，在第二半导体基板200的半导体层200S上形成晶体管等。
此外，在本实施方案中，如图44所示，可以在接合后执行焊盘单元608的图案化。详细地，当沟槽形成在第二半导体基板200的半导体层200S上以分离元件时，可以同时进行焊盘单元608的图案化。然后，与图43类似地，对从沟槽露出的位于半导体层200S的端部和焊盘单元608的端部的氧化膜进行还原处理。
注意，在上述说明中，对适用于通孔600与第二半导体基板200的背面之间的焊盘单元608的情况进行了说明。然而，本实施方案中可以适用于设置在第一半导体基板100和第二半导体基板200之间电气导通的部位处的焊盘单元或半导体层200S。
接着，参照图45说明根据本实施方案的平面布局。图45是示出本实施方案的成像装置1的主要部分的示例的平面构造的示意图，其中上部是第二半导体基板200的背面并且下部是第一半导体基板100的上表面。此外，从图45的左侧顺次示出了本公开的第一实施方案的布局示例、本实施方案的布局示例(示例1)、本实施方案的布局示例(示例2)。特别地，在示例2中，以使用沟槽的图案自对准的方式设置有焊盘单元。注意，在本实施方案中，焊盘单元也可以存在于不需要电气导通至第二半导体基板200的背面的部位。在该情况下，焊盘单元可以在不连接至配线的情况下被形成为被分隔的状态。
<<10.第九实施方案>>
<10.1背景>
首先，参照图46和图47说明本实施方案的背景。图46和图47是用于说明本实施方案的背景的示意图。在上述本公开的第三实施方案中，通过在通孔600和第二半导体基板200的背面之间设置焊盘单元608，增大了接触面积，降低了通孔600和第二半导体基板200的背面之间的接触电阻。因此，可以通过增大焊盘单元608的尺寸进一步降低接触电阻。
例如，如图46所示，能够通过如下方式形成焊盘单元608：在氧化硅(SiO2)等的绝缘膜中形成沟槽，以埋入该沟槽的方式埋入多晶硅，并且通过CMP去除从沟槽突出的多晶硅。然而，当焊盘单元608的尺寸增大时，在CMP后容易产生凹陷(即凹面(dishing))，并且在以与具有这样的凹面的焊盘单元608接触的方式形成通孔600的情况下，变为电气开路，并且通孔600和焊盘单元608之间难以可靠地电气连接。另外，即使能够将通孔600与焊盘单元608之间电气连接，但由于存在由凹面引起的空隙，因此不可避免地导致接触电阻增大。
因此，在本实施方案中，如图47所示，通过设置多个小的焊盘单元(第二焊盘单元)608a代替大的焊盘单元608，能够减小密度差，并且减少CMP进行表面研磨时的凹面的发生。另外，在本实施方案中，通过在用于连接的焊盘单元608a的周围形成不用于连接的伪焊盘单元(第三焊盘单元)608b，能够进一步减小密度差，并且能够进一步减少凹面的发生。因此，通孔600与焊盘单元608a之间能够电气连接，并且能够减少接触电阻的增大。此外，在本实施方案中，通过经由多个焊盘单元608a将通孔600与第二半导体基板200的背面电气连接，即使在一个焊盘单元608a中发生连接失效，也能够在通过其它焊盘单元608a维持通孔600与第二半导体基板200的背面之间的连接的同时降低接触电阻。下面，将详细说明本实施方案。
<10.2实施方案>
接着，将参照图48到图50说明根据本公开的第九实施方案的成像装置1的详细构造。图48和图49是示出本实施方案的成像装置1的主要部分的示例的横截面构造的示意图，图50是示出本实施方案的成像装置1的主要部分的示例的平面构造的示意图。
在本实施方案中，如图48所示，设置有多个小焊盘单元608a以及不用于连接的伪焊盘单元608b。然后，多个焊盘单元608a经由连接单元611彼此连接，并且与通孔600电气连接。或者，在本实施方案中，如图49所示，设置有多个小焊盘单元608a以及不用于连接的伪焊盘单元608b。多个焊盘单元608a的每个通过通孔600与焊盘单元121电气连接。在本实施方案中，焊盘单元608a和608b可以由多晶硅(poly-Si)、铜(Cu)等不生成硅化物的金属材料形成。在本实施方案中，可以不设置用作虚设件(即，不电气连接其他元件)的焊盘单元608b。
在本实施方案中，俯视时的焊盘单元608a和608b的形状并不限定，如图50所示，可以是圆形形状、矩形形状、环状形状或矩形框状。此外，虽然未图示，但也可以是三角形形状或多边形形状。另外，其排布也可以布置成交错格子状，并且没有特别限定。在框架状的焊盘单元608a和608b的情况下，在内侧设置氧化硅(SiO2)等的绝缘膜。另外，俯视时的焊盘单元608a和608b的尺寸没有特别限定，只要不产生CMP的凹面即可。
根据本实施方案，通过设置多个小焊盘单元608a，能够减小密度差，并且减少凹面的发生。另外，在本实施方案中，通过在用于连接的焊盘单元608的周围形成不用于连接的伪焊盘单元608b，可以进一步减小密度差，并且可以进一步减少凹面的发生。此外，通过设置伪焊盘单元608b，第一半导体基板100和第二半导体基板200的接合均匀地进行，因此能够避免在第一半导体基板100和第二半导体基板200之间产生空隙。由此，根据本实施方案，能够容易地接合第一半导体基板100和第二半导体基板200。因此，根据本实施方案，可以将通孔600和焊盘单元608a之间电气连接，并且减少接触电阻的增大。此外，在本实施方案中，通过经由多个焊盘单元608a将通孔600与第二半导体基板200背面电气连接，即使在一个焊盘单元608a中产生连接失效，也可以通过其他焊盘单元608a维持通孔600与第二半导体基板200的背面之间的连接以降低接触电阻。
<10.3制造方法>
接着，参照图51和图52说明本实施方案的成像装置1的制造方法。图51和图52是用于说明根据本实施方案的成像装置1的制造方法的说明图。
首先，如参照图14A至图14E所示，当形成第一半导体基板100(详细地，通孔600或层间绝缘膜123)并且在其上形成由多晶硅(poly-Si)构成的连接单元611时，得到图51的上部左侧所示的形态。注意，连接单元611也可以在形成其他配线层时同时形成。接着，在本实施方案中，如图51的上段右侧所示，在连接单元611上形成氧化硅(SiO2)膜123，并且执行图案化。
接着，如图51的下部左侧所示，在氧化硅膜123上形成由多晶硅(poly-Si)构成的膜612。此时，以埋入设置于氧化硅膜123的沟槽中的方式形成多晶硅。此外，如图51的从下方左侧起第二个所示，通过CMP去除从氧化硅膜123突出的膜612，形成焊盘单元608a和608b。然后，如图51的下部右侧所示，将第二半导体基板200接合到第一半导体基板100。
在本实施方案中，也可以使用图52所示的制造方法。首先，如参照图14A所示，将焊盘单元121等形成在第一半导体基板100上，并且得到图52的上部左侧所示的形态。接着，在本实施方案中，如图52的从上部左侧起第二个所示，形成层间绝缘膜123，并且在层间绝缘膜123中形成通孔600。
接着，如图52的上部右侧所示，进一步在层间绝缘膜123上形成氧化硅膜，并且执行图案化。
接着，如图52的下部左侧所示，在层间绝缘膜123上形成由多晶硅(poly-Si)构成的膜613。此时，以埋入设置于层间绝缘膜123的槽(沟槽)的方式形成多晶硅。此外，如图52的从下方左侧起第二个所示，通过CMP去除从层间绝缘膜123突出的膜613以形成焊盘单元608a和608b。然后，如图52的下部右侧所示，将第二半导体基板200接合到第一半导体基板100。
<<11.第十实施方案>>
<11.1背景>
首先，将参照图53说明本公开的第十实施方案的背景和概要。图53是用于说明本公开的第十实施方案的示意图。
如图53左侧所示，如上所述，通孔600可以通过例如在氧化硅(SiO2)等层间绝缘膜123中形成沟槽，以埋入该沟槽的方式埋入多晶硅并且通过CMP去除从沟槽突出的多晶硅来形成。然而，当通孔600的上表面因CMP而导致凹陷(凹槽)的情况下，难以将通孔600与第二半导体基板200的背面之间可靠地电气连接。另外，即使能够将通孔600与第二半导体基板200的背面彼此电气连接，但由于在通孔600的上表面上因凹面而导致存在空隙，因此接触电阻增大不可避免。
因此，在本公开的第十实施方案中，如图53的右侧所示，在第一半导体基板100和第二半导体基板200之间形成由收缩性高的膜构成的接合膜125。在接合第一半导体基板100与第二半导体基板200时，接合膜125收缩，使得能够吸收通孔600与第二半导体基板200的背面之间的凹陷，并且通孔600与第二半导体基板200的背面能够电气连接。以下，详细说明本实施方案。
<11.2实施方案>
接着，将参照图53和图54说明根据本公开的第十实施方案的成像装置1的详细构造。图54是示出根据本实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
在本实施方案中，如图53的右侧所示，在第一半导体基板100的层间绝缘膜123与第二半导体基板200之间形成由收缩性高的膜构成的接合膜125。接合膜125优选由具有低成膜温度的膜形成，例如优选在800℃收缩的膜。详细地，接合膜125可以由膜密度为2.0g/cm2以下的膜形成，详细地，例如可以由旋涂玻璃(SOG)或低密度非掺杂硅酸盐玻璃(NSG)形成。另外，接合膜125可以由具有膜密度为1.5g/cm2以下且介电常数为3以下的膜形成，并且详细地，例如可以由Porus-SiO2或低介电常数材料(Low-K材料等)形成。另外，通过将具有低介电常数的膜用于接合膜125，能够反射光并提高PD的光效率。此外，在本实施方案中，接合膜125并不限定于为单层膜，也可以是由多个不同材料构成的层叠膜。
在本实施方案中，如图54所示，设置接合膜125的位置可以选择各种位置。例如，如[1]所示，接合膜125可以在层间绝缘膜123与第二半导体基板200之间。另外，如[2]所示，接合膜125可以设置在连接TG的配线层上。在这种情况下，可以在第一半导体基板100和第二半导体基板200之间的接合面上安装接合性良好的膜。此外，如[3]所示，接合膜125可以设置在第二半导体基板200的背面的下方。在这种情况下，可以有效地获得因热处理而引起的接合膜125的收缩。此外，如[4]所示，接合膜125可以在任何位置，只要在第一半导体基板100和第二半导体基板200之间即可。
另外，在本实施方案中，当接合膜125收缩时，应力被施加至TG之间的配线，并且存在该配线变形或断裂的风险。因此，如果没有连接TG的配线，如[5]所示，接合膜125可以形成为第一半导体基板100和第二半导体基板200之间的单层膜。此外，如[6]所示，接合膜125可以设置在通孔600的周边的全部(通孔600的高度方向的全部)或其一部分(通孔600的高度方向的一部分)。另外，如[7]所示，接合膜125可以设置在半导体层100S(TD、FD)侧。此外，如[8]所示，即使第一半导体基板100和第二半导体基板200的位置关系反转，也可以在第一半导体基板100和第二半导体基板200之间设置接合膜125。
<11.3制造方法>
接着，参照图55和图56说明本实施方案的成像装置1的制造方法。图55和图56是用于说明本实施方案的成像装置1的制造方法的说明图。
首先，如参照图14A及图14B所示，焊盘单元121等形成在第一半导体基板100上，并且其上形成层间绝缘膜123及接合膜125，从而得到图55的上部左侧所示的形态。接着，在本实施方案中，如图55的上部左侧起第二个所示，在接合膜125上形成抗蚀剂652，通过光刻执行图案化，根据图案执行湿蚀刻，从而形成用于通孔600的孔。
接着，如图55的上部左侧所示，以埋入孔的方式形成由多晶硅构成的膜672。此时，优选在500℃以下的温度形成膜。此外，如图55的上部右侧所示，通过CMP去除从接合膜125突出的膜672以形成通孔600。
此外，如图55的从下部左侧起第二个所示，接合第一半导体基板100和第二半导体基板200。此时，为了减少脱气(degassing)或空隙的产生，优选在真空中执行接合。接着，如图55的下部右侧所示，通过在接合后执行热处理，接合膜125收缩以吸收通孔600与第二半导体基板200的背面之间的凹槽，通孔600与第二半导体基板200的背面能够电气连接。
在本实施方案中，也可以使用图56所示的制造方法。首先，如参照图14A至图14E所示，在第一半导体基板100上的层间绝缘膜123上形成孔，以埋入孔的方式形成由多晶硅构成的膜672，并且形成通孔600。以此方式，得到图56的上部左侧所示的形态。此时，优选在500℃以下的温度下形成膜。
接着，如图56的上部左侧起第二个所示，通过使用CMP去除膜672和层间绝缘膜123，使通孔5600的上表面从层间绝缘膜123突出。然后，如图56的上部右侧所示，在通孔600上形成接合膜125。此外，如图56的下部左侧所示，使用CMP使接合膜125平坦化。
此外，如图56的下部左侧起第二个所示，接合第一半导体基板100和第二半导体基板200。此时，为了减少脱气或空隙的产生，优选在真空中执行接合。接着，如图56的下部右侧所示，通过在接合后执行热处理，接合膜125收缩以吸收通孔600与第二半导体基板200的背面之间的凹陷，并且通孔600与第二半导体基板200的背面能够电气连接。
<<12.第十一实施方案>>
首先，将参照图57和图58说明本公开的第十一实施方案的背景和概要。图57和图58是用于说明本实施方案的示意图。
如上所述，通孔600例如可以通过在诸如氧化硅(SiO2)等层间绝缘膜123中形成沟槽，以埋入该沟槽的方式埋入多晶硅，并且通过CMP去除从沟槽突出的多晶硅而形成。然而，当通孔600的上表面由于CMP而导致凹陷(凹入)的情况下，难以电气连接通孔600与第二半导体基板200的背面。另外，即使通孔600与第二半导体基板200的背面可以彼此电气连接，由于存在由凹面引起的空隙，接触电阻增大。此外，如上所述，通过用等离子体活化并暴露于大气，在第二半导体基板200的背面上生成自然氧化膜。因此，自然氧化膜增大了通孔600与第二半导体基板200的背面之间的接触电阻。
因此，在本实施方案中，如图57所示，在研磨通孔600的上表面时，多晶硅残留在通孔600周围的层间绝缘膜123上。通过在周围残留多晶硅，能够减少因通孔600的上表面上的研磨速率差而出现的凹陷，并且能够将通孔600与第二半导体基板200的背面电气连接。另外，留在周围的多晶硅的膜厚优选约为数nm。
此外，在本实施方案中，如图58所示，从多晶硅的等离子体的活化到接合在真空中执行。具体地，多晶硅被等离子体活化以在表面上生成非晶硅(接合膜)。然后，通过接合所生成的非晶硅，能够阻止在接合面上形成氧化膜。另外，在真空中处理氧化膜时，容易生成空隙等，因此接合强度有时可能会劣化。
注意，本实施方案除了如上所述地在通孔600周围的层间绝缘膜123上残留多晶硅以及在真空中执行从多晶硅的等离子体的活化至接合的处理以外，与上述实施方案相同，因此在此省略制造方法等的详细说明。
<<13.第十二实施方案>>
<13.1背景>
首先，将参照图59和图60说明本公开的第十二实施方案的背景和概要。图59和图60是示出根据本实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
如反复说明地，在上述的第一实施方案中，通孔600与第二半导体基板200的半导体层200S的背面(第二面)侧的阱区域218电气连接是重要的。然而，由于自然氧化膜存在于第二半导体基板200的背面或通孔600的上表面，通孔600与第二半导体基板200的背面之间的接触电阻可能增大。具体地，通孔600由多晶硅形成，并且第二半导体基板200由单晶硅形成，并且它们通过暴露于大气而自然氧化。
因此，在本公开的第十二实施方案中，为了减少接触电阻因上述氧化膜而增大，还原氧化膜，另外，形成具有硅的化合物以防止上述氧化膜。详细地，在本实施方案中，如图59所示，在通孔600的上表面形成由还原性高且容易形成硅化物的金属构成的接合膜670，并且接合第一半导体基板100和第二半导体基板200。然后，通过用于接合和在第二半导体基板200中形成晶体管的热处理，接合膜670中的金属还原周围的氧化膜并与周围的硅一起形成硅化物。即，在本实施方案中，如图60所示，由硅化物构成的接合膜672代替氧化膜存在于通孔600与第二半导体基板200的背面之间。因此，在本实施方案中，能够降低通孔600与第二半导体基板200的背面之间的接触电阻。以下，详细说明本实施方案。
<13.2实施方案>
接着，将参照图59至图61说明本公开的第十二实施方案的成像装置1的详细构造。图61是示出根据本实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
如上所述，在本实施方案中，如图59所示，设置通孔600和第二半导体基板200的背面之间的接合膜670以接合第一半导体基板100和第二半导体基板200。接合膜670由高熔点金属材料形成，该高熔点金属材料在不会对第二半导体基板200的晶体管产生不良影响的情况下具有高还原性并且容易形成硅化物。例如，接合膜670可以由Ti(钛)、钴(Co)、镍(Ni)、钨(W)或钼(Mo)等形成。特别地，由于钛还原氧化膜的效果强大，因此接合膜670优选由钛形成。
此外，在本实施方案中，通过对第二半导体基板200的晶体管应用氧化物半导体(例如氧化铟镓锌(IGZO)等)，可以避免在晶体管的形成时施加较高的温度。在这种情况下，接合膜670可以不由高熔点金属材料形成，例如可以由铜(Cu)形成。
然后，在本实施方案中，如图60所示，接合第一半导体基板100和第二半导体基板200，并且在第二半导体基板200上形成晶体管。此时，接合膜670中的金属还原周围的氧化膜，并且与周围的硅一起形成硅化物，在通孔600和第二半导体基板200的背面之间生成由硅化物构成的接合膜672来代替氧化膜。因此，在本实施方案中，由于氧化膜被还原并且产生由硅化物构成的接合膜672，所以能够降低通孔600和第二半导体基板200的背面之间的接触电阻。
注意，在本实施方案中，如图61所示，可以使由硅化物构成的接合膜672大幅度地扩展到第二半导体基板200的背面侧，并且只要不影响其他元件，则生成硅化物的区域也可以变宽。这样，能够进一步提高第一半导体基板100和第二半导体基板200的接合强度。此外，在本实施方案中，不限于用于连接通孔600和第二半导体基板200的背面的接合膜672，可以在通孔600以外的部位设置与电气导通无关的伪接合膜672。通过设置这样的伪接合膜672，由接合膜672生成硅化物，因此能够进一步提高第一半导体基板100和第二半导体基板200的接合强度。
<13.3制造方法>
接着，参照图62说明本实施方案的成像装置1的制造方法。图62是用于说明根据本实施方案的成像装置1的制造方法的说明图。
首先，如图62的上部所示，在第一半导体基板100侧形成通孔600。由于通孔600的形成方法在上文中已经说明，因此省略其详细内容。接着，如图63的上部起第二个所示，蚀刻通孔600的上部以形成凹陷。例如，可以使用干蚀刻、湿蚀刻等形成凹陷。在本实施方案中，可以在形成通孔600时，在去除从层间绝缘膜123突出的多晶硅的同时形成凹陷。此时，利用层间绝缘膜123的氧化膜和通孔600的多晶硅的选择比，通过增大CMP的过研磨，能够形成所述凹陷。在本实施方案中，凹陷的深度可以是1nm以上，并且从制造偏差的角度来看优选为10nm以上。
接着，如图62的上部起第三个所示，在层间绝缘膜123和通孔600上，通过CVD、ALD等形成由高熔点金属材料构成的膜674。膜674的膜厚只需要等于或大于凹陷的深度即可，因为凹陷仅需被埋入。接着，通过CMP去除从凹陷突出的膜674以得到图62的下部所示的形态。另外，第二半导体基板200被接合，但由于后续的步骤已经执行，因此这里省略说明。
<<14.第十三实施方案>>
<14.1背景>
如上所述，在上述第一实施方案中，通孔600和第二半导体基板200的半导体层200S的背面(第二面)侧的阱区域218电气连接是重要的。然而，如果通孔600是由多晶硅形成，多晶硅可能在制造工序的过程中被氧化，并且因此在通孔600和第二半导体基板200的背面之间的接触电阻可能会增大。
因此，在本公开的第十三实施方案中，在通孔600的上表面设置有由即使氧化也具有低电阻的材料构成的盖膜。由此，根据本实施方案，能够减少通孔600与第二半导体基板200的背面之间的接触电阻的增大。以下，将详细说明本实施方案。
<14.2实施方案>
接着，将参照图63说明根据本公开的第十三实施方案的成像装置1的详细构造。图63是示出根据本实施方案的成像装置1的主要部分的示例的横截面构造的示意图。
在本实施方案中，如图63所示，由即使氧化也具有低电阻的材料构成的盖膜(接合膜)680设置在通孔600的上表面。详细地，在本实施方案中，盖膜680由即使氧化也具有低电阻的金属和/或导电性氧化物形成。这样的金属的示例包括钛(Ti)、钌(Ru)、铼(Re)、钨(W)、钼(Mo)、和钴(Co)等。此外，导电性化合物的示例包括氧化铟锡(InSnO)、氧化锌(ZnO)、氧化铟锌(ZnInO)、氧化锌铝(ZnAlO)、氧化锌锗(ZnGaO)等。此外，在本实施方案中，盖膜680并不限定于由上述材料构成的一层膜形成，也可以通过层叠从上述材料中选择的2种以上的膜而形成为多层膜。另外，在本实施方案中，盖膜680的膜厚可以约为数nm至数十nm。
<14.3制造方法>
接着，参照图64和图65说明本实施方案的成像装置1的制造方法。图64和图65是用于说明根据本实施方案的成像装置1的制造方法的说明图。
首先，如图64的上部所示，在第一半导体基板100侧形成由多晶硅构成的通孔600。由于通孔600的形成方法已经在上文中说明，因此省略其详细内容。接着，如图64的上部起第二个所示，可以通过在通孔600的上表面上使用区域选择性沉积(ASD)而在通孔600的上表面上形成钌(Ru)等的膜，由此形成盖膜680。ASD是热ALD的一种，并且例如，通过将氧化钌吸附在由多晶硅构成的通孔600的上表面并还原，从而能够形成钌膜。注意，在由氧化硅(SiO2)构成的层间绝缘膜123上，与硅场相比，钌膜的形成速度非常慢，因此能够在由多晶硅构成的通孔600的上表面上选择性地沉积钌。
然后，如图64的上部起第三个所示，执行使第二半导体基板200的表面活化的处理。活化处理的示例包括等离子体处理。此时，即使当通过活化处理使盖膜680氧化，由于电阻值低，能够减少通孔600与第二半导体基板200的背面之间的接触电阻的增大。此外，如图64的下部所示，接合第二半导体基板200。
在本实施方案中，如图65所示，可以使用其他的制造方法。首先，如图65的上部左侧所示，在第一半导体基板100侧形成由多晶硅构成的通孔600。接着，如图65的上部左侧起第二个所示，蚀刻通孔600的上部以形成凹槽。例如，可以使用用于形成凹槽的干蚀刻、湿蚀刻等。
接着，如图65的上部右侧所示，在层间绝缘膜123及通孔600上通过ALD、溅射等形成由金属或导电性氧化膜构成的膜682。具体地，在钛(Ti)或铼(Re)的情况下，优选使用ALD，并且在钨(W)、钼(Mo)、钴(Co)、氧化铟锡(InSnO)、氧化锌(ZnO)、氧化铟锌(ZnInO)、氧化锌铝(ZnAlO)和氧化锌锗(ZnGaO)的情况下，优选使用溅射。
接着，如图65的下部左侧所示，通过CMP去除从凹槽突出的膜682以形成盖膜680。然后，如图65的下部左起第二个所示，执行使第二半导体基板200的表面活化的处理。活化处理的示例包括等离子体处理。此时，即使当通过活化处理使盖膜680氧化时，由于电阻值低，也能够减少通孔600与第二半导体基板200的背面之间的接触电阻的增大。另外，如图65的上部右侧所示，接合第二半导体基板200。
<<15.第十四实施方案>>
<15.1背景>
在上述本公开的实施方案中，通孔600和第二半导体基板200的半导体层200S的背面(第二面)侧的阱区域218以低接触电阻电气连接是重要的。然而，在接合第一半导体基板100和第二半导体基板200之前，自然氧化膜可能产生在第二半导体基板200的背面上。然后，由于在接合后自然氧化膜存在于通孔600与第二半导体基板200的背面之间，通孔600与第二半导体基板200的背面之间的接触电阻变高。因此，为了降低接触电阻，考虑在执行去除第二半导体基板200的背面上的自然氧化膜的处理后，接合第一半导体基板100和第二半导体基板200。然而，如果执行这样的自然氧化膜去除处理，虽然通孔600与第二半导体基板200的背面之间的接触电阻降低，但第二半导体基板200的整个背面与层间绝缘膜123的上表面的接合强度劣化。换言之，若去除自然氧化膜并进行接合，则第一半导体基板100与第二半导体基板200的接合强度劣化。
因此，在本公开的第十四实施方案中，在被接合至第二半导体基板200之前的通孔600的上表面上设置向上突出的突出部(未示出)。然后，在本实施方案中，当第一半导体基板100和第二半导体基板200接合时，第二半导体基板200背面的自然氧化膜被突出部刺破，并且位于通孔600的前端的突出部与第二半导体基板200的半导体层200S直接接合。因此，在本实施方案中，能够在不使第一半导体基板100和第二半导体基板200之间的接合强度劣化的情况下降低通孔600和第二半导体基板200的背面之间的接触电阻。以下，详细说明本实施方案。
<15.2实施方案>
首先，参照图66及图67对本实施方案的突出部650的构造例进行说明。图66和图67是示出本实施方案的第一半导体基板100的主要部分的示例的构造的示意图。
在本实施方案中，如图66所示，在与第二半导体基板200接合前，向上突出的突出部650设置在通孔600的上表面。详细地，在本实施方案中，如图66所示，突出部650可以具有锐角形状的尖头，或者可以仅突出部650的最前端是平坦，并且没有特别限定。
此外，在本实施方案中，如图67所示，可以在通孔600的上表面设置多个突出部650。在本实施方案中，当设置多个突出部650时，每个突出部650的高度、大小等可以彼此不同。在这种情况下，通过执行有意地劣化通孔600的上表面的平坦度的处理，能够在上表面上容易地形成多个突出部650。
在本实施方案中，突出部650可以由与通孔600的主体(圆柱部分)类似的多晶硅形成，或者也可以由钨(W)等金属材料等形成。
由于根据本实施方案的突出部650设置在直径约100nm的通孔600上，因此突出部具有非常微小的尺寸。因此，即使在通孔600的上面设置一个或多个这样的突出部650的情况下，也不会对第二半导体基板200和第一半导体基板100之间的接合强度产生很大的影响。
另外，将参照图68至图71对在接合第一半导体基板100和第二半导体基板200之后的通孔600与第二半导体基板200的接合状态进行详细说明。图68是示出本实施方案的成像装置1的主要部分的示例的构造的示意图，图69至图71是图68的区域A的放大图。
在本实施方案中，在制造成像装置1时，如图68所示，接合第一半导体基板100和第二半导体基板200(在图中仅图示了半导体层200S)。此时，由于接合时的接合压力，存在于第二半导体基板200的背面的自然氧化膜在通孔600的突出部650的末端处被刺破。因此，位于通孔600的前端的突出部650与第二半导体基板200的半导体层200S直接接合。因此，在本实施方案中，能够降低通孔600与第二半导体基板200的背面之间的接触电阻。
在此，对用多晶硅形成突出部650的情况进行研究。自然氧化膜的硬度约为10GPa，硅基板的硬度约为185Ga，多晶硅的硬度为130至170GPa。因此，由于自然氧化膜与多晶硅或硅基板相比非常柔软，因此通过接合时的接合压力，自然氧化膜能够被通孔600的突出部650刺破。注意，假设第一半导体基板100和第二半导体基板200的接合强度约为2N(当接合压力不足时，可以施加外部载荷)。另外，在利用纳米压痕机测定的过程中，可知硅氧化膜被1mN按压时位移约1nm，上述自然氧化膜的膜厚约为0.5至1nm，因此使用这些数据进行杨氏模量的计算的结果发现，突出部650刺破自然氧化膜是充分可能的。
另外，即使当不能通过突出部650完全刺破自然氧化膜时，由于具有小的接触面的突出部650的前端被按压在第二半导体基板200的背面，并且局部地施加强的压力。因此存在于通孔600和第二半导体基板200的背面之间的自然氧化膜有望变得非常薄。然后，当自然氧化膜变得非常薄时，则产生电流的隧道效应，使得能够降低通孔600与第二半导体基板200的背面之间的接触电阻。也即是说，在本实施方案中，只要突出部650的至少前端可以与第二半导体基板200的背面接触或埋入第二半导体基板200中即可。
详细地，在通孔600具有一个突出部650情况下，如图69所示，当接合第一半导体基板100和第二半导体基板200时，突出部650的横截面为刺破通孔600和第二半导体基板200之间的自然氧化膜700的梯形、大致三角形，或者大致矩形的形状。
另外，在通孔600具有多个突出部650情况下，如图70所示，当接合第一半导体基板100和第二半导体基板200时，每个突出部650的截面为刺破通孔600和第二半导体基板200之间的自然氧化膜700的梯形、大致三角形，或者大致矩形的形状。
此外，如图71所示，在本实施方案中，突出部650的高度h优选为50nm以下。另外，在设置多个突出部650的情况下，当通孔600的主体(圆柱部分)的半径设为R时，突出部650的中心之间的间隔s优选为2R以下。此外，突出部650的前端与第二半导体基板200彼此接触的接触面的面积优选为通孔600的主体(圆柱部分)的上表面的面积A的1/2以下。
<15.3制造方法>
接着，参照图72说明本实施方案的制造方法。图72是用于说明本实施方案的成像装置1的制造方法的示意图。
首先，说明图72的上部所示的通孔600具有一个突出部650时的制造方法。首先，如图72的上部左侧所示，在形成通孔600的主体(圆柱部分)之后，在通孔600的上表面上由多晶硅或钨等金属材料形成膜670。接着，如图72的从上部左侧起第二个所示，在膜670上形成抗蚀剂652，并且通过光刻法的散焦曝光或抗蚀剂回流，将抗蚀剂652的形状形成为锥形。
然后，如图72的从上部左侧起第三个所示，在通过干蚀刻蚀刻层间绝缘膜123的上表面时蚀刻膜670，并且由此使膜670的前端变尖以形成突出部650。此时，通过添加O2气体并且执行干蚀刻，能够使抗蚀剂652在回退时被处理，使得突出部650的前端形成为更尖锐的锐角形状。
然后，在形成突出部650之后，如图72的上部右侧所示，接合第一半导体基板100和第二半导体基板200。在接合时，由于突出部650刺破第二半导体基板200的背面上的自然氧化膜700，所以能够降低通孔600与第二半导体基板200的背面之间的接触电阻。
接着，说明图72的下部所示的通孔600具有多个突出部650时的制造方法。首先，如图72下部左侧所示，在形成通孔600的主体(圆柱部分)之后，通过化学机械研磨(CMP)或干蚀刻使层间绝缘膜123的上表面稍微回退，并且使通孔600的主体的上表面稍微从层间绝缘膜123突出。
接着，如图72的下部左侧起第二个所示，通过光刻形成具有孔的抗蚀剂654，该孔使通孔600的主体的上表面露出。然后，如图72的下部左侧起第三个所示，在从抗蚀剂654露出的通孔600的主体的上表面上，使用定向自组装(DSA,Directed Self-Assembly)形成30nm以下的微细的点图案656(Templated DSA)。DSA是能够以自对准的方式形成微细图案的技术，因为聚合物树脂通过自组装而发生相分离。
然后，如图72的下部右侧所示，根据点图案656通过干蚀刻将通孔600的主体的上表面去除约数nm至数10nm，使得上表面变粗糙，并且能够形成多个微细的突出部650。与上述类似地，通过添加O2气体执行干蚀刻，点图案656能够在回退时被处理，因此能够使各突出部650的前端形成为更尖锐的锐角形状。此外，如上所述，在形成多个突出部650之后，如图72的上部右侧所示，接合第一半导体基板100和第二半导体基板200。在接合时，由于突出部650刺破第二半导体基板200的背面上的自然氧化膜700，所以能够降低通孔600与第二半导体基板200的背面之间的接触电阻。
<15.4变形例>
接着，说明本实施方案的变形例。在本变形例中，为了进一步降低通孔600与第二半导体基板200的背面之间的接触电阻，由多晶硅形成的突出部650被形成为相比于通孔600的主体含有更高浓度的杂质。这里，突出部650中包含的杂质例如是诸如硼(B)等p型(第一导电类型)杂质。
接着，参照图73说明本变形例的制造方法。图73是用于说明本实施方案的变形例的制造方法的说明图。
首先，与本实施方案的制造方法类似地，在形成通孔600的主体(圆柱部分)之后，通过CMP或干蚀刻使层间绝缘膜123的上表面稍微回退，并且使通孔600的主体的上表面稍微从层间绝缘膜123突出。接着，使用光刻等形成具有孔的掩模658，该孔使通孔600的主体的上表面露出。
然后，在本变形例中，如图73所示，在从掩模658露出的通孔600的主体的上表面执行原位掺杂选择Epi生长，并且由重掺杂杂质的多晶硅构成的突出部650生长。突出部650的杂质浓度优选约为1020至1021个/cm3。另外，通孔600的主体部的杂质浓度约为1019个/cm3。另外，根据上述Epi生长，形成的突出部650的高度可以控制约为几nm至几十nm。
然后，如上所述，在形成多个突出部650之后，接合第一半导体基板100和第二半导体基板200。在接合时，由于突出部650刺破第二半导体基板200的背面上的自然氧化膜700，所以能够降低通孔600与第二半导体基板200的背面之间的接触电阻。此外，在本变形例中，由于突出部650中包含高浓度的杂质，因此能够进一步降低上述接触电阻。
另外，在本变形例中，也可以使用上述Epi生长以外的技术形成突出部650。详细地，如上所述，在形成通孔600的主体(圆柱部分)之后，通过CMP或干蚀刻使层间绝缘膜123的上面稍微回退，使通孔600的主体的上表面稍微从层间绝缘膜123突出。接着，使用光刻等形成具有孔的掩模658，该孔使通孔600的主体的上表面露出。然后，使用气体簇离子束(GCIB)或离子注入(II)将杂质注入至从掩模658露出的通孔600的主体的上表面中。此时，由于杂质被注入，通孔600的主体的上表面稍微变粗糙，并产生约数nm至数十nm的凹凸，因此能够形成多个突出部650。如上所述，突出部650的杂质浓度优选约为1020至1021个/cm3。
<<16.第十五实施方案>>
<16.1背景>
如上所述，在上述本公开的实施方案中，通孔600和第二半导体基板200的半导体层200S的背面(第二面)侧的阱区域218以低接触电阻电气连接是重要的。然而，在接合第一半导体基板100和第二半导体基板200之前，在第二半导体基板200的背面上可能生出自然氧化膜。然后，由于在接合后自然氧化膜700存在于通孔600与第二半导体基板200的背面之间，因此通孔600与第二半导体基板200的背面之间的接触电阻变高。因此，在上述实施方案中，由金属材料等构成的突出部650设置在第二半导体基板200侧上的通孔600的上表面。然后，当接合第一半导体基板100和第二半导体基板200时，由于上述突出部650能够刺穿自然氧化膜700，所以通孔600与第二半导体基板200的半导体层200S直接电气连接。
然而，在这样的方式中，由于突出部的金属材料与第二半导体基板200的半导体层200S的硅直接接合，产生肖特基势垒，并且存在着无法降低通孔600与第二半导体基板200的背面之间的接触电阻的可能性。注意，这样的现象并不限定于设置有突出部650的上述实施方案，即使是其他实施方案，只要用金属材料形成通孔600并且将通孔600与半导体层200S直接接合，也可能产生这种现象。
因此，在本公开的第十五实施方案中，用多晶硅或金属材料形成通孔600，并且由具有高相对介电常数的High-K绝缘膜构成的接合薄膜或层叠膜进一步形成在通孔600与第二半导体基板200的背面之间。即，在本实施方案中，在通孔600与第二半导体基板200的背面(第二面)的电气连接中，采用具有金属-绝缘体-半导体(MIS)结构的接触。根据本实施方案，与由金属材料构成的通孔600和半导体层200S的硅直接接合的接触相比，通过采用MIS结构能够降低接触电阻。
下面，参照图74说明通过MIS结构能够降低接触电阻的原理。图74是用于说明本实施方案的示意图，并且详细地，左侧示出了其中金属和硅的直接连接的直接接触的基本结构及其能带图，右侧示出了基于MIS结构的接触的基本结构及其能带图。注意，图74所示的接触的基本结构是用于说明的结构并且与本实施方案的通孔600的结构不同。
首先，在如图74的左侧所示的金属和硅(半导体)直接连接的直接接触的情况下，电子从金属向半导体侧溢出，从而使带的弯曲变大，因此在金属和半导体的接合部产生具有高势垒的肖特基势垒(图中变高的地方)。然后，由于这样的肖特基势垒，电流的流动受到阻碍，并且接触电阻变高。
另一方面，如图74的右侧所示，在具有其中薄绝缘膜形成在金属与硅(半导体)之间的MIS结构的接触的情况下，从金属到半导体侧的电子的溢出被薄绝缘膜阻碍，带不会大幅度弯曲。因此，接合部不会产生具有高势垒的肖特基势垒。因此，即使存在薄绝缘膜，与直接接触相比电流更容易流动。因此，与直接接触相比，具有MIS结构的接触能够降低接触电阻。注意，将在下面说明图74所示的阻挡金属的详细内容。
<16.2实施方案>
接着，参照图75说明本实施方案的成像装置1的详细构造。图75是示出根据本实施方案的成像装置1的主要部分的示例的构造的示意图。
根据本实施方案的通孔600例如由钛(Ti)、氮化钛(TiN)、钨(W)或铝(Al)等金属材料形成。此外，在本实施方案中，通孔600可以由多晶硅形成。在这种情况下，特别地，接触具有SIS(Semiconductor-Inslator－Semiconductor)结构。
此外，在本实施方案中，如图75所示，包括具有高相对介电常数的High-K绝缘膜的接合薄膜800设置在通孔600与第二半导体基板200的背面之间。在本实施方案中，接合薄膜800至少设置在通孔600和第二半导体基板200的背面(第二面)之间即可。详细地，在本实施方案中，接合薄膜800可以覆盖第二半导体基板200的背面的一部分，或者可以覆盖整个背面。
在本实施方案中，接合薄膜800例如可以是具有高相对介电常数High-K绝缘膜构成的单层膜。例如，接合薄膜800可以由氧化钛(TiO2)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)等形成。在本实施方案中，为了减少绝缘膜引起的接触电阻的增大并同时获得减少电子从金属向半导体溢出的效果，当接合薄膜800由单层膜形成时，接合薄膜800的膜厚优选约为1至3nm。
另外，在本实施方案中，接合薄膜800还可以由例如其中层叠不同种类的具有高相对介电常数的High-K绝缘膜的多层层叠形成。例如，接合薄膜800可以通过从通孔600侧朝向第二半导体基板200层叠具有约0.5至1nm膜厚的氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)和氧化镧(La2O3)作为第一层和具有约1至3nm膜厚的氧化钛(TiO2)作为第二层而形成。第一层的绝缘膜用作图39所示的阻挡金属并且即使在制造中施加高温也能够防止金属种从通孔600移动，从而能够改善耐热性。注意，即使当接合薄膜800是通过层叠形成时，为了减少绝缘膜引起的接触电阻的上升并同时获得减少电子从金属向半导体溢出的效果，接合薄膜800的各层的膜厚度优选为具有上述值的膜厚度。
注意，在图75中，接合薄膜800设置在通孔600与第二半导体基板200的背面之间，但本实施方案并不限定于此，并且可以设置在通孔600与第一半导体基板100的半导体层100S的前面(第一面)之间。即，在本实施方案中，接合薄膜800可以仅设置在通孔600与第二半导体基板200之间，可以仅设置在通孔600与第一半导体基板100之间，或者可以设置在通孔600与第二半导体基板200之间以及通孔600和第一半导体基板100之间。
如上所述，根据本实施方案，通过采用具有MIS结构(包括SIS结构)的接触，与直接接触相比，能够降低接触电阻。
<<17.总结>>
如上所述，根据本公开的实施方案及变形例，由于不设置贯通半导体层200S的贯通电极121E及包围其周围的绝缘区域，所以不限制半导体层200S的区域的使用。由此，根据本实施方案，由于第二半导体基板200的半导体层200S上的布局的自由度提高，能够使成像装置1进一步小型化和微细化。
此外，在上述本公开的实施方案中，半导体基板不必是硅基板，也可以是其他基板(例如绝缘体上硅(SOI)基板、SiGe基板等)。半导体基板也可以具有在这样的各种基板上形成的半导体结构等。
注意，在上述本公开的实施方案中，半导体基板及半导体区域等的导电类型可以相反，并且例如，本实施方案可以适用于使用空穴作为信号电荷的成像装置1。
即，在上述本公开的实施方案中，对具有其中第一导电类型为p型、第二导电类型为n型并且电子用作信号电荷的光电二极管PD的成像装置1进行了说明，但是本公开的实施方案并不限定于这种示例。例如，本公开的实施方案可以适用于具有其中第一导电类型为n型、第二导电类型为p型并且空穴用作信号电荷的光电二极管PD的成像装置1。
此外，本公开的实施方案的成像装置1并不限定于对其中检测可见光的入射光量的分布的图像进行成像的成像装置。例如，本实施方案能够适用于拍摄红外线、X射线、粒子等的入射量的分布作为图像的成像装置，或诸如指纹检测传感器等检测诸如压力或电容量等其他物理量的分布并拍摄该分布作为图像的成像装置(物理量分布检测装置)。此外，本公开的实施方案并不限定于适用于成像装置1，并且可以适用于其他应用中使用的各种半导体装置。
此外，在本公开的实施方案中，形成上述各层、各膜、各元件等的方法的示例包括物理气相沉积(PVD)及化学气相沉积(CVD)等。PVD法的示例包括使用电阻加热或高频加热的真空蒸镀法、电子束(EB)蒸镀法、各种溅射法(磁控溅射法、RF(Radio Frequency)-DC(Direct Current)结合型偏压溅射法、ECR(Electron Cyclotron Resonance,电子回旋共振)溅射法、对置靶溅射法、高频溅射法等)、离子镀法、激光烧蚀法、分子束外延(MBE)法、激光转印法等。CVD法的示例包括等离子体CVD法、热CVD法、金属有机(MO)-CVD法、光CVD法等。另外，其它方法包括电解电镀法、无电解电镀法、旋涂法；浸渍法；铸造法；微接触印刷法；滴流法；诸如丝网印刷法、喷墨印刷法、胶版印刷法、凹版印刷法、柔性印刷法等各种印刷法；印模法；喷雾法；诸如气刮涂布法、刮刀涂布法、棒涂法、刀式涂布机法、挤压涂布法、逆转辊式涂布法、转送辊涂布法、凹版涂布法、吻合式涂布法、铸造涂布法、喷雾涂布法、狭缝孔涂布法和压延涂布法等各种涂布法。每个层的图案化方法的示例包括阴影掩模、激光转印、光刻等化学蚀刻、使用紫外线或激光等的物理蚀刻等。另外，平坦化技术包括CMP法、激光平坦化法和回流法等。即，本公开的实施方案的成像装置1能够使用现有的半导体装置的制造工序容易且廉价地制造。
此外，上述本公开的实施方案的制造方法中的每个步骤可以不一定按照记载的顺序执行。例如，可以适当地变更顺序来执行每个步骤。此外，在每个步骤中使用的方法可以不一定根据所述方法执行，也可以通过其他方法执行。
另外，本公开的实施方案可以将各实施方案的部分或全部相互组合来实施。
<<18.适用例>>
图76示出了包括根据本公开的实施方案的成像装置1的成像系统7的示意性构造的示例。
成像系统7例如是诸如数码相机或摄像机等成像装置、诸如智能手机或平板型终端等便携终端设备等的电子设备。成像系统7可以包括例如根据本公开实施方案的成像装置1、DSP电路243、帧存储器244、显示单元245、存储单元246、操作单元247和电源供应单元248。例如，在成像系统7中，根据本公开的实施方案的成像装置1、DSP电路243、帧存储器244、显示单元245、存储单元246、操作单元247以及电源供应单元248经由总线249彼此连接。下面，将对成像系统7中包括的各个功能单元进行说明。
如上所述，根据本公开的实施方案的成像装置1可以根据入射光输出图像数据。DSP电路243是处理从根据本公开实施方案的成像装置1输出的信号(图像数据)的信号处理电路。帧存储器244可以以帧为单位临时存储由DSP电路243处理的图像数据。显示单元245例如包括液晶面板或有机电致发光(EL)面板等面板型显示装置，并且可以显示由本公开的实施方案的成像装置1拍摄到的动态图像或静态图像。此外，存储单元246可以将由根据本公开的实施方案的成像装置1拍摄到的动态图像或静止图像的图像数据记录在诸如半导体存储器或硬盘等记录介质中。操作单元247能够根据用户的操作发出用于成像系统7的各种功能的操作指令。电源供应单元248能够适当地给这些供给对象供给各种电源用作根据本公开实施方案的成像装置1、DSP电路243、帧存储器244、显示单元245、存储单元246和操作单元247的操作电源。
接着，对成像系统7中的成像过程进行说明。
图77示出了成像系统7中的成像操作的流程图的示例。用户通过操作操作单元247来指示成像开始(步骤S101)。然后，操作单元247向成像装置1传输成像指令(步骤S102)。在接收到成像指令时，成像装置1(具体地，系统控制电路36)通过预定的成像方法执行成像(步骤S103)。
成像装置1将通过成像得到的图像数据输出到DSP电路243。这里，图像数据是基于暂时保持在浮动扩散部FD中的电荷而生成的像素信号的用于全部像素的数据。DSP电路243基于从成像装置1输入的图像数据执行预定的信号处理(例如，噪声降低处理)(步骤S104)。DSP电路243使进行了预定信号处理的图像数据存储在帧存储器244中，并且帧存储器244使图像数据存储在存储单元246中(步骤S105)。用这种方式，执行成像系统7中的成像。
在本适用例中，根据本公开的实施方案的成像装置1适用于成像系统7。根据本公开的实施方案，由于成像装置1能够被小型化或高精细化，因而能够提供小型或高精细的成像系统7。
<<19.补充>>
尽管已经参照附图详细说明了本公开的优选实施方案，但是本公开的技术范围不限于此。显而易见，本领域普通技术人员可以在权利要求所述的技术思想的范畴内想到各种变化或变形例，这些变化当然也属于本公开的技术范围。
此外，本说明书中记载的效果仅是说明性或示例性的，并且不是限定性的。即，与上述相关一起地或者作为上述效果的替代，根据本公开的技术可以表现出本领域技术人员从本说明书的记载中显而易见的其他效果。
另外，本技术也可以采用以下的构造。
(1)
一种成像装置，包括：
第一半导体基板，其设置有光电转换元件；
第二半导体基板，其隔着层间绝缘膜层叠在所述第一半导体基板上并且设置有将在所述光电转换元件中生成的电荷作为像素信号读出的像素电路；和
通孔，其贯穿所述层间绝缘膜并且电气连接所述第一半导体基板的与所述第二半导体基板相面对的第一面和所述第二半导体基板的与所述第一面相面对的第二面的至少一部分。
(2)
根据(1)所述的成像装置，其中，设置在所述第一半导体基板中的第一阱区域和位于所述第二半导体基板中的所述第二面的一部分上的第二阱区域含有具有相同导电类型的杂质。
(3)
根据(2)所述的成像装置，其中，
所述第二阱区域包括第一区域和第二区域，并且，
所述第一区域中的杂质浓度比所述第二区域中的杂质浓度高。
(4)
根据(3)所述的成像装置，其中，所述通孔设置在所述第一区域上。
(5)
根据(2)至(4)中任一项所述的成像装置，其中，所述第二半导体基板在所述第二面一侧具有不含有所述杂质的非掺杂区域。
(6)
根据(5)所述的成像装置，还包括具有位于所述非掺杂区域中的沟道的完全耗尽型晶体管。
(7)
根据(2)至(6)中任一项所述的成像装置，其中，所述第二半导体基板在所述第二面一侧具有绝缘膜区域。
(8)
根据(2)所述的成像装置，还包括：
设置在所述第二半导体基板与所述通孔之间的一个或多个接合膜，其中，
至少一个所述接合膜包含具有与所述第一阱区域和所述第二阱区域相同的导电类型的杂质。
(9)
根据(8)所述的成像装置，其中，包含所述杂质的所述接合膜由BSG或PSG构成。
(10)
根据(8)所述的成像装置，其中，包含所述杂质的所述接合膜由多晶硅或非晶硅构成。
(11)
根据(10)所述的成像装置，其中，包含所述杂质的所述接合膜以埋入所述第二半导体基板的所述第二面中的方式设置。
(12)
根据(8)或(9)所述的成像装置，其中，所述第二基板中的所述杂质浓度从所述第二面一侧沿层叠方向降低。
(13)
根据(2)所述的成像装置，还包括：
设置在所述第二半导体基板与所述通孔之间的接合膜，其中，
所述接合膜由导电性氧化膜和金属膜或硅化物膜构成。
(14)
根据(8)或(12)所述的成像装置，其中，所述通孔由含有具有与所述第一阱区域和所述第二阱区域相同导电类型的所述杂质的多晶硅或非晶硅构成。
(15)
根据(14)所述的成像装置，其中，所述通孔的所述杂质浓度从所述第一面一侧沿所述层叠方向变高。
(16)
根据(2)所述的成像装置，其中，所述通孔的位于所述第二面一侧的上表面具有向着所述第二半导体基板突出的突出部。
(17)
根据(16)所述的成像装置，其中，所述突出部的至少前端与所述第二半导体基板的所述第二面接触，或者埋入所述第二半导体基板中。
(18)
根据(16)或(17)所述的成像装置，其中，所述通孔的上表面具有多个所述突出部。
(19)
根据(16)至(18)中任一项所述的成像装置，其中，
所述通孔包含具有与所述第一阱区域和所述第二阱区域相同的导电类型的所述杂质，并且
所述突出部的所述杂质浓度比所述通孔的所述杂质浓度高。
(20)
根据(1)至(13)中任一项所述的成像装置，其中，所述通孔由包含选自Al、Ti、Ta、W、Ru和Mo中的任一种金属的金属材料或化合物材料构成。
(21)
根据(1)至(20)中任一项所述的成像装置，还包括设置在所述第一半导体基板的所述第一面上并且与所述通孔电气连接的第一焊盘单元。
(22)
根据(1)至(21)中任一项所述的成像装置，还包括设置在所述第二半导体基板的所述第二面上并且与所述通孔电气连接的第二焊盘单元。
(23)
根据(22)所述的成像装置，还包括在所述第二半导体基板的所述第二面上设置于所述第二焊盘单元周围的多个第三焊盘单元。
(24)
根据(1)所述的成像装置，其中，
所述通孔包括：
贯穿所述层间绝缘膜的一部分的多个柱部；和
设置在所述层间绝缘膜中并将所述柱部彼此电气连接的一个或多个连接焊盘单元。
(25)
根据(1)所述的成像装置，其中，
所述通孔包括：
在大致垂直于所述第一半导体基板的所述第一面的方向上延伸的中心部；和
以围绕所述中心部的方式设置的外周部。
(26)
根据(25)所述的成像装置，其中，所述外周部由多晶硅构成，所述多晶硅包含与设置在所述第一半导体基板中的阱区域和所述第二半导体基板中的所述第二面一侧的区域相同的导电类型的杂质。
(27)
根据(25)或(26)所述的成像装置，其中，所述中心部的沿着与所述第一半导体基板的所述第一面垂直的方向截取的截面具有大致矩形形状、宽度从所述第二半导体基板朝向所述第一半导体基板变窄的大致锥形形状或者宽度从所述第一半导体基板朝向所述第二半导体基板变窄的大致锥形形状。
(28)
一种成像装置的制造方法，所述方法包括：
在设置有光电转换元件的第一半导体基板上层叠层间绝缘膜；
在所述层间绝缘膜中形成贯通孔；
在所述贯通孔中埋入多晶硅；
去除埋入的所述多晶硅中从所述贯通孔突出的部分；以及
在所述层间绝缘膜上附接第二半导体基板，所述第二半导体基板设置有将在所述光电转换元件中生成的电荷作为像素信号读出的像素电路。
(29)
根据(28)所述的成像装置的制造方法，所述方法还包括：在埋入所述贯通孔的所述多晶硅中产生的空洞中形成埋入膜。
(30)
根据(29)所述的成像装置的制造方法，所述方法还包括：执行用于扩大所述空洞的蚀刻。
(31)
一种配备有成像装置的电子设备，所述成像装置包括：
第一半导体基板，其设置有光电转换元件；
第二半导体基板，其隔着层间绝缘膜层叠在所述第一半导体基板上并且设置有将在所述光电转换元件中生成的电荷作为像素信号读出的像素电路；和
通孔，其贯穿所述层间绝缘膜并且电气连接所述第一半导体基板的与所述第二半导体基板相面对的第一面和所述第二半导体基板的与所述第一面相面对的第二面的至少一部分。
附图标记列表
1成像装置
7成像系统
100,200,300基板
100S,200S,300S半导体层
100T,200T,300T配线层
111,117B绝缘膜
112固定电荷膜
113第一钉扎区域
114n型半导体区域
115p阱层
116第二钉扎区域
117像素分离单元
117A遮光膜
118,211,218阱区域
119,123,222层间绝缘膜
120,121,608,608a,608b焊盘单元
120C连接通孔
120E,121E贯通电极
122,221钝化膜
124,125接合膜
201,202,301,302接触单元
201R,202R,301R,302R接触区域
210像素电路
212绝缘区域
213元件分离区域
218V连接单元
220栅极电极
222鳍片
230非掺杂区域
232高浓度区域
270对准标记
243DSP电路
244帧存储器
245显示单元
246存储单元
247操作单元
248电源供应单元
249总线
401受光透镜
510A输入单元
510B输出单元
511输入端子
512输入电路单元
513输入振幅改变单元
514输入数据转换电路单元
515输出数据转换电路单元
516输出振幅改变单元
517输出电路单元
518输出端子
520行驱动单元
530时序控制单元
539像素共用单元
540像素阵列单元
541,541A,541B,541C,541D像素
542行驱动信号线
543垂直信号线
544电源线
550列信号处理单元
560图像信号处理单元
600通孔
600a贯通孔
602多晶硅
604柱部
606连接焊盘单元
609,612,613,670,674,682膜
610沟槽
611连接单元
620空腔
622空隙
630中心部
632外周部
632a底部
634埋入膜
650突出部
652,654抗蚀剂
656点图案
658掩模
670,672,750,752,760接合膜
680盖膜
700自然氧化膜
762多晶硅膜
800接合薄膜

Claims (31)

1.一种成像装置，包括：
第一半导体基板，其设置有光电转换元件；
第二半导体基板，其隔着层间绝缘膜层叠在所述第一半导体基板上并且设置有将在所述光电转换元件中生成的电荷作为像素信号读出的像素电路；和
通孔，其贯穿所述层间绝缘膜并且电气连接所述第一半导体基板的与所述第二半导体基板相面对的第一面和所述第二半导体基板的与所述第一面相面对的第二面的至少一部分。
2.根据权利要求1所述的成像装置，其中，设置在所述第一半导体基板中的第一阱区域和位于所述第二半导体基板中的所述第二面的一部分上的第二阱区域含有具有相同导电类型的杂质。
3.根据权利要求2所述的成像装置，其中，
所述第二阱区域包括第一区域和第二区域，并且，
所述第一区域中的所述杂质的浓度比所述第二区域中的所述杂质的浓度高。
4.根据权利要求3所述的成像装置，其中，所述通孔设置在所述第一区域上。
5.根据权利要求2所述的成像装置，其中，所述第二半导体基板在所述第二面一侧具有不含有所述杂质的非掺杂区域。
6.根据权利要求5所述的成像装置，还包括具有位于所述非掺杂区域中的沟道的完全耗尽型晶体管。
7.根据权利要求2所述的成像装置，其中，所述第二半导体基板在所述第二面一侧具有绝缘膜区域。
8.根据权利要求2所述的成像装置，还包括：
设置在所述第二半导体基板与所述通孔之间的一个或多个接合膜，其中，
至少一个所述接合膜包含具有与所述第一阱区域和所述第二阱区域相同的导电类型的所述杂质。
9.根据权利要求8所述的成像装置，其中，包含所述杂质的所述接合膜由BSG或PSG构成。
10.根据权利要求8所述的成像装置，其中，包含所述杂质的所述接合膜由多晶硅或非晶硅构成。
11.根据权利要求10所述的成像装置，其中，包含所述杂质的所述接合膜以埋入所述第二半导体基板的所述第二面中的方式设置。
12.根据权利要求8所述的成像装置，其中，所述第二基板中的所述杂质浓度从所述第二面一侧沿层叠方向降低。
13.根据权利要求2所述的成像装置，还包括：
设置在所述第二半导体基板与所述通孔之间的接合膜，其中，
所述接合膜由导电性氧化膜和金属膜或硅化物膜构成。
14.根据权利要求8所述的成像装置，其中，所述通孔由含有具有与所述第一阱区域和所述第二阱区域相同导电类型的所述杂质的多晶硅或非晶硅构成。
15.根据权利要求14所述的成像装置，其中，所述通孔的所述杂质浓度从所述第一面一侧沿层叠方向变高。
16.根据权利要求2所述的成像装置，其中，所述通孔的位于所述第二面一侧的上表面具有向着所述第二半导体基板突出的突出部。
17.根据权利要求16所述的成像装置，其中，所述突出部的至少前端与所述第二半导体基板的所述第二面接触，或者埋入所述第二半导体基板中。
18.根据权利要求16所述的成像装置，其中，所述通孔的上表面具有多个所述突出部。
19.根据权利要求16所述的成像装置，其中，
所述通孔包含具有与所述第一阱区域和所述第二阱区域相同的导电类型的所述杂质，并且
所述突出部的所述杂质浓度比所述通孔的所述杂质浓度高。
20.根据权利要求1所述的成像装置，其中，所述通孔由包含选自Al、Ti、Ta、W、Ru和Mo中的任一种金属的金属材料或化合物材料构成。
21.根据权利要求1所述的成像装置，还包括设置在所述第一半导体基板的所述第一面上并且与所述通孔电气连接的第一焊盘单元。
22.根据权利要求1所述的成像装置，还包括设置在所述第二半导体基板的所述第二面上并且与所述通孔电气连接的第二焊盘单元。
23.根据权利要求22所述的成像装置，还包括在所述第二半导体基板的所述第二面上设置于所述第二焊盘单元周围的多个第三焊盘单元。
24.根据权利要求1所述的成像装置，其中，
所述通孔包括：
贯穿所述层间绝缘膜的一部分的多个柱部；和
设置在所述层间绝缘膜中并将所述柱部彼此电气连接的一个或多个连接焊盘单元。
25.根据权利要求1所述的成像装置，其中，
所述通孔包括：
在大致垂直于所述第一半导体基板的所述第一面的方向上延伸的中心部；和
以围绕所述中心部的方式设置的外周部。
26.根据权利要求25所述的成像装置，其中，所述外周部由多晶硅构成，所述多晶硅包含与设置在所述第一半导体基板中的阱区域和所述第二半导体基板中的所述第二面一侧的区域相同的导电类型的杂质。
27.根据权利要求25所述的成像装置，其中，所述中心部的沿着与所述第一半导体基板的所述第一面垂直的方向截取的截面具有大致矩形形状、宽度从所述第二半导体基板朝向所述第一半导体基板变窄的大致锥形形状或者宽度从所述第一半导体基板朝向所述第二半导体基板变窄的大致锥形形状。
28.一种成像装置的制造方法，所述方法包括：
在设置有光电转换元件的第一半导体基板上层叠层间绝缘膜；
在所述层间绝缘膜中形成贯通孔；
在所述贯通孔中埋入多晶硅；
去除埋入的所述多晶硅中从所述贯通孔突出的部分；以及
在所述层间绝缘膜上附接第二半导体基板，所述第二半导体基板设置有将在所述光电转换元件中生成的电荷作为像素信号读出的像素电路。
29.根据权利要求28所述的成像装置的制造方法，所述方法还包括：在埋入所述贯通孔的所述多晶硅中产生的空洞中形成埋入膜。
30.根据权利要求29所述的成像装置的制造方法，所述方法还包括：执行用于扩大所述空洞的蚀刻。
31.一种配备有成像装置的电子设备，所述成像装置包括：
第一半导体基板，其设置有光电转换元件；
第二半导体基板，其隔着层间绝缘膜层叠在所述第一半导体基板上并且设置有将在所述光电转换元件中生成的电荷作为像素信号读出的像素电路；和
通孔，其贯穿所述层间绝缘膜并且电气连接所述第一半导体基板的与所述第二半导体基板相面对的第一面和所述第二半导体基板的与所述第一面相面对的第二面的至少一部分。
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