KR20230104598A - 촬상 장치, 촬상 장치의 제조 방법 및 전자 기기 - Google Patents

촬상 장치, 촬상 장치의 제조 방법 및 전자 기기 Download PDF

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KR20230104598A
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게이이치 나카자와
신이치 요시다
겐야 니시오
노부토시 후지이
스구루 사이토
마사키 오카모토
료스케 가마타니
유이치 야마모토
가즈타카 이즈카시
유키 미야나미
히로타카 요시오카
히로시 호리코시
다쿠야 구로토리
슌스케 후루세
šœ스케 후루세
다카요시 혼다
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

광전 변환 소자가 마련된 제1 반도체 기판(100)과, 상기 제1 반도체 기판 상에 층간 절연막(123)을 통하여 적층되고, 상기 광전 변환 소자에서 발생한 전하를 화소 신호로서 읽어내는 화소 회로가 마련된 제2 반도체 기판(200)과, 상기 층간 절연막을 관통하여, 상기 제2 반도체 기판과 대향하는 상기 제1 반도체 기판의 제1 면과, 상기 제1 면과 대향하는 상기 제2 반도체 기판의 제2 면의 적어도 일부를 전기적으로 접속하는 비아(600)를 구비하는, 촬상 장치(1)를 제공한다.

Description

촬상 장치, 촬상 장치의 제조 방법 및 전자 기기
본 개시는, 촬상 장치, 촬상 장치의 제조 방법 및 전자 기기에 관한 것이다.
종래, 2차원 구조의 촬상 장치의 1 화소당의 면적의 미세화는, 미세 프로세스의 도입과 실장 밀도의 향상에 의해 실현되어 왔다. 근년, 촬상 장치의 더욱 소형화 및 화소의 고밀도화를 실현하기 위해서, 3차원 구조의 촬상 장치가 개발되어 있다. 3차원 구조의 촬상 장치에 있어서는, 예를 들어, 복수의 센서 화소를 갖는 반도체 기판과, 각 센서 화소에서 얻어진 신호를 처리하는 신호 처리 회로를 갖는 반도체 기판이 서로 적층되어 있다.
국제 공개 제2019/131965호
그러나, 상기 3차원 구조의 촬상 장치에 있어서는, 촬상 장치의 소형화, 미세화에 한계가 있었다. 그래서, 본 개시에서는, 더한층의 소형화, 미세화를 가능하게 하는, 촬상 장치, 촬상 장치의 제조 방법 및 전자 기기를 제안한다.
본 개시에 의하면, 광전 변환 소자가 마련된 제1 반도체 기판과, 상기 제1 반도체 기판 상에 층간 절연막을 통하여 적층되고, 상기 광전 변환 소자에서 발생한 전하를 화소 신호로서 읽어내는 화소 회로가 마련된 제2 반도체 기판과, 상기 층간 절연막을 관통하여, 상기 제2 반도체 기판과 대향하는 상기 제1 반도체 기판의 제1 면과, 상기 제1 면과 대향하는 상기 제2 반도체 기판의 제2 면의 적어도 일부를 전기적으로 접속하는 비아를 구비하는, 촬상 장치가 제공된다.
또한, 본 개시에 의하면, 광전 변환 소자가 마련된 제1 반도체 기판 상에 층간 절연막을 적층하는 것과, 상기 층간 절연막에 관통 구멍을 형성하는 것과, 상기 관통 구멍에 폴리실리콘을 매립하는 것과, 매립된 상기 폴리실리콘 중, 상기 관통 구멍으로부터 돌출된 부분을 제거하는 것과, 상기 층간 절연막 상에 상기 광전 변환 소자에서 발생한 전하를 화소 신호로서 읽어내는 화소 회로가 마련되게 되는 제2 반도체 기판을 첩부하는 것을 포함하는, 촬상 장치의 제조 방법이 제공된다.
또한, 본 개시에 의하면, 광전 변환 소자가 마련된 제1 반도체 기판과, 상기 제1 반도체 기판 상에 층간 절연막을 통하여 적층되고, 상기 광전 변환 소자에서 발생한 전하를 화소 신호로서 읽어내는 화소 회로가 마련된 제2 반도체 기판과, 상기 층간 절연막을 관통하여, 상기 제2 반도체 기판과 대향하는 상기 제1 반도체 기판의 제1 면과, 상기 제1 면과 대향하는 상기 제2 반도체 기판의 제2 면의 적어도 일부를 전기적으로 접속하는 비아를 갖는 촬상 장치를 탑재하는, 전자 기기가 제공된다.
도 1은 촬상 장치(1)의 기능 구성의 일례를 도시하는 블록도이다.
도 2는 도 1에 도시한 촬상 장치(1)의 개략 구성을 도시하는 평면 모식도이다.
도 3은 도 2에 도시한 III-III'선을 따른 단면 구성을 도시하는 모식도이다.
도 4는 도 1에 도시한 화소 공유 유닛(539)의 등가 회로도이다.
도 5는 비교예에 관계되는 촬상 장치(1)의 상세 구성의 일례를 도시하는 단면 모식도이다.
도 6은 도 5에 도시한 제1 반도체 기판(100)의 주요부의 평면 구성의 일례를 도시하는 모식도이다.
도 7은 도 5에 도시한 제2 반도체 기판(200)의 주요부의 평면 구성의 일례를 도시하는 모식도이다.
도 8은 비교예에 관계되는 촬상 장치(1)의 주요부의 단면 구성을 도시하는 모식도이다.
도 9는 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도(그 1)이다.
도 10은 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도(그 2)이다.
도 11은 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도(그 1)이다.
도 12는 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도(그 2)이다.
도 13은 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도(그 3)이다.
도 14a는 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 1)이다.
도 14b는 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 2)이다.
도 14c는 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 3)이다.
도 14d는 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 4)이다.
도 14e는 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 5)이다.
도 14f는 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 6)이다.
도 14g는 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 7)이다.
도 15는 본 개시의 제1 실시 형태의 변형예 1에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 16은 본 개시의 제1 실시 형태의 변형예 1에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도이다.
도 17은 본 개시의 제1 실시 형태의 변형예 1의 제조 방법을 설명하기 위한 모식도이다.
도 18은 본 개시의 제1 실시 형태의 변형예 2에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 19는 본 개시의 제2 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 20a는 본 개시의 제2 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 1)이다.
도 20b는 본 개시의 제2 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 2)이다.
도 20c는 본 개시의 제2 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 3)이다.
도 20d는 본 개시의 제2 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 4)이다.
도 20e는 본 개시의 제2 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 5)이다.
도 20f는 본 개시의 제2 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 6)이다.
도 20g는 본 개시의 제2 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 7)이다.
도 20h는 본 개시의 제2 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 8)이다.
도 21은 본 개시의 제2 실시 형태의 변형예에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 22는 본 개시의 제3 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 23a는 본 개시의 제3 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 1)이다.
도 23b는 본 개시의 제3 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 2)이다.
도 23c는 본 개시의 제3 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 3)이다.
도 24는 비교예에 관계되는 촬상 장치(1)의 제조 공정을 설명하기 위한 모식도(그 1)이다.
도 25는 비교예에 관계되는 촬상 장치(1)의 제조 공정을 설명하기 위한 모식도(그 2)이다.
도 26은 비교예에 관계되는 촬상 장치(1)의 제조 공정을 설명하기 위한 모식도(그 3)이다.
도 27은 본 개시의 제4 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 구성을 도시하는 모식도이다.
도 28은 본 개시의 제4 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 1)이다.
도 29는 본 개시의 제4 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 2)이다.
도 30a는 본 개시의 제4 실시 형태의 변형예 1에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 30b는 본 개시의 제4 실시 형태의 변형예 2에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 30c는 본 개시의 제4 실시 형태의 변형예 3에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 31은 본 개시의 제5 실시 형태의 배경을 설명하기 위한 모식도(그 1)이다.
도 32는 본 개시의 제5 실시 형태의 배경을 설명하기 위한 모식도(그 2)이다.
도 33은 본 개시의 제5 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도이다.
도 34a는 본 개시의 제5 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 1)이다.
도 34b는 본 개시의 제5 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 2)이다.
도 34c는 본 개시의 제5 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 3)이다.
도 34d는 본 개시의 제5 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 4)이다.
도 35는 본 개시의 제5 실시 형태의 변형예에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도이다.
도 36은 본 개시의 제6 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 37a는 본 개시의 제6 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 1)이다.
도 37b는 본 개시의 제6 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 2)이다.
도 37c는 본 개시의 제6 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 3)이다.
도 38은 본 개시의 제7 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도(그 1)이다.
도 39는 본 개시의 제7 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도(그 2)이다.
도 40은 본 개시의 제7 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도이다.
도 41은 본 개시의 제8 실시 형태의 배경을 설명하기 위한 모식도이다.
도 42는 본 개시의 제8 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 43은 본 개시의 제8 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 1)이다.
도 44는 본 개시의 제8 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 2)이다.
도 45는 본 개시의 제8 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도이다.
도 46은 본 개시의 제9 실시 형태의 배경을 설명하기 위한 모식도(그 1)이다.
도 47은 본 개시의 제9 실시 형태의 배경을 설명하기 위한 모식도(그 2)이다.
도 48은 본 개시의 제9 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도(그 1)이다.
도 49는 본 개시의 제9 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도(그 2)이다.
도 50은 본 개시의 제9 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도이다.
도 51은 본 개시의 제9 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 1)이다.
도 52는 본 개시의 제9 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 2)이다.
도 53은 본 개시의 제10 실시 형태를 설명하기 위한 모식도이다.
도 54는 본 개시의 제10 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 55는 본 개시의 제10 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 1)이다.
도 56은 본 개시의 제10 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 2)이다.
도 57은 본 개시의 제11 실시 형태를 설명하기 위한 모식도(그 1)이다.
도 58은 본 개시의 제11 실시 형태를 설명하기 위한 모식도(그 2)이다.
도 59는 본 개시의 제12 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도(그 1)이다.
도 60은 본 개시의 제12 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도(그 2)이다.
도 61은 본 개시의 제12 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도(그 3)이다.
도 62는 본 개시의 제12 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도이다.
도 63은 본 개시의 제13 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 64는 본 개시의 제13 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 1)이다.
도 65는 본 개시의 제13 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도(그 2)이다.
도 66은 본 개시의 제14 실시 형태에 관계되는 제1 반도체 기판(100)의 주요부의 일례의 구성을 도시하는 모식도(그 1)이다.
도 67은 본 개시의 제14 실시 형태에 관계되는 제1 반도체 기판(100)의 주요부의 일례의 구성을 도시하는 모식도(그 2)이다.
도 68은 본 개시의 제14 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 구성을 도시하는 모식도이다.
도 69는 도 68의 영역 A의 확대도(그 1)이다.
도 70은 도 68의 영역 A의 확대도(그 2)이다.
도 71은 도 68의 영역 A의 확대도(그 3)이다.
도 72는 본 개시의 제14 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도이다.
도 73은 본 개시의 제14 실시 형태의 변형예에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도이다.
도 74는 본 개시의 제15 실시 형태를 설명하기 위한 모식도이다.
도 75는 본 개시의 제15 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 구성을 도시하는 모식도이다.
도 76은 본 개시의 실시 형태에 관계되는 촬상 장치(1)를 구비한 촬상 시스템(7)의 개략 구성의 일례를 도시하는 도면이다.
도 77은 도 76에 도시한 촬상 시스템(7)에 있어서의 촬상 동작의 흐름도의 일례이다.
이하에, 본 개시의 실시 형태에 대하여 도면에 기초하여 상세하게 설명한다. 또한, 이하의 각 실시 형태에 있어서, 동일한 부위에는 동일한 번호를 부여함으로써 중복되는 설명을 생략한다.
또한, 본 명세서 및 도면에 있어서, 실질적으로 동일하거나 또는 유사한 기능 구성을 갖는 복수의 구성 요소를, 동일한 부호 뒤에 다른 숫자를 첨부하여 구별하는 경우가 있다. 단, 실질적으로 동일하거나 또는 유사한 기능 구성을 갖는 복수의 구성 요소의 각각을 특별히 구별할 필요가 없을 경우, 동일 부호만을 첨부한다. 또한, 다른 실시 형태의 유사한 구성 요소에 대해서는, 동일한 부호 뒤에 다른 알파벳을 첨부하여 구별하는 경우가 있다. 단, 유사한 구성 요소의 각각을 특별히 구별할 필요가 없을 경우, 동일 부호만을 첨부한다.
또한, 이하의 설명에서 참조되는 도면은, 본 개시의 실시 형태의 설명과 그의 이해를 촉진하기 위한 도면이고, 이해하기 쉽게 하기 위해서, 도면 중에 도시되는 형상이나 치수, 비 등은 실제와 다른 경우가 있다. 또한, 도면 중에 도시되는 촬상 장치나 촬상 장치에 포함되는 구성 요소 등은, 이하의 설명과 공지된 기술을 참작하여 적절히 설계 변경할 수 있다. 또한, 이하의 설명에 있어서는, 촬상 장치의 적층 구조의 상하 방향은, 특별한 언급이 없는 한은, 촬상 장치에 입사하는 광이 아래로부터 위로 향하도록, 촬상 장치를 배치한 경우의 상대 방향에 대응하는 것으로 한다.
이하의 설명에 있어서의 구체적인 형상에 관한 기재는, 기하학적으로 정의되는 형상만을 의미하는 것은 아니다. 상세하게는, 이하의 설명에 있어서의 구체적 형상에 관한 기재는, 촬상 장치, 그의 제조 공정 및 그의 사용·동작에 있어서 허용되는 정도의 차이(오차·변형)가 있는 경우나 그 형상에 유사한 형상도 포함하는 것으로 한다. 예를 들어, 이하의 설명에 있어서 「대략 원 형상」이라고 표현한 경우에는, 진원에 한정되는 것은 아니며, 타원형 등과 같은 진원에 유사한 형상도 포함하는 것을 의미하게 된다.
또한, 이하의 회로(전기적인 접속)의 설명에 있어서는, 특별한 언급이 없는 한은, 「전기적으로 접속」이란, 복수의 요소 간을 전기(신호)가 도통하도록 접속하는 것을 의미한다. 추가로, 이하의 설명에 있어서의 「전기적으로 접속」에는, 복수의 요소를 직접적으로, 또한, 전기적으로 접속하는 경우뿐만 아니라, 다른 요소를 통하여 간접적으로, 또한, 전기적으로 접속하는 경우도 포함하는 것으로 한다.
또한, 본 명세서에 있어서, 「게이트」란, 전계 효과 트랜지스터의 게이트 전극을 나타낸다. 또한, 「드레인」이란, 전계 효과 트랜지스터의 드레인 영역을 나타내고, 「소스」란, 전계 효과 트랜지스터의 소스 영역을 나타낸다. 또한, 「제1 도전형」이란, 「p형」 또는 「n형」의 어느 한쪽을 나타내고, 「제2 도전형」이란, 「제1 도전형」과 다른 「p형」 또는 「n형」의 어느 다른 한쪽을 나타낸다.
또한, 이하의 설명에 있어서, 「공통되어서 마련된다」란, 특별한 언급이 없는 한은, 복수의 하나의 요소가 공유되도록 다른 요소가 마련되어 있는 것을 의미하고, 바꾸어 말하면, 다른 요소는, 소정의 수의 하나의 요소의 각각에 공유되어 있는 것을 의미한다.
이하, 본 개시를 실시하기 위한 형태에 대해서, 도면을 참조하여 상세하게 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 본 발명자들이 본 개시의 실시 형태를 창작하기에 이른 배경
1.1 촬상 장치(1)의 기능 구성
1.2 촬상 장치(1)의 개략 구성
1.3 비교예에 관계되는 촬상 장치(1)의 상세 구성
1.4 배경
2. 제1 실시 형태
2.1 구성
2.2 제조 방법
2.3 변형예
3. 제2 실시 형태
3.1 배경
3.2 구성
3.3 제조 방법
3.4 변형예
4. 제3 실시 형태
4.1 구성
4.2 제조 방법
5. 제4 실시 형태
5.1 배경
5.2 실시 형태
5.3 변형예
6. 제5 실시 형태
6.1 배경
6.2 실시 형태
6.3 제조 방법
6.4 변형예
7. 제6 실시 형태
7.1 배경
7.2 실시 형태
7.3 제조 방법
8. 제7 실시 형태
8.1 배경
8.2 실시 형태
8.3 제조 방법
9. 제8 실시 형태
9.1 배경
9.2 실시 형태
10. 제9 실시 형태
10.1 배경
10.2 실시 형태
10.3 제조 방법
11. 제10 실시 형태
11.1 배경
11.2 실시 형태
11.3 제조 방법
12. 제11 실시 형태
13. 제12 실시 형태
13.1 배경
13.2 실시 형태
14. 제13 실시 형태
14.1 배경
14.2 실시 형태
14.3 제조 방법
15. 제14 실시 형태
15.1 배경
15.2 실시 형태
15.3 제조 방법
15.4 변형예
16. 제15 실시 형태
16.1 배경
16.2 실시 형태
17. 통합
18. 적용예
19. 보충
<<1. 본 발명자들이 본 개시의 실시 형태를 창작하기에 이르는 배경>>
<1.1 촬상 장치(1)의 기능 구성>
우선은, 본 개시의 실시 형태의 상세를 설명하기 전에, 본 발명자들이 본 개시의 실시 형태를 창작하기에 이르기까지의 배경에 대하여 설명한다. 처음에, 도 1을 참조하여, 본 개시의 실시 형태가 적용될 수 있는 촬상 장치(1)의 기능 구성의 일례를 설명한다. 도 1은, 촬상 장치(1)의 기능 구성의 일례를 도시하는 블록도이다.
도 1에 도시하는 바와 같이, 촬상 장치(1)는 예를 들어, 입력부(510A), 행 구동부(520), 타이밍 제어부(530), 화소 어레이부(540), 열 신호 처리부(550), 화상 신호 처리부(560) 및 출력부(510B)를 포함한다. 이하에, 촬상 장치(1)의 각 기능부에 대하여 설명한다.
(화소 어레이부(540))
화소 어레이부(540)에는, 화소(541)가 어레이상으로 반복하여 배치되어 있다. 구체적으로는, 복수의 화소를 포함한 화소 공유 유닛(539)이 반복 단위가 되고, 이것이, 행방향과 열방향을 포함하는 어레이상으로 반복하여 배치되어 있다. 또한, 본 명세서에 있어서는, 편의상, 행방향을 H 방향, 행방향과 직교하는 열방향을 V 방향이라고 칭하는 경우가 있다. 예를 들어, 도 1에 도시하는 예에 있어서는, 하나의 화소 공유 유닛(539)은 4개의 화소(화소(541A, 541B, 541C, 541D))를 포함하고 있다. 화소(541A, 541B, 541C, 541D)는, 각각, 포토다이오드(광전 변환 소자)(PD)(후술하는 도 5 등에 도시)를 갖고 있다. 화소 공유 유닛(539)은 하나의 화소 회로(후술하는 도 4의 화소 회로(210))를 공유하는 단위이다. 바꾸어 말하면, 촬상 장치(1)에 있어서는, 4개의 화소(화소(541A, 541B, 541C, 541D))마다, 하나의 화소 회로(후술하는 화소 회로(210))를 갖고 있다. 예를 들어, 이 화소 회로를 시분할로 동작시킴으로써, 화소(541A, 541B, 541C, 541D) 각각의 화소 신호를 순차 읽어낼 수 있다. 화소(541A, 541B, 541C, 541D)는, 예를 들어, 2행×2열로 배치되어 있다. 화소 어레이부(540)에는, 화소(541A, 541B, 541C, 541D)와 함께, 복수의 행 구동 신호선(542) 및 복수의 수직 신호선(열 읽어내기 선)(543)이 마련되어 있다. 행 구동 신호선(542)은 화소 어레이부(540)에 있어서 행방향으로 나란히 배열된, 복수의 화소 공유 유닛(539) 각각에 포함되는 화소(541)를 구동하고, 즉, 화소 공유 유닛(539) 중, 행방향으로 나란히 배열된 각 화소(541)를 구동한다. 상세는, 도 4를 참조하여 후술하겠지만, 화소 공유 유닛(539)에는, 복수의 트랜지스터가 마련되어 있다. 이들 복수의 트랜지스터를 각각 구동하기 위해서, 하나의 화소 공유 유닛(539)에는, 복수의 행 구동 신호선(542)이 전기적으로 접속되어 있다. 또한, 수직 신호선(열 읽어내기 선)(543)에는, 화소 공유 유닛(539)이 전기적으로 접속되어 있다. 수직 신호선(열 읽어내기 선)(543)에 의해, 화소 공유 유닛(539)에 포함되는 화소(541A, 541B, 541C, 541D) 각각으로부터, 화소 신호를 읽어낼 수 있다.
(행 구동부(520))
행 구동부(520)는 예를 들어, 화소 구동하기 위한 행의 위치를 정하는 행 어드레스 제어부, 바꿔 말하면, 행 디코더부와, 화소(541A, 541B, 541C, 541D)를 구동하기 위한 신호를 발생시키는 행 구동 회로부를 포함할 수 있다.
(열 신호 처리부(550))
열 신호 처리부(550)는 예를 들어, 수직 신호선(543)에 전기적으로 접속되고, 화소(541A, 541B, 541C, 541D)(화소 공유 유닛(539))와 소스 폴로워 회로를 형성하는 부하 회로부를 갖는다. 또한, 열 신호 처리부(550)는 수직 신호선(543)을 통하여 화소 공유 유닛(539)으로부터 읽어내진 신호를 증폭하는 증폭 회로부를 갖고 있어도 된다. 추가로, 열 신호 처리부(550)는 노이즈 처리부를 갖고 있어도 된다. 당해 노이즈 처리부는, 예를 들어, 광전 변환의 결과로서 화소 공유 유닛(539)으로부터 읽어내진 신호로부터, 계의 노이즈 레벨을 제거할 수 있다.
또한, 열 신호 처리부(550)는 예를 들어, 아날로그/디지털 컨버터(ADC)를 갖고 있다. 아날로그/디지털 컨버터는, 화소 공유 유닛(539)으로부터 읽어내진 신호 혹은 상기 노이즈 처리된 아날로그 신호를 디지털 신호로 변환할 수 있다. 당해 ADC는, 예를 들어, 비교기부 및 카운터부를 포함하고 있다. 비교기부에서는, 변환 대상으로 되는 아날로그 신호와, 비교 대상으로 되는 참조 신호가 비교된다. 카운터부에서는, 비교기부에서의 비교 결과가 반전될 때까지의 시간이 계측되게 되어 있다. 또한, 열 신호 처리부(550)는 읽어내기 열을 주사하는 제어를 행하는 수평 주사 회로부를 포함하고 있어도 된다.
(타이밍 제어부(530))
타이밍 제어부(530)는 장치에 입력된 기준 클럭 신호나 타이밍 제어 신호에 기초하여, 행 구동부(520) 및 열 신호 처리부(550)에, 타이밍을 제어하는 신호를 공급할 수 있다.
(화상 신호 처리부(560))
화상 신호 처리부(560)는 광전 변환의 결과 얻어진 데이터, 바꿔 말하면, 촬상 장치(1)에 있어서의 촬상 동작의 결과 얻어진 데이터에 대하여 각종 신호 처리를 실시하는 회로이다. 화상 신호 처리부(560)는 예를 들어, 화상 신호 처리 회로부 및 데이터 유지부를 포함하고 있다. 또한 화상 신호 처리부(560)는 프로세서부를 포함하고 있어도 된다. 예를 들어, 화상 신호 처리부(560)에 있어서 실행되는 신호 처리의 일례로서는, AD(아날로그-디지털) 변환된 촬상 데이터가, 어두운 피사체를 촬영한 데이터일 경우에는 계조를 많이 갖게 하고, 밝은 피사체를 촬영한 데이터일 경우에는 계조를 적게 하는 톤 커브 보정 처리를 들 수 있다. 이 경우, 촬상 데이터의 계조를 어떤 톤 커브에 기초하여 보정할지, 톤 커브의 특성 데이터를 미리 화상 신호 처리부(560)의 데이터 유지부에 기억시켜 두는 것이 바람직하다.
(입력부(510A))
입력부(510A)는 예를 들어, 상기 기준 클럭 신호, 타이밍 제어 신호 및 특성 데이터 등을 장치 외부로부터 촬상 장치(1)에 입력하기 위한 기능부이다. 타이밍 제어 신호는, 예를 들어, 수직 동기 신호 및 수평 동기 신호 등이다. 특성 데이터는, 예를 들어, 화상 신호 처리부(560)의 데이터 유지부에 기억시키기 위한 데이터이다. 입력부(510A)는 예를 들어, 입력 단자(511), 입력 회로부(512), 입력 진폭 변경부(513), 입력 데이터 변환 회로부(514) 및 전원 공급부(도시 생략)를 포함할 수 있다.
상세하게는, 입력 단자(511)는 데이터를 입력하기 위한 외부 단자이다. 입력 회로부(512)는 입력 단자(511)에 입력된 신호를 촬상 장치(1)의 내부에 도입하기 위한 회로이다. 입력 진폭 변경부(513)는 입력 회로부(512)에서 도입된 신호의 진폭을, 촬상 장치(1)의 내부에서 이용하기 쉬운 진폭으로 변경할 수 있다. 입력 데이터 변환 회로부(514)는 입력 데이터의 데이터 열의 배열을 변경할 수 있다. 입력 데이터 변환 회로부(514)는 예를 들어, 시리얼 패럴렐 변환 회로에 의해 구성되어 있다. 당해 시리얼 패럴렐 변환 회로는, 입력 데이터로서 수취한 시리얼 신호를 패럴렐 신호로 변환할 수 있다. 또한, 입력부(510A)에 있어서는, 입력 진폭 변경부(513) 및 입력 데이터 변환 회로부(514)는 생략되어 있어도 된다. 전원 공급부는, 외부로부터 촬상 장치(1)에 공급된 전원을 이용하여, 촬상 장치(1)의 내부에서 필요해지는 각종 전압에 설정된 전원을 공급할 수 있다. 또한, 촬상 장치(1)가 외부의 메모리 디바이스와 전기적으로 접속되는 경우, 입력부(510A)에는, 외부의 메모리 디바이스로부터의 데이터를 수취하는 메모리 인터페이스 회로가 마련되어 있어도 된다. 외부의 메모리 디바이스는, 예를 들어, 플래시 메모리, SRAM(Static Randam Access Memory) 및 DRAM(Dynamic Random Access Memory) 등이다.
(출력부(510B))
출력부(510B)는 화상 데이터를 장치 외부로 출력한다. 이 화상 데이터는, 예를 들어, 촬상 장치(1)로 촬영된 화상 데이터 및 화상 신호 처리부(560)에서 신호 처리된 화상 데이터 등이다. 출력부(510B)는 예를 들어, 출력 데이터 변환 회로부(515), 출력 진폭 변경부(516), 출력 회로부(517) 및 출력 단자(518)를 포함할 수 있다.
상세하게는, 출력 데이터 변환 회로부(515)는 예를 들어, 패럴렐 시리얼 변환 회로에 의해 구성되어 있고, 출력 데이터 변환 회로부(515)는 촬상 장치(1) 내부에서 사용한 패럴렐 신호를 시리얼 신호로 변환할 수 있다. 출력 진폭 변경부(516)는 촬상 장치(1)의 내부에서 사용한 신호의 진폭을 변경할 수 있다. 진폭을 변경함으로써, 진폭이 변경된 신호는, 촬상 장치(1)의 외부에 접속되는 외부 디바이스에서 이용하기 쉬워진다. 출력 회로부(517)는 촬상 장치(1)의 내부로부터 장치 외부로 데이터를 출력하는 회로이며, 출력 회로부(517)는 출력 단자(518)에 전기적으로 접속된 촬상 장치(1) 외부의 배선을 구동할 수 있다. 또한, 출력 단자(518)는 촬상 장치(1)로부터 장치 외부로 데이터를 출력할 수 있다. 출력부(510B)에 있어서는, 출력 데이터 변환 회로부(515) 및 출력 진폭 변경부(516)는 생략되어 있어도 된다. 또한, 촬상 장치(1)가 외부의 메모리 디바이스와 전기적으로 접속되는 경우, 출력부(510B)에는, 외부의 메모리 디바이스에 데이터를 출력하는 메모리 인터페이스 회로가 마련되어 있어도 된다. 외부의 메모리 디바이스는, 예를 들어, 플래시 메모리, SRAM 및 DRAM 등이다.
<1.2 촬상 장치(1)의 개략 구성>
이어서, 도 2 내지 도 4를 참조하여, 상기 촬상 장치(1)의 개략 구성의 일례를 설명한다. 도 2는, 도 1에 도시한 촬상 장치(1)의 개략 구성을 도시하는 평면 모식도이며, 3개의 반도체 기판(제1 반도체 기판(100), 제2 반도체 기판(200), 제3 반도체 기판(300))을 갖는 촬상 장치(1)의 제1 반도체 기판(100), 제2 반도체 기판(200), 제3 반도체 기판(300)의 각각의 평면 구성을 모식적으로 도시한 도면이다. 또한, 도 3은, 도 2에 도시한 III-III'선을 따른 단면 구성을 도시하는 모식도이다. 또한, 도 4는, 화소 공유 유닛(539)의 구성의 일례를 도시하는 등가 회로도이다.
상세하게는, 촬상 장치(1)는 도 2에 도시하는, 3개의 반도체 기판(제1 반도체 기판(100), 제2 반도체 기판(200), 제3 반도체 기판(300))을 접합하여 구성된 3차원 구조의 촬상 장치이며, 예를 들어, 포토다이오드를 갖는 제1 반도체 기판(100)의 이면(제2 면)(광 입사면) 측으로부터 광이 입사하는, 이면 조사형 촬상 장치인 것으로 한다. 제1 반도체 기판(100)은 반도체층(100S) 및 배선층(100T)을 포함한다. 제2 반도체 기판(200)은 반도체층(200S) 및 배선층(200T)을 포함한다. 제3 반도체 기판(300)은 반도체층(300S) 및 배선층(300T)을 포함한다. 여기서, 제1 반도체 기판(100), 제2 반도체 기판(200) 및 제3 반도체 기판(300)의 각 반도체 기판에 포함되는 배선과 그 주위의 층간 절연막을 아울러, 편의상, 각각의 반도체 기판(제1 반도체 기판(100), 제2 반도체 기판(200) 및 제3 반도체 기판(300))에 마련된 배선층(100T, 200T, 300T)이라고 칭하는 것으로 한다. 도 3에 도시한 바와 같이, 제1 반도체 기판(100), 제2 반도체 기판(200) 및 제3 반도체 기판(300)은 이 순으로 적층되어 있고, 적층 방향을 따라, 반도체층(100S), 배선층(100T), 반도체층(200S), 배선층(200T), 배선층(300T) 및 반도체층(300S)의 순으로 배치되어 있다. 제1 반도체 기판(100), 제2 반도체 기판(200) 및 제3 반도체 기판(300)의 구체적인 구성에 대해서는 후술한다. 또한, 도 3에 도시한 화살표는, 촬상 장치(1)에의 광(L)의 입사 방향을 나타낸다. 본 명세서에서는, 편의상, 이후의 단면도에서, 촬상 장치(1)에 있어서의 광 입사측을 「하」 「하측」 「하방」, 광 입사측과 반대측을 「상」 「상측」 「상방」이라고 칭하는 경우가 있다. 또한, 본 명세서에서는, 편의상, 반도체층과 배선층을 구비한 반도체 기판에 대해서, 배선층의 측을 표면(제1 면), 반도체층의 측을 이면(제2 면)이라고 칭하는 경우가 있다. 또한, 명세서의 기재는, 상기 부르는 법에 한정되지 않는다.
화소 어레이부(540) 및 화소 어레이부(540)에 포함되는 화소 공유 유닛(539)은 모두, 제1 반도체 기판(100) 및 제2 반도체 기판(200)의 양쪽을 사용하여 구성된다. 구체적으로는, 제1 반도체 기판(100)에는, 화소 공유 유닛(539)이 갖는 복수의 화소(541A, 541B, 541C, 541D)가 마련되어 있다. 그리고, 이들 화소(541) 각각은, 포토다이오드(후술하는 포토다이오드(PD)(광전 변환 소자)) 및 전송 트랜지스터(후술하는 전송 트랜지스터(TR))를 갖는다. 또한, 제2 반도체 기판(200)에는, 화소 공유 유닛(539)이 갖는 화소 회로(후술하는 화소 회로(210))가 마련되어 있다. 화소 회로는, 화소(541A, 541B, 541C, 541D)의 각각의 포토다이오드에서 발생한 전하를, 전송 트랜지스터를 통하여 화소 신호로서 읽어내거나, 혹은, 포토다이오드를 리셋할 수 있다. 당해 제2 반도체 기판(200)은 이러한 화소 회로에 추가로, 행방향으로 연장되는 복수의 행 구동 신호선(542) 및 열방향으로 연장되는 복수의 수직 신호선(543)을 갖고 있다. 또한, 제2 반도체 기판(200)은 행방향으로 연장되는 전원선(544)을 갖고 있다.
제3 반도체 기판(300)은 예를 들어, 입력부(510A), 행 구동부(520), 타이밍 제어부(530), 열 신호 처리부(550), 화상 신호 처리부(560) 및 출력부(510B)를 갖고 있다. 행 구동부(520)는 예를 들어, 제1 반도체 기판(100), 제2 반도체 기판(200) 및 제3 반도체 기판(300)의 적층 방향(이하, 간단히 적층 방향이라고 함)에 있어서, 일부가 화소 어레이부(540)에 겹치는 영역에 마련되어 있다. 보다 구체적으로는, 행 구동부(520)는 적층 방향에 있어서, 화소 어레이부(540)의 H 방향의 단부 근방에 겹치는 영역에 마련되어 있다(도 2 참조). 열 신호 처리부(550)는 예를 들어, 적층 방향에 있어서, 일부가 화소 어레이부(540)에 겹치는 영역에 마련되어 있다. 보다 구체적으로는, 열 신호 처리부(550)는 적층 방향에 있어서, 화소 어레이부(540)의 V 방향의 단부 근방에 겹치는 영역에 마련되어 있다(도 2 참조). 또한, 도시를 생략하지만, 입력부(510A) 및 출력부(510B)는 제3 반도체 기판(300) 이외의 부분에 배치되어 있어도 되고, 예를 들어, 제2 반도체 기판(200)에 배치되어 있어도 된다. 혹은, 입력부(510A) 및 출력부(510B)는 제1 반도체 기판(100)의 이면(광 입사면) 측에 마련해도 된다. 또한, 상기 제2 반도체 기판(200)에 마련된 화소 회로는, 다른 호칭으로서, 화소 트랜지스터 회로, 화소 트랜지스터군, 화소 트랜지스터, 화소 읽어내기 회로 또는 읽어내기 회로라고 불리는 경우도 있다. 본 명세서에 있어서는, 화소 회로라는 호칭을 사용한다.
또한, 제1 반도체 기판(100)과 제2 반도체 기판(200)은, 예를 들어, 관통 전극(후술하는 도 5의 관통 전극(120E, 121E))에 의해 전기적으로 접속되어 있다. 또한, 도 3에 도시한 바와 같이, 제2 반도체 기판(200)과 제3 반도체 기판(300)은, 예를 들어, 콘택트부(201, 202, 301, 302)를 통하여 전기적으로 접속되어 있다. 보다 구체적으로는, 제2 반도체 기판(200)에 콘택트부(201, 202)가 마련되고, 제3 반도체 기판(300)에 콘택트부(301, 302)가 마련되어 있다. 제2 반도체 기판(200)의 콘택트부(201)가 제3 반도체 기판(300)의 콘택트부(301)에 접하고, 제2 반도체 기판(200)의 콘택트부(202)가 제3 반도체 기판(300)의 콘택트부(302)에 접하고 있다. 제2 반도체 기판(200)은 복수의 콘택트부(201)가 마련된 콘택트 영역(201R)과, 복수의 콘택트부(202)가 마련된 콘택트 영역(202R)을 갖고 있다. 제3 반도체 기판(300)은 복수의 콘택트부(301)가 마련된 콘택트 영역(301R)과, 복수의 콘택트부(302)가 마련된 콘택트 영역(302R)을 갖고 있다. 콘택트 영역(201R, 301R)은, 적층 방향에 있어서, 화소 어레이부(540)와 행 구동부(520) 사이에 마련되어 있다(도 3 참조). 바꾸어 말하면, 콘택트 영역(201R, 301R)은, 예를 들어, 행 구동부(520)(제3 반도체 기판(300))와, 화소 어레이부(540)(제2 반도체 기판(200))가 적층 방향으로 겹치는 영역, 혹은 이 근방 영역에 마련되어 있다. 또한, 콘택트 영역(201R, 301R)은, 예를 들어, 이러한 영역 중, H 방향의 단부에 배치되어 있다(도 2 참조). 제3 반도체 기판(300)에서는, 예를 들어, 행 구동부(520)의 일부, 구체적으로는 행 구동부(520)의 H 방향의 단부에 겹치는 위치에 콘택트 영역(301R)이 마련되어 있다(도 2, 도 3 참조). 그리고, 콘택트부(201, 301)는, 예를 들어, 제3 반도체 기판(300)에 마련된 행 구동부(520)와, 제2 반도체 기판(200)에 마련된 행 구동 신호선(542)을 접속하는 것이다. 콘택트부(201, 301)는, 예를 들어, 제3 반도체 기판(300)에 마련된 입력부(510A)와 전원선(544) 및 기준 전위선(후술하는 기준 전위선(VSS))을 접속하고 있어도 된다. 콘택트 영역(202R, 302R)은, 적층 방향에 있어서, 화소 어레이부(540)와 열 신호 처리부(550) 사이에 마련되어 있다(도 3 참조). 바꾸어 말하면, 콘택트 영역(202R, 302R)은, 예를 들어, 열 신호 처리부(550)(제3 반도체 기판(300))와 화소 어레이부(540)(제2 반도체 기판(200))가 적층 방향으로 겹치는 영역, 혹은 이 근방 영역에 마련되어 있다. 콘택트 영역(202R, 302R)은, 예를 들어, 이러한 영역 중, V 방향의 단부에 배치되어 있다(도 2 참조). 제3 반도체 기판(300)에서는, 예를 들어, 열 신호 처리부(550)의 일부, 구체적으로는 열 신호 처리부(550)의 V 방향의 단부에 겹치는 위치에 콘택트 영역(301R)이 마련되어 있다(도 2, 도 3 참조). 콘택트부(202, 302)는, 예를 들어, 화소 어레이부(540)가 갖는 복수의 화소 공유 유닛(539) 각각으로부터 출력된 화소 신호(포토다이오드에서의 광전 변환의 결과 발생한 전하의 양에 대응한 신호)를 제3 반도체 기판(300)에 마련된 열 신호 처리부(550)로 송신하기 위해서, 전기적인 접속을 확보한다.
도 3에 도시한 바와 같이, 제1 반도체 기판(100), 제2 반도체 기판(200) 및 제3 반도체 기판(300)은 배선층(100T, 200T, 300T)을 통하여 전기적으로 접속된다. 예를 들어, 촬상 장치(1)는 제2 반도체 기판(200)과 제3 반도체 기판(300)을 전기적으로 접속하는 전기적 접속부를 갖는다. 구체적으로는, 콘택트부(201, 202, 301, 302)는, 도전 재료로 형성된 전극에 의해 형성된다. 도전 재료는, 예를 들어, 구리(Cu), 알루미늄(Al), 금(Au) 등의 금속 재료로 형성된다. 콘택트 영역(201R, 202R, 301R, 302R)은, 예를 들어 전극으로서 형성된 배선끼리를 직접 접합함으로써, 제2 반도체 기판(200)과 제3 반도체 기판(300)을 전기적으로 접속하고, 제2 반도체 기판(200)과 제3 반도체 기판(300)의 신호의 입력, 및/또는, 출력을 가능하게 한다.
제2 반도체 기판(200)과 제3 반도체 기판(300)을 전기적으로 접속하는 전기적 접속부는, 원하는 개소에 마련할 수 있다. 예를 들어, 도 2를 참조하여, 콘택트 영역(201R, 202R, 301R, 302R)으로서 설명한 바와 같이, 화소 어레이부(540)와 적층 방향으로 겹치는 영역에 마련해도 된다. 또한, 전기적 접속부를 화소 어레이부(540)와 적층 방향으로 겹치지 않는 영역에 마련해도 된다. 구체적으로는, 화소 어레이부(540)의 외측에 배치된 주변부와, 적층 방향으로 겹치는 영역에 마련해도 된다.
또한, 도 3으로 되돌아가서 설명을 계속하면, 제1 반도체 기판(100) 및 제2 반도체 기판(200)에는, 예를 들어, 접속 구멍부(H1, H2)가 마련되어 있다. 도 3에 도시한 바와 같이, 접속 구멍부(H1, H2)는, 제1 반도체 기판(100) 및 제2 반도체 기판(200)을 관통하고 있다. 그리고, 접속 구멍부(H1, H2)는, 화소 어레이부(540)(또는 화소 어레이부(540)에 겹치는 부분)의 외측에 마련되어 있다(도 2 참조). 예를 들어, 접속 구멍부(H1)는, H 방향에 있어서 화소 어레이부(540)보다 외측에 배치되어 있고, 접속 구멍부(H2)는, V 방향에 있어서 화소 어레이부(540)보다도 외측에 배치되어 있다. 예를 들어, 접속 구멍부(H1)는, 제3 반도체 기판(300)에 마련된 입력부(510A)에 달하고 있고, 접속 구멍부(H2)는, 제3 반도체 기판(300)에 마련된 출력부(510B)에 달하고 있다. 접속 구멍부(H1, H2)는, 공동이어도 되고, 일부 또는 전체에 도전 재료를 포함하고 있어도 되고, 예를 들어, 도전 재료가 접속 구멍부(H1, H2)의 측벽에 형성되어 있어도 된다. 촬상 장치(1)에 있어서는, 예를 들어, 입력부(510A), 및/또는, 출력부(510B)로서 형성된 전극에, 본딩 와이어를 접속하는 구성이어도 된다. 또는, 입력부(510A), 및/또는, 출력부(510B)로서 형성된 전극과, 접속 구멍부(H1, H2)에 마련된 도전 재료를 접속하는 구성이어도 된다.
또한, 도 3에 도시하는 예에서는, 제3 반도체 기판(300)에 입력부(510A), 출력부(510B)를 마련하는 구조로 했지만, 후술하는 본 개시의 실시 형태에 있어서는 이것에 한정되는 것은 아니다. 예를 들어, 배선층(200T, 300T)을 통하여 제3 반도체 기판(300)의 신호를 제2 반도체 기판(200)에 보냄으로써, 입력부(510A), 및/또는, 출력부(510B)를 제2 반도체 기판(200)에 마련할 수도 있다. 마찬가지로, 배선층(100T, 200T)을 통하여, 제2 반도체 기판(200)의 신호를 제1 반도체 기판(100)에 보냄으로써, 입력부(510A), 및/또는, 출력부(510B)를 제1 반도체 기판(100)에 마련할 수도 있다.
도 4에 도시하는 바와 같이, 화소 공유 유닛(539)은 복수의 화소(541)(도 4에서는, 화소(541A, 541B, 541C, 541D)의 4개의 화소(541)를 나타낸다)와, 이 복수의 화소(541)에 접속된 하나의 화소 회로(210)와, 화소 회로(210)에 접속된 수직 신호선(543)을 포함하고 있다. 화소 회로(210)는 예를 들어, 4개의 트랜지스터, 구체적으로는, 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FD)를 포함하고 있다. 상술한 바와 같이, 화소 공유 유닛(539)은 하나의 화소 회로(210)를 시분할로 동작시킴으로써, 화소 공유 유닛(539)에 포함되는 4개의 화소(541)(화소(541A, 541B, 541C, 541D))의 각각의 화소 신호를 순차 수직 신호선(543)으로 출력할 수 있다. 복수의 화소(541)에 하나의 화소 회로(210)가 접속되어 있고, 이 복수의 화소(541)의 화소 신호가, 하나의 화소 회로(210)에 의해 시분할로 출력되는 양태를, 본 명세서에서는, 「복수의 화소(541)가 하나의 화소 회로(210)를 공유한다」라고 한다.
화소(541A, 541B, 541C, 541D)는, 서로 공통의 구성 요소를 갖고 있다. 그래서, 이하에 있어서는, 화소(541A, 541B, 541C, 541D)의 구성 요소를 서로 구별하기 위해서, 화소(541A)의 구성 요소의 부호의 말미에는 식별 번호 1, 화소(541B)의 구성 요소의 부호의 말미에는 식별 번호 2, 화소(541C)의 구성 요소의 부호의 말미에는 식별 번호 3, 화소(541D)의 구성 요소의 부호의 말미에는 식별 번호 4를 부여하는 경우가 있다(예를 들어, 포토다이오드(PD)를 PD1, PD2, PD3, PD4라고 칭한다). 또한, 본 명세서에 있어서 화소(541A, 541B, 541C, 541D)의 구성 요소를 서로 구별할 필요가 없을 경우에는, 화소(541A, 541B, 541C, 541D)의 구성 요소의 부호의 말미의 식별 번호를 생략한다.
화소(541A, 541B, 541C, 541D)는, 예를 들어, 포토다이오드(PD)와, 포토다이오드(PD)와 전기적으로 접속된 전송 트랜지스터(TR)와, 전송 트랜지스터(TR)에 전기적으로 접속된 플로팅 디퓨전(FD)을 갖고 있다. 포토다이오드(PD)(PD1, PD2, PD3, PD4)에서는, 캐소드가 전송 트랜지스터(TR)의 소스에 전기적으로 접속되어 있고, 애노드가 기준 전위선(예를 들어 그라운드)에 전기적으로 접속되어 있다. 포토다이오드(PD)는, 입사한 광을 광전 변환하고, 그의 수광량에 따른 전하를 발생한다. 전송 트랜지스터(TR)(전송 트랜지스터(TR1, TR2, TR3, TR4))는 예를 들어, n형(제2 도전형)의 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터이다. 전송 트랜지스터(TR)에서는, 드레인이 플로팅 디퓨전(FD)에 전기적으로 접속되고, 게이트가 구동 신호선에 전기적으로 접속되어 있다. 당해 구동 신호선은, 하나의 화소 공유 유닛(539)에 접속된 복수의 행 구동 신호선(542)(도 1 참조) 중 일부이다. 전송 트랜지스터(TR)는, 포토다이오드(PD)에서 발생한 전하를 플로팅 디퓨전(FD)으로 전송한다. 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))은 p형(제1 도전형) 반도체층 중에 형성된 n형(제2 도전형) 확산층 영역이다. 플로팅 디퓨전(FD)은, 포토다이오드(PD)로부터 전송된 전하를 일시적으로 유지하는 전하 유지 수단이며, 또한, 그 전하량에 따른 전압을 발생시키는, 전하-전압 변환 수단이다.
하나의 화소 공유 유닛(539)에 포함되는 4개의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))은 서로 전기적으로 접속됨과 함께, 증폭 트랜지스터(AMP)의 게이트 및 FD 변환 게인 전환 트랜지스터(FDG)의 소스에 전기적으로 접속되어 있다. FD 변환 게인 전환 트랜지스터(FDG)의 드레인은 리셋 트랜지스터(RST)의 소스에 전기적으로 접속되고, FD 변환 게인 전환 트랜지스터(FDG)의 게이트는 구동 신호선에 전기적으로 접속되어 있다. 당해 구동 신호선은, 하나의 화소 공유 유닛(539)에 접속된 복수의 행 구동 신호선(542) 중 일부이다. 리셋 트랜지스터(RST)의 드레인은 전원선(VDD)에 전기적으로 접속되고, 리셋 트랜지스터(RST)의 게이트는 구동 신호선에 전기적으로 접속되어 있다. 당해 구동 신호선은, 하나의 화소 공유 유닛(539)에 접속된 복수의 행 구동 신호선(542) 중 일부이다. 증폭 트랜지스터(AMP)의 게이트는 플로팅 디퓨전(FD)에 전기적으로 접속되고, 증폭 트랜지스터(AMP)의 드레인은 전원선(VDD)에 전기적으로 접속되고, 증폭 트랜지스터(AMP)의 소스는 선택 트랜지스터(SEL)의 드레인에 전기적으로 접속되어 있다. 선택 트랜지스터(SEL)의 소스는 수직 신호선(543)에 전기적으로 접속되고, 선택 트랜지스터(SEL)의 게이트는 구동 신호선에 전기적으로 접속되어 있다. 이 구동 신호선은, 하나의 화소 공유 유닛(539)에 접속된 복수의 행 구동 신호선(542) 중 일부이다.
전송 트랜지스터(TR)는, 전송 트랜지스터(TR)가 온 상태로 되면, 포토다이오드(PD)의 전하를 플로팅 디퓨전(FD)으로 전송한다. 전송 트랜지스터(TR)의 게이트(전송 게이트(TG))는 예를 들어, 소위 종형 전극을 포함해도 되고, 후술하는 도 5에 도시한 바와 같이, 반도체층(후술하는 도 5의 반도체층(100S))의 표면으로부터 포토다이오드(PD)에 달하는 깊이까지 연장되어서 마련되어 있다. 리셋 트랜지스터(RST)는, 플로팅 디퓨전(FD)의 전위를 소정의 전위로 리셋한다. 리셋 트랜지스터(RST)가 온 상태로 되면, 플로팅 디퓨전(FD)의 전위를 전원선(VDD)의 전위로 리셋한다. 선택 트랜지스터(SEL)는, 화소 회로(210)로부터의 화소 신호의 출력 타이밍을 제어한다. 증폭 트랜지스터(AMP)는, 화소 신호로서, 플로팅 디퓨전(FD)에 유지된 전하의 레벨에 따른 전압의 신호를 생성한다. 증폭 트랜지스터(AMP)는, 선택 트랜지스터(SEL)를 통하여 수직 신호선(543)에 접속되어 있다. 이 증폭 트랜지스터(AMP)는, 열 신호 처리부(550)에 있어서, 수직 신호선(543)에 접속된 부하 회로부(도 1 참조)와 함께 소스 폴로워를 구성하고 있다. 증폭 트랜지스터(AMP)는, 선택 트랜지스터(SEL)가 온 상태로 되면, 플로팅 디퓨전(FD)의 전압을, 수직 신호선(543)을 통하여 열 신호 처리부(550)로 출력한다. 리셋 트랜지스터(RST), 증폭 트랜지스터(AMP) 및 선택 트랜지스터(SEL)는, 예를 들어, n형(제2 도전형)의 CMOS 트랜지스터이다.
FD 변환 게인 전환 트랜지스터(FDG)는, 플로팅 디퓨전(FD)에서의 전하-전압 변환의 게인을 변경할 때에 사용된다. 일반적으로, 어두운 장소에서의 촬영 시에는 화소 신호가 작다. Q(전하량)=CV의 관계식에 기초하여, 전하 전압 변환을 행할 때에, 플로팅 디퓨전(FD)의 용량(FD 용량 C)이 크면, 증폭 트랜지스터(AMP)에서 전압으로 변환했을 때의 전압값 V가 작아져버린다. 한편, 밝은 장소에서는, 화소 신호가 커지므로, FD 용량 C가 크지 않으면, 플로팅 디퓨전(FD)에서, 포토다이오드(PD)의 전하를 다 받을 수 없다. 또한, 증폭 트랜지스터(AMP)에서 전압으로 변환했을 때의 V가 너무 커지지 않도록(바꾸어 말하면, 작아지도록), FD 용량 C가 크게 되어 있을 필요가 있다. 이들을 근거로 하면, FD 변환 게인 전환 트랜지스터(FDG)를 온으로 했을 때에는, FD 변환 게인 전환 트랜지스터(FDG)분의 게이트 용량이 증가하므로, 전체의 FD 용량 C가 커진다. 한편, FD 변환 게인 전환 트랜지스터(FDG)를 오프로 했을 때에는, 전체의 FD 용량 C가 작아진다. 이와 같이, FD 변환 게인 전환 트랜지스터(FDG)를 온/오프 전환함으로써, FD 용량 C를 가변으로 하고, 변환 효율을 전환할 수 있다. FD 변환 게인 전환 트랜지스터(FDG)는, 예를 들어, n형(제2 도전형)의 CMOS 트랜지스터이다. 또한, 후술하는 본 개시의 실시 형태에 있어서는, FD 변환 게인 전환 트랜지스터(FDG)를 마련하지 않는 구성도 가능하다. 이때, 예를 들어, 화소 회로(210)는 예를 들어 증폭 트랜지스터(AMP), 선택 트랜지스터(SEL) 및 리셋 트랜지스터(RST)의 3개의 트랜지스터로 구성된다.
또한, 선택 트랜지스터(SEL)는, 전원선(VDD)과 증폭 트랜지스터(AMP) 사이에 마련되어 있어도 된다. 이 경우, 리셋 트랜지스터(RST)의 드레인이 전원선(VDD) 및 선택 트랜지스터(SEL)의 드레인에 전기적으로 접속되어 있다. 선택 트랜지스터(SEL)의 소스가 증폭 트랜지스터(AMP)의 드레인에 전기적으로 접속되어 있고, 선택 트랜지스터(SEL)의 게이트가 행 구동 신호선(542)(도 1 참조)에 전기적으로 접속되어 있다. 증폭 트랜지스터(AMP)의 소스(화소 회로(210)의 출력 단)가 수직 신호선(543)에 전기적으로 접속되어 있고, 증폭 트랜지스터(AMP)의 게이트가 리셋 트랜지스터(RST)의 소스에 전기적으로 접속되어 있다. 또한, 도시는 생략하지만, 하나의 화소 회로(210)를 공유하는 화소(541)의 수는, 4개 이외여도 된다. 예를 들어, 2개 또는 8개의 화소(541)가 하나의 화소 회로(210)를 공유해도 된다.
<1.3 비교예에 관계되는 촬상 장치(1)의 상세 구성>
이어서, 도 5 내지 도 7을 참조하여, 본 개시의 실시 형태와 비교되는, 비교예에 관계되는 촬상 장치(1)의 상세 구성의 일례를 설명한다. 도 5는, 비교예에 관계되는 촬상 장치(1)의 상세 구성의 일례를 도시하는 단면 모식도이며, 상세하게는, 촬상 장치(1)의 제1 반도체 기판(100), 제2 반도체 기판(200) 및 제3 반도체 기판(300)의 주면에 대하여 수직 방향의 단면 구성의 일례를 도시한 것이다. 또한, 도 5에 있어서는, 구성 요소의 위치 관계를 알기 쉽게 하기 위해서, 모식적으로 나타낸 것이며, 실제의 단면과 다르게 되어 있어도 된다. 또한, 도 6은, 도 5에 도시한 제1 반도체 기판(100)의 주요부의 평면 구성의 일례를 도시하는 모식도이다. 도 6에 있어서는, 주로, 제1 반도체 기판(100)의 화소 분리부(117), 포토다이오드(PD), 플로팅 디퓨전(FD), 웰 영역(118) 및 전송 트랜지스터(TR)의 평면 구성을 나타내고 있다. 도 7은, 도 5에 도시한 제2 반도체 기판(200)의 주요부의 평면 구성의 일례를 도시하는 모식도이며, 도 7에 있어서는, 반도체층(200S)의 표면 근방에 마련된 화소 회로(210)의 구성을 도시한다. 또한, 도 7에서는, 포토다이오드(PD)의 외형(화소 분리부(117)와 포토다이오드(PD)의 경계)을 파선으로 나타내고, 화소 회로(210)를 구성하는 각 트랜지스터의 게이트 전극에 겹치는 부분의 반도체층(200S)과 소자 분리 영역(213) 또는 절연 영역(214)의 경계를 점선으로 나타낸다. 증폭 트랜지스터(AMP)의 게이트 전극에 겹치는 부분에서는, 채널 폭 방향의 한쪽에, 반도체층(200S)과 소자 분리 영역(213)의 경계 및 소자 분리 영역(213)과 절연 영역(212)의 경계가 마련되어 있다. 또한, 여기서, 비교예란, 본 발명자들이 본 개시의 실시 형태를 이루기 전에, 검토를 거듭했던 촬상 장치(1)를 의미하는 것으로 한다.
도 5에 도시한 바와 같이, 촬상 장치(1)에 있어서는, 제1 반도체 기판(100), 제2 반도체 기판(200) 및 제3 반도체 기판(300)이 이 순으로 적층되어 있다. 또한, 촬상 장치(1)는 제1 반도체 기판(100)의 이면 측(광 입사면 측)에 수광 렌즈(401)를 갖고 있다. 수광 렌즈(401)와 제1 반도체 기판(100) 사이에, 컬러 필터층(도시 생략)이 마련되어 있어도 된다. 수광 렌즈(401)는 예를 들어, 화소(541A, 541B, 541C, 541D) 각각에 마련되어 있다. 그리고, 촬상 장치(1)는 중앙부에 배치된 화소 어레이부(540)와, 화소 어레이부(540)의 외측에 배치된 주변부(540B)를 갖고 있다.
제1 반도체 기판(100)은 수광 렌즈(401) 측부터 순서대로 절연막(111), 고정 전하막(112), 반도체층(100S) 및 배선층(100T)을 갖고 있다. 반도체층(100S)은 예를 들어 실리콘 기판에 의해 구성되어 있다. 반도체층(100S)은 예를 들어, 표면(배선층(100T) 측의 면)의 일부 및 그의 근방에, 예를 들어, p형(제1 도전성)의 불순물을 포함하는 p웰층(115)을 갖고 있어, 즉, p웰층(115)은 p형(제1 도전형) 반도체 영역이다. 그리고, 반도체층(100S)은 p웰층 이외의 영역(p웰층(115)보다도 깊은 영역)에, p형과 반대인 도전형인 n형(제2 도전형)의 불순물을 포함하는, n형(제1 도전형) 반도체 영역(114)을 갖고 있다. 예를 들어, 이 n형 반도체 영역(114) 및 p웰층(115)에 의해 pn 접합형의 포토다이오드(PD)가 구성되어 있다.
그리고, 반도체층(100S)의 표면 근방에는, 플로팅 디퓨전(FD) 및 웰 영역(118)이 마련되어 있다. 플로팅 디퓨전(FD)은, p웰층(115) 내에 마련된 n형 반도체 영역에 의해 구성되어 있다. 도 6에 도시하는 바와 같이, 화소(541A, 541B, 541C, 541D)의 각각의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))은 예를 들어, 화소 공유 유닛(539)의 중앙부에 서로 근접하여 마련되어 있다. 상세는 후술하겠지만, 당해 화소 공유 유닛(539)에 포함되는 4개의 플로팅 디퓨전(플로팅 디퓨전(FD1, FD2, FD3, FD4))은 제1 반도체 기판(100) 내(보다 구체적으로는 배선층(100T) 내)에서, 전기적 접속 수단(후술하는 패드부(120))을 통하여 서로 전기적으로 접속되어 있다. 또한, 플로팅 디퓨전(FD)은, 제1 반도체 기판(100)으로부터 제2 반도체 기판(200)에(보다 구체적으로는, 배선층(100T)으로부터 배선층(200T)에)로 전기적 수단(후술하는 관통 전극(120E))을 통하여 접속되어 있다. 제2 반도체 기판(200)(보다 구체적으로는 배선층(200T)의 내부)에서는, 이 전기적 수단에 의해, 플로팅 디퓨전(FD)이, 증폭 트랜지스터(AMP)의 게이트 및 FD 변환 게인 전환 트랜지스터(FDG)의 소스에 전기적으로 접속되어 있다.
웰 영역(118)은 기준 전위선(VSS)에 전기적으로 접속되는 영역이며, 플로팅 디퓨전(FD)과 이격하여 배치되어 있다. 예를 들어, 도 6에 도시하는 바와 같이, 화소(541A, 541B, 541C, 541D)에서는, 각 화소의 V 방향의 일단에 플로팅 디퓨전(FD)이 배치되고, 타단에 웰 영역(118)이 배치되어 있다. 웰 영역(118)은 예를 들어, p형(제1 도전형) 반도체 영역에 의해 구성되어 있다. 웰 영역(118)은 예를 들어 접지 전위(접지)나 고정 전위에 접속되어 있다. 이에 의해, 반도체층(100S)에 기준 전위가 공급된다.
제1 반도체 기판(100)에는, 포토다이오드(PD), 플로팅 디퓨전(FD) 및 웰 영역(118)과 함께, 전송 트랜지스터(TR)가 마련되어 있다. 이 포토다이오드(PD), 플로팅 디퓨전(FD), 웰 영역(118) 및 전송 트랜지스터(TR)는, 화소(541A, 541B, 541C, 541D) 각각에 마련되어 있다. 전송 트랜지스터(TR)는, 반도체층(100S)의 표면 측(광 입사면 측과는 반대측, 제2 반도체 기판(200) 측)에 마련되어 있다. 전송 트랜지스터(TR)는, 전송 게이트(TG)를 갖고 있다. 전송 게이트(TG)는, 예를 들어, 반도체층(100S)의 표면에 대향하는 수평 부분(TGb)과, 반도체층(100S) 내에 마련된 수직 부분(TGa)을 포함하고 있다. 수직 부분(TGa)은, 반도체층(100S)의 두께 방향으로 연장되어 있다. 수직 부분(TGa)의 일단은 수평 부분(TGb)에 접하고, 타단은 n형 반도체 영역(114) 내에 마련되어 있다. 전송 트랜지스터(TR)를, 이러한 종형 트랜지스터에 의해 구성함으로써, 화소 신호의 전송 불량이 발생하기 어려워져, 화소 신호의 읽어내기 효율을 향상시킬 수 있다.
도 6에 도시하는 바와 같이, 전송 게이트(TG)의 수평 부분(TGb)은, 수직 부분(TGa)에 대향하는 위치로부터, 예를 들어, H 방향에 있어서 화소 공유 유닛(539)의 중앙부를 향하여 연장되어 있다. 이에 의해, 전송 게이트(TG)에 달하는 관통 전극(후술하는 관통 전극(TGV))의 H 방향의 위치를, 플로팅 디퓨전(FD), 웰 영역(118)에 접속되는 관통 전극(후술하는 관통 전극(120E, 121E))의 H 방향의 위치에 근접시킬 수 있다. 예를 들어, 제1 반도체 기판(100)에 마련된 복수의 화소 공유 유닛(539)은 서로 동일한 구성을 갖고 있다.
반도체층(100S)에는, 화소(541A, 541B, 541C, 541D)를 서로 분리하는 화소 분리부(117)가 마련되어 있다. 화소 분리부(117)는 반도체층(100S)의 법선 방향(반도체층(100S)의 표면에 대하여 수직인 방향)으로 연장되어서 형성되어 있다. 화소 분리부(117)는 도 6에 도시하는 바와 같이, 화소(541A, 541B, 541C, 541D)를 서로 칸막이하도록 마련되어 있고, 예를 들어, 격자상의 평면 형상을 갖고 있다. 화소 분리부(117)는 예를 들어, 화소(541A, 541B, 541C, 541D)를 서로 전기적 및 광학적으로 분리한다. 화소 분리부(117)는 예를 들어, 차광막(117A) 및 절연막(117B)을 포함해도 된다. 차광막(117A)은 예를 들어, 텅스텐(W) 등에 의해 형성될 수 있다. 절연막(117B)은 차광막(117A)과 p웰층(115) 또는 n형 반도체 영역(114) 사이에 마련되고, 예를 들어, 산화실리콘(SiO2)에 의해 형성될 수 있다. 화소 분리부(117)는 예를 들어, FTI(Full Trench Isolation) 구조를 갖고 있어, 반도체층(100S)을 관통하고 있다. 또한, 후술하는 본 개시의 실시 형태에 있어서는, 화소 분리부(117)는 반도체층(100S)을 관통하는 FTI 구조에 한정되는 것은 아니며, 예를 들어, 반도체층(100S)을 관통하지 않는 DTI(Deep Trench Isolation) 구조여도 된다. 그리고, 화소 분리부(117)는 반도체층(100S)의 법선 방향으로 연장되고, 반도체층(100S)의 일부의 영역에 형성된다.
반도체층(100S)에는, 예를 들어, 제1 피닝 영역(113) 및 제2 피닝 영역(116)이 마련되어 있다. 제1 피닝 영역(113)은 반도체층(100S)의 이면 근방에 마련되어 있고, n형 반도체 영역(114)과 고정 전하막(112) 사이에 배치되어 있다. 제2 피닝 영역(116)은 화소 분리부(117)의 측면, 구체적으로는, 화소 분리부(117)와 p웰층(115) 또는 n형 반도체 영역(114) 사이에 마련되어 있다. 제1 피닝 영역(113) 및 제2 피닝 영역(116)은 예를 들어, p형(제1 도전형) 반도체 영역에 의해 구성되어 있다. 그리고, 반도체층(100S)과 절연막(111) 사이에는, 부의 고정 전하를 갖는 고정 전하막(112)이 마련되어 있다. 고정 전하막(112)이 유기하는 전계에 의해, 반도체층(100S)의 수광면(이면) 측의 계면에, 홀 축적층의 제1 피닝 영역(113)이 형성된다. 이에 의해, 반도체층(100S)의 수광면 측의 계면 준위에 기인한 암전류의 발생이 억제된다. 고정 전하막(112)은 예를 들어, 부의 고정 전하를 갖는 절연막에 의해 형성되어 있다. 이 부의 고정 전하를 갖는 절연막의 재료로서는, 예를 들어, 산화하프늄(HfO2), 산화지르코늄(ZrO), 산화알루미늄(Al2O3), 산화티타늄(TiO2) 또는 산화탄탈(Ta2O5) 등을 들 수 있다.
또한, 고정 전하막(112)과 절연막(111) 사이에는, 차광막(117A)이 마련되어 있다. 이 차광막(117A)은 화소 분리부(117)를 구성하는 차광막(117A)과 연속하여 마련되어 있어도 된다. 이 고정 전하막(112)과 절연막(111) 사이의 차광막(117A)은 예를 들어, 반도체층(100S) 내의 화소 분리부(117)에 대향하는 위치에 선택적으로 마련되어 있다. 절연막(111)은 이 차광막(117A)을 덮도록 마련되어 있다. 절연막(111)은 예를 들어, 산화실리콘(SiO2) 등에 의해 형성할 수 있다.
도 5에 도시한 바와 같이, 반도체층(100S)과 제2 반도체 기판(200) 사이에 마련된 배선층(100T)은 반도체층(100S) 측으로부터, 층간 절연막(119), 패드부(120, 121), 패시베이션막(122), 층간 절연막(123) 및 접합막(124)을 이 순으로 갖고 있다. 전송 게이트(TG)의 수평 부분(TGb)은, 예를 들어, 이 배선층(100T)에 마련되어 있다. 층간 절연막(119)은 반도체층(100S)의 표면 전체면에 걸쳐 마련되어 있고, 반도체층(100S)에 접하고 있다. 층간 절연막(119)은 예를 들어, 산화실리콘(SiO2) 등에 의해 형성된다. 또한, 배선층(100T)의 구성은 상술한 것에 한정하지 않고, 배선과 절연막을 갖는 구성이면 된다.
패드부(120)는 화소(541A, 541B, 541C, 541D) 각각의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4))을 서로 접속하기 위한 것이다. 패드부(120)는 예를 들어, 화소 공유 유닛(539)마다, 평면으로 보아 화소 공유 유닛(539)의 중앙부에 배치되어 있다. 이 패드부(120)는 화소 분리부(117)를 걸치도록 마련되어 있고, 플로팅 디퓨전(FD1, FD2, FD3, FD4) 각각의 적어도 일부에 중첩하여 배치되어 있다. 구체적으로는, 패드부(120)는 화소 회로(210)를 공유하는 복수의 플로팅 디퓨전(FD)(플로팅 디퓨전(FD1, FD2, FD3, FD4)) 각각의 적어도 일부와, 그 화소 회로(210)를 공유하는 복수의 포토다이오드(PD)(포토다이오드(PD1, PD2, PD3, PD4))의 사이에 형성된 화소 분리부(117)의 적어도 일부에 대하여, 반도체층(100S)의 표면에 대하여 수직인 방향으로 겹치는 영역에 형성된다.
또한, 층간 절연막(119)에는, 패드부(120)와 플로팅 디퓨전(FD1, FD2, FD3, FD4)을 전기적으로 접속하기 위한 접속 비아(120C)가 마련되어 있다. 접속 비아(120C)는 화소(541A, 541B, 541C, 541D) 각각에 마련되어 있다. 예를 들어, 접속 비아(120C)에 패드부(120)의 일부가 매립되는 것에 의해, 패드부(120)와 플로팅 디퓨전(FD1, FD2, FD3, FD4)이 전기적으로 접속되어 있다.
또한, 패드부(121)는 복수의 웰 영역(118)을 서로 접속하기 위한 전극이다. 예를 들어, V 방향으로 인접하는 한쪽의 화소 공유 유닛(539)의 화소(541C, 541D)에 마련된 웰 영역(118)과, 다른 쪽의 화소 공유 유닛(539)의 화소(541A, 541B)에 마련된 웰 영역(118)이 패드부(121)에 의해 전기적으로 접속되어 있다. 패드부(121)는 예를 들어, 화소 분리부(117)를 걸치도록 마련되어 있고, 이들 4개의 웰 영역(118) 각각의 적어도 일부에 중첩하여 배치되어 있다. 구체적으로는, 패드부(121)는 복수의 웰 영역(118) 각각의 적어도 일부와, 그 복수의 웰 영역(118)의 사이에 형성된 화소 분리부(117)의 적어도 일부에 대하여, 반도체층(100S)의 표면에 대하여 수직인 방향으로 겹치는 영역에 형성된다. 그리고, 층간 절연막(119)에는, 패드부(121)와 웰 영역(118)을 전기적으로 접속하기 위한 접속 비아(121C)가 마련되어 있다. 접속 비아(121C)는 화소(541A, 541B, 541C, 541D) 각각에 마련되어 있다. 예를 들어, 접속 비아(121C)에 패드부(121)의 일부가 매립되는 것에 의해, 패드부(121)와 웰 영역(118)이 전기적으로 접속되어 있다. 예를 들어, V 방향으로 배열하는 복수의 화소 공유 유닛(539)의 각각의 패드부(120) 및 패드부(121)는 평면으로 본 H 방향에 있어서 대략 동일한 위치에 배치된다.
또한, 패드부(120, 121)는, 제1 반도체 기판(100), 제2 반도체 기판(200)의 원하는 위치에 마련할 수 있다. 구체적으로는, 패드부(120, 121)를 배선층(100T), 반도체층(200S)의 절연 영역(212)의 어느 것에 마련할 수 있다. 배선층(100T)에 마련하는 경우에는, 패드부(120, 121)를 반도체층(100S)에 직접 접촉시켜도 된다. 구체적으로는, 패드부(120, 121)가, 플로팅 디퓨전(FD), 및/또는, 웰 영역(118) 각각의 적어도 일부와 직접 접속되는 구성이어도 된다. 또한, 패드부(120, 121)에 접속하는 플로팅 디퓨전(FD), 및/또는, 웰 영역(118) 각각에, 접속 비아(120C, 121C)를 마련하고, 배선층(100T), 반도체층(200S)의 절연 영역(212)의 원하는 위치에 패드부(120, 121)를 마련하는 구성이어도 된다.
특히, 패드부(120, 121)를 배선층(100T)에 마련하는 경우에는, 반도체층(200S)의 절연 영역(212)에 있어서의 플로팅 디퓨전(FD), 및/또는, 웰 영역(118)에 접속되는 배선을 저감시킬 수 있다. 이에 의해, 화소 회로(210)를 형성하는 제2 반도체 기판(200) 중, 플로팅 디퓨전(FD)으로부터 화소 회로(210)에 접속하기 위한 관통 배선을 형성하기 위한 절연 영역(212)의 면적을 삭감할 수 있다. 따라서, 화소 회로(210)를 형성하는 제2 반도체 기판(200)의 면적을 크게 확보할 수 있다. 화소 회로(210)의 면적을 확보함으로써, 화소 트랜지스터를 크게 형성할 수 있어, 노이즈 저감 등에 의한 화질 향상에 기여할 수 있다.
특히, 화소 분리부(117)에 FTI 구조를 사용한 경우, 플로팅 디퓨전(FD), 및/또는, 웰 영역(118)은 각 화소(541)에 마련하는 것이 바람직하기 때문에, 패드부(120, 121)의 구성을 사용함으로써 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접속하는 배선을 대폭으로 삭감할 수 있다.
패드부(120, 121)는, 예를 들어, 폴리실리콘(Poly Si), 보다 구체적으로는, 불순물이 첨가된 도프드 폴리실리콘에 의해 구성되어 있다. 또한, 패드부(120, 121)는, 폴리실리콘, 텅스텐, 티타늄(Ti) 및 질화티타늄(TiN) 등의 내열성이 높은 도전성 재료에 의해 구성되어 있는 것이 바람직하다. 이에 의해, 제1 반도체 기판(100)에 제2 반도체 기판(200)의 반도체층(200S)을 접합한 후에, 화소 회로(210)를 형성하는 것이 가능하게 된다.
도 5에 도시한 바와 같이, 패시베이션막(122)은 예를 들어, 패드부(120, 121)를 덮도록, 반도체층(100S)의 표면 전체면에 걸쳐 마련되어 있다. 패시베이션막(122)은 예를 들어, 질화실리콘(SiN) 등에 의해 구성되어 있다. 층간 절연막(123)은 패시베이션막(122)을 사이에 두고 패드부(120, 121)를 덮고 있다. 당해 층간 절연막(123)은 예를 들어, 반도체층(100S)의 표면 전체면에 걸쳐 마련되어 있다. 층간 절연막(123)은 예를 들어, 산화실리콘이나 질화실리콘이나, 이들의 적층 등에 의해 형성할 수 있다. 또한, 접합막(124)은 제1 반도체 기판(100)(구체적으로는 배선층(100T))과 제2 반도체 기판(200)의 접합면에 마련되어 있다. 즉, 접합막(124)은 제2 반도체 기판(200)에 접하고 있다. 당해 접합막(124)은 제1 반도체 기판(100)의 주면 전체면에 걸쳐 마련되어 있고, 예를 들어, 질화실리콘 등에 의해 형성할 수 있다.
도 5에 도시한 바와 같이, 수광 렌즈(401)는 예를 들어, 고정 전하막(112) 및 절연막(111)을 사이에 두고 반도체층(100S)에 대향하고 있다. 수광 렌즈(401)는 예를 들어, 화소(541A, 541B, 541C, 541D)의 각각의 포토다이오드(PD)에 대향하는 위치에 마련되어 있다.
도 5에 도시한 바와 같이, 제2 반도체 기판(200)은 제1 반도체 기판(100) 측으로부터, 반도체층(200S) 및 배선층(200T)을 이 순으로 갖고 있다. 반도체층(200S)은 실리콘 기판으로 구성되어 있다. 반도체층(200S)에서는, 두께 방향에 걸쳐, 웰 영역(211)이 마련되어 있다. 웰 영역(211)은 예를 들어, p형(제1 도전형) 반도체 영역이다. 제2 반도체 기판(200)에는, 화소 공유 유닛(539)마다 배치된 화소 회로(210)가 마련되어 있다. 당해 화소 회로(210)는 예를 들어, 반도체층(200S)의 표면 측(배선층(200T) 측)에 마련되어 있다. 촬상 장치(1)에서는, 제1 반도체 기판(100)의 표면 측(배선층(100T) 측)에 제2 반도체 기판(200)의 이면 측(반도체층(200S) 측)이 향하도록 하여, 제2 반도체 기판(200)이 제1 반도체 기판(100)에 접합되어 있다. 즉, 제2 반도체 기판(200)은 제1 반도체 기판(100)에, 페이스 투 백으로 접합되어 있다.
도 5에 도시한 바와 같이, 제2 반도체 기판(200)에는, 반도체층(200S)을 분단하는 절연 영역(212)과, 반도체층(200S)의 두께 방향의 일부에 마련된 소자 분리 영역(213)이 마련되어 있다. 예를 들어, H 방향으로 인접하는 2개의 화소 회로(210)의 사이에 마련된 절연 영역(212)에, 이 2개의 화소 회로(210)에 접속된 2개의 화소 공유 유닛(539)의 관통 전극(120E, 121E) 및 관통 전극(TGV)(관통 전극(TGV1, TGV2, TGV3, TGV4))이 배치된다.
도 5에 도시한 바와 같이, 절연 영역(212)은 반도체층(200S)의 두께와 대략 동일한 두께를 갖고 있다. 반도체층(200S)은 이 절연 영역(212)에 의해 분단되어 있다. 당해 절연 영역(212)에, 관통 전극(120E, 121E) 및 관통 전극(TGV)이 배치된다. 절연 영역(212)은 예를 들어 산화실리콘 등에 의해 형성할 수 있다.
관통 전극(120E, 121E)은, 절연 영역(212)을 두께 방향으로 관통하여 마련되어 있다. 관통 전극(120E, 121E)의 상단은, 배선층(200T)의 배선(제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3), 제4 배선층(W4))에 접속되어 있다. 당해 관통 전극(120E, 121E)은, 절연 영역(212), 접합막(124), 층간 절연막(123) 및 패시베이션막(122)을 관통하여 마련되고, 그의 하단은 패드부(120, 121)에 접속되어 있다. 관통 전극(120E)은 패드부(120)와 화소 회로(210)를 전기적으로 접속하기 위한 전극이다. 즉, 관통 전극(120E)에 의해, 제1 반도체 기판(100)의 플로팅 디퓨전(FD)이 제2 반도체 기판(200)의 화소 회로(210)에 전기적으로 접속된다. 관통 전극(121E)은 패드부(121)와 배선층(200T)의 기준 전위선(VSS)을 전기적으로 접속하기 위한 전극이다. 즉, 관통 전극(121E)에 의해, 제1 반도체 기판(100)의 웰 영역(118)이 제2 반도체 기판(200)의 기준 전위선(VSS)에 전기적으로 접속된다.
관통 전극(TGV)은, 절연 영역(212)을 두께 방향으로 관통하여 마련되어 있다. 관통 전극(TGV)의 상단은, 배선층(200T)의 배선에 접속되어 있다. 이 관통 전극(TGV)은, 절연 영역(212), 접합막(124), 층간 절연막(123), 패시베이션막(122) 및 층간 절연막(119)을 관통하여 마련되고, 그의 하단은 전송 게이트(TG)에 접속되어 있다. 이러한 관통 전극(TGV)은, 화소(541A, 541B, 541C, 541D)의 각각의 전송 게이트(TG)(전송 게이트(TG1, TG2, TG3, TG4))와, 배선층(200T)의 배선(행 구동 신호선(542)의 일부)을 전기적으로 접속하기 위한 것이다. 즉, 관통 전극(TGV)에 의해, 제1 반도체 기판(100)의 전송 게이트(TG)는, 제2 반도체 기판(200)의 배선에 전기적으로 접속되고, 전송 트랜지스터(TR)(전송 트랜지스터(TR1, TR2, TR3, TR4))의 각각에 구동 신호를 송신할 수 있다.
절연 영역(212)은 제1 반도체 기판(100)과 제2 반도체 기판(200)을 전기적으로 접속하기 위한 관통 전극(120E, 121E) 및 관통 전극(TGV)을, 반도체층(200S)과 절연하기 위한 영역이다. 예를 들어, H 방향으로 인접하는 2개의 화소 회로(210)(화소 공유 유닛(539))의 사이에 마련된 절연 영역(212)에, 이 2개의 화소 회로(210)에 접속된 관통 전극(120E, 121E) 및 관통 전극(TGV)(관통 전극(TGV1, TGV2, TGV3, TGV4))이 배치되어 있다. 절연 영역(212)은 예를 들어, V 방향으로 연장하여 마련되어 있다(도 7 참조). 여기에서는, 전송 게이트(TG)의 수평 부분(TGb)의 배치를 연구함으로써, 수직 부분(TGa)의 위치에 비하여, 관통 전극(TGV)의 H 방향의 위치가 관통 전극(120E, 121E)의 H 방향의 위치에 가까워지도록 배치되어 있다. 예를 들어, 관통 전극(TGV)은, H 방향에 있어서, 관통 전극(120E, 120E)과 대략 동일 위치에 배치되어 있다. 이에 의해, V 방향으로 연장하는 절연 영역(212)에, 관통 전극(120E, 121E) 및 관통 전극(TGV)을 통합하여 마련할 수 있다(도 5 참조).
화소 공유 유닛(539)은 도 4를 참조하여 설명한 바와 같이, 복수의 화소(541) 각각에 마련된 플로팅 디퓨전(FD) 간을 전기적으로 접속하고, 이들 복수의 화소(541)가 하나의 화소 회로(210)를 공유하는 구조를 갖고 있다. 그리고, 플로팅 디퓨전(FD) 간의 전기적 접속은, 제1 반도체 기판(100)에 마련된 패드부(120)에 의해 이루어져 있다(도 5 참조). 제1 반도체 기판(100)에 마련된 전기적 접속부(패드부(120))와 제2 반도체 기판(200)에 마련된 화소 회로(210)는 하나의 관통 전극(120E)을 통하여 전기적으로 접속되어 있다.
소자 분리 영역(213)은 반도체층(200S)의 표면 측에 마련되어 있다. 소자 분리 영역(213)은 STI(Shallow Trench Isolation) 구조를 갖고 있다. 당해 소자 분리 영역(213)에서는, 반도체층(200S)이 두께 방향(제2 반도체 기판(200)의 주면에 대하여 수직 방향)으로 파고 들어가 있고, 이 파고 들어간 곳에 절연막이 매립되어 있다. 당해 절연막은, 예를 들어, 산화실리콘 등에 의해 구성되어 있다. 소자 분리 영역(213)은 화소 회로(210)를 구성하는 복수의 트랜지스터 간을, 화소 회로(210)의 레이아웃에 따라서 소자 분리하는 것이다. 소자 분리 영역(213)의 하방(반도체층(200S)의 심부)에는, 반도체층(200S)(구체적으로는, 웰 영역(211))이 연장되어 있다.
도 7에 도시하는 바와 같이, 반도체층(200S)에는 증폭 트랜지스터(AMP)가 마련되고, 당해 증폭 트랜지스터(AMP)는, 예를 들어, Fin형 등의 3차원 구조를 갖고 있어도 된다(도 5 참조). 이에 의해, 실효의 게이트 폭의 크기가 커져서, 노이즈를 억제하는 것이 가능하게 된다. 한편, 반도체층(200S)에 마련된 선택 트랜지스터(SEL), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)는, 예를 들어, 플래너 구조를 가져도 된다. 후술하는 본 개시의 실시 형태에 있어서는, 증폭 트랜지스터(AMP)가 플래너 구조를 갖고 있어도 된다. 혹은, 선택 트랜지스터(SEL), 리셋 트랜지스터(RST) 또는 FD 변환 게인 전환 트랜지스터(FDG)가, 3차원 구조를 갖고 있어도 된다.
배선층(200T)은 예를 들어, 패시베이션막(221), 층간 절연막(222) 및 복수의 배선(제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3), 제4 배선층(W4))을 포함하고 있다. 패시베이션막(221)은 예를 들어, 반도체층(200S)의 표면에 접하고 있고, 반도체층(200S)의 표면 전체면을 덮고 있다. 당해 패시베이션막(221)은 선택 트랜지스터(SEL), 증폭 트랜지스터(AMP), 리셋 트랜지스터(RST) 및 FD 변환 게인 전환 트랜지스터(FDG)의 각각의 게이트 전극을 덮고 있다. 층간 절연막(222)은 패시베이션막(221)과 제3 반도체 기판(300) 사이에 마련되어 있다. 이 층간 절연막(222)에 의해, 복수의 배선(제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3), 제4 배선층(W4))이 분리되어 있다. 층간 절연막(222)은 예를 들어, 산화실리콘 등에 의해 형성할 수 있다.
배선층(200T)에는, 예를 들어, 반도체층(200S) 측으로부터, 제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3), 제4 배선층(W4) 및 콘택트부(201, 202)가 이 순으로 마련되고, 이들이 서로 층간 절연막(222)에 의해 절연되어 있다. 층간 절연막(222)에는, 제1 배선층(W1), 제2 배선층(W2), 제3 배선층(W3) 또는 제4 배선층(W4)과, 이들의 하층을 접속하는 접속부가 복수 마련되어 있다. 접속부는, 층간 절연막(222)에 마련한 접속 구멍에 도전 재료를 매설한 부분이다. 예를 들어, 층간 절연막(222)에는, 제1 배선층(W1)과 반도체층(200S)의 웰 영역(218)을 접속하는 접속부(218V)가 마련되어 있다. 예를 들어, 이러한 제2 반도체 기판(200)의 소자끼리를 접속하는 접속부의 구멍 직경은, 관통 전극(120E, 121E) 및 관통 전극(TGV)의 구멍 직경과 다르게 되어 있다. 구체적으로는, 제2 반도체 기판(200)의 소자끼리를 접속하는 접속 구멍의 구멍 직경은, 관통 전극(120E, 121E) 및 관통 전극(TGV)의 구멍 직경보다도 작게 되어 있는 것이 바람직하다.
예를 들어, 제1 배선층(W1)에 의해, 관통 전극(120E)과 증폭 트랜지스터(AMP)의 게이트 및 FD 변환 게인 전환 트랜지스터(FDG)의 소스(구체적으로는, FD 변환 게인 전환 트랜지스터(FDG)의 소스에 달하는 접속 구멍)가 접속되어 있다. 제1 배선층(W1)은, 예를 들어, 관통 전극(121E)과 접속부(218V)를 접속하고 있고, 이에 의해, 반도체층(200S)의 웰 영역(218)과 반도체층(100S)의 웰 영역(118)이 전기적으로 접속된다.
예를 들어, 제3 배선층(W3)은, 도 3을 참조하여 설명한 복수의 행 구동 신호선(542)의 일부를 포함한다. 복수의 행 구동 신호선(542)의 일부는, 각각, 제2 배선층(W2), 제1 배선층(W1) 및 관통 전극(120E)을 통하여 전송 게이트(TG1, TG2, TG3, TG4)에 전기적으로 접속되어 있다.
또한, 예를 들어, 제4 배선층(W4)은, V 방향(열방향)으로 연장되는 전원선(VDD), 기준 전위선(VSS) 및 수직 신호선(543)을 포함하고 있다. 전원선(VDD)은, 제3 배선층(W3), 제2 배선층(W2), 제1 배선층(W1) 및 접속부를 통하여 증폭 트랜지스터(AMP)의 드레인 및 리셋 트랜지스터(RST)의 드레인에 전기적으로 접속되어 있다. 기준 전위선(VSS)은, 제3 배선층(W3), 제2 배선층(W2), 제1 배선층(W1) 및 접속부(218V)를 통하여 웰 영역(218)에 전기적으로 접속되어 있다. 또한, 기준 전위선(VSS)은, 제3 배선층(W3), 제2 배선층(W2), 제1 배선층(W1), 관통 전극(121E) 및 패드부(121)를 통하여, 제1 반도체 기판(100)의 웰 영역(118)에 전기적으로 접속되어 있다. 수직 신호선(543)은 제3 배선층(W3), 제2 배선층(W2), 제1 배선층(W1) 및 접속부를 통하여 선택 트랜지스터(SEL)의 소스(Vout)에 전기적으로 접속되어 있다.
콘택트부(201, 202)는, 평면으로 보아 화소 어레이부(540)에 겹치는 위치에 마련되어 있어도 되고, 혹은, 화소 어레이부(540)의 외측 주변부(540B)에 마련되어 있어도 된다. 콘택트부(201, 202)는, 제2 반도체 기판(200)의 표면(배선층(200T) 측의 면)에 마련되고, 예를 들어, 구리, 알루미늄 등의 금속에 의해 형성할 수 있다. 그리고, 콘택트부(201, 202)는, 배선층(200T)의 표면(제3 반도체 기판(300) 측의 면)에 노출되어 있다. 콘택트부(201, 202)는, 제2 반도체 기판(200)과 제3 반도체 기판(300)의 전기적인 접속 및 제2 반도체 기판(200)과 제3 반도체 기판(300)의 접합에 사용된다.
또한, 제3 반도체 기판(300)은 예를 들어, 제2 반도체 기판(200) 측으로부터 배선층(300T) 및 반도체층(300S)을 이 순으로 갖고 있다. 예를 들어, 반도체층(300S)의 표면은, 제2 반도체 기판(200) 측에 마련되어 있다. 반도체층(300S)은 실리콘 기판으로 구성되어 있다. 이 반도체층(300S)의 표면 측의 부분에는, 회로가 마련되어 있다. 구체적으로는, 반도체층(300S)의 표면 측의 부분에는, 예를 들어, 입력부(510A), 행 구동부(520), 타이밍 제어부(530), 열 신호 처리부(550), 화상 신호 처리부(560) 및 출력부(510B) 중의 적어도 일부가 마련되어 있다. 반도체층(300S)과 제2 반도체 기판(200) 사이에 마련된 배선층(300T)은 예를 들어, 층간 절연막과, 이 층간 절연막에 의해 분리된 복수의 배선층과, 콘택트부(301, 302)를 포함하고 있다. 콘택트부(301, 302)는, 배선층(300T)의 표면(제2 반도체 기판(200) 측의 면)에 노출되어 있고, 콘택트부(301)는 제2 반도체 기판(200)의 콘택트부(201)에, 콘택트부(302)는 제2 반도체 기판(200)의 콘택트부(202)에 접하고 있다. 콘택트부(301, 302)는, 반도체층(300S)에 형성된 회로(예를 들어, 입력부(510A), 행 구동부(520), 타이밍 제어부(530), 열 신호 처리부(550), 화상 신호 처리부(560) 및 출력부(510B)의 적어도 어느 것)에 전기적으로 접속되어 있다. 콘택트부(301, 302)는, 예를 들어, 구리, 알루미늄 등의 금속에 의해 형성할 수 있다.
<1.4 배경>
이어서, 상술한 촬상 장치(1)의 구성을 근거로 하여, 본 발명자들이 본 개시의 실시 형태를 창작하기에 이른 배경의 상세를, 도 8 및 도 9를 참조하여 설명한다. 도 8은, 비교예에 관계되는 촬상 장치(1)의 주요부의 단면 구성을 도시하는 모식도이며, 도 9는, 본 발명자들이 창작한 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다. 또한, 여기서, 비교예란, 앞서 설명한 바와 같이, 본 발명자들이 본 개시의 실시 형태를 이루기 전에, 검토를 거듭했던 촬상 장치(1)를 의미하는 것으로 한다.
도 8에 도시하는 바와 같이, 비교예에 관계되는 촬상 장치(1)에 있어서는, 앞서 설명한 바와 같이, 반도체층(100S)의 웰 영역(118)은 관통 전극(121E)과 접속부(218V)를 통하여, 반도체층(200S)의 웰 영역(218)과 전기적으로 접속되어 있다. 그리고, 비교예에 관계되는 촬상 장치(1)에 있어서는, 다른 요소와 전기적으로 분리하기(절연) 위해서, 관통 전극(121E)이나 접속부(218V)를 절연 영역(도시 생략)에 의해 둘러쌀 것이 요구된다. 그러나, 이와 같은 구성에 있어서는, 반도체층(200S)을 관통하는 관통 전극(121E) 및 그의 주위를 둘러싸는 절연 영역을 마련하기 위해서, 예를 들어 트랜지스터를 마련하는 등과 같은 반도체층(200S)의 영역의 이용이 제한되게 된다. 그 결과, 비교예에 관계되는 촬상 장치(1)에 있어서는, 촬상 장치(1)의 더한층의 소형화, 미세화에 한계가 있었다.
그래서, 본 발명자들은, 상술한 상황을 감안하여, 촬상 장치(1)의 더한층의 소형화, 미세화를 가능하게 하는 수단에 대하여 예의 검토를 거듭하고, 이하에 설명하는 본 개시의 제1 실시 형태를 창작하기에 이르렀다. 본 발명자들이 창작한 본 실시 형태에 관계되는 촬상 장치(1)에 있어서는, 도 9에 도시하는 바와 같이, 비교예에 있어서의, 반도체층(200S) 및 배선층(100T)을 관통하는 관통 전극(121E) 대신에 배선층(100T)을 관통하여, 제2 반도체 기판(200)의 이면(제2 면)과 제1 반도체 기판(100)의 웰 영역(118)을 전기적으로 접속하는 비아(600)를 마련한다. 당해 비아(600)는 제2 반도체 기판(200)의 반도체층(200S)의 이면 측의 웰 영역(218)과, 제1 반도체 기판(100)의 반도체층(100S)의 웰 영역(118)을 전기적으로 접속할 수 있다.
이러한 본 개시의 제1 실시 형태에 의하면, 반도체층(200S)을 관통하는 관통 전극(121E) 및 그의 주위를 둘러싸는 절연 영역을 마련할 일이 없는 것으로부터, 반도체층(200S)의 영역의 이용이 제한될 일은 없다. 그 결과, 본 실시 형태에 따르면, 제2 반도체 기판(200)의 반도체층(200S) 상의 레이아웃의 자유도가 향상되는 것으로부터, 촬상 장치(1)의 더한층의 소형화, 미세화가 가능하게 된다. 이하, 이러한 본 개시의 제1 실시 형태의 상세를 순차 설명한다.
<<2. 제1 실시 형태>>
<2.1 구성>
도 10을 참조하여, 본 발명자들이 창작한 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 상세 구성을 설명한다. 도 10은, 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
앞서 설명한 바와 같이, 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)는 도 10에 도시하는 바와 같이, 비교예의 관통 전극(121E) 대신에 배선층(100T)의 층간 절연막(123)을 관통하여, 제2 반도체 기판(200)의 이면(제2 면)과 제1 반도체 기판(100)의 웰 영역(118)을 전기적으로 접속하는 비아(600)를 갖는다. 당해 비아(600)는 제2 반도체 기판(200)의 반도체층(200S)의 이면 측의 웰 영역(제2 웰 영역)(218)과, 제1 반도체 기판(100)의 반도체층(100S)의 웰 영역(제1 웰 영역)(118)을 전기적으로 접속한다. 본 실시 형태에 있어서는, 상기 비아(600)의, 제1 반도체 기판(100)의 표면을 따라서 절단한 단면 형상은, 대략 원상이어도 되고, 대략 직사각 형상이어도 되고, 특별히 한정되는 것은 아니다. 또한, 본 실시 형태에 있어서는, 상기 비아(600)의, 제1 반도체 기판(100)의 표면에 대하여 수직 방향으로 절단한 단면 형상은, 대략 직사각 형상이어도 되고, 제2 반도체 기판(200)으로부터 상기 제1 반도체 기판(100)을 향하여 폭이 좁아지는 대략 테이퍼 형상, 혹은, 제1 반도체 기판(100)으로부터 제2 반도체 기판(200)을 향하여 폭이 좁아지는 대략 테이퍼 형상이어도 되고, 특별히 한정되는 것은 아니다. 또한, 비아(600)의 단면이, 제1 반도체 기판(100)으로부터 제2 반도체 기판(200)을 향하여 폭이 좁아지는 대략 테이퍼 형상일 경우에는, 비아(600)와 제1 반도체 기판(100)의 웰 영역(118) 간의 접합면이 증가하는 것으로부터, 접촉 저항을 저감할 수 있다. 또한, 비아(600)의 단면이, 제2 반도체 기판(200)으로부터 상기 제1 반도체 기판(100)을 향하여 폭이 좁아지는 대략 테이퍼 형상인 경우에 대해서는, 제조 방법의 설명에서 설명한다.
당해 비아(600)로 전기적으로 접속되는, 제2 반도체 기판(200)의 반도체층(200S)의 이면 측의 웰 영역(218)과, 제1 반도체 기판(100)의 반도체층(100S)의 웰 영역(118)은, 동일한 도전형(예를 들어, p형)을 갖는다. 그래서, 당해 비아(600)는 예를 들어, 웰 영역(118, 218)과 동일한 도전형을 갖도록, p형(제1 도전형)의 불순물(예를 들어, 보론(B) 등)을 포함하는 폴리실리콘 또는 아몰퍼스 실리콘(BDAS)으로 형성할 수 있다. 또한, 당해 비아(600)와 전기적으로 접속되는 제2 반도체 기판(200)의 이면 측도, 접속에 의한 저항값의 증가를 억제하기 위해서, p형(제1 도전형)의 불순물이 주입되어 있는 것이 바람직하다.
또한, 당해 비아(600)는 알루미늄, 티타늄(Ti), 탄탈(Ta), 텅스텐, 루테늄(Ru), 몰리브덴(Mo) 등의 금속 재료 또는 화합물 재료로 형성되어도 된다. 또한, 당해 비아(600)의 외주부는, 질화실리콘(SiN), 질소 도프 탄화실리콘(SiCN), 탄소 도프 산화실리콘(SiOC), 산화알루미늄, 산화하프늄 등에 의해 형성된 보호막(도시 생략)에 의해 덮여 있어도 된다. 또한, 본 실시 형태에 있어서는, 비아(600)를 마련하는 위치는, 특별히 한정되는 것은 아니다.
또한, 본 실시 형태에 있어서는, 비아(600)는 폴리실리콘으로 형성하는 것이 바람직하다. 폴리실리콘으로 형성함으로써, 예를 들어, 구리와 같은 금속 재료로 형성하는 경우에 비하여, 가열에 의해 금속 원자의 확산이 발생하지 않는 것으로부터, 예를 들어, 금속 원자가 포토다이오드(PD)로 확산하여 포토다이오드(PD)를 열화시키는 것을 피할 수 있다.
또한, 본 실시 형태에 있어서는, 도 10에 도시하는 바와 같이, 비아(600)는 제1 반도체 기판(100)의 반도체층(100S)의 표면(제1 면) 상에 마련되고, 비아(600)와 전기적으로 접속하는 패드부(제1 패드부)(121)를 또한 가질 수 있다. 예를 들어, 제1 반도체 기판(100)의 반도체층(100S) 내에는, 앞서 설명한 바와 같이, 복수의 포토다이오드(광전 변환 소자)(PD)가 마련되어 있다. 그래서, 상기 패드부(121)는 각 포토다이오드(광전 변환 소자)(PD)에 대응하는 구획에 각각 마련된 웰 영역(118)을 걸치도록 마련된다. 그리고, 비아(600)는 걸치도록 마련된 패드부(121)와 전기적으로 접속함으로써, 복수의 웰 영역(118)을 묶도록 전기적으로 접속할 수 있다.
이상과 같이, 이러한 본 실시 형태에 따르면, 반도체층(200S)을 관통하는 관통 전극(121E) 및 그의 주위를 둘러싸는 절연 영역을 마련할 일이 없는 것으로부터, 반도체층(200S)의 영역의 이용이 제한될 일은 없다. 그 결과, 본 실시 형태에 따르면, 제2 반도체 기판(200)의 반도체층(200S) 상의 레이아웃의 자유도가 향상되는 것으로부터, 촬상 장치(1)의 더한층의 소형화, 미세화가 가능하게 된다.
또한, 이하에 설명하는 바와 같이, 본 실시 형태에 따르면, 반도체층(200S)의 영역의 이용이 제한되는 경우는 없게 되는 것으로부터, 반도체층(200S) 상에 증폭 트랜지스터(AMP)를 2개 마련할 수도 있다. 이하에, 이러한 평면 구성의 일례를 도 11 내지 도 13을 참조하여 설명한다. 도 11 내지 도 13은, 본 개시의 제1 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도이다. 상세하게는, 도 11 내지 도 13은, 각각, 도 10에 도시하는 A-A'에서 촬상 장치(1)를 절단한 평면의 모식도, 도 10에 도시하는 B-B'에서 촬상 장치(1)를 절단한 평면의 모식도 및 도 10에 도시하는 C-C'에서 촬상 장치(1)를 절단한 평면의 모식도이다.
도 11에 도시한 바와 같이, 4개의 웰 영역(118)에 걸치고, 이들을 전기적으로 접속하는 패드부(121)(도 11에서는, 도시 생략) 상에 패드부(121)와 전기적으로 접속하는 비아(600)가 형성되어 있다. 그리고, 도 11의 상방의 평면 구성에 대응하는 도 12에 도시하는 바와 같이, 트랜지스터 등을 형성할 수 있는 반도체층(200S)과, 당해 반도체층(200S)을 전기적으로 분리하는 절연 영역(DTI)(212)이 교대로 배열되어 있다. 본 실시 형태에 있어서는, 비아(600)는 반도체층(200S)을 관통할 일이 없고, 나아가, 비아(600)와 반도체층(200S)을 전기적으로 분리하기 위해서, 비아(600)의 주위에 절연 영역을 형성할 일이 없다. 따라서, 본 실시 형태에 있어서는, 도 12에 도시하는 바와 같이, 트랜지스터 등을 형성한다고 하는 이용이 가능한 반도체층(200S) 상의 영역은, 그의 면적이 넓다.
그리고, 도 12의 상방의 평면 구성에 대응하는 도 13에 도시하는 바와 같이, 이용 가능한 반도체층(200S) 상의 면적이 넓은 것으로부터, 리셋 트랜지스터(RST), 선택 트랜지스터(SEL), 증폭 트랜지스터(AMP), FD 변환 게인 전환 트랜지스터(FDG) 등을 반도체층(200S) 상에 자유롭게 마련할 수 있다. 또한, 도 13에 도시하는 예에서는, 이용할 수 있는 면적이 넓은 것으로부터, 예를 들어 증폭 트랜지스터(AMP)를 반도체층(200S) 상에 2개 마련할 수 있다. 이와 같이 함으로써, 증폭 트랜지스터(AMP)의 채널 길이를 길게 할 수 있는 것으로부터, 화소 신호 상의 노이즈를 저감할 수 있다. 또한, 본 실시 형태에 있어서는, 2개의 증폭 트랜지스터를 마련하는 것에 한정되는 것은 아니며, 사이즈가 큰 증폭 트랜지스터(AMP)로 할 수도 있고, 또한, 다른 트랜지스터의 수나 사이즈를 자유롭게 바꿀 수도 있다.
<2.2 제조 방법>
이어서, 도 14a 내지 도 14g를 참조하여, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명한다. 도 14a 내지 도 14g는, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도이며, 상세하게는, 각 도면은, 제조 공정에 있어서의 각 단계에 있어서의, 도 10의 촬상 장치(1)의 단면 구성의 모식도에 대응하는 단면도이다.
우선은, 도 14a에 도시하는 바와 같이, 포토다이오드(PD)(광전 변환 소자), 화소 분리부(117), 웰 영역(118), 플로팅 디퓨전(FD) 등이 형성된 제1 반도체 기판(100)의 표면(제1 면) 상에, 전송 트랜지스터(TR)의 게이트(전송 게이트)(TG)나, 패드부(121)를 형성한다.
이어서, 도 14b에 도시하는 바와 같이, 제1 반도체 기판(100)의 표면(제1 면) 상에 산화실리콘 등을 포함하는 층간 절연막(123)을 적층하고, 그의 표면(도면 중 상측의 면)을 CMP(Chemical Mechanical Polish) 등에 의해 평탄화한다.
이어서, 도 14c에 도시하는 바와 같이, 층간 절연막(123)의 표면부터 패드부(121)까지의 층간 절연막(123)을 관통하는 관통 구멍(600a)을 형성한다. 예를 들어, 플라스마 등을 사용한 건식 에칭에 의해, 관통 구멍(600a)을 형성할 수 있다.
이어서, 도 14d에 도시하는 바와 같이, 관통 구멍(600a)을 매립하도록, 폴리실리콘(602)을 형성한다. 또한, 관통 구멍(600a)의, 제1 반도체 기판(100)의 표면에 대하여 수직 방향으로 절단한 단면 형상이, 도면 중 상측부터 하측을 향하여 폭이 좁아지는 대략 테이퍼 형상일 경우에는, 폴리실리콘(602)은 관통 구멍(600a)에 매립하기 쉬워진다. 바꾸어 말하면, 이와 같은 경우, 폴리실리콘(602)의 관통 구멍(600a)에 대한 매립성이 양호해진다. 또한, 매립한 폴리실리콘(602)에 대하여 이온 주입법에 의해, 예를 들어 보론 등의 p형(제1 도전형)의 불순물을 주입한다.
이어서, 도 14e에 도시하는 바와 같이, 폴리실리콘(602) 중, 관통 구멍(600a)으로부터 돌출된 부분을 CMP 등에 의해 제거하고, 아울러, 층간 절연막(123)의 표면을 평탄화한다. 또한, 어닐을 행한다.
이어서, 도 14f에 도시하는 바와 같이, 층간 절연막(123)의 표면 상에 제2 반도체 기판(200)을 적층하고, 첩부하고, 제2 반도체 기판(200)을 얇게 한다. 또한, 접합하기 전에, 접합면이 되는 제2 반도체 기판(200)의 이면 측에, 비아(600)와의 전기적인 접속을 확보하기 위해서, p형(제1 도전형)의 불순물을 주입해 두는 것이 바람직하다.
그리고, 도 14g에 도시하는 바와 같이, 제2 반도체 기판(200) 상에 트랜지스터나 배선을 형성한다. 이상과 같이 하여, 본 실시 형태에 관계되는 촬상 장치(1)는 형성된다.
<2.3 변형예>
(변형예 1)
이어서, 도 15 및 도 16을 참조하여, 본 실시 형태의 변형예 1을 설명한다. 도 15는, 본 실시 형태의 변형예 1에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다. 또한, 도 16은, 본 실시 형태의 변형예 1에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도이며, 도 11의 도면에 대응한다.
도 15 및 도 16에 도시하는 바와 같이, 본 변형예에 있어서는, 촬상 장치(1)는 복수의 비아(600)를 가져도 된다. 상세하게는, 본 변형예에 있어서는, 도 15 및 도 16에 도시하는 바와 같이, 각 비아(600)는 각 포토다이오드(광전 변환 소자)(PD)에 대응하는 구획에 각각 마련된 웰 영역(118)에 일대일 대응하도록 전기적으로 접속된다. 또한, 본 변형예에 있어서는, 도 15에 도시하는 바와 같이, 패드부(121)가 마련되어 있지 않아도 된다.
이어서, 도 17을 참조하여, 본 변형예에 관계되는 촬상 장치(1)의 제조 방법을 설명한다. 도 17은, 본 실시 형태의 변형예 1의 제조 방법을 설명하기 위한 모식도이며, 상세하게는, 제조 공정에 있어서의 1단계에 있어서의, 도 15의 촬상 장치(1)의 단면 구성의 모식도에 대응하는 단면도이다.
우선은, 도 14a에 도시하는 제1 실시 형태의 제조 방법과 마찬가지로, 포토다이오드(PD), 화소 분리부(117), 웰 영역(118), 플로팅 디퓨전(FD) 등이 형성된 제1 반도체 기판(100)의 표면 상에 전송 트랜지스터(TR)의 게이트(TG)를 형성한다. 그리고, 도 14b에 도시하는 제1 실시 형태의 제조 방법과 마찬가지로, 제1 반도체 기판(100)의 표면 상에 산화실리콘 등을 포함하는 층간 절연막(123)을 적층하고, 그의 표면(도면 중 상측의 면)을 CMP 등에 의해 평탄화한다.
그리고, 도 17에 도시하는 바와 같이, 층간 절연막(123)의 표면으로부터, 하방으로 웰 영역(118)이 위치하는 제1 반도체 기판(100)의 표면까지 층간 절연막(123)을 관통하는 복수의 관통 구멍(600a)을 형성한다.
계속해서, 관통 구멍(600a)에 폴리실리콘(602)을 형성하게 되는데, 이 이후에는, 도 14d 내지 도 14g에 도시하는 제1 실시 형태의 제조 방법과 마찬가지이기 때문에, 여기에서는 설명을 생략한다.
(변형예 2)
이어서, 도 18을 참조하여, 본 실시 형태의 변형예 2를 설명한다. 도 18은, 본 실시 형태의 변형예 2에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 18에 도시하는 바와 같이, 제2 반도체 기판(200)의 반도체층(200S) 상에 마련되는 트랜지스터는, 플래너 구조를 갖는 트랜지스터에 한정되는 것은 아니며, 한 쌍의 종형 게이트를 갖는 핀 구조를 갖는 트랜지스터여도 된다. 본 변형예에 있어서는, 제2 반도체 기판(200)의 반도체층(200S) 상의 레이아웃의 자유도가 높은 것으로부터, 여러가지 구조를 갖는 트랜지스터를 형성할 수 있다.
<<3. 제2 실시 형태>>
<3.1 배경>
우선은, 본 개시의 제2 실시 형태를 창작하는 배경에 대하여 설명한다. 상술한 본 개시의 제1 실시 형태에 있어서는, 폴리실리콘으로 비아(600)를 형성할 때에는, 앞서 설명한 바와 같이, 이온 주입에 의해, p형(제1 도전형)을 갖는 불순물을 관통 구멍(600a) 내의 폴리실리콘(602)에 대하여 주입한다. 그러나, 층간 절연막(123)이 두꺼울 경우에는, 관통 구멍(600a)이 깊은 것으로부터, 관통 구멍(600a) 내의 폴리실리콘(602)에 대하여 깊은 곳까지 충분히 불순물을 주입하는 것이 어렵다.
그래서, 본 발명자들은, 관통 구멍(600a) 내의 폴리실리콘(602)의 깊은 곳까지 충분히 불순물을 주입하기 위해서, 층간 절연막(123)의 적층, 당해 층간 절연막(123)에의 관통 구멍(600a)의 형성, 당해 관통 구멍(600a)에의 폴리실리콘(602)의 매립 및 매립한 폴리실리콘(602)에 불순물의 주입을 반복하여, 비아(600)를 형성하는 것에 착상하였다. 이와 같이 반복하여 행함으로써, 1회의 불순물 주입에 있어서는, 관통 구멍(600a)의 깊이가 얕은 것으로부터, 관통 구멍(600a) 내의 폴리실리콘(602)의 깊은 곳까지 충분히 불순물을 주입할 수 있다. 그리고, 이러한 공정을 반복함으로써, 관통 구멍(600a) 전체가 매립된 폴리실리콘(602)에 불순물을 충분히 주입할 수 있다. 이하, 이러한 제2 실시 형태의 상세를 순차 설명한다.
<3.2 구성>
우선은, 도 23을 참조하여, 본 개시의 제2 실시 형태에 관계되는 촬상 장치(1)의 상세 구성을 설명한다. 도 23은, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
상세하게는, 도 23에 도시하는 바와 같이, 본 실시 형태에 관계되는 비아(600)는 층간 절연막(123)의 막 두께 방향에 있어서의 일부를 가로지르는 복수의 기둥부(604)와, 층간 절연막(123) 내에 마련되고, 기둥부(604)를 서로 전기적으로 접속하는, 1개 또는 복수의 접속 패드부(606)를 갖는다. 바꾸어 말하면, 도 23에 도시하는 예에서는, 접속 패드부(606)는 도면 중의 상하 방향으로부터 2개의 기둥부(604)에 끼워져 있다. 또한, 본 실시 형태에 있어서는, 비아(600)가 갖는 기둥부(604)의 수는 2개에 한정되는 것은 아니며, 2개 이상일 수 있다. 또한, 접속 패드부(606)에 대해서도, 복수의 기둥부(604)를 전기적으로 접속하기 위하여 필요한 수라면, 1개로 한정되는 것은 아니다.
본 실시 형태에 있어서는, 기둥부(604) 및 접속 패드부(606)의, 제1 반도체 기판(100)의 표면을 따라서 절단한 단면 형상은, 대략 원상이어도 되고, 대략 직사각 형상이어도 되고, 특별히 한정되는 것은 아니다. 또한, 접속 패드부(606)를 사이에 둔 2개의 기둥부(604)는 층간 절연막(123)을 제1 반도체 기판(100)의 표면(제1 면)에 대하여 평행하게 절단한 면 내에 있어서, 서로 겹치는 위치에 마련할 수 있다. 이와 같이 함으로써, 제2 반도체 기판(200)의 이면(제2 면)과 제1 반도체 기판(100)의 웰 영역(118)을 보다 짧은 배치로 접속할 수 있는 것으로부터, 제2 반도체 기판(200)의 이면(제2 면)과 제1 반도체 기판(100)의 웰 영역(118) 간의 저항값을 작게 할 수 있다. 또한, 기둥부(604)의 단면에 비하여, 접속 패드부(606)는 그의 면적이 넓게 하는 것이 바람직하다. 본 실시 형태에 관계되는 비아(600)를 형성할 때에, 관통 구멍(600a)을 복수회 형성하게 되는데, 각 관통 구멍(600a)의 위치가 어긋나버려, 각 기둥부(604)가 겹치지 않고, 위치가 어긋나버렸다고 하더라도, 넓은 접속 패드부(606)에 의해, 위치 어긋난 기둥부(604)를 전기적으로 접속할 수 있다.
또한, 본 실시 형태에 있어서도, 제1 실시 형태와 마찬가지로, 기둥부(604)는 p형(제1 도전형)의 불순물(예를 들어, 보론 등)을 포함하는 폴리실리콘으로 형성할 수 있다. 또한, 접속 패드부(606)에 대해서도, p형(제1 도전형)의 불순물을 포함하는 폴리실리콘이나, 알루미늄, 티타늄, 탄탈, 텅스텐, 루테늄, 몰리브덴(Mo) 등의 금속 재료로 형성할 수 있다.
<3.3 제조 방법>
이어서, 도 20a 내지 도 20h를 참조하여, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명한다. 도 20a 내지 도 20h는, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도이며, 상세하게는, 각 도면은, 제조 공정에 있어서의 각 단계에 있어서의, 도 19의 촬상 장치(1)의 단면 구성의 모식도에 대응하는 단면도이다.
또한, 도 20a 내지 도 20e는, 본 개시의 제1 실시 형태의 제조 방법을 도시하는 도면 14a 내지 도 14e와 마찬가지이기 때문에, 여기에서는 설명을 생략한다.
이어서, 도 20f에 도시하는 바와 같이, 층간 절연막(123) 상에 접속 패드부(606)를 형성한다.
그리고, 접속 패드부(606) 및 층간 절연막(123) 상에 또한 층간 절연막(123)을 적층하고, 그의 표면을 CMP 등에 의해 평탄화한다. 또한, 도 20g에 도시하는 바와 같이, 층간 절연막(123)의 표면부터 접속 패드부(606)까지의 층간 절연막(123)을 관통하는 관통 구멍(600a)을 형성한다.
이어서, 도 20h에 도시하는 바와 같이, 관통 구멍(600a)을 매립하도록, 폴리실리콘(602)을 형성한다. 또한, 매립한 폴리실리콘(602)에 대하여 p형(제1 도전형)의 불순물을 주입한다. 그리고, 폴리실리콘(02) 중, 관통 구멍(600a)으로부터 돌출된 부분을 CMP 등에 의해 제거하고, 아울러, 층간 절연막(123)의 표면을 평탄화한다.
계속해서, 층간 절연막(123)의 표면에 제2 반도체 기판(200)을 적층하고, 접합하게 되는데, 이 이후에는, 도 14f 내지 도 14g에 도시하는 제1 실시 형태의 제조 방법과 마찬가지이기 때문에, 여기에서는 설명을 생략한다.
<3.4 변형예>
이어서, 도 21을 참조하여, 본 실시 형태의 변형예를 설명한다. 도 21은, 본 실시 형태의 변형예에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다. 상세하게는, 본 변형예에 있어서는, 도 21에 도시하는 바와 같이, 접속 패드부(606)를 사이에 둔 2개의 기둥부(604)는 층간 절연막(123)을 제1 반도체 기판(100)의 표면(제1 면)에 대하여 평행하게 절단한 면 내에 있어서, 서로 겹치지 않는 위치에 마련해도 된다.
<<4. 제3 실시 형태>>
<4.1 구성>
이어서, 도 22를 참조하여, 본 개시의 제3 실시 형태에 관계되는 촬상 장치(1)의 상세 구성을 설명한다. 도 22는, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 22에 도시하는 바와 같이, 본 실시 형태에 있어서는, 비아(600)는 제2 반도체 기판(200)의 이면(제2 면) 상에 마련되고, 비아(600)와 전기적으로 접속하는 패드부(제2 패드부)(608)를 갖는다. 본 실시 형태에 있어서는, 패드부(608)를 마련함으로써, 비아(600)와 제2 반도체 기판(200)의 이면의 접촉 면적을 확장하는 것이 되는 것으로부터, 비아(600)와 이면 간의 접촉 저항을 저감할 수 있다. 또한, 본 실시 형태에 있어서는, 패드부(608)의 형상은, 대략 원상이어도 되고, 대략 직사각 형상이어도 되고, 특별히 한정되는 것은 아니다.
또한, 본 실시 형태에 있어서도, 제1 실시 형태와 마찬가지로, 패드부(608)는 p형(제1 도전형)의 불순물(예를 들어, 보론 등)을 포함하는 폴리실리콘으로 형성할 수 있다. 또한, 패드부(608)는 알루미늄, 티타늄, 탄탈, 텅스텐, 루테늄, 몰리브덴(Mo) 등의 금속 재료로 형성할 수도 있다.
<4.2 제조 방법>
이어서, 도 23a 내지 도 23c를 참조하여, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명한다. 도 23a 내지 도 23c는, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도이며, 상세하게는, 각 도면은, 제조 공정에 있어서의 각 단계에 있어서의, 도 22의 촬상 장치(1)의 단면 구성의 모식도에 대응하는 단면도이다.
먼저, 본 실시 형태에 있어서는, 본 개시의 제1 실시 형태의 제조 방법을 도시하는 도면 14a 내지 도 14b에서 도시하는 공정을 행한다.
그리고, 도 23a에 도시하는 바와 같이, 층간 절연막(123)의 표면부터 패드부(121)까지의 층간 절연막(123)을 관통하는 관통 구멍(600a)을 형성하고, 그의 상면 측은, 패드부(608)를 형성하기 위해서, 관통 구멍(600a)의 단면에 비하여 넓게 한 홈(610)을 판다.
이어서, 도 23b에 도시하는 바와 같이, 관통 구멍(600a) 및 홈(610)을 매립하도록, 폴리실리콘(602)을 형성한다. 또한, 매립한 폴리실리콘(602)에 대하여 p형(제1 도전형)의 불순물을 주입한다.
그리고, 도 23c에 도시하는 바와 같이, 폴리실리콘(602) 중, 관통 구멍(600a) 및 홈(610)으로부터 돌출된 부분을 CMP 등에 의해 제거하고, 아울러, 층간 절연막(123)의 표면을 평탄화한다.
계속해서, 층간 절연막(123)의 표면에 제2 반도체 기판(200)을 적층하고, 접합하게 되는데, 이 이후에는, 도 14f 내지 도 14g에 도시하는 제1 실시 형태의 제조 방법과 마찬가지이기 때문에, 여기에서는 설명을 생략한다.
<<5. 제4 실시 형태>>
<5.1 배경>
우선은, 도 24 내지 도 26을 참조하여, 본 개시의 제4 실시 형태를 창작하는 배경에 대하여 설명한다. 도 24 내지 도 26은, 본 실시 형태의 비교예에 관계되는 촬상 장치(1)의 제조 공정을 설명하기 위한 모식도이다. 여기서, 또한, 여기서, 비교예란, 본 발명자들이 본 개시의 제4 실시 형태를 이루기 전에, 검토를 거듭했던 촬상 장치(1)이며, 상술한 제1 실시 형태를 의미하는 것으로 한다.
도 24는, 비교예에 관계되는 촬상 장치(1)의 비아(600)를 형성할 때의 제조 공정을 도시하고 있다. 앞서 설명한 바와 같이, 비아(600)를 형성할 때에는, 관통 구멍(600a)을 형성한 후에, 관통 구멍(600a)을 매립하도록 하여 폴리실리콘(602)을 형성하고, 비아(600)로부터 돌출된 폴리실리콘(602)의 일부를 CMP로 제거한 후에, 어닐을 행한다.
그러나, 도 25에 도시하는 바와 같이, 관통 구멍(600a)에 폴리실리콘(602)을 매립할 때에, 관통 구멍(600a)의 저면 및 측면으로부터 등방적으로 폴리실리콘(602)의 성막이 진행하는 것으로부터, 폴리실리콘(602)이 관통 구멍(600a)의 상부에 덮개를 덮도록 관통 구멍(600a)을 폐색하여, 폴리실리콘(602)의 내부에 구멍(cavity:620)이 생기는 경우가 있다. 또한, 여기에서는, 어닐 전에 폴리실리콘(602)의 중심부에 발생하는 공동(hollow)을 「구멍(cavity)」라고 표현하고, 어닐 후의 폴리실리콘의 전체에 발생하는 미세한 공동(폐쇄 기공)을 「보이드」라고 표현한다.
또한, 도 26에 도시하는 바와 같이, 어닐에 의한 열로, 구멍(620)의 부분으로 폴리실리콘(602)이 이동함으로써, 폴리실리콘(602)의 내부에 복수의 보이드(622)가 발생하는 경우가 있다. 그리고, 이러한 보이드(622)의 발생에 의해, 관통 구멍(600a) 내의 폴리실리콘(602)이 단선되거나, 제2 반도체 기판(200)의 반도체층(200S)의 이면 측의 웰 영역(218)이나, 제1 반도체 기판(100)의 반도체층(100S)의 웰 영역(118) 간에서 단선되거나 함으로써, 비아(600)의 도통이 확보되지 않는 경우가 있다.
그래서, 본 발명자들은, 촬상 장치(1)의 양산을 행한 경우에도, 수율 좋게, 비아의 도통을 확보하기 위해서, 이하에 설명하는 본 개시의 제4 실시 형태를 창작하기에 이르렀다. 이하, 본 실시 형태의 상세를 순차 설명한다.
<5.2 실시 형태>
이어서, 도 27을 참조하여, 본 개시의 제4 실시 형태에 관계되는 촬상 장치(1)의 상세 구성을 설명한다. 도 27은, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
도 27에 도시하는 바와 같이, 본 실시 형태에 관계되는 비아(600)는 제1 반도체 기판(100)의 표면(제1 면)에 대하여 대략 수직 방향으로 연신하는 중심부(630)와, 중심부(630)를 둘러싸도록 마련되는 외주부(632)를 갖는다.
본 실시 형태에 있어서는, 중심부(630)의, 제1 반도체 기판(100)의 표면을 따라서 절단한 단면 형상은, 대략 원상이어도 되고, 대략 직사각 형상이어도 되고, 특별히 한정되는 것은 아니다. 또한, 본 실시 형태에 있어서는, 상기 중심부(630)의, 제1 반도체 기판(100)의 표면에 대하여 수직 방향으로 절단한 단면 형상은, 대략 직사각 형상이어도 되고, 제2 반도체 기판(200)으로부터 제1 반도체 기판(100)을 향하여 폭이 좁아지는 대략 테이퍼 형상, 혹은, 제1 반도체 기판(100)으로부터 제2 반도체 기판(200)을 향하여 폭이 좁아지는 대략 테이퍼 형상이어도 되고, 특별히 한정되는 것은 아니다. 이의 상세에 대해서는 후술한다.
또한, 본 실시 형태에 있어서는, 중심부(630)는 매립성이 좋은, 상세하게는, 열 수축하여 바람 구멍이 발생하기 어려운 매립막으로 형성하는 것이 바람직하다. 보다 구체적으로는, 예를 들어, 중심부(630)는 산화실리콘, 질화실리콘, 질소 도프 탄화실리콘, 탄소 도프 산화실리콘, 산화알루미늄, 산화하프늄 등에 의해 형성할 수 있다. 혹은, 중심부(630)는 폴리이미드계 수지 재료로 형성해도 되고, 알루미늄, 티타늄, 탄탈, 텅스텐, 루테늄, 몰리브덴 중에서 선택되는 어느 하나의 금속을 포함하는 금속 재료 또는 화합물 재료로 형성해도 된다.
또한, 본 실시 형태에 있어서는, 외주부(632)는 p형(제1 도전형)의 불순물(예를 들어, 보론 등)을 포함하는 폴리실리콘으로 형성할 수 있다. 또한, 당해 비아(600)의 외주부(632), 제1 반도체 기판(100)의 표면(제1 면) 상에 마련된 저부(632a)를 더 가져도 된다.
이어서, 도 28 및 도 29를 참조하여, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명한다. 도 28 및 도 29는, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도이다.
우선은, 본 개시의 제1 실시 형태의 촬상 장치(1)의 제조 방법을 도시하는 도면 14a 내지 도 14e와 마찬가지로, 폴리실리콘(602) 중, 관통 구멍(600a)으로부터 돌출된 부분을 CMP 등에 의해 제거하고, 아울러, 층간 절연막(123)의 표면을 평탄화한다.
그리고, 이 단계에서는, 앞서 설명한 바와 같이, 폴리실리콘(602) 내에 바람 구멍(620)이 발생하는 경우가 있다. 그래서, 본 실시 형태에 있어서는, 도 28에 도시하는 바와 같이, 폴리실리콘(602)의 중심에 발생한 바람 구멍(620)을 매립하도록, 매립막(예를 들어, 산화실리콘 등)(634)을 성막한다. 또한, 매립되는 바람 구멍(620)의 형상은, 여기에서는 한정되는 것은 아니다. 또한, 매립성의 개선을 위해서, 바람 구멍(620)을 매립하기 전에, 에칭(건식 에칭 또는 습식 에칭)에 의해, 바람 구멍(620)의 사이즈를 확장해도 된다. 또한, 상술한 바와 같이, 바람 구멍(620)은, 열 수축하여 바람 구멍이 발생하기 어려운 매립막(634)에 매립되는 것이 바람직하고, 따라서, 본 실시 형태에 있어서는, 매립막(634)의 성막 방법은, HDP(High Density Plasma)-CVD(Chemical Vapor Deposition)나, FlowableCVD, 도포법을 사용하는 것이 바람직하다. 또한, 여기서 FlowableCVD란, 액체와 같은 유동성을 가진 막을 성막하는 것이 가능한 기술을 의미한다. 또한, 매립막(634)으로서, 상술한 금속 재료 또는 화합물 재료를 사용하는 경우에는, 스퍼터링이나, CVD법을 사용할 수 있는데, 관통 구멍(600a)의 바닥으로부터 성막이 진행하는 보텀 업으로 매립막(634)의 성막이 가능한 방식을 선택하는 것이 바람직하다.
그리고, 매립막(634) 중, 관통 구멍(600a)으로부터 돌출된 부분을 CMP 등에 의해 제거하고, 아울러, 층간 절연막(123)의 표면을 평탄화한다. 또한, 어닐 처리를 행한다.
본 실시 형태에 있어서는, 이상과 같은 구성을 갖는 비아(600)를, 이상과 같은 제조 공정에서 형성함으로써, 도 28에 도시하는 바와 같이, 매립막(634)의 매립에 의해, 폴리실리콘(602) 내의 바람 구멍(620)이 존재하지 않는 것으로부터, 어닐을 행하더라도 폴리실리콘(602)의 이동이 제한되어, 보이드(622)의 발생을 억제할 수 있다. 그 결과, 본 실시 형태에 있어서는, 관통 구멍(600a) 내의 폴리실리콘(602)이 단선되거나, 제2 반도체 기판(200)의 반도체층(200S)의 이면 측의 웰 영역(218)이나, 제1 반도체 기판(100)의 반도체층(100S)의 웰 영역(118) 간에 단선되거나 함으로써, 비아(600)의 도통이 확보되지 않는 경우를 피할 수 있다.
또한, 본 실시 형태에 있어서는, 비아(600) 내에, 단선이나 접촉 불량이 발생할 수 없을 정도의, 매우 미세한 보이드(622)에 대해서는, 존재해도 된다.
<5.3 변형예>
이어서, 도 30a 내지 도 30c를 참조하여, 본 실시 형태의 변형예를 설명한다. 도 30a 내지 도 30c는, 본 실시 형태의 변형예 1에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이며, 상세하게는, 도 30a 내지 도 30c는, 본 실시 형태의 변형예에 관계되는 비아(600)를 도시하고, 도면 중 하측이 제1 반도체 기판(100) 측이 되고, 도면 중 상측이 제2 반도체 기판(200) 측이 된다.
도 30a 내지 도 30c에 도시하는 바와 같이, 중심부(630)의, 제1 반도체 기판(100)의 표면에 대하여 수직 방향으로 절단한 단면 형상은, 대략 직사각 형상이어도 되고, 제2 반도체 기판(200)으로부터 제1 반도체 기판(100)을 향하여 폭이 좁아지는 대략 테이퍼 형상, 혹은, 제1 반도체 기판(100)으로부터 제2 반도체 기판(200)을 향하여 폭이 좁아지는 대략 테이퍼 형상이어도 되고, 특별히 한정되는 것은 아니다.
또한, 중심부(630)의 단면이, 제1 반도체 기판(100)으로부터 제2 반도체 기판(200)을 향하여 폭이 좁아지는 대략 테이퍼 형상일 경우에는, 비아(600)와 제1 반도체 기판(100)의 웰 영역(118) 간의 접합면이 증가하는 것으로부터, 금속 재료 등으로 중심부(630)를 형성한 경우에는, 접촉 저항을 저감할 수 있다.
또한, 중심부(630)의 단면이, 제2 반도체 기판(200)으로부터 제1 반도체 기판(100)을 향하여 폭이 좁아지는 대략 테이퍼 형상일 경우에는, 매립막(634)이 바람 구멍(620)에 매립하기 쉬워지는 것을 의미한다. 바꾸어 말하면, 바람 구멍(620)의 형상이, 제2 반도체 기판(200)으로부터 제1 반도체 기판(100)을 향하여 폭이 좁아지는 대략 테이퍼 형상일 경우에는, 매립막(634)의 바람 구멍(620)에 대한 매립성이 양호해진다.
<<6. 제5 실시 형태>>
<6.1 배경>
우선은, 본 실시 형태의 배경을 도 31 및 도 32를 참조하여 설명한다. 도 31 및 도 32는, 본 개시의 제5 실시 형태의 배경을 설명하기 위한 모식도이다. 상술한 제1 실시 형태에서는, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 직접 접합한다. 상세하게는, 예를 들어, 도 31의 우측에 도시하는 바와 같이, 제2 반도체 기판(200)의 이면(제2 면)에는, 접합 시에서 맞춤 어긋남을 일으키더라도, 제2 반도체 기판(200)의 반도체층(200S)의 이면(제2 면) 측의 웰 영역(218)과 비아(600)를 전기적으로 확실하게 접합하게, 불순물(p형(제1 도전형)의 불순물(예를 들어, 보론(B) 등))을 포함하는 웰 영역(218)이 넓게 존재하고 있다.
또한, 제2 반도체 기판(200)에는, 도 31의 좌측에 도시하는 바와 같이, 복수의 트랜지스터가 형성되어 있다. 본 개시의 실시 형태에 있어서는, 제2 반도체 기판(200) 상에 마련하는 트랜지스터로서는, 여러 종류의 트랜지스터를 사용하는 것이 생각된다. 예를 들어, 도 32에 도시하는 바와 같이, 평탄한 게이트 전극(220)이 절연막(도시 생략)을 통하여 제2 반도체 기판(200)(상세하게는, 반도체층(200S)) 상에 마련되는 플래너형 트랜지스터나, 게이트 전극(220)이 제2 반도체 기판에 매립된 핀(222)을 갖는 Fin형 트랜지스터 등을 들 수 있다. 또한, 본 실시 형태에서 사용되는 트랜지스터로서는, 도 32에 도시하는 바와 같이, 게이트 전극(220)이 제2 반도체 기판(200)의 깊은 곳까지 연신하는 핀(222)을 갖는 완전 공핍형(FD-SOI: Fully Depletion-Silicon on Insulator) 트랜지스터도 들 수 있다.
그런데, 도 31의 우측에 도시하는 바와 같은 이면 형태를 갖는 제2 반도체 기판(200)에, 도 32에 도시하는, 핀(222)을 갖는 완전 공망형 트랜지스터를 형성하고자 하는 경우, 핀(222) 간의 채널이 되어야 할 개소에 불순물이 존재하게 되어, 트랜지스터가 원하는 동작을 행하지 않게 될 가능성이 있다. 또한, Fin형 트랜지스터에 대해서도, 핀(222)이 제2 반도체 기판(200)의 깊은 곳까지 연신하고 있지 않은 경우에는, 문제가 발생하기 어렵지만, 깊은 곳까지 연신하고 있는 경우에는, 완전 공망형 트랜지스터와 마찬가지로, 트랜지스터가 원하는 동작을 행하지 않을 가능성이 있다.
그래서, 본 개시의 제5 실시 형태에 있어서는, 제2 반도체 기판(200)의 이면(제2 면) 상이며, 상술한 바와 같은 트랜지스터에 대응하는 개소에, 불순물을 포함하고 있지 않은 논 도프 영역을 마련한다. 이와 같이 함으로써, 원하는 개소에, 원하는 타입의 트랜지스터를 형성하는 것이 가능하게 된다. 이하, 본 실시 형태의 상세를 설명한다.
<6.2 실시 형태>
도 33을 참조하여, 본 개시의 제5 실시 형태를 설명한다. 도 33은, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도이며, 제2 반도체 기판(200)의 상면 측과 이면 측이 도시되어 있다. 상세하게는, 증폭 트랜지스터(AMP)를, 핀(222)을 갖는 완전 공망형 트랜지스터 등으로 하는 경우에는, 도 33의 우측에 도시하는 바와 같이, 증폭 트랜지스터(AMP)에 대응하는 제2 반도체 기판(200)의 이면(제2 면)에는, 불순물이 도핑되어 있지 않은 논 도프 영역(230)이 마련되어 있다. 이와 같이 함으로써, 증폭 트랜지스터(AMP)를, 핀(222)을 갖는 완전 공망형 트랜지스터 등으로 한 경우에도, 핀(222) 간의 채널이 되어야 할 개소에 불순물이 존재하지 않는 것으로부터, 당해 트랜지스터는 완전 공망형의 트랜지스터로서 기능할 수 있다.
또한, 본 실시 형태에 있어서는, 논 도프 영역(230)의 반대측에 마련하는 트랜지스터는, 핀(222)을 갖는 완전 공망형 트랜지스터에 한정되는 것은 아니며, 플래너형의 완전 공망형 트랜지스터나, Fin형 트랜지스터여도 된다. 즉, 본 실시 형태에 있어서는, 논 도프 영역(230)의 반대측에 마련하는 트랜지스터는, 채널 영역이 불순물을 포함하지 않는 논 도프 영역(230)에 대응하도록 마련할 수 있는 트랜지스터라면, 특별히 한정되는 것은 아니다. 또한, 이들 트랜지스터의 주위는, 제2 반도체 기판(200)의 반도체층(200S)을 관통하는 FTI 구조의 소자 분리 영역(층간 절연막)(123)이나, 반도체층(200S)을 관통하지 않는 DTI 구조의 소자 분리 영역(123)을 마련하는 것이 바람직하다. 또한, DTI 구조의 소자 분리 영역(123)의 경우에는, 당해 소자 분리 영역(123)의 제2 반도체 기판(200)의 이면 측에 불순물이 존재해도 된다.
<6.3 제조 방법>
이어서, 본 실시 형태의 촬상 장치(1)의 제조 방법을 도 34a 내지 도 34d를 참조하여 설명한다. 도 34a 내지 도 34d는, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 설명도이다.
우선은, 도 14a 내지 도 14e를 참조하여 설명한 바와 같이, 제1 반도체 기판(100)을 형성하여, 도 34a에 도시하는 바와 같은 형태를 얻는다. 이어서, 본 실시 형태에 있어서는, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합할 때의 맞춤 마크(270)를 제2 반도체 기판(200)의 이면에 형성한다. 통상적으로, 이러한 맞춤 마크(270)는 화소 어레이부(540)의 밖에 배치되는 것이 일반적이다. 예를 들어, 맞춤 마크(270)는 절연막을 제2 반도체 기판(200)의 이면에 매립하고, 평탄화함으로써 형성할 수 있다.
그리고, 형성된 맞춤 마크(270)를 기준으로 하여, 논 도프 영역(230)이 되는 개소를 덮는 마스크를 형성하고, 이온 주입을 행한다. 이때, 맞춤 어긋남을 고려하여, 논 도프 영역(230)이 필요로 하는 사이즈보다도 마스크를 넓게 함으로써, 불순물이 포함되어 있지 않은 영역을 넓게 형성하는 것이 바람직하다. 구체적으로는, 예를 들어, 증폭 트랜지스터(AMP)에 대응하는 영역의 논 도프 영역(230)으로 하는 경우에는, 증폭 트랜지스터(AMP)보다도 크게 논 도프 영역(230)을 형성하는 것이 바람직하다.
그리고, 도 34c에 도시하는 바와 같이, 맞춤 마크(270)를 이용하여, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합한다. 이때, 접합의 정밀도의 문제로 어긋남이 발생하는 경우가 있는데, 어긋난 개소에는, FTI 구조의 소자 분리 영역(123)을 형성함으로써, 수정을 행할 수 있다.
그 후, 제2 반도체 기판(200) 상에 증폭 트랜지스터(AMP)로서, 핀(222)을 갖는 완전 공핍형 트랜지스터를 형성한다. 핀(222)의 주위는, 반도체층(200S)이 제거되고, FTI 구조의 소자 분리 영역(123)으로 분단되게 된다. 또한, 제2 반도체 기판(200)의 반도체층(200S)의 일부에는, 이온 주입에 의해 불순물이 도입되어, 트랜지스터의 소스/드레인 영역이 된다.
또한, 증폭 트랜지스터(AMP)의 주위에는, DTI형의 소자 분리 영역(123)을 형성해도 되고, 이 경우, 소자 분리 영역(123)의 하측에 불순물이 존재하지 않게 되어, 계면 준위에 의해 나쁜 영향이 발생하는 것이 상정된다. 그러한 영향을 방지하기 위해서, 소자 분리 영역(123)을 형성 후에, 소자 분리 영역(123) 아래의 제2 반도체 기판(200)의 이면에 얕게 불순물을 주입해도 된다.
<6.4 변형예>
또한, 상술한 본 실시 형태에 있어서는, 제2 반도체 기판(200)의 이면에 논 도프 영역(230)을 형성하고 있었지만, 본 실시 형태의 변형예에서는, 제2 반도체 기판(200)의 이면에, 웰 영역(제2 영역)(218)보다도 높은 농도로 불순물을 포함하는 고농도 영역(제1 영역)(232)을 형성해도 된다. 이하, 도 35를 참조하여, 본 변형예의 상세를 설명한다. 도 35는, 본 실시 형태의 변형예에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도이다.
도 35에 도시하는 바와 같이, 제2 반도체 기판(200)의 이면 상이며, 제1 반도체 기판(100)의 웰 영역(118)과 제2 반도체 기판(200)의 웰 영역(218)을 전기적으로 접속하는 비아(600)를 형성하는 개소에 대응하도록, 웰 영역(제2 영역)(218)보다도 높은 농도로 불순물을 포함하는 고농도 영역(제1 영역)(232)을 형성해도 된다(예를 들어, 고농도 영역(232) 상에 비아(600)를 마련한다). 본 변형예에 있어서는, 고농도 영역(232)을 형성함으로써, 제1 반도체 기판(100)의 웰 영역(118)과 제2 반도체 기판(200)의 웰 영역(218)의 접속에 관한 콘택트 저항을 저감할 수 있다. 또한, 도 35에 도시하는 바와 같이, 비아(600)를 필요로 하지 않는 개소에 전기적으로 접속시키지 않도록, 고농도 영역(232)의 주위에는 FTI형의 소자 분리 영역(123) 등을 마련하는 것이 바람직하다.
<<7. 제6 실시 형태>>
<7.1 배경>
본 개시의 실시 형태에 있어서는, 비아(600)와 제2 반도체 기판(200)의 반도체층(200S)의 이면(제2 면) 측의 웰 영역(218) 간의 콘택트 저항이 낮은 것이 바람직하다. 그러나, 제2 반도체 기판(200)의 이면에는, 접합 전에 대기에 노출됨으로써, 자연 산화막이 형성되어버린다. 그리고, 당해 자연 산화막을 통하여, 비아(600)와 제2 반도체 기판(200)의 이면(제2 면)이 접합되는 것으로부터, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항이 높아진다. 또한, 콘택트 저항이 높아지면, 제1 반도체 기판(100)의 웰 영역(118)과 제2 반도체 기판(200)의 웰 영역(218)이 동일 전위로 되지 않아, PD나 트랜지스터가 원하는 동작을 행하지 않게 되어, 광 변환 효율이나 전하 전송 속도 등에 대하여 화소 변동이 발생하게 된다. 그래서, 콘택트 저항을 저감하기 위해서, 제2 반도체 기판(200)의 이면의 자연 산화막을 제거하는 처리를 하고, 제1 반도체 기판(100)과 접합하는 것이 생각된다. 그러나, 이러한 처리를 행하면, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감하는 것이 가능하게 되지만, 제2 반도체 기판(200)의 이면과 층간 절연막(123)의 상면의 접합 강도가 열화되어버린다.
그래서, 본 개시의 제6 실시 형태에 있어서는, 제1 반도체 기판(100)과 제2 반도체 기판(200) 사이에, 불순물을 고농도로 포함하는 절연막을 포함하는 접합막을 마련한다. 본 실시 형태에 있어서는, 제2 반도체 기판(200)의 트랜지스터를 형성할 때의 열처리에 의해, 당해 접합막 내의 불순물은, 비아(600)의 상면이나 제2 반도체 기판(200)의 이면(제2 면)에 국소적으로 확산한다. 따라서, 본 실시 형태에 따르면, 제2 반도체 기판(200)의 이면과 층간 절연막(123)의 상면의 접합 강도를 열화시키지 않고, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감할 수 있다. 이하, 본 실시 형태의 상세를 설명한다.
<7.2 실시 형태>
우선은, 도 36을 참조하여, 본 실시 형태에 관계되는 촬상 장치(1)의 상세 구성을 설명한다. 도 36은, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
본 실시 형태에 있어서는, 도 36에 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200) 사이에, 접합막(750)이 마련되어 있다. 접합막(750)은 불순물(p형(제1 도전형)의 불순물(예를 들어, 보론(B) 등))을 포함하는, 산화실리콘(SiO2) 등을 포함하는 절연막으로 형성할 수 있다. 구체적으로는, 접합막(750)은 예를 들어, 산화실리콘(SiO2)과 산화보론(BxOy)을 포함하는 BSG(Boro-Silicate-Glass)나 산화실리콘(SiO2)과 산화인(PxOy)을 포함하는 PSG(Phospho-Silicate-Glass) 등으로 형성할 수 있다. 본 실시 형태에 있어서는, 이러한 접합막(750)을 마련함으로써, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합 후의 열처리에 의해, 불순물이, 접합막(750)으로부터 비아(600)나 제2 반도체 기판(200)의 이면으로 열 확산한다. 따라서, 본 실시 형태에 있어서는, 제2 반도체 기판(200)의 반도체층(200S) 내의 불순물은, 이면(제2 면)으로부터 적층 방향을 따라서 낮아지도록 분포하고, 한편, 비아(600) 내의 불순물은, 제1 반도체 기판(100)의 반도체층(100S)의 표면(제1 면)으로부터 적층 방향을 따라서 높아지도록 분포하게 된다.
이와 같이, 본 실시 형태에 있어서는, 제1 반도체 기판(100)과 제2 반도체 기판(200) 사이에 접합막(750)을 마련하고, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합 후의 열처리에 의해, 접합막(750)으로부터 불순물을 열 확산시킨다. 따라서, 본 실시 형태에 있어서는, 접합막(750)에 의해, 제1 반도체 기판(100)과 제2 반도체 기판(200) 사이의 접합 강도를 열화시키지 않고, 불순물의 확산에 의해, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감할 수 있다.
<7.3 제조 방법>
이어서, 본 실시 형태의 촬상 장치(1)의 제조 방법을 도 37a 내지 도 37c를 참조하여 설명한다. 도 37a 내지 도 37c는, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 설명도이다.
본 실시 형태에 있어서는, 도 37a에 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합 전에, 불순물을 포함하는 접합막(750)은 제1 반도체 기판(100)의 층간 절연막(123) 상에 마련되고, 불순물을 포함하지 않는 접합막(752)은 제2 반도체 기판(200)(상세하게는, 반도체층(200S))의 이면 상에 마련되어도 된다. 그리고, 접합 시에는, 이들 접합막(750, 752)에 의해, 제1 반도체 기판(100)과 제2 반도체 기판(200)이 접합되게 된다. 또한, 도 37b에 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합 전에, 불순물을 포함하는 접합막(750)은 제2 반도체 기판(200)(상세하게는, 반도체층(200S))의 이면 상에 마련되고, 불순물을 포함하지 않는 접합막(752)은 제1 반도체 기판(100)의 층간 절연막(123) 상에 마련되어도 된다. 또한, 본 실시 형태에 있어서는, 불순물을 포함하는 접합막(750)은 제2 반도체 기판(200)(상세하게는, 반도체층(200S))의 이면 상과, 제1 반도체 기판(100)의 층간 절연막(123) 상에 마련되어도 된다.
또한, 본 실시 형태에 있어서는, 접합막(750)은 원자층 퇴적법(Atomic Layer Deposition; ALD)을 사용하여 형성할 수 있지만, 다른 방법으로 형성해도 된다. 또한, 불순물은, 인(P), 보론(B)에 한하지 않고 다른 3족 또는 5족의 원소를 사용할 수 있다. 또한, 본 실시 형태에 있어서는, 불순물의 주입은, 접합막(750)의 형성과 동시에 행할 필요는 없고, 접합막(750)의 형성 후에 행해도 된다. 이러한 경우, 불순물의 원자를 플라스마나 이온으로서 타입하는 방법(예를 들어, 이온 주입법)을 사용할 수 있다.
<<8. 제7 실시 형태>>
<8.1 배경>
상술한 실시 형태에서 설명한 바와 같이, 전기적인 접속성의 향상, 즉, 콘택트 저항을 저감하기 위해서는, 불순물을 도입, 확산하는 것은 효과적이다. 그러나, 반도체층과 같은 단결정 실리콘 내에서 불순물을 열확산시킨 경우, 열 공정의 처리 내용에 따라서는, 불필요한 개소까지 불순물이 확산되고, 그 결과, 트랜지스터의 특성에 악영향을 주어버리는 경우가 있다.
그래서, 본 개시의 제7 실시 형태에 있어서는, 불순물을 포함하는 폴리실리콘으로부터 불순물을 열확산시킴으로써, 폴리실리콘/실리콘 계면에서 불순물의 확산을 멈추어, 불필요한 개소에의 불순물의 확산을 방지한다. 이하, 본 실시 형태의 상세를 설명한다.
<8.2 실시 형태>
이어서, 도 38, 39를 참조하여, 본 개시의 제7 실시 형태에 관계되는 촬상 장치(1)의 상세 구성을 설명한다. 도 38, 39는, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
본 실시 형태에 있어서는, 도 38에 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200) 사이에, 접합막(760)이 마련되어 있다. 접합막(760)은 불순물(p형(제1 도전형)의 불순물(예를 들어, 보론(B) 등))을 포함하는, 폴리실리콘을 포함한다. 또한, 본 실시 형태에 있어서는, 도 39에 도시하는 바와 같이, 접합막(760)은 제2 반도체 기판(200)의 반도체층(200S)의 일부에 매립되도록 마련되어 있어도 된다. 또한, 본 실시 형태에 있어서는, 평면으로 본 매립된 접합막(760)의 형상은, 원 형상이어도 되고, 직사각 형상도 되고, 프레임상이어도 되며, 특별히 한정되는 것은 아니다.
본 실시 형태에 있어서는, 접합막(760)은 폴리실리콘을 포함하고, 반도체층(200S)은 단결정 실리콘을 포함하기 때문에, 접합막(760)과 반도체층(200S) 사이에는, 계면이 존재하게 된다. 따라서, 제2 반도체 기판(200)의 트랜지스터를 형성할 때의 열처리에 의해, 접합막(760)에 포함되어 있었던 불순물은, 상기 계면에 막혀서, 반도체층(200S)으로의 확산이 발생하기 어려워진다. 그 결과, 본 실시 형태에 있어서는, 접합막(760)으로부터의 불순물이 반도체층(200S) 내에 넓게 확산될 일이 없기 때문에, 반도체층(200S)에 마련된 트랜지스터에 악영향을 주는 것을 피할 수 있다. 한편, 비아(600)는 폴리실리콘으로 형성되어 있기 때문에, 접합막(760)에 포함되어 있었던 불순물은, 비아(600)로 확산할 수 있어, 비아(600)와 접합막(760) 간의 콘택트 저항을 저감할 수 있다.
<8.3 제조 방법>
이어서, 도 40을 참조하여, 본 실시 형태의 촬상 장치(1)의 제조 방법을 설명한다. 도 40은, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 설명도이다.
우선은, 도 14a 내지 도 14e를 참조하여 설명한 바와 같이, 제1 반도체 기판(100)을 형성하고, 도 40의 좌측 제일 위에 도시하는 바와 같은 제1 반도체 기판(100)을 얻는다. 이어서, 도 40의 좌측 위로부터 2번째로 도시하는 바와 같이, 제2 반도체 기판(200)의 이면 측에, 100㎚ 내지 수㎚의 막 두께를 갖는 폴리실리콘막(762)을 성막한다. 이어서, 도 40의 좌측 제일 아래에 도시하는 바와 같이, 폴리실리콘막(762)에 불순물을 이온 주입하고, CMP에 의해 표면을 평탄화함으로써, 접합막(760)을 얻는다.
그리고, 도 40의 우측 제일 위에 도시하는 바와 같이, 제2 반도체 기판(200)과 제1 반도체 기판(100)을 접합한다. 또한, 도 40의 우측 제일 아래에 도시하는 바와 같이, 제2 반도체 기판(200) 상에 트랜지스터 등을 형성한다.
또한, 본 실시 형태에 있어서는, 이온 주입을 사용하여 접합막(760)을 형성하는 것에 한정되는 것은 아니며, 예를 들어, 폴리실리콘막의 성막과 동시에 불순물을 도입함으로써, 접합막(760)을 형성해도 된다.
<<9. 제8 실시 형태>>
<9.1 배경>
우선은, 도 41 및 도 42를 참조하여, 본 개시의 제8 실시 형태의 배경이나 개요를 설명한다. 도 41은, 본 실시 형태의 배경을 설명하기 위한 모식도이며, 도 42는, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
상술한 본 개시의 제3 실시 형태에서는, 비아(600)와 제2 반도체 기판(200)의 이면 사이에, 패드부(608)를 마련함으로써, 접촉 면적을 크게 하여, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감하고 있다. 도 41에 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합 전에 대기에 노출되거나, 접합을 위하여 열처리가 되거나 함으로써, 제2 반도체 기판(200)의 이면에는, 산화막(700)이 형성되어 있다. 그 때문에, 이러한 산화막의 존재에 의해, 패드부(608)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항(즉, 비아(600)와 제2 반도체 기판(200)의 이면의 콘택트 저항)이 증가하고, 나아가서는, 변동이나 노이즈의 증가 등과 같은 촬상 장치(1)의 특성 열화를 초래하게 된다.
그래서, 본 개시의 제8 실시 형태에 있어서는, 도 42에 도시하는 바와 같이, 산화막(700)의 단부를 국소적으로 환원(도 42에서는, 화살표로 환원 처리를 나타낸다)함으로써, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감한다. 이하, 본 실시 형태의 상세를 설명한다.
<9.2 실시 형태>
이어서, 도 43 및 도 44를 참조하여, 본 실시 형태의 촬상 장치(1)의 제조 방법을 참조하여 설명한다. 도 43 및 도 44는, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도이다.
먼저, 도 43의 상단 좌측에 도시하는 바와 같이, 제1 반도체 기판(100) 측에 비아(600)를 형성한다. 비아(600)의 형성 방법에 대해서는, 상술했기 때문에 그의 상세에 대해서는 생략한다. 이어서, 도 43의 상단 좌측으로부터 2번째로 도시하는 바와 같이, 층간 절연막(123) 및 비아(600) 상에 폴리실리콘을 포함하는 막(609)을 형성한다. 막(609)에는, 이온 주입을 사용하여 불순물을 도입해도 되고, 이때, 불순물의 열확산 등을 위하여 어닐을 행해도 된다. 그리고, 도 43의 상단 좌측으로부터 3번째로 도시하는 바와 같이, 리소그래피, 건식 에칭 등을 사용하여, 막(609)에 패턴을 형성함으로써, 비아(600) 상의 패드부(608)를 형성한다. 또한, 도 43의 상단 우측에 도시하는 바와 같이, 패드부(608) 상에 CVD 등을 사용하여 산화실리콘막(SiO2)을 포함하는 층간 절연막(123)을 성막한다. 이어서, 층간 절연막을 CMP에 의해 평탄화함으로써, 도 43의 하단 좌측에 도시하는 바와 같은 형태를 얻는다.
이어서, 도 43의 하단 좌측으로부터 2번째로 도시하는 바와 같이, 비아(600)나 패드부(608) 등이 형성된 제1 반도체 기판(100)과 제2 반도체 기판(200)(도 43에서는 반도체층(200S)이 도시되어 있다)을 접합한다. 또한, 제2 반도체 기판(200)의 이면은, 접합 전 또는 접합 후에 이온 주입을 사용하여 불순물을 도입할 수 있다. 또한, 앞서 설명한 바와 같이, 접합 시, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합면에는, 수㎚의 산화막이 생성되어 있다. 이어서, 접합 후에, 제2 반도체 기판(200)의 막 두께를 수백㎚까지 박막화한다. 구체적으로는, 제2 반도체 기판(200)의 막 두께를 200 내지 600㎚ 정도로 하는 것이 바람직하다. 박막화는, 예를 들어, 그라인더로 수㎛ 정도의 두께까지 연마한 후, 습식 에칭, CMP법에 의한 표면 연마를 사용함으로써 원하는 막 두께로 할 수 있다.
이어서, 도 43의 하단 좌측으로부터 3번째로 도시하는 바와 같이, 리소그래피, 건식 에칭 등을 사용하여, 제2 반도체 기판(200)의 반도체층(200S)에 트렌치를 형성함으로써 소자 분리한다. 이때, 트렌치로부터는 패드부(608)의 단부가 노출되도록 트렌치를 형성하는 것이 바람직하다. 본 실시 형태에 있어서는, 적어도, 패드부(608)의 측면이 노출되도록 한다. 건식 에칭 시, OES(Optical Emission Spectroscopy)의 파형을 사용하여 종점을 검출함으로써, 패드부(608)의 노출 상태를 제어할 수 있다.
또한, 본 실시 형태에 있어서는, 트렌치의 폭은, 100 내지 300㎚로 하는 것이 바람직하다. 또한, 본 실시 형태에 있어서는, 패드부(608)의 단부의 환원 처리에 있어서 가스 등이 돌아 들어가기 쉽게 하기 위해서, 트렌치의 깊이와 폭의 비인 애스펙트비를 5 이하 정도로 하는 것이 바람직하다.
이어서, 도 43의 하단 우측에 도시하는 바와 같이, NH3 혹은 H2 가스를 사용한 플라스마 조사에 의해, 트렌치로부터 노출된 반도체층(200S)의 단부와 패드부(608)의 단부의 산화막을 환원 처리한다. 이때, 적어도, 반도체층(200S) 및 패드부(608)의 단부로부터 내측에 위치하는 일부가 환원되면 된다. 또한, 본 실시 형태에 있어서는, 플라스마 조사 후에, 고온 어닐을 행함으로써 내부까지 환원해도 된다.
그리고, 이 후, 도시를 생략하지만, 제2 반도체 기판(200)의 반도체층(200S) 상에 트랜지스터 등을 형성한다.
또한, 본 실시 형태에 있어서는, 도 44에 도시하는 바와 같이, 패드부(608)의 패터닝을 접합 후에 행해도 된다. 상세하게는, 제2 반도체 기판(200)의 반도체층(200S)에 트렌치를 형성하고 소자 분리할 때에, 패드부(608)의 패터닝을 동시에 행해도 된다. 그리고, 도 43과 마찬가지로, 트렌치로부터 노출된 반도체층(200S)의 단부와 패드부(608)의 단부의 산화막을 환원 처리한다.
또한, 상술한 설명에 있어서는, 비아(600)와 제2 반도체 기판(200)의 이면 사이의 패드부(608)에 적용한 경우에 대하여 설명했지만, 본 실시 형태는, 제1 반도체 기판(100)과 제2 반도체 기판(200) 사이에서 전기적으로 도통시키는 개소에 마련된 패드부나 반도체층(200S)에 적용하는 것이 가능하다.
이어서, 도 45를 참조하여, 본 실시 형태에 관계되는 평면 레이아웃을 설명한다. 도 45는, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도이며, 상단이 제2 반도체 기판(200)의 이면이며, 하단이 제1 반도체 기판(100)의 상면이다. 또한, 도 45의 좌측으로부터, 본 개시의 제1 실시 형태의 레이아웃예, 본 실시 형태의 레이아웃예(실시예 1), 본 실시 형태의 레이아웃예(실시예 2)의 순으로 도시되어 있다. 특히, 실시예 2에서는, 트렌치의 패턴과 셀프 얼라인이 되도록, 패드부가 존재한다. 또한, 본 실시 형태에 있어서는, 제2 반도체 기판(200)의 이면에의 전기적인 도통을 취할 필요가 없는 개소에도, 패드부가 존재해도 되고, 이 경우, 패드부는, 당해 패드부에 배선을 접속하지 않고, 고립된 상태로 되도록 형성하면 된다.
<<10. 제9 실시 형태>>
<10.1 배경>
우선은, 본 실시 형태의 배경을 도 46 및 도 47을 참조하여 설명한다. 도 46 및 도 47은, 본 실시 형태의 배경을 설명하기 위한 모식도이다. 상술한 본 개시의 제3 실시 형태에서는, 비아(600)와 제2 반도체 기판(200)의 이면 사이에 패드부(608)를 마련함으로써, 접촉 면적을 크게 하여, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감하고 있다. 따라서, 패드부(608)를 크게 함으로써, 보다 콘택트 저항을 저감할 수 있다.
예를 들어, 도 46에 도시하는 바와 같이, 패드부(608)는 산화실리콘(SiO2) 등의 절연막에 트렌치를 형성하고, 당해 트렌치를 매립하도록 폴리실리콘을 매립하고, 트렌치로부터 돌출되는 폴리실리콘을 CMP에 의해 제거함으로써 형성할 수 있다. 그러나, 패드부(608)를 크게 하면, CMP 후에, 움푹 패임, 즉 디싱이 발생하기 쉽고, 이러한 디싱을 갖는 패드부(608)에 접하도록 비아(600)를 형성한 경우에는, 전기적으로 오픈으로 되어 버려, 비아(600)와 패드부(608) 간을 전기적으로 확실하게 접속하는 것이 어려워진다. 또한, 비아(600)와 패드부(608) 간을 전기적으로 접속할 수 있었다고 하더라도, 디싱에 의한 보이드가 존재하는 것으로부터, 콘택트 저항이 상승해버리는 것을 피할 수 없다.
그래서, 본 실시 형태에 있어서는, 도 47에 도시하는 바와 같이, 큰 패드부(608) 대신에 복수의 작은 패드부(제2 패드부)(608a)를 마련함으로써, 조밀차를 작게 하여, CMP에 의한 표면 연마 시의 디싱의 발생을 억제할 수 있다. 추가로, 본 실시 형태에 있어서는, 접속에 사용하는 패드부(608a)의 주위에, 접속에 사용하지 않는 더미의 패드부(제3 패드부)(608b)를 형성함으로써, 조밀차를 보다 작게 하여, 디싱의 발생을 보다 억제할 수 있다. 따라서, 비아(600)와 패드부(608a) 간을 전기적으로 접속하고, 또한, 콘택트 저항의 상승을 억제할 수 있다. 또한, 본 실시 형태에 있어서는, 복수의 패드부(608a)를 통하여, 비아(600)와 제2 반도체 기판(200)의 이면 간을 전기적으로 접속함으로써, 하나의 패드부(608a)에서 접속 불량이 발생하더라도, 비아(600)와 제2 반도체 기판(200)의 이면 간의 접속을 다른 패드부(608a)로 유지하면서, 콘택트 저항을 저감할 수 있다. 이하, 본 실시 형태의 상세를 설명한다.
<10.2 실시 형태>
이어서, 도 48 내지 도 50을 참조하여, 본 개시의 제9 실시 형태에 관계되는 촬상 장치(1)의 상세 구성을 설명한다. 도 48 및 도 49는, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이며, 도 50은, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 평면 구성을 도시하는 모식도이다.
본 실시 형태에 있어서는, 도 48에 도시하는 바와 같이, 복수의 작은 패드부(608a) 및 접속에 사용하지 않는 더미의 패드부(608b)를 마련하고 있다. 그리고, 복수의 패드부(608a)는 접속부(611)를 통하여 서로 접속되고, 또한, 비아(600)에 전기적으로 접속된다. 혹은, 본 실시 형태에 있어서는, 도 49에 도시하는 바와 같이, 복수의 작은 패드부(608a) 및 접속에 사용하지 않는 더미의 패드부(608b)를 마련하고 있다. 그리고, 복수의 패드부(608a) 각각은, 비아(600)에 의해 패드부(121)와 전기적으로 접속된다. 본 실시 형태에 있어서는, 패드부(608a, 608b)는, 폴리실리콘(poly-Si)이나, 구리(Cu)와 같은 실리사이드를 생성하지 않는 금속 재료 등으로 형성할 수 있다. 또한, 본 실시 형태에 있어서는, 더미가 되는(즉, 다른 요소를 전기적으로 접속하지 않는) 패드부(608b)를 마련하고 있지 않아도 된다.
또한, 본 실시 형태에 있어서는, 평면으로 본 패드부(608a, 608b)의 형상은 한정되는 것은 아니며, 도 50에 도시하는 바와 같이, 원형이어도 되고, 직사각형이어도 되고, 링상이어도 되고, 직사각형의 프레임상이어도 된다. 또한, 도시하고 있지 않지만, 삼각형이나 다각 형상이어도 된다. 또한, 그의 배치도 엇갈리게 배열된(stagger) 격자상으로 배치되어 있어도 되고, 특별히 한정되는 것은 아니다. 또한, 프레임상의 패드부(608a, 608b)의 경우에는, 내측에 산화실리콘(SiO2) 등에 의한 절연막이 마련되게 된다. 또한, 평면으로 본 패드부(608a, 608b)의 크기도, CMP에 의한 디싱의 발생이 발생할 수 없는 것이라면, 특별히 한정되는 것은 아니다.
이러한 본 실시 형태에 따르면, 복수의 작은 패드부(608a)를 마련함으로써, 조밀차를 작게 하여, 디싱의 발생을 억제할 수 있다. 추가로, 본 실시 형태에 있어서는, 접속에 사용하는 패드부(608)의 주위에, 접속에 사용하지 않는 더미의 패드부(608b)를 형성함으로써, 조밀차를 보다 작게 하여, 디싱의 발생을 보다 억제할 수 있다. 또한, 더미의 패드부(608b)를 마련함으로써, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합이 균일하게 진행하는 것으로부터, 제1 반도체 기판(100)과 제2 반도체 기판(200) 사이에 보이드가 발생하는 것을 피할 수 있다. 그 결과, 본 실시 형태에 따르면, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합을 용이하게 행할 수 있다. 따라서, 본 실시 형태에 따르면, 비아(600)와 패드부(608a) 간을 전기적으로 접속하고, 또한, 콘택트 저항의 상승을 억제할 수 있다. 또한, 본 실시 형태에 있어서는, 복수의 패드부(608a)를 통하여, 비아(600)와 제2 반도체 기판(200)의 이면 간을 전기적으로 접속함으로써, 하나의 패드부(608a)에서 접속 불량이 발생하더라도, 비아(600)와 제2 반도체 기판(200)의 이면 간의 접속을 다른 패드부(608a)로 유지하면서, 콘택트 저항을 저감할 수 있다.
<10.3 제조 방법>
이어서, 도 51 및 도 52를 참조하여, 본 실시 형태의 촬상 장치(1)의 제조 방법을 설명한다. 도 51 및 도 52는, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 설명도이다.
우선은, 도 14a 내지 도 14e를 참조하여 설명한 바와 같이, 제1 반도체 기판(100)(상세하게는, 비아(600)나 층간 절연막(123))을 형성하고, 그 위에 폴리실리콘(poly-Si)을 포함하는 접속부(611)를 형성하면, 도 51의 상단 좌측에 도시하는 바와 같은 형태를 얻는다. 또한, 접속부(611)는 다른 배선층을 형성할 때에 동시에 형성해도 된다. 이어서, 본 실시 형태에 있어서는, 도 51의 상단 우측에 도시하는 바와 같이, 접속부(611) 상에 산화실리콘(SiO2)막(123)을 성막하고, 패터닝을 행한다.
이어서, 도 51의 하단 좌측에 도시하는 바와 같이, 산화실리콘막(123) 상에 폴리실리콘(poly-Si)을 포함하는 막(612)을 성막한다. 이때, 산화실리콘막(123)에 형성된 홈에 매립되도록 폴리실리콘을 성막한다. 또한, 도 51의 하단 좌측으로부터 2번째로 도시하는 바와 같이, 산화실리콘막(123)으로부터 돌출된 막(612)을 CMP에 의해 제거함으로써, 패드부(608a, 608b)를 형성한다. 그리고, 도 51의 하단 우측에 도시하는 바와 같이, 제1 반도체 기판(100)에 제2 반도체 기판(200)을 접합한다.
본 실시 형태에 있어서는, 도 52에 도시하는 바와 같은 제조 방법을 사용하는 것도 가능하다. 우선은, 도 14a를 참조하여 설명한 바와 같이, 제1 반도체 기판(100)에 패드부(121) 등을 형성하고, 도 52의 상단 좌측에 도시하는 바와 같은 형태를 얻는다. 이어서, 본 실시 형태에 있어서는, 도 52의 상단 좌측으로부터 2번째로 도시하는 바와 같이, 층간 절연막(123)을 성막하고, 층간 절연막(123) 내에 비아(600)를 형성한다.
이어서, 도 52의 상단 우측에 도시하는 바와 같이, 층간 절연막(123) 상에 산화실리콘막을 더 형성하고, 패터닝을 행한다.
이어서, 도 52의 하단 좌측에 도시하는 바와 같이, 층간 절연막(123) 상에 폴리실리콘(poly-Si)을 포함하는 막(613)을 성막한다. 이때, 층간 절연막(123)에 형성된 홈(트렌치)에 매립되도록 폴리실리콘을 성막한다. 또한, 도 52의 하단 좌측으로부터 2번째로 도시하는 바와 같이, 층간 절연막(123)으로부터 돌출된 막(613)을 CMP에 의해 제거함으로써, 패드부(608a, 608b)를 형성한다. 그리고, 도 52의 하단 우측에 도시하는 바와 같이, 제1 반도체 기판(100)에 제2 반도체 기판(200)을 접합한다.
<<11. 제10 실시 형태>>
<11.1 배경>
우선은, 도 53을 참조하여, 본 개시의 제10 실시 형태의 배경이나 개요를 설명한다. 도 53은, 본 개시의 제10 실시 형태를 설명하기 위한 모식도이다.
도 53의 좌측에 도시하는 바와 같이, 앞서 설명한 바와 같이, 비아(600)는 예를 들어, 산화실리콘(SiO2) 등의 층간 절연막(123)에 트렌치를 형성하고, 당해 트렌치를 매립하도록 폴리실리콘을 매립하고, 트렌치로부터 돌출되는 폴리실리콘을 CMP에 의해 제거함으로써 형성할 수 있다. 그러나, CMP에 의해, 비아(600)의 상면이 움푹 패인 경우(리세스), 비아(600)와 제2 반도체 기판(200)의 이면 간을 전기적으로 확실하게 접속하는 것이 어려워진다. 또한, 비아(600)와 제2 반도체 기판(200)의 이면 간을 전기적으로 접속할 수 있었다고 하더라도, 디싱에 의한 보이드가 비아(600)의 상면 상에 존재하는 것으로부터, 콘택트 저항이 상승해버리는 것을 피할 수 없다.
그래서, 본 개시의 제10 실시 형태에 있어서는, 도 53의 우측에 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200) 사이에, 수축성이 높은 막을 포함하는 접합막(125)을 형성한다. 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합 시에, 접합막(125)이 수축함으로써, 비아(600)와 제2 반도체 기판(200)의 이면 사이의 리세스를 흡수하여, 비아(600)와 제2 반도체 기판(200)의 이면 간을 전기적으로 접속할 수 있다. 이하, 본 실시 형태의 상세를 설명한다.
<11.2 실시 형태>
이어서, 도 53 및 도 54를 참조하여, 본 개시의 제10 실시 형태에 관계되는 촬상 장치(1)의 상세 구성을 설명한다. 도 54는, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
본 실시 형태에 있어서는, 도 53의 우측에 도시하는 바와 같이, 제1 반도체 기판(100)의 층간 절연막(123)과 제2 반도체 기판(200) 사이에, 수축성이 높은 막을 포함하는 접합막(125)을 형성한다. 접합막(125)은 성막 온도가 낮은 막으로 형성하는 것이 바람직하고, 예를 들어, 800℃에서 수축하는 막이 바람직하다. 상세하게는, 접합막(125)은 막 밀도가 2.0g/㎠ 이하의 막으로 형성할 수 있고, 구체적으로는, 예를 들어, SOG(Spin on Glass), 저밀도 NSG(Non-doped Silicate Glas)로 형성할 수 있다. 또한, 접합막(125)은 막 밀도가 1.5g/㎠ 이하이고, 또한, 유전율이 3 이하의 막으로 형성할 수 있고, 구체적으로는, 예를 들어, Porus-SiO2, 저유전율 재료(Low-κ재 등)로 형성할 수 있다. 또한, 접합막(125)에, 유전율이 낮은 막을 사용함으로써 광을 반사시켜서, PD의 광 효율을 향상시키는 것이 가능하다. 또한, 본 실시 형태에 있어서는, 접합막(125)은 1층의 막인 것에 한정되는 것은 아니며, 복수의 다른 재료를 포함하는 적층막이어도 된다.
본 실시 형태에 있어서는, 접합막(125)을 마련하는 위치는, 도 54에 도시하는 바와 같이 여러가지 위치를 선택할 수 있다. 예를 들어, [1]에 나타내는 바와 같이, 접합막(125)은 층간 절연막(123)과 제2 반도체 기판(200)의 사이에 있어도 된다. 또한, 접합막(125)은 [2]에 나타내는 바와 같이, TG를 접속하는 배선층 상에 마련해도 된다. 이 경우, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합면에 있어서는, 접합성이 좋은 막을 설치할 수 있다. 또한, 접합막(125)은 [3]에 나타내는 바와 같이, 제2 반도체 기판(200)의 이면 아래에 마련해도 된다. 이 경우, 열처리에 의한 접합막(125)의 수축을 효과적으로 얻을 수 있다. 또한, 접합막(125)은 [4]에 나타내는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 사이라면, 어떠한 위치여도 된다.
또한, 본 실시 형태에 있어서는, 접합막(125)이 수축할 때에 TG 사이의 배선에 응력이 가해져서, 당해 배선의 변형이나 파단의 우려가 있기 때문에, TG 간을 접속하는 배선이 없다면, 접합막(125)은 [5]에 나타내는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200) 사이에서 1층의 막으로서 형성되어도 된다. 또한, 접합막(125)은 [6]에 나타내는 바와 같이, 비아(600)의 주위의 모두(비아(600)의 높이 방향 전부) 또는 일부(비아(600)의 높이 방향의 일부)에 마련되어 있어도 된다. 또한, 접합막(125)은 [7]에 나타내는 바와 같이, 반도체층(100S)(TD, FD) 측에 마련되어 있어도 된다. 또한, 접합막(125)은 [8]에 나타내는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 위치 관계가 반대로 되더라도, 제1 반도체 기판(100)과 제2 반도체 기판(200) 사이에 마련할 수 있다.
<11.3 제조 방법>
이어서, 도 55 및 도 56을 참조하여, 본 실시 형태의 촬상 장치(1)의 제조 방법을 설명한다. 도 55 및 도 56은, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 설명도이다.
우선은, 도 14a 및 도 14b를 참조하여 설명한 바와 같이, 제1 반도체 기판(100)에 패드부(121) 등을 형성하고, 그 위에 층간 절연막(123) 및 접합막(125)을 성막하고, 도 55의 상단 좌측에 도시하는 바와 같은 형태를 얻는다. 이어서, 본 실시 형태에 있어서는, 도 55의 상단 좌측으로부터 2번째로 도시하는 바와 같이, 접합막(125) 상에 레지스트(652)를 형성하고, 포토리소그래피에 의해 패터닝을 행하고, 패턴에 따라서, 습식 에칭을 행함으로써, 비아(600)를 위한 홀을 형성한다.
이어서, 도 55의 상단 좌측에 도시하는 바와 같이, 홀을 매립하도록, 폴리실리콘을 포함하는 막(672)을 성막한다. 이때, 500℃ 이하의 온도에서 성막하는 것이 바람직하다. 또한, 도 55의 상단 우측에 도시하는 바와 같이, 접합막(125)으로부터 돌출된 막(672)을 CMP에 의해 제거함으로써, 비아(600)를 형성한다.
또한, 도 55의 하단 좌측으로부터 2번째로 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합한다. 이때, 탈가스나 보이드의 발생을 억제하기 위해서, 진공 중에서 접합하는 것이 바람직하다. 이어서, 도 55의 하단 우측에 도시하는 바와 같이, 접합 후에 열처리를 행함으로써, 접합막(125)이 수축하여, 비아(600)와 제2 반도체 기판(200)의 이면 사이의 리세스를 흡수하여, 비아(600)와 제2 반도체 기판(200)의 이면 간을 전기적으로 접속할 수 있다.
본 실시 형태에 있어서는, 도 56에 도시하는 바와 같은 제조 방법을 사용하는 것도 가능하다. 우선은, 도 14a 내지 도 14e를 참조하여 설명한 바와 같이, 제1 반도체 기판(100) 상의 층간 절연막(123)에 홀을 형성하고, 당해 홀을 매립하도록 폴리실리콘을 포함하는 막(672)을 성막하고, 비아(600)를 형성한다. 이와 같이 하여, 도 56의 상단 좌측에 도시하는 바와 같은 형태를 얻는다. 이때, 500℃ 이하의 온도에서 성막하는 것이 바람직하다.
이어서, 도 56의 상단 좌측으로부터 2번째로 도시하는 바와 같이, CMP를 사용하여, 막(672) 및 층간 절연막(123)을 제거함으로써, 비아(5600)의 상면을 층간 절연막(123)으로부터 돌출시킨다. 그리고, 도 56의 상단 우측에 도시하는 바와 같이, 비아(600) 상에 접합막(125)을 성막한다. 또한, 도 56의 하단 좌측에 도시하는 바와 같이, CMP를 사용하여, 접합막(125)을 평탄화한다.
또한, 도 56의 하단 좌측으로부터 2번째로 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합한다. 이때, 탈가스나 보이드의 발생을 억제하기 위해, 진공 중에서 접합하는 것이 바람직하다. 이어서, 도 56의 하단 우측에 도시하는 바와 같이, 접합 후에 열처리를 행함으로써, 접합막(125)이 수축하고, 비아(600)와 제2 반도체 기판(200)의 이면 사이의 리세스를 흡수하여, 비아(600)와 제2 반도체 기판(200)의 이면 간을 전기적으로 접속할 수 있다.
<<12. 제11 실시 형태>>
우선은, 도 57 및 도 58을 참조하여, 본 개시의 제11 실시 형태의 배경 및 개요를 설명한다. 도 57 및 도 58은, 본 실시 형태를 설명하기 위한 모식도이다.
상술한 바와 같이, 비아(600)는 예를 들어, 산화실리콘(SiO2) 등의 층간 절연막(123)에 트렌치를 형성하고, 당해 트렌치를 매립하도록 폴리실리콘을 매립하고, 트렌치로부터 돌출되는 폴리실리콘을 CMP에 의해 제거함으로써 형성할 수 있다. 그러나, CMP에 의해, 비아(600)의 상면이 움푹 패인 경우(리세스), 비아(600)와 제2 반도체 기판(200)의 이면 간을 전기적으로 접속하는 것이 어려워진다. 또한, 비아(600)와 제2 반도체 기판(200)의 이면 간을 전기적으로 접속할 수 있었다고 하더라도, 디싱에 의한 보이드가 존재하는 것으로부터, 콘택트 저항이 상승해버린다. 또한, 상술한 바와 같이, 제2 반도체 기판(200)의 이면에는, 플라스마로 활성화되어 대기에 노출되는 것에 의해, 자연 산화막이 생성되어버린다. 그리고, 이 자연 산화막에 의해, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항이 높아진다.
그래서, 본 실시 형태에 있어서는, 도 57에 도시하는 바와 같이, 비아(600)의 상면의 연마 시에, 비아(600)의 주위의 층간 절연막(123) 상에 폴리실리콘을 남긴다. 주위에 폴리실리콘을 남기는 것에 의해, 비아(600)의 상면에, 연마 레이트 차분에 의한 리세스가 발생하는 것을 억제하여, 비아(600)와 제2 반도체 기판(200)의 이면 간을 전기적으로 접속하는 것을 가능하게 한다. 또한, 주위에 남기는 폴리실리콘의 막 두께는, 수㎚ 정도로 하는 것이 바람직하다.
또한, 본 실시 형태에 있어서는, 도 58에 도시하는 바와 같이, 폴리실리콘의 플라스마에 의한 활성화로부터, 접합까지를 진공 중에서 행한다. 상세하게는, 폴리실리콘은 플라스마에 의해 활성화되어서 표면에 아몰퍼스 실리콘(접합막)이 생성된다. 그리고, 생성된 아몰퍼스 실리콘이 접합됨으로써, 접합면에 산화막이 형성되는 것을 억제할 수 있다. 또한, 산화막을 진공 중에서 처리한 경우, 보이드 등이 생성되기 쉬워지기 때문에, 접합 강도가 열화하는 경우가 있다.
또한, 본 실시 형태에 있어서는, 상술한 바와 같이, 비아(600)의 주위의 층간 절연막(123) 상에 폴리실리콘을 남기는 것과, 폴리실리콘의 플라스마에 의한 활성화부터 접합까지를 진공 중에서 행하는 것 이외에는, 상술한 실시 형태와 공통되기 때문에, 여기에서는 제조 방법 등의 상세한 설명은 생략한다.
<<13. 제12 실시 형태>>
<13.1 배경>
우선은, 도 59 및 도 60을 참조하여, 본 개시의 제12 실시 형태의 배경 및 개요를 설명한다. 도 59 및 도 60은, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
반복 설명한 바와 같이, 상술한 제1 실시 형태에서는, 비아(600)와 제2 반도체 기판(200)의 반도체층(200S)의 이면(제2 면) 측의 웰 영역(218)이 전기적으로 접속되는 것이 중요하다. 그러나, 제2 반도체 기판(200)의 이면이나 비아(600)의 상면에는, 자연 산화막이 존재하는 경우가 있기 때문에, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항이 높아지는 경우가 있다. 상세하게는, 비아(600)는 폴리실리콘으로 형성되고, 제2 반도체 기판(200)은 단결정 실리콘으로 형성되어 있고, 이들은 대기에 접촉함으로써 자연 산화한다.
그래서, 본 개시의 제12 실시 형태에 있어서는, 상술한 바와 같은 산화막에 의해 콘택트 저항이 높아지는 것을 억제하기 위해서, 상기 산화막을 환원시키고, 추가로, 상기 산화막의 억제를 위하여 실리콘과의 화합물을 형성한다. 상세하게는, 본 실시 형태에 있어서는, 도 59에 도시하는 바와 같이, 비아(600)에 상면에, 환원성이 높고, 실리사이드를 용이하게 형성하는 금속을 포함하는 접합막(670)을 형성하고, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합한다. 그리고, 접합 및 제2 반도체 기판(200)에서의 트랜지스터의 형성 등을 위하여 열처리에 의해, 접합막(670) 내의 금속은, 주위의 산화막을 환원하고, 또한, 주위의 실리콘과 함께 실리사이드를 형성한다. 즉, 본 실시 형태에 있어서는, 도 60에 도시하는 바와 같이, 비아(600)와 제2 반도체 기판(200)의 이면 사이에는, 산화막이 아니라, 실리사이드를 포함하는 접합막(672)이 존재하게 된다. 따라서, 본 실시 형태에 있어서는, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감할 수 있다. 이하, 본 실시 형태의 상세를 설명한다.
<13.2 실시 형태>
이어서, 도 59 내지 도 61을 참조하여, 본 개시의 제12 실시 형태에 관계되는 촬상 장치(1)의 상세 구성을 설명한다. 도 61은, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
먼저, 설명한 바와 같이, 본 실시 형태에 있어서는, 도 59에 도시하는 바와 같이, 비아(600)와 제2 반도체 기판(200)의 이면 사이의 접합막(670)이 마련되어, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합한다. 당해 접합막(670)은 제2 반도체 기판(200)의 트랜지스터에 악영향을 줄 일 없고, 환원성이 높고, 실리사이드를 용이하게 형성할 수 있는, 고융점 금속 재료로 형성된다. 예를 들어, 접합막(670)은 Ti(티타늄), 코발트(Co), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo) 등으로 형성할 수 있다. 특히, 티타늄은 산화막을 환원시키는 효과가 큰 것으로부터, 접합막(670)은 티타늄으로 형성하는 것이 바람직하다.
또한, 본 실시 형태에 있어서는, 제2 반도체 기판(200)의 트랜지스터에 산화물 반도체(예를 들어, 산화인듐갈륨아연(IGZO) 등)를 적용함으로써, 트랜지스터의 형성 시에 높은 온도를 인가하는 것을 피할 수 있다. 이러한 경우, 접합막(670)은 고융점 금속 재료로 형성하지 않아도 되고, 예를 들어, 구리(Cu)로 형성하는 것이 가능하게 된다.
그리고, 본 실시 형태에 있어서는, 도 60에 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합하고, 제2 반도체 기판(200)에 트랜지스터를 형성한다. 그 때에, 접합막(670) 내의 금속은, 주위의 산화막을 환원하고, 또한, 주위의 실리콘과 함께 실리사이드를 형성하는 것으로부터, 비아(600)와 제2 반도체 기판(200)의 이면 사이에는, 산화막이 아니라, 실리사이드를 포함하는 접합막(672)이 생성된다. 따라서, 본 실시 형태에 있어서는, 산화막이 환원되어, 실리사이드에 의한 접합막(672)이 생성되는 것으로부터, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감할 수 있다.
또한, 본 실시 형태에 있어서는, 도 61에 도시하는 바와 같이, 제2 반도체 기판(200)의 이면 측에, 실리사이드를 포함하는 접합막(672)이 크게 퍼지게 해도 되고, 다른 소자에 영향을 주지 않는다면, 실리사이드를 생성하는 영역은 넓어도 된다. 이와 같이 함으로써, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합 강도를 보다 향상시킬 수 있다. 또한, 본 실시 형태에 있어서는, 비아(600)와 제2 반도체 기판(200)의 이면을 접속하기 위한 접합막(672)에 한정되는 것은 아니며, 비아(600) 이외의 개소에, 전기적인 도통과 관계가 없는 더미의 접합막(672)을 마련해도 된다. 이러한 더미의 접합막(672)을 마련함으로써, 접합막(672)으로 실리사이드가 생성되기 때문에, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합 강도를 더욱 높일 수 있다.
<13.3 제조 방법>
이어서, 본 실시 형태의 촬상 장치(1)의 제조 방법을, 도 62를 참조하여 설명한다. 도 62는, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 설명도이다.
먼저, 도 62의 상단에 도시하는 바와 같이, 제1 반도체 기판(100) 측에 비아(600)를 형성한다. 비아(600)의 형성 방법에 대해서는, 상술했기 때문에 그의 상세에 대해서는 생략한다. 이어서, 도 63의 상단으로부터 2번째로 도시하는 바와 같이, 비아(600)의 상부를 에칭하여, 리세스를 형성한다. 예를 들어, 리세스 형성에는, 건식 에칭, 습식 에칭 등을 사용할 수 있다. 본 실시 형태에 있어서는, 비아(600)의 형성 시, 층간 절연막(123)으로부터 돌출된 폴리실리콘의 제거 시에, 리세스를 동시에 형성해도 된다. 이때, 층간 절연막(123)의 산화막과 비아(600)의 폴리실리콘의 선택비를 활용하고, CMP에 의한 오버 폴리쉬를 크게 함으로써 리세스를 형성할 수 있다. 본 실시 형태에 있어서는, 리세스의 깊이는 1㎚ 이상이면 되고, 제조 변동의 관점에서 10㎚ 이상인 것이 바람직하다.
이어서, 도 62의 상단으로부터 3번째로 도시하는 바와 같이, 층간 절연막(123) 및 비아(600) 상에 CVD, ALD 등이 의해 고융점 금속 재료를 포함하는 막(674)을 형성한다. 막(674)의 막 두께는, 리세스가 매립되면 되기 때문에, 리세스의 깊이 이상이면 된다. 이어서, 리세스로부터 돌출된 막(674)을 CMP에 의해 제거함으로써, 도 62의 하단에 도시하는 바와 같은 형태를 얻는다. 또한, 제2 반도체 기판(200)과 접합하게 되는데, 이후의 공정에 대해서는 상주하고 있기 때문에, 여기에서는 설명을 생략한다.
<<14. 제13 실시 형태>>
<14.1 배경>
앞서 설명한 바와 같이, 상술한 제1 실시 형태에서는, 비아(600)와 제2 반도체 기판(200)의 반도체층(200S)의 이면(제2 면) 측의 웰 영역(218)이 전기적으로 접속되는 것이 중요하다. 그러나, 비아(600)를 폴리실리콘으로 형성한 경우, 제조 공정의 도중에, 폴리실리콘이 산화되어버릴 경우가 있기 때문에, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항이 높아지는 경우가 있다.
그래서, 본 개시의 제13 실시 형태에 있어서는, 비아(600)의 상면에, 산화되더라도 저저항인 재료를 포함하는 캡막을 마련한다. 이와 같이 함으로써, 본 실시 형태에 따르면, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항의 상승을 억제할 수 있다. 이하, 본 실시 형태의 상세를 설명한다.
<14.2 실시 형태>
이어서, 도 63을 참조하여, 본 개시의 제13 실시 형태에 관계되는 촬상 장치(1)의 상세 구성을 설명한다. 도 63은, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 단면 구성을 도시하는 모식도이다.
본 실시 형태에 있어서는, 도 63에 도시하는 바와 같이, 비아(600)의 상면에, 산화되더라도 저저항인 재료를 포함하는 캡막(접합막)(680)을 마련한다. 상세하게는, 본 실시 형태에 있어서는, 캡막(680)은 산화되더라도 저저항인 금속, 및/또는, 도전성 산화물로 형성한다. 예를 들어, 이러한 금속으로서는, 티타늄(Ti), 루테늄(Ru), 레늄(Re), 텅스텐(W), 몰리브덴(Mo), 코발트(Co) 등을 들 수 있다. 또한, 도전성 화합물로서는, 산화인듐주석(InSnO), 산화아연(ZnO), 산화인듐아연(ZnInO), 산화아연알루미늄(ZnAlO), 산화아연게르마늄(ZnGaO) 등을 들 수 있다. 또한, 본 실시 형태에 있어서는, 캡막(680)은 상술한 재료를 포함하는 1층의 막으로 형성되는 것에 한정되는 것은 아니며, 상술한 재료로부터 선택되는 2종 이상의 막을 적층함으로써 다층의 막으로서 형성되어도 된다. 또한, 본 실시 형태에 있어서는, 캡막(680)의 막 두께는, 수㎚ 내지 수 10㎚ 정도이면 된다.
<14.3 제조 방법>
이어서, 본 실시 형태의 촬상 장치(1)의 제조 방법을, 도 64 및 도 65를 참조하여 설명한다. 도 64 및 도 65는, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 설명도이다.
우선은, 도 64의 상단에 도시하는 바와 같이, 제1 반도체 기판(100) 측에, 폴리실리콘을 포함하는 비아(600)를 형성한다. 비아(600)의 형성 방법에 대해서는, 상술했기 때문에 그의 상세에 대해서는 생략한다. 이어서, 도 64의 상단으로부터 2번째로 도시하는 바와 같이, 비아(600)의 상면 상에 ASD(Area Selective Deposition)를 사용하여, 비아(600)의 상면 상에 루테늄(Ru) 등을 성막함으로써, 캡막(680)을 형성할 수 있다. ASD는, Thermal ALD의 일종이며, 예를 들어, 산화루테늄이 폴리실리콘을 포함하는 비아(600)의 상면 상에 흡착되고, 환원됨으로써, 루테늄을 성막할 수 있다. 또한, 산화실리콘(SiO2)을 포함하는 층간 절연막(123) 상에는, 실리콘장(field)과 비교하여, 루테늄의 성막 속도가 극단적으로 느리기 때문에, 폴리실리콘을 포함하는 비아(600)의 상면 상에 루테늄을 선택적으로 성막할 수 있다.
그리고, 도 64의 상단으로부터 3번째로 도시하는 바와 같이, 제2 반도체 기판(200)의 표면을 활성화하는 처리를 행한다. 예를 들어, 활성화 처리로서는, 플라스마 처리를 들 수 있다. 이때, 활성화 처리에 의해 캡막(680)이 산화된 경우에도, 저항값이 낮기 때문에, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항의 상승을 억제할 수 있다. 또한, 도 64의 하단에 도시하는 바와 같이, 제2 반도체 기판(200)과 접합한다.
또한, 본 실시 형태에 있어서는, 도 65에 도시하는 바와 같이, 다른 제조 방법을 사용할 수 있다. 우선은, 도 65의 상단 좌측에 도시하는 바와 같이, 제1 반도체 기판(100) 측에, 폴리실리콘을 포함하는 비아(600)를 형성한다. 이어서, 도 65의 상단 좌측으로부터 2번째로 도시하는 바와 같이, 비아(600)의 상부를 에칭하고, 리세스를 형성한다. 예를 들어, 리세스 형성에는 건식 에칭, 습식 에칭 등을 사용할 수 있다.
이어서, 도 65의 상단 우측에 도시하는 바와 같이, 층간 절연막(123) 및 비아(600) 상에 ALD, 스퍼터 등에 의해 금속 또는 도전성 산화막을 포함하는 막(682)을 형성한다. 상세하게는, 티타늄(Ti)이나 레늄(Re)의 경우에는, ALD를 사용하는 것이 바람직하고, 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 산화인듐주석(InSnO), 산화아연(ZnO), 산화인듐아연(ZnInO), 산화아연알루미늄(ZnAlO), 산화아연게르마늄(ZnGaO)의 경우에는 스퍼터를 사용하는 것이 바람직하다.
이어서, 도 65의 하단 좌측에 도시하는 바와 같이, 리세스로부터 돌출된 막(682)을 CMP에 의해 제거함으로써, 캡막(680)을 형성한다. 그리고, 도 65의 하단 좌측으로부터 2번째로 도시하는 바와 같이, 제2 반도체 기판(200)의 표면을 활성화하는 처리를 행한다. 예를 들어, 활성화 처리로서는, 플라스마 처리를 들 수 있다. 이때, 활성화 처리에 의해 캡막(680)이 산화된 경우에도, 저항값이 낮기 때문에, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항의 상승을 억제할 수 있다. 또한, 도 65의 상단 우측에 도시하는 바와 같이, 제2 반도체 기판(200)과 접합한다.
<<15. 제14 실시 형태>>
<15.1 배경>
상술한 본 개시의 실시 형태에서는, 비아(600)와 제2 반도체 기판(200)의 반도체층(200S)의 이면(제2 면) 측의 웰 영역(218)이, 낮은 콘택트 저항으로 전기적으로 접속되는 것이 중요하다. 그러나, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합하기 전에, 제2 반도체 기판(200)의 이면 상에는 자연 산화막이 발생할 수 있다. 그리고, 접합 후에, 당해 자연 산화막이 비아(600)와 제2 반도체 기판(200)의 이면 사이에 존재하는 것으로부터, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항이 높아져버린다. 그래서, 콘택트 저항을 저감하기 위해서, 제2 반도체 기판(200)의 이면 상의 자연 산화막을 제거하는 처리를 행한 후, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합하는 것이 생각된다. 그러나, 이러한 자연 산화막 제거 처리를 행해버리면, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항은 저감되지만, 제2 반도체 기판(200)의 이면 전체와 층간 절연막(123)의 상면의 접합 강도가 열화되어버린다. 바꾸어 말하면, 자연 산화막을 제거하여 접합을 행하면, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합 강도가 열화되어버린다.
그래서, 본 개시의 제14 실시 형태에 있어서는, 제2 반도체 기판(200)과 접합 전의 비아(600)의 상면에, 위로 돌출된 돌출부(도시 생략)를 마련한다. 그리고, 본 실시 형태에 있어서는, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합시킨 때에는, 상기 돌출부에 의해, 제2 반도체 기판(200)의 이면의 자연 산화막이 찢어져, 비아(600)의 선단에 위치하는 돌출부와 제2 반도체 기판(200)의 반도체층(200S)이 직접 접합하게 된다. 따라서, 본 실시 형태에 있어서는, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합 강도를 열화시키지 않고, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감할 수 있다. 이하, 본 실시 형태의 상세를 설명한다.
<15.2 실시 형태>
우선은, 도 66 및 67을 참조하여, 본 실시 형태에 관계되는 돌출부(650)의 구성예에 대하여 설명한다. 도 66 및 도 67은, 본 실시 형태에 관계되는 제1 반도체 기판(100)의 주요부의 일례의 구성을 도시하는 모식도이다.
본 실시 형태에 있어서는, 도 66에 도시하는 바와 같이, 제2 반도체 기판(200)과 접합 전의 비아(600)의 상면에는, 위로 돌출된 돌출부(650)가 마련되어 있다. 상세하게는, 본 실시 형태에 있어서는, 도 66에 도시하는 바와 같이, 예각 형상으로 선단이 뾰족한 돌출부(650)여도 되고, 혹은, 돌출부(650)의 최선단만 평탄하게 되어 있어도 되고, 특별히 한정되는 것은 아니다.
또한, 본 실시 형태에 있어서는, 도 67에 도시하는 바와 같이, 비아(600)의 상면에 복수의 돌출부(650)가 마련되어 있어도 된다. 본 실시 형태에 있어서는, 복수의 돌출부(650)가 마련되어 있는 경우에는, 각 돌출부(650)의 높이나 크기 등은 서로 다르게 되어 있어도 된다. 이러한 경우, 비아(600)의 상면의 평탄성을 의도적으로 악화시키는 처리를 당해 상면에 실시함으로써, 용이하게 복수의 돌출부(650)를 형성할 수 있다.
본 실시 형태에 있어서는, 돌출부(650)는 비아(600)의 본체(원기둥 부분)와 마찬가지로 폴리실리콘으로 형성해도 되고, 혹은, 텅스텐(W) 등의 금속 재료 등으로 형성되어도 된다.
본 실시 형태에 관계되는 돌출부(650)는 직경 약 100㎚의 비아(600) 상에 마련되기 때문에, 매우 미소한 사이즈를 갖는다. 따라서, 비아(600)의 상면에 이러한 돌출부(650)를 1개 또는 복수개를 마련한 경우에도, 제2 반도체 기판(200)과 제1 반도체 기판(100) 간의 접합 강도에 큰 영향을 줄 일은 없다.
또한, 도 68 내지 도 71을 참조하여, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합시킨 후의, 비아(600)와 제2 반도체 기판(200)의 접합 상태의 상세에 대하여 설명한다. 도 68은, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 구성을 도시하는 모식도이며, 도 69 내지 도 71은, 도 68의 영역 A의 확대도이다.
본 실시 형태에 있어서는, 촬상 장치(1)를 제조함에 있어서, 도 68에 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)(도면 중에서는 반도체층(200S)만 도시하고 있다)을 접합한다. 이때, 접합 시의 접합의 압력에 의해, 제2 반도체 기판(200)의 이면에 존재하는 자연 산화막은, 비아(600)의 돌출부(650)의 선단에서 찢어진다. 따라서, 비아(600)의 선단에 위치하는 돌출부(650)와 제2 반도체 기판(200)의 반도체층(200S)이 직접 접합하게 된다. 따라서, 본 실시 형태에 있어서는, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감할 수 있다.
여기서, 돌출부(650)를 폴리실리콘으로 형성한 경우에 대하여 검토한다. 자연 산화막의 경도는 약 10GPa이며, 실리콘 기판의 경도는 약 185Ga, 폴리실리콘의 경도는 130 내지 170GPa이다. 따라서, 자연 산화막은, 폴리실리콘이나 실리콘 기판과 비교하여 매우 유연한 것으로부터, 접합 시의 접합의 압력에 의해, 자연 산화막은, 비아(600)의 돌출부(650)에 찢어지는 것이 가능하다. 또한, 제1 반도체 기판(100)과 제2 반도체 기판(200)의 접합 강도는, 약 2N이라고 상정되어 있다(또한, 접합압이 모자랄 경우에는 외부 하중을 인가해도 된다). 또한, 나노인덴터에 의한 측정에서는, 1mN의 압입으로부터 실리콘 산화막은 1㎚ 정도 변위함을 알고 있어, 상기 자연 산화막의 막 두께가 0.5 내지 1㎚ 정도인 것으로부터, 이들 데이터를 사용하여 영률에 의한 계산을 행한 결과, 돌출부(650)에 의해 자연 산화막을 찢는 것은 충분히 가능함을 알았다.
또한, 돌출부(650)에 의해 완전히 자연 산화막을 찢을 수 없었던 경우에도, 작은 접촉면을 갖는 돌출부(650)의 선단이 제2 반도체 기판(200)의 이면에 눌러져서, 국소적으로 강한 압력이 인가되기 때문에, 비아(600)와 제2 반도체 기판(200)의 이면 사이에 존재하는 자연 산화막은, 매우 얇아질 것이 기대된다. 그리고, 자연 산화막이 매우 얇아지면, 전류의 터널 효과가 발생하게 되기 때문에, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감하는 것이 가능하다. 즉, 본 실시 형태에 있어서는, 돌출부(650)의 적어도 선단이, 제2 반도체 기판(200)의 이면과 접하거나, 또는, 제2 반도체 기판(200)에 매립되어 있으면 된다.
상세하게는, 비아(600)가 하나의 돌출부(650)를 갖는 경우에는, 도 69에 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합시킨 때에는, 돌출부(650)의 단면은, 비아(600)와 제2 반도체 기판(200) 사이의 자연 산화막(700)을 찢는 사다리꼴이나 대략 삼각형, 또는, 대략 직사각형의 형상으로 된다.
또한, 비아(600)가 복수의 돌출부(650)를 갖는 경우에는, 도 70에 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합시킨 때에는, 각 돌출부(650)의 단면은, 비아(600)와 제2 반도체 기판(200) 사이의 자연 산화막(700)을 찢는 사다리꼴이나 대략 삼각형, 또는, 대략 직사각형의 형상으로 된다.
또한, 도 71에 도시하는 바와 같이, 본 실시 형태에 있어서는, 돌출부(650)의 높이 h는, 50㎚ 이하인 것이 바람직하다. 또한, 돌출부(650)가 복수 설치된 경우에는, 돌출부(650)의 중심 간의 간격 s는, 비아(600)의 본체(원기둥 부분)의 반경을 R로 한 경우, 2R 이하인 것이 바람직하다. 또한, 돌출부(650)의 선단과 제2 반도체 기판(200)이 접하고 있는 접촉면의 면적은, 비아(600)의 본체(원기둥 부분)의 상면의 면적 A에 대하여 1/2 이하인 것이 바람직하다.
<15.3 제조 방법>
이어서, 도 72를 참조하여, 본 실시 형태에 관계되는 제조 방법을 설명한다. 도 72는, 본 실시 형태에 관계되는 촬상 장치(1)의 제조 방법을 설명하기 위한 모식도이다.
우선은, 도 72의 상단에 도시하는, 비아(600)가 하나의 돌출부(650)를 갖는 경우의 제조 방법이다. 먼저, 도 72의 상단 좌측에 도시하는 바와 같이, 비아(600)의 본체(원기둥 부분)를 형성한 후, 비아(600)의 상면 상에 폴리실리콘, 또는, 텅스텐 등의 금속 재료에 의해 막(670)을 형성한다. 이어서, 도 72의 상단 좌측으로부터 두번째에 도시하는 바와 같이, 막(670) 상에 레지스트(652)를 형성하고, 리소그래피의 디포커스 노광, 또는, 레지스트리 플로에 의해 레지스트(652)의 형상을 테이퍼상으로 한다.
그리고, 도 72의 상단 좌측으로부터 세번째에 도시하는 바와 같이, 건식 에칭에 의해 층간 절연막(123)의 상면을 에칭하면서, 막(670)을 에칭함으로써, 막(670)의 선단을 뾰족해지게 하여, 돌출부(650)를 형성한다. 이때, O2 가스를 첨가하여 건식 에칭함으로써, 레지스트(652)를 후퇴시키면서 가공할 수 있기 때문에, 돌출부(650)의 선단을 보다 예각 형상으로 할 수 있다.
그리고, 돌출부(650)를 형성한 후에, 도 72의 상단 우측에 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합한다. 접합 시, 돌출부(650)가 제2 반도체 기판(200)의 이면 상의 자연 산화막(700)을 찢기 때문에, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감할 수 있다.
이어서, 도 72의 하단에 도시하는, 비아(600)가 복수의 돌출부(650)를 갖는 경우의 제조 방법을 설명한다. 먼저, 도 72의 하단 좌측에 도시하는 바와 같이, 비아(600)의 본체(원기둥 부분)를 형성한 후, CMP(Chemical Mechanical Polish) 혹은 건식 에칭에 의해 층간 절연막(123)의 상면을 약간 후퇴시켜, 비아(600)의 본체의 상면을 약간 층간 절연막(123)으로부터 돌출시킨다.
이어서, 도 72의 하단 좌측으로부터 두번째에 도시하는 바와 같이, 리소그래피에 의해, 비아(600)의 본체의 상면을 노출시키는 홀을 갖는 레지스트(654)를 형성한다. 그리고, 도 72의 하단 좌측으로부터 세번째에 도시하는 바와 같이, 레지스트(654)로부터 노출되는 비아(600)의 본체의 상면 상에, DSA(Directed Self-Assembly)를 사용하여, 30㎚ 이하의 미세한 도트 패턴(656)을 형성한다(Templated DSA). DSA는, 폴리머 수지가 자기 조직화함으로써 상분리를 일으키는 것으로부터, 미세한 패턴을 자기 정합적으로 형성하는 것이 가능한 기술이다.
그리고, 도 72의 하단 우측에 도시하는 바와 같이, 건식 에칭으로, 도트 패턴(656)에 따라서, 비아(600)의 본체의 상면을 수㎚ 내지 수 10㎚ 정도 제거함으로써, 당해 상면은 거칠어져, 복수의 미세한 돌출부(650)를 형성할 수 있다. 상술한 것과 마찬가지로, O2 가스를 첨가하여 건식 에칭함으로써, 도트 패턴(656)을 후퇴시키면서 가공할 수 있기 때문에, 각 돌출부(650)의 선단을 보다 예각 형상으로 할 수 있다. 또한, 상술한 바와 마찬가지로, 복수의 돌출부(650)를 형성한 후에, 도 72의 상단 우측에 도시하는 바와 같이, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합한다. 접합 시, 돌출부(650)가 제2 반도체 기판(200)의 이면 상의 자연 산화막(700)을 찢기 때문에, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감할 수 있다.
<15.4 변형예>
이어서, 본 실시 형태의 변형예를 설명한다. 본 변형예에 있어서는, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 보다 저감하기 위해서, 폴리실리콘으로 형성한 상기 돌출부(650)에, 비아(600)의 본체에 비하여 높은 농도의 불순물이 포함되도록 형성한다. 여기서, 돌출부(650)에 포함되는 불순물은, 예를 들어, 보론(B) 등의 p형(제1 도전형)의 불순물이다.
이어서, 도 73을 참조하여, 본 변형예에 관계되는 제조 방법을 설명한다. 도 73은, 본 실시 형태의 변형예에 관계되는 제조 방법을 설명하기 위한 설명도이다.
먼저, 본 실시 형태의 제조 방법과 마찬가지로, 비아(600)의 본체(원기둥 부분)를 형성한 후, CMP 혹은 건식 에칭에 의해 층간 절연막(123)의 상면을 약간 후퇴시켜, 비아(600)의 본체의 상면을 약간 층간 절연막(123)으로부터 돌출시킨다. 이어서, 리소그래피 등을 사용하여, 비아(600)의 본체의 상면을 노출시키는 홀을 갖는 마스크(658)를 형성한다.
그리고, 본 변형예에 있어서는, 도 73에 도시하는 바와 같이, 마스크(658)로부터 노출되는 비아(600)의 본체의 상면 상에 In-situDope 선택 Epi 성장을 행하는 것에 있어, 불순물이 고농도로 도핑된 폴리실리콘을 포함하는 돌출부(650)를 성장시킨다. 돌출부(650)의 불순물 농도는, 1020 내지 1021개/㎤ 정도인 것이 바람직하다. 또한, 비아(600)의 본체부의 불순물 농도는, 1019개/㎤ 정도이다. 또한, 상기 Epi 성장에 의하면, 형성되는 돌출부(650)의 높이는, 수㎚ 내지 수십㎚ 정도로 제어하는 것이 가능하다.
또한, 상술한 바와 마찬가지로, 복수의 돌출부(650)를 형성한 후에, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합한다. 접합 시, 돌출부(650)가 제2 반도체 기판(200)의 이면 상의 자연 산화막(700)을 찢기 때문에, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감할 수 있다. 또한, 본 변형예에 있어서는, 돌출부(650)에 고농도의 불순물이 포함되어 있기 때문에, 상기 콘택트 저항을 보다 저감할 수 있다.
또한, 본 변형예에 있어서는, 상기 Epi 성장 이외의 기술을 사용하여 돌출부(650)를 형성해도 된다. 상세하게는, 상술한 바와 마찬가지로, 비아(600)의 본체(원기둥 부분)를 형성한 후, CMP 혹은 건식 에칭에 의해 층간 절연막(123)의 상면을 약간 후퇴시켜, 비아(600)의 본체의 상면을 약간 층간 절연막(123)으로부터 돌출시킨다. 이어서, 리소그래피 등을 사용하여, 비아(600)의 본체의 상면을 노출시키는 홀을 갖는 마스크(658)를 형성한다. 그리고, 마스크(658)로부터 노출되는 비아(600)의 본체의 상면에, 가스 클러스터 이온빔(GCIB) 혹은 이온 주입(II)을 사용하여, 불순물을 주입한다. 이때, 불순물이 주입되는 것으로부터, 비아(600)의 본체의 상면은 약간 거칠어져, 수㎚ 내지 수 10㎚ 정도의 요철이 발생하는 것으로부터, 복수의 돌출부(650)를 형성할 수 있다. 또한, 상술한 바와 마찬가지로, 돌출부(650)의 불순물 농도는, 1020 내지 1021개/㎤ 정도인 것이 바람직하다.
<<16. 제15 실시 형태>>
<16.1 배경>
앞서도 설명한 바와 같이, 상술한 본 개시의 실시 형태에서는, 비아(600)와 제2 반도체 기판(200)의 반도체층(200S)의 이면(제2 면) 측의 웰 영역(218)이 낮은 콘택트 저항으로 전기적으로 접속되는 것이 중요하다. 그러나, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합하기 전에, 제2 반도체 기판(200)의 이면 상에는 자연 산화막이 발생할 수 있다. 그리고, 접합 후에, 당해 자연 산화막(700)이 비아(600)와 제2 반도체 기판(200)의 이면 사이에 존재하는 것으로부터, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항이 높아져버린다. 그래서, 상술한 실시 형태에서는, 비아(600)의, 제2 반도체 기판(200) 측의 상면에 금속 재료 등을 포함하는 돌출부(650)를 마련한다. 그리고, 제1 반도체 기판(100)과 제2 반도체 기판(200)을 접합할 때에 상기 돌출부(650)가 자연 산화막(700)을 찢을 수 있는 것으로부터, 비아(600)와 제2 반도체 기판(200)의 반도체층(200S)과 직접 전기적으로 접속한다.
그러나, 이와 같은 형태에서는, 돌출부의 금속 재료와, 제2 반도체 기판(200)의 반도체층(200S)의 실리콘이 직접 접합하는 것으로부터, 쇼트키 배리어가 발생하여, 비아(600)와 제2 반도체 기판(200)의 이면 간의 콘택트 저항을 저감할 수 없을 가능성이 있다. 또한, 이러한 현상은, 돌출부(650)를 마련한 상기 실시 형태에 한정되는 것은 아니며, 다른 실시 형태여도, 비아(600)를 금속 재료로 형성하고, 비아(600)와 반도체층(200S)이 직접 접합되어 있다면, 발생할 수 있다.
그래서, 본 개시의 제15 실시 형태에 있어서는, 비아(600)를 폴리실리콘 또는 금속 재료로 형성하고, 또한, 비아(600)와 제2 반도체 기판(200)의 이면 사이에, 높은 비유전율을 갖는 High-κ 절연막을 포함하는 접합 박막 또는 적층을 형성한다. 즉, 본 실시 형태에 있어서는, 비아(600)와 제2 반도체 기판(200)의 이면(제2 면)의 전기적인 접속에 있어서, MIS(Metal-Insulator-Semiconductor) 구조를 갖는 콘택트를 채용한다. 본 실시 형태에 따르면, MIS 구조를 채용함으로써, 금속 재료를 포함하는 비아(600)와 반도체층(200S)의 실리콘의 직접 접합에 의한 콘택트에 비하여, 콘택트 저항을 저감할 수 있다.
이하, 도 74를 참조하여, MIS 구조에 의해 콘택트 저항을 저감할 수 있는 원리를 설명한다. 도 74는, 본 실시 형태를 설명하기 위한 모식도이며, 상세하게는, 좌측이 금속과 실리콘을 직접 접속한 다이렉트 콘택트의 기본 구조와 그의 에너지 밴드도를 도시하고, 우측이, MIS 구조에 의한 콘택트의 기본 구조와 그 에너지 밴드도를 도시한다. 또한, 도 74에 도시하는 콘택트의 기본 구조는, 설명을 위한 구조이며, 본 실시 형태에 관계되는 비아(600)의 구조와는 다르다.
먼저, 도 74의 좌측에 도시하는 바와 같은, 금속과 실리콘(반도체)이 직접 접속한 다이렉트 콘택트의 경우, 금속으로부터 반도체측으로 전자가 스며나오는 것에 의해, 밴드의 구부러짐이 커지는 것으로부터, 금속과 반도체의 접합부에 높은 장벽을 갖는 쇼트키 배리어(도면 중 높게 되어 있는 개소)가 발생한다. 그리고, 이러한 쇼트키 배리어에 의해 전류의 흐름이 방해되어, 콘택트 저항이 높아져버린다.
한편, 도 74의 우측에 도시하는 바와 같이, 금속과 실리콘(반도체) 사이에 얇은 절연막을 형성한 MIS 구조를 갖는 콘택트의 경우, 금속으로부터 반도체측으로의 전자의 스며나옴이 얇은 절연막에 의해 방해되게 되어, 밴드가 크게 구부러질 일이 없다. 따라서, 접합부에 높은 장벽을 갖는 쇼트키 배리어가 발생하지 않는다. 그 때문에, 얇은 절연막이 있음에도 불구하고, 다이렉트 콘택트에 비하여 전류가 흐르기 쉬워진다. 그 결과, 다이렉트 콘택트에 비하여, MIS 구조의 콘택트 쪽이, 콘택트 저항을 저감할 수 있다. 또한, 도 74에 도시하는 배리어 메탈의 상세에 대해서는 후술한다.
<16.2 실시 형태>
이어서, 도 75를 참조하여, 본 실시 형태에 관계되는 촬상 장치(1)의 상세 구성을 설명한다. 도 75는, 본 실시 형태에 관계되는 촬상 장치(1)의 주요부의 일례의 구성을 도시하는 모식도이다.
본 실시 형태에 관계되는 비아(600)는 예를 들어, 티타늄(Ti), 질화티타늄(TiN), 텅스텐(W), 알루미늄(Al) 등의 금속 재료로 형성된다. 또한, 본 실시 형태에 있어서는, 비아(600)는 폴리실리콘으로 형성되어도 된다. 이 경우에는, 특히, SIS(Semiconductor-Insulator-Semiconductor) 구조를 갖는 콘택트가 된다.
또한, 본 실시 형태에 있어서는, 도 75에 도시하는 바와 같이, 비아(600)와 제2 반도체 기판(200)의 이면 사이에, 높은 비유전율을 갖는 High-κ 절연막을 포함하는 접합 박막(800)이 마련된다. 본 실시 형태에 있어서는, 접합 박막(800)은 적어도 비아(600)와 제2 반도체 기판(200)의 이면(제2 면) 사이에 마련되어 있으면 된다. 상세하게는, 본 실시 형태에 있어서는, 접합 박막(800)은 제2 반도체 기판(200)의 이면의 일부를 덮고 있어도 되고, 혹은, 이면의 전체를 덮고 있어도 된다.
또한, 본 실시 형태에 있어서는, 접합 박막(800)은 예를 들어, 높은 비유전율을 갖는 High-κ 절연막을 포함하는 단층의 막이어도 된다. 예를 들어, 접합 박막(800)은 산화티타늄(TiO2), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 산화란탄(La2O3) 등으로 형성할 수 있다. 본 실시 형태에 있어서는, 금속으로부터 반도체로의 전자의 스며나옴을 억제하는 효과를 얻으면서, 절연막에 의한 콘택트 저항의 상승을 억제하기 위해서, 단층의 막으로 접합 박막(800)을 형성하는 경우에는, 접합 박막(800)의 막 두께는, 1 내지 3㎚ 정도로 하는 것이 바람직하다.
또한, 본 실시 형태에 있어서는, 접합 박막(800)은 예를 들어, 높은 비유전율을 갖는, 다른 종류의 High-κ 절연막을 적층한 복수의 층의 적층으로 형성할 수도 있다. 예를 들어, 접합 박막(800)은 비아(600) 측으로부터 제2 반도체 기판(200)을 향하고, 0.5 내지 1㎚ 정도의 막 두께를 갖는 산화하프늄(HfO2), 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 산화란탄(La2O3)을 1층째로 하고, 1 내지 3㎚ 정도의 막 두께를 갖는 산화티타늄(TiO2)을 2층째로 하는 적층으로 형성할 수 있다. 1층째의 절연막은, 도 39에서 도시하는 배리어 메탈로서 기능하고, 제조 중에 높은 온도를 인가하더라도 비아(600)로부터의 금속종의 이동을 방지하는 것으로부터, 내열성을 개선할 수 있다. 또한, 접합 박막(800)을 적층으로 형성하는 경우에도, 금속으로부터 반도체로의 전자의 스며나옴을 억제하는 효과를 얻으면서, 절연막에 의한 콘택트 저항의 상승을 억제하기 위해서, 접합 박막(800)의 각 층의 막 두께는, 상술한 값의 막 두께로 하는 것이 바람직하다.
또한, 도 75에서는, 접합 박막(800)은 비아(600)와 제2 반도체 기판(200)의 이면 사이에 마련되어 있지만, 본 실시 형태는, 이것에 한정되는 것은 아니며, 비아(600)와 제1 반도체 기판(100)의 반도체층(100S)의 표면(제1 면) 사이에 마련되어도 된다. 즉, 본 실시 형태에 있어서는, 접합 박막(800)은 비아(600)와 제2 반도체 기판(200) 사이에만 마련되어 있어도 되고, 비아(600)와 제1 반도체 기판(100) 사이에만 마련되어 있어도 되고, 혹은, 비아(600)와 제2 반도체 기판(200) 사이와, 비아(600)와 제1 반도체 기판(100) 사이의 양쪽에 마련되어 있어도 된다.
이상과 같이, 본 실시 형태에 따르면, MIS 구조(SIS 구조를 포함한다)를 갖는 콘택트를 채용함으로써, 다이렉트 콘택트에 비하여, 콘택트 저항을 저감할 수 있다.
<<17. 통합>>
이상과 같이, 본 개시의 실시 형태 및 변형예에 의하면, 반도체층(200S)을 관통하는 관통 전극(121E) 및 그의 주위를 둘러싸는 절연 영역을 마련할 일이 없는 것으로부터, 반도체층(200S)의 영역의 이용이 제한될 일은 없다. 그 결과, 본 실시 형태에 따르면, 제2 반도체 기판(200)의 반도체층(200S) 상의 레이아웃의 자유도가 향상되는 것으로부터, 촬상 장치(1)의 더한층의 소형화, 미세화가 가능하게 된다.
또한, 상술한 본 개시의 실시 형태에 있어서는, 반도체 기판은, 반드시 실리콘 기판은 아니어도 되고, 다른 기판(예를 들어, SOI(Silicon On Insulator) 기판이나 SiGe 기판 등)이어도 된다. 또한, 상기 반도체 기판은, 이러한 여러가지 기판 상에 반도체 구조 등이 형성된 것이어도 된다.
또한, 상술한 본 개시의 실시 형태에 있어서는, 상술한 각 반도체 기판 및 반도체 영역 등의 도전형을 반대로 해도 되고, 예를 들어, 본 실시 형태는, 정공을 신호 전하로서 사용하는 촬상 장치(1)에 적용하는 것이 가능하다.
즉, 상술한 본 개시의 실시 형태에 있어서는, 제1 도전형을 p형으로 하고, 제2 도전형을 n형으로 하고, 전자를 신호 전하로서 사용한 포토다이오드(PD)를 갖는 촬상 장치(1)에 대하여 설명했지만, 본 개시의 실시 형태는 이러한 예에 한정되는 것은 아니다. 예를 들어, 본 개시의 실시 형태는, 제1 도전형을 n형으로 하고, 제2 도전형을 p형으로 하고, 정공을 신호 전하로서 사용하는 포토다이오드(PD)를 갖는 촬상 장치(1)에 적용하는 것이 가능하다.
또한, 본 개시의 실시 형태에 관계되는 촬상 장치(1)는 가시광의 입사광량의 분포를 검지한 화상으로서 촬상하는 촬상 장치에 한정되는 것은 아니다. 예를 들어, 본 실시 형태는, 적외선이나 X선, 혹은 입자 등의 입사량의 분포를 화상으로서 촬상하는 촬상 장치나, 압력이나 정전 용량 등, 다른 물리량의 분포를 검지하여 화상으로서 촬상하는 지문 검출 센서 등의 촬상 장치(물리량 분포 검지 장치)에 대하여 적용할 수 있다. 또한, 본 개시의 실시 형태는, 촬상 장치(1)에 적용되는 것에 한정되는 것은 아니며, 다른 용도에서 사용되는 각종 반도체 장치에 적용되어도 된다.
또한, 본 개시의 실시 형태에 있어서는, 상술한 각 층, 각 막, 각 소자 등을 형성하는 방법으로서는, 예를 들어, 물리 기상 성장법(Physical Vapor Deposition: PVD법) 및 화학 기상 성장법(CVD) 등을 들 수 있다. PVD법으로서는, 저항 가열 혹은 고주파 가열을 사용한 진공 증착법, EB(전자빔) 증착법, 각종 스퍼터링법(마그네트론 스퍼터링법, RF(Radio Frequency)-DC(Direct Current) 결합형 바이어스 스퍼터링법, ECR(Electron Cyclotron Resonance) 스퍼터링법, 대향 타깃 스퍼터링법, 고주파 스퍼터링법 등), 이온 플레이팅법, 레이저 어블레이션법, 분자선 에피택시(Molecular Beam Epitaxy: MBE)법, 레이저 전사법 등을 들 수 있다. 또한, CVD법으로서는, 플라스마 CVD법, 열 CVD법, MO(Metal Organic)-CVD법, 광CVD법 등을 들 수 있다. 또한, 다른 방법으로서는, 전해 도금법이나 무전해 도금법, 스핀 코팅법; 침지법; 캐스트법; 마이크로콘택트 프린트법; 드롭 캐스트법; 스크린 인쇄법이나 잉크젯 인쇄법, 오프셋 인쇄법, 그라비아 인쇄법, 플렉소 인쇄법과 같은 각종 인쇄법; 스탬프법; 스프레이법; 에어 닥터 코터법, 블레이드 코터법, 로드 코터법, 나이프 코터법, 스퀴즈 코터법, 리버스 롤 코터법, 트랜스퍼 롤 코터법, 그라비아 코터법, 키스 코터법, 캐스트 코터법, 스프레이 코터법, 슬릿 오리피스 코터법, 캘린더 코터법과 같은 각종 코팅법을 들 수 있다. 또한, 각 층의 패터닝법으로서는, 쉐도우 마스크, 레이저 전사, 포토리소그래피 등의 화학적 에칭, 자외선이나 레이저 등에 의한 물리적 에칭 등을 들 수 있다. 추가로, 평탄화 기술로서는, CMP법, 레이저 평탄화법, 리플로우법 등을 들 수 있다. 즉, 본 개시의 실시 형태에 관계되는 촬상 장치(1)는 기존의 반도체 장치의 제조 공정을 사용하여, 용이하게, 또한, 저렴하게 제조하는 것이 가능하다.
또한, 상술한 본 개시의 실시 형태에 관계되는 제조 방법에 있어서의 각 스텝은, 반드시 기재된 순서를 따라서 처리되지는 않아도 된다. 예를 들어, 각 스텝은, 적절히 순서가 변경되어서 처리되어도 된다. 또한, 각 스텝에서 사용되는 방법에 대해서도, 반드시 기재된 방법을 따라서 행해지지는 않아도 되고, 다른 방법에 의해 행해져도 된다.
또한, 본 개시의 실시 형태는, 각 실시 형태의 일부 또는 전부를 서로 조합하여 실시하는 것도 가능하다.
<<18. 적용예>>
도 76은, 본 개시의 실시 형태에 관계되는 촬상 장치(1)를 구비한 촬상 시스템(7)의 개략 구성의 일례를 도시한 것이다.
촬상 시스템(7)은 예를 들어, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 스마트폰이나 태블릿형 단말기 등의 휴대 단말 장치 등의 전자 기기이다. 촬상 시스템(7)은 예를 들어, 본 개시의 실시 형태에 관계되는 촬상 장치(1), DSP 회로(243), 프레임 메모리(244), 표시부(245), 기억부(246), 조작부(247) 및 전원부(248)를 가질 수 있다. 예를 들어, 촬상 시스템(7)에 있어서는, 본 개시의 실시 형태에 관계되는 촬상 장치(1), DSP 회로(243), 프레임 메모리(244), 표시부(245), 기억부(246), 조작부(247) 및 전원부(248)는 버스 라인(249)을 통하여 서로 접속되어 있다. 이하에, 촬상 시스템(7)에 포함되는 각 기능부에 대하여 설명한다.
본 개시의 실시 형태에 관계되는 촬상 장치(1)는 지금까지 설명한 바와 같이, 입사광에 따른 화상 데이터를 출력할 수 있다. DSP 회로(243)는 본 개시의 실시 형태에 관계되는 촬상 장치(1)로부터 출력되는 신호(화상 데이터)를 처리하는 신호 처리 회로이다. 프레임 메모리(244)는 DSP 회로(243)에 의해 처리된 화상 데이터를, 프레임 단위로 일시적으로 유지할 수 있다. 표시부(245)는 예를 들어, 액정 패널이나 유기 EL(Electro Luminescence) 패널 등의 패널형 표시 장치를 포함하고, 본 개시의 실시 형태에 관계되는 촬상 장치(1)로 촬상된 동화상 또는 정지 화상을 표시할 수 있다. 또한, 기억부(246)는 본 개시의 실시 형태에 관계되는 촬상 장치(1)로 촬상된 동화상 또는 정지 화상의 화상 데이터를, 반도체 메모리나 하드 디스크 등의 기록 매체에 기록할 수 있다. 조작부(247)는 유저에 의한 조작에 따라서, 촬상 시스템(7)이 갖는 각종 기능에 관한 조작 지령을 발할 수 있다. 전원부(248)는 본 개시의 실시 형태에 관계되는 촬상 장치(1), DSP 회로(243), 프레임 메모리(244), 표시부(245), 기억부(246) 및 조작부(247)의 동작 전원이 되는 각종 전원을, 이들 공급 대상에 대하여 적절히 공급할 수 있다.
이어서, 촬상 시스템(7)에 있어서의 촬상 수순에 대하여 설명한다.
도 77은, 촬상 시스템(7)에 있어서의 촬상 동작의 흐름도의 일례를 도시한다. 유저는, 조작부(247)를 조작함으로써 촬상 개시를 지시한다(스텝 S101). 그렇게 하면, 조작부(247)는 촬상 지령을 촬상 장치(1)로 송신한다(스텝 S102). 촬상 장치(1)(구체적으로는 시스템 제어 회로(36))는 촬상 지령을 받으면, 소정의 촬상 방식에 의한 촬상을 실행한다(스텝 S103).
촬상 장치(1)는 촬상에 의해 얻어진 화상 데이터를 DSP 회로(243)로 출력한다. 여기서, 화상 데이터란, 플로팅 디퓨전(FD)에 일시적으로 유지된 전하에 기초하여 생성된 화소 신호의 전체 화소분의 데이터이다. DSP 회로(243)는 촬상 장치(1)로부터 입력된 화상 데이터에 기초하여 소정의 신호 처리(예를 들어, 노이즈 저감 처리)를 행한다(스텝 S104). DSP 회로(243)는 소정의 신호 처리가 이루어진 화상 데이터를 프레임 메모리(244)에 유지시키고, 프레임 메모리(244)는 화상 데이터를 기억부(246)에 기억시킨다(스텝 S105). 이와 같이 하여, 촬상 시스템(7)에 있어서의 촬상이 행해진다.
본 적용예에서는, 본 개시의 실시 형태에 관계되는 촬상 장치(1)가 촬상 시스템(7)에 적용된다. 수본 개시의 실시 형태에 따르면, 촬상 장치(1)를 소형화 혹은 고정밀화할 수 있으므로, 소형 혹은 고정밀의 촬상 시스템(7)을 제공할 수 있다.
<<19. 보충>>
이상, 첨부 도면을 참조하면서 본 개시의 적합한 실시 형태에 대하여 상세하게 설명했지만, 본 개시의 기술적 범위는 이러한 예에 한정되지 않는다. 본 개시의 기술분야에 있어서의 통상의 지식을 가진 자이면, 청구범위에 기재된 기술적 사상의 범주 내에 있어서, 각종 변경예 또는 수정예에 상도할 수 있는 것은 명확해서, 이들에 대해서도, 당연히 본 개시의 기술적 범위에 속하는 것이라고 이해된다.
또한, 본 명세서에 기재된 효과는, 어디까지나 설명적 또는 예시적인 것으로서 한정적이지 않다. 즉, 본 개시에 관계되는 기술은, 상기 효과와 함께, 또는 상기 효과 대신에, 본 명세서의 기재로부터 당업자에게는 명확한 다른 효과를 발휘할 수 있다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
광전 변환 소자가 마련된 제1 반도체 기판과,
상기 제1 반도체 기판 상에 층간 절연막을 통하여 적층되고, 상기 광전 변환 소자에서 발생한 전하를 화소 신호로서 읽어내는 화소 회로가 마련된 제2 반도체 기판과,
상기 층간 절연막을 관통하여, 상기 제2 반도체 기판과 대향하는 상기 제1 반도체 기판의 제1 면과, 상기 제1 면과 대향하는 상기 제2 반도체 기판의 제2 면의 적어도 일부를 전기적으로 접속하는 비아
를 구비하는, 촬상 장치.
(2)
상기 제1 반도체 기판 내에 마련된 제1 웰 영역과, 상기 제2 반도체 기판 내이며, 상기 제2 면의 일부 상에 위치하는 제2 웰 영역은, 동일한 도전형을 갖는 불순물을 포함하는, 상기 (1)에 기재된 촬상 장치.
(3)
상기 제2 웰 영역은, 제1 영역과 제2 영역을 포함하고,
상기 제1 영역의 상기 불순물의 농도는, 상기 제2 영역에 비하여 높은,
상기 (2)에 기재된 촬상 장치.
(4)
상기 비아는, 상기 제1 영역 상에 마련되는, 상기 (3)에 기재된 촬상 장치.
(5)
상기 제2 반도체 기판은, 상기 제2 면 측에, 상기 불순물을 포함하지 않는 논 도프 영역을 갖는 상기 (2) 내지 (4)의 어느 하나에 기재된 촬상 장치.
(6)
상기 논 도프 영역에 위치하는 채널을 갖는 완전 결핍형 트랜지스터를 구비하는, 상기 (5)에 기재된 촬상 장치.
(7)
상기 제2 반도체 기판은, 상기 제2 면 측에, 절연막 영역을 갖는 상기 (2) 내지 (6)의 어느 하나에 기재된 촬상 장치.
(8)
상기 제2 반도체 기판과 상기 비아 사이에 마련된 1개 또는 복수의 접합막을 더 구비하고,
적어도 하나의 상기 접합막은, 상기 제1 웰 영역 및 상기 제2 웰 영역과 동일한 도전형을 갖는 상기 불순물을 포함하는,
상기 (2)에 기재된 촬상 장치.
(9)
상기 불순물을 포함하는 상기 접합막은, BSG 또는 PSG를 포함하는, 상기 (8)에 기재된 촬상 장치.
(10)
상기 불순물을 포함하는 상기 접합막은, 폴리실리콘 또는 아몰퍼스 실리콘을 포함하는, 상기 (8)에 기재된 촬상 장치.
(11)
상기 불순물을 포함하는 상기 접합막은, 상기 제2 반도체 기판의 상기 제2 면에 매립되도록 마련되는, 상기 (10)에 기재된 촬상 장치.
(12)
상기 제2 기판 내의 상기 불순물 농도는, 상기 제2 면 측으로부터 적층 방향을 따라서 낮아지는, 상기 (8) 또는 (9)에 기재된 촬상 장치.
(13)
상기 제2 반도체 기판과 상기 비아 사이에 마련된 접합막을 더 구비하고,
상기 접합막은, 도전성 산화막 및 금속막, 혹은, 실리사이드막을 포함하는,
상기 (2)에 기재된 촬상 장치.
(14)
상기 비아는, 상기 제1 웰 영역 및 상기 제2 웰 영역과 동일한 도전형을 갖는 상기 불순물을 포함하는 폴리실리콘 또는 아몰퍼스 실리콘을 포함하는, 상기 (8) 또는 (12)에 기재된 촬상 장치.
(15)
상기 비아의 상기 불순물 농도는, 상기 제1 면 측으로부터 적층 방향을 따라서 높아지는, 상기 (14)에 기재된 촬상 장치.
(16)
상기 제2 면 측에 위치하는 상기 비아의 상면은, 제2 반도체 기판으로 돌출하는 돌출부를 갖는, 상기 (2)에 기재된 촬상 장치.
(17)
상기 돌출부의 적어도 선단은, 상기 제2 반도체 기판의 상기 제2 면과 접하거나, 또는, 상기 제2 반도체 기판에 매립되는, 상기 (16)에 기재된 촬상 장치.
(18)
상기 비아의 상면은, 복수의 상기 돌출부를 갖는, 상기 (16) 또는 (17)에 기재된 촬상 장치.
(19)
상기 비아는, 상기 제1 웰 영역 및 상기 제2 웰 영역과 동일한 도전형을 갖는 상기 불순물을 포함하고,
상기 돌출부의 상기 불순물 농도는, 상기 비아의 상기 불순물 농도에 비하여 높은, 상기 (16) 내지 (18)의 어느 하나에 기재된 촬상 장치.
(20)
상기 비아는, Al, Ti, Ta, W, Ru, Mo 중에서 선택되는 어느 하나의 금속을 포함하는 금속 재료 또는 화합물 재료를 포함하는, 상기 (1) 내지 (13)의 어느 하나에 기재된 촬상 장치.
(21)
상기 제1 반도체 기판의 상기 제1 면 상에 마련되고, 상기 비아와 전기적으로 접속하는 제1 패드부를 더 구비하는, 상기 (1) 내지 (20)의 어느 하나에 기재된 촬상 장치.
(22)
상기 제2 반도체 기판의 상기 제2 면 상에 마련되고, 상기 비아와 전기적으로 접속하는 제2 패드부를 더 구비하는, 상기 (1) 내지 (21)의 어느 하나에 기재된 촬상 장치.
(23)
상기 제2 반도체 기판의 상기 제2 면 상에 있어서, 상기 제2 패드부의 주위에 마련된 복수의 제3 패드부를 더 구비하는, 상기 (22)에 기재된 촬상 장치.
(24)
상기 비아는,
상기 층간 절연막의 일부를 가로지르는 복수의 기둥부와,
상기 층간 절연막 내에 마련되고, 상기 기둥부를 서로 전기적으로 접속하는, 1개 또는 복수의 접속 패드부
를 갖는
상기 (1)에 기재된 촬상 장치.
(25)
상기 비아는,
상기 제1 반도체 기판의 상기 제1 면에 대하여 대략 수직 방향으로 연신하는 중심부와,
상기 중심부를 둘러싸도록 마련되는 외주부
를 갖는
상기 (1)에 기재된 촬상 장치.
(26)
상기 외주부는, 상기 제1 반도체 기판 내에 마련된 웰 영역과 상기 제2 반도체 기판 내의 상기 제2 면 측의 영역과 동일한 도전형을 갖는 불순물을 포함하는 폴리실리콘을 포함하는, 상기 (25)에 기재된 촬상 장치.
(27)
상기 중심부의, 상기 제1 반도체 기판의 상기 제1 면에 대하여 수직 방향을 따라서 절단한 단면은, 대략 직사각 형상, 상기 제2 반도체 기판으로부터 상기 제1 반도체 기판을 향하여 폭이 좁아지는 대략 테이퍼 형상, 또는, 상기 제1 반도체 기판으로부터 상기 제2 반도체 기판을 향하여 폭이 좁아지는 대략 테이퍼 형상인, 상기 (25) 또는 (26)에 기재된 촬상 장치.
(28)
광전 변환 소자가 마련된 제1 반도체 기판 상에 층간 절연막을 적층하는 것과,
상기 층간 절연막에 관통 구멍을 형성하는 것과,
상기 관통 구멍에 폴리실리콘을 매립하는 것과,
매립된 상기 폴리실리콘 중, 상기 관통 구멍으로부터 돌출된 부분을 제거하는 것과,
상기 층간 절연막 상에 상기 광전 변환 소자에서 발생한 전하를 화소 신호로서 읽어내는 화소 회로가 마련되게 되는 제2 반도체 기판을 첩부하는 것
을 포함하는, 촬상 장치의 제조 방법.
(29)
상기 관통 구멍에 매립된 상기 폴리실리콘에 발생한 공동 내에 매립막을 제막하는 것을 더 포함하는, 상기 (28)에 기재된 촬상 장치의 제조 방법.
(30)
상기 공동을 확장하기 위한 에칭을 행하는 것을 더 포함하는, 상기 (29)에 기재된 촬상 장치의 제조 방법.
(31)
광전 변환 소자가 마련된 제1 반도체 기판과,
상기 제1 반도체 기판 상에 층간 절연막을 통하여 적층되고, 상기 광전 변환 소자에서 발생한 전하를 화소 신호로서 읽어내는 화소 회로가 마련된 제2 반도체 기판과,
상기 층간 절연막을 관통하여, 상기 제2 반도체 기판과 대향하는 상기 제1 반도체 기판의 제1 면과, 상기 제1 면과 대향하는 상기 제2 반도체 기판의 제2 면의 적어도 일부를 전기적으로 접속하는 비아
를 갖는 촬상 장치를 탑재하는, 전자 기기.
1: 촬상 장치
7: 촬상 시스템
100, 200, 300: 기판
100S, 200S, 300S: 반도체층
100T, 200T, 300T: 배선층
111, 117B: 절연막
112: 고정 전하막
113: 제1 피닝 영역
114: n형 반도체 영역
115: p웰층
116: 제2 피닝 영역
117: 화소 분리부
117A: 차광막
118, 211, 218: 웰 영역
119, 123, 222: 층간 절연막
120, 121, 608, 608a, 608b: 패드부
120C: 접속 비아
120E, 121E: 관통 전극
122, 221: 패시베이션막
124, 125: 접합막
201, 202, 301, 302: 콘택트부
201R, 202R, 301R, 302R: 콘택트 영역
210: 화소 회로
212: 절연 영역
213: 소자 분리 영역
218V: 접속부
220: 게이트 전극
222: 핀
230: 논 도프 영역
232: 고농도 영역
270: 맞춤 마크
243: DSP 회로
244: 프레임 메모리
245: 표시부
246: 기억부
247: 조작부
248: 전원부
249: 버스 라인
401: 수광 렌즈
510A: 입력부
510B: 출력부
511: 입력 단자
512: 입력 회로부
513: 입력 진폭 변경부
514: 입력 데이터 변환 회로부
515: 출력 데이터 변환 회로부
516: 출력 진폭 변경부
517: 출력 회로부
518: 출력 단자
520: 행 구동부
530: 타이밍 제어부
539: 화소 공유 유닛
540: 화소 어레이부
541, 541A, 541B, 541C, 541D: 화소
542: 행 구동 신호선
543: 수직 신호선
544: 전원선
550: 열 신호 처리부
560: 화상 신호 처리부
600: 비아
600a: 관통 구멍
602: 폴리실리콘
604: 기둥부
606: 접속 패드부
609, 612, 613, 670, 674, 682: 막
610: 홈
611: 접속부
620: 바람 구멍
622: 보이드
630: 중심부
632: 외주부
632a: 저부
634: 매립막
650: 돌출부
652, 654: 레지스트
656: 도트 패턴
658: 마스크
670, 672, 750, 752, 760: 접합막
680: 캡막
700: 자연 산화막
762: 폴리실리콘막
800: 접합 박막

Claims (31)

  1. 광전 변환 소자가 마련된 제1 반도체 기판과,
    상기 제1 반도체 기판 상에 층간 절연막을 통하여 적층되고, 상기 광전 변환 소자에서 발생한 전하를 화소 신호로서 읽어내는 화소 회로가 마련된 제2 반도체 기판과,
    상기 층간 절연막을 관통하여, 상기 제2 반도체 기판과 대향하는 상기 제1 반도체 기판의 제1 면과, 상기 제1 면과 대향하는 상기 제2 반도체 기판의 제2 면의 적어도 일부를 전기적으로 접속하는 비아
    를 구비하는, 촬상 장치.
  2. 제1항에 있어서, 상기 제1 반도체 기판 내에 마련된 제1 웰 영역과, 상기 제2 반도체 기판 내이며, 상기 제2 면의 일부 상에 위치하는 제2 웰 영역은, 동일한 도전형을 갖는 불순물을 포함하는, 촬상 장치.
  3. 제2항에 있어서, 상기 제2 웰 영역은, 제1 영역과 제2 영역을 포함하고,
    상기 제1 영역의 상기 불순물의 농도는, 상기 제2 영역에 비하여 높은,
    촬상 장치.
  4. 제3항에 있어서, 상기 비아는, 상기 제1 영역 상에 마련되는, 촬상 장치.
  5. 제2항에 있어서, 상기 제2 반도체 기판은, 상기 제2 면 측에, 상기 불순물을 포함하지 않는 논 도프 영역을 갖는 촬상 장치.
  6. 제5항에 있어서, 상기 논 도프 영역에 위치하는 채널을 갖는 완전 결핍형 트랜지스터를 구비하는, 촬상 장치.
  7. 제2항에 있어서, 상기 제2 반도체 기판은, 상기 제2 면 측에, 절연막 영역을 갖는 촬상 장치.
  8. 제2항에 있어서, 상기 제2 반도체 기판과 상기 비아 사이에 마련된 1개 또는 복수의 접합막을 더 구비하고,
    적어도 하나의 상기 접합막은, 상기 제1 웰 영역 및 상기 제2 웰 영역과 동일한 도전형을 갖는 상기 불순물을 포함하는,
    촬상 장치.
  9. 제8항에 있어서, 상기 불순물을 포함하는 상기 접합막은, BSG 또는 PSG를 포함하는, 촬상 장치.
  10. 제8항에 있어서, 상기 불순물을 포함하는 상기 접합막은, 폴리실리콘 또는 아몰퍼스 실리콘을 포함하는, 촬상 장치.
  11. 제10항에 있어서, 상기 불순물을 포함하는 상기 접합막은, 상기 제2 반도체 기판의 상기 제2 면에 매립되도록 마련되는, 촬상 장치.
  12. 제8항에 있어서, 상기 제2 기판 내의 상기 불순물 농도는, 상기 제2 면 측으로부터 적층 방향을 따라서 낮아지는, 촬상 장치.
  13. 제2항에 있어서, 상기 제2 반도체 기판과 상기 비아 사이에 마련된 접합막을 더 구비하고,
    상기 접합막은, 도전성 산화막 및 금속막, 혹은, 실리사이드막을 포함하는,
    촬상 장치.
  14. 제8항에 있어서, 상기 비아는, 상기 제1 웰 영역 및 상기 제2 웰 영역과 동일한 도전형을 갖는 상기 불순물을 포함하는 폴리실리콘 또는 아몰퍼스 실리콘을 포함하는, 촬상 장치.
  15. 제14항에 있어서, 상기 비아의 상기 불순물 농도는, 상기 제1 면 측으로부터 적층 방향을 따라서 높아지는, 촬상 장치.
  16. 제2항에 있어서, 상기 제2 면 측에 위치하는 상기 비아의 상면은, 제2 반도체 기판으로 돌출하는 돌출부를 갖는, 촬상 장치.
  17. 제16항에 있어서, 상기 돌출부의 적어도 선단은, 상기 제2 반도체 기판의 상기 제2 면과 접하거나, 또는, 상기 제2 반도체 기판에 매립되는, 촬상 장치.
  18. 제16항에 있어서, 상기 비아의 상면은, 복수의 상기 돌출부를 갖는, 촬상 장치.
  19. 제16항에 있어서, 상기 비아는, 상기 제1 웰 영역 및 상기 제2 웰 영역과 동일한 도전형을 갖는 상기 불순물을 포함하고,
    상기 돌출부의 상기 불순물 농도는, 상기 비아의 상기 불순물 농도에 비하여 높은, 촬상 장치.
  20. 제1항에 있어서, 상기 비아는, Al, Ti, Ta, W, Ru, Mo 중에서 선택되는 어느 하나의 금속을 포함하는 금속 재료 또는 화합물 재료를 포함하는, 촬상 장치.
  21. 제1항에 있어서, 상기 제1 반도체 기판의 상기 제1 면 상에 마련되고, 상기 비아와 전기적으로 접속하는 제1 패드부를 더 구비하는, 촬상 장치.
  22. 제1항에 있어서, 상기 제2 반도체 기판의 상기 제2 면 상에 마련되고, 상기 비아와 전기적으로 접속하는 제2 패드부를 더 구비하는, 촬상 장치.
  23. 제22항에 있어서, 상기 제2 반도체 기판의 상기 제2 면 상에 있어서, 상기 제2 패드부의 주위에 마련된 복수의 제3 패드부를 더 구비하는, 촬상 장치.
  24. 제1항에 있어서, 상기 비아는,
    상기 층간 절연막의 일부를 가로지르는 복수의 기둥부와,
    상기 층간 절연막 내에 마련되고, 상기 기둥부를 서로 전기적으로 접속하는, 1개 또는 복수의 접속 패드부
    를 갖는
    촬상 장치.
  25. 제1항에 있어서, 상기 비아는,
    상기 제1 반도체 기판의 상기 제1 면에 대하여 대략 수직 방향으로 연신하는 중심부와,
    상기 중심부를 둘러싸도록 마련되는 외주부
    를 갖는
    촬상 장치.
  26. 제25항에 있어서, 상기 외주부는, 상기 제1 반도체 기판 내에 마련된 웰 영역과 상기 제2 반도체 기판 내의 상기 제2 면 측의 영역과 동일한 도전형을 갖는 불순물을 포함하는 폴리실리콘을 포함하는, 촬상 장치.
  27. 제25항에 있어서, 상기 중심부의, 상기 제1 반도체 기판의 상기 제1 면에 대하여 수직 방향을 따라서 절단한 단면은, 대략 직사각 형상, 상기 제2 반도체 기판으로부터 상기 제1 반도체 기판을 향하여 폭이 좁아지는 대략 테이퍼 형상, 또는, 상기 제1 반도체 기판으로부터 상기 제2 반도체 기판을 향하여 폭이 좁아지는 대략 테이퍼 형상인, 촬상 장치.
  28. 광전 변환 소자가 마련된 제1 반도체 기판 상에 층간 절연막을 적층하는 것과,
    상기 층간 절연막에 관통 구멍을 형성하는 것과,
    상기 관통 구멍에 폴리실리콘을 매립하는 것과,
    매립된 상기 폴리실리콘 중, 상기 관통 구멍으로부터 돌출된 부분을 제거하는 것과,
    상기 층간 절연막 상에 상기 광전 변환 소자에서 발생한 전하를 화소 신호로서 읽어내는 화소 회로가 마련되게 되는 제2 반도체 기판을 첩부하는 것
    을 포함하는, 촬상 장치의 제조 방법.
  29. 제28항에 있어서, 상기 관통 구멍에 매립된 상기 폴리실리콘에 발생한 공동 내에 매립막을 제막하는 것을 더 포함하는, 촬상 장치의 제조 방법.
  30. 제29항에 있어서, 상기 공동을 확장하기 위한 에칭을 행하는 것을 더 포함하는, 촬상 장치의 제조 방법.
  31. 광전 변환 소자가 마련된 제1 반도체 기판과,
    상기 제1 반도체 기판 상에 층간 절연막을 통하여 적층되고, 상기 광전 변환 소자에서 발생한 전하를 화소 신호로서 읽어내는 화소 회로가 마련된 제2 반도체 기판과,
    상기 층간 절연막을 관통하여, 상기 제2 반도체 기판과 대향하는 상기 제1 반도체 기판의 제1 면과, 상기 제1 면과 대향하는 상기 제2 반도체 기판의 제2 면의 적어도 일부를 전기적으로 접속하는 비아
    를 갖는 촬상 장치를 탑재하는, 전자 기기.
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