TW201916326A - 記憶裝置 - Google Patents

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TW201916326A
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松尾浩司
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日商東芝記憶體股份有限公司
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Abstract

實施形態提供一種容易製造之記憶裝置。 實施形態之記憶裝置具備：積層膜，其具有複數個半導體膜、及設置於複數個半導體膜各者之間之複數個絕緣膜；第1電極，其設置於積層膜之上方；第2電極，其設置於積層膜之上方；複數個第1導電柱，其等貫通積層膜，一端電性連接於第1電極，位於積層膜之下方之另一端未被連接；複數個記憶胞，其等設置於各個複數個第1導電柱與半導體膜之間；複數個第2導電柱，其等電性連接於複數個半導體膜各者與第2電極；周邊電路板，其設置於第1電極及第2電極之上方；第3電極，其設置於第1電極與周邊電路板之間，且電性連接於第1電極；第4電極，其設置於第2電極與周邊電路板之間，且電性連接於第2電極；以及電晶體，其電性連接於第3電極或第4電極。

Description

記憶裝置
實施形態係關於一種記憶裝置。
大電容之非揮發性記憶體之開發正盛行。該類型之記憶體能夠實現低電壓/低電流動作、高速切換、記憶胞之微細化/高積體化。 為了對大電容非揮發性記憶體進行資料之讀出及寫入，而組合使用記憶胞、及包含電晶體之周邊電路。於利用配置於記憶胞下方之配線將記憶胞與周邊電路連接之情形時，由於構造不簡便，故難以提供低成本之記憶體。
實施形態提供一種容易製造之記憶裝置。 實施形態之記憶裝置具備：積層膜，其具有複數個半導體膜、及設置於複數個半導體膜各者之間之複數個絕緣膜；第1電極，其設置於積層膜之上方；第2電極，其設置於積層膜之上方；複數個第1導電柱，其等貫通積層膜，一端電性連接於第1電極，位於積層膜之下方之另一端未被連接；複數個記憶胞，其等設置於各個複數個第1導電柱與半導體膜之間；複數個第2導電柱，其等電性連接於複數個半導體膜各者與第2電極；周邊電路板，其設置於第1電極及第2電極之上方；第3電極，其設置於第1電極與周邊電路板之間，且電性連接於第1電極；第4電極，其設置於第2電極與周邊電路板之間，且電性連接於第2電極；以及電晶體，其電性連接於第3電極或第4電極，且設置於周邊電路板內。
以下，使用圖式說明實施形態。再者，圖式中，對相同或類似之部位標註有相同或類似之符號。 本實施形態之記憶裝置具備：積層膜，其具有複數個半導體膜、及設置於複數個半導體膜各者之間之複數個絕緣膜；第1電極，其設置於積層膜之上方；第2電極，其設置於積層膜之上方；複數個第1導電柱，其等貫通積層膜，一端電性連接於第1電極，位於積層膜之下方之另一端未被連接；複數個記憶胞，其等設置於各個複數個第1導電柱與半導體膜之間；複數個第2導電柱，其等電性連接於複數個半導體膜各者與第2電極；周邊電路板，其設置於第1電極及第2電極之上方；第3電極，其設置於第1電極與周邊電路板之間，且電性連接於第1電極；第4電極，其設置於第2電極與周邊電路板之間，且電性連接於第2電極；以及電晶體，其電性連接於第3電極或第4電極，且設置於周邊電路板內。 圖1係實施形態之記憶裝置100之模式剖視圖。圖中，x方向係第1方向之一例，與x方向垂直地相交之y方向係第2方向之一例，與x方向及y方向垂直地相交之z方向係第3方向之一例。 本實施形態之記憶裝置100係非揮發性半導體記憶體。 記憶胞板2係例如作為單晶半導體之基板之Si(矽)板、Ge(鍺)板、作為化合物半導體之基板之GaAs(砷化鎵)板、GaN(氮化鎵)、SiC(碳化矽)板等。再者，記憶胞板2亦可為例如SiO2 (氧化矽)板等絕緣體板。記憶胞板2係相對於xy面內平行地設置。 第2記憶胞絕緣體42設置於記憶胞板2上。第2記憶胞絕緣體42較佳為含有氧化鉭或氧化鋁。 第1記憶胞絕緣體40設置於第2記憶胞絕緣體42上。第1記憶胞絕緣體40較佳為含有氧化矽、氮氧化矽或添加碳之氧化矽。 積層膜10設置於第1記憶胞絕緣體40內。積層膜10具有複數個半導體膜14(第1半導體膜14a、第2半導體膜14b、第3半導體膜14c、第4半導體膜14d)、以及設置於複數個半導體膜各者之間之複數個絕緣膜12(第1絕緣膜12a、第2絕緣膜12b、第3絕緣膜12c、第4絕緣膜12d)。構成積層膜之複數個半導體膜14及複數個絕緣膜12均係相對於xy面內平行地設置。 複數個半導體膜14含有例如Si或Ge。 複數個絕緣膜12含有例如氧化矽或窒化矽。 再者，圖1所示之半導體膜14及絕緣膜12之片數為4片，但片數並不限定於此。 複數個半導體膜14中之一個半導體膜14之面積小於設置於較一個半導體膜14靠下方之另一個半導體膜14之面積。 複數個第1導電柱36係於z方向上平行地貫通積層膜10。複數個第1導電柱36作為記憶胞48之閘極電極發揮功能。於圖1中記載有7根第1導電柱36，但根數並不限定於此。 複數個第1導電柱36包含導電體。複數個第1導電柱36包含例如含有雜質之導電性多晶矽、金屬或金屬矽化物。第1導電柱36之位於積層膜10之下方之另一端不與其他第1導電柱36連接。再者，複數個第1導電柱36亦可不貫通構成積層膜之所有半導體膜14及所有絕緣膜12。 複數個記憶胞48設置於各個複數個第1導電柱36與複數個半導體膜14之間。複數個記憶胞48例如為設置於各個複數個第1導電柱36與複數個半導體膜14之間之複數個FET(Field effect Transistor：場效電晶體)。 藉由向第1導電柱36與半導體膜14之間施加電壓，而於第1導電柱36與半導體膜14之間之記憶胞48中累積電荷，從而能夠儲存資訊。 複數個第2導電柱38電性連接於複數個半導體膜14各者。複數個第2導電柱38包含例如含有雜質之導電性多晶矽、金屬或金屬矽化物。 第1電極44設置於積層膜10之上方。第1電極44含有Cu(銅)。第1電極44電性連接於複數個第1導電柱36之一端。 再者，第1電極44於圖1中記載有7個，但個數並不限定於此。又，亦可於1個第1電極44電性連接複數個第1導電柱36。 第2電極46設置於積層膜10之上方。第2電極46含有Cu(銅)。第2電極46電性連接於複數個第2導電柱38。 再者，第2電極46於圖1中記載有4個，但個數並不限定於此。又，亦可於1個第2電極46電性連接複數個第2導電柱38。 周邊電路板60設置於第1電極44及第2電極46之上方。周邊電路板60係例如單晶半導體之基板即Si(矽)基板、Ge(鍺)基板、作為化合物半導體之基板之GaAs(砷化鎵)基板、GaN(氮化鎵)、SiC(碳化矽)基板等。周邊電路板60相對於xy面內平行地設置。 周邊電路絕緣體62設置於周邊電路板60與第1記憶胞絕緣體40之間。周邊電路絕緣體62較佳為含有氧化矽、氮氧化矽或添加碳之氧化矽。 第3電極64設置於第1電極44與周邊電路板60之間之周邊電路絕緣體62內。第3電極64含有Cu。第3電極64藉由例如配線58而電性連接於電晶體88。又，第3電極64電性連接於第1電極44。 再者，第3電極64於圖1中記載有7個，但個數並不限定於此。又，可於1個第3電極64電性連接複數個第1電極44，亦可將1個第1電極44電性連接於複數個第3電極64。如此，連接之形態並無特別限定。 第4電極66設置於第2電極46與周邊電路板60之間之周邊電路絕緣體62內。第4電極66含有Cu。第4電極66藉由例如配線58而電性連接於電晶體88。又，第4電極66電性連接於第2電極46。 再者，第4電極66於圖1中記載有4個，但個數並不限定於此。又，可於1個第4電極66電性連接複數個第2電極46，亦可將1個第2電極46電性連接於複數個第4電極66。如此，連接之形態並無特別限定。 電晶體88設置於周邊電路板60內。半導體晶片用於記憶胞48之驅動。電晶體88電性連接於第3電極64或第4電極66。再者，雖於圖1中記載有3個電晶體88，但電晶體88之個數並無特別限定。 記憶胞48之動作之一例例如於美國專利第8633535號說明書中有所記載。 圖2係電晶體88之模式剖視圖。電晶體88包含元件分離區域68、源極部74、汲極部76、通道部80、閘極絕緣膜82、及閘極部84。 元件分離區域68包含氧化物或氮化物等絕緣體。 源極部74具有源極區域74a、以及設置於源極區域74a上且含有金屬矽化物之金屬矽化物部74b。汲極部76具有汲極區域76a、以及設置於汲極區域76a上且含有金屬矽化物之金屬矽化物部76b。 通道部80包含結晶半導體。 閘極部84具有閘極電極84a、以及設置於閘極電極84a上且含有金屬矽化物之金屬矽化物部84b。 金屬矽化物例如為矽化鈦、矽化鋁、矽化鎳、矽化鈷、矽化鉭、矽化鎢或矽化鉿。 圖3及圖4係表示本實施形態之記憶裝置100之製造方法中製造中途之記憶裝置的模式剖視圖。 首先，於記憶胞板2上形成第2記憶胞絕緣體42。其次，於第2記憶胞絕緣體42上形成具有第1絕緣膜12a、第1半導體膜14a、第2絕緣膜12b、第2半導體膜14b、第3絕緣膜12c、第3半導體膜14c、第4絕緣膜12d及第4半導體膜14d之積層膜10、以及第1記憶胞絕緣體40(圖3)。 其次，將貫通積層膜10而設置之複數個第1導電柱36以第1導電柱36中之任一者均不與其他第1導電柱36在積層膜10之下方連接之方式形成。藉此，複數個記憶胞48分別形成於複數個第1導電柱36與複數個半導體膜14之間。 繼而，形成電性連接於第1半導體膜14a、第2半導體膜14b、第3半導體膜14c、及第4半導體膜14d之複數個第2導電柱38。 繼而，形成第1電極44，該第1電極44設置於積層膜10之上方，電性連接於複數個第1導電柱36，且含有銅。 繼而，形成第2電極46，該第2電極46設置於積層膜10之上方，電性連接於複數個第2導電柱38，且含有銅(圖4)。 繼而，將含有銅之第3電極64、含有銅之第4電極66、電性連接於第3電極64或第4電極66且形成於周邊電路板60內之電晶體88、以及設置於第3電極64及第4電極66周圍之周邊電路絕緣體62以第1電極44與第3電極64以及第2電極46與第4電極電性連接之方式、且以第1記憶胞絕緣體40與周邊電路絕緣體62直接接觸之方式貼合。藉此，獲得本實施形態之記憶裝置100。 繼而，記載本實施形態之記憶裝置100之作用效果。 於在積層膜10之下方配置對記憶胞48進行控制之電晶體之情形時，設置將積層膜10上下貫通之配線。而且，於積層膜10之下方將貫通積層膜10之配線連接於電晶體，從而傳輸控制記憶胞48之信號。 然而，於如本實施形態之記憶裝置般第1導電柱中之任一者均不與其他第1導電柱在積層膜之下方連接之情形時，亦可不於積層膜10之下方設置配線。 本實施形態之記憶裝置100中，於積層膜10之上方設置有對記憶胞48進行控制之電晶體88。具體而言，於積層膜10之上方設置有第1電極44與第2電極46。又，於第1電極44及第2電極46之上方設置有具有電晶體88之周邊電路板60。 若為上述記憶裝置100，能夠提供在積層膜10之下方不存在連接於第1導電柱36及第2導電柱38之配線的記憶裝置100。因此，能夠提供低成本且容易製造之記憶裝置100。 於複數個第1導電柱36為複數個閘極電極之情形時，亦可不將閘極電極彼此在積層膜10之下方連接。因此，能夠提供適於本記憶裝置100之記憶胞。 藉由使用複數個半導體膜中之一個半導體膜之面積小於設置於較一個半導體膜為下方之另一個半導體膜之面積的積層膜，可容易地實現各個第2導電柱38與各個半導體膜之電性連接。 記憶裝置100進而具備設置於第1電極44及第2電極46之周圍之第1記憶胞絕緣體40、以及設置於第3電極64及第4電極66之周圍之周邊電路絕緣體62，且第1電極44、第2電極46、第3電極64及第4電極66含有銅，藉此，能夠藉由將第1記憶胞絕緣體40與周邊電路絕緣體62貼合而容易地製造記憶裝置100。 藉由第1記憶胞絕緣體40及周邊電路絕緣體62含有氧化矽、氮氧化矽或添加碳之氧化矽，而能夠容易地進行上述貼合。 氧化鉭或氧化鋁由於蝕刻速率較低，故可較佳地用作蝕刻終止層。因此，若於積層膜10之下方設置含有氧化鉭或氧化鋁之第2記憶胞絕緣體42，則於進行第1導電柱36、第2導電柱38之製造時，容易形成貫通積層膜10或半導體膜之孔。藉此，能夠提供低成本且容易製造之記憶裝置100。 作為形成在記憶胞48之下配置電晶體88之記憶裝置之方法之比較例，可列舉形成電晶體且於其上形成積層膜10之方法。此時，由於積層膜10會翹曲，故為了緩和應力而施加1000℃左右之熱。因此，對電晶體也會同樣地施加1000℃左右之熱，故存在能夠用於電晶體88之材料受到限定之問題。 實施形態之記憶裝置100中由於使用貼合之方法，故無需對電晶體88施加高熱便能夠製造記憶裝置100。因此，能夠使用耐熱性雖較差但高性能之電晶體，即，於源極部或汲極部含有金屬矽化物之電晶體，或於通道部具有結晶半導體之電晶體。其原因在於，由於未採用使用較高溫度之熱步驟，故能夠形成更淺接合之MOSFET(Metal-Oxide -Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體)。因此，能夠使用更微細之閘極長度之MOSFET而提供更高速且低耗電動作之記憶裝置100。 已對本發明之若干個實施形態及實施例進行了說明，但該等實施形態及實施例係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且能夠在不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態及其變化皆含在發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請案係以日本專利申請案2017-181980號(申請日：2017年9月22日)為基礎並主張其優先權。本申請案藉由參照該基礎申請案而包含該案之全部內容。
2‧‧‧記憶胞板
10‧‧‧積層膜
12‧‧‧絕緣膜
12a‧‧‧第1絕緣膜
12b‧‧‧第2絕緣膜
12c‧‧‧第3絕緣膜
12d‧‧‧第4絕緣膜
14‧‧‧半導體膜
14a‧‧‧第1半導體膜
14b‧‧‧第2半導體膜
14c‧‧‧第3半導體膜
14d‧‧‧第4半導體膜
36‧‧‧第1導電柱
38‧‧‧第2導電柱
40‧‧‧第1記憶胞絕緣體
42‧‧‧第2記憶胞絕緣體
44‧‧‧第1電極
46‧‧‧第2電極
48‧‧‧記憶胞
58‧‧‧配線
60‧‧‧周邊電路板
62‧‧‧周邊電路絕緣體
64‧‧‧第3電極
66‧‧‧第4電極
68‧‧‧元件分離區域
74‧‧‧源極部
74a‧‧‧源極區域
74b‧‧‧金屬矽化物部
76‧‧‧汲極部
76a‧‧‧汲極區域
76b‧‧‧金屬矽化物部
80‧‧‧通道部
82‧‧‧閘極絕緣膜
84‧‧‧閘極部
84a‧‧‧閘極電極
84b‧‧‧金屬矽化物部
88‧‧‧電晶體
100‧‧‧記憶裝置
圖1係實施形態之記憶裝置之模式剖視圖。 圖2係實施形態之電晶體之模式剖視圖。 圖3係表示實施形態之記憶裝置之製造方法中製造中途之記憶裝置的模式剖視圖。 圖4係表示實施形態之記憶裝置之製造方法中製造中途之記憶裝置的模式剖視圖。

Claims (5)

  1. 一種記憶裝置，其具備： 積層膜，其具有複數個半導體膜、及設置於上述複數個半導體膜各者之間之複數個絕緣膜； 第1電極，其設置於上述積層膜之上方； 第2電極，其設置於上述積層膜之上方； 複數個第1導電柱，其等貫通上述積層膜，一端電性連接於上述第1電極，位於上述積層膜之下方之另一端未被連接； 複數個記憶胞，其等設置於各個上述複數個第1導電柱與上述半導體膜之間； 複數個第2導電柱，其等電性連接於上述複數個半導體膜各者與上述第2電極； 周邊電路板，其設置於上述第1電極及上述第2電極之上方； 第3電極，其設置於上述第1電極與上述周邊電路板之間，且電性連接於上述第1電極； 第4電極，其設置於上述第2電極與上述周邊電路板之間，且電性連接於上述第2電極；以及 電晶體，其電性連接於上述第3電極或上述第4電極，且設置於上述周邊電路板內。
  2. 如請求項1之記憶裝置，其中上述複數個第1導電柱為複數個閘極電極。
  3. 如請求項1或2之記憶裝置，其中上述複數個半導體膜中之一個上述半導體膜之面積，小於設置於較上述一個上述半導體膜為下方之另一個上述半導體膜之面積。
  4. 如請求項1或2之記憶裝置，其進而具備： 第1記憶胞絕緣體，其設置於上述第1電極及上述第2電極之周圍；以及 周邊電路絕緣體，其設置於上述第3電極及上述第4電極之周圍；且 上述第1電極、上述第2電極、上述第3電極及上述第4電極含有銅。
  5. 如請求項4之記憶裝置，其中上述第1記憶胞絕緣體及上述周邊電路絕緣體含有氧化矽、氮氧化矽或添加碳之氧化矽。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US10892269B2 (en) 2014-09-12 2021-01-12 Toshiba Memory Corporation Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit
US11227860B2 (en) 2019-09-02 2022-01-18 Samsung Electronics Co., Ltd. Memory device
KR20210027706A (ko) 2019-09-02 2021-03-11 삼성전자주식회사 메모리 장치
KR20210028438A (ko) 2019-09-04 2021-03-12 삼성전자주식회사 메모리 장치
US11289467B2 (en) 2019-09-04 2022-03-29 Samsung Electronics Co., Ltd. Memory device
JP2021044358A (ja) 2019-09-10 2021-03-18 キオクシア株式会社 半導体装置及び半導体装置の製造方法
KR20210093045A (ko) 2020-01-17 2021-07-27 삼성전자주식회사 메모리 장치
KR20210100235A (ko) * 2020-02-05 2021-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치
US11594506B2 (en) * 2020-09-23 2023-02-28 Advanced Semiconductor Engineering, Inc. Semiconductor package

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4322347B2 (ja) * 1999-03-15 2009-08-26 エルピーダメモリ株式会社 半導体装置およびその製造方法
KR100824637B1 (ko) * 2007-06-26 2008-04-25 주식회사 동부하이텍 Ｎｏｒ 플래쉬 디바이스 및 그의 제조 방법
JP2009054951A (ja) * 2007-08-29 2009-03-12 Toshiba Corp 不揮発性半導体記憶素子及びその製造方法
JP2011014817A (ja) * 2009-07-06 2011-01-20 Toshiba Corp 不揮発性半導体記憶装置
JP2011258776A (ja) 2010-06-09 2011-12-22 Toshiba Corp 不揮発性半導体メモリ
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
CN102623457B (zh) * 2011-01-26 2015-04-15 旺宏电子股份有限公司 半导体结构及其制造方法与操作方法
JP2012234885A (ja) * 2011-04-28 2012-11-29 Toshiba Corp 半導体装置及びその製造方法
KR20130070150A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법
JP2013239622A (ja) * 2012-05-16 2013-11-28 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR102059196B1 (ko) 2013-01-11 2019-12-24 에프아이오 세미컨덕터 테크놀로지스, 엘엘씨 3차원 반도체 장치 및 그 제조 방법
TWI545696B (zh) * 2013-09-10 2016-08-11 Toshiba Kk Semiconductor memory device and manufacturing method thereof
JP2015133458A (ja) * 2014-01-16 2015-07-23 株式会社東芝 不揮発性半導体記憶装置
JP6129756B2 (ja) * 2014-01-24 2017-05-17 株式会社東芝 半導体装置及びその製造方法
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US9449987B1 (en) * 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US11956952B2 (en) * 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US10269620B2 (en) * 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
US9721663B1 (en) * 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US10256248B2 (en) * 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof

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TWI656624B (zh) 2019-04-11
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CN109545789A (zh) 2019-03-29
JP2019057662A (ja) 2019-04-11

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