TW201913969A - 三維記憶體裝置及其製造方法 - Google Patents

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Abstract

本揭露的實施例揭示三維記憶體裝置的貫穿陣列接觸件結構以及其製造方法，包括：在基底內形成包括多個突出島的凹陷區；形成閘極介電層，以覆蓋多個突出島的頂表面與側壁以及基底的凹陷區的頂表面；在閘極介電層上形成底層犧牲層，用以環繞多個突出島的側壁；在底層犧牲層與多個突出島上形成包括多個絕緣層與犧牲層交替堆疊的一介電交替堆疊；形成穿過介電交替堆疊的多個通道孔，各該通道孔對應該多個突出島的其中一個設置，在各該通道孔中形成一記憶體層，其中記憶體層的一通道層電連接對應的一個突出島。

Description

三維記憶體裝置及其製造方法
本申請案主張2017/8/31所提出的中國專利申請案201710773927.2的內容，其全文引用作為本說明書的參考與揭示內容。
本揭露係有關於一種三維(three-dimensional, 3D)記憶體裝置以及其製造方法。
藉由改進製程技術、電路設計、演算法和製造程序等，平面式記憶體單元可以縮小到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面式製程及製作技術變得艱難且耗費成本。因此，平面記憶單元的儲存密度接近上限。
三維記憶體架構可以解決平面式記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列，以及用於控制來往記憶體陣列的信號的周邊元件。
本揭露於本文實施例中揭示了三維(three-dimensional, 3D)記憶體裝置以及其製造方法。
本揭露揭示一種形成三維反及(NAND)記憶體的方法，包括：在一基底內形成包括複數個突出島的一凹陷區；形成一閘極介電層，用以覆蓋複數個突出島的頂表面與側壁以及基底的凹陷區的頂表面；在閘極介電層上形成一底層犧牲層，用以環繞複數個突出島的側壁；在底層犧牲層與複數個突出島上形成包括複數個絕緣層與犧牲層交替堆疊的一介電交替堆疊；形成穿過介電交替堆疊的複數個通道孔，各通道孔對應複數個突出島的其中一個設置；以及在各通道孔中形成一記憶體層，其中記憶體層的一通道層電連接對應的一個突出島。
在一些實施例中，在基底內形成包括複數個突出島的凹陷區的步驟包括：在基底上形成一硬遮罩層；在硬遮罩層上形成一圖案化光阻層；使用圖案化光阻層作為遮罩以圖案化硬遮罩層；以及使用圖案化硬遮罩層作為遮罩以蝕刻基底，以此形成包括複數個突出島的凹陷區。
在一些實施例中，在包括複數個突出島的基底內形成凹陷區的步驟包括：蝕刻基底以形成包括一陣列的突出島的凹陷區。
在一些實施例中，在閘極介電層上形成底層犧牲層以環繞複數個突出島的側壁的步驟包括：填充底層犧牲層以掩埋複數個突出島；平坦化底層犧牲層；以及移除底層犧牲層的一頂部分，使得剩餘的底層犧牲層的一頂表面低於複數個突出島的頂表面。
在一些實施例中，在底層犧牲層與複數個突出島上形成介電交替堆疊的步驟包括：在底層犧牲層上沉積一第一絕緣層以掩埋複數個突出島；平坦化第一絕緣層，使得剩餘的第一絕緣層的一頂表面高於複數個突出島的頂表面；以及在第一絕緣層上形成交替設置的複數個犧牲層與絕緣層。
在一些實施例中，在各通道孔形成記憶體層的步驟包括：在各通道孔的側壁上形成一電荷捕捉層；在電荷捕捉層的側壁上形成一通道層，接觸於電荷捕捉層側壁上的複數個突出島；以及形成一絕緣填充層以填充通道層的一間隙。
在一些實施例中，所述的方法還包括：將介電交替堆疊內的底層犧牲層與犧牲層置換為導體層。
在一些實施例中，將介電交替堆疊內的底層犧牲層與犧牲層置換為導體層的步驟包括：形成一個或多個垂直穿過介電交替堆疊的狹縫；透過一個或多個狹縫蝕刻底層犧牲層與犧牲層；以及將一導體材料填入絕緣層之間的間隙。
在一些實施例中，透過一個或多個狹縫蝕刻底層犧牲層與犧牲層的步驟包括：在絕緣層與犧牲層之間將具有高選擇比的一酸液填入至一個或多個狹縫中。
在一些實施例中，在各通道孔的一頂部分形成一汲極接觸件，使得各突出島作為在各通道孔的底部分的一源極線選擇器的一通道區。
另一方面，本揭露提供一三維反及記憶體裝置，包括：一基底，其包括位在基底的一凹陷區的複數個突出島；一閘極介電層，覆蓋複數個突出島的頂表面與側壁以及基底的凹陷區的頂表面；一底層導體層，位於閘極介電層上以環繞複數個突出島的側壁；一導體/介電質交替堆疊，其包括位在底層導體層上與複數個突出島上的交替堆疊的複數個絕緣層與導體層；複數個通道孔，垂直穿過導體/介電質交替堆疊，各通道孔係位在一個突出島上方；以及一記憶體層，位於各通道孔中，其中記憶體層的一通道層電連接於對應的一個突出島。
在一些實施例中，複數個突出島係藉由蝕刻基底所形成。
在一些實施例中，複數個突出島係設置為一陣列。
在一些實施例中，底層導體層的高度低於各突出島的高度。
在一些實施例中，底層導體層的頂表面低於各突出島的頂表面。
在一些實施例中，各突出島的頂表面低於導體/介電質交替堆疊中的最低絕緣層的頂表面。
在一些實施例中，絕緣層包括二氧化矽。
在一些實施例中，底層導體層與導體層包括鎢。
在一些實施例中，各通道孔中的記憶體層包括：一電荷捕捉層，位於各通道孔的側壁上；一通道層，接觸於位在電荷捕捉層的側壁上的一個突出島；以及一絕緣填充層，填充通道層中的一間隙。
在一些實施例中，所述的裝置還包括一汲極接觸件，位於各通道孔的一頂部分上。各突出島係作為在各通道孔的底部分的一源極線選擇器的一通道區。
經由本揭露的發明說明書、發明申請專利範圍、發明圖式，本揭露的其他部分可以被本領域技術人員所理解。
儘管本文討論了具體的結構及配置，但應該理解，這僅僅是為了說明及示例的目的而完成的。相關領域的技術人員應可理解，在不脫離本揭露的精神及範圍的情況下，可以使用其他結構及佈置。對於相關領域的技術人員顯而易見的是，本揭露還可以用於各種其他應用中。
值得注意的是，在說明書中對提及「一個實施例」、「一實施例」、「示範性實施例」、「某些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但並非每個實施例都一定需要包括此特定的特徵、結構或特性，而且這些用語不一定指相同的實施例。此外，當特定特徵、結構或特性結合實施例描述時，無論是否於文中明確教示，結合其他實施例來實現這些特徵、結構或特性皆屬於相關領域的技術人員的知識範圍所及。
一般而言，術語可以至少部分地根據上、下文中的用法來理解。例如，如本文所使用的術語「一個或多個」可用於以單數意義描述任何特徵、結構或特性，或可用於描述特徵、結構或特徵的複數組合，至少可部分取決於上、下文。類似地，術語諸如「一」、「一個」或「該」也可以被理解為表達單數用法或傳達複數用法，至少可部分取決於上、下文。
應該容易理解的是，本文中的「在...上面」、「在...之上」及「在...上方」的含義應該以最寬泛的方式來解釋，使得「在...上面」不僅意味著「直接在某物上」，而且還包括在某物上且兩者之間具有中間特徵或中間層，並且「在...之上」或「在...上方」不僅意味著在某物之上或在某物上方的含義，而且還可以包括兩者之間沒有中間特徵或中間層（即，直接在某物上）的含義。
此外，為了便於描述，可以在說明書使用諸如「在...下面」、「在...之下」、「較低」、「在...之上」、「較高」等空間相對術語來描述一個元件或特徵與另一個或多個元件或特徵的關係，如圖式中所表示者。除了圖式中描繪的方向之外，這些空間相對術語旨在涵蓋使用或操作中的裝置的不同方位或方向。該裝置可以其他方式定向（例如以旋轉90度或以其它方向來定向），並且同樣能相應地以說明書中所使用的空間相關描述來解釋。
如本文所用，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP)等。或者，基底可以由非導電材料製成，例如玻璃、塑料或藍寶石晶圓。
如本文所使用的，術語「層」是指一材料部分，其一區域具有一厚度。一層的範圍可以在整個下層或上層結構上延伸，或者其範圍可以小於下層或上層結構的範圍。此外，一層可以為均勻或不均勻連續結構的一區域，其厚度可小於該連續結構的厚度。例如，一層可以位於該連續結構的頂表面及底表面之間或在該連續結構的頂表面及底表面之間的任何一對水平平面之間。一層可以水平地、垂直地及/或沿著漸縮表面延伸。一基底可以為一層，其可以包括一層或多層，及/或可以在其上面及/或下面具有一層或多層。一層可以包括多層。例如，互連層可以包括一個或多個導體及接觸層（其中形成有接觸件、互連線及/或通孔）以及一個或多個介電層。
本文所使用的術語「名義上/大體上(nominal)」或「名義上地/大體上地(nominally)」是指在產品或製程的設計階段期間設定的組件或製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的數值範圍。數值範圍可能由於製造工藝或公差而有輕微變化。如本文所使用的術語「約/大約」表示可能會隨著與對象半導體元件相關聯的特定技術點而改變的給定量數值。基於特定的技術點，術語「約/大約」可以指示出給定量數值，例如在該數值的10-30％內變化（例如，該數值的±10％、±20％或±30％）。
本文所使用的術語「三維記憶體裝置(3D memory device)」是指在橫向基底上具有垂直方向串列的記憶體單元電晶體(本文稱為「記憶體串」，例如反及串(NAND string))，因此記憶體串相對於基底是沿著垂直方向延伸。本文所用的術語「垂直/垂直地」是指名義上垂直於基底之橫向表面。
如第1圖所示，其繪示了一範例之三維記憶體裝置的剖面示意圖。三維記憶體裝置可為包括設置在基底100上的導體/介電質交替堆疊110的三維反及記憶體裝置。導體/介電質交替堆疊可包括複數個導體層/介電層對。導體/介電質交替堆疊110中的導體層/介電層對的數目(例如32、64或96)可以決定三維記憶體裝置中的記憶體單元的數目。導體/介電質交替堆疊中的介電層1101與導電層1102在垂直方向上可以交替。換句話說，除了位於導體/介電質交替堆疊110最上方或最下方的介電層1101與導電層1102，各導電層1102的兩側可以鄰接於兩個介電層1101，且各介電層1101的兩側鄰接於兩個導電層1102。
介電層1101可包括介電材料，其包括(但不限於)氧化矽、氮化矽、氮氧化矽或是以上材料的任意組合。導電層1102可包括導電材料，其包括(但不限於)鎢、鈷、銅、鋁、多晶矽(polysilicon)、摻雜矽(doped silicon)、矽化物或是以上材料的任意組合。在一些實施例中，導電層1102包括金屬層，例如鎢，且介電層1101包括氧化矽。
在一些實施例中，複數個通道孔可形成於導體/介電質交替堆疊110之中。一磊晶層122可形成於各通道孔的底部。可形成閘極介電層124以圍繞磊晶層122的側壁。包括電荷捕捉層1301與通道層1302的記憶體層可以形成於磊晶層122的上方。填充層1303可以形成於記憶體層的內部。在一些實施例中，電荷捕捉層1301可具有氧化矽/氮化矽/氧化矽(ONO)的結構，通道層1302可為多晶矽(polysilicon)層，且填充層1303可為氧化物層。
一記憶體單元串可以垂直地在各通道孔中形成。對各記憶體單元串來說，各導體層1102可用來作為控制閘極。在通道孔底部分的磊晶層122可用來作為記憶體單元串的源極線選擇器(source line selector，SLS)。本文中的源極線選擇器也可被稱為「下部分選擇器」或「底部分選擇器」。
在一些現有的三維記憶體裝置的製造方法中，其製程步驟包括：形成包括交替堆疊的絕緣層與犧牲層的介電交替堆疊，藉由朝向基底表面蝕刻介電交替堆疊以形成通道孔，藉由進行選擇性磊晶成長以在通道孔的底部分形成磊晶層，在通道孔中形成記憶體層，移除犧牲層，藉由進行氧化製程以在磊晶層的表面形成氧化矽閘極介電層，以及進行金屬填充製程以在磊晶層周圍形成金屬閘極。藉此，可以形成源極線選擇器。
在上述形成源極線選擇器裝置的製程中，選擇性的磊晶成長製程需要大量的熱，且溫度通常大於800°C，因此可能會影響周邊電路裝置的形成。另外，在蝕刻通道孔之後，基底的表面的平整度不佳，因此會影響磊晶成長的品質以及進一步影響源極線選擇器裝置的表現。
本揭露的各種實施例提供具有用於記憶體陣列的源極線選擇器的三維記憶體裝置。藉由蝕刻基底以形成突出島陣列，源極線選擇器的通道區可以不用磊晶成長來形成，因此減少製程的熱需求。藉此，可以確保三維記憶體裝置的電晶體通道的表現、源極線選擇器的開關的表現以及周邊電路的裝置的表現。
請參考第2圖，所示為本揭露一些實施例的用以形成三維記憶體裝置的一方法範例的流程示意圖。第3圖至第17圖所示為一範例之三維記憶體裝置在第2圖所示的方法的特定製造步驟中的剖面示意圖和/或俯視示意圖。
如第2圖所示，方法200起始於步驟S01，可提供一基底100。在一些實施例中，基底100可為任何適合的半導體基底，其具有任何適合的材料和/或結構，例如單晶矽單層基底、多晶矽(polysilicon)單層基底、多晶矽與金屬多層基底、鍺基底、矽化鍺(SiGe)基底、隔離層上覆矽(silicon on insulator, SOI)基底、隔離層上覆鍺(germanium on insulator, GOI)基底、砷化鎵(GaAs)基底、磷化銦(InP)基底、碳化矽(SiC)基底、矽與矽化鍺(Si/SiGe)多層基底、隔離層上覆矽化鍺(SGOI)多層基底等等。在下述本文中，基底100例如為單晶矽基底。
在一些實施例中，中心記憶體區與周邊電路區可被整合在基底100上。在一些實施例中，基底100可包括中心記憶體區而沒有周邊電路區。中心記憶體區可用來形成三維反及記憶體裝置的記憶體單元。周邊電路區可用來形成和三維反及記憶體裝置操作相關的一個或多個周邊電路。周邊電路可包括一個或多個互補式金屬氧化物半導體(CMOS)裝置。
請參考第2圖，方法200進行到步驟S02，其中基底100可被蝕刻，以形成包括一陣列的突出島112的凹陷區110，如第6圖所示。
在一些實施例中，基底100的中心記憶體區可被蝕刻以形成凹陷區110。多個井摻雜(well doping)區可形成於基底100的中心記憶體區內。由於突出島112係藉由蝕刻基底100而形成，突出島112與基底100可具有相同的材料和晶體結構。在蝕刻製程之後，基底100的剩餘部分可形成突出島112。突出島112可以被規律地設置，以形成突出島112陣列。各突出島112可分別對應在後續製程中形成的一通道孔。在一些實施例中，各突出島112可具有圓柱體形狀。
具體而言，形成包括突出島112陣列的凹陷區110的步驟可包括以下製程。
在一些實施例中，第一硬遮罩層102與第一光阻層104可以依序形成於基底100上，如第3圖所示。第一硬遮罩層102包括具有單層結構或多層結構。硬遮罩層102的材料可為氧化矽、氮化矽、氮氧化矽、非晶碳等等，或是以上材料的組合。第一光阻層104可為正光阻或是負光阻。
在一些實施例中，第一硬遮罩層102可包括氧化矽層、非晶碳層以及氮氧化矽層。第一光阻層104可為負光阻層。第一硬遮罩層102可藉由進行化學氣相沉積或熱氧化製程而形成在基底100上。第一光阻層104可藉由將負光阻材料旋塗在第一硬遮罩層102上而形成。
如第4圖所示，可以在第一光阻層104上設置屏蔽板，並且對第一光阻層104進行曝光製程。藉此，屏蔽板上的圖案可以被轉移至第一光阻層104。
由於第一光阻層104為負光阻層，因此可以在顯影製程中移除未被照射到的部分第一光阻層1042，而被照射到的其餘部分的第一光阻層1041在顯影製程中會被保留以形成圖案化的第一光阻層1041，如第5圖所示。
使用圖案化的第一光阻層1041作為光罩以圖案化第一硬遮罩層102，如第6圖所示。在一些實施例中，可進行乾蝕刻製程，例如反應離子蝕刻(RIE)製程以蝕刻第一硬遮罩層102。藉此，第一光阻層1041的圖案可以被轉移至第一硬遮罩層102。圖案化第一光阻層1041可被清潔以及移除。
使用圖案化硬遮罩層102作為光罩，可圖案化基底100以形成包括一陣列的突出島112的凹陷區110，如第6圖與第7圖所示，其中第6圖所示為基底100的凹陷區110的剖面示意圖，而第7圖所示為基底100的凹陷區110的俯視示意圖。如第6圖所示，在蝕刻製程後，被移除的基底110的部分可形成凹陷區110，而未移除的基底110的部分可形成多個突出島112。多個突出島112可設置為陣列以形成突出島陣列，如第7圖所示。
由於突出島112陣列是藉由蝕刻基底100所形成，突出島112陣列可具有和基底100相同的材料與晶體結構。舉例來說，在一些實施例中，突出島112的材料可為單晶矽。在不使用成長製程來形成突出島112情況下，突出島112可對後續製程所形成的源極線選擇器提供較高品質的通道區。藉此，所形成的源極線選擇器的表現可以提升。
在突出島112陣列形成之後，突出島112陣列上的第一硬遮罩層102可以被移除或保留。如第6圖所示，在一些實施例中保留了第一硬遮罩層102 。
所形成的各突出島112可以為後續製程所形成的源極線選擇器的通道區。也就是說，通道孔係形成在各突出島112的上方。因此，可以再次使用上述蝕刻製程中用以將圖案轉移至光阻層104的屏蔽板以形成通道孔，藉此減少製造成本。
請參考第2圖，方法200進行到步驟S03，可以在多個突出島112的側壁上與基底110的凹陷區110的表面上形成閘極介電層114，如第8圖所示。
各突出島112可為對應的源極線選擇器的通道區。閘極介電層可形成於源極線選擇器的通道區上，用以形成後來的通道選擇器。閘極介電層可包括二氧化矽或和二氧化矽相關的具有高介電常數(high-k)的介電材料。在一些實施例中，閘極介電層114係藉由熱氧化製程所形成的二氧化矽。在熱氧化製程後，可形成閘極介電層114以覆蓋多個突出島112與基底100的凹陷區110的暴露表面。位於多個突出島112的頂表面的閘極介電層114在後續形成記憶體層時可以被移除。
請參考第2圖，方法200進行到步驟S04，其中可形成底層犧牲層116以環繞多個突出島112的下部分，如第11圖所示。底層犧牲層116可以形成於凹陷區110的閘極介電層114上以環繞多個突出島112的下部分。也就是說，底層犧牲層116的頂表面低於多個突出島112的頂表面，如第11圖所示。
在一些實施例中，底層犧牲層116可以在後續製程中被移除。並且，可填充金屬層以佔據犧牲層116的位置。因此，填充的金屬層可環繞多個突出島112的下部分以作為源極線選擇器的閘極。底層犧牲層116的材料可依據底層犧牲層116在後續被移除時的蝕刻選擇特性而決定。在一些實施例中，犧牲層的材料可為氮化矽(Si3 N4 )。
具體而言，底層犧牲層116可藉由以下製程形成。如第9圖所示，底層犧牲層116可藉由化學氣相沉積製程或是任何其他適合的沉積製程來沉積。如第10圖所示，可藉由平坦化製程以使底層犧牲層116平坦化，例如化學機械研磨(CMP)製程。如第11圖所示，可以進行蝕刻製程來移除底層犧牲層116的上部分，例如乾蝕刻製程或濕蝕刻製程。可蝕刻底層犧牲層116至預先決定的厚度，藉此剩餘的部分底層犧牲層116可環繞多個突出島112的下部分。也就是說，底層犧牲層116的頂表面低於多個突出島112的頂表面。
請參考第2圖，方法200進行到步驟S05，在底層犧牲層116與多個突出島112上可形成包括交替堆疊的絕緣層與犧牲層的介電交替堆疊130，如第14圖所示。
介電交替堆疊130的層的數目可根據垂直方向上欲形成的記憶體單元的數目來決定。介電交替堆疊130的層的數目可為32、64及128等等。在一些實施例中，介電交替堆疊130的層的數目可以和犧牲層的數目有關。犧牲層在後續製程中可被置換為導體層。絕緣層係用於分開導體層。導體層可用來做為三維反及記憶體裝置的控制閘極。
介電交替堆疊130的層的數目可決定垂直方向上記憶體單元的數目。因此，介電交替堆疊130的層的數目大代表了較高的整合度。值得注意的是，在所示的圖中僅繪示一些層作為範例，並不因此限制本揭露的範圍。
絕緣層與犧牲層的材料可根據後續製程的蝕刻選擇特性而決定。在一些實施例中，各絕緣層可為氧化矽(SiO2 )層，且各犧牲層可為氮化矽(SiN2 )層。
具體而言，形成介電交替堆疊130的製程可包括以下製程。如第12圖所示，第一絕緣層1201可藉由進行沉積製程來形成。舉例來說，可以進行化學氣相沉積以填充氧化矽以形成第一絕緣層1201。
如第13圖所示，可以進行平坦化製程而將第一絕緣層1201平坦化。第一絕緣層1201的頂表面可高於多個突出島112的頂表面。位於多個突出島112上的第一絕緣層1201的上部分可被移除以達成第一絕緣層1201的平坦化。在平坦化製程後，第一絕緣層1201仍然覆蓋多個突出島112的頂表面。藉此，有利於後續製作用以形成記憶體單元的堆疊層。
如第14圖所示，多個犧牲層122與多個絕緣層120可交替堆疊在平坦化的第一絕緣層1201上以形成介電交替堆疊130。犧牲層122與絕緣層120可藉由任何適合的薄膜沉積製程來形成，包括(但不限於)化學氣相沉積(CVD)，物理氣相沉積(PVD)，原子層沉積(ALD)或是以上的任意組合。
請參考第2圖，方法200進行到步驟S06，可蝕刻介電交替堆疊130以形成多個通道孔140，如第15圖所示。各通道孔140可對應一個突出島112。突出島112可為源極線選擇器的通道區。各通道孔140可被用以形成連結至對應突出島112的記憶體層。
具體來說，第二硬遮罩層與圖案化第二光阻層(圖未示)可依序形成於介電交替堆疊130上。上述用以形成多個突出島112的屏蔽板可被再次用以形成圖案化第二光阻層。可進行蝕刻製程以轉移第二光阻層的圖案至第二硬遮罩層，然後可移除第二光阻層。
可藉由進行任何適合的蝕刻製程而蝕刻介電交替堆疊130，例如反應離子蝕刻(RIE)製程。可蝕刻介電交替堆疊130直到暴露出多個突出島112的頂表面。藉此，多個通道孔140可形成於多個突出島112上，如第15圖所示。各通道孔140分別位於一個突出島112上，用來形成後續製程中的記憶體層。
請參考第2圖，方法200進行到步驟S07，可分別在各個通道孔140中形成記憶體層150。如第16圖所示，記憶體層150可包括位在通道孔140的側壁上的電荷捕捉層1501、位在電荷捕捉層1501的側壁上的通道層1502，以及被通道層1502環繞的絕緣填充層1503。
在一些實施例中，電荷捕捉層1501可為複合介電層，例如穿隧層、儲存層以及阻擋層的組合。穿隧層可包括介電材料，其包括(但不限於)氧化矽、氮化矽、氮氧化矽或是以上材料的任意組合。來自通道層1502的電子或電洞可經由穿隧層而穿隧至儲存層。儲存層可包括用以儲存電荷以操作記憶體的材料。儲存層材料包括(但不限於)氮化矽、氮氧化矽、氧化矽與氮化矽的組合，或是以上材料的任意組合。阻擋層可包括介電材料，其包括(但不限於)氧化矽或氧化矽/氮化矽/氧化矽(ONO)的組合。阻擋層還可包括高介電常數層，例如氧化鋁(Al2 O3 )層。在一些實施例中，電荷捕捉層1501可包括氧化矽/氮化矽/氧化矽(ONO)結構。
在多個通道孔140的側壁上形成電荷捕捉層1501之後，可以在電荷捕捉層1501的側壁上形成通道層1502。通道層1502的材料可為多晶矽。電荷捕捉層1501與通道層1502可藉由任何薄膜沉積製程來形成，例如ALD、CVD、PVD、任何其他合適的製程，或是以上製程的任意組合。通道層1502可包括半導體材料，例如多晶矽。
在一些實施例中，在形成通道層1502之前，可以移除形成在各通道孔140中的突出島112頂表面的電荷捕捉層1501，藉此所沉積的通道層1502可以接觸於各通道孔140中的突出島112的頂表面。絕緣填充層1503可填入至各通道孔140中被通道層1502所環繞的的間隙內。
請參考第2圖，方法200進行到步驟S08，介電交替堆疊130中的犧牲層122與底層犧牲層116可被置換為導電層123，如第17圖所示。
在一些實施例中，可以進行閘極置換製程(也可稱為「字元線置換」製程)以將犧牲層122與底層犧牲層116(例如氮化矽層)置換為導電層123。導電層123可包括導電材料，其包括(但不限於)鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、矽化物或是以上材料的任意組合。
將犧牲層122與底層犧牲層116置換為導電層123的步驟可進行對絕緣層120(例如氧化矽)具有選擇性的犧牲層122與底層犧牲層116(例如氮化矽)濕蝕刻製程並且對結構填充導電層123(例如鎢)。可藉由PVD、CVD、ALD、任何其他適合的製程或是以上製程的任意組合來填充導電層123。
因此，在閘極置換製程之後，介電交替堆疊130成為導體/介電質交替堆疊131。如第17圖所示，導體/介電質交替堆疊131可包括交替堆疊的導電層123與絕緣層120。
具體而言，可形成一個或多個垂直穿過介電交替堆疊130的閘極線狹縫(圖未示)。在一個或多個閘極線狹縫中填入對絕緣層120與犧牲層122以及底層犧牲層116具有高選擇比的酸液。在一些實施例中，磷酸(H3 PO4 )可被用以移除包括氮化矽材料的犧牲層122與底層犧牲層116。
在移除製程之後，導體材料(例如金屬材料)可被填入至絕緣層120之間的間隙。在一些實施例中，金屬材料可為鎢(W)。接著，N型汲極接觸件160可形成於各通道孔140的上部分，用以連接汲極選擇器。再者，可以進行離子佈值製程以在各通道孔140的頂部分形成汲極接觸件160。
在閘極置換製程與離子佈值製程之後，導電層123可被用作三維反及記憶體裝置的閘極線。導體/介電質交替堆疊131中的各導電層123與儲存層150可形成記憶體單元。也就是說，各通道孔140內可以形成一記憶體單元串。源極線選擇器可以位於記憶體單元串的底部分。源極線選擇器的通道可為突出島112。閘極介電層114可形成於突出島112的側壁上。突出島112的下部分可被底層導體層1231環繞。突出島112的頂表面可接觸於儲存層150。
本揭露還提供藉由上述方法形成的三維記憶體裝置。如第17圖所示，三維記憶體裝置可包括基底100，其包括凹陷區以及設置於凹陷區上的突出島112陣列。閘極介電層114設置在突出島112的側壁上與基底100的凹陷區的頂表面上。突出島112陣列可以藉由蝕刻基底100來形成。
三維記憶體裝置還可包括環繞各突出島112陣列的側壁的底層導體層1231。由於底層導體層1231可作為金屬氧化物半導體場效電晶體(MOSFET)的底部選擇閘(BSG)且各突出島112可作為MOSFET的可選擇性磊晶成長(SEG)，底層導體層1231的頂表面可以低於各突出島112陣列的頂表面以形成複數個MOSFET。
三維記憶體裝置還可包括位於底層導體層1231上的導體/介電質交替堆疊131。導體/介電質交替堆疊131可包括多個交替堆疊的絕緣層120與導電層123。導體/介電質交替堆疊131的底表面低於突出島112陣列的頂表面。突出島112陣列的頂表面可低於導體/介電質交替堆疊131的最低導體層的底表面。換句話說，各突出島112的頂表面低於導體/介電質交替堆疊131的最低絕緣層的頂表面。藉此，所形成的SEG的頂表面可低於最低控制閘極的底表面以避免短路。
三維記憶體裝置還可包括垂直穿過導體/介電質交替堆疊131的多個通道孔。各通道孔可位於一個突出島112的上方。在各通道孔中，儲存層150可接觸於突出島112。突出島112可作為源極線選擇器的通道區。
在一些實施例中，儲存層150可包括位在通道孔的側壁上的電荷捕捉層1501、位在通道孔中間的絕緣填充層1503，以及位於電荷捕捉層1501與絕緣填充層1503之間的通道層1502。
本揭露的各種實施例提供具有較小晶粒尺寸、較高裝置密度與改善表現的三維記憶體裝置。藉由垂直堆疊記憶體單元，可以增加三維記憶體裝置的密度。藉由蝕刻基底以形成突出島陣列，可以不用磊晶成長來形成源極線選擇器的通道區，因此減少製程的熱需求。藉此，可以確保三維記憶體裝置的電晶體通道的表現以及周邊電路的裝置表現。
據此，本揭露的一部分揭露了用以形成三維(3D)反及記憶體裝置的方法，其包括：在基底內形成包括複數個突出島的凹陷區；形成一閘極介電層，用以覆蓋複數個突出島的頂表面與側壁以及基底的凹陷區的頂表面；在閘極介電層上形成底層犧牲層，用以環繞複數個突出島的側壁；在底層犧牲層與複數個突出島上形成包括複數個絕緣層與犧牲層交替堆疊的介電交替堆疊；形成穿過介電交替堆疊的複數個通道孔，各通道孔分別對應複數個突出島的其中一個設置；以及在各通道孔中形成記憶體層，其中記憶體層的通道層電連接對應的突出島。
在一些實施例中，在基底內形成包括複數個突出島的凹陷區的步驟包括：在基底上形成硬遮罩層；在硬遮罩層上形成圖案化光阻層；使用圖案化光阻層作為遮罩以圖案化硬遮罩層；以及使用圖案化硬遮罩層作為遮罩以蝕刻基底，以形成包括該複數個突出島的凹陷區。
在一些實施例中，在基底內形成包括複數個突出島的凹陷區的步驟包括：蝕刻基底以形成包括一陣列的複數個突出島的凹陷區。
在一些實施例中，在閘極介電層上形成底層犧牲層以環繞該複數個突出島的側壁的步驟包括：填充底層犧牲層以掩埋該複數個突出島；平坦化底層犧牲層；以及移除底層犧牲層的一頂部分，使得剩餘的底層犧牲層的頂表面低於該複數個突出島的頂表面。
在一些實施例中，在底層犧牲層與該複數個突出島上形成介電交替堆疊的步驟包括：在底層犧牲層上沉積第一絕緣層以掩埋該複數個突出島；平坦化第一絕緣層，使得剩餘的第一絕緣層的頂表面高於該複數個突出島的頂表面；以及在第一絕緣層上形成複數個交替的犧牲層與絕緣層。
在一些實施例中，在各通道孔形成記憶體層的步驟包括：在各通道孔的側壁上形成電荷捕捉層；在電荷捕捉層的側壁上形成通道層，接觸於該複數個突出島的其中一個；以及形成絕緣填充層以填充通道層的間隙。
在一些實施例中，所述方法還包括將介電交替堆疊內的底層犧牲層與犧牲層置換為導體層。
在一些實施例中，將介電交替堆疊內的底層犧牲層與犧牲層置換為導體層的步驟包括：形成一個或多個垂直穿過介電交替堆疊的狹縫；透過一個或多個狹縫蝕刻底層犧牲層與犧牲層；將導體材料填入該等絕緣層之間的間隙。
在一些實施例中，透過一個或多個狹縫蝕刻底層犧牲層與犧牲層的步驟包括：在一個或多個狹縫中填入對絕緣層與犧牲層之間具有高選擇比的酸液。
在一些實施例中，所述方法還包括在各該通道孔的一頂部分形成汲極接觸件，使得各該突出島作為在各通道孔的底部分的源極線選擇器的通道區。
本揭露的另一方面提供三維反及記憶體裝置，包括：基底，其包括位在基底的凹陷區的複數個突出島；閘極介電層，覆蓋該複數個突出島的頂表面與側壁以及基底的該凹陷區的頂表面；閘極介電層，覆蓋該複數個突出島的頂表面與側壁以及基底的凹陷區的頂表面；底層導體層，位於在閘極介電層上以環繞該複數個突出島的側壁；導體/介電質交替堆疊，其包括位在底層導體層上與該複數個等突出島上的交替堆疊的複數個絕緣層與導體層；複數個通道孔，垂直穿過導體/介電質交替堆疊，各該通道孔係位在一個該突出島上方；以及記憶體層，位於各該通道孔中，其中記憶體層的通道層電連接於對應的一個該突出島。
在一些實施例中，該複數個突出島係藉由蝕刻基底所形成。
在一些實施例中，該複數個突出島係設置為一陣列。
在一些實施例中，底層導體層的高度低於各該突出島的高度。
在一些實施例中，底層導體層的頂表面低於各該突出島的頂表面。
在一些實施例中，各該突出島的頂表面低於導體/介電質交替堆疊中的最低絕緣層的頂表面。
在一些實施例中，絕緣層包括氧化矽。
在一些實施例中，底層導體層與導體層包括鎢。
在一些實施例中，各通道層中的記憶體層包括：各通道孔的側壁上的電荷捕捉層；接觸於位於電荷捕捉層的側壁上的突出島的通道層；以及填充於通道層中的間隙的絕緣填充層。
在一些實施例中，所述裝置還包括位在各通道孔的頂部分的汲極接觸件。突出島用作位在各通道孔的底部分的源極線選擇器的通道區。
以上對具體實施例的描述將充分揭示本揭露內容的一般性質，其他人可以通過應用相關領域技術範圍內的知識，輕易地將特定實施例調整及/或修改於各種應用，而無需過度實驗與背離本揭露內容的一般概念。因此，基於這裡給出的教導及指導，這樣的修改及調整仍應屬於本揭露的實施例的均等意涵及範圍內。應該理解的是，本文中的措辭或術語是為了描述的目的而非限制的目的，使得本說明書的術語或措辭將由相關領域技術人員根據教導及指導來解釋。
以上本揭露的實施例已借助於功能構建塊來描述，該功能構建塊示出了特定功能及其關係的實現。為了描述的方便，這些功能構建塊的邊界/範圍在本文中係被任意的定義，在適當地實現所指定的功能及關係時，可以定義出替代邊界/範圍。
發明內容及摘要部分可以闡述出發明人所設想的本揭露的一個或多個的示範性實施例，但並非全部的示範性實施例，並且因此不旨在以任何方式限制本揭露內容及所附權利要求範圍。
本揭露的廣度及範圍不應受上述任何示範性實施例所限制，而應僅根據以下權利要求及其均等物來限定。
100‧‧‧基底
102‧‧‧第一硬遮罩層
104、1042‧‧‧第一光阻層
1041‧‧‧圖案化第一光阻層
110‧‧‧凹陷區
1101‧‧‧介電層
1102‧‧‧導體層
112‧‧‧突出島
114、124‧‧‧閘極介電層
116‧‧‧底層犧牲層
120‧‧‧絕緣層
1201‧‧‧第一絕緣層
122‧‧‧犧牲層、磊晶層
123‧‧‧導電層
1231‧‧‧底層導體層
130‧‧‧介電交替堆疊
1301、1501‧‧‧電荷捕捉層
1302、1502‧‧‧通道層
1303、1503‧‧‧填充層
131‧‧‧導體/介電質交替堆疊
140‧‧‧通道孔
150‧‧‧儲存層
160‧‧‧汲極接觸件
200‧‧‧方法
S01、S02、S03、S04、S05、S06、S07、S08‧‧‧步驟
所附圖式併入本文並構成說明書的一部分，其例示出了本揭露所揭示的實施例，並且與詳細說明一起進一步用於解釋本揭露所揭示的原理，以使相關領域技術人員能夠製作及使用本揭露所揭示的內容。 第1圖所示為一範例之3D記憶體裝置的剖面示意圖。 第2圖所示為根據本揭露某些實施例用以形成三維記憶體裝置的方法範例的流程示意圖。 第3圖至第17圖所示為一範例之三維記憶體裝置在第2圖所示的方法的特定製造步驟中的剖面示意圖和/或俯視示意圖。 下文將配合所附圖示說明本揭露之實施例。

Claims (20)

  1. 一種形成三維(3D)反及(NAND)記憶體裝置的方法，包括： 在一基底內形成包括複數個突出島的一凹陷區； 形成一閘極介電層，用以覆蓋該複數個突出島的頂表面與側壁以及該基底的該凹陷區的頂表面； 在該閘極介電層上形成一底層犧牲層，用以環繞該複數個突出島的側壁； 在該底層犧牲層與該複數個突出島上形成包括複數個絕緣層與犧牲層交替堆疊的一介電交替堆疊； 形成穿過該介電交替堆疊的複數個通道孔，各該通道孔對應該複數個突出島的其中一個設置；以及 在各該通道孔中形成一記憶體層，其中該記憶體層的一通道層電連接對應的一個該突出島。
  2. 如請求項1所述的方法，其中在包括該複數個突出島的該基底內形成該凹陷區的步驟包括： 在該基底上形成一硬遮罩層； 在該硬遮罩層上形成一圖案化光阻層； 使用該圖案化光阻層作為遮罩以圖案化該硬遮罩層；以及 使用該圖案化硬遮罩層作為遮罩以蝕刻該基底，以形成包括該複數個突出島的該凹陷區。
  3. 如請求項1所述的方法，其中在該基底內形成包括該複數個突出島的該凹陷區的步驟包括： 蝕刻該基底以形成包括一陣列的該複數個突出島的該凹陷區。
  4. 如請求項1所述的方法，其中在該閘極介電層上形成該底層犧牲層用以環繞該複數個突出島的側壁的步驟包括： 填充該底層犧牲層以掩埋該複數個突出島； 平坦化該底層犧牲層；以及 移除該底層犧牲層的一頂部分，使得剩餘的該底層犧牲層的一頂表面低於該複數個突出島的頂表面。
  5. 如請求項1所述的方法，其中在該底層犧牲層與該複數個突出島上形成該介電交替堆疊的步驟包括： 在該底層犧牲層上沉積一第一絕緣層以掩埋該複數個突出島； 平坦化該第一絕緣層，使得剩餘的該第一絕緣層的一頂表面高於該複數個突出島的頂表面；以及 在該第一絕緣層上形成交替設置的複數個犧牲層與絕緣層。
  6. 如請求項1所述的方法，其中在各該通道孔形成該記憶體層的步驟包括： 在各該通道孔的側壁上形成一電荷捕捉層； 在該電荷捕捉層的側壁上形成一通道層，接觸於該複數個突出島的其中一個；以及 形成一絕緣填充層以填充該通道層的一間隙。
  7. 如請求項1所述的方法，還包括： 將該介電交替堆疊內的該底層犧牲層與該複數個犧牲層置換為導電層。
  8. 如請求項7所述的方法，其中將該介電交替堆疊內的該底層犧牲層與該複數個犧牲層置換為該導電層的步驟包括： 形成一個或多個垂直穿過該介電交替堆疊的狹縫； 透過該一個或多個狹縫蝕刻該底層犧牲層與該複數個犧牲層；以及 將一導體材料填入該複數個絕緣層之間的間隙。
  9. 如請求項8所述的方法，其中透過該一個或多個狹縫蝕刻該底層犧牲層與該複數個犧牲層的步驟包括： 於該一個或多個狹縫中填入對該絕緣層與該犧牲層之間具有高選擇比的一酸液。
  10. 如請求項1所述的方法，還包括： 在各該通道孔的一頂部分形成一汲極接觸件，使得各該突出島作為在各該通道孔的一底部分的一源極線選擇器的一通道區。
  11. 一種三維反及記憶體裝置，包括： 一基底，其包括位在該基底的一凹陷區的複數個突出島； 一閘極介電層，覆蓋該複數個突出島的頂表面與側壁以及該基底的該凹陷區的頂表面； 一底層導體層，位於該閘極介電層上以環繞該複數個突出島的側壁； 一導體/介電質交替堆疊，其包括位在該底層導體層上與該複數個突出島上的交替堆疊的複數個絕緣層與導體層； 複數個通道孔，垂直穿過該導體/介電質交替堆疊，各該通道孔係位在一個該突出島上方；以及 一記憶體層，位於各該通道孔中，其中該記憶體層的一通道層電連接於對應的一個該突出島。
  12. 如請求項11所述的裝置，其中該複數個突出島係藉由蝕刻該基底所形成。
  13. 如請求項11所述的裝置，其中該複數個突出島係設置為一陣列。
  14. 如請求項11所述的裝置，其中該底層導體層的高度低於各該突出島的高度。
  15. 如請求項11所述的裝置，其中該底層導體層的頂表面低於各該突出島的頂表面。
  16. 如請求項11所述的裝置，其中各該突出島的頂表面低於該導體/介電質交替堆疊中的最低絕緣層的頂表面。
  17. 如請求項11所述的裝置，其中該等絕緣層包括二氧化矽。
  18. 如請求項11所述的裝置，其中該底層導體層與該等導體層包括鎢。
  19. 如請求項11所述的裝置，其中各該通道孔中的該記憶體層包括： 一電荷捕捉層，位於各該通道孔的側壁上； 一通道層，接觸於位在該電荷捕捉層的側壁上的一個該突出島；以及 一絕緣填充層，填充該通道層中的一間隙。
  20. 如請求項11所述的裝置，還包括： 一汲極接觸件，位於各該通道孔的一頂部分上； 其中各該突出島係作為在各該通道孔的一底部分的一源極線選擇器的一通道區。
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