TWI749383B - 半導體結構及其製備方法 - Google Patents

半導體結構及其製備方法 Download PDF

Info

Publication number
TWI749383B
TWI749383B TW108138386A TW108138386A TWI749383B TW I749383 B TWI749383 B TW I749383B TW 108138386 A TW108138386 A TW 108138386A TW 108138386 A TW108138386 A TW 108138386A TW I749383 B TWI749383 B TW I749383B
Authority
TW
Taiwan
Prior art keywords
dielectric layer
gate dielectric
fin
semiconductor structure
gate
Prior art date
Application number
TW108138386A
Other languages
English (en)
Other versions
TW202105743A (zh
Inventor
周益賢
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202105743A publication Critical patent/TW202105743A/zh
Application granted granted Critical
Publication of TWI749383B publication Critical patent/TWI749383B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本揭露提供一種半導體結構及其製備方法。該半導體結構包括一基底、一第一元件、一第二元件、一鰭部、一第一閘極介電層、一第二閘極介電層，以及該鰭部的一裁切區。該第二元件鄰近該第一元件設置。該鰭部配置在位在該第一元件與該第二元件之間的該基底上。該第一閘極介電層配置在該鰭部的一第一部份上，而該第二閘極介電層配置在該鰭部的一第二部份上。該鰭部的該裁切區形成在位在該第一元件與該第二元件之間的一溝槽內。

Description

半導體結構及其製備方法
本申請案主張2019/07/17申請之美國正式申請案第16/514,327號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體結構及其製備方法。特別是有關於具有在相鄰元件之間的一溝槽內之一切割區的多個鰭部之結構及其製備方法。
半導體積體電路(integrated circuit，IC)在一有限的晶圓區域中具有一非常大量的電路部件(circuit elements)。半導體積體電路行業已因各種電子元件積體密度的持續提升而經歷持續且快速的成長。很大程度上，積體密度的該些提升源自於最小特徵尺寸(minimum feature size)的重複減小，此使得更多的組件能夠整合至給定區域中。由於積體組件所佔據的面積主要位於半導體晶圓的表面上，該些整合度提升本質上是在二維(two-dimensional，2D)的層面上。儘管微影之顯著改良已導致2D積體電路形成之顯著改良，但可在兩個維度上達成之密度仍存在實體限制。此等限制之一係製造此等組件所需之最小尺寸。如此的降低規格亦已增加 處理與製造ICs的複雜度，且針對這些要實現的進步，是需要在IC製造中的類似發展。
在所追求的更高元件密度中，較佳的效能、較低的成本以及在製造與設計的挑戰係已導致3D鰭式場效電晶體(FinFET)元件的發展。當這些元件的鰭部之尺寸變得更小時，在該等鰭部形成之前的該等隔離結構之產生則變得有問題。當半導體材料形成在該等鰭部未被該等閘極所覆蓋的該等暴露部份時，相較於該等鰭部的該等未裁切部份而言，該等鰭部的該等裁切部份則容許非均勻性(non-uniformity)。再者，當規格持續降低時，則控制相鄰FinFET元件的臨界電壓(threshold voltages)逐漸地困難。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部份。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一基底、一第一元件、一第二元件、一鰭部、一第一閘極介電層、一第二閘極介電層以及該鰭部的一裁切區。該第二元件鄰近該第一元件設置。該鰭部配置在位在該第一元件與該第二元件之間的該基底上。該第一閘極介電層配置在該鰭部的一第一部份上，而該第二閘極介電層配置在該鰭部的一第二部份上。該鰭部的該裁切區位在該第一元件與該第二元件之間的一溝槽(trench)內。
依據本揭露之一些實施例，該第一閘極介電層與該第二閘極介電層包括一高介電常數(k)的介電材料。
依據本揭露之一些實施例，該鰭部的該裁切區將該第一閘極介電層與該第二閘極介電層分開，而該第一閘極介電層餘留在該第一元件上，該第二閘極介電層餘留在該第二元件上。
依據本揭露之一些實施例，該第一閘極介電層與該第二閘極介電層不連續的位在該鰭部的該裁切區中。
依據本揭露之一些實施例，該第一元件與該第二元件並未分享一共同閘極介電層(common gate dielectric layer)。
依據本揭露之一些實施例，該第一元件為一n型鰭式場效電晶體(FinFET)，而該第二元件為一p型鰭式場效電晶體。
依據本揭露之一些實施例，一隔離材料配置在該鰭部的該裁切區中。
依據本揭露之一些實施例，一淺溝隔離結構(shallow trench isolation，STI)形成在該隔離材料中。
依據本揭露之一些實施例，一閘極電極配置在該第二元件的一高功函數(high-work-function)金屬上。
依據本揭露之一些實施例，一閘極金屬配置在該閘極電極上。
依據本揭露之一些實施例，該鰭部的該裁切區阻擋從該p型鰭式場效電晶體到該n型鰭式場效電晶體的一氧運輸路徑(oxygen transport pathway)。
依據本揭露之一些實施例，該鰭部的該裁切區保持該第一元件的一臨界電壓(threshold voltage)。
本揭露之另一實施例提供一種半導體結構的製備方法。該 製備方法包括下列步驟：提供一基底；在該基底上形成一鰭部；在該鰭部的一第一部份上形成一第一閘極介電層；在該鰭部的一第二部份上形成一第二閘極介電層；在該第一閘極介電層與該第二閘極介電層上形成一圖案化遮罩層；以及蝕刻該鰭部的一暴露部份，以在一第一元件與一第二元件之間的一溝槽內提供一裁切區，其中該第二元件鄰近該第二元件設置。
依據本揭露之一些實施例，該第一閘極介電層與該第二閘極介電層包括高介電常數(k)的介電材料。
依據本揭露之一些實施例，該鰭部的該裁切區將該第一閘極介電層與該第二閘極介電層分開，而該第一閘極介電層餘留在該第一元件上，該第二閘極介電層餘留在該第二元件上。
依據本揭露之一些實施例，該第一元件為一n型鰭式場效電晶體(FinFET)，而該第二元件為一p型鰭式場效電晶體。
依據本揭露之一些實施例，一隔離材料配置在該鰭部的該裁切區中。
依據本揭露之一些實施例，一淺溝隔離結構形成在該隔離材料中。
依據本揭露之一些實施例，一閘極電極配置在該第二元件的一高功函數(high-work-function)金屬上。
依據本揭露之一些實施例，一閘極金屬配置在該閘極電極上。
因為在本揭露的半導體結構中的該等鰭部並未被裁切，直到該等源極/汲極區形成在該等鰭部上之後，所以較佳的是，該等源極/汲極區的半導體材料前後一致穿過所有的鰭式場效電晶體元件。再者，在該 等鰭部的該裁切區中的該等隔離結構能夠側向地隔離該等主動(active)鰭式場效電晶體元件。在本揭露的半導體結構中，該第一閘極介電層與該第二閘極介電層不連續的位在該等鰭部的該裁切區中，且該等鰭式場效電晶體元件並未分享一共同閘極介電層。在用於該等鰭式場效電晶體元件之該等高功函數金屬沉積之前，裁切該半導體結構的該等鰭部。據此，可停止氧從該等p型鰭式場效電晶體元件到該等n型鰭式場效電晶體元件的擴散，藉此能夠控制在該半導體結構中之鰭式場效電晶體的臨界電壓。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
1:半導體結構
10:材料層
15:遮罩層
20:圖案化遮罩層
20A:開口
100:基底
101:源極/汲極區
110:第一元件
120:第二元件
122:閘極電極
124:高功函數金屬
130:鰭部
130S:表面
132:第一部份
134:第二部份
140:第一閘極介電層
150:第二閘極介電層
152:暴露部份
160:裁切區
162:溝槽
170:隔離材料
180:閘極金屬
300:製備方法
S310:步驟
S320:步驟
S330:步驟
S340:步驟
S350:步驟
S360:步驟
Vt:臨界電壓
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1為依據本揭露一些實施例的一種半導體結構之平面示意圖。
圖2為沿圖1之剖線A-A'的一種半導體結構之剖視示意圖。
圖3為依據本揭露一些實施例的一種半導體結構的製備方法之流程示意圖。
圖4至圖7為依據本揭露一些實施例的該半導體結構的製備方法的各 製造階段之剖視示意圖。
本揭露之以下說明伴隨併入且組成說明書之一部份的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
其將理解的是，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部份，但是這些元件、部件、區域、層及/或部份不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部份中區分一個元件、部件、區域、層或部份。因此，以下所討論的「第一元件(firstelement)」、「部件(component)」、「區域(region)」、「層(layer)」或「部份(section)」可以被稱為第二元件、部件、區域、層或部份，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/ 或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
依據本揭露的一些實施例，圖1為依據本揭露一些實施例的一種半導體結構1之平面示意圖；圖2為沿圖1之剖線A-A'的一種半導體結構1之剖視示意圖。請參考圖1及圖2，在一些實施例中，半導體結構1包括一基底100、一第一元件(first device)110、一第二元件120、複數個鰭部(fins)130、一第一閘極介電層140、一第二閘極介電層150，以及該等鰭部130的一裁切區(cut region)160。第二元件120鄰近第一元件110設置。該等鰭部130配置在位在第一元件110與第二元件120之間的基底100上。在一些實施例中，第一閘極介電層140配置在該等鰭部130的一第一部份132上，第二閘極介電層150配置在該等鰭部130的一第二部份134上。第一元件110與第二元件120的該等源極/汲極區101配置在該等鰭部130上。在一些實施例中，該等鰭部130的裁切區160形成在第一元件110與第二元件120之間的一溝槽(trench)162內。
在一些實施例中，第一閘極介電層140與第二閘極介電層150可包含一高介電常數(k)的介電材料，例如Al2O3、HfO2、Ta2O3、TiO2、La2O3、SrTiO3、LaA1O3、Gd2O3、Y2O3、ZrO2，或具有其多層的組合。在一些實施例中，該等鳍部130的裁切區160將第一閘極介電層140與第二閘極介電層150分開，而第一閘極介電層140餘留在第一元件140上，第二閘極介電層150餘留在第二元件150上。再者，第一閘極介電層140與第二閘極介電層150不連續的位在該等鳍部130的裁切區160中，且第一元件110與第二元件120並未分享一共同閘極介電層(common gate dielectric layer)。在一些實施例中，第一元件110為一n型鰭式場效電晶體 (FinFET)，而第二元件120為一p型鰭式場效電晶體。
在一些實施例中，一隔離材料(insulator material)170配置在該等鳍部130的裁切區160中。一淺溝隔離結構(shallow trench isolation，STI)可形成在隔離材料170中。在一些實施例中，一閘極電極(gate electrode)122配置在第二元件120(p型鰭式場效電晶體)的一高功函數(high-work-function)金屬124上。在一些實施例中，一閘極金屬(gate metal)180配置在閘極電極122上。
在一些實施例中，該等鳍部130的裁切區160阻擋從從第二元件120(p型鰭式場效電晶體)到第一元件110(n型鰭式場效電晶體)的一氧運輸路徑(oxygen transport pathway)。在一些實施例中，該等鳍部130的裁切區160保持第一元件110(n型鰭式場效電晶體)的一臨界電壓(threshold voltage)Vt。
圖3為依據本揭露一些實施例的一種半導體結構1的製備方法300之流程示意圖。圖4至圖7為依據本揭露一些實施例的沿圖1之剖線A-A'之該半導體結構的製備方法的各製造階段之剖視示意圖。圖4到圖7所示的各階段亦圖例在圖3的流程圖中。在接下來的描述中，如圖4到圖7的製造階段係參考圖3中的流程步驟。
請參考圖4，依據圖3中的步驟S310，提供一基底100。在步驟S320中，在基底100上形成一鳍部130。如圖4所示，為了形成鳍部130，一遮罩層15可沉積在基底100上。舉例來說，遮罩層15可為形成在基底100上的圖案化蝕刻遮罩，例如一二氧化矽層與一氮化矽層的組合(圖中並未分開表示)。可經由遮罩層執行一或多個蝕刻製程，以便界定出並形成延伸穿過整個半導體結構1的該等鳍部130，如圖1的平面圖所示。如 所屬技術領域中具有通常知識者所將確認的，當製造具有任何數量之鰭部130的半導體結構時，可利用在本文中所揭露的結構與方法。再者，如圖1所述，該等鳍部130側向地在半導體結構1之電流傳輸方向(current transport direction)延伸，並進入到第一元件110與第二元件120的該等源極/汲極區101中。
在一些實施例中，基底100可包含任何適合的材料，包括Si、SiC、SiGe、SiGeC、GaAs、InP、InAs或其他II/VI族或III/V族化合物半導體，但並不以此為限。該等鳍部130亦可由所屬技術領域中具有通常知識者所熟知的其他適合的側壁影像技術(sidewall imaging techniques)所形成。遮罩層15可由傳統的沉積製程進行沉積，例如化學氣相沉積(CVD)。反應性離子蝕刻(reactive ion etching)及/或傳統蝕刻製程可用來形成然後移除心軸(mandrels)。依據所應用，該等鳍部130可具有一間距(pitch)，間距為45nm或更小。在一些實施例中，基底100亦可包含其他元件，例如電晶體、電阻器、電容器、二極體等等。在一些實施例中，基底100還可包括一內連接結構(interconnection structure)(圖未示)，具有配置在該等元件上的交錯疊置的佈線層(wiring layers)與通孔(vias)，以及包圍該等佈線層與該等通孔(圖未示)的一或多個層間介電質(interlayer dielectrics)。舉例來說，基底100可具有一半導體晶圓、半導體晶片，或晶圓部份。基底100可包括覆蓋在一上金屬層(upper metal layer)(圖未示)的複數個交錯的介電質與金屬內連接層(alternating dielectric and metal interconnect layers)。理應注意的是，基底100亦可為所屬技術領域中具有通常知識者所熟知的其他結構的任何差異，包括陶瓷與有機基的基底(ceramic and organic based substrates)，但並不以此為 限。
請參考圖5，在一些實施例中，依據圖3中的步驟S330，一第一閘極介電層140形成在鳍部130的一第一部份132上。在步驟S340中，一第二閘極介電層150形成在鳍部130的一第二部份134上。在步驟S350中，一圖案化遮罩層20形成在第一閘極介電層140與第二閘極介電層150上。第一閘極介電層140與第二閘極介電層150可使用傳統沉積製程進行沉積，包括離子層沈積(atomic layer deposition，ALD)或CVD製程。舉例來說，在鳍部130中的該等源極/汲極區101可以化學氣相磊晶(chemical vapor epitaxy)進行生長。一犧牲層(圖未示)可形成在第一閘極介電層140與第二閘極介電層150上。舉例來說，犧牲層可包含一材料，例如TiN，其係可以如CVD的任何傳統沉積製程進行沉積。由於在此階段之犧牲層的沉積，接下來用於形成第一元件110(n型鰭式場效電晶體)與第二元件120(p型鰭式場效電晶體)的主動高功函數金屬，將不會消極地(negatively)影響功函數特性或臨界電壓。
請參考圖5，在一些實施例中，該等鳍部130可以傳統半導體製備方法進行裁切或蝕刻。一材料層10以及一圖案化遮罩層20可沉積在犧牲層上。材料層10可為一阻劑堆疊(resist stack)，其包含一光學平坦化層(optical planarization layer，OPL)。在圖案化遮罩層20中的一開口20A可以傳統的微影製程(lithographic process)所形成，例如藉由暴露在光線下，而其係接再一蝕刻製程之後以提供鳍部130的一暴露部份152。TiN犧牲層的蝕刻製程可依據過氧化氫(hydrogen peroxide)包括濕蝕刻或乾蝕刻製程，介電材料的蝕刻製程可包括HCl/DHF製程。鳍部130的暴露部份152可形成一隔離腔室，其暴露在裁切區160中之鳍部130的一表面 130S。在一些實施例中，鳍部130的裁切區160將第一閘極介電層140與第二閘極介電層150分開，而第一閘極介電層140餘留在第一元件110(n型鰭式場效電晶體)上，第二閘極介電層150餘留在第二元件120(p型鰭式場效電晶體)上。第一閘極介電層140與第二閘極介電層150不連續的位在鳍部130的裁切區160中，第一元件110與第二元件120並未分享一共同閘極介電層。再者，在用於n型及p型鰭式場效電晶體的高功函數材料之沉積之前，即裁切鳍部130。
請參考圖6及圖7，在一些實施例中，蝕刻鳍部130的暴露部份152以提供裁切區160，而裁切區160位在第一元件110與第二元件120之間的一溝槽162內，其中第二元件120鄰近第一元件110設置。所述蝕刻製程可為經由鳍部130之暴露部份152的一非等向性(anisotropic)蝕刻製程，以移除鳍部130的一部份並界定出該溝槽162。溝槽162的總深度可依據一特別的應用而改變。在一些實施例中，溝槽162可具有一深度，其係僅移除鳍部130之一垂直高度的一部份。在一些實施例中，一隔離材料170配置並填滿在鳍部130的裁切區160中。在一些實施例中，一淺溝隔離結構172可形成在隔離材料170中。在一些實施例中，如圖7所示，一閘極電極122配置在第二元件120(p型鳍式場效電晶體)的一高功函數金屬124上。閘極電極122可依據一些實施例而配置在第一閘極介電層140上。然後，一閘極金屬180配置在閘極電極122上。可執行一或多個化學機械平坦化(CMP)製程，以移除在隔離材料170上之過量的材料。
理應注意的是，配置在鳍部130之裁切區160上的隔離材料170構成具有主動第一與第二元件110、120之淺溝隔離結構172的一擴散中斷點(diffusion break)。理應再注意的是，為了清晰易懂，已省略在半 導體元件結構1中的某些層與接觸點。舉例來說，一閘極罩蓋層(gate cap layer)(圖未示)可配置在閘極金屬180上。為了給閘極罩蓋層製造空間，閘極罩蓋層可由第一執行的一凹入蝕刻(recess etching)製程，以使閘極金屬180凹入。此後，藉由填滿凹入的閘極金屬180在具有閘極罩蓋材料的第一元件110與第二元件120中的該等餘留部份，閘極罩蓋層可形成在凹入的閘極金屬180上方。可執行一化學機械平坦化製程以移除過量的材料，該等過量的材料為掉落在隔離材料170的一層上。在另外的例子中，為了提供主動的第一與第二元件110、120的該等源極/汲極區101之電性接觸，多個導電接觸點(conductive contacts)(圖未示)可形成在隔離材料170中。該等導電接觸點可包括不同材料的一變異(variety)，例如鎢。該等導電接觸點可具有任何所欲的架構，並可使用任何適合的技術來形成。在一些例子中，額外的隔離材料(圖未示)可形成在隔離材料170上方，且連接到該等源極/汲極區101的該等導電接觸點可在大約相同時間形成為給第一與第二元件110、120之該等閘極結構的一導電接觸點(圖未示)。該等導電接觸點亦可至少部分地位在與隔離材料170的相同一層，該層係在鳍部130的裁切區160中形成淺溝隔離結構172。
因為在本揭露的半導體結構中的該等鰭部並未被裁切，直到該等源極/汲極區形成在該等鰭部上之後，所以較佳的是，該等源極/汲極區的半導體材料前後一致穿過所有的鰭式場效電晶體元件。再者，在該等鰭部的該裁切區中的該等隔離結構能夠側向地隔離該等主動(active)鰭式場效電晶體元件。在本揭露的半導體結構中，該第一閘極介電層與該第二閘極介電層不連續的位在該等鰭部的該裁切區中，且該等鰭式場效電晶體元件並未分享一共同閘極介電層。在用於該等鰭式場效電晶體元件之該 等高功函數金屬沉積之前，裁切該半導體結構的該等鰭部。據此，可停止氧從該等p型鰭式場效電晶體元件到該等n型鰭式場效電晶體元件的擴散，藉此能夠控制在該半導體結構中之鰭式場效電晶體的臨界電壓。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一基底、一第一元件、一第二元件、一鰭部、一第一閘極介電層、一第二閘極介電層以及該鰭部的一裁切區。該第二元件鄰近該第一元件設置。該鰭部配置在位在該第一元件與該第二元件之間的該基底上。該第一閘極介電層配置在該鰭部的一第一部份上，而該第二閘極介電層配置在該鰭部的一第二部份上。該鰭部的該裁切區位在該第一元件與該第二元件之間的一溝槽(trench)內。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法包括下列步驟：提供一基底；在該基底上形成一鰭部；在該鰭部的一第一部份上形成一第一閘極介電層；在該鰭部的一第二部份上形成一第二閘極介電層；在該第一閘極介電層與該第二閘極介電層上形成一圖案化遮罩層；以及蝕刻該鰭部的一暴露部份，以在一第一元件與一第二元件之間的一溝槽內提供一裁切區，其中該第二元件鄰近該第二元件設置。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應 實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1:半導體結構
20:圖案化遮罩層
101:源極/汲極區
110:第一元件
120:第二元件
130:鰭部
132:第一部份
134:第二部份
140:第一閘極介電層
150:第二閘極介電層
160:裁切區

Claims (14)

  1. 一種半導體結構，包括：一基底；一第一元件；一第二元件，鄰近該第一元件設置；一鰭部，配置在位在該第一元件與該第二元件之間的該基底上；一第一閘極介電層，配置在該鰭部的一第一部份上；一第二閘極介電層，配置在該鰭部的一第二部份上；以及該鰭部的一裁切區，位在該第一元件與該第二元件之間的一溝槽內，其中該第二元件包括一高功函數金屬、配置在該高功函數金屬上的一閘極電極、配置在該閘極電極上的一閘極金屬以及配置在該閘極金屬上的一閘極罩蓋層，其中一隔離材料配置在該鰭部的該裁切區中，多個導電接觸點(conductive contacts)配置在該隔離材料中，以提供該第一與該第二元件的電性接觸，其中該等導電接觸點部分地位在該裁切區中的一淺溝隔離結構上。
  2. 如請求項1所述之半導體結構，其中該第一閘極介電層與該第二閘極介電層包括一高介電常數的介電材料。
  3. 如請求項1所述之半導體結構，其中該鰭部的該裁切區將該第一閘極介電層與該第二閘極介電層分開，而該第一閘極介電層餘留在該第一元件 上，該第二閘極介電層餘留在該第二元件上。
  4. 如請求項3所述之半導體結構，其中該第一閘極介電層與該第二閘極介電層不連續的位在該鰭部的該裁切區中。
  5. 如請求項3所述之半導體結構，其中該第一元件與該第二元件並未分享一共同閘極介電層。
  6. 如請求項1所述之半導體結構，其中該第一元件為一n型鰭式場效電晶體，而該第二元件為一p型鰭式場效電晶體。
  7. 如請求項6所述之半導體結構，其中一淺溝隔離結構形成在該隔離材料中。
  8. 如請求項6所述之半導體結構，其中該鰭部的該裁切區阻擋從該p型鰭式場效電晶體到該n型鰭式場效電晶體的一氧運輸路徑。
  9. 如請求項6所述之半導體結構，其中該鰭部的該裁切區保持該第一元件的一臨界電壓。
  10. 一種半導體結構的製備方法，包括：提供一基底；在該基底上形成一鰭部； 在該鰭部的一第一部份上形成一第一閘極介電層；在該鰭部的一第二部份上形成一第二閘極介電層；在該第一閘極介電層與該第二閘極介電層上形成一圖案化遮罩層；蝕刻該鰭部的一暴露部份，以在一第一元件與一第二元件之間的一溝槽內提供一裁切區，其中該第一元件鄰近該第二元件設置；配置一高功函數金屬在該第二閘極介電層上；配置一閘極電極在該高功函數金屬上；配置一閘極金屬在該閘極電極上；以及配置一閘極罩蓋層在該閘極金屬上，其中配置一隔離材料在該鰭部的該裁切區中，並且配置多個導電接觸點(conductive contacts)在該隔離材料中，以提供該第一與該第二元件的電性接觸，其中該等導電接觸點部分地形成在該裁切區中的一淺溝隔離結構上。
  11. 如請求項10所述之半導體結構的製備方法，其中該第一閘極介電層與該第二閘極介電層包括高介電常數的介電材料。
  12. 如請求項10所述之半導體結構的製備方法，其中該鰭部的該裁切區將該第一閘極介電層與該第二閘極介電層分開，而該第一閘極介電層餘留在該第一元件上，該第二閘極介電層餘留在該第二元件上。
  13. 如請求項10所述之半導體結構的製備方法，其中該第一元件為一n型 鰭式場效電晶體，而該第二元件為一p型鰭式場效電晶體。
  14. 如請求項13所述之半導體結構的製備方法，其中一淺溝隔離結構形成在該隔離材料中。
TW108138386A 2019-07-17 2019-10-24 半導體結構及其製備方法 TWI749383B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/514,327 2019-07-17
US16/514,327 US20210020635A1 (en) 2019-07-17 2019-07-17 Semiconductor structure and method of formation

Publications (2)

Publication Number Publication Date
TW202105743A TW202105743A (zh) 2021-02-01
TWI749383B true TWI749383B (zh) 2021-12-11

Family

ID=74170541

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108138386A TWI749383B (zh) 2019-07-17 2019-10-24 半導體結構及其製備方法

Country Status (3)

Country Link
US (1) US20210020635A1 (zh)
CN (1) CN112242394A (zh)
TW (1) TWI749383B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220032924A (ko) * 2020-09-08 2022-03-15 삼성전자주식회사 모스 트랜지스터들을 포함하는 집적 회로 소자

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201413919A (zh) * 2012-06-13 2014-04-01 Synopsys Inc Ｎ通道及Ｐ通道端對端鰭式場效電晶體（ＦｉｎＦＥＴ）單元架構
CN104934377A (zh) * 2014-03-19 2015-09-23 三星电子株式会社 制造半导体器件的方法
TW201913757A (zh) * 2017-08-31 2019-04-01 台灣積體電路製造股份有限公司 半導體結構與其製作方法
TW201914021A (zh) * 2017-08-28 2019-04-01 台灣積體電路製造股份有限公司 具有鰭及閘極結構之半導體結構及積體電路之製造方法
TW201923897A (zh) * 2017-11-15 2019-06-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19921245C2 (de) * 1999-05-07 2003-04-30 Infineon Technologies Ag Anlage zur Bearbeitung von Wafern
JP2011040458A (ja) * 2009-08-07 2011-02-24 Renesas Electronics Corp 半導体装置およびその製造方法
US9184100B2 (en) * 2011-08-10 2015-11-10 United Microelectronics Corp. Semiconductor device having strained fin structure and method of making the same
US8823065B2 (en) * 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9293466B2 (en) * 2013-06-19 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded SRAM and methods of forming the same
US9401415B2 (en) * 2014-02-14 2016-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9368494B2 (en) * 2014-11-11 2016-06-14 Nanya Technology Corp. Semiconductor device and method of manufacturing the same
US9362181B1 (en) * 2014-12-05 2016-06-07 Globalfoundries Inc. Methods of forming diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9887136B2 (en) * 2016-03-07 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices, and methods of forming the same
US9929157B1 (en) * 2016-12-22 2018-03-27 Globalfoundries Inc. Tall single-fin fin-type field effect transistor structures and methods
US10079289B2 (en) * 2016-12-22 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods thereof
US10157800B2 (en) * 2017-04-24 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10283503B2 (en) * 2017-07-31 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods thereof
KR102360410B1 (ko) * 2017-08-30 2022-02-08 삼성전자주식회사 반도체 장치
US10475654B2 (en) * 2017-08-31 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact plug and method manufacturing same
US10490458B2 (en) * 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
US10403551B2 (en) * 2017-11-08 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain features with an etch stop layer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201413919A (zh) * 2012-06-13 2014-04-01 Synopsys Inc Ｎ通道及Ｐ通道端對端鰭式場效電晶體（ＦｉｎＦＥＴ）單元架構
CN104934377A (zh) * 2014-03-19 2015-09-23 三星电子株式会社 制造半导体器件的方法
TW201914021A (zh) * 2017-08-28 2019-04-01 台灣積體電路製造股份有限公司 具有鰭及閘極結構之半導體結構及積體電路之製造方法
TW201913757A (zh) * 2017-08-31 2019-04-01 台灣積體電路製造股份有限公司 半導體結構與其製作方法
TW201923897A (zh) * 2017-11-15 2019-06-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
TW202105743A (zh) 2021-02-01
US20210020635A1 (en) 2021-01-21
CN112242394A (zh) 2021-01-19

Similar Documents

Publication Publication Date Title
TWI746967B (zh) 包含二維半導電性材料之奈米片場效電晶體
TWI682525B (zh) 三維記憶體裝置及其製造方法
US10593779B2 (en) Replacement metal gate structures
US10026811B2 (en) Integrated circuit structure and method with solid phase diffusion
KR101388329B1 (ko) ＦｉｎＦＥＴ 소자를 제조하는 방법
CN105280700B (zh) 用于mosfet器件的结构和方法
KR101412906B1 (ko) 전계 효과 트랜지스터를 위한 구조 및 방법
TWI702689B (zh) 半導體結構
US11575027B2 (en) Dummy dielectric fin design for parasitic capacitance reduction
KR101435712B1 (ko) 커패시터가 집적된 ＦｉｎＦＥＴ를 위한 구조 및 방법
TWI573274B (zh) 半導體結構及其製造方法
TWI731422B (zh) 半導體裝置及其製造方法
TWI534988B (zh) 半導體元件與其製作方法
TW201735265A (zh) 半導體結構及其製造方法
TW201830578A (zh) 接觸結構製造方法
US8932936B2 (en) Method of forming a FinFET device
US10115796B2 (en) Method of pulling-back sidewall metal layer
TW201916359A (zh) 積體電路
TW202018953A (zh) 在閘極與源極／汲極接觸之間具有絕緣層的ｆｉｎｆｅｔ
TW202131389A (zh) 半導體結構及其形成方法
TW201905986A (zh) 半導體裝置與其製作方法
TWI749383B (zh) 半導體結構及其製備方法
TWI579899B (zh) 半導體裝置之製造方法
TW202002288A (zh) 半導體裝置
TWI772114B (zh) 積體電路及其形成方法