TW201715678A - 引線框及其製造方法 - Google Patents

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Abstract

一種引線框及其製造方法,所述引線框包括:一或兩個以上的含有銅材料或銅鍍層的焊料連接區域,以及含有氧化銅膜的模製樹脂的貼緊區域,焊料連接區域露出於所述引線框的表面。所述引線框的製造方法包括下列步驟。在銅制的引線框件的表面或被鍍了銅的引線框件的表面所包含的模製樹脂的貼緊區域,形成抗蝕膜。通過用金屬對引線框件的表面所包含的一或兩個以上的焊料連接區域進行施鍍處理,由此形成鍍膜。除去抗蝕膜。以及通過對模製樹脂的貼緊區域進行氧化處理,由此形成氧化銅膜。

Description

引線框及其製造方法
本發明涉及引線框及其製造方法。
在具有倒裝晶片(Flip chip)連接結構的QFN(Quad Flat Non-leaded Package(四側無引腳扁平封裝):半導體裝置)中,半導體晶片和引線框的連接中使用焊料。因此,引線框的表面含有銅材料或者銅鍍層。
與針對其他的半導體裝置同樣地,對於所述QFN,為了提高可靠性,要求引線框與模製樹脂(以下也稱為樹脂)具有高的貼緊性。
作為提高與樹脂的貼緊性的方法,以往為公眾所知的有被稱為黑化處理的方法。按照該方法,通過將引線框浸漬在氧化性的堿溶液等中,使引線框的表面含有的銅氧化。由此,在引線框的表面形成氧化銅膜。此外,在日本專利公開公報特開平3-295262號中,記載了陽極氧化的方法。該氧化銅膜具有與樹脂的良好貼緊性並且具有高封裝可靠性。
在用氧化銅膜覆蓋引線框的表面的情況下,樹脂的貼緊性提高。可是,在氧化銅的覆蓋膜上會產生焊料不能充分潤濕的現象。因此,半導體晶片的連接的可靠性降低。即,在引線框的表面含有銅材料或者銅鍍層的情況下,用於連接的焊料不存在潤濕性的問題。可是,因樹脂的貼緊不足,不能確保封裝的可靠性。另一方面,在引線框的表面具有氧化銅膜的情況下,樹脂的貼緊性提高。可是,不能確保焊料的潤濕性。這樣,提高樹脂的貼緊性與確保焊料的潤濕性,存在衝突關係。
有鑑於上,本發明的目的在於提供能實現良好的焊料潤濕性和良好的樹脂貼緊性兩立的引線框及其製造方法。
按照所述目的的第一實施方式的引線框,其包括:一或兩個以上的焊料連接區域,含有銅材料或銅鍍層;以及模製樹脂的貼緊區域,含有氧化銅膜,所述焊料連接區域露出於所述引線框的表面。
在第一實施方式的引線框中,所述一或兩個以上的焊料連接區域包括半導體晶片連接區域。
按照所述目的的第二實施方式的引線框的製造方法,其包括:在銅制的引線框件的表面或被鍍了銅的引線框件的表面所包含的模製樹脂的貼緊區域,形成抗蝕膜;通過用金屬對所述引線框件的表面所包含的一或兩個以上的焊料連接區域進行施鍍處理,由此形成鍍膜;除去所述抗蝕膜;以及通過對所述模製樹脂的貼緊區域進行氧化處理,由此形成氧化銅膜。
按照所述目的的第二實施方式的引線框的製造方法,所述製造方法還包括除去所述鍍膜。
在第二實施方式的引線框的製造方法中,所述一或兩個以上的焊料連接區域包括半導體晶片連接區域。
在第二實施方式的引線框的製造方法中,所述金屬是銀。
在第一實施方式的引線框和第二實施方式的引線框的製造方法中,焊料連接區域含有銅材料或銅鍍層。在此,焊料連接區域是用於使用焊料將引線框與其他構件連接而設置的、引線框表面的一部分。第一實施方式的引線框的焊料連接區域露出於引線框的表面。此外,在第二實施方式的引線框的製造方法中,用能與焊料連接的金屬對焊料連接區域進行施鍍。因此,能夠得到良好的焊料的潤濕性。
此外,在第一實施方式的引線框和第二實施方式的引線框的製造方法中,模製樹脂的貼緊區域含有氧化銅膜。因此,能夠得到良好的樹脂貼緊性。因此,能夠實現焊料的潤濕性和樹脂的貼緊性的兩立。因此,能夠確保半導體晶片的連接的可靠性和封裝的可靠性這雙方。在此,模製樹脂的貼緊區域是為了使作為封裝劑的模製樹脂與引線框貼緊而設置的、引線框表面的一部分。
特別是,在第二實施方式的引線框的製造方法中,通過用金屬對引線框件的表面的焊料連接區域進行施鍍處理,由此形成鍍膜。因此,此後當對通過除去抗蝕膜而露出的表面進行氧化處理時,能夠抑制例如氧化處理液向焊料連接區域的引線框件的表面和鍍膜之間浸透。由此,除去鍍膜時,能夠在焊料連接區域可靠地使引線框件的表面露出。因此,能夠得到良好的焊料潤濕性。此外,由於使用鍍膜,所以對於細微的形狀也能夠容易地應對。此外,在氧化處理中,即使在鍍膜上出現殘渣或鍍膜被氧化,也能夠在氧化處理後除去鍍膜。因此,不會產生品質上的問題。
另外,在使用銀作為鍍膜含有的金屬的情況下,例如只要現存的設備具備鍍銀的裝置即可,無需進行新的設備投資,就能夠直接使用現存的設備。因此,抑制了設備成本。
以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理,並且提供本發明之專利申請範圍更進一步之解釋。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點,其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施,且根據本說明書所揭露之內容、申請專利範圍及圖式,任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點,但非以任何觀點限制本發明之範疇。
在下面的詳細說明中,出於說明的目的,為了提供對所公開的實施方式的徹底的理解,提出了許多具體的細節。然而,顯然可以在沒有這些具體細節的前提下實施一個或更多的實施方式。在其他的情況下,為了簡化製圖,示意性地示出了公知的結構和裝置。
接著,參照附圖對本實施方式進行具體說明,以理解本實施方式。如圖1A和圖1B所示,本實施方式的引線框10在半導體裝置14(所謂的倒裝晶片連接結構的QFN)中使用。通過用模製樹脂13對使用焊料12連接的半導體晶片(半導體元件)11進行樹脂封裝而得到所述半導體裝置14。以下,對引線框10進行具體說明。
引線框10包括引線框件15。引線框件15具有引線圖案,引線圖案包括焊盤16、引線17和連接部18。通過對銅(Cu)的薄板進行蝕刻加工,引線框件15形成為與引線框10大體相同的形狀。另外,引線圖案不限於圖1A所示的圖案。因此,引線框件15可以是銅制(材質為銅)的,也可以具有被鍍了銅的例如鐵-鎳合金(Fe-Ni合金)的表面。
引線框10具有焊料12的連接區域(焊料連接區域)19。焊料連接區域19例如分別配置在焊盤16的內部(多個部位)和引線17的前端部(焊盤16側)。另外,焊料連接區域19可以根據半導體裝置的種類進行各種變形。在引線框件15為銅制的情況下,所述焊料連接區域19含有銅材料。在引線框件具有被鍍了銅的合金的表面的情況下,焊料連接區域19含有銅鍍層。
在所述的焊料連接區域19中,例如使用焊料12連接半導體晶片11(在本發明中,有時將這樣的焊料連接區域19特別稱為“半導體晶片連接區域”)。半導體晶片11在其一面側具有多個電極焊盤(端子)20。這些電極焊盤20的前端部附加有焊料12。另外,焊料12無需預先附加在電極焊盤20上。在該情況下,可以使用球狀的焊料12。所述半導體晶片11與半導體晶片連接區域連接。在該情況下,將附加了焊劑21的焊料12放置在引線框10的焊料連接區域19上。此後,對焊料12進行加熱。
另外,當在所述的半導體晶片連接區域以外另外需要設置其他的焊料連接區域的情況下,所述其他的焊料連接區域也含有引線框件15(銅制)的銅材料或在引線框件的合金表面施加的銅鍍層。作為半導體晶片連接區域以外的其他的焊料連接區域,例如可以舉出引線框的背面側(與半導體晶片相對的面相反的一側)的表面。引線框的背面側的表面用於將引線框焊接到基板上。
引線框10具有模製樹脂13的貼緊區域22。貼緊區域22配置在與半導體晶片11相對的引線框10的表面的一部分以及背面側的表面的一部分上。另外,貼緊區域22可以根據半導體裝置的種類進行各種變形。所述貼緊區域22含有氧化銅膜23,通過對引線框件所含有的銅材料或引線框件表面的銅鍍層進行氧化處理而形成所述氧化銅膜23。
另外,在此作為一個例子,含有氧化銅膜23的區域中,不僅包含模製樹脂13的貼緊區域22,還包含除了焊料連接區域19以外的、引線框件表面的整個區域。可是,含有氧化銅膜23的區域不限於此例。只要在除了焊料連接區域19以外的引線框件表面的整個區域中至少模製樹脂13的貼緊區域22含有氧化銅膜23即可。
接著,參照圖1A和圖1B說明本實施方式的引線框的製造方法。所述方法是製造用於半導體裝置14的引線框10的製造方法。通過用模製樹脂13對使用焊料12連接的半導體晶片11進行樹脂封裝而得到所述半導體裝置14。所述製造方法包括引線圖案形成步驟、抗蝕膜形成步驟、鍍膜形成步驟、氧化銅膜形成步驟和表面露出步驟。以下,對這些步驟進行具體說明。
(引線圖案形成步驟)
通過對銅制的薄板進行蝕刻加工,形成引線框件15,所述引線框件15具有引線圖案,所述引線圖案包括焊盤16、引線17和連接部18。此時,引線框件15成形為與引線框10大體相同的形狀。
(抗蝕膜形成步驟)
在具有規定的引線圖案的引線框件15的表面中,在模製樹脂13的貼緊區域22(在此是除了焊料連接區域19的引線框件15的全表面)上形成抗蝕膜24。
用耐鍍性的光刻膠膜覆蓋引線框件15的整面(表面和背面),對焊料連接區域19進行曝光處理,接著進行顯影處理,由此形成所述抗蝕膜24。
(鍍膜形成步驟)
通過用金屬對具有規定的引線圖案的引線框件15的表面中的、焊料連接區域19進行施鍍處理,由此形成鍍膜25。作為用於施鍍處理的金屬的例子,如果考慮現存設備的有效利用和從引線框件15的剝離性等,優選銀(Ag)。但是,作為其他能使用的金屬的例子,可以舉出鎳(Ni)和金(Au)。在所述施鍍處理中可以使用閃鍍。鍍膜25的厚度例如為0.001~0.5μm的程度。
(氧化銅膜形成步驟)
對通過除去在所述抗蝕膜形成步驟中形成的抗蝕膜24而露出的表面進行氧化處理,由此形成氧化銅膜23。所述氧化處理的方法沒有特別限定。作為氧化處理的方法的例子,可以舉出浸漬在氧化性的堿溶液中的方法(黑化處理法)。在所述鍍膜形成步驟中在焊料連接區域19形成有鍍膜25。因此,能夠抑制焊料連接區域19的氧化。由此,能僅在含有鍍膜25的區域以外的區域形成氧化銅膜23。
(表面露出步驟)
通過除去在所述鍍膜形成步驟中形成的鍍膜25,可以使引線框件15的表面(焊料連接區域19)露出。作為所述鍍膜25的除去方法的例子,可以舉出電剝離。另外,在引線框件15為銅制的情況下,露出的表面含有銅材料。在引線框件具有含有被鍍了銅的合金的表面的情況下,露出的表面含有銅鍍層。
此外,當在引線框上設置半導體晶片連接區域以外的其他區域(例如引線框的背面側的焊料連接區域)作為焊料連接區域19的情況下,在所述的鍍膜形成步驟中,進一步對其他區域也用金屬進行施鍍處理。另外,通過所述施鍍處理形成的鍍膜,在表面露出步驟中被從引線框件的表面(焊料連接區域19)除去。因此,在表面露出步驟後,焊料連接區域露出於引線框的表面。但是,根據鍍膜25含有的金屬的種類或者鍍膜25的厚度,有時也存在在維持鍍膜25的狀態下能與焊料連接的情況(鍍膜不影響焊接的情況,例如利用擴散連接等連接的情況)。在該情況下,可以省略表面露出步驟。在此,在設置半導體晶片連接區域以外的其他區域作為焊料連接區域19的情況下,在所述的鍍膜形成步驟中,進一步用能與焊料連接的金屬也對其他區域進行施鍍處理。不去除通過該施鍍處理在其他區域形成的鍍膜。
通過使用通過以上的方法得到的引線框10製造半導體裝置14,能夠實現良好的焊料的潤濕性和良好的樹脂的貼緊性的兩立。因此,能夠確保半導體晶片11的連接的可靠性和封裝的可靠性這雙方。
以上,說明的本實施方式不限於任何所述實施方式具有的構成。能從所述內容想到的其他的實施方式和變形例也包含在本發明的範圍中。例如,通過組合所述各個實施方式或者變形例的一部分或全部而構成的本實施方式的引線框及其製造方法也包含在本發明的範圍內。
此外,作為所述實施方式,說明了用於倒裝晶片連接結構的、QFN的引線框。可是,本實施方式的引線框不限於此。本實施方式的引線框也可以應用於任何的引線框,所述引線框用於通過用模製樹脂對使用焊料連接的半導體晶片的連接部分進行樹脂封裝而得到的半導體裝置。
本發明的實施方式的引線框,可以是以下的第一引線框或第二引線框。
所述第一引線框,其用於半導體裝置,通過使用焊料連接半導體晶片並用模製樹脂進行樹脂封裝而得到所述半導體裝置,其中,所述焊料的連接區域的表面由銅材料或銅鍍層構成,所述模製樹脂的貼緊區域的表面由氧化銅膜構成。
所述第二引線框,其是在所述第一引線框的基礎上,在所述焊料的連接區域以外,另外設置進行焊接的其他區域,由銅材料或銅鍍層構成所述其他區域的表面。
此外,本發明的實施方式的引線框的製造方法,可以是以下的第一引線框製造方法~第四引線框製造方法。
所述第一引線框製造方法,其是引線框的製造方法,所述引線框用於半導體裝置,通過在使用焊料連接半導體晶片後用模製樹脂進行樹脂封裝而得到所述半導體裝置,其中,所述第一引線框製造方法包括:抗蝕膜形成步驟,在銅制的或被鍍了銅的引線框件的表面中的、成為所述模製樹脂的貼緊區域的表面形成抗蝕膜;鍍膜形成步驟,對所述引線框件的表面中的、成為所述焊料的連接區域的表面進行金屬的施鍍處理,由此形成鍍膜;氧化銅膜形成步驟,在除去了在所述抗蝕膜形成步驟中形成的所述抗蝕膜之後,對露出的表面進行氧化處理,由此形成氧化銅膜;以及表面露出步驟,除去在所述鍍膜形成步驟中形成的所述鍍膜,使所述引線框件的表面露出。
所述第二引線框製造方法,其是在所述第一引線框的製造方法的基礎上,在所述焊料的連接區域以外設置進行焊接的其他區域,在所述鍍膜形成步驟中還對所述其他區域的表面進行金屬的施鍍處理。
所述第三引線框製造方法,其是在所述第一引線框製造方法或第二引線框製造方法的基礎上,所述金屬為銀。
所述第四引線框製造方法,其是引線框的製造方法,所述引線框用於半導體裝置,通過使用焊料連接半導體晶片後用模製樹脂進行樹脂封裝而得到所述半導體裝置,其中,所述第四引線框製造方法包括:抗蝕膜形成步驟,在銅制的或被鍍了銅的引線框件的表面中的、成為所述模製樹脂的貼緊區域的表面形成抗蝕膜;鍍膜形成步驟,對所述引線框件的表面中的、成為所述焊料的連接區域的表面進行能與所述焊料連接的金屬的施鍍處理,由此形成鍍膜;以及氧化銅膜形成步驟,在除去在所述抗蝕膜形成步驟中形成的所述抗蝕膜後,對所述表面進行氧化處理,由此形成氧化銅膜。
雖然本發明以前述之實施例揭露如上,然其並非用以限定本發明。在不脫離本發明之精神和範圍內,所為之更動與潤飾,均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。
10‧‧‧引線框
11‧‧‧半導體晶片
12‧‧‧焊料
13‧‧‧模製樹脂
14‧‧‧半導體裝置
15‧‧‧引線框件
16‧‧‧焊盤
17‧‧‧引線
18‧‧‧連接部
19‧‧‧焊料連接區域
20‧‧‧電極焊盤
21‧‧‧焊劑
22‧‧‧貼緊區域
23‧‧‧氧化銅膜
24‧‧‧抗蝕膜
25‧‧‧鍍膜
圖1A是本發明的一實施方式的引線框及其製造方法的流程圖。 圖1B是使用圖1A的引線框的半導體裝置的側視斷面圖。
10‧‧‧引線框
11‧‧‧半導體晶片
12‧‧‧焊料
13‧‧‧模製樹脂
14‧‧‧半導體裝置
15‧‧‧引線框件
16‧‧‧焊盤
17‧‧‧引線
18‧‧‧連接部
19‧‧‧焊料連接區域
20‧‧‧電極焊盤
21‧‧‧焊劑
22‧‧‧貼緊區域
23‧‧‧氧化銅膜
24‧‧‧抗蝕膜
25‧‧‧鍍膜

Claims (6)

  1. 一種引線框,包括:一或兩個以上的焊料連接區域,含有銅材料或銅鍍層;以及模製樹脂的貼緊區域,含有氧化銅膜;其中該一或兩個以上焊料連接區域露出於所述引線框的表面。
  2. 如請求項1所述的引線框,其中該一或兩個以上的焊料連接區域包括半導體晶片連接區域。
  3. 一種引線框的製造方法,包括:在銅制的引線框件的表面或被鍍了銅的引線框件的表面所包含的模製樹脂的貼緊區域,形成抗蝕膜;通過用金屬對該引線框件的表面所包含的一或兩個以上的焊料連接區域進行施鍍處理,由此形成鍍膜;除去該抗蝕膜;以及通過對該模製樹脂的貼緊區域進行氧化處理,由此形成氧化銅膜。
  4. 如請求項3所述的引線框的製造方法,更包括除去該鍍膜。
  5. 如請求項3或4所述的引線框的製造方法,其中該一或兩個以上的焊料連接區域包括半導體晶片連接區域。
  6. 如請求項3至5中任一項所述的引線框的製造方法,其中該金屬是銀。
TW105122932A 2015-07-24 2016-07-20 引線框及其製造方法 TWI595620B (zh)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6863819B2 (ja) * 2017-05-11 2021-04-21 大口マテリアル株式会社 リードフレーム及びその製造方法
JP6892796B2 (ja) * 2017-07-07 2021-06-23 新光電気工業株式会社 電子部品装置及びその製造方法
JP6941296B2 (ja) * 2017-09-20 2021-09-29 大日本印刷株式会社 リードフレームおよび半導体装置
JP7016677B2 (ja) * 2017-11-21 2022-02-07 新光電気工業株式会社 リードフレーム、半導体装置、リードフレームの製造方法
JP7304145B2 (ja) 2018-11-07 2023-07-06 新光電気工業株式会社 リードフレーム、半導体装置及びリードフレームの製造方法
SG10201811582WA (en) * 2018-12-24 2020-07-29 Delta Electronics Int’L Singapore Pte Ltd Package structure and manufacturing method thereof
CN112750796A (zh) 2019-10-30 2021-05-04 新光电气工业株式会社 半导体装置以及半导体装置的制造方法
JP7463191B2 (ja) 2019-10-30 2024-04-08 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
CN115527976A (zh) 2021-06-25 2022-12-27 恩智浦美国有限公司 引线框架组件、半导体封装以及用于改进粘合的方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4048438A (en) * 1974-10-23 1977-09-13 Amp Incorporated Conductor patterned substrate providing stress release during direct attachment of integrated circuit chips
US4824511A (en) * 1987-10-19 1989-04-25 E. I. Du Pont De Nemours And Company Multilayer circuit board with fluoropolymer interlayers
JPH01248651A (ja) * 1988-03-30 1989-10-04 Nec Corp 半導体装置用リードフレーム
JPH0212863A (ja) * 1988-06-30 1990-01-17 Matsushita Electron Corp 樹脂封止型半導体装置
JPH03222465A (ja) * 1990-01-29 1991-10-01 Mitsubishi Electric Corp リードフレームおよびその製造方法
JPH03295262A (ja) * 1990-04-13 1991-12-26 Mitsubishi Electric Corp リードフレームおよびその製造方法
JPH04225553A (ja) * 1990-12-27 1992-08-14 Mitsubishi Electric Corp 電子部品およびその製造方法
KR100266726B1 (ko) * 1995-09-29 2000-09-15 기타지마 요시토시 리드프레임과 이 리드프레임을 갖춘 반도체장치
JPH11121673A (ja) * 1997-10-09 1999-04-30 Toppan Printing Co Ltd リードフレーム
US6046075A (en) * 1997-12-23 2000-04-04 Vlsi Technology, Inc. Oxide wire bond insulation in semiconductor assemblies
US6706561B2 (en) * 2002-02-11 2004-03-16 Texas Instruments Incorporated Method for fabricating preplated nickel/palladium and tin leadframes
JP3883543B2 (ja) * 2003-04-16 2007-02-21 新光電気工業株式会社 導体基材及び半導体装置
TWI234248B (en) * 2004-09-06 2005-06-11 Advanced Semiconductor Eng Method for bonding flip chip on leadframe
JP2008098478A (ja) * 2006-10-13 2008-04-24 Renesas Technology Corp 半導体装置及びその製造方法
JP5415106B2 (ja) * 2008-03-21 2014-02-12 住友化学株式会社 樹脂パッケージの製造方法
US20120168810A1 (en) * 2009-07-10 2012-07-05 Furukawa Electric Co., Ltd. Lead frame for optical semiconductor device, method of producing the same, and optical semiconductor device
US8361899B2 (en) * 2010-12-16 2013-01-29 Monolithic Power Systems, Inc. Microelectronic flip chip packages with solder wetting pads and associated methods of manufacturing
JP6095997B2 (ja) * 2013-02-13 2017-03-15 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置の製造方法
CN103594448A (zh) * 2013-11-15 2014-02-19 杰群电子科技(东莞)有限公司 一种引线框架

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