JP2017130576A - リードフレーム及びこれを用いた半導体装置、並びにそれらの製造方法 - Google Patents

Abstract

【課題】本発明は、上記状況を鑑み発明されたもので、フリップチップ実装に適し、チップサイズの小型化、多ピン化が可能で、かつ、低コスト化が可能であるとともに、バンプのリフロー時の濡れ広がりを制御できるリードフレーム及びこれを用いた半導体装置、並びにそれらの製造方法を提供することを目的とする。【解決手段】金属材料からなる半導体素子実装用のリードフレーム５０であって、表面側の所定領域に半導体素子６０をフリップチップ接続可能な内部端子部１１０、１２０を有するリード部１１、１２と、該リード部の前記内部端子部の表面に形成された凹部２０と、該凹部の内側に形成されためっき層３０と、を有する。【選択図】図１

Description

本発明は、リードフレーム及びこれを用いた半導体装置、並びにそれらの製造方法に関する。

近年、電子機器の小型化・軽量化が急速に進み、それら電子機器に用いられる半導体装置も小型化・軽量化・高機能化、が要求されている。一般的な半導体装置のうち、比較的小型で薄型の半導体装置としては、ＱＦＮ(Quad Flat No-Lead)等の金属板を加工したリードフレームを用いた半導体装置が挙げられる。

また、半導体素子とリード部を連結する際には、一般的に、金線を使用したワイヤボンディング方式が採用されていた。しかし、近年のAu価格の高騰で、金線を使用せず、半導体素子とリード部を直接接続するフリップチップ方式の採用が増えてきている。

例えば、特許文献１では、金属製のリードフレームの表面のボンディング性を良くするため、半導体素子実装部を含む領域にＡｕ、Ａｇ等貴金属めっき等の表面処理が予めなされたリードフレームを用意し、半導体素子の電極部と、金属バンプ等を介して熱圧着または超音波併用熱圧着等により接合している。その後、半導体素子及びリードフレーム全体を樹脂封止し、所定の寸法に切断することにより、半導体装置を完成させている。

また、特許文献２には、パワー半導体装置に関する記載がある。パワー半導体装置には比較的大きな電流を流すことから、１ヶ所のリード部に対し複数本の金ワイヤを接続し、半導体素子の電極とリード部との間の抵抗を低減している。また、１ヶ所リード部に対し半導体素子の電極部に複数のはんだバンプを形成し、フリップチップ実装する記載もある。

更に、特許文献３には、１つ又は複数の端子に対し、同一の平面上に複数のＡｕバンプを用いフリップチップ実装を行うパワー半導体装置が記載されている。

上述の状況から、半導体装置は、小型化・薄型化とともに低コスト化の要請を受け、ＱＦＮ等金属板を加工したリードフレームを使用した半導体装置で、半導体素子の電極部とリード部の接続方法がフリップチップ方式を用いる装置が増加している。加えて、更なる小型化、多ピン化の要求もある。フリップチップ実装の場合、半導体素子の電極部は半導体素子の外形周辺部に配置される。これに従い、リード部先端の内部端子部はこれに合わせるように配置する。特許文献１に示されるように、従来のリード部の先端形状は、バンプ形成部を含みバンプより十分大きな形状とされていた。

特開平１０−２９４４１１号公報 特開２００３−１８８２０３公報 特開２０００−２２３６３４公報

しかしながら、小型化や多ピン化等の要求から、半導体素子自体が小さく、かつ、多ピン化になるに従い、電極間のピッチが狭くなってきている。そして、リード部の先端形状も、隣接するリード部に接触しないように、また、リード部の内部端子部の先端が半導体素子自体に接触しないように、バンプの大きさと、内部端子部を含むリード部先端形状の大きさがほぼ同等になるように要求されてきている。このような状態でフリップチップ実装を行うと、電極の位置とリード部の位置がずれる不具合が発生する。また、バンプがはんだバンプの場合は、リフロー時にはんだがリード側面にも濡れ広がり、隣接するリードと接触する可能性もある。特許文献２や特許文献３に記載のパワー半導体装置の場合は、１つ又は複数の端子に対し、同一の平面上に複数のフリップチップ実装を行うため、バンプ間の間隔が狭くなり、バンプの一部が隣接するバンプと接触する可能性が大きくなる。また、接触は発生しないものの、バンプが膨らみあるいは拡がり、バンプ間の間隔が狭くなることにより、その後の工程である樹脂封止工程でバンプ間に十分に樹脂が入り込めず、樹脂未充填の不具合が発生する可能性が大きくなる。特に、抵コスト化のため、フリップチップ実装にはんだバンプを使用したパワー半導体装置においては、はんだバンプのリフロー時の濡れ広がりを制御することは重要である。

そこで、本発明は、上記状況を鑑み発明されたもので、フリップチップ実装に適し、チップサイズの小型化、多ピン化が可能で、かつ、低コスト化が可能であるとともに、はんだバンプのリフロー時の濡れ広がりを制御できるリードフレーム及びこれを用いた半導体装置、並びにそれらの製造方法を提供することを目的とする。

上記目的を達成するため、本発明の一態様に係るリードフレームは、金属材料からなる半導体素子実装用のリードフレームであって、
表面側の所定領域に半導体素子をフリップチップ接続可能な内部端子部を有するリード部と、
該リード部の前記内部端子部の表面に形成された凹部と、
該凹部の内側に形成されためっき層と、を有する。

また、他の態様に係る半導体装置は、金属材料からなり、表面に形成された凹部の内側にめっき層が形成された内部端子部を表面側に有するリード部と、
前記凹部内の前記めっき層上に設けられたバンプを介して前記内部端子部とフリップチップ接続された半導体素子と、
前記半導体素子、前記バンプ、及び前記リード部の前記表面側を含む領域を封止する樹脂と、を有する。

また、他の態様に係るリードフレームの製造方法は、表面側に内部端子部を有するリード部を備えた半導体素子実装用のリードフレームの製造方法であって、
金属板の前記表面側の前記内部端子部を形成しようとする所定領域内に凹部を形成する工程と、
前記凹部の内側にめっき層を形成する工程と、
該凹部を前記内部端子部内に有し、所定形状を有する前記リード部を形成する工程と、
を有する。

更に、他の態様に係る半導体装置の製造方法は、前記リードフレームの製造方法により製造されたリードフレームの前記凹部内の前記めっき層上にバンプを形成する工程と、
該バンプを用いて半導体素子を前記リード部の前記表面側にフリップチップ実装する工程と、
前記半導体素子、前記バンプ、及び前記リード部の前記裏面側の表面以外の領域を樹脂で封止する工程と、を有する。

本発明によれば、フリップチップ実装に適し、チップサイズの小型化、多ピン化が可能で、かつ、低コスト化が可能なリードフレーム及びこれを用いた半導体装置、並びにそれらの製造方法を提供できる。

本発明の第１の実施形態に係るリードフレームの一例を示す図である。図１（ａ）は本発明の実施形態に係るリードフレームの一例を示した断面図である。図１（ｂ）は本発明の第１の実施形態に係るリードフレームの一例を示した平面図である。 本発明の第１の実施形態に係るリードフレームのリード部先端形状の一例を示した斜視図である。 本発明の第１の実施形態に係る半導体装置の一例を示した断面図である。 本発明の第１の実施形態に係るリードフレーム５０の実施例を比較例とともに示した図である。図４（ａ）は、本発明の第１の実施形態に係るリードフレーム５０の実施例を示した図である。図４（ｂ）は、比較例に係るリードフレームを示した図である。 本発明の第１の実施形態に係る半導体素子実装用リードフレームの製造方法の一例の前半の一連の工程を示した図である。図５（ａ）は、金属板用意工程の一例を示した図である。図５（ｂ）は、凹部用レジスト形成工程の一例を示した図である。図５（ｃ）は、凹部エッチング工程の一例を示した図である。図５（ｄ）は、凹部めっき工程の一例を示した図である。 本発明の第１の実施形態に係る半導体素子実装用リードフレームの製造方法の一例の後半の一連の工程を示した図である。図６（ａ）は、凹部用レジスト剥離工程の一例を示した図である。図６（ｂ）は、リード部用レジスト形成工程の一例を示した図である。図６（ｃ）は、リード部エッチング工程の一例を示した図である。図６（ｄ）は、リード部用レジスト剥離工程の一例を示した図である。 本発明の実施形態に係る半導体装置の製造方法の一例の一連の工程を示した図である。図７（ａ）は、バンプ形成工程の一例を示した図である。図７（ｂ）は、半導体素子実装工程の一例を示した図である。図７（ｃ）は、樹脂封止工程の一例を示した図である。図７（ｄ）は、個片化工程の一例を示した図である。 本発明の第２の実施形態に係るリードフレームの一例を示す断面図である。 本発明の第２の実施形態に係る半導体装置の一例を示す断面図である。 本発明の第２の実施形態に係る半導体素子実装用リードフレームの製造方法の一例の前半の一連の工程を示した図である。図１０（ａ）は、金属板用意工程の一例を示した図である。図１０（ｂ）は、凹部用レジスト形成工程の一例を示した図である。図１０（ｃ）は、凹部エッチング工程の一例を示した図である。図１０（ｄ）は、凹部めっき工程の一例を示した図である。 本発明の第２の実施形態に係る半導体素子実装用リードフレームの製造方法の一例の中盤の一連の工程を示した図である。図１１（ａ）は、凹部用レジスト剥離工程の一例を示した図である。図１１（ｂ）は、裏面めっき用レジスト形成工程の一例を示した図である。図１１（ｃ）は、裏面めっき工程の一例を示した図である。図１１（ｄ）は、裏面めっき用レジスト剥離工程の一例を示した図である。 本発明の第２の実施形態に係る半導体素子実装用リードフレームの製造方法の一例の後半の一連の工程を示した図である。図１２（ａ）は、リード部用レジスト形成工程の一例を示した図である。図１２（ｂ）は、リード部エッチング工程の一例を示した図である。図１２（ｃ）は、リード部用レジスト剥離工程の一例を示した図である。 本発明の実施形態に係る半導体装置の製造方法１００ａの一例の一連の工程を示した図である。図１３（ａ）は、バンプ形成工程の一例を示した図である。図１３（ｂ）は、半導体素子実装工程の一例を示した図である。図１３（ｃ）は、樹脂封止工程の一例を示した図である。図１３（ｄ）は、樹脂封止後のエッチング工程の一例を示した図である。

以下、図面を参照して、本発明を実施するための形態の説明を行う。

［第１の実施形態のリードフレーム及び半導体装置］
図１は、本発明の第１の実施形態に係るリードフレームの一例を示す図である。図１（ａ）は本発明の実施形態に係るリードフレームの一例を示した断面図である。図１（ｂ）は本発明の第１の実施形態に係るリードフレームの一例を示した平面図である。図２は、本発明の第１の実施形態に係るリードフレームのリード部先端形状の一例を示した斜視図である。

図１（ａ）、（ｂ）に示されるように、本発明の第１の実施形態に係るリードフレーム５０は、半導体素子を実装可能な半導体素子実装領域４０を有する。また、リードフレーム５０は、半導体素子実装領域４０に包含される領域から、半導体素子実装領域４０の周辺に延びるように延在するリード部１１、１２を有する。リード部１１、１２は、裏面側には外部機器と接続するための外部端子部１１１、１２１を有し、表面側には半導体素子の電極を接続するための内部端子部１１０、１２０を有している。なお、内部端子部１１０１２０は、リード部１１、１２の先端の一定の幅を有して内側に延びている領域である。図１及び図２に示されるように、内部端子部１１０、１２０の表面には凹部２０が形成され、かつ凹部２０の内側にはめっき層３０が形成されている。なお、パワー半導体装置用リードフレームにおいては、リード部１１、１２は、詳細には制御系リード部１１及びパワー系リード部１２であるが、特に両者を区別する必要の無いときには、単にリード部１１、１２と呼んでもよいこととする。

なお、図２において、凹部２０の底面２１と側面２２が明確に分かれているように描かれているが、凹部２０はエッチングにより形成されているので、実際には、底面２１と側面２２との境界が曖昧な、なだらかな曲面を有する窪み形状となる。

図３は、本発明の第１の実施形態に係る半導体装置の一例を示した断面図である。図３に示されるように、第１の実施形態に係る半導体装置１００は、上述の第１の実施形態に係るリードフレーム５０を用いて構成される。具体的には、半導体装置１００は、リードフレーム５０のリード部１１、１２上に、バンプ７０を介して半導体素子６０がフリップチップ接続され、半導体素子６０、バンプ７０及びリード部１１、１２の上面及び側面を樹脂８０で封止して構成される。

以下、第１の実施形態に係るリードフレーム５０及び半導体装置１００の各構成要素について個別に説明する。

図３に示されるように、半導体装置１００は、半導体素子６０の電極６１とリードフレーム５０のリード部１１、１２とをフリップチップ方式の接続方法により接続する。このため、リードフレーム５０は、半導体素子６０を搭載するダイパッド部等は有しない。図１（ｂ）に示されるように、半導体素子実装領域４０は、リード部１１、１２の内部端子部１１０、１２０を覆う領域となる。

図１及び図３に示されるように、リード部１１、１２は、金属板１０をエッチング加工して形成されたものである。金属板１０は一般的にＣｕ材またはＣｕ合金材を使用する。リード部１１、１２の先端部の表面側に、半導体素子６０の電極６１と接続する内部端子部１１０、１２０を配置している。裏面側には、はんだ合金等で外部機器と接続する外部端子部１１１、１２１が設けられている。なお、リード部１１、１２の裏面にめっき層を形成し、めっき層が形成された領域を外部端子部１１１、１２１としてもよい。

次に、本発明の第１の実施形態に係るリードフレーム５０の特徴について、図１乃至図３を参照して説明する。本発明の第１の実施形態に係るリードフレーム５０の特徴は、半導体素子６０の電極６１とフリップチップ方式で接続する内部端子部１１０、１２０の領域に凹部２０を形成し、その凹部２０内にめっき層３０を形成したことである。フリップチップ実装の場合、半導体素子６０の電極６１は半導体素子６０の外形周辺部に配置されることが多い。これに従い、リード部１１、１２の先端の内部端子部１１０、１２０はこれに合わせるように配置する。小型化や多ピン化等により、半導体素子６０自体が小さく、かつ、多ピン化になるに従い、電極間のピッチが狭くなり、リード部１１、１２の先端形状も、隣接するリード部１１、１２に接触しないように、また、リード部１１、１２の内部端子部１１０、１２０の先端が半導体素子６０自体に接触しないように、バンプの大きさと、内部端子部１１０、１２０を含むリード部１１、１２の先端形状の大きさがほぼ同等になるように要求されてきている。このため、バンプ７０の搭載位置の精度を向上させ、半導体素子６０の電極６１の位置に合わせる必要がある。このため、バンプ７０が所定の位置よりはみ出すとリード形状を超え、隣接するリード部１１、１２と接触する危険性がある。また、バンプ７０がはんだバンプの場合は、リフロー時にはんだがリード部１１、１２の側面にも濡れ広がり、隣接するリード部１１、１２と接触する可能性もある。

また、図１及び図３では、パワー半導体素子実装用のリードフレーム５０及びパワー半導体装置１００を例に挙げている。パワー半導体素子６０は、電力を制御する半導体素子６０である。このため、パワー半導体装置１００は、比較的大きな電流を流す、電力の入出力をするパワー系リード部１２と、電力の入出力を制御するための制御系リード部１１とがある。パワー半導体装置１００の特徴は、このパワー系リード部１２で、比較的大きな電流が流れるため、パワー系リード部１２と半導体素子の電極の接続は、低抵抗が好ましく、通常の半導体素子では、１ヶ所のリードに対し１ヶ所接続であるのに対し、複数のバンプ７０を形成し、かつ、バンプ形状も楕円形状と面積を大きくすることにより、抵抗を低減させている。これらをフリップチップ実装する場合、同一平面に複数のバンプ７０を形成するため接合部にストレスがかかりやすく、これを防止するためバンプ７０ははんだバンプを使用することが多い。以下、バンプ７０をはんだバンプとして構成した例を挙げて説明する。はんだバンプ７０は、このようなストレスを吸収する。但し、はんだバンプ７０の場合、リフロー時の濡れ広がりが大きくなる傾向がある。特に、パッケージサイズが小型化されたパワー半導体装置１００のパワー系リード部１２は、バンプ７０間の間隔が狭くなり、リフロー時にはんだブリッジが発生する可能性がある。また、はんだブリッジまでには至らなくとも、はんだバンプ７０が所定の範囲を超えて濡れ広がる可能性がある。これらは、その後フリップチップ接合部を含め樹脂封止されるが、この時はんだブリッジや所定の範囲を超えた濡れ広がり部が支障となり、バンプ７０間の一部に未充填部が発生する。よって、パワー系半導体装置１００では、はんだ濡れ広がりを管理することが重要である。

そこで、本発明の第１の実施形態に係るリードフレーム５０は、上述の問題点を踏まえて検討されたものである。本実施形態に係るリードフレーム５０のリード部１１、１２の先端の内部端子部１１０、１２０には凹部２０を形成し、凹部２０の内側にめっき層３０を形成した。また、めっき層３０は凹部２０の内側の面を覆い、かつ、めっき層３０の周辺部が高く、中央部が低い窪み形状を有している。

図４は、本発明の第１の実施形態に係るリードフレーム５０の実施例を比較例とともに示した図である。図４（ａ）は、本発明の第１の実施形態に係るリードフレーム５０の実施例を示した図である。図４（ａ）に示されるように、凹部２０の内側にめっき層３０が形成されているが、凹部２０は、中央部がやや深く窪んだ形状となっており、周縁部が中央部よりも浅く、底面が高くなっている。それに伴い、めっき層３０も、中央部が周縁部よりも低い窪み形状を有している。

一方、図４（ｂ）は、比較例に係るリードフレームを示した図であるが、凹部２０が形成されずに平坦面上にめっき層が形成された場合、めっき層は表面よりも突起した形状となっている。

このように、リード部１１、１２の内部端子部１１０、１２０の表面にエッチングにより凹部２０を形成し、その上にめっき層３０を形成すると、めっき層３０は、中央部が周縁部よりも窪んだ窪み形状となる。このめっき層３０の窪みの形状の深さは、例えば、３μｍから２０μｍである。この窪み部にははんだバンプ７０が形成され、その後フリップチップ接合により半導体素子６０が搭載される。この時、はんだがリフローされる。この窪み部の深さは、はんだがリフローされた時にめっき層３０以外に濡れ広がりが起きないように、はんだバンプ７０の大きさに応じて窪み深さを設定する。窪み深さが深い場合、リード部１１、１２と半導体素子の下面が接触するリスクが高くなり、かつ、その隙間が狭いとその隙間に封止樹脂が未充填になる可能性がある。逆に窪み深さが浅いとその効果がない。そこで、窪み深さは、５μｍから２０μｍになるようにする。好ましくは、５μｍから１０μｍである。

めっき層３０のめっきの種類は、はんだバンプ等と接合性が良いものであれば、限定されない。Ａｕ、Ａｇ、Ｐｄの単層めっき、あるいは、凹部２０の表面から、Ｎｉめっき層、Ｐｄめっき層、Ａｕめっき層を積層した積層めっきであっても良い。なお、めっき層３０の最表面層は、はんだバンプと濡れ性が良好なＡｕめっきであることが好ましい。本発明の第１の実施形態に係るリードフレーム５０では、リード部１１、１２においては、めっき層３０の形成は、はんだバンプ等が形成される凹部２０の内側の表面上のみに限定される。凹部２０の周辺にはめっきが施されず、リードフレーム５０の素材面（金属板１０の表面）が露出している。めっき層３０の最表面層がＡｕめっき層であれば、はんだバンプがリフローされた時、はんだ濡れ性がよいＡｕめっきにはんだが集中し、リードフレーム５０の素材面が露出している凹部２０の周辺の濡れ広がりを防止できる。凹部２０の周辺にも同種のめっきを施した場合、はんだが濡れ広がる可能性がある。また、金バンプの場合は、はんだめっきでもよい。

めっき層３０の厚さは、限定されない。めっき層３０の厚さは、めっきの種類やはんだバンプ７０との接合性等を考慮して設定する。なお、めっき層３０の厚さは、凹部２０の深さと密接に関係する。

凹部２０は、フリップチップ実装を行う位置に配置する。大きさは、はんだバンプ７０をリフロー時に、はんだの濡れ広がりを防止できる程度に設定する。なお、その後、凹部２０の内側には、めっきが施されるので、めっき層３０の厚みを考慮し、最終的にめっき層３０の窪み深さが５μｍから２０μｍになるように、凹部２０の深さとめっき層３０の厚さを設定する。例えば、凹部２０の深さを１０μｍとし、凹部２０の内面にＡｇめっきをめっき厚さ５μｍで行う場合、めっき層３０は、凹部２０の側面にもめっきすることにより、めっき層３０の周辺部が高く中央部が低い窪み形状を形成することが出来る。前述したパワー系半導体装置１００のパワー系リード部１２等、はんだバンプ７０の量が多い場合やはんだバンプ７０の量がばらつきやすい場合は、めっき層３０の窪みの深さでそれを調整することができ、有効である。

図２に示されるように、凹部２０は、底面２１と、下に凸の曲面状の側面２２とを有する。側面２２は、必ずしも曲面状でなくてもよいが、凹部２０は、金属板１０の表面をエッチングすることにより形成されるため、エッチング面は曲面状となる。底面２１もエッチング面であるため、完全な平坦面ではなく、若干の凹凸を有する面である。

また、凹部２０の深さを１０μｍとし、凹部２０の内面にＮｉめっきし、めっき厚さを１０μｍとし、その後Ｐｄめっきを０．０５μｍの厚さで形成し、更にその上にＡｕめっき層を０．００５μｍの厚さで形成する三層積層めっきをした場合、めっき層３０の中央部は、リード部表面の位置と略同じ高さになる。一方、めっき層３０の周辺部では、凹部２０の側面からめっきが施され、かつ凹部２０のエッジ部に電流が集中し、周辺部にめっきが厚く付くエッジ効果により、めっき層３０の周辺部が高くなる。半導体装置が小型化、集積化、多ピン化し、フリップチップ接続する領域が小さく、かつはんだバンプ７０が小さい場合は、リード部１１、１２と半導体素子との距離を確保し、かつはんだの濡れ広がりを防止する凹部２０を形成する方法として有効である。また、めっき層３０の窪み形状を形成し、凹部２０の深さよりめっき層３０の厚みを厚くすることで、リード部１１、１２の表面の位置よりめっき層３０の中央部の位置を高くすることもできる。即ち、リード部１１、１２と半導体素子６０との距離をより広くすることが可能となる。なお、この場合には、はんだバンプ７０がリフローした時、めっき層３０の窪み部からめっき層３０の側面に濡れ広がることがあるので、バンプの大きさには注意が必要である。

パワー系半導体装置１００は、前述したように、パワー系リード部１２と制御系リード部リード部１１という機能の違うリード部１１、１２が存在する。そこで、パワー系リード部１２は、半導体素子の電極の接続は低抵抗が好ましく、接続形状を楕円形状等にし、面積を大きくしておりはんだバンプの量も多い。このためパワー系リード部１２の表面よりめっき層３０の窪み位置が低くなるように設定し、制御系リード部１１では、めっき層３０の窪み位置がほぼ制御系リード部１１と同等の高さになるようにめっき層３０を形成してもよい。

なお、パワー系半導体装置としては、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）トランジスタ、ＩＧＢＴ（Insulator Gate Bipolar Transistor）等のゲートを制御入力端子とするトランジスタが挙げられる。入力端子及び出力端子は、パワーＭＯＳＦＥＴの場合はソース及びドレインとなり、ＩＧＢＴの場合はエミッタ及びコレクタとなる。

凹部２０の形状については、特に限定はないが、一般には円形である場合が多い。また、パワー系半導体装置１００のパワー系リード部１２等は、大きな電流を流す必要があり、接地面積を多くとる必要から、楕円形状等、面積を大きくとる形状を用いることが好ましい。

めっき層３０は、周辺部が高く中央部が低い窪み形状を有しているため、はんだバンプ７０を形成する時のガイドにも有効である。中央部が低い窪み形状になるため、はんだバンプ７０がめっき層３０の中央部による傾向にあり、フリップチップ接続を行うときに、はんだバンプ７０との位置精度の向上が期待できる。

［第１の実施形態のリードフレームの製造方法］
次に、図５乃至図６を参照して本発明の第１の実施形態に係る半導体素子実装用リードフレーム５０の製造方法について説明する。図５は、本発明の第１の実施形態に係る半導体素子実装用リードフレームの製造方法の一例の前半の一連の工程を示した図である。

図５（ａ）は、金属板用意工程の一例を示した図である。図５（ａ）に示されるように、本発明の実施形態に係るリードフレームを製造するに当たり、まずは金属板１０を用意する。使用する金属板１０の材質は、リードフレーム材料であれば特に限定はないが、一般的にＣｕ合金又はＣｕが使用される。

図５（ｂ）は、凹部用レジスト形成工程の一例を示した図である。凹部用レジスト形成工程では、詳細には、金属板１０の表面にレジスト被覆、露光、現像を行い、凹部用レジストマスク９２を形成する。金属板１０の表・裏面全体を、レジスト９０で被う。使用するレジスト９０としては、ドライフィルムレジストのラミネート、又は液状レジストの塗布及び乾燥によるレジスト層の被覆等、従来からの公知の方法を用いて行うことができる。次に、露光では、前のレジスト被覆工程で金属板１０の表・裏面にレジスト９０を被覆した後、そのレジスト９０上に、表面側では、内部端子部１１０、１２０に凹部２０となる位置に所望のパターン、裏面側は全面を覆うパターンが形成されたマスク（紫外光遮蔽ガラスマスク）を被せ、露光を行う。

現像では、マスクを除去してレジスト９０を現像することにより、表面に凹部２０を形成する部分（未硬化部分）を除去して開口部９１を形成し、金属板１０の表面を露出させる。これにより、硬化して残留したレジスト９０と開口部９１からなる凹部用マスク９２が形成される。

図５（ｃ）は、凹部エッチング工程の一例を示した図である。図５（ｃ）に示されるように、形成したレジストマスク９２を凹部エッチング用マスク９２として、金属板１０の表面上にエッチング加工を行い、凹部２０を形成する。エッチング深さは５μｍ以上３０μｍ以下で、好ましくは、５μｍ〜２０μｍである。

図５（ｄ）は、凹部めっき工程の一例を示した図である。図５（ｄ）に示されるように、形成したレジストマスク９２を凹部めっき用マスクとして、金属板１０の凹部２０が形成された面にめっき加工を行い、凹部２０内側にめっき層３０を形成する。めっき層３０は、凹部２０の底面２１及び側面２２に形成される。めっきの種類は、特に限定はない。めっき層３０の表面層には、接合性の良いＡｕ等を用いることが好ましい。

図６は、本発明の第１の実施形態に係る半導体素子実装用リードフレームの製造方法の一例の後半の一連の工程を示した図である。

図６（ａ）は、凹部用レジスト剥離工程の一例を示した図である。凹部用レジスト剥離工程では、硬化しているレジスト９０を剥離する。これにより、金属板１０の表面側に凹部２０が形成され、その凹部２０の内側にめっき層３０が形成された状態となる。

なお、裏面側の外部端子部にめっき層を必要とする場合は、図６（ａ）の工程後、再度、図５（ｃ）の凹部エッチング工程を除き、図５（ｂ）から図６（ａ）の一連の工程を行い、凹部に変えて、外部端子部１１１、１２１の該当する範囲にめっきするようにレジストマスクを作成し、めっき層を形成する（図示せず）。

図６（ｂ）は、リード部用レジスト形成工程の一例を示した図である。リード部用レジスト形成工程では、詳細には、金属板１０の表面側及び裏面側にレジスト被覆、露光、現像を行い、リード部用レジストマスク９６、９７を形成する。図６（ｂ）において、最初に、金属板１０に凹部２０が形成された表面側と金属板１０の裏面側の全体を、レジスト９４で被う。使用するレジスト９４としては、ドライフィルムレジストのラミネート、又は液状レジストの塗布及び乾燥によるレジスト層の被覆等、従来からの公知の方法を用いて行うことができる。次に露光では、前のレジスト被覆で金属板１０の表・裏面にレジスト９４を被覆した後、表裏面側に、リード部形状を形成可能なように所定のパターンを形成する。なお、少なくとも内部端子部１１０、１２０を形成する領域は、レジスト９４で覆う。次に、パターンが形成されたマスク（紫外光遮蔽ガラスマスク）を被せ、露光を行う。

現像では、マスクを除去してレジスト９４を現像することにより、未硬化部分を除去して開口９５を形成し、金属板１０の表面を露出させる。これにより、硬化して残留したレジスト９４と開口部９５からなるリード部用マスク９６、９７が形成される。

図６（ｃ）は、リード部エッチング工程の一例を示した図である。リード部エッチング工程では、図６（ｂ）で形成したリード部用レジストマスク９６、９７を使用し、金属板１０をエッチング加工してリード部１１、１２を形成する。

図６（ｄ）は、リード部用レジスト剥離工程の一例を示した図である。リード部めっき用レジスト剥離工程では、硬化しているレジスト９４を剥離する。

これにより、リードフレーム５０が完成する。なお、必要に応じ、所定の寸法に切断しシート状にしても良い。

このように、上述の各工程を順に経ることにより、本発明の実施形態に係るリードフレーム５０が作製される。

［第１の実施形態の半導体装置の製造方法］
次に、図７を用いて、上述の製造方法によって作製されたリードフレーム５０を用いて半導体装置１００を製造する半導体装置１００の製造方法の一例について説明する。なお、図７では、半導体素子６０とリード部３０の接続方法がフリップチップ方式である例について説明する。

図７は、本発明の実施形態に係る半導体装置の製造方法の一例の一連の工程を示した図である。

図７（ａ）は、バンプ形成工程の一例を示した図である。バンプ形成工程においては、半導体素子実装用リードフレーム５０のリード部１１、１２の内部端子部１１０、１２０のめっき層３０の表面上に、半導体素子６０と接続するためのバンプ７０を形成する。

図７（ｂ）は、半導体素子実装工程の一例を示した図である。半導体素子６０の電極６１は、図７（ａ）で形成されたバンプ７０に接続され、リード部１１、１２の内部端子部１１０、１２０の上側に半導体素子６０が実装される。

図７（ｃ）は、樹脂封止工程の一例を示した図である。樹脂封止工程では、リードフレーム５０の半導体素子６０を実装した面全体を樹脂８０により封止する。これにより、樹脂８０よりリード部１１、１２の外部端子部１１１、１２１の底面のみが露出した半導体装置１００が得られる。

図７（ｄ）は、個片化工程の一例を示した図である。最後に、個片化工程において、図７（ｄ）に示すように、所定の半導体装置１００の寸法になるように切断し、半導体装置を１００完成させる。

第１の実施形態に係るリードフレーム５０及び半導体装置１００によれば、パワー系半導体素子６０をフリップチップ接続により実装する場合に、隣接するバンプの間隔が狭い場合であっても、バンプの濡れ広がりを防止し、小型化及び薄型化の要請に応えることができる。

［第２の実施形態のリードフレーム及び半導体装置］
図８は、本発明の第２の実施形態に係るリードフレーム５０ａの一例を示す断面図である。図９は、本発明の第２の実施形態に係る半導体装置１００ａの一例を示す断面図である。

本発明の第２の実施形態に係るリードフレーム５０ａは、半導体素子６０ａ（図９参照）を実装可能な半導体素子実装領域４０ａを有する。半導体素子実装領域４０ａに上面視において包含される領域には、リード部１１ａを配置している。リード部１１ａの表面側は、内部端子部１１０ａとして機能し、内部端子部１１０ａ内に凹部２０ａが形成されている。また、凹部２０ａの内側には、リード表面めっき層３０ａが形成されている。更に、リード部１１ａの裏面側には、リード裏面めっき層３１が形成されている。リード裏面めっき層３１は、外部機器と接続するための外部端子部として機能し、リード表面めっき層３０ａは、半導体素子６０ａの電極６１ａを接続するための内部端子部１１０ａとなる。リード部１１ａは、金属板１０ａを表面側から裏面に向かって、リード表面めっき層３０ａの略平面形状に沿って金属板１０ａの一部からリード部１１ａ、及び裏面連結金属部１３を形成する非貫通の窪み領域１４を備える。リード部１１ａは、非貫通の窪み領域１４を加工することにより柱状の形状となる。

第１の実施形態に係るリードフレーム５０と比較して、第２の実施形態に係るリードフレーム５０ａは、リード部１１ａの形成が、リード表面めっき層３０ａの略平面形状に沿っており、金属板１０の一部からリード部１１ａ、及び裏面連結金属部１３を形成する非貫通の窪み領域１４を形成したこと、及び、非貫通の窪み加工をしたことで、裏面側の全面に金属板１０が残っていることが相違する。第１の実施形態では、リード部１１、１２は互いに所定間隔を有して分離されているため、リードフレーム５０の枠部と連結片等で連結していないと保持できない。樹脂封止後、連結片を枠部より切断することで各リード部１１、１２を個別に独立させている。第２の実施形態では、裏面側に金属板１０が全面に残っていることにより、連結片の配置を考慮せずに自由に設定することができる。例えば、連結片の配置を気にすることなくリード部１１ａを２列、３列と複数列設けることができる。

なお、本発明の特徴である内部端子部１１０ａに凹部２０ａを形成し、その内側にめっき層３０ａを形成することについては、第１の実施形態に係るリードフレーム５０と同様である。

図９は、本発明の第２の実施形態に係る半導体装置１００ａの一例を示す断面図である。柱状のリード部１１ａの上面は、内部端子部１１０ａとして機能し、内部端子部１１０ａの表面には凹部２０ａが設けられ、凹部２０ａの内面上にリード表面めっき層３０ａが設けられている。そして、バンプ７０ａを介して内部端子部１１０ａに半導体素子６０ａがフリップチップ接続されている。半導体素子６０ａ、バンプ７０ａ、及びリード部１１ａの表面側は、樹脂８０ａにより封止されている。また、柱状のリード部１１ａの裏面側の一部は樹脂８０ａに封止されずに突出し、裏面にはリード裏面めっき層３１が形成されている。

第２の実施形態に係る半導体装置１００ａは、第１の実施形態と比較して、樹脂８０ａで封止した後、裏面側より、リード裏面めっき層３１をエッチングマスクとして、裏面連結金属部１３をエッチングしてリード部１１ａを個々に独立させ、樹脂８０ａより外部端子部１１１ａが突出している所が相違する。

このように、本発明は、テープレスＱＦＮ基板にも適用可能であり、フリップチップ接続を行う種々のリードフレーム５０ａ及び半導体装置１００ａに適用可能である。

［第２の実施形態のリードフレームの製造方法］
次に、図１０乃至図１２を参照して本発明の第２の実施形態に係る半導体素子実装用リードフレームの製造方法について説明する。

図１０は、本発明の第２の実施形態に係る半導体素子実装用リードフレームの製造方法の一例の前半の一連の工程を示した図である。

図１０（ａ）は、金属板用意工程の一例を示した図である。図１０（ａ）に示されるように、本発明の実施形態に係るリードフレーム５０ａを製造するに当たり、まずは金属板１０ａを用意する。使用する金属板１０ａの材質は、リードフレーム材料であれば特に限定はないが、一般的にＣｕ合金又はＣｕが使用される。

図１０（ｂ）は、凹部用レジスト形成工程の一例を示した図である。凹部用レジスト形成工程では、詳細には、金属板１０ａにレジスト被覆、露光、現像を行い、凹部用レジストマスク９２ａを形成する。金属板１０の表・裏面全体を、レジスト９０ａで被う。使用するレジスト９０ａとしては、ドライフィルムレジストのラミネート、又は液状レジストの塗布及び乾燥によるレジスト層の被覆等、従来からの公知の方法を用いて行うことができる。次に、露光では、前のレジスト被覆工程で金属板１０ａの表・裏面にレジスト９０ａを被覆した後、表面側では、レジスト９０ａ上に内部端子部１１０ａ内の凹部２０ａとなる位置に所望のパターン、裏面側では全面を覆うパターンが形成されたマスク（紫外光遮蔽ガラスマスク）を被せ、露光を行う。

現像では、マスクを除去してレジスト９０ａを現像することにより、表面に凹部２０ａを形成する部分（未硬化部分）を除去して開口部９１ａを形成し、金属板１０ａの表面を露出させる。これにより、硬化して残留したレジスト９０ａと開口部９１ａからなる凹部用マスク９２ａが形成される。

図１０（ｃ）は、凹部エッチング工程の一例を示した図である。図１０（ｃ）に示されるように、形成したレジストマスク９２ａを凹部エッチング用マスクとして、金属板１０ａの表面上にエッチング加工を行い、凹部２０ａを形成する。エッチング深さは５μｍ以上３０μｍ以下で、好ましくは、５μｍ〜２０μｍである。

図１０（ｄ）は、凹部めっき工程の一例を示した図である。図１０（ｄ）に示されるように、形成したレジストマスク９２ａを凹部めっき用マスクとして、金属板１０ａの凹部２０ａが形成された面にめっき加工を行い、凹部２０ａの内側にめっき層３０ａを形成する。めっきの種類は、特に限定はないが、薄膜でも強度があるＮｉめっきを用いることが好ましい。表面層は接合性の良いＡｕ等を用いる。

図１１は、本発明の第２の実施形態に係る半導体素子実装用リードフレームの製造方法の一例の中盤の一連の工程を示した図である。

図１１（ａ）は、凹部用レジスト剥離工程の一例を示した図である。凹部用レジスト剥離工程では、硬化しているレジスト９０ａを剥離する。これにより、金属板１０ａの上に凹部２０ａが形成され、その凹部２０ａの内側にめっき層３０ａが形成された状態となる。

図１１（ｂ）は、裏面めっき用レジスト形成工程の一例を示した図である。裏面めっき用レジスト形成工程では、図１０（ｂ）と同様に、金属板１０ａの表面側にレジスト９４ａを被覆し、露光、現像を行い、開口９５ａを有する裏面めっき用レジストマスク９６ａを形成する。

図１１（ｃ）は、裏面めっき工程の一例を示した図である。図１１（ｃ）に示されるように、形成したレジストマスク９６ａを裏面めっき用マスクとして、金属板１０ａの裏面側にめっき加工を行い、リード裏面めっき層３１を形成する。

図１１（ｄ）は、裏面めっき用レジスト剥離工程の一例を示した図である。裏面めっき用レジスト剥離工程では、硬化しているレジスト９４ａを剥離する。

図１２は、本発明の第２の実施形態に係る半導体素子実装用リードフレームの製造方法の一例の後半の一連の工程を示した図である。

図１２（ａ）は、リード部用レジスト形成工程の一例を示した図である。リード部用レジスト形成工程では、詳細には、レジスト被覆、露光、現像を行い、リード部用レジストマスク９９ａを形成する。図１０（ｄ）で金属板１０ａに凹部２０ａが形成された表面側の全面と裏面側の全面を、レジスト９７ａで被う。使用するレジスト９７ａとしては、ドライフィルムレジストのラミネート、又は液状レジストの塗布及び乾燥によるレジスト層の被覆等、従来からの公知の方法を用いて行うことができる。次に露光では、前のレジスト被覆で金属板１０ａの表・裏面にレジスト９７ａを被覆した後、表面側にリード部形状を形成可能なようなパターン、裏面側は全面レジストマスクが覆うようなパターンが形成されたマスク（紫外光遮蔽ガラスマスク）を被せ、露光を行う。なお、少なくとも内部端子部１１０ａは、レジスト９７ａで覆う。

現像では、マスクを除去してレジスト９７ａを現像することにより、未硬化部分を除去して開口９８ａを形成し、金属板１０ａの表面側を露出させる。これにより、硬化して残留したレジスト９７ａと開口部９８ａからなるリード部用マスク９９ａが形成される。

図１２（ｂ）は、リード部エッチング工程の一例を示した図である。リード部エッチング工程では、図１２（ａ）で形成したリード部用レジストマスク９９ａを使用し、金属板１０ａの表面側をエッチング加工して非貫通の窪み加工を行い、柱状のリード部１１ａを形成する。

図１２（ｃ）は、リード部用レジスト剥離工程の一例を示した図である。リード部めっき用レジスト剥離工程では、硬化しているレジスト９７ａを剥離する。

これにより、リードフレーム５０ａが完成する。なお、必要に応じ、所定の寸法に切断しシート状にしても良い。

このように、上述の各工程を順に経ることにより、本発明の第２の実施形態に係るリードフレーム５０ａが作製される。

［第２の実施形態の半導体装置の製造方法］
次に、図１３を参照して本発明の第２の実施形態に係る半導体装置１００ａの製造方法について説明する。

図１３は、本発明の実施形態に係る半導体装置の製造方法１００ａの一例の一連の工程を示した図である。

図１３（ａ）は、バンプ形成工程の一例を示した図である。バンプ形成工程においては、半導体素子実装用リードフレーム５０ａのリード部１１ａの内部端子部１１０ａのめっき層３０ａの表面上に、半導体素子６０ａと接続するためのバンプ７０ａを形成する。

図１３（ｂ）は、半導体素子実装工程の一例を示した図である。半導体素子６０ａの電極部６１ａは、図１３（ａ）で形成されたバンプ７０ａに接続され、リード部１１ａの内部端子部１１０ａの上側に半導体素子６０ａがフリップチップ実装される。

図１３（ｃ）は、樹脂封止工程の一例を示した図である。樹脂封止工程では、半導体素子６０ａ、バンプ７０ａ、窪み領域１４を含めリードフレーム５０ａの表面側の上方を樹脂８０ａにより樹脂封止する。

図１３（ｄ）は、樹脂封止後のエッチング工程の一例を示した図である。樹脂封止工程後、裏面側よりリード裏面めっき層３１をマスクとして金属板１０ａの裏面連結金属部１３をエッチング加工することで、リード部１１ａを個別分離する。

最後に所定の半導体装置１００ａの寸法になるように切断し、半導体装置１００ａを完成させる。

このように、本発明の第２の実施形態に係るリードフレーム５０ａ及び半導体装置１００ａの製造方法によれば、テープレスＱＦＮ基板についても、小型化及び薄型化に対応したリードフレーム５０ａ及び半導体装置１００ａを製造することができる。

以下、本発明の実施形態に係るリードフレーム及び半導体装置を作製して実施した実施例について説明する。

［実施例１］
金属板として板厚０．２ｍｍのＣｕ板（古河電気工業株式会社製：ＥＦＴＥＣ６４−Ｔ）を幅１４０ｍｍの長尺板状に加工し、次に厚み０．０５ｍｍの感光性ドライフィルムレジスト（旭化成イーマテリアルズ社製ＡＱ−５０３８）をラミネートロールで、金属板の両面に貼り付けた。

次に、表面側は半導体素子を実装する内部端子領域に凹部を形成する所望のパターン、裏面側は全面を覆うパターンを形成したガラスマスクをドライフィルムレジストの上に被せ、紫外光で露光した。

その後、炭酸ナトリウム溶液を用いて、紫外光の照射が遮られ、感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行った。

次にレジスト層が除去された開口部の金属板の露出部表面をエッチングした。エッチング液としては、塩化第二鉄溶液を使用した。エッチング深さは、１０μｍとした。これにより、内部端子部に凹部が形成された。

次に、エッチングにより形成された凹部に、凹部側面を含めＮｉめっきを５μｍ、Ｐｄめっきを０．０１μｍ、Ａｕめっきを約０．００３μｍの順番にめっきを施した。その後、水酸化ナトリウム溶液でドライフィルムレジストを剥離した。これにより、金属板上にリード部の内部端子部に凹部を形成しその内側にめっき層を形成した。めっき層は、１０μｍの窪みが形成された。

次に、再度、厚み０．０５ｍｍの感光性ドライフィルムレジスト（旭化成イーマテリアルズ社製ＡＱ−５０３８）をラミネートロールで、導電性基材の両面に貼り付けた。

次に、表面側は全面を覆うパターン、裏面側は外部端子部領域にめっき層を形成する所望のパターンを形成したガラスマスクをドライフィルムレジストの上に被せ、紫外光で露光した。

その後、炭酸ナトリウム溶液を用いて、紫外光の照射が遮られ、感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行った。

次にレジスト層が除去された開口部の金属板の露出部表面にＮｉめっきを５μｍ、Ｐｄめっきを０．０１μｍ、Ａｕめっきを約０．００３μｍの順番にめっきを施した。その後、水酸化ナトリウム溶液でドライフィルムレジストを剥離した。これにより、外部端子部にめっき層を形成した。

次に、再度、厚み０．０５ｍｍの感光性ドライフィルムレジスト（旭化成イーマテリアルズ社製ＡＱ−５０３８）をラミネートロールで、導電性基材の両面に貼り付けた。

次に、リード部に該当する所望のパターンを形成したガラスマスクをドライフィルムレジストの上に被せ、紫外光で露光した。

その後、炭酸ナトリウム溶液を用いて、紫外光の照射が遮られ、感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行った。

次にレジスト層が除去された開口部の金属板の露出部表面をエッチングした。エッチング液としては、塩化第二鉄溶液を使用した。その後、水酸化ナトリウム溶液でドライフィルムレジストを剥離した。これにより、リード部が形成された。

その後、所定寸法に切断することにより、本発明の実施例１に係るリードフレームを得た。

次いで、作製したリードフレームの内部端子部の接続領域にフリップチップ用のバンプを形成した。次に、半導体素子の電極部と前記バンプをフリップチップ方式にて実装し、半導体素子とリード部を接続した。次に、半導体素子が実装されている面を樹脂で封止した。

最後に、所定の半導体装置の寸法になるように切断し、半導体装置を完成させた。

［実施例２］
金属板として板厚０．２ｍｍのＣｕ板（古河電気工業株式会社製：ＥＦＴＥＣ６４−Ｔ）を幅１４０ｍｍの長尺板状に加工し、次に厚み０．０５ｍｍの感光性ドライフィルムレジスト（旭化成イーマテリアルズ社製ＡＱ−５０３８）をラミネートロールで、金属板の両面に貼り付けた。

次に、表面側は半導体素子を実装する内部端子領域に凹部形成する所望のパターン、裏面は全面を覆うパターンを形成したガラスマスクをドライフィルムレジストの上に被せ、紫外光で露光した。

その後、炭酸ナトリウム溶液を用いて、紫外光の照射が遮られ、感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行った。

次にレジスト層が除去された開口部の金属板の露出部表面をエッチングした。エッチング液としては、塩化第二鉄溶液を使用した。エッチング深さは、１０μｍとした。これにより、内部端子部に凹部が形成された。

次に、エッチングにより形成された凹部に、凹部側面を含めＮｉめっきを１０μｍ、Ｐｄめっきを０．０１μｍ、Ａｕめっきを約０．００３μｍの順番にめっきを施した。その後、水酸化ナトリウム溶液でドライフィルムレジストを剥離した。これにより、金属板上にリード部の内部端子部に凹部形成しその内側にめっき層を形成した。めっき層は、５μｍの窪みが形成された。

次に、再度、厚み０．０５ｍｍの感光性ドライフィルムレジスト（旭化成イーマテリアルズ社製ＡＱ−５０３８）をラミネートロールで、導電性基材の両面に貼り付けた。

次に、表面側は全面を覆うパターン、裏面側は外部端子部領域にめっき層を形成する所望のパターンを形成したガラスマスクをドライフィルムレジストの上に被せ、紫外光で露光した。

その後、炭酸ナトリウム溶液を用いて、紫外光の照射が遮られ、感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行った。

次にレジスト層が除去された開口部の金属板の露出部表面にＮｉめっきを５μｍ、Ｐｄめっきを０．０１μｍ、Ａｕめっきを約０．００３μｍの順番にめっきを施した。その後、水酸化ナトリウム溶液でドライフィルムレジストを剥離した。これにより、外部端子部にめっき層を形成した。

次に、再度、厚み０．０５ｍｍの感光性ドライフィルムレジスト（旭化成イーマテリアルズ社製ＡＱ−５０３８）をラミネートロールで、導電性基材の両面に貼り付けた。

次に、表面側にリード部に該当する所望のパターン、裏面側は全面マスクで覆うようなパターンを形成したガラスマスクをドライフィルムレジストの上に被せ、紫外光で露光した。

その後、炭酸ナトリウム溶液を用いて、紫外光の照射が遮られ、感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行った。

次に表面側のレジスト層が除去された開口部の金属板の露出部表面をエッチングした。エッチング液としては、塩化第二鉄溶液を使用した。その後、水酸化ナトリウム溶液でドライフィルムレジストを剥離した。これにより、表面側に柱状のリード部が形成された。

その後、所定寸法に切断することにより、本発明の実施例２に係るリードフレームを得た。

次いで、作製したリードフレームの内部端子部の接続領域にフリップチップ用のバンプを形成した。次に、半導体素子の電極部と前記バンプをフリップチップ方式にて実装し、半導体素子とリード部を接続した。次に、半導体素子が実装されている面を樹脂で封止した。その後、裏面側よりエッチング加工してリード部を個別に独立させた。

最後に、所定の半導体装置の寸法になるように切断し、半導体装置を完成させた。
［実施例３］
実施例３は、実施例１において、パワー半導体装置用リードフレームである。リード部は、制御系リード部とパワー系リード部とを有し、パワー系リード部は、１端子に対し、複数のフリップチップ接続を行うパターンである。制御系リード部の凹部の深さを１０μｍとし、パワー系リード部の凹部の深さを２０μｍとした。制御系リード部のめっき層は、１０μｍの窪みができた。パワー系リード部のめっき層には、２０μｍのめっき層が出来た。その他は実施例１同様である。

［比較例］
比較例は、実施例３において、凹部をエッチングする工程を削除し、次のめっき工程においては、Ｎｉめっきを５μｍ、Ｐｄめっきを０．０１μｍ、Ａｕめっきを約０．００３μｍの順番にリードフレーム全面にめっきを施した。その他は、実施例と同様である。

各実施例のリードフレームにおいて、実体顕微鏡にて内部端子部のめっき層を確認した所、実施例１〜３については、めっき層が窪み形状になっていることを確認できた。

また、実施例１〜３、及び比較例について、半導体装置製作工程において、フリップチップ方式にて半導体素子を実装したが、その接合状況を顕微鏡にて確認を行った。実施例１〜３においては、特に不具合はなく良好であった。比較例においては、パワー系のリード部のフリップチップ接合時、一部に隣接するはんだバンプに接触する不具合が発生した。また、はんだの濡れ広がり量も、実施例１〜３に比べ大きくなっている。実施例１〜３のフリップチップ領域を限定し、その範囲での濡れ広がりを抑制する効果を確認できた。

以上、本発明の好ましい実施形態及び実施例について詳説したが、本発明は、上述した実施形態及び実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態及び実施例に種々の変形及び置換を加えることができる。

１０、１０ａ 金属板
１１、１１ａ、１２ リード部
１３ 裏面連結金属部
１４ 窪み領域
２０、２０ａ 凹部
３０、３０ａ、３１ めっき層
４０、４０ａ 半導体素子実装領域
５０、５０ａ リードフレーム
６０、６０ａ 半導体素子
７０、７０ａ バンプ
８０、８０ａ 樹脂
１００、１００ａ 半導体装置

Claims (22)

1. 金属材料からなる半導体素子実装用のリードフレームであって、
   表面側の所定領域に半導体素子をフリップチップ接続可能な内部端子部を有するリード部と、
   該リード部の前記内部端子部の表面に形成された凹部と、
   該凹部の内側に形成されためっき層と、を有するリードフレーム。
2. 前記めっき層は、前記凹部に形成され、前記周縁部が前記中央部よりも高く形成されている請求項１に記載のリードフレーム。
3. 前記めっき層の前記周縁部は前記中央部よりも５μｍ以上２０μｍ高い、請求項１又は２に記載のリードフレーム。
4. 前記凹部の深さは、５μｍ以上３０μｍ以下である請求項３記載のリードフレーム。
5. 前記めっき層の最表面層は、Ａｕめっき層からなる請求項１乃至４のいずれか一項に記載のリードフレーム。
6. 前記リード部は複数設けられ、複数の前記リード部は、前記表面側に前記凹部及び前記めっき層が１個のみ形成された第１のリード部を少なくとも１つ含む請求項１乃至５のいずれか一項に記載のリードフレーム。
7. 前記リード部は複数設けられ、複数の前記リード部は、前記表面側に前記凹部及び前記めっき層が複数個形成された第２のリード部を少なくとも１つ含む請求項６に記載のリードフレーム。
8. 前記めっき層は、前記リード部の前記表面側では、前記凹部の内側以外には形成されていない請求項１乃至７のいずれか一項に記載のリードフレーム。
9. 前記リード部は、裏面側に外部機器と接続可能な外部端子部を有し、該外部端子部に第２のめっき層が形成されている請求項１乃至８のいずれか一項に記載のリードフレーム。
10. 前記リード部の前記表面側の前記内部端子部以外の領域は、前記内部端子部より窪んだ窪み形状を有する請求項９に記載のリードフレーム。
11. 金属材料からなり、表面に形成された凹部の内側にめっき層が形成された内部端子部を表面側に有するリード部と、
    前記凹部内の前記めっき層上に設けられたバンプを介して前記内部端子部とフリップチップ接続された半導体素子と、
    前記半導体素子、前記バンプ、及び前記リード部の前記表面側を含む領域を封止する樹脂と、を有する半導体装置。
12. 前記リード部は複数設けられ、複数の前記リード部は、前記表面側に前記凹部及び前記めっき層が１個のみ形成された第１のリード部を少なくとも１つ含む請求項１１に記載の半導体装置。
13. 前記リード部は複数設けられ、複数の前記リード部は、前記表面側に前記凹部及び前記めっき層が複数個形成された第２のリード部を少なくとも１つ含む請求項１２に記載の半導体装置。
14. 前記半導体素子は、制御入力端子、入力端子及び出力端子を有するパワートランジスタであり、
    前記第１のリード部に前記制御入力端子がフリップチップ接続され、
    前記第２のリード部に前記入力端子及び前記出力端子がフリップチップ接続された請求項１３に記載の半導体装置。
15. 前記リード部は、裏面側に外部機器と接続可能な外部端子部を有し、該外部端子部に第２のめっき層が形成されている請求項１１乃至１４のいずれか一項に記載の半導体装置。
16. 前記リード部は柱状の形状を有し、
    前記裏面側の柱状部分の一部が前記樹脂から突出している請求項１５に記載の半導体装置。
17. 表面側に内部端子部を有するリード部を備えた半導体素子実装用のリードフレームの製造方法であって、
    金属板の前記表面側の前記内部端子部を形成しようとする所定領域内に凹部を形成する工程と、
    前記凹部の内側にめっき層を形成する工程と、
    該凹部を前記内部端子部内に有し、所定形状を有する前記リード部を形成する工程と、
    を有するリードフレームの製造方法。
18. 前記めっき層は、前記表面側では前記凹部の内側にのみ選択的に形成される請求項１７に記載のリードフレームの製造方法。
19. 前記リード部の裏面側の外部端子部を形成する所定領域内に第２のめっき層を形成する工程を更に有する請求項１７又は１８に記載のリードフレームの製造方法。
20. 前記リード部の前記表面側の前記内部端子部以外の領域をエッチングにより窪み形状に加工する工程を更に有する請求項１９に記載のリードフレームの製造方法。
21. 請求項１７乃至２０のいずれか一項に記載のリードフレームの製造方法により製造されたリードフレームの前記凹部内の前記めっき層上にバンプを形成する工程と、
    該バンプを用いて半導体素子を前記リード部の前記表面側にフリップチップ実装する工程と、
    前記半導体素子、前記バンプ、及び前記リード部の裏面側の表面以外の領域を樹脂で封止する工程と、を有する半導体装置の製造方法。
22. 請求項２２に記載のリードフレームの製造方法により製造されたリードフレームの前記凹部内の前記めっき層上にバンプを形成する工程と、
    該バンプを用いて半導体素子を前記リード部の前記表面側にフリップチップ実装する工程と、
    前記半導体素子、前記バンプ、及び前記リード部の前記裏面側の表面以外の領域を樹脂で封止する工程と、
    前記第２のめっき層をマスクとして前記リード部の前記裏面側からエッチングを行い、前記リード部以外の領域の前記金属板を除去するとともに、前記リード部を柱状に加工する工程と、を有する半導体装置の製造方法。