TW201601457A - 提供一通訊電子裝置之一延遲數値之方法，延遲產生器，具有該延遲產生器之積體電路，及包含該積體電路之通訊電子系統 - Google Patents

提供一通訊電子裝置之一延遲數値之方法，延遲產生器，具有該延遲產生器之積體電路，及包含該積體電路之通訊電子系統 Download PDF

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Abstract

本發明揭示用於提供一通訊電子裝置之一延遲數值之一種方法及一種對應器件。由一延遲元件使一數位輸入訊號延遲。取樣該延遲元件之輸入訊號及輸出訊號，並比較該等經取樣訊號。當該等經取樣訊號之振幅不相等時，遞增一失配計數器，且當該輸入訊號轉變時，遞增一訊號轉變計數器N。所提供延遲數值與失配計數數值成正比，與取樣間隔之長度成正比，且與訊號轉變計數數值成反比。

Description

提供一通訊電子裝置之一延遲數值之方法，延遲產生器，具有該延遲產生器之積體電路，及包含該積體電路之通訊電子系統
本說明書是關於一種數位延遲量測器件(digital delay measurement device)、一種用於量測一數位訊號之一延遲之方法、及包含該數位延遲量測器件之器件(諸如一恆定延遲元件)。
在通訊電子器件中，經常需要將一訊號延遲一固定時間量，例如，在一全球定位系統(Global Positioning System；GPS)中、或在視訊及音訊資料之傳輸中。然而，構建一種因製作相關影響(production-related influences)而其延遲隨時間保持充分恆定(constant)之元件可能是困難或昂貴的，諸如：積體電路(integrated circuit；IC)製造期間之微影變化及其他顯著化學變化)，以及操作條件(諸如溫度及電壓變化)影響延遲元件之延遲。
一恆定延遲元件之其他應用包含對一電腦時脈速率之控制。 當今之電腦晶片經常使用高時脈速率。在高時脈速率下，影響延遲速率之製作變化及操作條件亦可影響電子組件之同步化。
使用一延遲鏈(delay chain)來將一訊號延遲一預定時間量 之數位電路之一特定實例是一延遲鎖定迴路(delay locked loop；DLL)。一延遲鎖定迴路可用於改變一時脈訊號之相位，通常以增強積體電路之時脈上升至資料輸出(clock rise-to-data output)有效定時特性。延遲鎖定迴路亦可用於時脈恢復(clock recovery；CDR)。
一延遲鎖定迴路之主要組件是一由諸多前後連接之延遲閘 構成之延遲鏈。該延遲鏈之輸入連接至將被負延遲(negatively delayed)之時脈。該延遲鏈之每一級連接有一多工器，且此多工器之選擇器是由一控制電路自動更新，以產生負延遲效應。該延遲鎖定迴路之輸入是所得的經負延遲時脈訊號。
本說明書揭示一種用於藉由量測一實際延遲，並藉由根據所量測延遲而隨時間調整該延遲，來補償延遲變化之改良回饋機制。具體而言，根據本說明書之回饋機制包含一低頻率取樣，其中以一相較於一欲量測延遲之一準確度可為大之取樣週期取樣一輸出訊號及/或一輸入訊號。
根據本說明書，可使用一低取樣週期，以除其他之外，亦提供一具有充足準確度之低成本器件或更增強一延遲量測之準確度。具體而言，對於諸如視訊資料傳輸及顯示等多媒體應用，一低成本器件即可提供一充足延遲準確度。
具體而言，欲比較之訊號(諸如一延遲鏈之輸入訊號及輸出 訊號)是由二個數位訊號提供，該二個數位訊號具有相同振幅，且具有本質上相同之矩形形狀或由本質上相同之矩形脈衝構成。該二個訊號遵循相同輸入訊號時脈。此外，預期延遲始終小於輸入訊號時脈之一個時脈週期，且延遲不會突然改變或不會隨時間改變一大的量。此外，該二個取樣操作本身不會遭受取樣延遲之影響，或至少該等延遲是可忽略的，且容許基於一大數目個樣本來提供對延遲之一估計。
舉例而言，可以一分接式(tapped)延遲線來實現延遲鏈， 該分接式延遲線含有若干具有明確定義之延遲時間的單元。舉例而言，此延遲線可以具有預定延遲時間之D正反器單元(D-flip-flop cell)來實現，該等D正反器單元是串聯連接。
較佳地，取樣週期短於輸入訊號之一時脈週期或輸入訊號之 二次轉變間之最小距離。在另一實施例中，取樣週期至少略微短於一預期延遲。另一方面，取樣週期可遠長於欲達成之一延遲量測準確度。
本說明書揭示一種用於以一延遲鏈提供或產生一通訊電子 裝置之一延遲數值的電腦實施之方法。
以一具有一預定長度之取樣間隔、尤其是以一相當於或至少 不遠短於一預期延遲之長取樣週期，取樣該通訊電子裝置之一數位輸入訊號及其對應經延遲輸出訊號。
比較該經取樣輸入訊號之一振幅或一電壓位準與該經取樣 輸出訊號之一振幅，且每當該經取樣輸入訊號之振幅在一預定容差內不等於該經取樣輸出訊號之振幅時，遞增一失配計數數值M。
每當該輸入訊號轉變時，遞增一訊號轉變計數數值N，其中 該輸入訊號之一轉變亦可自該輸出訊號之一轉變導出。
產生該輸入訊號與該輸出訊號間之訊號延遲數值作為一亦稱作概率數值之數值。該所產生訊號延遲數值與失配計數數值M成正比，與取樣間隔之長度成正比，且與訊號轉變計數數值N成反比。
在一實施例中，該取樣步驟是與對一延遲鏈之一輸入訊號及一輸出訊號所進行的取樣同時執行。
具體而言，該取樣步驟可由一或多個用於對一具有二個電壓位準之訊號進行取樣之一位元取樣器(one-bit sampler)執行。
在一實施例中，該取樣步驟是使用一參考時脈而定期地被觸發，其中該參考時脈之一取樣週期不同於該數位輸入訊號之一時脈週期。藉此，該參考時脈之脈衝相對於該數位輸入訊號之時脈脈衝移位，且使該等參考時脈脈衝之對準(alignment)獨立於該數位輸入訊號之時脈脈衝之對準。
具體而言，在一實施例中，參考時脈之一週期被選擇成使得與輸入訊號之一個時脈週期最接近之該參考時脈之一取樣週期的一倍數是相對於該輸入訊號之一時脈週期而偏移不多於該輸入訊號之該時脈週期的10%。藉此，參考時脈脈衝每次相對於輸入時脈脈衝僅移位一小的量。此可提供一更精細時間解析度。
根據一實施例，輸入訊號之轉變是在該輸入訊號處偵測，具體而言，是藉由在一延遲鏈之一輸入處偵測輸入訊號之轉變。藉此，使對輸入訊號轉變之偵測與對輸入訊號數值之一偵測同步化。
根據另一實施例，輸入訊號之轉變是在輸出訊號處偵測，具體而言，是藉由在可調整延遲元件之一輸出處偵測輸入訊號之轉變。輸入訊 號與輸出訊號間之關係使得在一轉變之後發生輸入訊號及輸出訊號之位準或數值之一反轉(inversion)。
在一實施例中，該概率延遲數值是根據一時間週期而確定， 該時間週期等於輸入訊號轉變與輸入數值及輸出數值之一反轉之間的一時間。
具體而言，該概率延遲數值D可以根據方程式D=T_ref * M/N計算，其中商是以一預定準確度來計算，且其中T_ref是二個連續取樣時間之間的一取樣週期，M是失配計數數值，且N是轉變計數數值。
根據本說明書，可應用各種準則來確定何時已達到一充足準 確度。根據一實施例，在計算延遲數值之前的一積分間隔(integration interval)是相依於一預定之輸入訊號轉變次數。根據另一實施例，在計算延遲數值之前的一積分間隔是相依於一預定之失配次數。根據又一實施例，一積分間隔是由一預定積分時間限定。亦可組合此等準則。
根據另一實施例，該概率延遲數值是基於在一滑動時間窗內 發生之訊號失配及轉變而計算。舉例而言，可藉由讀入一佇列之開始處之新數值並摒棄該佇列之結尾處之舊數值，而以一移位暫存器等來實現一滑動時間窗。
根據另一實施例，該方法包含藉由停用或啟用一延遲鏈之組 件、根據該概率延遲數值來調整一延遲。其中，欲啟用或停用之組件之數目是相依於該延遲。具體而言，該數目可與該延遲成正比。
此外，本說明書揭示一種用於提供一數位輸入訊號之一預定 延遲之延遲產生器(delay generator)。該延遲產生器包含一可調整延遲元件 (adjustable delay element)，諸如一延遲鏈。該可調整延遲元件包含有一用 於接收一輸入訊號之訊號輸入、及一用於輸出一經延遲輸出訊號之訊號輸出。
提供一參考時脈，其用於使對該輸入訊號與該輸出訊號之一 取樣同步化。提供一訊號比較裝置，例如呈現二個一位元取樣器、及一互斥或(XOR)閘、或其他用於比較二個數位輸入訊號之電子組件的形式，該訊號比較裝置用於在預定取樣時間比較該輸入訊號與該輸出訊號，且用於對該輸入訊號與該輸出訊號間之一失配次數進行計數。該訊號比較裝置之該等預定取樣時間是由該參考時脈提供。
在輸入訊號之一訊號路徑中提供一轉變偵測裝置(transition detecting unit)，例如呈現一用於一數位訊號之邊緣偵測器(諸如一正反器)或其他電子組件之形式。該轉變偵測裝置可運作以偵測訊號轉變並對該等訊號轉變之一次數進行計數。
一延遲估計裝置(delay estimation unit)連接至該訊號比較 裝置及該轉變偵測裝置。提供該延遲估計裝置以用於自該訊號比較裝置接收一失配次數、用於自該轉變偵測裝置接收一訊號轉變次數且用於計算一所估計延遲。舉例而言，該延遲估計裝置可由一計算裝置提供，諸如一包含複數個電子組件(諸如加法器及記憶體暫存器)之算術邏輯裝置(arithmetic logic unit；ALU)。
該延遲估計裝置之所估計延遲(其亦稱作概率延遲數值或延遲數值)與失配次數成正比且與轉變次數成反比。
該延遲產生器更包含一控制器，該控制器連接至該延遲估計 裝置及該可調整延遲元件。具體而言，該延遲估計裝置可包含該控制器。該延遲產生器將一控制訊號提供至該可調整延遲元件，該控制訊號是相依於所估計延遲。
在一特定實施例中，該可調整延遲元件之控制器可運作以藉 由啟用及停用該可調整延遲元件之個別電子組件來調整該延遲。具體而言，啟用及停用可以指將該等電子組件接通及斷開。
根據一實施例，該訊號比較裝置包含一第一一位元取樣器及 一第二一位元取樣器。具體而言，該第一一位元取樣器及該第二一位元取樣器可以由包含一正反器元件之一位元取樣器來實現。
在一特定實施例中，該訊號比較裝置包含一互斥或閘，該互 斥或閘用於比較一表示一第一位元之第一訊號與一表示一第二位元之第二訊號。
此外，本說明書揭示一種具有上述延遲產生器之積體電路，其中該延遲產生器是由該積體電路之半導體組件來實現。
此外，本說明書揭示一種具有該積體電路之通訊電子系統。
根據本說明書之一延遲補償器件不需要二個匹配之可變延遲鏈。藉此，可降低功率消耗，此乃因一延遲鏈之功率消耗是由輸入之頻率界定，且每一延遲鏈皆消耗功率。此外，根據本說明書之延遲補償並不限於一延遲單元對一控制訊號之一線性響應且可用於非線性特性。
總而言之，相較一具有二個延遲鏈之延遲補償器件，根據本說明書之一延遲補償器件可被設計為需要晶片上之更少面積且消耗更少功率，且其可被設計為適應鏈之非線性特性。此外，藉由使用一種具有僅一個 延遲鏈之設計，不會存在二個延遲鏈間之失配延遲。
具體而言，根據本說明書，可以較藉由使用以一可用參考時 脈進行之一直接量測可能實現之增量(increment)小得多的增量來量測一延遲。此是藉由使用對轉變事件之一統計累加(statistical accumulation)來量測延遲而達成。
根據本說明書，輸入訊號及經延遲輸出訊號二者皆是以規律 間隔來予以取樣。每當偵測到輸入不等於輸出之一狀態時，遞增一失配計數器M。此外，一單獨計數器N對輸入訊號轉變進行計數。計算輸入與輸出間之一所估計延遲，該所估計延遲與失配次數計數值M成正比且與輸入訊號轉變次數N成反比。
10‧‧‧延遲器件
11‧‧‧延遲鏈裝置/第一延遲鏈/可調整延遲鏈
12‧‧‧訊號輸入
13‧‧‧訊號輸出
14‧‧‧控制器
15‧‧‧參考延遲鏈裝置
16‧‧‧比較器
20‧‧‧延遲器件
20'‧‧‧延遲器件
21‧‧‧可調整延遲鏈
22‧‧‧訊號輸入
23‧‧‧經延遲訊號輸出
24‧‧‧01、10偵測器/失配偵測器
25‧‧‧邊緣偵測器
26‧‧‧失配計數器
27‧‧‧轉變計數器
31‧‧‧延遲量測器件
31'‧‧‧延遲量測器件
32‧‧‧第一單位元取樣器
33‧‧‧第二單位元取樣器
38‧‧‧失配比較器/第一比較器
39‧‧‧轉變比較器/第二比較器
40‧‧‧控制器
40'‧‧‧控制器
41‧‧‧調整模組
42‧‧‧參考時脈
M‧‧‧失配計數數值/失配計數器/預定失配次數/失配計數
N‧‧‧訊號轉變計數數值/第二計數器/訊號轉變次數/預定轉變次數
結合以下各圖而更詳細地解釋本說明書之主旨。
第1圖顯示根據一第一實施例，一用於使用一前饋控制(feed forward control)來產生一預定延遲之延遲器件。
第2圖顯示根據一第二實施例，一用於使用一回饋控制及欠取樣(under-sampling)來產生一預定延遲之延遲器件。
第3圖例示第1圖之一延遲估計裝置之一延遲估計計算。
第4圖顯示根據一第三實施例之一延遲器件，該第三實施例類似於第2圖之實施例。
在以下說明中，提供細節來闡述本說明書之實施例。然而，熟習此項技術者應明瞭，可在沒有此等細節之情形下實踐該等實施例。
第1圖顯示一用於產生一受控延遲之延遲器件10之一第一實 施例。根據第1圖之延遲器件使用一前饋控制來產生一用於調整該延遲器件之一延遲電路之控制訊號。
該延遲器件包含一具有一延遲鏈電路之延遲鏈裝置11。延遲 鏈裝置11連接至一輸入線及一輸出線。一控制器14電性連接至延遲鏈裝置11之一可調整元件。
此外，該延遲器件包含一參考時脈，該參考時脈連接至一具 有一參考延遲鏈電路之參考延遲鏈裝置15之一輸入。具體而言，參考延遲鏈裝置15可包含與延遲鏈裝置11類似或相同之組件。一比較器16之一輸入連接至該參考時脈之一輸出及參考延遲鏈裝置15之一輸出。比較器16之一輸出連接至控制器14之一輸入。
具體而言，比較器16可運作以計算該參考時脈之一時脈訊號 與參考延遲鏈裝置15之一輸出訊號間之一延遲。在運作期間，控制器14根據比較器16之一輸出訊號來調整延遲鏈裝置11之延遲鏈電路及/或參考延遲鏈裝置15之參考延遲鏈電路。
在一實施例中，二個延遲鏈11、15具有相同設計。如此一來， 在參考鏈15上量測之一延遲可應用於實際訊號延遲鏈11。根據一實施例，參考鏈15用於與一預定延遲(例如，1ns)匹配，且進行一讀出以得出與該預定延遲匹配所需之延遲級數目。假設鏈延遲與控制數值成正比，則在已知參考鏈15之控制數值之情形下，可導出第一延遲鏈11之控制數值。
若使用延遲之一直接量測值(諸如在第1圖之實施例中)，則 可藉由如下操作以一1GHz時脈在+/-1ns之一準確度內量測為100ns之一延 遲：對訊號自輸入傳播至輸出所花費之1GHz時脈脈衝數目(在此實例中，為100)進行計數。然而，以此種方式使用一1GHz時脈、在+/- 10ps之一準確度內量測一500ps延遲是不可能的，此乃因事件發生之頻率是該1GHz時脈之時脈脈衝之100倍。
第2圖顯示根據一第二實施例，一用於產生一受控延遲之延 遲器件20。
延遲器件20包含一可調整延遲鏈21及一延遲量測器件31。除 其他之外，該延遲量測器件亦包含一失配偵測器或「01、10偵測器」24、一邊緣偵測器25、一失配計數器26、一轉變計數器27、一第一單位元取樣器32、及一第二單位元取樣器33。
可調整延遲鏈11、21是一數位延遲鏈或一類比延遲鏈，對於 此情形，可經由控制輸入來遞增或遞減一延遲。單位元取樣器32、33是同步化之單位元元件，其能夠對一輸入數值0或1進行取樣並同步地提供該輸入數值以供進一步處理。取樣器32、33二者皆使用參考時脈42。
失配偵測器24包含一雙重輸入互斥或閘，該互斥或閘能夠指 示二個輸入何時具有不同數值，在第2圖及第4圖之實施例中，該等不同數值可以是「01」或「10」。隨後，該互斥或閘輸出1=0 XOR 1=1 XOR 0。若二個輸入是相同的，則該互斥或閘輸出0=0 XOR 0=1 XOR 1。
邊緣偵測器25指示輸入訊號何時已自一低位準轉變至一高 位準或自一高位準轉變至一低位準。該指示持續一參考時脈之單一參考時脈循環，此在第2圖中未予以顯示。
失配計數器26對由失配偵測器24偵測之失配次數進行計數。 失配計數器26包含一用於將失配計數器26之計數數值M重設為零之重設輸入。轉變計數器25或邊緣偵測器對輸入訊號轉變次數進行計數。該轉變計數器包含一用於將該轉變計數器之計數數值N重設為零之重設輸入。根據一實施例，當轉變次數達到一預定數值N時，計數器26、27之計數數值被重設為零。此可由一N比較器(其在第2圖中未予以顯示)來確定。
第一單位元取樣器32連接至延遲鏈21之一訊號輸入22，且第 二單位元取樣器32連接至延遲鏈21之一經延遲訊號輸出23。
第一單位元取樣器32之一輸出連接至失配偵測器24之一輸 入及邊緣偵測器25之一輸入。第二單位元取樣器33之一輸出連接至邊緣偵測器25之一輸入。
失配計數器26之一輸入連接至失配偵測器24之一輸出，且轉 變計數器27之一輸入連接至邊緣偵測器25之一輸入。
失配計數器26之一輸出連接至一控制器40之一第一輸入，且 轉變計數器27之一輸出連接至控制器40之一第二輸入。控制器40之一輸出連接至延遲鏈21之一輸入。延遲鏈21可運作以因應於來自控制器40之一訊號而例如藉由鏈接若干延遲元件或藉由調整一電晶體之一偏壓電壓來調整延遲。
在一實施例中，控制器40包含一用於失配計數M之第一比較 器38、一用於轉變計數N之第二比較器39、及一調整模組41，調整模組41連接至該第一比較器之一輸出及該第二比較器之一輸出。根據另一實施例，第一比較器38及第二比較器39是延遲量測器件31之一部分。比較器38、39及調整模組41皆顯示於第4圖之實施例中。
在下文中，假設輸入訊號是一具有一高位準(稱作「1」)及 一低位準(稱作「0」)之數位訊號。自高位準至低位準之一轉變稱作「10」轉變，且自低位準至高位準之一轉變稱作「01」轉變。然而，此並非將本說明書之主旨限制於一種特定資料編碼方法。除其他之外，輸入訊號之轉變亦可以不同方式用於編碼一二進制資料流，或其可用於表示一數位時脈脈衝。
在一更一般實施例中，亦可使用根據本說明書之一延遲量測 器件31、31'在進行一數位/類比轉換之前，為一具有多個位準之數位訊號(例如，一數位音訊訊號)確定一延遲。
在運作期間，延遲鏈之輸入訊號及輸出訊號是由二個單位元 取樣器同時進行取樣。在一實施例中，該取樣是使用一獨立於輸入訊號之參考時脈而定期進行。一獨立參考時脈使位元樣本具備一種獨立於輸入訊號之良好統計性。具體而言，若參考時脈之一週期或參考時脈週期之一倍數略微不同於輸入訊號之一時脈週期之一倍數，將是有利的。可自一充足數目的樣本導出近似延遲數值。
舉例而言，若一取樣週期或該取樣週期之一倍數略微長於輸 入訊號時脈週期之一倍數，則位於相繼訊號轉變之後的取樣點之位置會相對於彼此略微移位。藉此，可增加取樣點之一有效密度。舉例而言，在第3圖之實例中，五個取樣週期略微長於輸入訊號之連續轉變間之一最小時間。
邊緣偵測器25偵測輸入訊號之轉變。每當一轉變發生時，若輸入訊號由於延遲而不等於輸出訊號，則之後進行輸入/輸出數值之一反轉。此最佳可見於第3圖中。此轉變狀態存在達一等於延遲鏈之延遲的時間週期。在本文中，假設時間延遲短於輸入訊號之二次轉變間之一最小距離。對 於諸多應用，皆滿足此假設。
藉由以規律間隔進行取樣，可能會命中或未命中轉變狀態。 命中及未命中之概率與延遲數值直接相關。因此，藉由此項提議產生之延遲數值可被視為一概率延遲數值。在本文中，假設延遲在一用以確定該延遲之評估時間窗期間不會改變或僅有極小改變。對於由緩慢變化之條件(諸如半導體材料之溫度或化學組成)引起之一延遲，情況尤其如此。該評估時間窗亦稱作積分時間。
每當偵測到一命中、或換言之輸入訊號與經延遲輸出訊號間 之一失配時，遞增失配計數器M。一第二計數器N對輸入訊號轉變次數進行計數，且每當偵測到一輸入訊號轉變時會遞增。
根據本說明書，藉由使失配計數器M乘以取樣週期T_ref來 近似在N次訊號轉變之後的一總延遲。因此，一次訊號轉變之後的延遲D是藉由將輸入訊號與經延遲輸出訊號間之失配次數M乘以取樣週期T_ref、再除以訊號轉變次數N來近似，以得出如下公式：
此外，可自延遲數值D導出一相對延遲之一估計值，例如藉由將該延遲之估計值D除以輸入訊號之一時脈時間或除以取樣週期。
當延遲在一積分時間期間不改變時或當延遲改變可忽略時，即使輸入訊號自身可並非是重複性或甚至不具有一預定轉變序列，在一訊號轉變之後的轉變狀態亦變為一重複性過程。根據本說明書，此效應用於在對應訊號轉變之後在不同取樣時間對複數個轉變狀態進行取樣，而非在一既定訊號轉變之後以一較小取樣週期進行取樣。
在一較長取樣窗內，延遲之估計值D會得以改良。此外，若 取樣頻率或該取樣頻率之一倍數並非是一輸入訊號時脈頻率之一倍數而是略微不同於該輸入訊號時脈頻率之一倍數，將是有利的。具體而言，對於一預定之最小數目的取樣脈衝及/或對於一預定之最小數目N_min的輸入訊號轉變而言，實際延遲t_D之一估計值D可被視為足夠準確的。
根據本說明書，藉由使用輸入訊號之一訊號轉變計數，不必 為了確定輸入訊號與經延遲輸出訊號間之延遲而使用一週期性測試訊號或甚至一具有一預定轉變型樣之測試訊號，但在需要時可使用此等訊號。輸入訊號僅需要在一積分時間內具有一充足轉變次數。藉此，可在經由一輸入訊號線傳輸資訊時確定訊號延遲。
可預處理具有僅幾次轉變之訊號，該等訊號不太適合於進行 一延遲確定。舉例而言，一用於編碼一黑線及白線影像之原始訊號通常具有由同一位元形成之長序列。可藉由使用諸如行程長度編碼(run length encoding)之一壓縮來使此等序列變得更短。此外，可以一訊號攪亂器(scrambler)來使1及0之分佈變得更均勻。可在一解碼側上藉由使用一解壓縮裝置(decompression unit)及一解攪亂裝置(descrambling unit)來逆轉該預處理或編碼。
積分時間不需要提前選定，而是可遞增失配計數M，直至達到輸入訊號之一預定轉變次數N或達到一預定失配次數M為止。
第3圖顯示計算一輸入訊號間之時間延遲之一估計值之一實例。在第3圖之實例中，一取樣窗包含14個取樣週期。
在第二取樣時間，輸入訊號「訊號輸入(signal in)」具有一 位準「1」且經延遲輸出訊號「訊號輸出(signal out)」具有一位準「0」，進而得出一具有位準「1」之差訊號。在第三取樣時間，未偵測到輸入訊號與輸出訊號間之失配。因此，失配計數器M增加1。此外，在第一取樣時間與第二取樣時間之間偵測到輸入訊號之一轉變。因此，轉變計數器N增加1。
在第六取樣時間及第七取樣時間，偵測到輸入訊號與輸出訊號間之一失配，但在第八取樣時間未偵測到。因此，失配計數器M增加2。此外，在第六取樣時間確定輸入訊號之一轉變，且轉變計數器N增加1。
在第十一取樣時間，偵測到輸入訊號與輸出訊號間之一失配，但在第十二取樣時間未偵測到。因此，失配計數器M增加1。此外，在第十一取樣時間確定輸入訊號之一轉變，且轉變計數器N增加1。
如此給出如下之一所估計或所量測延遲D
在第4圖中對訊號之視覺比較顯示，延遲略微大於一個取樣週期，此與上面之估計值一致。在進行一訊號頻率無關之取樣的同時累加一較大數目個樣本將提高所量測延遲數值D之精確度。
第4圖顯示一具有一延遲量測器件31'及一控制器40'之延遲器件20'之另一實施例。為簡潔起見，不再解釋上文已針對第2圖所解釋之組件。
延遲量測器件31'包含一失配比較器38，失配比較器38連接至失配計數器26之一輸出及一預期失配次數M_exp之一源。舉例而言，失配比較器38可連接至一計算裝置，該計算裝置可運作以自一電腦可讀記憶體讀出預期失配次數M_exp。失配比較器38比較在一轉變次數N_max內累加之 失配次數，並比較該失配次數與M_exp(即，預期失配次數)。
此外，延遲量測器件31'包含一轉變比較器39，轉變比較器39 連接至轉變計數器27之一輸出及一所需轉變次數N_max之一源。舉例而言，失配比較器38可連接至一計算裝置，該計算裝置可運作以自一電腦可讀記憶體讀出所需轉變次數N_max。轉變比較器39保持追蹤轉變次數。當達到一所需轉變次數N_max時，二個計數器皆被重設。
控制器40'包含一調整模組41，調整模組41連接至失配比較 器38之一輸出及轉變比較器39之一輸出。轉變比較器39之輸出用作一規律脈衝，以觸發調整模組41之一動作。
在自轉變比較器39接收到每一計時單元(tick)時，調整模 組41檢查失配比較器38之輸出，並決定將遞增、遞減或維持可調整延遲鏈21之一控制數值或控制參數。藉此，延遲鏈21之延遲保持於一所需的窄範圍內。
第4圖例示二種可以單獨或組合方式使用的用於重設計數器 26、27之手段。根據一第一重設條件，計數器是在已達到一預定轉變次數N_max時被重設。根據一第二重設條件，計數器是在已達到參考時脈42之一預定之最大時脈脈衝數目時被重設。該等條件可以組合方式使用，例如，藉由使用首先達到或最後達到之條件來作為對一重設之一觸發。
這些實施例亦可以伴隨被組織成複數個項目之以下要素列 表來闡述。在該項列表中所揭示之相應特徵組合分別被視為獨立標的物，該獨立標的物亦可與本申請案之其他特徵組合。
1.一種用於提供或產生來自一通訊電子裝置之一延遲鏈之一輸出 訊號之一預定延遲數值的方法，該方法包含：以一參考時脈提供複數個預定取樣間隔，該等預定取樣間隔不同於數位輸入訊號之一時脈週期，以一一位元取樣器、以該等預定取樣間隔取樣該延遲鏈之一數位輸入訊號，以該等預定取樣間隔取樣該延遲鏈之數位輸出訊號，比較該經取樣輸入訊號之一振幅(諸如一電壓位準)與該經取樣輸出訊號之一振幅，每當該經取樣輸入訊號之該振幅在一預定容差內不等於該經取樣輸出訊號之該振幅時，遞增一失配計數器M，以一轉變偵測器來偵測該輸入訊號之訊號轉變，該轉變偵測器是提供於該輸入訊號之一訊號路徑中，每當偵測到一輸入訊號轉變時，遞增一訊號轉變計數器N，且在一積分時間之後，按照將失配計數數值M與轉變計數器N之一商乘以該等取樣間隔之長度來產生該輸入訊號與該輸出訊號間之訊號延遲數值。
在本文中，可在可調整延遲元件之輸入或輸出處偵測輸入訊號轉變。該等取樣間隔之長度亦稱作取樣週期。
2.一種用於提供一數位訊號輸入訊號一尤其是一具有二個位準或振幅之輸入訊號一之一預定延遲之延遲產生器，該延遲產生器包含一可調整延遲鏈，具有一訊號輸入及一訊號輸出，一參考時脈，用於提供一取樣週期， 一第一一位元取樣器，該第一一位元取樣器連接至該可調整延遲鏈之該訊號輸入及該參考時脈之一輸出，一第二一位元取樣器，該第二一位元取樣器連接至該可調整延遲鏈之該訊號輸出及該參考時脈之一輸出，一轉變偵測裝置，該轉變偵測裝置連接至該可調整延遲鏈之該訊號輸入或該可調整延遲鏈之該訊號輸出，一訊號失配偵測裝置，具有一第一輸入、一第二輸入、及一輸出，該訊號失配偵測裝置之該第一輸入連接至該第一一位元取樣器之一輸出，且該訊號失配偵測器之該第二輸入連接至該第二一位元取樣器之一輸出，一訊號失配計數裝置，該訊號失配計數裝置連接至該訊號失配偵測裝置之該輸出，一轉變計數裝置，該轉變計數裝置連接至該轉變偵測裝置之一輸出，一延遲控制器，該延遲控制器以可運作方式連接至該可調整延遲鏈之一控制輸入，該延遲控制器可運作以控制該可調整延遲鏈之一延遲，且該延遲控制器連接至該失配計數裝置之一輸出及該轉變計數裝置之一輸出。
雖然以上說明含有諸多特殊性，但此等特殊性不應理解為限 制實施例之範圍，而是僅提供對可預知實施例之例示。在本說明書之範圍內可存在各種潤飾。舉例而言，參考時脈可以是延遲量測器件之一部分或位於延遲量測器件外部，比較器可以是延遲量測器件之一部分，比較器可以是控 制器之一部分，或比較器可位於二個組件外部。第2圖及第4圖中所示之組件可位於一個積體電路上或位於數個積體電路上，或者除其他之外，該等組件亦可包含位於一印刷電路板上之組件。
此外，可使用非重疊積分間隔來估計延遲，或亦可使用一滑動時間窗來估計延遲。舉例而言，為得到延遲之一經更新估計值，將位於滑動時間窗之當前位置以前之轉變之後的失配忽略，並對位於滑動時間窗之新位置內之轉變之後的失配進行計數。
具體而言，實施例之上述優點不應理解為限制實施例之範圍，而是僅解釋在將所述實施例付諸實踐之情形下可能達成之成效。因此，該等實施例之範圍應由申請專利範圍及其等效內容而非由所給出之實例確定。
20'‧‧‧延遲器件
21‧‧‧可調整延遲鏈
24‧‧‧01、10偵測器/失配偵測器
25‧‧‧邊緣偵測器
26‧‧‧失配計數器
27‧‧‧轉變計數器
31'‧‧‧延遲量測器件
32‧‧‧第一單位元取樣器
33‧‧‧第二單位元取樣器
38‧‧‧失配比較器/第一比較器
39‧‧‧轉變比較器/第二比較器
40'‧‧‧控制器
41‧‧‧調整模組
42‧‧‧參考時脈
M‧‧‧失配計數數值/失配計數器/預定失配次數/失配計數
N‧‧‧訊號轉變計數數值/第二計數器/訊號轉變次數/預定轉變次數

Claims (20)

  1. 一種用於提供一通訊電子裝置之一延遲數值之方法，該方法包含：以一具有一預定長度之取樣間隔取樣該通訊電子裝置之一數位輸入訊號及其對應的經延遲輸出訊號；比較該經取樣輸入訊號之一振幅與該經取樣輸出訊號之一振幅；每當該經取樣輸入訊號之該振幅不等於該經取樣輸出訊號之該振幅時，遞增一失配計數數值(mismatch counting value)M；每當該輸入訊號轉變時，遞增一訊號轉變計數數值(signal transition counting value)N，以及產生該輸入訊號與該輸出訊號間之訊號延遲數值作為一概率數值，該概率數值與該失配計數數值M成正比、與該等取樣間隔之該長度成正比、且與該訊號轉變計數數值N成反比。
  2. 如請求項1所述之方法，其中該取樣步驟與對一延遲鏈(delay chain)之一輸入及一輸出所進行的取樣同時執行。
  3. 如請求項1或請求項2所述之方法，其中該取樣步驟是由一或多個一位元取樣器(one-bit sampler)執行。
  4. 如請求項1或請求項2所述之方法，其中該取樣步驟是使用一參考時脈而定期地被觸發，其中該參考時脈之一取樣週期不同於該數位輸入訊號之一時脈週期。
  5. 如請求項4所述之方法，其中與該輸入訊號之一個時脈週期最接近之該參考時脈之一取樣週期的一倍數相對於該輸入訊號之一時脈週期而偏移不多於該輸入訊號之該時脈週期的10%。
  6. 如請求項1或請求項2所述之方法，其中該輸入訊號之轉變(transition)是自該輸入訊號導出。
  7. 如請求項1或請求項2所述之方法，其中該輸入訊號之轉變是自該輸出訊號導出。
  8. 如請求項1或請求項2所述之方法，其中該概率延遲數值是根據一時間週期而確定，該時間週期等於該轉變與輸入數值及輸出數值之一反轉(inversion)之間的一時間。
  9. 如請求項1或請求項2所述之方法，其中該概率延遲數值D是使用以下方程式計算：D=T_ref * M/N，其中T_ref是二個連續取樣時間之間的一取樣週期，M是該失配計數數值，且N是該轉變計數數值。
  10. 如請求項1或請求項2所述之方法，其中在計算該延遲數值之前的一積分間隔(integration interval)是相依於一預定之輸入訊號轉變次數。
  11. 如請求項1或請求項2所述之方法，其中在計算該延遲數值之前的一積分間隔是相依於一預定之失配次數。
  12. 如請求項1或請求項2所述之方法，其中一積分間隔不超過一預定積分時間。
  13. 如請求項1或請求項2所述之方法，其中該概率延遲數值是基於在一滑動時間窗內發生之訊號失配及轉變而計算。
  14. 如請求項1或請求項2所述之方法，包含根據該概率延遲數值來調整一延遲，該調整步驟包含停用或啟用一延遲鏈之組件，組件之數目是相依於該延遲。
  15. 一種用於提供一數位輸入訊號之一預定延遲之延遲產生器(delay generator)，該延遲產生器包含：一可調整延遲元件(adjustable delay element)，具有一用於接收一輸入訊號之訊號輸入、及一用於輸出一經延遲輸出訊號之訊號輸出；一參考時脈；一訊號比較裝置(signal comparing unit)，用於在預定取樣時間比較該輸入訊號與該輸出訊號且用於對該輸入訊號與該輸出訊號間之一失配次數進行計數，該訊號比較裝置之該等預定取樣時間是由該參考時脈提供；一轉變偵測裝置(transition detecting unit)，被提供於該輸入訊號之一訊號路徑中，該轉變偵測裝置可運作以偵測訊號轉變並對該等訊號轉變之一次數進行計數；一延遲估計裝置(delay estimation unit)，用於自該訊號比較裝置接收一失配次數，用於自該轉變偵測裝置接收一訊號轉變次數，且用於計算一所估計延遲，該所估計延遲與該失配次數成正比且與該轉變次數成反比；一控制器，連接至該延遲估計裝置及該可調整延遲元件，用於將一控制訊號提供至該可調整延遲元件，該控制訊號是相依於該所估計延遲。
  16. 如請求項15所述之延遲產生器，其中該可調整延遲元件之該控制器可運作以藉由啟用及停用該可調整延遲元件之個別電子組件來調整該延遲。
  17. 如請求項15或請求項16所述之延遲產生器，其中該訊號比較裝置包含一 第一一位元取樣器及一第二一位元取樣器。
  18. 如請求項15或請求項16所述之延遲產生器，其中該訊號比較裝置包含一互斥或(XOR)閘。
  19. 一種具有如請求項15或請求項16所述之延遲產生器之積體電路，該延遲產生器包含該積體電路之半導體組件。
  20. 一種通訊電子系統，該通訊電子系統包含如請求項19所述之積體電路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI830552B (zh) * 2022-11-11 2024-01-21 大陸商深圳天德鈺科技股份有限公司 校準方法、電路、存儲介質、時鐘恢復電路及電子裝置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6344175B2 (ja) * 2014-09-18 2018-06-20 株式会社デンソーウェーブ デジタルフィルタ装置
CN109039310B (zh) * 2017-06-09 2021-11-12 扬智科技股份有限公司 自适应调整相位延迟的方法及装置
KR102410014B1 (ko) * 2017-08-03 2022-06-21 삼성전자주식회사 클락 지터 측정 회로 및 이를 포함하는 반도체 장치
JP7210851B2 (ja) 2018-09-28 2023-01-24 株式会社ニデック 超音波眼圧計、および超音波アクチュエータ
CN114584112A (zh) * 2020-11-30 2022-06-03 上海寒武纪信息科技有限公司 延迟电路
KR102449951B1 (ko) * 2020-12-11 2022-10-04 한국전자기술연구원 통계적 학습을 통한 고속 pam-4 수신기용 클럭 및 데이터 복원 회로
CN112816858B (zh) * 2020-12-31 2022-09-16 成都华微电子科技股份有限公司 数字电路延时测试方法、测试电路和集成电路芯片
US20240036090A1 (en) * 2022-08-01 2024-02-01 Winbond Electronics Corp. Frequency detection device for clock signal and detection method thereof
CN117498858B (zh) * 2024-01-02 2024-03-29 上海米硅科技有限公司 一种信号质量检测方法及信号质量检测电路

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5488169A (en) * 1977-12-26 1979-07-13 Ono Sokki Seisakusho Kk Method of measuring phase difference signal
JPS6356013A (ja) * 1986-08-26 1988-03-10 Nec Corp デユテイ・サイクル制御回路
JP2704635B2 (ja) * 1988-07-29 1998-01-26 株式会社アドバンテスト 遅延時間測定装置
JP2969892B2 (ja) * 1990-10-03 1999-11-02 株式会社デンソー 時間計測装置における周期決定方法
US5452333A (en) * 1992-06-19 1995-09-19 Advanced Micro Devices, Inc. Digital jitter correction method and signal preconditioner
JP3080480B2 (ja) * 1992-07-15 2000-08-28 富士通株式会社 信号遅延時間測定装置
JPH0658965A (ja) * 1992-08-12 1994-03-04 Yokogawa Electric Corp 位相計
JPH07242064A (ja) 1994-03-04 1995-09-19 Nippon Paper Ind Co Ltd 可逆性感熱記録体
US5890100A (en) * 1997-08-19 1999-03-30 Advanced Micro Devices, Inc. Chip temperature monitor using delay lines
US6754613B2 (en) * 2000-03-17 2004-06-22 Vector 12 Corporation High resolution time-to-digital converter
JP2002162441A (ja) * 2000-11-22 2002-06-07 Nec Corp 半導体装置
JP2002221554A (ja) * 2001-01-26 2002-08-09 Seiko Epson Corp 半導体装置
US7339984B1 (en) * 2003-04-10 2008-03-04 Agilent Technologies, Inc. Method and apparatus for jitter measurement using phase and amplitude undersampling
JP2005117585A (ja) * 2003-10-10 2005-04-28 Nec Saitama Ltd ダイバーシティ送信機
US7453255B2 (en) * 2003-11-20 2008-11-18 Logicvision, Inc. Circuit and method for measuring delay of high speed signals
JP2005326918A (ja) * 2004-05-12 2005-11-24 Ricoh Co Ltd 半導体集積回路
JP5124904B2 (ja) * 2005-03-14 2013-01-23 日本電気株式会社 半導体試験方法及び半導体装置
JP2008157881A (ja) * 2006-12-26 2008-07-10 Yokogawa Electric Corp タイミング検査装置
CN102165692A (zh) * 2008-09-24 2011-08-24 株式会社爱德万测试 延迟电路和使用其的定时发生器以及测试装置
CN102025350B (zh) 2009-09-18 2013-03-06 中芯国际集成电路制造(上海)有限公司 脉冲衰减环路及延迟测量装置
US8489947B2 (en) * 2010-02-15 2013-07-16 Mentor Graphics Corporation Circuit and method for simultaneously measuring multiple changes in delay
JP2011176615A (ja) * 2010-02-24 2011-09-08 Elpida Memory Inc クロック制御回路及びこれを備える半導体装置
US8248124B2 (en) 2010-06-03 2012-08-21 Intel Corporation Methods and apparatuses for delay-locked loops and phase-locked loops

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI830552B (zh) * 2022-11-11 2024-01-21 大陸商深圳天德鈺科技股份有限公司 校準方法、電路、存儲介質、時鐘恢復電路及電子裝置

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