JPS6356013A

JPS6356013A - デユテイ・サイクル制御回路

Info

Publication number: JPS6356013A
Application number: JP20101286A
Authority: JP
Inventors: Akira Goto; 亮後藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-08-26
Filing date: 1986-08-26
Publication date: 1988-03-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデュティ・サイクル制御回路に関する１゜〔従
来の技術〕第３図はデュティ・サイクル制御２１１回路の従来（シ
１のブロック図である。

このデュティ・サイクル制御回路は、クロック信号を入
力端子３１を介して入力端Ｔに入力し、リセット端Ｒへ
の負論理入力でリセットされ、出力を出力端Ｑ、０に出
力するＴフリップ７０ツブ３０と、出力端Ｑに接続され
た出力端子３６と、出力端０の出力を入力するインバー
タ３２と、インバータ３２の出力を入力して、それぞれ
異なる遅延時間を有する複数の出力を出力する遅延線３
３と、遅延線３３の複数の出力のうちいずれか１つの出
力を選択する切替端子３４と、切替端子３４の出力とＴ
フリップフロップ３０の出力端Ｑの出力とを入力し、出
力端がＴフリップフロップ３０のリセット′ｒＡＲに接
続されたナントゲート３５とから構成されている。

クロック信号の論理レベルが′″０″から“１″に変化
すると、Ｔフリップ７０ツブ３０の出力端Ｑの出力は″
“０”から“１ｎに、出力端Ｑの出力は１″から０″に
それぞれ変化する。出力端○の出力“Ｏ”はインバータ
３２を通って“１ｎとなり、遅延線３３に入力される。

この入力に基づいて遅延１ｉ１３３からは遅延時間のそ
れぞれ異った複数の出力が切替端？３４に出力される。

切替端子３／Ｉは入力した複数の遅延線３３の出力のい
ずれか１つを出力するようにあらかじめ接続されている
。この接続は入力したクロック信号に必要なデュティ・
サイクル、例えば５０％を与えるように行われる。切替
端子３４からの遅延された出力“１″と出力ＩＱの出力
ＩＩ　１　Ｉ＋を人力したナントゲート３５は出力“０
”をＴフリップフロップのリセット端Ｒに出力し、Ｔフ
リップフロップ３０の出力端Ｑ、０をそれぞれ“Ｑ　１
１　、　１１１１＋に変える。

このように従来のデュティ・サイクル制御回路は切替端
子３４によって選択する遅延線の出力を変更することに
より、入力するクロック信号のデュティ・サイクルを制
御していた。

（発明が解決しようとする問題点〕上述した従来のデュティ・サイクル制御回路は、所望の
デュティ・サイクルを有するクロック信号をＩ写るため
には、その都度切替端子３４の手動による調節が必要で
あり、また低い周波数のクロック信号に対しては多くの
遅延線が必要となり実現が困難であるという欠点がある
。

〔問題点を解決するための手段〕

本発明のデュティ・サイクル制御回路は、第１゜第２の
入力端子と、出力端子と、第１の入力端子より入力され
たクロック信号を第２の入力端子より入力されたサンプ
リングクロックに基づいてサンプリングし、クロック信
号が第１の論理レベルより第２の論理レベルに変化した
ことを検出すると、検出信号を出力するレベル変化検出
回路と、検出信号をサンプリングクロックに基づいてサ
ンプリングしたとき、一端より［１−ド信号を出力し、
ロード信号出力後、他端よりリセット信号を出力する制
御パルス発生回路と、リセット信号によりリセットされ
、クロック信号をサンプリングクロックに基づいてサン
プリングし、サンプリングした出力をサンプリングクロ
ックに従って複数の出力端に順次シフトするシリアル／
パラレル変換器と、シリアル／パラレル変換器の複数の
出力信号を入力し、検出信号をＬｌ制御パルス発生回路
がサンプリングするときに、所望のデュティ・サイクル
に対応して複数の出力端の最上位出力喘より連続した一
部の出力端に第２の論理レベルの出力を出力し、他の出
力端に第１の論理レベルの出力を出力する論理回路であ
るデュティ・サイクル設定回路と、ロード信号により、
デュティ・サイクル設定回路の出力を読込み、読込Ｉυ
だデータをサンプリングクロックに基づいて最上位の入
力端から読込んだデータから順次出力（るパラレル／シ
リアル変換器とを有する。

シリアル／パラレル変換器でクロック信号からパラレル
信号を作り、そのパラレル信号をデュテ、ｒ・サイクル
制御回路が所望のデュティ・サイクルに対応するように
、第１．第２の論理レベルがそれぞれ出力される出力端
数を設定している。この出力端に設定された論理レベル
をパラレル／シリアル変換器は読込みシリアルに出力す
るので、その出力は入力したクロック信号のデュティ・
サイクルとは無関係に所望のデュティ・サイクルを有す
ることとなる。

〔実Ｍ例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明のデュティ・サイクル制御回路の一実施
例を示すブロック図、第２図は第１同各部の信号の変化
を示すタイムチャートである。

本実施例は、入力端子１．２と、レベル変化検出回路１
３と、制御パルス発生回路１４と、シリアル／パラレル
変換器８と、デュティ・サイクル設定回路９と、パラレ
ル／シリアル変換器１０と、インパーク１２と、出力端
子１１とで構成されている。

レベル変化検出回路１３は、Ｄフリップフロップ３．４
とアンドゲート５を有しており、Ｄフリップフロップ３
は入力端子１を介して、クロック信号＄１を入力ｉＤに
入力する。Ｄフリップフロップ３は入力したクロック信
号Ｓ１を入力端子２を介してクロック入力端ＣＰに入力
したサンプリングクロックＳｏによってラッチし、出力
端Ｑより出力Ｓ２を出力する。Ｄフリップ７０ツブ４は
入力’ＷＤに入力したＤフリップフロップ３の出力Ｓ２
をクロック入力端ＣＰに入力したサンプリングクロック
Ｓｏによってラッチし、出力＠Ｑより出力Ｓ３を出力す
る。アンドゲート５は出力Ｓ２を正論理入力端に、出力
＄３を負論理入力端にそれぞれ入力し、出力端より出力
Ｓ４を出力する。

制御パルス発生回路１４はＤフリップフロップ６．７を
有しており、Ｄフリップフロップ６はアンドゲート５の
出力Ｓ４を入力端りに入力し、サンプリングクロックＳ
ｏでラツヂし、出力端Ｑより出力Ｓ５を出力する。Ｄフ
リップフロップ７はＤフリップ７０ツブ６の出力Ｓ５を
入力Ｇａ　Ｄに入力し、サンプリングクロックＳｏでラ
ッチし、出力ｐ３　Ｑより出力Ｓ６を出力する。シリア
ルパラレル変換器８は、Ｄフリップノロツブ７の出力Ｓ
。

をリセットＧａ　Ｒに入力し、出力Ｓ６がロウレベルの
とぎりセラ１−され、入力信号Ｓ１がＤフリップ７０ツ
ブ３．４によりラッチされた出力Ｓ３を人力ＱＤに入力
し、サンプリングク］」ツクＳｏによリラッチし出力端
Ｑｏに出力すると同時にラツヂする前の出力端Ｑｏの出
力を出力端Ｑ１にシフトする。同様に、各出力端Ｑ＋　
、Ｑ２　、・・・、Ｑａの出力も隣の出力ｉＱ２．Ｑ３
　、・・・、Ｑγにそれぞれシフトする。デュティ・サ
イクル設定回路９は、入力端１ｏ、Ｉｔ、・・・、Ｉｖ
をシリアル／パラレル変換器８の出力端Ｑｏ　、Ｑｌ、
・・・、Ｑｙにそれぞれ接続し、出力端Ｐｏ　、Ｐ＋　
、・・・、Ｐｙを有する。また、本実施例ではデュティ
・サイクル５０％の場合を実行するので、デュティ・サ
イクル設定回路９のオアゲート９１は入力ＧＨＩ２．Ｉ
３の入力の論理和を行い、オアゲート９２は入力端１４
．１５の入力の論理和を行い、オアゲート９３は入力端
１ｏ、Ｉｙの入力の論理和を行い出力を出力端Ｐ４に出
力する。さらに、オアゲート９４はオアゲート９２．９
３の出力の論理和を行い出力を出力ｑ　Ｐ　５に出力し
、オアゲーｔ〜９５はオアゲート９１．９２．９３の出
力の論理和を行い、出力を出力端Ｐ６に出力し、オアゲ
ート９６は入力’１８１　＋の入力とオアゲート９１．
９２゜９３の出力との論理和を行い、出力を出力端Ｐ７
に出力する。出力端Ｐｏ　、Ｐｌ、Ｐ２　、Ｐ３はアー
スに接続されている。パラレル／シリアル変換器１０は
入力端Ｄｏ　、Ｄ＋　、・・・、Ｄｙをデュティ・サイ
クル設定回路の出力端Ｐｏ、Ｐ＋、・・・。

Ｐｙにそれぞれ接続し、ロード喘しＤにロード信号であ
る出力Ｓ５を入力づると、入力端Ｄｏ。

１〕１．・・・、Ｄｙの１−りをパラレルに読込み、読
込ｌυだデータをインバータ１２を介して人力したサン
プリングクロックＳｏに基づいて最上（ｆｆの入力ＥＤ
７から読込んだデータから順次出力端子１１に出力する
。

次に、本実施例の＠伯を第２図により説明する。。

初期状態ではクロック信号Ｓ１は゛Ｌ″レベルとする。

したがって、Ｄフリップフロップ３はリンブリングクロ
ックＳｏの立上りで、このＬ　ＩＩレベルを読み込むの
で出力Ｓ２ち’　Ｌ　”レベルである。時ｉｌｌ　ｔ　
＋　にクロック信号＄１が入力し、゛１ビルベルとなる
と、この時刻ｔ１はサンプリングクロックＳｏの立」ニ
っでないのでこの゛’ＩＰ’レベルをＤフリップフロッ
プ３は読込まず、出力Ｓ２は“シ′″レベルのままであ
る。時刻ｔ２のサンプリングクロックＳｏの立上りによ
りＤフリップフロップ３はクロック信ＱＳ＋のＨＩＩレ
ベルを読込み出力Ｓ２を’　Ｉ−１”レベルとする。Ｄ
フリップフロップ４は時刻ｔ３で次のサンプリングクロ
ックＳｏの立上りによりＤフリップフロップ３の出力Ｓ
２の“’　Ｈ”レベルを読込み、出力Ｓ３を“）（”レ
ベルとする。時刻ｔ２．ｔ３の間、アンドゲート５の正
論理の入力端はＨ”レベル、負論理の入力端は“Ｌ　Ｉ
Ｉレベルとなるので出力Ｓ４は゛Ｈ″レベルとなる。Ｄ
フリップフロップ６は時刻ｔ３に出力Ｓ４の“Ｈ”レベ
ルを読込み、時刻ｔ４にＬ”レベルを読込む。つまり、
出力Ｓ５は出力Ｓ４の１サンプリングクロックＳｏ分だ
け時間の遅れた時刻ｔ３．ｔ４間のパルス出力となる。

Ｄフリップフロップ７の出力Ｓ６も出力＄５より１リン
ブリングクロックＳｏ分だけ時間の遅れた極性の反転さ
れた時刻ｔ４．ｔ５間のパルス出力となる。シリアル／
パラレル変換器８は、出力Ｓ６の極性反転パルスをリセ
ット端子Ｒに入力すると、出力Ｑｏ　、Ｑ＋　、・・・
、Ｑｌの出力を全て“０″とする。その後時刻ｔ５でサ
ンプリングクロックＳｏの立上りに基づいてＤフリップ
フロップ４の出力＄３を読込むので出力”１８　Ｑ　ｏ
は″゛Ｈ″Ｈ″レベル出力端Ｑ＋　、Ｑ２　、・・・、
Ｑｙは゛［″レベルとなる。すなわち、シリアル／パラ
レル変換器８の出力は゛’０１ト１”　（このト１はヘ
キサ表示を示す）となる。時刻ｔ６には出力端Ｑｏの“
”　Ｈ”レベルは出力端Ｑ１に移動し、出力端Ｑｏには
あらたに出力Ｓ３が読込まれるので出力端Ｑｏは゛Ｈ′
″レベルとなり、他の出力ＩＱ２．Ｑ３　、・・・。

Ｑ７は“［′°レベルのままであり、出力は０３ＨＩＴ
となる。このようにシリアル／パラレル変換器１０は出
）ＩＳ３をサンプリングクロックＳｏに従って読込み、
リセットパルスＳ８を受けたとぎは、再び全出力端Ｑｏ
”０７をＯ′′とする。

パラレル／シリアル変換器１０は出力Ｓ５を時刻ｔ１２
にロード端ＬＤに入力すると、入力Ｇ　Ｌ）　ｏ　。

Ｄ＋　、・・・、Ｄ７のデータ″Ｆ　０１−１　”を読
込み、インバータ１２を経たサンプリングクロックＳｏ
でシリアルに出力端子１１に出力するのでデュティ・サ
イクル５０９ものパルスとなる。時刻ｔ１３には］〕フ
リップフロップ７の出力Ｓ６でシリアル／パラレル変換
器８の出力はリセットされ出力は“００１−（”となり
、再び前記の動作を繰返す。また、入力したクロック信
号Ｓ１がデュティ・サイクル５０％でない時刻ｔ　＋ｏ
から時刻ｔ１４のようなりロック信号Ｓ１を入力してら
パラレル／シリアル変換器１０は時刻ｔ１５に’　Ｆ　
ＯＲ”を読込むので出力端１１にはやはりデュティ・サ
イクル５０％の出力が出力される。

従って、デュティ・サイクル設定回路のアースに接続さ
れる出力端Ｐｏ　、Ｐ＋　、・・・、Ｐγの数および論
狸回路の設定を変更すればデュティ・サイクルも変更で
きることは明らかである。また、パラレル／シリアル変
換器８．シリアル／パラレル変換器１０のそれぞれの出
力端Ｑｏ　、Ｑｌ、・・・。

Ｑ７．入力端Ｄｏ　、Ｄ＋　、−、Ｄ７は８個に？ｊ　
。

ているが、要求積電等の状況によってこの数に限　４定
されるものでないことも明らかである。

〔発明の効果〕

以上説明したように本発明は、サンプリングクロックで
働くレベル変化検出回路によって、入力したクロック信
号の１周期の開始点を検出し、この検出信号に基づくり
ロッ１へ信号でリセットされ、クロック信号を読込むパ
ラレル変換器と、その出力を入力Ｊるデュ）−イ・サイ
クル設定回路によって、所望のデユティ・１ナイクルに
対応したパラレル出力を形成し、このパラレル出力を＠
１；ピ検出検出計基づくロード信号でパラレル／シリア
ル変換おに読込ませ、シリアル信号として出力すること
により、所望のデュティ・サイクルをｂｙるクロック信
号を出力することができ、従来の切替端子の手動調整は
不要となり、低い周波数のクロック信号に対してもサン
プリング周波数を変えることで容易に実現でき、デュテ
ィ・サイクル設定回路の論理、シ定を変更することＣ所
二ｐのデュティ・サイクルに容易に変更できる効果があ
る。

、図面の簡！ｌｉ／に説明第１図は本発明のデュティ・サイクルジ１１１回路の一
実施例を示すブロック図、第２図は第１図における各部
の信号の変化を示すタイムヂャート、第３図は従来例を
示すブロック図である。

１．２・・・入力端子、３．４．６．７・・・Ｄフリップフ［ｌツブ、５・・・
アンドゲート、８・・・シリアル／パラレル変換器、９・・・デュティ・サイクル設定回路、９１．９２．・
・・、９６・・・オア回路、１０・・・パラレル／シリ
アル変換器、１１・・・出力端子、１２・・・インバータ、１３・・・レベル変化検出回路、１４・・・制御パルス発生回路、Ｄ・・・入力端、Ｄｏ　、Ｄｌ、−、Ｄｙ　−入力端、ＬＤ・・・ロード端、ＣＰ・・・サンプリングクロック端、Ｑ・・・出力端（非反転）、 ◇・・・出力端（反転）、Ｑｏ　、Ｑ＋　、　・＝、Ｑｙ　＝出力端、１ｏ　、１
１．　・＝、１７−入力端、Ｐｏ　、Ｐｌ、　・＝、Ｐ
ｙ　−出力端、ｔｌ、ｔｚ　、・・・、ｔ５・・・時刻
、Ｓｏ・・・サンプリングクロック、Ｓｌ・・・りＯツク信号、３２　、　Ｓ３　、・・・、Ｓｓ・・・出力。

Claims

【特許請求の範囲】第１、第２の入力端子と、出力端子と、第１の入力端子より入力されたクロック信号を第２の入
力端子より入力されたサンプリングクロックに基づいて
サンプリングし、クロック信号が第１の論理レベルより
第２の論理レベルに変化したことを検出すると、検出信
号を出力するレベル変化検出回路と、検出信号をサンプリングクロックに基づいてサンプリン
グしたとき、一端よりロード信号を出力し、ロード信号
出力後、他端よりリセット信号を出力する制御パルス発
生回路と、リセット信号によりリセットされ、クロック信号をサン
プリングクロックに基づいてサンプリングし、サンプリ
ングした出力をサンプリングクロックに従って複数の出
力端に順次シフトするシリアル／パラレル変換器と、シリアル／パラレル変換器の複数の出力信号を入力し、
検出信号を制御パルス発生回路がサンプリングするとき
に、所望のデュティ・サイクルに対応して複数の出力端
の最上位出力喘より連続した一部の出力端に第２の論理
レベルの出力を出力し、他の出力端に第１の論理レベル
の出力を出力する論理回路であるデュティ・サイクル設
定回路と、ロード信号によりデュティ・サイクル設定回路の出力を
読込み、読込んだデータをアップリングクロックに基づ
いて最上位の入力端から読込んだデータから順次出力す
るパラレル／シリアル変換器とを有するデュティ・サイ
クル制御回路。