JPH0658965A - 位相計 - Google Patents
位相計Info
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- JPH0658965A JPH0658965A JP21521992A JP21521992A JPH0658965A JP H0658965 A JPH0658965 A JP H0658965A JP 21521992 A JP21521992 A JP 21521992A JP 21521992 A JP21521992 A JP 21521992A JP H0658965 A JPH0658965 A JP H0658965A
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Abstract
(57)【要約】
【目的】 安価な電子部品で構成し、且つ信頼性の高い
位相計を提供すること。 【構成】 同一周波数の２つの交流信号(v,i)の位相差
を測定する装置において、 前記一方の交流信号の周期
の整数倍に対応した時間幅(T2)の信号(S4)を出力する測
定周期規定回路(9)と、 前記信号(S4)の時間幅(T2)を
測定する第１手段(U3)と、 前記信号(S4)の時間幅(T2)
内にて、前記一方の交流信号(v)がプラス，他方の交流
信号(i)がマイナスの区間の積算時間(Σt)、又は前記他
方の交流信号(i)がプラス，一方の交流信号(v)がマイナ
スの区間の積算時間を測定する第２手段(U4)と、 前記
第１手段(U3)と第２手段(U4)で得られた数値(T2,Σt)か
ら、２つの交流信号の位相差(φ)を算出する演算器(MC
U)と、 を備えるようにしたもの。
位相計を提供すること。 【構成】 同一周波数の２つの交流信号(v,i)の位相差
を測定する装置において、 前記一方の交流信号の周期
の整数倍に対応した時間幅(T2)の信号(S4)を出力する測
定周期規定回路(9)と、 前記信号(S4)の時間幅(T2)を
測定する第１手段(U3)と、 前記信号(S4)の時間幅(T2)
内にて、前記一方の交流信号(v)がプラス，他方の交流
信号(i)がマイナスの区間の積算時間(Σt)、又は前記他
方の交流信号(i)がプラス，一方の交流信号(v)がマイナ
スの区間の積算時間を測定する第２手段(U4)と、 前記
第１手段(U3)と第２手段(U4)で得られた数値(T2,Σt)か
ら、２つの交流信号の位相差(φ)を算出する演算器(MC
U)と、 を備えるようにしたもの。
Description
【０００１】
【産業上の利用分野】本発明は、同一周波数の２つの交
流信号の位相差を測定する位相計に関するものである。
流信号の位相差を測定する位相計に関するものである。
【０００２】
【従来の技術】図４は、電圧ｖと電流ｉの位相を測定す
る従来装置を示す。図４の位相計は、PTを介して電圧ｖ
を取り込み、この電圧ｖをAMP１で増幅し、RMSコンバー
タ（実効値変換器）で実効値ｖeを得る。この電圧ｖの
実効値ｖeは、AD変換器Ａでデジタル値に変換される。
同様にして、CTを介して電流ｉを取り込み、この電流ｉ
をAMP３で増幅し、RMSコンバータで実効値ｉeを得る。
この電流ｉの実効値ｉeは、AD変換器Ｃでデジタル値に
変換される。
る従来装置を示す。図４の位相計は、PTを介して電圧ｖ
を取り込み、この電圧ｖをAMP１で増幅し、RMSコンバー
タ（実効値変換器）で実効値ｖeを得る。この電圧ｖの
実効値ｖeは、AD変換器Ａでデジタル値に変換される。
同様にして、CTを介して電流ｉを取り込み、この電流ｉ
をAMP３で増幅し、RMSコンバータで実効値ｉeを得る。
この電流ｉの実効値ｉeは、AD変換器Ｃでデジタル値に
変換される。
【０００３】電力コンバータは、前記２つのAMP１，３
から電圧ｖと電流ｉを導入し、これの掛け算を行うこと
で、有効電力Ｗを得ている。この有効電力Ｗは、AD変換
器Ｂにてデジタル値に変換される。マイクロコンピュー
タシステムは、AD変換器Ａ及びAD変換器Ｃの出力を掛け
算することで皮相電力ｖe・ｉeを求める。そしてAD変換
器Ｂの出力である有効電力Ｗをこの皮相電力ｖe・ｉeで
割算した後、逆余弦演算することで、位相角φを求める
ものである。 φ＝cos-1(Ｗ／ｖe・ｉe） (1) 更に、フリップフロップFF 1の出力により位相の進みと
遅れを表示に付加している。
から電圧ｖと電流ｉを導入し、これの掛け算を行うこと
で、有効電力Ｗを得ている。この有効電力Ｗは、AD変換
器Ｂにてデジタル値に変換される。マイクロコンピュー
タシステムは、AD変換器Ａ及びAD変換器Ｃの出力を掛け
算することで皮相電力ｖe・ｉeを求める。そしてAD変換
器Ｂの出力である有効電力Ｗをこの皮相電力ｖe・ｉeで
割算した後、逆余弦演算することで、位相角φを求める
ものである。 φ＝cos-1(Ｗ／ｖe・ｉe） (1) 更に、フリップフロップFF 1の出力により位相の進みと
遅れを表示に付加している。
【０００４】
【発明が解決しようとする課題】このような従来手段
は、RMSコンバータ、電力コンバータ、AD変換器など高
価な部品を多数使い、且つ回路構成が複雑になる課題が
ある。
は、RMSコンバータ、電力コンバータ、AD変換器など高
価な部品を多数使い、且つ回路構成が複雑になる課題が
ある。
【０００５】本発明の目的は、安価な電子部品で構成
し、且つ信頼性の高い位相計を提供することである。
し、且つ信頼性の高い位相計を提供することである。
【０００６】
【課題を解決するための手段】第１の発明は、同一周波
数の２つの交流信号(v,i)の位相差を測定する装置にお
いて、前記一方の交流信号の周期の整数倍に対応した時
間幅(T2)の信号(S4)を出力する測定周期規定回路(9)
と、前記信号(S4)の時間幅(T2)を測定する第１手段(U3)
と、前記信号(S4)の時間幅(T2)内にて、前記一方の交流
信号(v)がプラス，他方の交流信号(i)がマイナスの区間
の積算時間(Σt)、又は前記他方の交流信号(i)がプラ
ス，一方の交流信号(v)がマイナスの区間の積算時間を
測定する第２手段(U4)と、前記第１手段(U3)と第２手段
(U4)で得られた数値(T2,Σt)から、２つの交流信号の位
相差(φ)を算出する演算器(MCU)と、を備えるようにし
たものである。
数の２つの交流信号(v,i)の位相差を測定する装置にお
いて、前記一方の交流信号の周期の整数倍に対応した時
間幅(T2)の信号(S4)を出力する測定周期規定回路(9)
と、前記信号(S4)の時間幅(T2)を測定する第１手段(U3)
と、前記信号(S4)の時間幅(T2)内にて、前記一方の交流
信号(v)がプラス，他方の交流信号(i)がマイナスの区間
の積算時間(Σt)、又は前記他方の交流信号(i)がプラ
ス，一方の交流信号(v)がマイナスの区間の積算時間を
測定する第２手段(U4)と、前記第１手段(U3)と第２手段
(U4)で得られた数値(T2,Σt)から、２つの交流信号の位
相差(φ)を算出する演算器(MCU)と、を備えるようにし
たものである。
【０００７】
【作用】測定周期規定回路９は、例えば交流信号ｖに基
づく信号(S2)を導入して、その周期の整数(np)倍の時間
幅(T2)を持つパルス信号(S4)を出力する。本願装置は、
この時間幅T2を区切って、この期間T2内の累積位相差を
測定し、その後、１周期当たりの位相差に換算するもの
である。ここで、２つの交流信号ｖ，ｉの位相差φと
は、例えば交流信号ｖの波形がプラスであって、且つ交
流信号ｉの波形がマイナスの区間(t1,t2…図２参照）と
見ることができる。即ち、交流信号ｖの１周期ごとに位
相差φ（時間で言えばt1）の差が生じているから、np
回の周期では、np・φ（時間で言えばΣt＝np・t1）
の積算位相差が生じていることになる。従って、次の関
係が成り立っている（図２参照）。 np・360°◇ T2 np・φ ◇ Σt なお、◇の記号は、本明細書では比例を意味するものと
する。つまり、１周期ごとの位相差φは、 φ＝Σt／np ＝（Σt／T2)・360 （単位は DEG） となる。第１手段(U3)は、例えば、時間幅T2の期間だけ
ゲートを開けて、クロック信号S1を計数することで時間
幅T2を測定する。第２手段(U4)は、時間幅T2の期間に
て、例えば、交流信号(v)がプラス，交流信号(i)がマイ
ナスの区間だけゲートを開けて、クロック信号S1を計数
することで積算時間(Σt)を測定する（図３参照）。演
算器(MCU)は、前記得られた数値(T2,Σt)から、上式を
用いて２つの交流信号の位相差φを算出する。
づく信号(S2)を導入して、その周期の整数(np)倍の時間
幅(T2)を持つパルス信号(S4)を出力する。本願装置は、
この時間幅T2を区切って、この期間T2内の累積位相差を
測定し、その後、１周期当たりの位相差に換算するもの
である。ここで、２つの交流信号ｖ，ｉの位相差φと
は、例えば交流信号ｖの波形がプラスであって、且つ交
流信号ｉの波形がマイナスの区間(t1,t2…図２参照）と
見ることができる。即ち、交流信号ｖの１周期ごとに位
相差φ（時間で言えばt1）の差が生じているから、np
回の周期では、np・φ（時間で言えばΣt＝np・t1）
の積算位相差が生じていることになる。従って、次の関
係が成り立っている（図２参照）。 np・360°◇ T2 np・φ ◇ Σt なお、◇の記号は、本明細書では比例を意味するものと
する。つまり、１周期ごとの位相差φは、 φ＝Σt／np ＝（Σt／T2)・360 （単位は DEG） となる。第１手段(U3)は、例えば、時間幅T2の期間だけ
ゲートを開けて、クロック信号S1を計数することで時間
幅T2を測定する。第２手段(U4)は、時間幅T2の期間に
て、例えば、交流信号(v)がプラス，交流信号(i)がマイ
ナスの区間だけゲートを開けて、クロック信号S1を計数
することで積算時間(Σt)を測定する（図３参照）。演
算器(MCU)は、前記得られた数値(T2,Σt)から、上式を
用いて２つの交流信号の位相差φを算出する。
【０００８】
【実施例】図１は本発明に係るデジタル位相計の構成例
を示す図、図２は本発明の動作原理を説明する波形図、
図３は図１の各部の波形を示すタイムチャートである。
図１において、交流電圧ｖは、PT（potential transfor
mer）を介して、AMP１に加えられる。AMP １はプリアン
プであり、測定信号ｖを所定のレベルに増幅するもので
ある。また、交流電流ｉは、CT（current transforme
r）を介して、AMP３に加えられる。AMP ３は測定信号ｉ
を所定のレベルに増幅する。なお、CTの出力電流は、図
１では図示していないが、例えばシャント抵抗により電
圧へ変換されてAMP ３に加えられる。CMP ５は、ゼロク
ロスコンパレータであり、AMP １から導入した交流信号
と０ボルトとを比較し、交流信号がプラスの期間にhigh
となる方形波信号S2を出力するものである。CMP ７もゼ
ロクロスコンパレータであり、AMP ３から導入した交流
信号と０ボルトとを比較し、交流信号がプラスの期間に
highとなる方形波信号S3を出力するものである。
を示す図、図２は本発明の動作原理を説明する波形図、
図３は図１の各部の波形を示すタイムチャートである。
図１において、交流電圧ｖは、PT（potential transfor
mer）を介して、AMP１に加えられる。AMP １はプリアン
プであり、測定信号ｖを所定のレベルに増幅するもので
ある。また、交流電流ｉは、CT（current transforme
r）を介して、AMP３に加えられる。AMP ３は測定信号ｉ
を所定のレベルに増幅する。なお、CTの出力電流は、図
１では図示していないが、例えばシャント抵抗により電
圧へ変換されてAMP ３に加えられる。CMP ５は、ゼロク
ロスコンパレータであり、AMP １から導入した交流信号
と０ボルトとを比較し、交流信号がプラスの期間にhigh
となる方形波信号S2を出力するものである。CMP ７もゼ
ロクロスコンパレータであり、AMP ３から導入した交流
信号と０ボルトとを比較し、交流信号がプラスの期間に
highとなる方形波信号S3を出力するものである。
【０００９】発振器８は、高い周波数のクロック信号S1
を出力するものであり、例えば、水晶発振器が用いられ
る。測定周期規定回路９は、前記交流信号ｖ，ｉの周期
の整数倍に測定時間（後述する）を同期させるための回
路で、タイマーU1と、フリップフロップ（以下、単にＦ
Ｆと記す）１，２と、ゲート回路であるAND １，２から
構成される。ここでＤ端子にhighレベルが加えられた２
つの FF １とFF ２のck端子には、ともにCMP ５の出力
信号S2が加えられる。
を出力するものであり、例えば、水晶発振器が用いられ
る。測定周期規定回路９は、前記交流信号ｖ，ｉの周期
の整数倍に測定時間（後述する）を同期させるための回
路で、タイマーU1と、フリップフロップ（以下、単にＦ
Ｆと記す）１，２と、ゲート回路であるAND １，２から
構成される。ここでＤ端子にhighレベルが加えられた２
つの FF １とFF ２のck端子には、ともにCMP ５の出力
信号S2が加えられる。
【００１０】タイマーU1は、例えば、16ビットのプログ
ラマブルタイマーで、測定時間T2の下限値を決めるもの
である。タイマーU1のck端子には、上述のクロック信号
S1が加えられ、トリガ端子にFF １のＱ出力が加えら
れ、Ｄ端子には、演算器MCUからタイマー時間T1を設定
する信号Ｄ1が加えられる。演算器MCUから加えられた信
号Ｄ1によりタイマー時間T1が設定され、トリガ端子に
立ち上がりパルスが加えられると、<OUT>端子がlowにな
る。この <OUT>端子の信号（前記< >のマークは反転の
意味）は、AND ２の一方の端子へ加えられる。AND ２の
他方の入力端子にはFF １のＱ出力が加えられており、A
ND ２の出力は、FF ２のリセット<R>端子へ加えられ
る。FF ２の<Q>出力と、FF １のＱ出力を導入したAND
１の出力端子からは、交流信号ｖを方形波に整形した信
号S2の周期の整数倍の時間幅T2を持つカウントイネーブ
ル信号S4が出力される。
ラマブルタイマーで、測定時間T2の下限値を決めるもの
である。タイマーU1のck端子には、上述のクロック信号
S1が加えられ、トリガ端子にFF １のＱ出力が加えら
れ、Ｄ端子には、演算器MCUからタイマー時間T1を設定
する信号Ｄ1が加えられる。演算器MCUから加えられた信
号Ｄ1によりタイマー時間T1が設定され、トリガ端子に
立ち上がりパルスが加えられると、<OUT>端子がlowにな
る。この <OUT>端子の信号（前記< >のマークは反転の
意味）は、AND ２の一方の端子へ加えられる。AND ２の
他方の入力端子にはFF １のＱ出力が加えられており、A
ND ２の出力は、FF ２のリセット<R>端子へ加えられ
る。FF ２の<Q>出力と、FF １のＱ出力を導入したAND
１の出力端子からは、交流信号ｖを方形波に整形した信
号S2の周期の整数倍の時間幅T2を持つカウントイネーブ
ル信号S4が出力される。
【００１１】カウンタU2は、例えば、16ビットバイナリ
カウンタで構成される。そして、測定周期規定回路９か
ら加えられたカウントイネーブル信号S4が、highの期間
中（測定時間T2中）にゲートを開放して、クロック端子
に導入した信号S2（交流信号ｖを方形波に波形整形した
もの）の周期の数 np を計数するものである。即ち、こ
のカウンタU2は、Ｇ入力端子がhighの期間、インバータ
１を介してクロック端子に導入している信号S2を計数す
るものである。
カウンタで構成される。そして、測定周期規定回路９か
ら加えられたカウントイネーブル信号S4が、highの期間
中（測定時間T2中）にゲートを開放して、クロック端子
に導入した信号S2（交流信号ｖを方形波に波形整形した
もの）の周期の数 np を計数するものである。即ち、こ
のカウンタU2は、Ｇ入力端子がhighの期間、インバータ
１を介してクロック端子に導入している信号S2を計数す
るものである。
【００１２】カウンタU3も例えば16ビットバイナリカウ
ンタで構成される。そして、測定周期規定回路９から加
えられた信号S4が、highの期間中（測定時間T2中）にゲ
ートを開放して、クロック端子に導入した高周波のクロ
ック信号S1の数を計数するものである。即ち、このカウ
ンタU3は、Ｇ入力端子がhighの期間、導入しているクロ
ック信号S1を計数するものである。この結果、カウンタ
U3からは、測定時間T2に対応したデジタル値が得られ
る。
ンタで構成される。そして、測定周期規定回路９から加
えられた信号S4が、highの期間中（測定時間T2中）にゲ
ートを開放して、クロック端子に導入した高周波のクロ
ック信号S1の数を計数するものである。即ち、このカウ
ンタU3は、Ｇ入力端子がhighの期間、導入しているクロ
ック信号S1を計数するものである。この結果、カウンタ
U3からは、測定時間T2に対応したデジタル値が得られ
る。
【００１３】ゲート素子であるAND ３は、交流信号ｖに
応じた信号S2と、交流信号ｉに応じた信号S3を極性反転
した信号を導入し、この２つの信号の論理積演算を行っ
ているので、信号S2が“high"、且つ信号S3が"low"の期
間に、“high"となる信号S7を出力する。また、ゲート
素子であるAND ４は、前記信号S7と、時間幅T2の信号S4
と、クロック信号S1とを導入し、これらに論理積演算を
加えているので、図３(4)に示す如く、時間幅T2の期間
にて（図３(7)参照）、信号S2が“high"，且つ、信号S3
が"low"の区間だけゲートを開けて、高周波のクロック
信号S1を通過させる。このようにAND ４を間欠的に通過
したクロック信号S1を信号S5と呼ぶ。
応じた信号S2と、交流信号ｉに応じた信号S3を極性反転
した信号を導入し、この２つの信号の論理積演算を行っ
ているので、信号S2が“high"、且つ信号S3が"low"の期
間に、“high"となる信号S7を出力する。また、ゲート
素子であるAND ４は、前記信号S7と、時間幅T2の信号S4
と、クロック信号S1とを導入し、これらに論理積演算を
加えているので、図３(4)に示す如く、時間幅T2の期間
にて（図３(7)参照）、信号S2が“high"，且つ、信号S3
が"low"の区間だけゲートを開けて、高周波のクロック
信号S1を通過させる。このようにAND ４を間欠的に通過
したクロック信号S1を信号S5と呼ぶ。
【００１４】カウンタU4は、例えば16ビットバイナリリ
バーシブルカウンタで構成される。そして、そのクロッ
ク端子には、上述した図３(4)に示すようなクロック信
号S5を導入し、測定時間T2中（信号S4がhighの期間中…
図３(7)参照）におけるクロック信号S5の発生積算値Σt
を測定するものである。なお、カウンタU4は、<RST>入
力がhighの期間に計数動作する。そして、カウンタU4
は、FF ３から加えられたＱ出力信号のhigh／low によ
り、アップカウント動作／ダウンカウント動作に制御さ
れる。
バーシブルカウンタで構成される。そして、そのクロッ
ク端子には、上述した図３(4)に示すようなクロック信
号S5を導入し、測定時間T2中（信号S4がhighの期間中…
図３(7)参照）におけるクロック信号S5の発生積算値Σt
を測定するものである。なお、カウンタU4は、<RST>入
力がhighの期間に計数動作する。そして、カウンタU4
は、FF ３から加えられたＱ出力信号のhigh／low によ
り、アップカウント動作／ダウンカウント動作に制御さ
れる。
【００１５】FF ３は、交流ｖに対する交流ｉの進み／
遅れの方向を判別するものである。交流ｉの位相が交流
ｖのそれより進んでいる場合、Ｑ出力はhighとなり、前
記カウンタU4は、アップカウント動作を行う。また、交
流ｉの位相が交流ｖのそれより遅れている場合、Ｑ出力
はlowとなる。その結果、カウンタU4のカウント方向
は、ダウンカウントとなる。
遅れの方向を判別するものである。交流ｉの位相が交流
ｖのそれより進んでいる場合、Ｑ出力はhighとなり、前
記カウンタU4は、アップカウント動作を行う。また、交
流ｉの位相が交流ｖのそれより遅れている場合、Ｑ出力
はlowとなる。その結果、カウンタU4のカウント方向
は、ダウンカウントとなる。
【００１６】なお、図１の装置は、２つの交流信号ｖ，
ｉの位相差に応じたパルス幅信号S7をAND ３により、切
り出している。ここで、実際の装置では、測定入力端子
２へ加えた信号がAND ３に到達するまでの時間と、測定
入力端子４へ加えた信号がAND ３に到達するまでの時間
とに僅かな差tdが存在する。
ｉの位相差に応じたパルス幅信号S7をAND ３により、切
り出している。ここで、実際の装置では、測定入力端子
２へ加えた信号がAND ３に到達するまでの時間と、測定
入力端子４へ加えた信号がAND ３に到達するまでの時間
とに僅かな差tdが存在する。
【００１７】その理由は、測定入力端子２からAND ３に
至るまでの経路長及び通過素子の遅延量と、測定入力端
子４からAND ３に至るまでの経路長及び通過素子の遅延
量とが、異なるからである。従って、例えば、測定入力
端子２，４へ完全に同一位相の２つの信号を加えても、
AND ３からは、非常に細いパルス幅の信号S7が出力され
ることになる。
至るまでの経路長及び通過素子の遅延量と、測定入力端
子４からAND ３に至るまでの経路長及び通過素子の遅延
量とが、異なるからである。従って、例えば、測定入力
端子２，４へ完全に同一位相の２つの信号を加えても、
AND ３からは、非常に細いパルス幅の信号S7が出力され
ることになる。
【００１８】この時間差td（信号S7のパルス幅）は、極
めて僅かなものであり、通常は、無視できる程である。
しかし、測定対象の交流信号ｖ，ｉが、非常に高い周波
数信号であると、この時間差tdは、測定誤差として現れ
てくる。そこで図１の装置では、位相差φを高精度で測
定するため、この時間差tdを予め測定し、そのデータtd
を演算器MCUが内蔵するメモリ（図示せず）に格納し
て、後述する(5)式の演算を行うことでこの誤差を補正
できる機能をも有している。
めて僅かなものであり、通常は、無視できる程である。
しかし、測定対象の交流信号ｖ，ｉが、非常に高い周波
数信号であると、この時間差tdは、測定誤差として現れ
てくる。そこで図１の装置では、位相差φを高精度で測
定するため、この時間差tdを予め測定し、そのデータtd
を演算器MCUが内蔵するメモリ（図示せず）に格納し
て、後述する(5)式の演算を行うことでこの誤差を補正
できる機能をも有している。
【００１９】前記誤差時間tdの測定は簡単である。図１
装置を実際に組み立てた状態で、２つの測定入力端子
２，４に同一位相の交流信号を加える。そしてこの時、
カウンタU4のＤ端子に出力される計数値 δΣtをカウン
タU2の計数値np１で割算することで、誤差時間tdに対応
したデジタル値（δΣt／np１）を得ることができる。
この誤差時間tdの値は、図１装置を実際に組み立てた状
態で決定され、その後あまり大きく変動しないので、組
み立てた際に測定して記憶しておけばよいものである。
装置を実際に組み立てた状態で、２つの測定入力端子
２，４に同一位相の交流信号を加える。そしてこの時、
カウンタU4のＤ端子に出力される計数値 δΣtをカウン
タU2の計数値np１で割算することで、誤差時間tdに対応
したデジタル値（δΣt／np１）を得ることができる。
この誤差時間tdの値は、図１装置を実際に組み立てた状
態で決定され、その後あまり大きく変動しないので、組
み立てた際に測定して記憶しておけばよいものである。
【００２０】なお上述のように、誤差時間tdは、厳密な
意味では、測定入力端子２からAND３に到達するまでの
時間と、測定入力端子４からAND ３に到達するまでの時
間差である。しかし実質的には、２つの測定入力端子
２，４からカウンタU4に到達するまでの時間差と見ても
実害は無いので、特許請求の範囲においては、そのよう
に記載した。また、誤差時間tdは、どちらの測定入力端
子２，４に加えられた信号がAND ３へ先に到達するかに
より、プラスの値の場合もあれば、マイナスの値になる
場合もある。３つのカウンタU2,U3,U4の各Ｄ端子の出力
であるnp，T2，Σtの値は、測定終了後、演算器MCUによ
り読み取られる。
意味では、測定入力端子２からAND３に到達するまでの
時間と、測定入力端子４からAND ３に到達するまでの時
間差である。しかし実質的には、２つの測定入力端子
２，４からカウンタU4に到達するまでの時間差と見ても
実害は無いので、特許請求の範囲においては、そのよう
に記載した。また、誤差時間tdは、どちらの測定入力端
子２，４に加えられた信号がAND ３へ先に到達するかに
より、プラスの値の場合もあれば、マイナスの値になる
場合もある。３つのカウンタU2,U3,U4の各Ｄ端子の出力
であるnp，T2，Σtの値は、測定終了後、演算器MCUによ
り読み取られる。
【００２１】(A) 動作原理 まず始めに、本発明の位相計の動作原理を図２を参照し
ながら説明する。本発明は、測定時間T2を長く取り、図
２に示すように複数の周期にわたり位相差t1＋t2＋t3＋
…＋tn の積算値を測定する。測定時間T2中の交流信号
の周期数をnp、交流信号ｖに対する交流信号ｉの進みま
たは遅れの位相角をφ、位相角に対応する時間をt1，t
2，t3，…，ｔn、またその測定時間T2内の積算時間をΣ
t＝t1＋t2＋t3＋…＋tn とすると、 np・360°◇ T2 (2) np・φ ◇ Σt (3) なお、◇ は、本明細書では比例を意味する記号で用い
る。(2)式と(3)式が成立するので、位相角φは、 φ＝Σt／np ＝（Σt／T2)・360 （単位は DEG） (4) となる。ここで上述した図１装置自身が持っている誤差
時間tdの補正は次のようにして行う。即ち、誤差時間td
は、測定対象の交流信号の周波数によらず不変なので、 φ＝（Σt−np・td）・360／T2 （単位は DEG） (5) となる。なお、時間tdは、既述したように校正すること
でその値を知ることができる。
ながら説明する。本発明は、測定時間T2を長く取り、図
２に示すように複数の周期にわたり位相差t1＋t2＋t3＋
…＋tn の積算値を測定する。測定時間T2中の交流信号
の周期数をnp、交流信号ｖに対する交流信号ｉの進みま
たは遅れの位相角をφ、位相角に対応する時間をt1，t
2，t3，…，ｔn、またその測定時間T2内の積算時間をΣ
t＝t1＋t2＋t3＋…＋tn とすると、 np・360°◇ T2 (2) np・φ ◇ Σt (3) なお、◇ は、本明細書では比例を意味する記号で用い
る。(2)式と(3)式が成立するので、位相角φは、 φ＝Σt／np ＝（Σt／T2)・360 （単位は DEG） (4) となる。ここで上述した図１装置自身が持っている誤差
時間tdの補正は次のようにして行う。即ち、誤差時間td
は、測定対象の交流信号の周波数によらず不変なので、 φ＝（Σt−np・td）・360／T2 （単位は DEG） (5) となる。なお、時間tdは、既述したように校正すること
でその値を知ることができる。
【００２２】(B) 詳細な動作説明 以下、図１の位相計の詳細な動作を図３を参照しながら
説明する。タイマーU1におけるタイマー時間T1は、演算
器MCUの初期設定により予め設定されているものとす
る。
説明する。タイマーU1におけるタイマー時間T1は、演算
器MCUの初期設定により予め設定されているものとす
る。
【００２３】＜時刻＞演算器MCUは、端子であるPORT
１から出力するリセット信号S6をhighとして（図３(11)
参照）、FF １とFF ３、及びカウンタU4のリセットを解
除する。即ち、測定をスタートとさせる。
１から出力するリセット信号S6をhighとして（図３(11)
参照）、FF １とFF ３、及びカウンタU4のリセットを解
除する。即ち、測定をスタートとさせる。
【００２４】＜時刻＞時刻の後、CMP ５の出力S2の
最初の立ち上がりで（図３(3)参照）、FF １のＱ出力が
highになり（図３(5)参照）、タイマーU1をトリガす
る。タイマーU1は、トリガが加えられると、その直後の
最初のクロック信号S1に同期して、<out>端子の信号がl
owとなる（図３(6)参照）。T1時間中は、FF ２は、リセ
ット状態（FF ２の<R>信号がlow）が維持される（図３
(10)参照）。
最初の立ち上がりで（図３(3)参照）、FF １のＱ出力が
highになり（図３(5)参照）、タイマーU1をトリガす
る。タイマーU1は、トリガが加えられると、その直後の
最初のクロック信号S1に同期して、<out>端子の信号がl
owとなる（図３(6)参照）。T1時間中は、FF ２は、リセ
ット状態（FF ２の<R>信号がlow）が維持される（図３
(10)参照）。
【００２５】＜時刻＞前記時刻から時間T1が経過す
るとタイマーU1の<out>信号は、highになる（図３(6)参
照）。一方、この時、FF １のＱ出力は、highだから
（図３(5)参照）、AND ２の２入力は双方ともhighとな
る。従って、FF ２の<R>信号はhighとなり（図３(10)参
照）、FF ２のリセット状態は解除される。
るとタイマーU1の<out>信号は、highになる（図３(6)参
照）。一方、この時、FF １のＱ出力は、highだから
（図３(5)参照）、AND ２の２入力は双方ともhighとな
る。従って、FF ２の<R>信号はhighとなり（図３(10)参
照）、FF ２のリセット状態は解除される。
【００２６】＜時刻＞前記時刻にてリセット状態が
解除されたFF ２へ、時刻で、CMP ５から信号S2の立
ち上がりエッジが加えられる。FF ２のＤ端子は、high
であるから、このエッジを受けて、FF ２のＱ出力は、h
ighとなり、<Q>出力は、lowとなる。
解除されたFF ２へ、時刻で、CMP ５から信号S2の立
ち上がりエッジが加えられる。FF ２のＤ端子は、high
であるから、このエッジを受けて、FF ２のＱ出力は、h
ighとなり、<Q>出力は、lowとなる。
【００２７】＜時刻〜の間＞AND １は、FF １のＱ
出力（図３(5)参照）と、FF ２の<Q>出力（図３(8)参
照）の論理積演算を行っているので、AND １の出力S4
は、図３(7)の波形となる。つまりカウントイネーブル
信号S4は、図３(7)の如く、時刻における信号S2の立
ち上がりエッジから、期間T1が終了した後の信号S2の最
初の立ち上がりエッジまでの期間T2においてhighとなる
波形である。図２において、t1，t2，t3，…，tnで示す
進みまたは遅れの時間は、交流信号ｖが（＋）で、交流
信号ｉが（−）の区間であるから、信号S3をインバータ
INV２により反転させたものと、信号S2とを、AND ３に
より論理積演算することで、図２のt1，t2，t3，…，tn
に相当する期間（図３(3)に示すｔ参照）にhighとなる
信号S7が得られる。
出力（図３(5)参照）と、FF ２の<Q>出力（図３(8)参
照）の論理積演算を行っているので、AND １の出力S4
は、図３(7)の波形となる。つまりカウントイネーブル
信号S4は、図３(7)の如く、時刻における信号S2の立
ち上がりエッジから、期間T1が終了した後の信号S2の最
初の立ち上がりエッジまでの期間T2においてhighとなる
波形である。図２において、t1，t2，t3，…，tnで示す
進みまたは遅れの時間は、交流信号ｖが（＋）で、交流
信号ｉが（−）の区間であるから、信号S3をインバータ
INV２により反転させたものと、信号S2とを、AND ３に
より論理積演算することで、図２のt1，t2，t3，…，tn
に相当する期間（図３(3)に示すｔ参照）にhighとなる
信号S7が得られる。
【００２８】AND ４は、信号S1と、信号S4と、AND ３の
出力S7とを導入して、これを論理積演算することで、図
３(4)の波形を出力する。即ち、図２と図３に示すT2期
間中におけるt1，t2，t3，…，tn｛図３では(3)に示す
ｔ｝ の各区間において、ゲートを開き、クロック信号
S1をカウンタU4に加える。従って、図３(4)に示すクロ
ック信号S1の総発生数Σtが計数される。なお、カウン
タU4は、FF ３のＱ出力により、計数方向が制御され
る。即ち、FF ３のＱ出力がlowの時（遅れ）、ダウンカ
ウントモードとなり、逆にhighの時（進み）、アップカ
ウントモードとなる。
出力S7とを導入して、これを論理積演算することで、図
３(4)の波形を出力する。即ち、図２と図３に示すT2期
間中におけるt1，t2，t3，…，tn｛図３では(3)に示す
ｔ｝ の各区間において、ゲートを開き、クロック信号
S1をカウンタU4に加える。従って、図３(4)に示すクロ
ック信号S1の総発生数Σtが計数される。なお、カウン
タU4は、FF ３のＱ出力により、計数方向が制御され
る。即ち、FF ３のＱ出力がlowの時（遅れ）、ダウンカ
ウントモードとなり、逆にhighの時（進み）、アップカ
ウントモードとなる。
【００２９】演算器MCUは、T2期間が終了すると、カウ
ンタU4の出力データΣtを読み出し、このΣtのＭＳＢが
“０”なら進み、“１”なら遅れを表すことになる。時
刻の時に、FF ２のＱ出力が、highとなり（図３(9)参
照）、演算器MCUに割り込みがかかる。
ンタU4の出力データΣtを読み出し、このΣtのＭＳＢが
“０”なら進み、“１”なら遅れを表すことになる。時
刻の時に、FF ２のＱ出力が、highとなり（図３(9)参
照）、演算器MCUに割り込みがかかる。
【００３０】演算器MCUは、この割り込みを受けて、測
定割込ルーチンを行う。なお、割り込み周期は、測定周
波数によって変化する。 ＜測定割込ルーチン＞ (1) カウンタU2の出力データD2（np）を読み取り、カ
ウンタU2の内容をクリアする。 (2) カウンタU3の出力データD3（T2）を読み取り、カ
ウンタU3の内容をクリアする。 (3) カウンタU4の出力データD4（Σt）を読み取る。 (4) PORT １の信号S6を一旦lowにし、再びhighにし
て、FF １と、FF ３と、カウンタU4をリセットする。 また、演算器MCUは、表示更新割込ルーチンを行う。な
お、割り込み周期は、一定である。 ＜表示更新割込ルーチン＞ (1) この割り込み時にある前記のデータを用いて、(5)
式の演算を行う。 (2) 表示の更新を行う。
定割込ルーチンを行う。なお、割り込み周期は、測定周
波数によって変化する。 ＜測定割込ルーチン＞ (1) カウンタU2の出力データD2（np）を読み取り、カ
ウンタU2の内容をクリアする。 (2) カウンタU3の出力データD3（T2）を読み取り、カ
ウンタU3の内容をクリアする。 (3) カウンタU4の出力データD4（Σt）を読み取る。 (4) PORT １の信号S6を一旦lowにし、再びhighにし
て、FF １と、FF ３と、カウンタU4をリセットする。 また、演算器MCUは、表示更新割込ルーチンを行う。な
お、割り込み周期は、一定である。 ＜表示更新割込ルーチン＞ (1) この割り込み時にある前記のデータを用いて、(5)
式の演算を行う。 (2) 表示の更新を行う。
【００３１】なお、上述したように図１装置が、高周波
まで測定するものでない場合（または、高精度の位相計
としない場合）、装置自身の内部による誤差時間tdは、
無視できるものである。この場合、カウンタU2を省略す
ることができる。そして、演算器MCUは、カウンタU3か
ら時間幅T2のデータと、カウンタU4から積算時間Σtの
データを読み取り、(4)式の演算を行うことで位相差φ
を算出する。
まで測定するものでない場合（または、高精度の位相計
としない場合）、装置自身の内部による誤差時間tdは、
無視できるものである。この場合、カウンタU2を省略す
ることができる。そして、演算器MCUは、カウンタU3か
ら時間幅T2のデータと、カウンタU4から積算時間Σtの
データを読み取り、(4)式の演算を行うことで位相差φ
を算出する。
【００３２】また、図１装置が、高周波まで測定するも
のである場合（または、高精度の位相計とする場合）、
演算器MCUは、カウンタU2から周期の数npを表すデータ
と、カウンタU3から時間幅T2のデータと、カウンタU4か
ら積算時間Σtのデータを読み取り、且つ、予め記憶し
た誤差時間tdを読み出し、(5)式を行って、位相差φを
算出する。
のである場合（または、高精度の位相計とする場合）、
演算器MCUは、カウンタU2から周期の数npを表すデータ
と、カウンタU3から時間幅T2のデータと、カウンタU4か
ら積算時間Σtのデータを読み取り、且つ、予め記憶し
た誤差時間tdを読み出し、(5)式を行って、位相差φを
算出する。
【００３３】
【発明の効果】以上説明したように本発明によれば、次
の効果が得られる。 (1) 図４で説明したように従来が高価な電子部品を使
用しているのに対し、本願は、一般的なロジックICで構
成することができるので、低価格で信頼性の高い位相計
を実現できる。 (2) 機器自身の内部遅れを簡単な演算で補正でき、精
度よく測定できる。 (3) 進み遅れが変動している交流を測定する場合、進
み遅れによってカウント方向を変えて積算しているの
で、平均値を得ることになり安定した測定値になる。
の効果が得られる。 (1) 図４で説明したように従来が高価な電子部品を使
用しているのに対し、本願は、一般的なロジックICで構
成することができるので、低価格で信頼性の高い位相計
を実現できる。 (2) 機器自身の内部遅れを簡単な演算で補正でき、精
度よく測定できる。 (3) 進み遅れが変動している交流を測定する場合、進
み遅れによってカウント方向を変えて積算しているの
で、平均値を得ることになり安定した測定値になる。
【図１】本発明に係るデジタル位相計の構成例を示す図
【図２】本発明の動作原理を説明する波形図
【図３】図１の各部の波形を示すタイムチャート
【図４】従来例を示す図
５，７ コンパレータ ８ 発振器 ９ 測定周期規定回路 U1 タイマー U2,U3,U4 カウンタ FF １，FF ２，FF ３ フリップフロップ MCU 演算器
Claims (2)
- 【請求項１】同一周波数の２つの交流信号(v,i)の位相
差を測定する装置において、 前記一方の交流信号の周期の整数倍に対応した時間幅(T
2)の信号(S4)を出力する測定周期規定回路(9)と、 前記信号(S4)の時間幅(T2)を測定する第１手段(U3)と、 前記信号(S4)の時間幅(T2)内にて、前記一方の交流信号
(v)がプラス，他方の交流信号(i)がマイナスの区間の積
算時間(Σt)、又は前記他方の交流信号(i)がプラス，一
方の交流信号(v)がマイナスの区間の積算時間を測定す
る第２手段(U4)と、 前記第１手段(U3)と第２手段(U4)で得られた数値(T2,Σ
t)から、２つの交流信号の位相差(φ)を算出する演算器
(MCU)と、を備えた位相計。 - 【請求項２】２つの測定入力端子に加えられた同一周波
数の２つの交流信号(v,i)の位相差を測定する装置にお
いて、 前記一方の交流信号の周期の整数倍に対応した時間幅(T
2)の信号(S4)を出力する測定周期規定回路(9)と、 前記時間幅(T2)内に発生した前記一方の交流信号の数(n
p)を計数するカウンタ(U2)と、 前記信号(S4)の時間幅(T2)を測定する第１手段(U3)と、 前記信号(S4)の時間幅(T2)内にて、前記一方の交流信号
(v)がプラス，他方の交流信号(i)がマイナスの区間の積
算時間(Σt)、又は前記他方の交流信号(i)がプラス，一
方の交流信号(v)がマイナスの区間の積算時間を測定す
る第２手段(U4)と、 前記２つの測定入力端子に信号が加えられてから、前記
第２手段(U4)にそれぞれ到達するまでの時間差データ(t
d)を記憶するメモリ手段と、 前記カウンタ(U2)と第１手段(U3)と第２手段(U4)で得ら
れた数値及び前記メモリ手段に記憶されたデータ(td)か
ら、２つの交流信号の位相差(φ)を算出する演算器(MC
U)と、を備えた位相計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21521992A JPH0658965A (ja) | 1992-08-12 | 1992-08-12 | 位相計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21521992A JPH0658965A (ja) | 1992-08-12 | 1992-08-12 | 位相計 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0658965A true JPH0658965A (ja) | 1994-03-04 |
Family
ID=16668676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21521992A Pending JPH0658965A (ja) | 1992-08-12 | 1992-08-12 | 位相計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658965A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4693214B2 (ja) * | 2000-08-31 | 2011-06-01 | 東芝コンシューマエレクトロニクス・ホールディングス株式会社 | インバータ装置 |
| JP2016006421A (ja) * | 2014-06-04 | 2016-01-14 | ランティック ベタイリグングス−ゲーエムベーハー ウント コンパニー カーゲー | 見込みデジタル遅延測定装置 |
-
1992
- 1992-08-12 JP JP21521992A patent/JPH0658965A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4693214B2 (ja) * | 2000-08-31 | 2011-06-01 | 東芝コンシューマエレクトロニクス・ホールディングス株式会社 | インバータ装置 |
| JP2016006421A (ja) * | 2014-06-04 | 2016-01-14 | ランティック ベタイリグングス−ゲーエムベーハー ウント コンパニー カーゲー | 見込みデジタル遅延測定装置 |
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