KR20150139776A

KR20150139776A - 확률론적 디지털 지연 측정 장치

Info

Publication number: KR20150139776A
Application number: KR1020150071425A
Authority: KR
Inventors: 주라즈 포바자네크; 비주 스쿠마란; 마리오 트래버
Original assignee: 란티크 베테일리궁스-게엠베하 운트 코 카게
Priority date: 2014-06-04
Filing date: 2015-05-22
Publication date: 2015-12-14
Also published as: KR20180038436A; CN105158591B; JP2016006421A; US9843437B2; TWI571059B; SG10201402890UA; TW201601457A; KR102030870B1; US20160020896A1; JP6311147B2; EP2961065B1; EP2961065A1; CN105158591A; BR102015011305A2

Abstract

통신 전자 유닛의 지연 값을 제공하기 위한 방법 및 대응하는 장치. 디지털 입력 신호가 지연 요소에 의해 지연된다. 지연 요소의 입력 및 출력 신호들이 샘플링되고, 샘플링된 신호들이 비교된다. 샘플링된 신호들의 진폭들이 동일하지 않을 때 미스매치 카운터가 증가되고, 입력 신호가 천이할 때 신호 천이 카운터(N)가 증가된다. 제공되는 지연 값은 미스매치 카운팅 값에 비례하고, 샘플링 간격들의 길이에 비례하며, 신호 천이 카운팅 값에 반비례한다.

Description

확률론적 디지털 지연 측정 장치{PROBABILISTIC DIGITAL DELAY MEASUREMENT DEVICE}

본 명세서는 디지털 지연 측정 장치, 디지털 신호의 지연을 측정하기 위한 방법, 및 일정 지연 요소(constant delay element)와 같이 디지털 지연 측정 장치를 포함하는 장치들에 관한 것이다.

통신 전자 장치들에서는, 예를 들어 GPS 시스템에서 또는 비디오 및 오디오 데이터의 송신에 있어서 신호를 일정한 시간 양만큼 지연시키는 것이 종종 바람직하다. 그러나, IC 제조 중의 리소그라피 변동 및 다른 중대한 화학적 변동으로 인한 변화들과 같은 제조 관련 영향들, 및 온도 및 전압의 변동들과 같은 동작 조건들이 지연 요소의 지연에 영향을 미침에 따라 이러한 지연을 시간 경과에 따라 충분히 일정하게 유지하는 요소를 형성하는 것은 어렵거나 비용이 많이 들 수 있다.

일정 지연 요소의 추가적인 응용들은 컴퓨터 클럭 레이트의 제어를 포함한다. 현재의 컴퓨터 칩들은 종종 높은 클럭 레이트들을 사용한다. 높은 클럭 레이트들에서, 지연 레이트에 영향을 미치는 제품 변동들 및 동작 조건들은 전자 컴포넌트들의 동기화에 영향을 미칠 수 있다.

신호를 사전 결정된 시간 양만큼 지연시키기 위해 지연 체인을 사용하는 디지털 회로의 하나의 구체적인 예는 지연 동기 루프(delay locked loop(DLL))이다. DLL은 통상적으로 집적 회로들의 클럭 상승 대 데이터 출력 유효 타이밍 특성들(clock rise-to-data output valid timing characteristics)을 향상시키기 위해 클럭 신호의 위상을 변경하는 데 사용될 수 있다. DLL은 클럭 복구(CDR)를 위해서도 사용될 수 있다.

DLL의 주요 컴포넌트는 앞뒤로 접속되는 많은 지연 게이트로 구성되는 지연 체인이다. 지연 체인의 입력은 음성(negatively) 지연되는 클럭에 접속된다. 멀티플렉서가 지연 체인의 각각의 스테이지에 접속되며, 이러한 멀티플렉서의 선택기는 음성 지연 효과를 생성하기 위해 제어 회로에 의해 자동으로 갱신된다. DLL의 출력은 결과적인 음성 지연된 클럭 신호이다.

본 명세서는 실제 지연을 측정함으로써 그리고 측정된 지연에 따라 시간 경과에 따른 지연을 조정함으로써 지연 변동들을 보상하기 위한 향상된 피드백 메커니즘을 개시한다. 구체적으로, 본 명세서에 따른 피드백 메커니즘은 저주파수 샘플링을 포함하며, 출력 신호 및/또는 입력 신호는 측정될 지연의 정밀도에 비해 클 수 있는 샘플링 주기로 샘플링된다.

본 명세서에 따르면, 특히 충분한 정밀도를 갖는 저가 장치를 제공하기 위해 또는 지연 측정의 정밀도를 더 향상시키기 위해 낮은 샘플링 주기가 사용될 수 있다. 구체적으로, 비디오 데이터의 송신 및 표시와 같은 멀티미디어 응용들을 위해, 저가 장치가 충분한 지연 정밀도를 제공할 수 있다.

구체적으로, 지연 체인의 입력 신호 및 출력 신호와 같은 비교될 신호들은 동일한 진폭을 갖고 본질적으로 동일한 직사각 형상을 갖거나 본질적으로 동일한 직사각 펄스들로 구성되는 2개의 디지털 신호에 의해 제공된다. 2개의 신호는 동일한 입력 신호 클럭을 따른다. 더구나, 예상 지연은 입력 신호 클럭의 하나의 클럭 주기보다 항상 작으며, 지연은 시간 경과에 따라 급격히 또는 많은 양만큼 변하지 않는다. 더구나, 2개의 샘플링 자체는 샘플링 지연에 의존하지 않거나, 적어도 그러한 지연들은 무시될 수 있으며, 많은 수의 샘플에 기초하여 지연의 추정을 제공하는 것이 허용 가능하다.

지연 체인은 예를 들어 명확한 지연 시간들을 갖는 다수의 셀을 포함하는 탭핑된 지연 라인(tapped delay line)을 이용하여 실현될 수 있다. 이것은 예를 들어 직렬로 접속되는, 사전 결정된 지연 시간들을 갖는 D 플립플롭 셀들을 이용하여 실현될 수 있다.

바람직하게, 샘플링 주기는 입력 신호의 클럭 주기 또는 입력 신호의 2개의 천이(transition) 사이의 최소 거리보다 짧다. 추가 실시예에서, 샘플링 주기는 예상 지연보다 적어도 약간 짧다. 한편, 샘플링 주기는 달성될 지연 측정의 정밀도보다 훨씬 길 수 있다.

본 명세서는 지연 체인을 갖는 통신 전자 유닛의 지연 값을 제공 또는 생성하기 위한 컴퓨터 구현 방법을 개시한다.

통신 전자 유닛의 디지털 입력 신호 및 그에 대응하는 지연된 출력 신호가 사전 결정된 길이의 샘플링 간격으로, 특히 예상 지연에 필적하는 또는 적어도 그보다 훨씬 짧지는 않은 긴 샘플링 주기로 샘플링된다.

샘플링된 입력 신호의 진폭 또는 전압 레벨이 샘플링된 출력 신호의 진폭과 비교되고, 샘플링된 입력 신호의 진폭이 사전 결정된 허용 한계 내에서 샘플링된 출력 신호의 진폭과 동일하지 않을 때마다 미스매치 카운팅 값(M)이 증가된다.

입력 신호가 천이할 때마다 신호 천이 카운팅 값(N)이 증가되며, 입력 신호의 천이가 또한 출력 신호의 천이로부터 도출될 수 있다.

입력 신호와 출력 신호 사이의 신호 지연 값은 확률 값으로도 지칭되는 값으로서 생성된다. 생성된 신호 지연 값은 미스매치 카운팅 값(M)에 정비례하고, 샘플링 간격들의 길이에 정비례하며, 신호 천이 카운팅 값(N)에 반비례한다.

일 실시예에서, 샘플링은 지연 체인의 입력 신호 및 출력 신호의 샘플링으로서 동시에 수행된다.

구체적으로, 샘플링은 2개의 전압 레벨을 갖는 신호를 샘플링하기 위한 하나 이상의 1비트 샘플러에 의해 수행될 수 있다.

일 실시예에서, 샘플링은 기준 클럭을 이용하여 규칙적으로 트리거되며, 기준 클럭의 샘플링 주기는 디지털 입력 신호의 클럭 주기와 다르다. 따라서, 기준 클럭의 펄스들은 디지털 입력 신호의 클럭 펄스들에 대해 시프트되며, 기준 클럭 펄스들의 정렬은 디지털 입력 신호의 클럭 펄스들의 정렬과 무관하게 된다.

구체적으로, 일 실시예에서, 기준 클럭의 주기는 입력 신호의 하나의 클럭 주기에 가장 가까운 기준 클럭의 샘플링 주기의 배수가 입력 신호의 클럭 주기에 대해 입력 신호의 클럭 주기의 10% 이하만큼 오프셋되도록 선택된다. 따라서, 기준 클럭 펄스들은 입력 클럭 펄스들에 대해 매번 작은 양만큼만 시프트된다. 이것은 더 정밀한 시간 해상도를 제공할 수 있다.

일 실시예에 따르면, 입력 신호의 천이들은 입력 신호에서, 특히 지연 체인의 입력에서 입력 신호의 천이들을 검출함으로써 검출된다. 따라서, 입력 신호 천이들의 검출은 입력 신호 값의 검출과 동기화된다.

다른 실시예에 따르면, 입력 신호의 천이들은 출력 신호에서, 특히 조정 가능 지연 요소의 출력에서 입력 신호의 천이들을 검출함으로써 검출된다. 입력 신호와 출력 신호 간의 관계는 입력 신호 및 출력 신호의 레벨들 또는 값들의 반천이 천이에 이어지게 하는 관계이다.

일 실시예에서, 확률 지연 값은 입력 신호 천이와 입력 및 출력 값들의 반전 사이의 시간과 동일한 기간으로부터 결정된다.

구체적으로, 확률 지연 값(D)은 수학식 D = T_ref * M/N에 따라 계산될 수 있으며, 이 수학식은 사전 결정된 정밀도로 계산되고, T_ref는 2개의 연속 샘플링 시간 사이의 샘플링 주기이고, M은 미스매치 카운팅 값이고, N은 천이 카운팅 값이다.

본 명세서에 따르면, 언제 충분한 정밀도에 도달했는지를 결정하기 위해 다양한 기준들이 적용될 수 있다. 일 실시예에 따르면, 적분 간격이 사전 결정된 수의 입력 신호 천이들에 의존하며, 적분 간격 후에 지연 값이 계산된다. 다른 실시예에 따르면, 적분 간격이 사전 결정된 수의 미스매치들에 의존하며, 적분 간격 후에 지연 값이 계산된다. 또 다른 실시예에 따르면, 적분 간격이 사전 결정된 적분 시간에 의해 한정된다. 이러한 기준들은 조합될 수도 있다.

추가 실시예에 따르면, 확률 지연 값은 슬라이딩 시간 윈도 내에 발생하는 신호 미스매치들 및 천이들에 기초하여 계산된다. 예를 들어, 슬라이딩 시간 윈도는 시프트 레지스터 등을 이용하여 큐의 시작에서 새로운 값들을 읽어들이고 끝에서 오래된 값들을 폐기함으로써 실현될 수 있다.

추가 실시예에 따르면, 방법은 지연 체인의 컴포넌트들을 비활성화 또는 활성화함으로써 확률 지연 값에 따라 지연을 조정하는 단계를 포함한다. 여기서, 활성화 또는 비활성화되는 컴포넌트들의 수는 지연에 의존한다. 구체적으로, 수는 지연에 비례할 수 있다.

더구나, 본 명세서는 디지털 입력 신호의 사전 결정된 지연을 제공하기 위한 지연 생성기를 개시한다. 지연 생성기는 지연 체인과 같은 조정 가능 지연 요소를 포함한다. 조정 가능 지연 요소는 입력 신호를 수신하기 위한 신호 입력 및 지연된 출력 신호를 출력하기 위한 신호 출력을 포함한다.

입력 신호 및 출력 신호의 샘플링을 동기화하기 위해 기준 클럭이 제공된다. 사전 결정된 샘플링 시간들에 입력 신호와 출력 신호를 비교하기 위해 그리고 입력 신호와 출력 신호 간의 미스매치들의 수를 카운트하기 위해 예를 들어 2개의 1비트 샘플러의 형태의 신호 비교 유닛 및 2개의 디지털 입력 신호를 비교하기 위한 XOR 게이트 또는 다른 전자 컴포넌트들이 제공된다. 신호 비교 유닛의 사전 결정된 샘플링 시간들은 기준 클럭에 의해 제공된다.

예를 들어 플립플롭 또는 다른 전자 컴포넌트와 같은 디지털 신호용 에지 검출기의 형태의 천이 검출 유닛이 입력 신호의 신호 경로 내에 제공된다. 천이 검출 유닛은 신호 천이들을 검출하고, 신호 천이들의 수를 카운트하도록 동작한다.

지연 추정 유닛이 신호 비교 유닛에 그리고 천이 검출 유닛에 접속된다. 지연 추정 유닛은 신호 비교 유닛으로부터 미스매치들의 수를 수신하기 위해, 천이 검출 유닛으로부터 신호 천이들의 수를 수신하기 위해 그리고 추정 지연을 계산하기 위해 제공된다. 예를 들어, 지연 추정 유닛은 가산기들 및 메모리 레지스터들과 같은 전자 컴포넌트들을 포함하는 산술 논리 유닛(ALU)과 같은 계산 유닛에 의해 제공될 수 있다.

확률 지연 값 또는 지연 값으로도 지칭되는 지연 추정 유닛의 추정 지연은 미스매치들의 수에 비례하고, 천이들의 수에 반비례한다.

지연 생성기는 지연 추정 유닛에 그리고 조정 가능 지연 요소에 접속되는 제어기를 더 포함한다. 구체적으로, 지연 추정 유닛은 제어기를 포함할 수 있다. 지연 생성기는 제어 신호를 조정 가능 지연 요소에 제공하며, 제어 신호는 추정 지연에 의존한다.

하나의 구체적인 실시예에서, 조정 가능 지연 요소의 제어기는 조정 가능 지연 요소의 개별 전자 컴포넌트들을 활성화 및 비활성화함으로써 지연을 조정하도록 동작한다. 구체적으로, 활성화 및 비활성화는 전자 컴포넌트들의 스위칭 온 및 오프를 지칭할 수 있다.

일 실시예에 따르면, 신호 비교 유닛은 제1의 1비트 샘플러 및 제2의 1비트 샘플러를 포함한다. 구체적으로, 제1의 1비트 샘플러 및 제2의 1비트 샘플러는 플립플롭 요소를 포함하는 1비트 샘플러들에 의해 실현될 수 있다.

하나의 구체적인 실시예에서, 신호 비교 유닛은 제1 비트를 나타내는 제1 신호와 제2 비트를 나타내는 제2 신호를 비교하기 위한 XOR 게이트를 포함한다.

더욱이, 본 명세서는 전술한 지연 생성기를 갖는 집적 회로를 개시하며, 지연 생성기는 집적 회로의 반도체 컴포넌트들에 의해 실현된다.

더구나, 본 명세서는 집적 회로를 갖는 통신 전자 시스템을 개시한다.

본 명세서에 따른 지연 보상 장치는 2개의 매칭 가변 지연 체인을 필요로 하지 않는다. 따라서, 전력 소비가 감소할 수 있는데, 이는 지연 체인의 전력 소비가 입력의 주파수에 의해 정의되고, 각각의 지연 체인이 전력을 소비하기 때문이다. 더욱이, 본 명세서에 따른 지연 보상은 제어 신호에 대한 지연 셀의 선형 응답으로 한정되지 않으며, 비선형성들을 처리하는 데 사용될 수 있다.

요컨대, 본 명세서에 따른 지연 보상 장치는 칩 상의 더 적은 영역을 필요로 하고, 2개의 지연 체인을 갖는 지연 보상 장치보다 적은 전력을 소비하도록 설계될 수 있으며, 체인의 비선형성들을 수용하도록 설계될 수 있다. 더구나, 하나의 지연 체인만을 갖는 설계를 이용함으로써, 2개의 지연 체인 사이에 미스매치 지연이 존재하지 않는다.

구체적으로, 본 명세서에 따르면, 이용 가능한 기준 클럭을 이용하는 직접 측정을 이용함으로써 가능한 것보다 훨씬 적은 증가들에서 지연이 측정될 수 있다. 이것은 천이 이벤트들의 통계 누산을 이용하여 지연을 측정함으로써 달성된다.

본 명세서에 따르면, 입력 신호 및 지연된 출력 신호 양자는 규칙적인 간격으로 샘플링된다. 입력이 출력과 동일하지 않은 상태가 검출될 때마다, 미스매치 카운터(M)가 증가된다. 더구나, 개별 카운터(N)가 입력 신호 천이들을 카운트한다. 미스매치 수의 카운팅 값(M)에 정비례하고 입력 신호 천이들의 수(N)에 반비례하는 입력과 출력 사이의 추정 지연이 계산된다.

이제, 본 명세서의 주제가 아래의 도면들과 관련하여 더 상세히 설명된다. 도면들에서:
도 1은 제1 실시예에 따른, 피드포워드 제어를 이용하여 사전 결정된 지연을 생성하기 위한 지연 장치를 나타낸다.
도 2는 제2 실시예에 따른, 피드백 제어 및 언더샘플링을 이용하여 사전 결정된 지연을 생성하기 위한 지연 장치를 나타낸다.
도 3은 도 1의 지연 추정 유닛의 지연 추정 계산을 나타낸다.
도 4는 도 2의 실시예와 유사한 제3 실시예에 따른 지연 장치를 나타낸다.

아래의 설명에서는 본 명세서의 실시예들을 설명하기 위한 상세 사항들이 제공된다. 그러나, 실시예들은 그러한 상세 사항들 없이도 실시될 수 있다는 것이 당업자에게 명백할 것이다.

도 1은 제어되는 지연을 생성하기 위한 지연 장치(10)의 제1 실시예를 나타낸다. 도 1에 따른 지연 장치는 지연 장치의 지연 회로를 조정하기 위한 제어 신호를 생성하기 위해 피드포워드 제어를 이용한다.

지연 장치는 지연 체인 회로를 갖는 지연 체인 유닛(11)을 포함한다. 지연 체인 유닛(11)은 입력 라인 및 출력 라인에 접속된다. 제어기(14)가 지연 체인 유닛(11)의 조정 가능 요소에 전기적으로 접속된다.

더구나, 지연 장치는 기준 지연 체인 회로를 갖는 기준 지연 체인 유닛(15)의 입력에 접속되는 기준 클럭을 포함한다. 구체적으로, 기준 지연 체인 유닛(15)은 지연 체인 유닛(11)과 유사하거나 동일한 컴포넌트들을 포함할 수 있다. 비교기(16)의 입력이 기준 클럭의 출력에 그리고 기준 지연 체인 유닛(15)의 출력에 접속된다. 비교기(16)의 출력이 제어기(14)의 입력에 접속된다.

구체적으로, 비교기(16)는 기준 클럭의 클럭 신호와 기준 지연 체인 유닛(15)의 출력 신호 사이의 지연을 계산하도록 동작할 수 있다. 동작 동안, 제어기(14)는 비교기(16)의 출력 신호에 따라 지연 체인 유닛(11)의 지연 체인 회로 및/또는 기준 지연 체인 유닛(15)의 기준 지연 체인 회로를 조정한다.

일 실시예에서, 2개의 지연 체인(11, 15)은 동일한 설계를 갖는다. 그러한 방식으로, 기준 체인(15) 상에서 측정된 지연이 실제 신호 지연 체인(11)에 적용될 수 있다. 일 실시예에 따르면, 기준 체인(15)은 사전 결정된 지연, 예를 들어 1ns를 매칭시키는 데 사용되며, 사전 결정된 지연을 매칭시키는 데 필요한 지연 스테이지들의 수를 찾기 위해 판독이 행해진다. 체인 지연이 제어 값에 비례하는 경우, 제1 지연 체인(11)에 대한 제어 값이 도출되어, 기준 체인(15)의 제어 값이 알려질 수 있다.

도 1의 실시예에서와 같이 지연의 직접 측정이 사용되는 경우, 1GHz 클럭을 이용하여 신호가 입력으로부터 출력으로 전파하는 데 걸리는 1 GHz 클럭 펄스들의 수, 이 예에서는 100개를 카운트함으로써 +/- 1ns의 정밀도 내에서 100ns의 지연이 측정될 수 있다. 그러나, 이러한 방식으로 1GHz 클럭을 이용하여 +/- 10ps의 정밀도 내에서 500ps 지연을 측정하는 것을 불가능한데, 이는 1GHz 클럭의 클럭 펄스들보다 100배 더 빈번하게 이벤트들이 발생하기 때문이다.

도 2는 제2 실시예에 따른, 제어되는 지연을 생성하기 위한 지연 장치(20)를 나타낸다.

지연 장치(20)는 조정 가능 지연 체인(21) 및 지연 측정 장치(31)를 포함한다. 특히, 지연 측정 장치는 미스매치 검출기 또는 "01, 10 검출기"(24), 에지 검출기(25), 미스매치 카운터(26), 천이 카운터(27), 제1 단일 비트 샘플러(32) 및 제2 단일 비트 샘플러(33)를 포함한다.

조정 가능 지연 체인(11, 21)은 지연이 제어 입력을 통해 증가 또는 감소할 수 있는 디지털 또는 아날로그 지연 체인이다. 단일 비트 샘플러들(32, 33)은 0 또는 1의 입력 값을 샘플링하고 이를 추가 처리를 위해 동기적으로 제공할 수 있는 동기 단일 비트 요소들이다. 샘플러들(32, 33) 양자는 기준 클럭(42)을 이용한다.

미스매치 검출기(24)는 언제 2개의 입력이 도 2 및 4의 실시예들에서 "01" 또는 "10"일 수 있는 상이한 값들을 갖는지를 지시할 수 있는 이중 입력 XOR 게이트를 포함한다. 이어서, XOR 게이트는 1 = 0 XOR 1 = 1 XOR 0을 출력한다. 2개의 입력이 동일한 경우, XOR 게이트는 0 = 0 XOR 0 = 1 XOR 1을 출력한다.

에지 검출기(25)는 언제 입력 신호가 로우 레벨에서 하이 레벨로 또는 하이 레벨에서 로우 레벨로 천이했는지를 지시한다. 지시는 도 2에 도시되지 않은 기준 클럭의 단일 기준 클럭 사이클 동안 지속된다.

미스매치 카운터(26)는 미스매치 검출기(24)에 의해 검출되는 미스매치들의 수를 카운트한다. 미스매치 카운터(26)는 미스매치 카운터(26)의 카운팅 값(M)을 0으로 재설정하기 위한 재설정 입력을 포함한다. 천이 카운터(25) 또는 에지 검출기는 입력 신호 천이들의 수를 카운트한다. 천이 카운터는 천이 카운터의 카운팅 값(N)을 0으로 재설정하기 위한 재설정 입력을 포함한다. 일 실시예에 따르면, 카운터들(26, 27)의 카운팅 값들은 천이들의 수가 N의 사전 결정된 값에 도달할 때 0으로 재설정된다. 이것은 도 2에 도시되지 않은 N-비교기에 의해 결정될 수 있다.

제1 단일 비트 샘플러(32)는 지연 체인(21)의 단일 입력(22)에 접속되며, 제2 단일 비트 샘플러(33)는 지연 체인(21)의 지연 신호 출력(23)에 접속된다.

제1 단일 비트 샘플러(32)의 출력은 미스매치 검출기(24)의 입력에 그리고 에지 검출기(25)의 입력에 접속된다. 제2 단일 비트 샘플러(33)의 출력은 에지 검출기(25)의 입력에 접속된다.

미스매치 카운터(26)의 입력은 미스매치 검출기(24)의 출력에 접속되고, 천이 카운터(27)의 입력은 에지 검출기(25)의 입력에 접속된다.

26의 출력은 제어기(40)의 제1 입력에 접속되고, 27의 출력은 제어기(40)의 제2 입력에 접속된다. 제어기(40)의 출력은 지연 체인(21)의 입력에 접속된다. 지연 체인(21)은 제어기(40)로부터의 신호에 응답하여, 예를 들어 지연 요소들의 수를 변경함으로써 또는 트랜지스터의 바이어스 전압을 조정함으로써 지연을 조정하도록 동작한다.

일 실시예에서, 제어기(40)는 미스매치 카운트(M)에 대한 제1 비교기(38), 천이 카운트(N)에 대한 제2 비교기(39), 및 제1 비교기의 출력 및 제2 비교기의 출력에 접속되는 조정 모듈(41)을 포함한다. 다른 실시예에 따르면, 제1 및 제2 비교기들(38, 39)은 지연 측정 장치(31)의 일부이다. 비교기들(38, 39) 및 조정 모듈(41)은 도 4의 실시예에 도시된다.

아래에서는, 입력 신호가 "1"로 지칭되는 하이 레벨 및 "0"으로 지칭되는 로우 레벨을 갖는 디지털 신호인 것으로 가정한다. 하이 레벨로부터 로우 레벨로의 천이는 "10" 천이로 지칭되며, 로우 레벨로부터 하이 레벨로의 천이는 "01" 천이로 지칭된다. 그러나, 이것은 본 명세서의 주제를 특정 데이터 인코딩 방법으로 한정하지 않는다. 특히, 입력 신호의 천이들은 이진 데이터 스트림을 인코딩하기 위해 상이한 방식들로 사용될 수 있거나, 디지털 클럭 펄스를 표현하는 데 사용될 수 있다.

더 일반적인 실시예에서, 본 명세서에 따른 지연 측정 장치(31, 31')는 디지털/아날로그 변환 전에 다수의 레벨을 갖는 디지털 신호, 예로서 디지털 오디오 신호에 대한 지연을 결정하는 데 사용될 수도 있다.

동작 동안, 지연 체인의 입력 신호 및 출력 신호는 2개의 단일 비트 샘플러에 의해 동시에 샘플링된다. 일 실시예에서, 샘플링은 규칙적이며, 입력 신호와 무관한 기준 클럭을 이용한다. 독립적인 기준 클럭이 입력 신호와 무관한 양호한 통계를 갖는 비트 샘플들을 제공한다. 구체적으로, 기준 클럭의 주기 또는 기준 클럭 주기의 배수가 입력 신호의 클럭 주기의 배수와 약간 다른 것이 유리하다. 충분한 수의 샘플들로부터 근사 지연 값이 도출될 수 있다.

예를 들어, 샘플링 주기 또는 샘플링 주기의 배수가 입력 신호 클럭 주기의 배수보다 약간 긴 경우, 연속 신호 천이들 뒤의 샘플링 포인트들의 위치들은 서로에 대해 약간 시프트된다. 따라서, 샘플링 포인트들의 유효 밀도가 증가할 수 있다. 예를 들어, 도 3의 예에서, 5개의 샘플링 주기는 입력 신호의 연속 천이들 사이의 최소 시간보다 약간 길다.

에지 검출기(25)는 입력 신호의 천이들을 검출한다. 천이가 발생할 때마다, 입력 신호가 지연으로 인해 출력 신호와 동일하지 않을 때 입력/출력 값들에서의 반천이 뒤따른다. 이것은 도 3에 가장 잘 나타날 수 있다. 이러한 천이 상태는 지연 체인의 지연과 동일한 기간 동안 존재한다. 여기서, 시간 지연은 입력 신호의 2개의 천이 사이의 최소 거리보다 짧은 것으로 가정한다. 이러한 가정은 많은 응용에 대해 이행된다.

규칙적인 간격으로 샘플링함으로써, 천이 상태는 히트(hit)되거나 미스(miss)될 수 있다. 히트 및 미스의 확률은 지연의 값과 직접 관련된다. 따라서, 이러한 제안에 의해 생성되는 지연 값은 확률 지연 값으로 간주될 수 있다. 여기서, 지연은 지연이 결정되는 평가 시간 윈도 동안 변경되지 않거나 매우 적게만 변경되는 것으로 가정한다. 이것은 반도체 재료의 온도 또는 화학 조성과 같은 조건들을 느리게 변경함으로써 유발되는 지연에 대해 특히 그러하다. 평가 시간 윈도는 적분 시간으로도 지칭된다.

입력 신호와 지연된 출력 신호 사이의 히트 또는 다시 말하면 미스매치가 검출될 때마다, 미스매치 카운터(M)가 증가된다. 제2 카운터(N)가 입력 신호 천이들의 수를 카운트하며, 입력 신호 천이가 검출될 때마다 증가된다.

본 명세서에 따르면, N개의 신호 천이 후의 총 지연은 미스매치 카운터(M)와 샘플링 주기(T_ref)의 곱에 의해 근사화된다. 따라서, 하나의 신호 천이 후의 지연(D)은 입력 신호와 지연된 출력 신호 사이의 미스매치들의 수(M)와 샘플링 주기(T_ref)를 곱한 값을 신호 천이들의 수(N)로 나눔으로서 근사화되며, 이는 아래의 공식을 산출한다.

더구나, 예를 들어 지연의 추정치(D)를 입력 신호의 클럭 시간으로 또는 샘플링 주기로 나눔으로써 지연 값(D)으로부터 상대 지연의 추정치가 도출될 수 있다.

지연이 적분 시간 동안 변하지 않을 때 또는 지연 변경이 무시 가능할 때, 신호 천이 후의 천이 상태는 입력 신호 자체가 반복적이지 않거나 심지어 천이들의 사전 결정된 시퀀스를 갖지 않을 수 있는 경우에도 반복 프로세스가 된다. 본 명세서에 따르면, 이러한 효과는 주어진 신호 천이 후에 더 작은 샘플링 주기를 갖는 샘플링 대신에 대응하는 신호 천이들 후에 상이한 샘플링 시간들에 복수의 천이 상태를 샘플링하는 데 사용된다.

지연의 추정치(D)는 더 긴 샘플링 윈도에 대해 개선된다. 더구나, 샘플링 주파수 또는 그의 배수가 입력 신호 클럭 주파수의 배수가 아니라, 입력 신호 클럭 주파수의 배수와 약간 다른 것이 유리하다. 구체적으로, 실제 지연(t_D)의 추정치(D)는 사전 결정된 최소 수의 샘플링 펄스들에 대해 그리고/또는 사전 결정된 최소 수(N_min)의 입력 신호 천이들에 대해 충분히 정밀한 것으로 간주될 수 있다.

본 명세서에 따라 입력 신호의 신호 천이들의 카운트를 사용함으로써, 입력 신호와 지연된 출력 신호 사이의 지연을 결정하기 위해 주기적인 테스트 신호 또는 심지어 천이들의 사전 결정된 패턴을 갖는 테스트 신호를 사용할 필요가 없지만, 필요한 경우에는 그러한 신호들이 사용될 수도 있다. 입력 신호는 적분 시간 내에 충분한 수의 천이들을 갖는 것만이 필요하다. 따라서, 신호 지연은 입력 신호 라인을 통해 정보가 전송되는 동안 결정될 수 있다.

지연 결정에 덜 적합한, 소수의 지연만을 갖는 신호들이 사전 처리될 수 있다. 예를 들어, 흑색 및 백색 라인 이미지를 인코딩하는 원시 신호(raw signal)는 통상적으로 동일 비트의 긴 시퀀스들을 갖는다. 이러한 시퀀스들은 실행 길이 인코딩과 같은 압축을 이용함으로써 더 짧아질 수 있다. 더구나, 1들 및 0들의 분포는 신호 스크램블러를 이용하여 더 균일해질 수 있다. 사전 처리 또는 인코딩은 압축 해제 유닛 및 디스크램블링 유닛을 이용하여 디코딩 측에서 반전될 수 있다.

적분 시간은 사전에 고정될 필요가 없으며, 미스매치 카운트(M)는 입력 신호의 천이들의 사전 결정된 후(N) 또는 미스매치들의 사전 결정된 수(M)에 도달할 때까지 증가될 수 있다.

도 3은 입력 신호와 출력 신호 사이의 시간 지연의 추정치를 계산하는 일례를 나타낸다. 도 3의 예에서, 샘플링 윈도는 14개의 샘플링 주기를 포함한다.

제2 샘플링 시간에, 입력 신호 "signal in"은 레벨 "1"을 가지며, 지연된 출력 신호 "signal out"은 레벨 "0"을 가져서, 레벨 "1"을 갖는 차이 신호가 생성된다. 제3 샘플링 시간에, 입력 신호와 출력 신호 사이의 어떠한 미스매치도 검출되지 않는다. 따라서, 미스매치 카운터(M)는 1만큼 증가된다. 더구나, 입력 신호의 천이가 제1 및 제2 샘플링 시간들 사이에 검출된다. 따라서, 천이 카운터(N)는 1만큼 증가된다.

제6 및 제7 샘플링 시간에 입력 및 출력 신호들 사이의 미스매치가 검출되지만, 제8 샘플링 시간에는 검출되지 않는다. 따라서, 미스매치 카운터(M)는 2만큼 증가된다. 더구나, 입력 신호의 천이가 제6 샘플링 시간에 결정되고, 천이 카운터(N)는 1만큼 증가된다.

제8 샘플링 시간에 입력 및 출력 신호들 사이의 미스매치가 검출되지만, 제12 샘플링 시간에는 검출되지 않는다. 따라서, 미스매치 카운터(M)는 1만큼 증가된다. 더구나, 입력 신호의 천이가 제11 샘플링 시간에 결정되고, 천이 카운터(N)는 1만큼 증가된다.

이것은 아래와 같은 추정 또는 측정 지연을 제공한다.

도 4의 신호들의 시각적 비교는 지연이 하나의 샘플링 주기보다 약간 크다는 것을 보여주며, 이는 위의 추정치와 일치한다. 신호 주파수와 무관한 샘플링을 행하면서 더 많은 수의 샘플을 누산하는 것은 측정 지연 값(D)의 정밀도를 증가시킬 것이다.

도 4는 지연 측정 장치(31') 및 제어기(40')를 갖는 지연 장치(20')의 추가 실시예를 나타낸다. 간략화를 위해, 도 2와 관련하여 위에서 설명된 컴포넌트들은 다시 설명되지 않는다.

지연 측정 장치(31')는 미스매치 카운터(26)의 출력에 그리고 미스매치들의 예상 수(M_exp)의 소스에 접속되는 미스매치 비교기(38)를 포함한다. 예를 들어, 미스매치 비교기(38)는 컴퓨터 판독 가능 메모리로부터 미스매치들의 예상 수(M_exp)를 판독하도록 동작하는 계산 유닛에 접속될 수 있다. 미스매치 비교기(38)는 다수(N_max)의 천이들에 대해 누산된 미스매치들의 수를 비교하고, 이를 예상 미스매치들의 수(M_exp)와 비교한다.

더구나, 지연 측정 장치(31')는 천이 카운터(27)의 출력에 그리고 천이들의 필요한 수(N_max)의 소스에 접속되는 천이 비교기(39)를 포함한다. 예를 들어, 미스매치 비교기(38)는 컴퓨터 판독 가능 메모리로부터 천이들의 필요한 수((N_max)를 판독하도록 동작하는 계산 유닛에 접속될 수 있다. 천이 비교기(39)는 천이들의 수를 계속 추적한다. 천이들의 필요한 수(N_max)에 도달할 때, 양 카운터들은 재설정된다.

제어기(40')는 미스매치 비교기(38)의 출력에 그리고 천이 비교기(39)의 출력에 접속되는 조정 모듈(41)을 포함한다. 천이 비교기(39)의 출력은 조정 모듈(41)의 액션을 트리거하기 위한 정규 펄스로서 사용된다.

천이 비교기(39)로부터 수신되는 모든 틱에서, 조정 모듈(41)은 미스매치 비교기(38)의 출력을 검사하고, 조정 가능 지연 체인(21)의 제어 값 또는 제어 파라미터를 증가시킬지, 감소시킬지 또는 유지할지를 결정한다. 따라서, 지연 체인(21)의 지연은 필요한 좁은 범위 내로 유지된다.

도 4는 단독으로 또는 조합하여 사용될 수 있는 카운터들(26, 27)을 재설정하기 위한 2개의 수단을 나타낸다. 제1 재설정 조건에 따르면, 카운터들은 천이들의 사전 결정된 수(N_max)에 도달한 때 재설정된다. 제2 재설정 조건에 따르면, 카운터들은 기준 클럭(42)의 클럭 펄스들의 사전 결정된 최대 수에 도달한 때 재설정된다. 조건들은 예를 들어 먼저 도달된 또는 재설정을 위한 트리거로서 마지막에 도달된 조건을 이용함으로써 조합하여 사용될 수 있다.

실시예들은 아이템들로 체계화되는 아래의 요소들의 리스트들을 이용하여 설명될 수도 있다. 아이템 리스트에서 개시되는 특징들의 각각의 조합은 본원의 다른 특징들과 조합될 수도 있는 독립적인 주제로서 각각 간주된다.

1. 통신 전자 유닛의 지연 체인으로부터의 출력 신호의 사전 결정된 지연 값을 제공 또는 생성하기 위한 방법으로서,

- 기준 클럭을 이용하여 사전 결정된 샘플링 간격들을 제공하는 단계 - 사전 결정된 샘플링 간격들은 디지털 입력 신호의 클럭 주기와 다름 -,

- 1비트 샘플러를 이용하여 지연 체인의 디지털 입력 신호를 사전 결정된 샘플링 간격들로 샘플링하는 단계,

- 지연 체인의 디지털 출력 신호를 사전 결정된 샘플링 간격들로 샘플링하는 단계,

- 샘플링된 입력 신호의 전압 레벨과 같은 진폭을 샘플링된 출력 신호의 진폭과 비교하는 단계,

- 샘플링된 입력 신호의 진폭이 샘플링된 출력 신호의 진폭과 사전 결정된 허용 한계 내에서 동일하지 않을 때마다 미스매치 카운터(M)를 증가시키는 단계,

- 천이 검출기를 이용하여 입력 신호의 신호 천이들을 검출하는 단계 - 천이 검출기는 입력 신호의 신호 경로 내에 제공됨 -,

- 입력 신호 천이가 검출될 때마다 그리고 적분 시간 후에 신호 천이 카운터(N)를 증가시키는 단계,

- 입력 신호와 출력 신호 사이의 신호 지연 값을, 미스매치 카운팅 값(M)과 천이 카운터(N)의 몫을 샘플링 간격들의 길이와 곱한 값으로서 생성하는 단계

를 포함하는 방법.

여기서, 입력 신호 천이는 조정 가능 지연 요소의 입력에서 또는 출력에서 검출될 수 있다. 샘플링 간격들의 길이는 샘플링 주기로도 지칭된다.

2. 디지털 신호 입력 신호, 특히 2개의 레벨 또는 진폭을 갖는 입력 신호의 사전 결정된 지연을 제공하기 위한 지연 생성기로서,

- 신호 입력 및 신호 출력을 갖는 조정 가능 지연 체인,

- 샘플링 주기를 제공하기 위한 기준 클럭,

- 조정 가능 지연 체인의 신호 입력에 그리고 기준 클럭의 출력에 접속되는 제1의 1비트 샘플러,

- 조정 가능 지연 체인의 신호 출력에 그리고 기준 클럭의 출력에 접속되는 제2의 1비트 샘플러,

- 조정 가능 지연 체인의 신호 입력에 또는 조정 가능 지연 체인의 신호 출력에 접속되는 천이 검출 유닛,

- 제1 입력, 제2 입력 및 출력을 갖는 신호 미스매치 검출 유닛 - 신호 미스매치 검출 유닛의 제1 입력은 제1의 1비트 샘플러의 출력에 접속되고, 신호 미스매치 검출 유닛의 제2 입력은 제2의 1비트 샘플러의 출력에 접속됨 -,

- 신호 미스매치 검출 유닛의 출력에 접속되는 신호 미스매치 카운팅 유닛,

- 천이 검출 유닛의 출력에 접속되는 천이 카운팅 유닛,

- 지연 제어기 - 지연 제어기는 조정 가능 지연 체인의 제어 입력에 동작적으로 접속되고, 지연 제어기는 조정 가능 지연 체인의 지연을 제어하도록 동작하며, 지연 제어기는 미스매치 카운팅 유닛의 출력에 그리고 천이 카운팅 유닛의 출력에 접속됨 -

를 포함하는 지연 생성기.

위의 설명은 많은 상세를 포함하지만, 이들은 실시예들의 범위를 한정하는 것으로 해석되지 않아야 하며, 예측 가능한 실시예들의 예시를 제공할 뿐이다. 본 명세서의 범위 내에서 다양한 변경들이 가능하다. 예를 들어, 기준 클럭은 지연 측정 장치의 일부이거나 그의 외부에 존재할 수 있거나, 비교기들은 지연 측정 장치의 일부일 수 있거나, 그들은 제어기의 일부일 수 있거나, 그들은 양 컴포넌트들의 외부에 존재할 수 있다. 도 2 및 도 4에 도시된 컴포넌트들은 하나의 집적 회로 상에 또는 여러 개의 집적 회로 상에 배치될 수 있거나, 그들은 특히 인쇄 회로 보드 상의 컴포넌트들을 포함할 수 있다.

더구나, 지연은 중첩되지 않는 적분 간격들을 이용하여 추정될 수 있거나, 지연은 슬라이딩 시간 윈도를 이용하여 추정될 수도 있다. 예를 들어, 지연의 갱신된 추정을 위해, 슬라이딩 시간 윈도의 현재 위치 전의 천이들 후의 미스매치들이 무시되며, 슬라이딩 시간 윈도의 새로운 위치 내에 있는 천이들 후의 미스매치들이 카운트된다.

특히, 실시예들의 전술한 장점들은 실시예들의 범위를 한정하는 것으로 해석되지 않아야 하며, 설명되는 실시예들이 실시되는 경우에 가능한 성취들을 설명할 뿐이다. 따라서, 실시예들의 범위는 주어진 예들에 의해서가 아니라 청구항들 및 그들의 균등물들에 의해 결정되어야 한다.

10: 지연 장치
11: 지연 체인
12: 신호 입력
13: 신호 출력
14: 제어기
15: 기준 지연 체인
16: 비교기
20: 지연 장치
21: 지연 체인
22: 신호 입력
23: 신호 출력
24: 미스매치 검출기
25: 천이/에지 검출기
26: 미스매치 카운터
27: 천이/에지 카운터
31, 31': 지연 측정 장치/유닛
32: 1비트 샘플러
33: 1비트 샘플러
38: 비교기
39: 비교기
40, 40': 제어기
41: 조정 모듈
42: 기준 클럭

Claims

통신 전자 유닛의 지연 값을 제공하기 위한 방법으로서,
상기 통신 전자 유닛의 디지털 입력 신호 및 그에 대응하는 지연된 출력 신호를 사전 결정된 길이의 샘플링 간격으로 샘플링하는 단계와,
샘플링된 상기 입력 신호의 진폭을 샘플링된 상기 출력 신호의 진폭과 비교하는 단계와,
상기 샘플링된 입력 신호의 진폭이 상기 샘플링된 출력 신호의 진폭과 동일하지 않을 때마다 미스매치 카운팅 값(M)을 증가시키는 단계와,
상기 입력 신호가 천이할 때마다 신호 천이 카운팅 값(N)을 증가시키는 단계와,
상기 입력 신호와 상기 출력 신호 사이의 신호 지연 값을, 상기 미스매치 카운팅 값(M)에 정비례하고 상기 샘플링 간격의 상기 길이에 정비례하고 상기 신호 천이 카운팅 값(N)에 반비례하는 확률 값으로서 생성하는 단계를 포함하는
지연 값 제공 방법.
제 1 항에 있어서,
상기 샘플링하는 단계는 지연 체인의 입력 및 출력의 샘플링으로서 동시에 수행되는
지연 값 제공 방법.
제 1 항에 있어서,
상기 샘플링하는 단계는 하나 이상의 1-비트 샘플러에 의해 수행되는
지연 값 제공 방법.
제 1 항에 있어서,
상기 샘플링하는 단계는 기준 클럭을 이용하여 규칙적으로 트리거되고, 상기 기준 클럭의 샘플링 주기는 상기 디지털 입력 신호의 클럭 주기와 다른
지연 값 제공 방법.
제 4 항에 있어서,
상기 입력 신호의 하나의 클럭 주기에 가장 가까운 상기 기준 클럭의 샘플링 주기의 배수가 상기 입력 신호의 클럭 주기에 대해 상기 입력 신호의 상기 클럭 주기의 10% 이하만큼 오프셋되는
지연 값 제공 방법.
제 1 항에 있어서,
상기 입력 신호의 천이가 상기 입력 신호로부터 도출되는
지연 값 제공 방법.
제 1 항에 있어서,
상기 입력 신호의 천이가 상기 출력 신호로부터 도출되는
지연 값 제공 방법.
제 1 항에 있어서,
상기 확률 지연 값은 상기 천이와 입력 및 출력 값의 반전 사이의 시간과 동일한 기간으로부터 결정되는
지연 값 제공 방법.
제 1 항에 있어서,
상기 확률 지연 값(D)은 수학식 D = T_ref * M/N을 이용하여 계산되며, 여기서 T_ref는 두 개의 연속하는 샘플링 시간 사이의 샘플링 주기이고, M은 상기 미스매치 카운팅 값이고, N은 상기 천이 카운팅 값인
지연 값 제공 방법.
제 1 항에 있어서,
상기 확률 지연 값이 계산된 후의 적분 간격이 입력 신호 천이의 사전 결정된 수에 따라 결정되는
지연 값 제공 방법.
제 1 항에 있어서,
상기 확률 지연 값이 계산된 후의 적분 간격이 미스매치의 사전 결정된 수에 따라 결정되는
지연 값 제공 방법.
제 1 항에 있어서,
적분 간격이 사전 결정된 적분 시간을 초과하지 않는
지연 값 제공 방법.
제 1 항에 있어서,
상기 확률 지연 값은 슬라이딩 시간 윈도 내에 발생하는 신호 미스매치 및 천이에 기초하여 계산되는
지연 값 제공 방법.
제 1 항에 있어서,
상기 확률 지연 값에 따라 지연을 조정하는 단계를 포함하고, 상기 조정은 지연 체인의 컴포넌트를 비활성화 또는 활성화하는 단계를 포함하고, 컴포넌트의 수는 상기 지연에 따라 결정되는
지연 값 제공 방법.
디지털 신호 입력 신호의 사전 결정된 지연을 제공하기 위한 지연 생성기로서,
상기 지연 생성기는,
입력 신호를 수신하기 위한 신호 입력부 및 지연된 출력 신호를 출력하기 위한 신호 출력부를 갖는 조정 가능 지연 요소와,
기준 클럭과,
사전 결정된 샘플링 시간에 상기 입력 신호와 상기 출력 신호를 비교하고, 상기 입력 신호와 상기 출력 신호 사이의 미스매치의 수를 카운트하기 위한 신호 비교 유닛 - 상기 신호 비교 유닛의 상기 사전 결정된 샘플링 시간은 상기 기준 클럭에 의해 제공됨 - 과,
상기 입력 신호의 신호 경로 내에 제공되는 천이 검출 유닛 - 상기 천이 검출 유닛은 신호 천이를 검출하고, 상기 신호 천이의 수를 카운트하도록 동작함 - 과,
상기 신호 비교 유닛으로부터 상기 미스매치의 수를 수신하고, 상기 천이 검출 유닛으로부터 상기 신호 천이의 수를 수신하고, 상기 미스매치의 수에 비례하고 상기 신호 천이의 수에 반비례하는 추정 지연을 계산하기 위한 지연 추정 유닛과,
상기 지연 추정 유닛과 상기 조정 가능 지연 요소에 접속되어, 상기 조정 가능 지연 요소에 제어 신호를 제공하기 위한 제어기 - 상기 제어 신호는 상기 추정 지연에 따라 결정됨 -를 포함하는
지연 생성기.
제 15 항에 있어서,
상기 조정 가능 지연 요소의 상기 제어기는 상기 조정 가능 지연 요소의 개별 전자 컴포넌트를 활성화 및 비활성화함으로써 상기 지연을 조정하도록 동작하는
지연 생성기.
제 15 항에 있어서,
상기 신호 비교 유닛은 제 1의 1-비트 샘플러 및 제 2의 1-비트 샘플러를 포함하는
지연 생성기.
제 15 항에 있어서,
상기 신호 비교 유닛은 XOR 게이트를 포함하는
지연 생성기.
지연 생성기를 갖는 집적 회로로서,
상기 지연 생성기는
입력 신호를 수신하기 위한 신호 입력부 및 지연된 출력 신호를 출력하기 위한 신호 출력부를 갖는 조정 가능 지연 요소와,
기준 클럭과,
사전 결정된 샘플링 시간에 상기 입력 신호와 상기 출력 신호를 비교하고, 상기 입력 신호와 상기 출력 신호 사이의 미스매치의 수를 카운트하기 위한 신호 비교 유닛 - 상기 신호 비교 유닛의 상기 사전 결정된 샘플링 시간은 상기 기준 클럭에 의해 제공됨 - 과,
상기 입력 신호의 신호 경로 내에 제공되는 천이 검출 유닛 - 상기 천이 검출 유닛은 신호 천이를 검출하고 상기 신호 천이의 수를 카운트하도록 동작함 - 과,
상기 신호 비교 유닛으로부터 상기 미스매치의 수를 수신하고, 상기 천이 검출 유닛으로부터 상기 신호 천이의 수를 수신하고, 상기 미스매치의 수에 비례하고 상기 신호 천이의 수에 반비례하는 추정 지연을 계산하기 위한 지연 추정 유닛과,
상기 지연 추정 유닛과 상기 조정 가능 지연 요소에 접속되어, 상기 조정 가능 지연 요소에 제어 신호를 제공하기 위한 제어기 - 상기 제어 신호는 상기 추정 지연에 의존함 - 를 포함하고,
상기 지연 생성기는 상기 집적 회로의 반도체 컴포넌트를 포함하는
집적 회로.
통신 전자 시스템으로서,
상기 통신 전자 시스템은 지연 생성기를 갖는 집적 회로를 포함하고,
상기 지연 생성기는
입력 신호를 수신하기 위한 신호 입력부 및 지연된 출력 신호를 출력하기 위한 신호 출력부를 갖는 조정 가능 지연 요소와,
기준 클럭과,
사전 결정된 샘플링 시간에 상기 입력 신호와 상기 출력 신호를 비교하고, 상기 입력 신호와 상기 출력 신호 사이의 미스매치의 수를 카운트하기 위한 신호 비교 유닛 - 상기 신호 비교 유닛의 상기 사전 결정된 샘플링 시간은 상기 기준 클럭에 의해 제공됨 - 과,
상기 입력 신호의 신호 경로 내에 제공되는 천이 검출 유닛 - 상기 천이 검출 유닛은 신호 천이를 검출하고 상기 신호 천이의 수를 카운트하도록 동작함 - 과,
상기 신호 비교 유닛으로부터 상기 미스매치의 수를 수신하고, 상기 천이 검출 유닛으로부터 상기 신호 천이의 수를 수신하고, 상기 미스매치의 수에 비례하고 상기 신호 천이의 수에 반비례하는 추정 지연을 계산하기 위한 지연 추정 유닛과,
상기 지연 추정 유닛과 상기 조정 가능 지연 요소에 접속되어, 상기 조정 가능 지연 요소에 제어 신호를 제공하기 위한 제어기 - 상기 제어 신호는 상기 추정 지연에 의존함 - 를 포함하고,
상기 지연 생성기는 상기 집적 회로의 반도체 컴포넌트를 포함하는
통신 전자 시스템.