CN107112999B - 包括环编码器的频率合成器输出周期计数器 - Google Patents

Abstract

在频率估计的方法的描述示例中，在环编码器(121)的输入处接收来自频率合成器(110)的时钟输出。环编码器(121)生成输出，该输出包括环编码器输出时钟以及表示时钟输出的时钟周期计数的LSB的编码输出。二进制计数器(122)使用环编码器输出时钟来运行，二进制计数器提供表示时钟周期计数的MSB的输出计数。使用被提供有参考时钟的频率估计器(123)，对编码输出进行采样以提供采样的编码输出，并且对输出计数进行采样以提供采样的输出计数。向采样的编码输出应用误差校正以提供校正的采样的编码输出，并且组合校正的采样的编码输出和采样的输出计数，这用于估计时钟输出的瞬时频率或平均频率。

Description

包括环编码器的频率合成器输出周期计数器

技术领域

本申请涉及动态地测量频率合成器的频率.

背景技术

频率合成器包括电子系统，所述电子系统在其输出处根据提供单个固定时基的较低频率信号或主振荡器生成(多个)较高频率信号。实现频率合成器的常用方法是使用锁相环(PLL)。

PLL是反馈控制系统，所述反馈控制系统包括误差检测器(包括耦合到电荷泵的相位频率检测器)，所述误差检测器比较两个输入信号(参考信号和分频的较高频率输出信号)的相位，以产生与它们的相位之间的差成比例的误差信号。然后，误差信号被低通滤波，并且用于驱动产生较高输出频率的压控振荡器(VCO)。输出频率通过分频器反馈到相位频率检测器的输入，从而产生负反馈回路。如果输出频率漂移，相位误差信号会增加，从而以相反方向驱动频率以减小频率误差。因此，输出被锁定到误差检测器的另一个(参考)输入处的频率。该参考输入通常源自晶体振荡器，其频率是非常稳定的。

用于频率合成器的一个应用是用于实现频率调制连续波(FMCW)雷达系统的灵活和成本有效的实施方式。汽车雷达系统通常使用此类合成器来生成恒定或时变频率的连续波(CW)。最常见的用法是频率(相对时间)的线性度斜坡，通常称为“啁啾(chirp)”。对于此类应用，时钟频率通常≥5GHz。

与所需频率斜坡的任何显著偏差导致性能下降，这可导致目标的位置和/或速度的不正确估计，不能够分离近距离目标或检测“幽灵(ghost)”目标。由于用户的安全性在汽车应用中是至关重要的，因此重要的是以连续波(CW)方式连续地监测频率合成器的输出的频率误差。

由于由频率合成器生成的高时钟输出频率，通常需要将时钟信号下采样到较低频率以监测时钟输出的频率误差。在下采样之后，用于监测时钟输出的频率误差的已知解决方案将对下采样信号数字化、提取相位，并且然后对相位微分以生成时钟输出的瞬时频率或平均频率(估计的时钟频率)的估计。此外，在频率斜升时，通常使用外部设备离线地执行合成器的输出CW与估计的时钟频率的线性度的测量。

发明内容

在频率估计方法的所述示例中，在环编码器的输入处接收来自频率合成器的时钟输出。环编码器生成输出，该输出包括环编码器输出时钟以及表示时钟输出的时钟周期计数的LSB的编码输出。使用环编码器输出时钟运行二进制计数器，所述二进制计数器提供表示时钟周期计数的MSB的输出计数。使用提供有参考时钟的频率估计器，对编码输出进行采样以提供采样的编码输出，并且对输出计数进行采样以提供采样的输出计数。误差校正被应用于采样的编码输出以提供校正的采样的编码输出，并且校正的采样的编码输出和采样的输出计数被组合用于估计的时钟输出的瞬时频率或平均频率。

附图说明

图1A是根据示例实施例全部在共同半导体衬底上的示例电路组合的顶层框图，所述示例电路组合包括所公开的示例OCEC模块，所述OCEC模块被耦合用于接收来自频率合成器的时钟输出以用于生成估计的时钟输出频率。

图1B是电路组合的顶层框图，所述电路组合包括与估计的时钟输出频率信号处理电路系统耦合在一起的示例OCEC模块，所述估计的时钟输出频率信号处理电路系统接收并处理频率估计器提供的估计的时钟频率。

图2示出包括用于最低有效位(LSB)环编码器、最高有效位(MSB)计数器和频率估计器的实现的示例OCEC模块。

图3示出示例频率估计器波形。

图4示出示例较低功率模式框图。

图5A示出示例频率监测器的框图。

图5B示出实时/离线线性度测量块的示例。

具体实施方式

示出的动作或事件的顺序可以以不同的顺序发生以及/或者与其他动作或事件同时发生。此外，根据本公开，一些示出的动作或事件可不被要求用于实现方法。

术语“耦合到”或“与……耦合”(如本文所使用而没有进一步限制)意在描述间接电连接或直接电连接。因此，如果第一设备“耦合”到第二设备，则该连接可以是通过直接电连接(具有仅路径中的寄生现象)，或者是经由包括其他设备和连接的介入项通过间接电连接。对于间接耦合，介入项通常不修改信号的信息，但可以调整信号的电流水平、电压水平和/或功率水平。

公开的实施例估计频率合成器的时钟频率，从而允许确定合成器的频率误差和线性度。此类实施例认识到，当频率合成器的时钟输出为≥5GHz的频率下时，常规二进制计数器对于测量时钟输出的频率CW以便能够估计的时钟输出的频率误差CW而言太慢。因此，在所描述的示例中，方法和电路允许在半导体衬底(例如，硅)芯片面积和分辨率方面来估计频率合成器的输出频率，并且可选地测量芯片上频率斜坡线性度，而不需要外部设备。

例如，雷达合成器生成包括恒定频率或时变频率的CW的时钟输出。需要准确地确定瞬时时钟频率，以便知道雷达合成器是否正确地执行(即，输出正确的频率)。所公开的实施例包括频率合成器的输出周期编码器和计数器(OCEC)模块，这些输出周期编码器和计数器(OCEC)模块包括用于编码LSB的相对高速(HS)环编码器以及在低频环编码器的输出时钟上运行的用于对MSB计数的相对低速(LS)二进制计数器。

如本文所使用，“环编码器”或“LSB环”是指多个串联连接的触发器和以环格式循环连接的至少一个逆变器，使得在触发器的输出处反映的位模式每隔一定数量的时钟周期自身重复。环编码器接收频率合成器的时钟输出(例如，在一个实施例中，处于在19GHz和20.25GHz之间的频率)，并且环编码器在预定时间间隔(例如，10ns)内对在该时钟上观察到的数个周期(上升边沿)进行编码。提供了频率估计器模块，所述频率估计器模块具有被耦合用于接收来自环编码器和二进制计数器的输出的输入。

使用参考时钟，频率估计器执行环编码器状态和LS计数器状态的采样，校正可由于设置或保持环编码器采样中的违规而导致的任何误差，将误差校正的输出与LS计数器采样输出进行组合，并且对组合输出进行微分或滤波以估计雷达合成器的瞬时频率或平均时钟频率。所公开的OCEC模块提供对合成器的时钟输出频率和频率斜坡线性度的基本实时监测，这可以满足安全要求，诸如当在汽车雷达应用中使用时，并且满足对频率斜坡线性度的离线高分辨率测量，以实现实验室测量/质量保证(QA)，而无需使用外部设备。

频率估计器可以使用较低频率参考时钟，诸如在具有处理器(例如，中央处理单元CPU)的芯片上已经可用的序列器时钟(例如，在100MHz下)。当由序列器时钟使能时，如果估计的时钟输出频率和预期频率之间的差高于编程阈值，则可以向处理器(例如，CPU)自动生成中断。在离线模式实施例中，估计频率序列可以作为输出发送到缓冲器，其中可以在多个啁啾(chirp)上对所述估计频率序列进行存储并且求平均，以提供估计的高分辨率频率斜坡线性度测量。另选地，如上所述，还可以实时监测估计的高分辨率频率斜坡线性度测量。OCEC模块和频率合成器都可以被形成在相同的半导体芯片上。

所公开的实施例包括频率估计和监测由频率合成器生成的时钟输出的方法。在环编码器的输入处接收来自频率合成器的时钟输出。环编码器生成包括环编码器输出时钟和编码输出的输出，所述编码输出表示时钟输出的时钟周期计数的LSB。二进制计数器使用环编码器输出时钟运行，二进制计数器提供表示时钟周期计数的MSB的输出计数。使用参考时钟，进行采样以获得环编码器的状态，以提供采样编码输出，并且对二进制计数器的状态进行采样以提供采样输出计数。由于时钟输出的高频(例如，20GHz)，通常会发生偶然的定时违规，这将导致不正确的采样位。所公开的误差校正将校正那些不正确的位，其中对采样编码输出应用误差校正以提供校正的采样编码输出。校正的采样编码输出和采样输出计数被组合用于提供组合输出，所述组合输出用于估计的时钟输出的瞬时频率或平均频率。

图1A是根据示例实施例的全部在共同半导体衬底(或芯片)105(例如，硅衬底)上的示例电路组合100的顶层框图，所述示例电路组合100包括被耦合用于接收频率合成器100生成的时钟输出的所公开的OCEC模块120，所述频率合成器100被配置用于生成估计的时钟频率。频率合成器110被示出为基于PLL的频率合成器。然而，也可以使用其他频率合成器类型。

如图所示，由OCEC模块120使用四个时钟域，该四个时钟域包括合成器输出时钟(SynClk)、MSB时钟(在图1A中由被示出为“LSB环”121的LSB环编码器在内部生成)、低功率模式时钟(LpClk)以及由与半导体衬底105上的处理器130关联的系统时钟131提供的序列器时钟(SeqClk)。例如，系统时钟131可以是系统芯片上的主数字时钟，其为(多个)处理器(例如，CPU)以及芯片上的其他电路提供时钟。使用与MSB时钟(在1.25GHz下示出)相同的频率示出被提供给低功率MSB计数器128的低功率模式时钟(LpClk)，其被示出为通过使用时钟分频器129将来自频率合成器100的在20GHz下的SynClk除以16(其为LSB环的121模式周期的长度)实现，所述时钟分频器129被示为除以16的分频器。低功率MSB计数器128的输出被示为提供给频率估计器123、MSB计数器122和LSB环121。

低功率MSB计数器128实现低功率模式，当可通过关闭相对大功耗的LSB环121而使用较低分辨率频率监测时，这可降低功耗。例如，在低功率模式操作期间，LSB环121、MSB计数器122和大部分频率估计器123可以被关闭。

LSB环121被示为耦合用于接收来自频率合成器110的SynClk输出，SynClk输出被示出处于20GHz下以作为示例频率。LSB环121被示为通过因子(factor)16生成SynClk输出的下分频版本，以生成被示为在1.25GHz下的MSB时钟，LSB环121被耦合用于向具有耦合到频率估计器123的输出的MSB计数器122的输入提供MSB时钟。与LSB环121相比，由于运行在较低频率，MSB计数器122为所处理的每位提供显著较低的功率操作。频率估计器123被示为接收SeqClk时钟，其中SeqClk时钟作为示例被示出处于100MHz下。

图1B是电路组合150的顶层框图，所述电路组合150包括与估计的时钟频率处理电路系统140耦合在一起的示例OCEC模块120，所述估计的时钟频率处理电路系统140接收并处理由频率估计器123提供的估计的时钟频率。电路组合150被形成在共同半导体衬底105上。

频率估计器123被示为向频率信号处理电路系统140输出表示估计的时钟频率除以100MHz的数字，所述频率信号处理电路系统140包括频率监测器124和线性度测量块125，所述频率监测器124和线性度测量块125两者被耦合用于接收由频率估计器123提供的估计的时钟频率数。虽然线性度测量块125被示为在芯片上，但是线性度测量块125也可以在芯片外。频率监测器124的输出提供对时钟输出的不正确频率的实时指示，这可用于安全应用。例如，频率监测器124的输出可以耦合到CPU或其它处理器的输入，CPU或其他处理器也可以在半导体衬底105(诸如图1A所示的处理器130)上。响应于由频率监测器124检测到的误差，处理器130可以向中央安全单元指示频率合成器正在发生故障。

图2示出示例OCEC模块120’，示例OCEC模块120’包括用于被示为121’的LSB环编码器、被示为122’的MSB计数器和被示为123’的频率估计器的示例实现。LSB环121’、MSB计数器122’和频率估计器123’通过对在合成器输出时钟SynClk上运行的相对高速LSB环121’以及在MSB时钟上运行的MSB计数器122’进行采样来一起提供输出时钟的仅数字频率估计。使用被示为SeqClk的参考时钟，频率估计器123’对环编码器状态(LSB的编码输出)进行采样并且对MSB计数器状态进行采样以提供采样输出计数，校正可能由于设置或保持环编码器采样中的违规而导致的采样编码输出的任何误差，将校正的采样编码输出与采样输出计数进行组合以提供组合输出，并且对组合输出进行微分或滤波以输出输出时钟的估计瞬时频率或平均频率。

LSB环121’被示为包括八(8)个触发器以作为示例数量的触发器，每个触发器接收20GHz SynClk，LSB环121’包括串联连接的提供输出位F1的触发器121a、提供输出位F2的触发器121b、提供输出位F3的触发器121c、提供输出位F4的触发器121d、提供输出位F5的触发器121e、提供输出位F6的触发器121f、提供输出位F7的触发器121g、以及提供输出位F8的触发器121h。逆变器121i连接在触发器12lh的输出和触发器121a的输入之间，以提供环。来自LSB环121’的八个输出位(F1至F8)被提供给具有其8位输出的交叉时钟域重采样器块123a，该交叉时钟域重采样器块123a提供被耦合到在图2中示为256×6位RAM的误差校正RAM123f的输入的采样编码输出。由触发器121a提供的F1输出也用作耦合到MSB计数器122’的MSB时钟。

MSB计数器122’被示为包括4位二进制计数器122a、逆变器122b和4个触发器122c。该4位计数器122a对MSB时钟的正边沿数进行计数。该4位计数器122a的输出(在图2中称为Count_PosEdge)也在MSB时钟的负边沿上进行采样，以提供它的半时钟延迟版本(在图2中称为Count_NegEdge)。

频率估计器123’包括采样器，所述采样器包括交叉时钟域重采样器电路123b，其接收4位计数器122a的输出(Count_PosEdge)并且提供第一采样输出计数(Count_Pos_Sampled)、并且接收来自四个触发器122c的半时钟延迟版本(Count_NegEdge)，并且提供第二采样输出计数(Count_Neg_Sampled)。加法器123c在图2中被示为+1模16加法器(+1modulo 16adder)，其更普遍地是模2ⁿ加法器(modulo 2ⁿ adder)，其中n是采样输出计数中的位数，加法器123c被耦合用于接收Count_Neg_Sampled信号，并且在1模16加法器的情况下被示为添加1以16为模(1modulo 16)的功能。

频率估计器123’还被示为包括多路复用器123d、123e和123g以及“虚拟”左移4位块123i，所述多路复用器123d、123e和123g用于将从误差校正RAM 123f接收的误差校正的采样编码输出的误差校正输出与从MSB计数器122’接收的采样输出计数组合。左移4位块123i是“虚拟”块，这是由于4位仅变成具有零作为LSB的MSB，因此没有包含真正的硬件块。频率估计器123’还包括被示为“Diff MOD 256”123h的频率估计器，其充当作为接收被示为Counter_Final的组合输出并且输出当前输入减去先前输入(Y_t＝X_t-X_t-1)以256为模以提供所示的估计的时钟频率输出的微分器，所述组合输出包括来自多路复用器123e的MSB和来自误差校正RAM 123f的LSB。

如果用户需要，可启用低功率模式。当LOW_POWER_MODE＝1(启用)时，OCEC模块120’的块中的大部分被关断，诸如除了低功率MSB计数器128、多路复用器(mux)123g和频率估计器123’的“Diff MOD 256”块123h之外的所有电路系统被示为关闭。从图1A所示的时钟分频器129接收低功率MSB计数器128的时钟，并且低功率模式不需要对LSB环121’、MSB计数器122’或大部分频率估计器123’进行通电。

关于如何选择正确的MSB值，下面相对图3描述的频率估计器波形示出了可如何从在图2中提供的所示出的3个可能的选项(Count_Pos_Sampled、Count_Neg_Sampled和Count_Neg_Sampled+1模16)正确地选择MSB值。仅用于方便说明，所示出的波形假设从SynClk时钟域进入SeqClk时钟域的所有信号仅被采样一次而不是两次。在实际实现中，对于每个标准超大规模集成(VLSI)设计实践，将通常对信号采样两次，如以上相对图2描述。示出了三个示例，每个具有被示出用于位F1(MSB时钟)到F8的示例波形，以及用于count_posEdge、count_NegEdge、Seqclk、采样的F1…F8(F1…F8sampled)(其是到误差校正RAM123f的输入)、Select_posNeg、Select_plus1、Count_Pos_sampled、Count_Neg_sampled、LSB和Counter_Final的波形。

方法可以基于LSB中的一个的值(在图3的该特定示例中具体为位F7)选择使用哪个MSB值(Count_Pos_sampled或Count_Neg_sampled)。这确保了所选择的MSB值在其位处于变化时没有被采样，这可能导致获得不正确的MSB值。

关于LSB误差校正，由于环计数器的121触发器(在图2中示为121a-121h)处或频率估计器123的第一SeqClk采样阶段处的设置时间或保持时间的违规，采样LSB可生成未预期的值。为此，图2示出256条目的RAM123f，其允许从任何采样编码值到RAM 123f中存储的对应的编程二进制值的一对一映射。

关于低功率MSB计数器128的操作，该块实现低功率模式，当LSB环121正在操作时，这提供以其他方式相对高功耗的低功率替代方案。图4示出示例低功率MSB计数器128’。低功率MSB计数器128’被示为包括接收低功率模式时钟的4位格雷码计数器128a，4位格雷码计数器生成4个MSB，其中4个LSB被假设为零，使得测量分辨率减少到1/16。4位格雷码计数器128a的输出被触发器128b和128c重采样两次，并且耦合到格雷到二进制计数器128d，该格雷到二进制计数器128d提供4位低功率MSB输出。触发器128b和128c每个均接收SeqClk。

4位格雷码计数器128a在LpClk上操作，所述LpClk是除以16的合成器输出时钟频率(20GHz的SynClk)。使用格雷编码确保了格雷到二进制计数器128d的输出处的最大误差在任何时候仅为1，从而限制了测量误差。当多路复用器123g处的LOWPOWERMODE＝1时，LSB环121和大部分的OCEC模块120被关断，从而节省了大量功率。

图5A示出被示为124’的示例频率监测器的框图。在啁啾时间期间，频率监测器124’通过来自处理器130的信号而被使能。频率监测器124’使用适当电路系统(未示出)基于从充当作为序列器的处理器130发送的啁啾参数在内部生成所示的预期频率，并且使用减法块124a从由频率估计器123生成的估计的时钟频率中减去所述预期频率。减法块124a的输出耦合到第一滑动窗口(移动平均)块124b1和第二滑动窗口(移动平均)块124b2的系列组合。第二滑动窗口(移动平均)块124b2的输出耦合到比较块124c。如果预期的时钟频率和估计的时钟频率之间的差异大于被示为“Th”的配置阈值(其也可以来自充当作为序列器的处理器130)，则可以生成由比较块124c输出示出的误差指示信号，所述误差指示信号如上所述对于到处理器130或其它处理器或硬件组件的中断有用。

为了实现自测斜坡频率线性度测量，可以使用平均RAM子系统(SS)。图5B示出示例实时/离线线性度测量模块125’。线性度测量模块125’可以在芯片上或在芯片外。线性度测量模块125’被示为包括求和块125a，该求和块125a接收由频率估计器123生成的估计的时钟频率并且具有耦合到诸如32位加法器的加法器126的输入的输出。加法器的输出耦合到RAM 127的输入，所述RAM 127将其输出反馈给加法器126的另一输入。该反馈路径对于对多个相似啁啾求平均以提高测量精度是有用的。在求平均后，RAM条目可由软件读取并且被进一步处理以评估频率斜坡的线性度的质量。

因此，所公开的实施例提供了芯片上的方法，其有益于实时地连续估计并监测频率合成器的输出频率，以基本上即时地检测性能问题，并且在频率斜升时以离线或实时模式测量频率合成器的线性度，而无需任何外部设备。如上所述，所公开的实施例通常可适用于所有频率合成器和PLL，不限于雷达应用。

在所描述的实施例中修改是可能的，并且在权利要求声明的范围内其他实施例是可能的。

Claims (18)

1.一种频率估计的方法，其包括：

在环编码器的输入处接收来自频率合成器的时钟输出，所述环编码器包括多个串联连接的触发器和以环格式循环连接的至少一个逆变器；

所述环编码器生成所述时钟输出的下分频版本即环编码器输出时钟以及表示所述时钟输出的时钟周期计数的最低有效位即LSB的编码输出；

使用所述环编码器输出时钟运行二进制计数器，其中所述二进制计数器提供表示所述时钟周期计数的最高有效位即MSB的输出计数；

使用参考时钟，对所述编码输出进行采样以提供采样编码输出，并且对所述输出计数进行采样以提供采样输出计数；

对所述采样编码输出进行误差校正以提供校正的采样编码输出；

将所述校正的采样编码输出和所述采样输出计数组合以提供组合输出；以及

使用所述组合输出，估计所述时钟输出的瞬时频率或平均频率以提供估计的时钟频率。

2.根据权利要求1所述的方法，其中所述误差校正包括使用随机存取存储器即RAM进行的一对一映射。

3.根据权利要求1所述的方法，其中所述估计包括对所述组合输出求微分。

4.根据权利要求1所述的方法，其进一步包括通过将所述估计的时钟频率与预期频率相比较来确定所述时钟输出提供的瞬时频率误差或平均频率误差即频率误差，并且其中每当所述频率误差大于预定阈值时，发送误差指示信号。

5.根据权利要求1所述的方法，其进一步包括提供关闭所述环编码器、所述二进制计数器和所述误差校正的低功率模式，其中在所述低功率模式的操作期间，向格雷码计数器提供另一个下分频时钟，并且仅从所述格雷码计数器确定所述估计的时钟频率。

6.根据权利要求1所述的方法，其中对所述输出计数进行采样以提供所述采样输出计数包括生成多个不同的采样输出计数选项并且选择所述多个不同的采样输出计数选项中的一个。

7.根据权利要求6所述的方法，其中对所述输出计数进行采样包括仅由所述参考时钟进行采样以提供第一采样输出计数选项，由所述环编码器输出时钟的负边沿然后由所述参考时钟进行采样以提供第二采样输出计数选项，并且由所述环编码器输出时钟的负边沿然后由所述参考时钟进行采样，并且然后由1模2ⁿ加法器递增，以提供第三采样输出计数选项，其中n是所述采样输出计数中的位数，并且其中基于所述校正的采样编码输出而选择所述多个不同的采样输出计数选项中一个。

8.根据权利要求1所述的方法，其中所述时钟输出处于至少≥5GHz的频率下。

9.根据权利要求1所述的方法，其进一步包括将估计的时钟频率发送到缓冲器以用于存储，以及对多个啁啾上的所述估计的时钟频率求平均，以提供估计的频率斜坡线性度测量值。

10.一种频率合成器输出周期编码器和计数器模块即OCEC模块，其包括：

包括多个触发器的环编码器，所述环编码器具有被耦合用于接收来自频率合成器的时钟输出的输入，所述环编码器包括多个串联连接的触发器和以环格式循环连接的至少一个逆变器，以用于生成所述时钟输出的下分频版本即环编码器输出时钟以及表示所述时钟输出的时钟周期计数的最低有效位即LSB的编码输出；

二进制计数器，其具有被耦合用于接收所述环编码器输出时钟的输入，其中所述二进制计数器提供表示所述时钟周期计数的最高有效位即MSB的输出计数；以及

频率估计器，其具有：采样器，所述采样器使用参考时钟以用于对所述编码输出进行采样以提供采样编码输出，并且对所述输出计数进行采样以提供采样输出计数；误差校正器，其用于接收并校正所述采样编码输出以提供校正的采样编码输出；以及估计器，所述估计器接收包括所述校正的采样编码输出和所述采样输出计数的组合输出，以用于估计所述时钟输出的瞬时频率或平均频率以产生估计的时钟频率。

11.根据权利要求10所述的OCEC模块，其进一步包括半导体衬底、频率监测器以及处理器，所述频率监测器被耦合用于接收所述估计的时钟频率并且将所述估计的时钟频率与预期时钟频率比较，以用于在所述估计的时钟频率和所述预期时钟频率之间的差异大于预定阈值时提供误差指示，所述处理器被耦合用于接收所述误差指示，其中所述OCEC模块、所述频率监测器和所述处理器全部在所述半导体衬底上形成。

12.根据权利要求10所述的OCEC模块，其中所述误差校正器包括随机存取存储器即RAM，所述随机存取存储器实现一对一映射，以用于对所述采样编码输出进行误差校正以提供所述校正的采样编码输出。

13.根据权利要求10所述的OCEC模块，其中所述估计器包括用于对所述组合输出进行微分的微分器。

14.根据权利要求10所述的OCEC模块，其中对所述输出计数进行采样以提供所述采样输出计数包括生成多个不同的采样输出计数选项，并且选择所述多个不同的采样输出计数选项中的一个。

15.根据权利要求14所述的OCEC模块，其中对所述输出计数进行采样包括仅通过所述参考时钟进行采样以提供第一采样输出计数选项、通过所述环编码器输出时钟的负边沿然后通过所述参考时钟进行采样以提供第二采样输出计数选项，并且然后通过所述环编码器输出时钟的负边沿然后通过所述参考时钟进行采样，并且然后由1模2ⁿ加法器递增，以提供第三采样输出计数选项，其中n是所述采样输出计数中的位数，并且其中基于所述校正的采样编码输出来选择所述多个不同的采样输出计数选项中的一个。

16.根据权利要求10所述的OCEC模块，其进一步包括格雷码计数器、所述二进制计数器和所述误差校正器，所述格雷码计数器作用为耦合到所述环编码器的用于实现低功率模式的低功率MSB计数器，以关闭所述环编码器，其中所述低功率模式的操作期间，向所述格雷码计数器提供另一个下分频时钟，并且仅根据所述格雷码计数器确定所述估计的时钟频率。

17.根据权利要求10所述的OCEC模块，其中所述时钟输出处于至少≥5GHz的频率下。

18.根据权利要求10所述的OCEC模块，其进一步包括被耦合用于接收所述估计的时钟频率的线性度测量模块，所述线性度测量模块包括接收所述估计的时钟频率的求和块，所述求和块的输出耦合到加法器的第一输入，其中所述加法器的输出耦合到随机存取存储器即RAM的输入，所述RAM的输出耦合到所述加法器的第二输入。

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