TW201526216A - 電子裝置 - Google Patents

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TW201526216A
TW201526216A TW103134298A TW103134298A TW201526216A TW 201526216 A TW201526216 A TW 201526216A TW 103134298 A TW103134298 A TW 103134298A TW 103134298 A TW103134298 A TW 103134298A TW 201526216 A TW201526216 A TW 201526216A
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Yoshikazu Kurose
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Abstract

本發明揭示一種電子裝置，其包括一積層結構，該積層結構包含一第一半導體晶片及一第二半導體晶片。在一實例中，該第一半導體晶片包含一感測器部分，在該感測器部分中配置若干感測器，且該第二半導體晶片包含一信號處理部分，在該信號處理部分中處理由該等感測器獲得之信號。該信號處理部分包含一高崩潰電壓電晶體電路及一低崩潰電壓電晶體電路。該低崩潰電壓電晶體電路包含一空乏型場效電晶體。

Description

電子裝置 相關申請案之交叉參考
本申請案主張2013年12月26日申請之日本優先權專利申請案JP 2013-268253之權利，該案之全部內容以引用的方式併入本文中。
本發明係關於一種電子裝置。
在一電子裝置(諸如具有其中諸如CMOS影像感測器之複數個感測器配置成一二維矩陣之一結構之一固態成像裝置)中，針對推進及小型化信號處理之一需求日漸增大。為實現需求，舉例而言，日本未審查專利申請公開案第2011-159958號已提出一種方法，其中藉由在一積層結構中提供複數個半導體晶片而將一大信號處理電路整合於具有等於相關技術中之大小之一大小之一半導體晶片內。特定言之，該方法具有一積層結構，其中配備有其中產生類比信號之多個感測器配置成一二維矩陣之一感測器部分(感測器陣列)之一半導體晶片(在下文中，亦可被稱為「第一半導體晶片」)積層於配備有用於信號處理之一邏輯電路之一晶片(在下文中，亦可被稱為「第二半導體晶片」)上。舉例而言，組態第一半導體晶片之各種電路及組態第二半導體晶片之各種電路藉由形成於第一半導體晶片中之一接點(矽)穿孔(TC(S)V)彼此連接。因此，藉由以此方式積層複數個半導體晶片實現電子裝置之小型化。
順便提及，在半導體晶片中，每單位面積之半導體裝置之數目變得巨大，從而導致半導體晶片中之半導體裝置整體之一洩漏電流增大之一主要缺點。存在由伴隨著一功率消耗增大之熱雜訊引起之一感測器之效能劣化之另一主要缺點。
因此，可期望提供一種電子裝置，其具有其中可在一半導體晶片中達成低功率消耗且可防止由熱雜訊引起之一感測器之效能劣化之一組態及一結構。
根據一實例，揭示一種包括包含一第一半導體晶片及一第二半導體晶片之一積層結構之電子裝置。該第一半導體晶片包含一感測器部分，在該感測器部分中配置若干感測器，該第二半導體晶片包含一信號處理部分，在該信號處理部分中處理藉由該感測器獲得之信號，其中該信號處理部分包含一空乏型場效電晶體。
根據另一實例，一種電子裝置包括包含一第一半導體晶片及一第二半導體晶片之一積層結構。該第一半導體晶片包含一感測器部分，在該感測器部分中配置若干感測器，且該第二半導體晶片包含一信號處理部分，在該信號處理部分中處理藉由該等感測器獲得之信號，其中該信號處理部分包含一高崩潰電壓電晶體電路及一低崩潰電壓電晶體電路，且其中該低崩潰電壓電晶體電路包含一空乏型場效電晶體。
根據又另一實例，提供一種電子裝置，其包含具有其中配置複數個感測器之一感測器部分之一第一半導體晶片及具有其中處理藉由該感測器獲得之一信號之一信號處理部分之一第二半導體晶片。該第一半導體及該第二半導體經積層。該信號處理部分具有一高崩潰電壓電晶體系統電路及一低崩潰電壓電晶體系統電路。該低崩潰電壓電晶體系統電路之至少一部分具有一空乏型場效電晶體。
在根據一些實例之一電子裝置中，一信號處理部分之至少一部分具有一空乏型場效電晶體或一低崩潰電壓電晶體系統電路之至少一部分具有該空乏型場效電晶體，使得可在該電子裝置整體中達成低功率消耗。因此，可防止由熱雜訊引起之一感測器之效能劣化。在本說明書中描述之效應僅為實例且不限於此，且可存在額外效應。
10A‧‧‧電子裝置(固態成像裝置)
10B‧‧‧電子裝置(固態成像裝置)
10C‧‧‧電子裝置(固態成像裝置)
20‧‧‧第一半導體晶片
21‧‧‧感測器部分
221‧‧‧襯墊部分
222‧‧‧襯墊部分
231‧‧‧通孔部分
232‧‧‧通孔部分
233‧‧‧通孔部分
234‧‧‧通孔部分
24‧‧‧連接部分
25‧‧‧列選擇部分
26‧‧‧信號線
27‧‧‧行選擇部分
30‧‧‧第二半導體晶片
31‧‧‧信號處理部分
31A‧‧‧單元電路部分
32‧‧‧記憶體部分
321‧‧‧記憶體部分
322‧‧‧記憶體部分
323‧‧‧記憶體部分
324‧‧‧記憶體部分
3213‧‧‧記憶體部分
3224‧‧‧記憶體部分
33‧‧‧資料處理部分
34‧‧‧控制部分
35‧‧‧電流源
36‧‧‧解碼器
37‧‧‧列解碼器
371‧‧‧列解碼器
372‧‧‧列解碼器
38‧‧‧介面(IF)部分
39‧‧‧行解碼器/感測放大器
40‧‧‧感測器
41‧‧‧光電二極體
42‧‧‧傳送電晶體(傳送閘)
43‧‧‧重設電晶體
44‧‧‧放大電晶體
45‧‧‧選擇電晶體
46‧‧‧節點/FD部分
47‧‧‧選擇電晶體
50‧‧‧類比數位轉換器/AD轉換器
501‧‧‧AD轉換器
502‧‧‧AD轉換器
503‧‧‧AD轉換器
504‧‧‧AD轉換器
51‧‧‧比較器(COMP)
51'‧‧‧比較器(COMP)
52‧‧‧計數器部分
52'‧‧‧計數器部分
53'‧‧‧鎖存部分
54‧‧‧斜坡電壓產生器(參考電壓產生器)
55‧‧‧資料鎖存部分
551‧‧‧資料鎖存部分
552‧‧‧資料鎖存部分
56‧‧‧並列/串列轉換部分
561‧‧‧並列/串列轉換部分
57‧‧‧多工器(MUX)
571‧‧‧多工器(MUX)
572‧‧‧多工器(MUX)
58‧‧‧資料壓縮部分
60‧‧‧第三半導體晶片
70‧‧‧矽半導體基板
71‧‧‧絕緣層
72‧‧‧矽層(絕緣體上矽(SOI)層)/半導體層
73‧‧‧閘極電極
74‧‧‧閘極絕緣層
75A‧‧‧汲極區域
75B‧‧‧源極區域
76‧‧‧通道形成區域
77‧‧‧通道
78‧‧‧空乏層
79‧‧‧未空乏之區域
80‧‧‧矽半導體基板
81‧‧‧絕緣層
82‧‧‧突出部分(SOI層)
83‧‧‧閘極電極
84‧‧‧閘極絕緣層
85A‧‧‧汲極區域
85B‧‧‧源極區域
86‧‧‧通道形成區域(本體部分)
90‧‧‧矽半導體基板
93‧‧‧閘極電極
94‧‧‧閘極絕緣層
94'‧‧‧側壁
95‧‧‧源極/汲極區域
96‧‧‧通道形成區域
97‧‧‧終端部分(電極層)
98‧‧‧p井
99‧‧‧高濃度雜質區域
110‧‧‧AD轉換器
111‧‧‧比較器
112‧‧‧斜坡電壓產生器(參考電壓產生器)
113‧‧‧PLL電路
120‧‧‧下階位元鎖存電路/下階位元鎖存部分
1200‧‧‧下階位元鎖存電路(LTC)
1201‧‧‧下階位元鎖存電路(LTC)
1202‧‧‧下階位元鎖存電路(LTC)
1203‧‧‧下階位元鎖存電路(LTC)
1204‧‧‧下階位元鎖存電路(LTC)
1210‧‧‧正反器
1211‧‧‧正反器
1212‧‧‧正反器
1220‧‧‧雙輸入反及(NAND)閘
1221‧‧‧雙輸入反及(NAND)閘
1222‧‧‧雙輸入反及(NAND)閘
1231‧‧‧互斥或(EXOR)閘
1232‧‧‧互斥或(EXOR)閘
130‧‧‧上階位元計數器部分
1300‧‧‧最低計數器
1301‧‧‧計數器
1309‧‧‧計數器
1310‧‧‧正反器
1319‧‧‧正反器
131A‧‧‧節點
131B‧‧‧輸出節點
132‧‧‧或反及(ORNAND)閘
133‧‧‧或(OR)閘
134‧‧‧反及(NAND)閘
140‧‧‧位元不一致性防止電路
141‧‧‧鎖存電路
142‧‧‧反相器
150‧‧‧格雷碼計數器
160‧‧‧信號處理電路(DPU)
161‧‧‧轉換電路
162‧‧‧加法部分
S162‧‧‧加法結果
163‧‧‧減法部分
164‧‧‧加法部分
170‧‧‧進位遮罩信號產生電路
171‧‧‧反或(NOR)閘
172‧‧‧緩衝器
180‧‧‧資料鎖存時序調整電路
181‧‧‧同步鎖存電路
182‧‧‧同步鎖存電路
183‧‧‧延遲部分
210‧‧‧類比數位轉換器(AD轉換器)
211‧‧‧比較器
212‧‧‧控制電路
213‧‧‧連續逼近暫存器
214‧‧‧數位類比轉換器(DA轉換器)
215‧‧‧輸出暫存器
310‧‧‧三角積分調變型(△Σ調變型)類比數位轉換器/第一△Σ AD轉換器
310A‧‧‧第二△Σ AD轉換器
311‧‧‧積分器
3111‧‧‧積分器
3112‧‧‧積分器
312‧‧‧量化器(比較器)
313‧‧‧延遲電路
3131‧‧‧延遲電路
3132‧‧‧延遲電路
314‧‧‧數位類比(DA)轉換器
3141‧‧‧數位類比(DA)轉換器
3142‧‧‧數位類比(DA)轉換器
315‧‧‧加法器
3151‧‧‧加法器
3152‧‧‧加法器
321‧‧‧抽取電路(抽取濾波器電路)
400‧‧‧成像裝置
401‧‧‧透鏡群組
402‧‧‧成像元件
403‧‧‧DSP電路
404‧‧‧圖框記憶體
405‧‧‧顯示裝置
406‧‧‧記錄裝置
407‧‧‧作業系統
408‧‧‧電力供應系統
409‧‧‧匯流排線
BC_D[4：0]‧‧‧二進位碼
BC_P[4：0]‧‧‧二進位碼
BD[0]‧‧‧二進位碼
BD[1]‧‧‧二進位碼
BD[2]‧‧‧二進位碼
BD[5]‧‧‧二進位碼
BD[6]‧‧‧二進位碼
BD[14]‧‧‧二進位碼
BIN[14：5]‧‧‧上階位元
CIn‧‧‧進位輸入
CK‧‧‧時脈
CMASK‧‧‧進位遮罩信號
COut‧‧‧進位輸出
CDS_DATA[14：0]‧‧‧資料
CNTPLS[0]‧‧‧脈衝信號
CNTPLS[1]‧‧‧脈衝信號
CNTPLS[2]‧‧‧脈衝信號
D‧‧‧資料輸入終端
DLY‧‧‧延遲元件
FV‧‧‧初始值
FD‧‧‧浮動傳播部分
GD‧‧‧格雷碼資料
GC[0]‧‧‧格雷碼
GC[1]‧‧‧格雷碼
GC[2]‧‧‧格雷碼
GC[3]‧‧‧格雷碼
GC[4]‧‧‧格雷碼
GD[4]‧‧‧格雷碼資料
GC_D[4：0]‧‧‧相位D格雷碼
GC_P[4：0]‧‧‧相位P格雷碼
HLDCK‧‧‧第一外部控制信號
HSEL‧‧‧行選擇信號
INV‧‧‧反相器
MCK‧‧‧主時脈
PLLCK‧‧‧參考時脈
Q‧‧‧輸入側
RCK‧‧‧終端
RSEL‧‧‧選擇信號
RST‧‧‧重設信號
SEL‧‧‧選擇信號
Tr1‧‧‧電晶體
Tr2‧‧‧電晶體
TRG‧‧‧傳送信號
VSEL‧‧‧列選擇信號
VDD‧‧‧感測器電源供應器
Vref‧‧‧參考信號/參考電壓
VCO‧‧‧輸出信號
VCOIN‧‧‧輸入部分
VCO_delay‧‧‧同步延遲鎖存信號
xRVDCK‧‧‧第二外部控制信號
xCK‧‧‧反相信號
XHS‧‧‧水平同步信號
XQ‧‧‧反相輸出終端
XVS‧‧‧垂直同步信號
圖1係實例1中之一電子裝置之一概念圖；圖2係圖解說明在實例1之電子裝置中之一第一半導體晶片側上之一電路及一第二半導體晶片側上之一電路之一特定組態之一電路圖；圖3係圖解說明在實例1中之電子裝置中之一單一斜率型類比數位轉換器之一操作之一時序圖；圖4係圖解說明在實例1之電子裝置中之一信號處理部分之一組態之一特定實例之一方塊圖；圖5係圖解說明在實例1之電子裝置中之一電路操作之一時序圖；圖6係圖解說明用於在停止實例1之電子裝置中之一電流源之一操作時切斷一信號線與該電流源之間的一電流通道之一電路組態之一實例之一電路圖；圖7係圖解說明其中將影像資料從一資料鎖存部分儲存至一記憶體部分且從實例1之電子裝置中之記憶體部分輸出影像資料之一操作之一方塊圖；圖8係圖解說明在實例1之電子裝置中之信號處理部分之一組態之另一特定實例之一方塊圖；圖9係圖解說明當提供類比數位轉換器之兩個系統及其等之隨附電路部分時具有一積層結構之佈局實例1A之一佈局圖； 圖10係圖解說明當提供類比數位轉換器之四個系統及其等之隨附電路部分時具有積層結構之佈局實例1B之一佈局圖；圖11係圖解說明當提供類比數位轉換器之四個系統及其等之隨附電路部分時具有積層結構之佈局實例1C之一佈局圖；圖12係圖解說明在實例2之一電子裝置中之第一半導體晶片側上之一電路之一特定組態之一電路圖；圖13係圖解說明在實例2之電子裝置中之第二半導體晶片側上之一電路之一特定組態之一電路圖；圖14係圖解說明在實例2之電子裝置中之電路操作之一時序圖；圖15係圖解說明具有實例2之電子裝置中之積層結構之佈局實例2之一佈局圖；圖16係圖解說明在實例3之一電子裝置中之第一半導體晶片側上之一電路之一特定組態之一電路圖；圖17係圖解說明在實例3之電子裝置中之第二半導體晶片側上之一電路之一特定組態之一電路圖；圖18係圖解說明具有實例3之電子裝置中之積層結構之佈局實例3A之一佈局圖；圖19係圖解說明具有實例3之電子裝置中之積層結構之佈局實例3B之一佈局圖；圖20係圖解說明包含實例4之一電子裝置中之格雷碼計數器之類比數位轉換器之一基本組態實例之一視圖；圖21係圖解說明實例4之電子裝置中之格雷碼計數器之輸出及下階位元(lower bit)鎖存部分與上階位元(upper bit)計數器部分之間的一基本配置關係之一視圖；圖22係圖解說明實例4之電子裝置中之鎖存於下階位元鎖存部分中之格雷碼之實例及上階位元計數器部分之各計數器之一輸出之一視 圖；圖23係圖解說明組態實例4之電子裝置中之上階位元計數器部分之計數器之一組態實例之一視圖；圖24係圖解說明當切換在圖23中圖解說明之計數器中之一相位P及一相位D時一資料反相功能之一視圖；圖25係圖解說明當使四個計數器級聯連接時包含輸出資料之一狀態轉變之一時序圖之一實例之一視圖；圖26係圖解說明在實例4之電子裝置中之信號處理電路之相關雙重取樣之算術處理之一視圖；圖27係圖解說明在實例4之電子裝置中之二進位資料及格雷碼之相關雙重取樣之一特定例示性算術處理之一視圖；圖28係圖解說明藉由在一行內添加下階位元鎖存部分之鎖存資料執行相關雙重取樣之處理之一相關雙取樣處理部分之一組態實例之一電路圖；圖29A及圖29B係圖解說明當未配置一位元不一致性防止電路時之一組態及一時序圖之視圖；圖30A及圖30B係圖解說明當配置位元不一致性防止電路時之一組態及一時序圖之視圖；圖31係圖解說明在實例4之電子裝置中之一進位遮罩信號之一波形圖；圖32係圖解說明包含一進位遮罩信號產生電路及位元不一致性防止電路之一處理部分之一組態實例之一視圖；圖33係圖解說明一資料鎖存時序調整電路之一組態實例之一視圖；圖34係圖解說明在圖33中圖解說明之資料鎖存時序調整電路之一時序圖之一視圖； 圖35係圖解說明在實例5之一電子裝置中之一連續逼近型類比數位轉換器之一組態之一電路圖；圖36A及圖36B係圖解說明在實例6之一電子裝置中之一三角積分調變型(△Σ調變型)類比數位轉換器之組態之電路圖；圖37係圖解說明是根據本發明之一實施例之電子裝置之一實例之一成像設備之一組態實例之一方塊圖；圖38A及圖38B分別圖解說明具有一完全空乏型SOI結構之一空乏型場效電晶體及具有一部分空乏型SOI結構之空乏型場效電晶體之示意性部分橫截面視圖；及圖39A及圖39B分別圖解說明具有一鰭片結構之一空乏型場效電晶體之一示意性部分透視圖及具有一深度空乏之通道結構之一半導體裝置之一示意性部分橫截面視圖。
在下文中，將參考圖式基於實例描述本發明。然而，本發明不限於實例，且實例中之各種數值及材料係例示。將按以下順序給出描述。
1.貫穿根據本發明之一第一實施例及一第二實施例之一電子裝置之描述
2.實例1(根據本發明之第一實施例及第二實施例之電子裝置：單一斜率型類比數位轉換器)
3.實例2(實例1之一修改)
4.實例3(實例1之另一修改)
5.實例4(實例1至實例3之修改：格雷碼計數器)
6.實例5(實例1至實例4之修改：連續逼近型類比數位轉換器)
7.實例6(實例1至實例4之修改：三角積分調變型類比數位轉換器)
8.實例7(組態根據本發明之實施例之電子裝置之一固態成像裝置 之一組態實例)
9.實例8(各種空乏型場效電晶體之描述)及其他
貫穿根據本發明之一第一實施例及一第二實施例之一電子裝置之描述
根據本發明之一第一實施例之一電子裝置包含其中一信號處理部分之一部分亦存在於一第一半導體晶片中之一情況。
在根據本發明之一第二實施例之電子裝置中，一高崩潰電壓電晶體系統電路及一感測器部分可彼此平面地重疊，且在第二半導體晶片中，一屏蔽區域可形成於面向第一半導體晶片之感測器部分之高崩潰電壓電晶體系統電路上方。舉例而言，可藉由適當地配置形成於第二半導體晶片上之佈線獲得屏蔽區域。另外，高崩潰電壓電晶體系統電路及感測器部分可經形成彼此未平面地重疊，使得不必藉由採用此形式形成屏蔽區域。因此，可達成步驟、結構及組態之簡化、在設計方面之自由度之改良及在佈局設計方面之限制之減少。
在根據本發明之第一實施例或第二實施例之包含上述較佳形式之電子裝置中，一感測器可為一影像感測器，且電子裝置可為一固態成像裝置。在此情況中，影像感測器可為一CMOS影像感測器。然而，不限於此，影像感測器亦可為一CCD影像感測器。影像感測器可為一背側照明型或可為一前側照明型。固態成像裝置可用作一電子裝置(一電子裝備)中之其之一影像擷取部分(一影像提取部分)，該電子裝置諸如可攜式終端裝備，諸如包含一成像功能之一可攜式電話、一數位照相機、一單眼相機、一攝錄影機或一量測相機。另外，作為電子裝置，亦可例示除相機以外之一量測設備、一量測儀器及一監測設備。作為感測器，可例示一測距感測器(包含一相位差感測器)、一X射線感測器、一生物感測器(一指紋感測器、一靜脈感測器或類似物)、一溫度感測器(一遠紅外線感測器)、一壓力感測器、一毫米波感 測器、一照度感測器及一熱感測器。此外，可提供其中混合影像感測器及此等感測器之一感測器。
此外，在根據本發明之第一實施例或第二實施例之包含上述較佳形式之電子裝置中，一空乏型場效電晶體可經形成以具有一完全空乏型SOI結構、可經形成以具有一部分空乏型SOI結構、可經形成以具有一鰭片結構(亦可被稱為雙閘極結構或三閘極結構)或可經形成以具有一深度空乏之通道結構。
此外，在根據本發明之第一實施例或第二實施例之包含上述較佳形式之電子裝置中，信號處理部分或一低崩潰電壓電晶體系統電路可包含一類比數位轉換器，且類比數位轉換器之一部分可具有空乏型場效電晶體。
在上述較佳組態中，類比數位轉換器可包含一單一斜率型類比數位轉換器、一連續逼近型類比數位轉換器及一三角積分調變型(△Σ調變型)類比數位轉換器。在較佳組態及形式中，類比數位轉換器可經形成以包含一格雷碼計數器。然而，作為類比數位轉換器，不限於此，可例示快閃型、半快閃型、子區型、管線型、位元/級型、量級放大器型及類似物。
另外，在上述較佳組態中，可相對於複數個感測器提供一類比數位轉換器。類比數位轉換器(其係單一斜率型類比數位轉換器)可具有：一斜坡電壓產生器(參考電壓產生器)；一比較器，藉由感測器獲得之一類比信號及來自斜坡電壓產生器(參考電壓產生器)之一斜坡電壓輸入至該比較器；及一計數器部分，一時脈從一時脈供應部分供應至該計數器部分且該計數器部分基於比較器之一輸出信號而操作。計數器部分之至少一部分可具有空乏型場效電晶體。在此情況中，時脈供應部分可具有空乏型場效電晶體。
另外，在上述較佳組態中，信號處理部分或低崩潰電壓電晶體 系統電路可包含連接至類比數位轉換器之時脈供應部分。時脈供應部分可具有空乏型場效電晶體。在此情況中，時脈供應部分可具有一PLL電路。
此處，在單一斜率型類比數位轉換器中，舉例而言，除計數器部分或時脈供應部分外，組態包含於比較器或斜坡電壓產生器(參考電壓產生器)中之一數位類比轉換器(DA轉換器)之一半導體裝置(FET)亦可具有空乏型場效電晶體。舉例而言，在連續逼近型類比數位轉換器中，組態一連續逼近時脈產生器、一連續逼近暫存器或一輸出暫存器之半導體裝置(FET)可具有空乏型場效電晶體。舉例而言，在三角積分調變型(△Σ調變型)類比數位轉換器中，組態一延遲電路之一半導體裝置(FET)可具有空乏型場效電晶體。此外，組態包含於電子裝置中之一時序控制電路、一影像信號處理部分或類似物之一半導體裝置(FET)可具有空乏型場效電晶體。
此外，在根據本發明之第一實施例或第二實施例之包含上述較佳形式及組態之電子裝置中，第二半導體晶片可進一步具備一記憶體部分。另外，電子裝置可進一步包含具備記憶體部分之一第三半導體晶片。半導體晶片可按第一半導體晶片、第二半導體晶片及第三半導體晶片之順序積層。記憶體部分可具有一非揮發性記憶體或可具有一揮發性記憶體。
此外，在根據本發明之第一實施例或第二實施例之包含上述較佳形式及組態之電子裝置中，在第二半導體晶片中，類比數位轉換器可配置於其外周邊部分上。另外，在第二半導體晶片中，類比數位轉換器可配置於感測器部分下方。
在根據本發明之第一實施例或第二實施例之電子裝置中，多個感測器配置於感測器部分中。然而，取決於電子裝置之組態及結構，多個感測器可被排列成二維矩陣(呈列及行)或可被排列成一維形狀(呈 直線)。一矽半導體基板可被例示為組態一半導體晶片之一半導體基板。雖然其取決於待形成之空乏型場效電晶體之結構及組態，但可例示一所謂的絕緣體上矽(SOI)基板。可基於一現有方法執行第一半導體晶片及第二半導體晶片之積層(接合)。舉例而言，可基於TC(S)V執行或可基於一所謂的晶片堆疊方法透過一凸塊執行形成於第一半導體晶片中之感測器部分與形成於第二半導體晶片中之信號處理部分之間的電連接。另外，當積層(接合)第一半導體晶片及第二半導體晶片時，可藉由直接結合形成於第一半導體晶片中之一電極與形成於第二半導體晶片中之一電極而達成電連接(基於在使其表面塗佈有絕緣膜之電極及嵌入絕緣膜中之電極在適當位置中彼此對準之後結合該等電極之技術)。組態高崩潰電壓電晶體系統電路之一高崩潰電壓電晶體(高崩潰電壓MOS電晶體)指示一電晶體，其中高崩潰電壓電晶體之一閘極絕緣層之厚度經設定為厚於組態低崩潰電壓電晶體系統電路之一低崩潰電壓電晶體(低崩潰電壓MOS電晶體)之閘極絕緣層之厚度(約等於或小於一普通MOSFET之閘極絕緣層之厚度之一厚度)以便能夠在一高電壓下順利操作。在一些情況中，低崩潰電壓電晶體可包含於高崩潰電壓電晶體系統電路中。
實例1
實例1係關於根據本發明之第一實施例及第二實施例之電子裝置。在圖1中圖解說明實例1之電子裝置之一概念圖。
依照根據本發明之第一實施例之電子裝置描述，實例1之一電子裝置10A包含具有其中配置複數個感測器40之一感測器部分21之一第一半導體晶片20及具有其中處理藉由感測器40獲得之一信號之一信號處理部分31之一第二半導體晶片30。第一半導體晶片20及第二半導體晶片30經積層。信號處理部分31之至少一部分具有一空乏型場效電晶體。多個感測器40配置成二維矩陣(呈列及行)。將相同條件應用至以 下描述。在圖1中，為方便描述，將第一半導體晶片20及第二半導體晶片30圖解說明為呈彼此分離之一狀態。
依照根據本發明之第二實施例之電子裝置描述，實例1之一電子裝置10A包含具有其中配置複數個感測器40之一感測器部分21之一第一半導體晶片20及具有其中處理藉由感測器40獲得之一信號之一信號處理部分31之一第二半導體晶片30。第一半導體晶片20及第二半導體晶片30經積層。信號處理部分31具有一高崩潰電壓電晶體系統電路及一低崩潰電壓電晶體系統電路。該低崩潰電壓電晶體系統電路之至少一部分具有一空乏型場效電晶體。
空乏型場效電晶體具有一完全空乏型SOI結構，具有一部分空乏型SOI結構，具有一鰭片結構(亦被稱為雙閘極結構或三閘極結構)或具有一深度空乏之通道結構。將在下文描述此等空乏型場效電晶體之組態及結構。
特定言之，如在圖2及圖4中圖解說明，感測器部分21及一列選擇部分25安置於第一半導體晶片20中。另一方面，信號處理部分31安置於第二半導體晶片30中。信號處理部分31具有包含一比較器51及一計數器部分52之一類比數位轉換器(在下文中，縮寫為「AD轉換器」)50、一斜坡電壓產生器(在下文中，亦可被稱為「參考電壓產生器」)54、一資料鎖存部分55、一並列/串列轉換部分56、一記憶體部分32、一資料處理部分33、一控制部分34(包含連接至AD轉換器50之時脈供應部分)、一電流源35、一解碼器36、一列解碼器37及一介面(IF)部分38。
在實例1之電子裝置中，第二半導體晶片30中之高崩潰電壓電晶體系統電路(將在隨後描述特定組態電路)及第一半導體晶片20中之感測器部分21彼此平面地重疊。在第二半導體晶片30中，屏蔽區域形成於面向第一半導體晶片20之感測器部分21之高崩潰電壓電晶體系統電 路上方。在第二半導體晶片30中，可藉由適當地配置形成於第二半導體晶片30中之佈線(未圖解說明)固定配置於感測器部分21下方之屏蔽區域。在第二半導體晶片30中，AD轉換器50配置於感測器部分21下方。此處，信號處理部分31或低崩潰電壓電晶體系統電路(將在隨後描述特定組態電路)包含AD轉換器50之一部分，且AD轉換器50之至少一部分具有空乏型場效電晶體。特定言之，AD轉換器50具有一單一斜率型AD轉換器，圖在圖2中圖解說明其之電路。另外，關於實例1之電子裝置，作為另一佈局，第二半導體晶片30中之高崩潰電壓電晶體系統電路及第一半導體晶片20中之感測器部分21可經組態彼此未平面地重疊。換言之，在第二半導體晶片30中，類比數位轉換器50之一部分及類似物配置於第二半導體晶片30之外周邊部分上。因此，不必形成屏蔽區域，且因此，可達成步驟、結構及組態之簡化、在設計方面之自由度之改良及在佈局設計中之限制之減少。
相對於多個感測器40(在實例1中，屬於一感測器行之感測器40)提供一AD轉換器50。AD轉換器50(其係單一斜率型類比數位轉換器)具有：斜坡電壓產生器(參考電壓產生器)54；比較器51，藉由感測器40獲得之一類比信號及來自斜坡電壓產生器(參考電壓產生器)54之一斜坡電壓輸入至比較器51；及計數器部分52，一時脈CK從提供在控制部分34中之時脈供應部分(未圖解說明)供應至計數器部分52且計數器部分52基於比較器51之一輸出信號操作。連接至AD轉換器50之時脈供應部分包含於信號處理部分31或低崩潰電壓電晶體系統電路中(更特定言之，包含於控制部分34中)且具有一現有PLL電路。計數器部分52之至少一部分及時脈供應部分具有空乏型場效電晶體。
換言之，在實例1中，除下述行選擇部分27外，提供在第一半導體晶片20中之感測器部分21(感測器40)及列選擇部分25亦對應於高崩潰電壓電晶體系統電路。提供在第二半導體晶片30中之信號處理部分 31中之組態AD轉換器50之比較器51、斜坡電壓產生器(參考電壓產生器)54、電流源35、解碼器36及介面(IF)部分38對應於高崩潰電壓電晶體系統電路。另一方面，提供在第二半導體晶片30中之信號處理部分31中除下述多工器(MUX)57及資料壓縮部分58外組態AD轉換器50之計數器部分52、資料鎖存部分55、並列/串列轉換部分56、記憶體部分32、資料處理部分33(包含影像信號處理部分)、控制部分34(包含連接至AD轉換器50之時脈供應部分及時序控制電路)及列解碼器37對應於低崩潰電壓電晶體系統電路。所有計數器部分52及包含於控制部分34中之時脈供應部分具有空乏型場效電晶體。
為獲得第一半導體晶片20及第二半導體晶片30之一積層結構，首先，基於一現有方法，在組態第一半導體晶片20之一第一矽半導體基板及組態第二半導體晶片30之一第二矽半導體基板上形成上述各種預定電路。接著，基於一現有方法將第一矽半導體基板及第二矽半導體基板接合在一起。隨後，形成從形成於第一矽半導體基板側之佈線延伸至形成於第二矽半導體基板上之佈線之一穿透孔，且使用一導電材料填充穿透孔，藉此形成TC(S)V。此後，如所需般在感測器40中形成一彩色濾光器及一微透鏡，且接著，使第一矽半導體基板及第二矽半導體基板之接合結構經受切割。因此，可獲得其中積層第一半導體晶片20及第二半導體晶片30之電子裝置10A。
在實例1至7中，感測器40特定言之係影像感測器，且更特定言之係具有一現有組態及結構之CMOS影像感測器。電子裝置10A具有固態成像裝置。固態成像裝置係一X-Y位址型固態成像裝置，其可以一感測器為一單位、以多個感測器為一單位或以一或多個列(線)為一單位從各感測器群組中之感測器40讀出一信號(類比信號)。在感測器部分21中，相對於呈列及行之感測器陣列，針對各感測器列(列信號線)佈線一控制線且針對各感測器行佈線一信號線(行信號線/垂直信號 線)26。各信號線26可連接至電流源35。透過信號線26從感測器部分21之感測器40讀出一信號(類比信號)。舉例而言，可在其中使一感測器或一線(一列)之感測器群組作為一單位進行曝光之滾動快門下執行讀取。在滾動快門下讀出亦可被稱為「滾動讀出」。
在第一半導體晶片20之一周邊邊緣部分中，提供待電連接至外部之襯墊部分221及222及具有待電連接至第二半導體晶片30之TC(S)V結構之通孔部分231及232。在圖式中，通孔部分可被指示為「VIA」。此處，在右側及左側兩者上提供襯墊部分221及襯墊部分222，從而使感測器部分21插置於襯墊部分221與襯墊部分222之間。然而，可在右側或左側之任一者上提供襯墊部分。在上側及下側兩者上提供通孔部分231及通孔部分232，從而使感測器部分21插置於通孔部分231與通孔部分232之間。然而，可在上側或下側之任一者上提供通孔部分。在第二半導體晶片30中在下側上提供一接合襯墊部分，且在第一半導體晶片20中提供一開口部分。可採用其中透過提供在第一半導體晶片20中之開口部分對提供在第二半導體晶片30中之接合襯墊部分執行線接合之一組態，或具有藉由採用來自第二半導體晶片30之TC(S)V結構安裝之一基板組態。另外，可基於晶片堆疊方法透過一凸塊達成在第一半導體晶片20中之電路與第二半導體晶片30中之電路之間的電連接。透過通孔部分231及232將從感測器部分21之各感測器40獲得之類比信號從第一半導體晶片20傳輸至第二半導體晶片30。在本說明書中，「左側」、「右側」、「上側」、「下側」、「上及下」、「垂直方向」、「右及左」及「橫向方向」之概念指示在觀察圖式時之一相對位置關係。在下文中，將應用相同概念。
將使用圖2描述第一半導體晶片20側上之電路組態。在第一半導體晶片20側上，除其中感測器40配置成列及行之感測器部分21外，亦提供列選擇部分25，其基於從第二半導體晶片30側施加之一位址信號 以列為一單位選擇感測器部分21之各感測器40。此處，列選擇部分25提供在第一半導體晶片20上。然而，列選擇部分25亦可提供在第二半導體晶片30側上。
如在圖2中圖解說明，舉例而言，感測器40具有一光電二極體41作為一光電轉換元件。除光電二極體41外，感測器40亦具有四個電晶體，(例如)一傳送電晶體(傳送閘)42、一重設電晶體43、一放大電晶體44及一選擇電晶體45。舉例而言，作為四個電晶體42、43、44及45，使用N通道型電晶體。然而，在本文中例示之傳送電晶體42、重設電晶體43、放大電晶體44及選擇電晶體45之導電型組合僅為一實例，且不限於該組合。換言之，可視需要提供使用P通道型電晶體之一組合。電晶體42、43、44及45係高崩潰電壓MOS電晶體。換言之，感測器部分21在整體上係高崩潰電壓電晶體系統電路，如上文所描述。
相對於感測器40，從列選擇部分25適當地施加一傳送信號TRG、一重設信號RST及一選擇信號SEL(其等係用以驅動感測器40之驅動信號)。換言之，傳送信號TRG經施加至傳送電晶體42之一閘極電極，重設信號RST經施加至重設電晶體43之一閘極電極，且選擇信號SEL經施加至選擇電晶體45之一閘極電極。
在光電二極體41中，一陽極電極連接至一低電位側電源供應器(例如，至一接地)，且所接收光(入射光)被光電轉換為具有根據其之一光量之一電荷之一光電荷(在本文中，光電子)，藉此累積光電荷。光電二極體41之一陰極電極透過傳送電晶體42電連接至一放大電晶體44之一閘極電極。電連結至放大電晶體44之閘極電極之一節點46被稱為浮動擴散部分(FD/浮動擴散區域部分)。
傳送電晶體42連接於光電二極體41之陰極電極與一FD部分46之間。將一傳送信號TRG(其之高位準(例如，VDD位準)係有效的(在下文 中，表達為「高效」))從列選擇部分25施加至傳送電晶體42之閘極電極。回應於傳送信號TRG，傳送電晶體42處於一導電狀態，且將在光電二極體41中光電轉換之光電荷傳送至FD部分46。重設電晶體43之一汲極區域連接至一感測器電源供應器VDD，且一源極區域連接至FD部分46。將高效重設信號RST從列選擇部分25施加至重設電晶體43之閘極電極。回應於重設信號RST，重設電晶體43處於導電狀態，且將FD部分46之電荷丟棄至感測器電源供應器VDD，藉此重設FD部分46。放大電晶體44之閘極電極連接至FD部分46，且汲極區域連接至感測器電源供應器VDD。接著，放大電晶體44輸出已藉由重設電晶體43重設之FD部分46之電位作為一重設信號(重設位準：VReset)。此外，放大電晶體44輸出其信號電荷已藉由傳送電晶體42傳送之FD部分46之電位作為一光電累積信號(信號位準)VSig。舉例而言，選擇電晶體45之汲極區域連接至放大電晶體44之源極區域，且源極區域連接至信號線26。將高效選擇信號SEL從列選擇部分25施加至選擇電晶體45之閘極電極。回應於選擇信號SEL，選擇電晶體45處於導電狀態，且感測器40處於一選擇狀態，且因此，將從放大電晶體44輸出之信號位準VSig之信號(類比信號)傳輸出至信號線26。
以此方式，從感測器40至信號線26依序讀出已經重設之FD部分46之電位作為重設位準VReset，且接著，讀出其信號電荷已經傳送之FD部分46之電位作為信號位準VSig。信號位準VSig包含重設位準VReset之分量。關於選擇電晶體45，採用連接於放大電晶體44之源極區域與信號線26之間之電路組態。然而，可採用連接於感測器電源供應器VDD與放大電晶體44之汲極區域之間之一電路組態。
感測器40不限於採用此四個電晶體之組態。舉例而言，可無關於電路組態採用其中放大電晶體44亦用作為選擇電晶體45之三個電晶體之一組態、其中FD部分46之後的電晶體在複數個光電轉換元件之 間(在感測器之間)共用之一組態及類似物。
如在圖1、圖2及圖4中圖解說明且在上文描述，在實例1之電子裝置10A中，在第二半導體晶片30中提供記憶體部分32、資料處理部分33、控制部分34、電流源35、解碼器36、列解碼器37、介面(IF)部分38及類似物，其中亦提供驅動感測器部分21之各感測器40之一感測器驅動部分(未圖解說明)。在信號處理部分31中，可針對各感測器列相對於從感測器部分21之各感測器40讀出之一類比信號以感測器行為一單位執行包含並列(行並列)數位化(AD轉換)之一預定信號處理。信號處理部分31具有數位化從感測器部分21之各感測器40讀出至信號線26之一類比信號之AD轉換器50，且將經受AD轉換之影像資料(數位資料)傳送至記憶體部分32。記憶體部分32儲存經受信號處理部分31中之預定信號處理之影像資料。記憶體部分32可具有一非揮發性記憶體或可具有一揮發性記憶體。資料處理部分33按一預定順序讀出儲存於記憶體部分32中之影像資料，且執行各種處理，藉此將影像資料輸出至晶片外部。控制部分34基於參考信號(例如，從晶片外部施加之一水平同步信號XHS、一垂直同步信號XVS及一主時脈MCK)控制諸如一感測器驅動部分、記憶體部分32及資料處理部分33之信號處理部分31中之各操作。在此情況中，控制部分34執行控制且執行在第一半導體晶片20側上之電路(列選擇部分25或感測器部分21)與第二半導體晶片30側上之信號處理部分31(記憶體部分32、資料處理部分33及類似物)之間的同步。
電流源35連接至各信號線26，針對各感測器行將類比信號從感測器部分21之各感測器40讀出至信號線26。舉例而言，電流源35具有一所謂的負載MOS電路組態(其具有一MOS電晶體)，該MOS電晶體之閘極電位經偏壓至一恆定電位以便供應一恆定電流至信號線26。具有負載MOS電路之電流源35供應恆定電流至包含於選定列中之感測器40 之放大電晶體44，藉此將放大電晶體44操作為一源極隨耦器。當在控制部分34之控制下以列為一單位選擇感測器21之各感測器40時，解碼器36將指定一選定列之一位址之一位址信號施加至列選擇部分25。當在控制部分34之控制下寫入影像資料至記憶體部分32或從記憶體部分32讀出影像資料時，列解碼器37指定一列位址。
如上文所描述，信號處理部分31至少具有AD轉換器50，該AD轉換器50對透過信號線26從感測器部分21之各感測器40讀出之一類比信號進行數位化(AD轉換)，且相對於類比信號以感測器行為一單位並列執行信號處理(行並列AD)。信號處理部分31具有斜坡電壓產生器(參考電壓產生器)54，該斜坡電壓產生器54產生在AD轉換器50中進行AD轉換時使用之一參考電壓Vref。參考電壓產生器54產生具有一所謂的斜坡波形(傾斜波形)之參考電壓Vref，該參考電壓Vref之電壓值展現隨時間推移之逐步改變。舉例而言，可藉由使用DA轉換器(數位類比轉換器)組態參考電壓產生器54，但不限於此。
舉例而言，在感測器部分21之各感測器行中(即，針對各信號線26)提供AD轉換器50。換言之，AD轉換器50係配置成多達感測器部分21中之感測器行之數目之一所謂的行並列AD轉換器。舉例而言，AD轉換器50產生具有在一時間軸方向上對應於類比信號之位準之量值之量值(一脈衝之寬度)之一脈衝信號，且量測脈衝信號之一脈衝之寬度之週期長度，藉此處理AD轉換。更特定言之，如在圖2中圖解說明，AD轉換器50至少具有比較器(COMP)51及計數器部分52。比較器51採用透過信號線26從感測器部分21之各感測器40讀出之類比信號(上文描述之信號位準VSig及重設位準VReset)作為一比較輸入，且採用從參考電壓產生器54供應之具有斜坡波形之參考電壓Vref作為一參考輸入，藉此比較該等輸入之二者。斜坡波形係其之一電壓隨著時間推移以一傾斜狀態(逐步)改變之一波形。舉例而言，當參考電壓Vref變 得高於類比信號時，比較器51之一輸出處於一第一狀態(例如，高位準)。另一方面，當參考電壓Vref等於或低於類比信號時，比較器51之輸出處於一第二狀態(例如，低位準)。比較器51之輸出信號變為具有對應於類比信號之位準之量值之一脈衝之寬度之一脈衝信號。
舉例而言，將一遞增/遞減計數器用作計數器部分52。在相同於參考電壓Vref至比較器51之供應開始時序之時序將時脈CK施加至計數器部分52。計數器部分52(其係遞增/遞減計數器)執行與時脈CK同步之一遞減計數或一遞增計數，藉此量測來自比較器51之輸出脈衝之一脈衝之寬度之週期，即，從一比較操作開始至比較操作結束之比較週期。在量測操作期間，關於從感測器40依序讀出之重設位準VReset及信號位準VSig，計數器部分52相對於重設位準VReset執行一遞減計數，且相對於信號位準VSig執行一遞增計數。接著，可由於遞減計數及遞增計數之操作獲得信號位準VSig與重設位準VReset之間的差。因此，除AD轉換處理外，在AD轉換器50中亦執行相關雙重取樣(CDS)處理。此處，「CDS處理」指示用於藉由獲得信號位準VSig與重設位準VReset之間的差消除感測器特有的固定型樣雜訊(諸如放大電晶體44之一臨限值變動或感測器40之重設雜訊)之處理。因此，藉由計數器部分52之計數之結果(計數值)變為其中數位化一類比信號之一數位值(影像資料)。
此外，將在圖3中圖解說明單一斜率型類比數位轉換器之時序圖之另一實例。在針對各行配置之比較器51中，比較來自感測器40之一類比信號(信號位準VSig)與逐步改變之一參考信號Vref。在此情況中，類比信號之位準(信號位準VSig)與參考信號Vref之位準彼此相交，且接著，藉由使用一參考時脈PLLCK在計數器部分52中執行計數直至使比較器51之輸出反相。因此，類比信號被轉換為一數位信號(即，經受AD轉換)。計數器部分52具有遞減計數器。針對類比信號之一讀出執 行兩次AD轉換。換言之，第一次執行在重設位準(相位P)之感測器40之AD轉換。在重設位準相位P中，包含各感測器之變動。在第二次，將從各感測器40獲得之類比信號讀出至信號線26(相位D)，藉此執行AD轉換。由於相位D亦包含各感測器之變動，故可藉由執行(相位D位準-相位P位準)實現相關雙重取樣(CDS)之處理。
在圖4之方塊圖中圖解說明在實例1之電子裝置10A中之信號處理部分31之一特定組態實例。除AD轉換器50外，信號處理部分31亦包含資料鎖存部分55及並列/串列轉換部分56且具有其中在AD轉換器50中數位化之影像資料經受管線傳送至記憶體部分32之一管線式組態。在此情況中，信號處理部分31在一水平週期期間藉由AD轉換器50執行數位化處理，且在下一水平週期期間執行其中將數位化影像資料傳送至資料鎖存部分55之處理。此處，資料鎖存部分55鎖存AD轉換器50中之數位化影像資料。並列/串列轉換部分56將從資料鎖存部分55輸出之影像資料從並列資料轉換至串列資料。同時，在記憶體部分32中，提供一行解碼器/感測放大器39作為記憶體部分32之一周邊電路。列解碼器37(參考圖2)指定關於記憶體部分32之一列位址。相比之下，行解碼器指定關於記憶體部分32之一行位址。感測放大器將透過一位元線從記憶體部分32讀出之一微弱電壓放大至可被處置為一數位位準之一位準。透過行解碼器/感測放大器39讀出之影像資料透過資料處理部分33及一介面部分38輸出至第二半導體晶片30之外部。在圖式中，「並列/串列轉換部分」被表達為「並列/串列轉換部分」。在圖2中未圖解說明並列/串列轉換部分56及行解碼器/感測放大器39。
在上文描述中，針對行並列提供一AD轉換器50。然而，不限於此，可提供兩個或兩個以上AD轉換器50以便在兩個或兩個以上該等AD轉換器50中並列執行數位化處理。在此情況中，兩個或兩個以上該等AD轉換器50可配置於感測器部分21之信號線26之一延伸方向 上，即，被分割於感測器部分21之上側及下側兩者上。當提供兩個或兩個以上該等AD轉換器50時，對應於此，較佳提供兩個(兩個系統)或兩個以上之資料鎖存部分55、並列/串列轉換部分56、記憶體部分32及類似物。如上文所描述，舉例而言，在其中提供AD轉換器50及類似物之兩個系統之電子裝置中，以兩個感測器列為一單位執行列掃描。分別在感測器部分21之垂直方向上之一側上讀出在一側上之感測器列中之各感測器40之類比信號，且在感測器部分21之垂直方向上之另一側上讀出在另一側上之感測器列中之各感測器40之類比信號。以此方式，可在兩個AD轉換器50中並列執行數位化處理。亦並列執行後續信號處理。因此，相較於其中以一感測器列為一單位執行掃描之一情況，可實現影像資料之高速讀出。
以此方式，由於實例1之電子裝置10A(其中積層第一半導體晶片20及第二半導體晶片30之固態成像裝置)可具有一最小大小(面積)(只要感測器部分21可形成為其中之第一半導體晶片20)，不僅可最小化第一半導體晶片20的大小(面積)，而且可最小化晶片整體的大小。此外，由於分別可將適合於產生感測器40之一程序應用至第一半導體晶片20，且將適合於產生各種電路之一程序應用至第二半導體晶片30，故可在產生電子裝置10A時達成該等程序之最佳化。將類比信號從第一半導體晶片20側傳輸至第二半導體晶片30側。另一方面，在相同基板(第二半導體晶片30)內提供執行類比數位處理之電路的部分，在第一半導體晶片20側上之電路與第二半導體晶片30側上之電路之間執行同步，且執行控制，藉此可能實現高速處理。
將使用圖5中之時序圖來描述實例1之電子裝置10A之一電路操作。此處，在實例1之電子裝置10A中，以快於一圖框速率之一第一速度將數位化影像資料傳送至記憶體部分32。記憶體部分32留存所傳送影像資料。資料處理部分33以慢於第一速度之一第二速度從記憶體 部分32讀出影像資料。控制部分34執行控制以在從記憶體部分32讀出影像資料時停止連接至信號線26之電流源35之一操作，且停止AD轉換器50之至少一操作。控制部分34以垂直同步信號為一單位，停止電流源35之操作及AD轉換器50之操作。
換言之，在實例1之電子裝置10A之信號處理部分31中，以快於圖框速率之第一速度將數位化影像資料傳送至記憶體部分32。接著，使所傳送影像資料留存於記憶體部分32中。此外，藉由資料處理部分33以慢於第一速度之第二速度從記憶體部分32讀出影像資料。此外，控制部分34執行控制以在從記憶體部分32讀出影像資料時停止連接至信號線26之電流源35之操作且停止至少AD轉換器50之操作。以此方式，可藉由以快於圖框速率之第一速度將影像資料傳送(所謂的高速傳送)至記憶體部分32來實現快於圖框速率之高速讀出。此外，可藉由以慢於第一速度之第二速度執行從記憶體部分32讀出影像資料(所謂的低速讀出)來實現多達操作速度減慢之量之低功率消耗。另外，可藉由在從記憶體部分32讀出影像資料時執行所謂的間歇驅動以停止電流源35之操作及至少AD轉換器50之操作而使電力減少多達電流源35及AD轉換器50在停止期間應消耗之量，且因此，可進一步達成低功率消耗。
特定言之，首先，透過在一滾動快門下執行之滾動讀出以快於圖框速度之一讀出速度(例如，以240fps之一高讀出速度)從第一半導體晶片20側上之感測器部分21之各感測器40讀出類比信號。透過通孔部分231及232將透過滾動讀出讀出之類比信號從第一半導體晶片20傳輸至第二半導體晶片30側上之信號處理部分31。
隨後，在信號處理部分31中，藉由AD轉換器50數位化類比信號。接著，在AD轉換器50中數位化之影像資料經受管線傳送至記憶體部分32，藉此被儲存於記憶體部分32中。在此情況中，在信號處理 部分31中，在一水平週期期間藉由AD轉換器50執行數位化處理，且在下一水平週期期間執行管線傳送至記憶體部分32。在影像資料經受數位化處理之後將其傳送至記憶體部分32之速度係透過滾動讀出之一讀出速度，即，240fps。因此，在信號處理部分31中，在AD轉換器50中數位化之影像資料以快於圖框速率之一速度(第一速度)被傳送至記憶體部分32。
順便提及，由於在滾動快門下執行之滾動讀出中一影像中之曝光時序因各感測器或各線(列)而不同，故存在失真之發生(在下文中，亦可被稱為「滾動失真」)。相比之下，在實例1中，透過快於圖框速率之高速讀出從感測器40之各者讀出類比信號，且使數位化影像資料經受以快於圖框速率之第一速度高速傳送至記憶體部分32，藉此儲存數位化影像資料。以此方式，可藉由將影像資料暫時儲存於記憶體部分32中來達成影像資料之同步，且因此，可防止滾動失真之發生。
藉由資料處理部分33透過行解碼器/感測放大器39以慢於第一速度之第二速度之讀出速度(例如，80fps)讀出儲存於記憶體部分32中之影像資料，藉此透過介面部分38將影像資料輸出至第二半導體晶片30之外部。以此方式，可藉由以慢於第一速度之第二速度執行從記憶體部分32讀出影像資料(所謂的低速讀出)來達成多達操作速度減慢之量之低功率消耗。
如從圖5中之時序圖顯而易見，在曝光週期期間執行從記憶體部分32讀出影像資料。舉例而言，根據日本未審查專利申請公開案第2004-64410號中揭示之相關技術中之一組態，影像資料在被儲存於一記憶體部分中之後處於一備用狀態，且接著，此後開始成像。因此，執行即時成像係困難的。相比之下，在實例1中，在曝光週期期間執行從記憶體部分32讀出影像資料，且因此，可執行移動圖像及靜止影像之影像資料之即時讀出。
作為記憶體部分32，可使用各種類型之記憶體，無關於非揮發性或揮發性。舉例而言，可使一再新操作不再必要，其中揮發性記憶體(例如，DRAM)花費約50毫秒執行從將影像資料寫入記憶體部分32中開始至藉由資料處理部分33以等於或快於20fps之一速度讀出影像資料完成之處理。同時，在當前使用之CMOS影像感測器中，透過管線傳送以約若干微秒執行AD轉換及資料輸出。DRAM中之寫入速度等於或小於等效於其之傳送速度，即，等於或小於若干微秒。因此，可在圖4中圖解說明之此一管線組態中執行從類比信號之讀出至記憶體部分32之影像資料之寫入。特定言之，在一水平週期(XHS)期間在AD轉換器50中執行數位化處理，且在下一水平週期期間將數位資料(影像資料)傳送至資料鎖存部分55，藉此將數位資料儲存於資料鎖存部分55中。此後，在並列/串列轉換部分56中將影像資料從並列信號轉換至串列信號，藉此將影像資料寫入記憶體部分32中且列解碼器37指定列位址且行解碼器/感測放大器39之行解碼器指定行位址。換言之，在影像資料經受AD轉換器50中之並列AD轉換且被鎖存於資料鎖存部分55中之後，影像資料被並列寫入記憶體部分32中，藉此實現管線傳送。除其中可在一水平週期期間將影像資料從資料鎖存部分55寫入至記憶體部分32之管線傳送外，亦可採用一管線傳送方法，其中將影像資料儲存於資料鎖存部分55中，在下一水平週期期間執行記憶體寫入，且將下一列之數位資料(影像資料)儲存於資料鎖存部分55中。
為達成更增強之低功率消耗，實例1採用「在圖框週期期間備用」之一組態，其中(例如)在從記憶體部分32讀出影像資料時以垂直同步信號XVS為一單位停止連接至各信號線26之電流源35之操作及至少AD轉換器50之操作。此處，表達「在從記憶體部分32讀出影像資料時」可被稱為在透過管線傳送以一高速將影像資料儲存於記憶體部分32中之後的時間，或可被稱為「在曝光週期期間」。在相關技術中 存在一技術，其中至包含一AD轉換器之一類比前端電路之電源供應器在成像(曝光)週期期間被關閉以處於備用狀態，以便達成低功率消耗(例如，參考日本未審查專利申請公開案第2006-81048號)。根據在公開案中揭示之此技術，由於備用狀態從讀出類比信號結束持續至曝光開始，故難以執行高速驅動。此外，停止週期根據曝光時間而變化，藉此在抑制電源供應器變化或低功率消耗之一效應方面受到限制。相比之下，在實例1中，如在圖5之時序圖中圖解說明，舉例而言，將240fps設定為一垂直週期(垂直同步信號XVS之一共同週期)，且在四個垂直週期期間[1V=1/60(sec)]藉由一圖框透過一感測器操作執行一操作。接著，在讀出類比信號之後的三個垂直週期期間，停止在讀出類比信號時使用之電流源35之操作及至少AD轉換器50之操作。以此方式，在不取決於曝光週期之情況下，使電路操作在與垂直同步信號XVS同步時停止(以垂直同步信號XVS為一單位)，藉此使電源供應器之設計變得容易。在藉由控制部分34之控制下執行電流源35之操作及至少AD轉換器50之操作之停止。
在實例1中，在以240fps高速滾動讀取之後重設感測器40(快門操作)，藉此開始曝光。在曝光週期期間，可停止電流源35及AD轉換器50之各操作。因此，在從開始自當前幀之記憶體部分32讀出影像資料至開始自下一幀之感測器40讀出類比信號之週期期間停止電流源35及AD轉換器50之各操作，且因此，可減少多達電流源35及AD轉換器50在其等停止週期期間應消耗之量之功率消耗。可藉由在控制部分34之控制下阻斷(切斷)信號線26與電流源35之間的電流路徑來執行電流源35之操作之停止。特定言之，舉例而言，如在圖6中圖解說明，將一電晶體Tr1插入於信號線26與電流源35之間，且歸因於在低位準之一控制信號引起電晶體Tr1處於一非導電狀態，使得可停止電流源35之操作。此處，當停止電流源35之操作時，較佳不僅阻斷信號線26與電 流源35之間的電流路徑而且施加固定電位至信號線26。特定言之，舉例而言，如在圖6中圖解說明，將一電晶體Tr2連接於信號線26與固定電位之間且藉由經由一反相器INV之控制信號之反相控制信號引起電晶體Tr2處於導電狀態，且因此，可將固定電位施加至信號線26。如上文所描述，在停止電流源35之操作時將固定電位施加至信號線26，以便消除因信號線26處於一浮動狀態而引起之感測器40對FD部分46之影響。換言之，舉例而言，當信號線26處於一浮動狀態且信號線26之電位變得不穩定時，信號線26之電位之不穩定性可歸因於放大電晶體44藉由其寄生電容之耦合而改變FD部分46之電位。較佳將固定電位施加至信號線26，以便消除對FD部分46之此影響。
取決於設定曝光時間，快門操作可橫跨於第一垂直週期(XVS 1)與下一垂直週期(XVS 2)之間。在此一情況中，較佳在快門操作之後控制電流源35之操作之停止。如上文所描述，當在快門操作之後執行電流源35之操作之停止時，可防止電流源35之備用操作(即，電力供應電位之不穩定性或信號線26之電位之不穩定性)之影響。此外，當一快門在下一垂直週期(XVS 2)期間開始時，不存在電流源35之備用操作之影響。
隨後，將使用圖7描述將來自資料鎖存部分55之影像資料儲存至記憶體部分32且從記憶體部分32輸出影像資料之一操作。在圖7中，例示提供AD轉換器50及其隨附電路部分(即，諸如資料鎖存部分55(551、552)或記憶體部分32(321、322)之電路部分)之兩個系統之一情況。然而，相同事物可基本上應用至一系統之一情況。
將經受AD轉換之後的影像資料鎖存於資料鎖存部分55中。藉由並列/串列轉換部分56以128位元為一單位將多達16千位元之鎖存影像資料快取至行解碼器。隨後，藉由利用感測放大器將影像資料儲存於記憶體部分32中。在圖7中，記憶體部分32包含四個記憶體庫。然 而，其僅為一實例，且因此，較佳判定記憶體庫之數目，以便能夠以感測器列為一單位儲存影像資料。
實例1採用管線組態，其中與滾動讀出並列執行各感測器40之影像資料之寫入，使得可在一垂直週期期間完成將來自資料鎖存部分55之影像資料儲存至記憶體部分32。如上文所描述，在結束將影像資料寫入記憶體部分32中之後，停止電流源35及AD轉換器50之各操作且開始從記憶體部分32讀出影像資料。
關於從記憶體部分32讀出影像資料，在曝光時間之三個垂直週期(在實例1中80fps)期間從介面部分38輸出影像資料，同時藉由多工器(MUX)57(571、572)及作為低崩潰電壓電晶體系統電路之資料處理部分33執行影像資料之重新配置或組成。由於在將影像資料寫入記憶體部分32中時未從記憶體部分32輸出影像資料，故可透過諸如固定介面部分38之輸出之一方法達成功率消耗之減少。特定言之，舉例而言，可藉由停止施加至介面部分38之輸出部分之時脈來達成低功率消耗。
圖8係圖解說明在實例1之電子裝置10A中之信號處理部分之一組態之另一實例之一方塊圖。在此實例中，除AD轉換器50、資料鎖存部分55及並列/串列轉換部分56外，信號處理部分31亦具有作為低崩潰電壓電晶體系統電路之資料壓縮部分58。信號處理部分31具有其中使在AD轉換器50中數位化之影像資料經受管線傳送至記憶體部分32之一組態。在此情況中，信號處理部分31在一水平週期期間藉由AD轉換器50執行數位化處理，且在下一水平週期期間將數位化影像資料傳送至資料鎖存部分55。
舉例而言，資料壓縮部分58提供在資料鎖存部分55與並列/串列轉換部分56之間，壓縮從資料鎖存部分55輸出之影像資料，且將影像資料供應至並列/串列轉換部分56。舉例而言，作為壓縮資料壓縮部 分58之一方法，可例示差分脈衝編碼調變(DPCM)。以此方式，可藉由以下各者減少記憶體部分32之記憶體電容：在資料鎖存部分55與記憶體部分32之間提供資料壓縮部分58；在資料壓縮部分58中壓縮資料；及將所壓縮影像資料儲存於記憶體部分32中。接著，可藉由減小記憶體部分32之電容而減小安裝信號處理部分31之第二半導體晶片30之佈局面積。
在下文中，將描述其中在多個系統(例如，兩個系統)中提供AD轉換器50及其隨附電路部分且使兩個感測器列中之各感測器40之類比信號並列經受信號處理之積層結構，即，第一半導體晶片20及第二半導體晶片30之積層結構。
如在圖9中圖解說明，當在兩個系統中提供AD轉換器50及其隨附電路部分時，舉例而言，在感測器部分21之信號線26之延伸方向之兩側上(即，在感測器部分21之上側及下側兩者上)讀出兩個感測器列中之各感測器40之類比信號。接著，在AD轉換器50中並列執行數位化之信號處理。
第二半導體晶片30中之高崩潰電壓電晶體系統電路及第一半導體晶片20中之感測器部分21彼此平面地重疊。在第二半導體晶片30中，屏蔽區域(未圖解說明)形成於面向第一半導體晶片20之感測器部分21之高崩潰電壓電晶體系統電路上方。提供在第二半導體晶片30中之信號處理部分31中之組態AD轉換器50之比較器51、斜坡電壓產生器(參考電壓產生器)54、電流源35、解碼器36及介面(IF)部分38對應於高崩潰電壓電晶體系統電路。另一方面，提供在第二半導體晶片30中之信號處理部分31中之組態AD轉換器50之計數器部分52、資料鎖存部分55、並列/串列轉換部分56、記憶體部分32、資料處理部分33(包含影像信號處理部分)、控制部分34(包含連接至AD轉換器50之時脈供應部分及時序控制電路)及列解碼器37對應於低崩潰電壓電晶 體系統電路。接著，提供在第二半導體晶片30中之信號處理部分31中之組態AD轉換器50之比較器51、斜坡電壓產生器(參考電壓產生器)54及第一半導體晶片20中之感測器部分21彼此平面地重疊。舉例而言，組態AD轉換器50之計數器部分52、資料鎖存部分55、並列/串列轉換部分56及記憶體部分32、資料處理部分33(包含影像信號處理部分)、控制部分34(包含連接至AD轉換器50之時脈供應部分及時序控制電路)、電流源35、解碼器36、列解碼器37及介面(IF)部分38亦與第一半導體晶片20中之感測器部分21平面地重疊。換言之，未與感測器部分21重疊之部分係通孔部分231及232及襯墊部分221及222。
順便提及，如在日本未審查專利申請公開案第2004-64410號中揭示之相關技術中，當記憶體部分配置於相同於感測器部分之基板(晶片)上時，必須將AD轉換器及類似物配置於感測器部分之上側及下側上，且因此，亦必須將記憶體部分分割為上側及下側。在此情況中，作為記憶體部分之輸出部分之一佈局距離，必須具有約(感測器部分在垂直方向上之大小+記憶體部分在垂直方向上之大小)之一距離，使得單獨組態一資料輸出部分之佈局配置，藉此將晶片大小製成大。在諸如低電壓差分信號(LVDS)之時脈同步方法中，必須在一單獨系統中具有時脈，藉此導致信號處理晶片之通道數目之增加。
相比之下，在實例1中，其中形成感測器部分21之第一半導體晶片20及其中形成AD轉換器50、記憶體部分32、資料處理部分33、控制部分34及類似物之第二半導體晶片30被積層於積層結構中。因此，根據在第二半導體晶片30之上側及下側兩者(亦可被稱為感測器部分21之上側及下側兩者)上之AD轉換器501及502之配置，記憶體部分321及322可經配置同時彼此鄰近。以此方式，由於記憶體部分321及322可經配置同時彼此鄰近，故記憶體部分321及322之資料輸出部分(資料輸出通道)可經共同組態。因此，影像資料可透過相同輸出部分輸出， 使得足以具有一對時脈同步信號。因此，可防止後續級中之信號處理晶片之通道數目之增加。可在記憶體部分321與記憶體部分322之間的一空白空間及類似物中提供控制部分34。
在圖9中圖解說明之佈局實例1A中，針對描述例示其中在兩個系統中提供AD轉換器50及其隨附電路部分之一情況。然而，相同事物可應用至其中提供三個或三個以上系統之情況，以便增強來自感測器部分21之類比信號之並列讀出程度。舉例而言，將在下文中描述當在四個系統中提供AD轉換器50及其隨附電路部分時之行之佈局。
圖10圖解說明具有其中在四個系統中提供AD轉換器50及其隨附電路部分之積層結構之佈局實例1B之一佈局圖。在佈局實例1B中，通孔部分提供在垂直方向上感測器部分21之一中間部分處之兩個系統中，且四個感測器列之各感測器40之類比信號透過在感測器部分21之上側及下側兩者上之兩個系統中之通孔部分231及232及在中間部分處之兩個系統中之通孔部分233及234在第二半導體晶片30側上同時讀出。接著，四個AD轉換器501、502、503及504分別配置於第二半導體晶片30側上之通孔部分231、232、233及234附近。記憶體部分321及323配置於AD轉換器501與AD轉換器503之間，且記憶體部分322及324配置於AD轉換器502與AD轉換器504之間，同時彼此鄰近。以此方式，甚至在四個系統中提供AD轉換器50及其隨附電路部分時，記憶體部分321及323及記憶體部分322及324仍可分別經配置同時彼此鄰近。因此，在佈局實例1B中，亦可獲得相同於在圖9中圖解說明之佈局實例1A之操作及效應之操作及效應。
圖11圖解說明具有其中在四個系統中提供AD轉換器50及其隨附電路部分之積層結構之佈局實例1C之一佈局圖。類似於佈局實例1A之情況，在圖9中圖解說明之佈局實例1C具有其中在感測器部分21之上側及下側兩者上之兩個系統中提供通孔部分231及232之組態。在第 二半導體晶片30側上，兩個AD轉換器501及503分別配置於一側上之通孔部分231附近同時彼此鄰近，且兩個AD轉換器502及504分別配置於另一側上之通孔部分232附近同時彼此鄰近。接著，對應於AD轉換器501及503之一記憶體部分3213及對應於AD轉換器502及504之一記憶體部分3224在彼此鄰近時分別配置於AD轉換器503與AD轉換器504之間。因此，在佈局實例1C之情況中，記憶體部分3213及記憶體部分3224可經配置同時彼此鄰近。因此，在佈局實例1C中，亦可獲得相同於在圖9中圖解說明之佈局實例1A之操作及效應之操作及效應。
在實例1之電子裝置中，信號處理部分31之至少一部分具有空乏型場效電晶體及/或低崩潰電壓電晶體系統電路之至少一部分具有空乏型場效電晶體，且因此，可在電子裝置整體中達成低功率消耗。因此，可抑制由熱雜訊引起之感測器之效能劣化。
根據實例1之電子裝置10A，可實現相對於記憶體部分32之高速傳送。可藉由在從記憶體部分32讀出影像資料時透過停止電流源35及AD轉換器50之操作之間歇驅動執行低速讀出而用較低功率消耗實現影像資料之高速讀出。在信號處理部分31中，不限於AD轉換器50，可藉由停止其他電路部分之操作達成較低功率消耗。可藉由使讀出速度(即，藉由資料處理部分33之影像資料之輸出速率)慢於至記憶體部分32之影像資料之傳送速度來減少介面部分38之通道且減慢後續級中信號處理區塊(例如，DSP)之處理速度。因此，可促成包含後續級中之信號處理區塊之系統整體之低功率消耗。此外，第一半導體晶片20及第二半導體晶片30處於積層結構中，且第一半導體晶片20側上之電路及第二半導體晶片30側上之電路在控制部分34之控制下同步，使得影像資料在經受AD轉換之後可經受管線傳送至記憶體部分32，藉此使同步之設計變得容易。相較於相關技術中之技術(其中影像資料在被儲存於記憶體部分中之後處於備用狀態)，由於在曝光週期期間從 記憶體部分32讀出影像資料，故可執行移動圖像及靜止影像之影像資料之即時讀出，且接著，此後開始成像。因此，可執行即時成像。由於在資料鎖存部分55與記憶體部分32之間提供資料壓縮部分58以便在資料壓縮部分58中執行資料壓縮以將資料儲存於記憶體部分32中時可減小記憶體部分32之記憶體容量，故可減小第二半導體晶片30之佈局面積。此外，可藉由在兩個或兩個以上系統中提供AD轉換器50及其隨附電路部分，且在影像資料經受AD轉換之後執行影像資料至記憶體部分32之管線傳送來進一步改良滾動失真。
在一些情況中，比較器51可安置於第一半導體晶片20中，或比較器51及斜坡電壓產生器(參考電壓產生器)54可安置於第一半導體晶片20中。解碼器36可安置於第一半導體晶片20中。組態計數器部分52及時脈供應部分之半導體裝置(FET)具有一空乏型場效電晶體。
實例2
實例2係實例1之一修改。圖12圖解說明在第一半導體晶片側上之實例2之一電子裝置10B中之一電路之一特定組態，且圖13圖解說明在第二半導體晶片側上之實例2之一電子裝置10B中之一電路之一特定組態。在實例2中，將預定數目個感測器設定為一單元。針對各單元(感測器單元)提供連接至信號線26之電流源35、AD轉換器50及記憶體部分32。信號處理部分31藉由感測器單元相對於從感測器單元中之各感測器40讀出之類比信號並列執行信號處理。
以此方式，在實例2之電子裝置(固態成像裝置)10B中，將感測器部分21之預定數目個感測器40設定為一感測器單元(群組)。從各感測器單元之各感測器40讀出類比信號，且接著，藉由感測器單元使讀出之類比信號並列經受信號處理(包含AD轉換)。換言之，與實例1之電子裝置(固態成像裝置)10A採用其中以感測器行為一單位使類比信號並列經受AD轉換之一行並列AD轉換方法相比，實例2之電子裝置10B 採用其中將預定數目個感測器40設定為一感測器單元以便藉由感測器單元並列執行AD轉換之一像素並列(感測器並列)AD轉換方法。當將預定數目個感測器設定為一感測器單元時，作為一實例，可將屬於相同感測器列且彼此鄰近之多個感測器共同地設定為一感測器單元，或可將彼此垂直及橫向地鄰近之多個感測器共同地設定為一感測器單元。不限於在使多個感測器作為一感測器單元時藉由感測器單元讀出類比信號之組態，最終，可以各感測器作為一單位讀出類比信號。
在實例2之組態中，必須針對各感測器單元(或以感測器作為一單位)提供連接第一半導體晶片20側上之感測器部分21與第二半導體晶片30側上之信號處理部分31之一連接部分24。可基於一現有佈線間結合技術(諸如TC(S)V)實現進行半導體晶片之間的電連接之連接部分24。針對各感測器單元(或以感測器為一單位)讀出之類比信號透過針對各感測器單元(或以感測器作為一單位)提供之連接部分24從第一半導體晶片20側傳輸至第二半導體晶片30。
由於實例2採用像素並列(感測器並列)AD轉換之組態，如在圖12中圖解說明，除感測器部分21及列選擇部分25外，在第一半導體晶片20側上亦提供行選擇部分27。行選擇部分27基於從第二半導體晶片30側施加之位址信號在感測器行之一陣列方向(列方向)上以感測器單元作為一單位選擇感測器部分21之各感測器40。此處，在第一半導體晶片20側上提供列選擇部分25及行選擇部分27。然而，可在第二半導體晶片30側上提供列選擇部分25及行選擇部分27。
除傳送電晶體42、重設電晶體43及放大電晶體44外，感測器40亦具有兩個選擇電晶體45及47。兩個選擇電晶體45及47之兩者相對於放大電晶體44串聯連接。藉由從列選擇部分25施加之一列選擇信號VSEL驅動一側上之選擇電晶體45。藉由從行選擇部分27施加之一行選擇信號HSEL驅動另一側上之選擇電晶體47。在藉由列選擇部分25 及行選擇部分27驅動下，針對各感測器單元執行選擇掃描，且透過一連接部分24將感測器單元中之多個類比信號傳輸至第二半導體晶片30側，且因此，以一預定順序從感測器單元中之多個感測器讀出類比信號。接著，在第二半導體晶片30側上，針對具有預定數目個感測器40之各感測器單元讀出之類比信號以一預定順序(讀出類比信號之順序)經受關於感測器單元中之多個感測器40之信號處理。
根據其中將預定數目個感測器40單元化(分組)為一單元且針對各感測器單元提供連接部分24之組態，如在圖13中圖解說明，在第二半導體晶片30上提供連結至連接部分24之信號線26。信號線26連接至電流源35、AD轉換器50及記憶體部分32。針對使預定數目個感測器作為一單元之各感測器單元提供包含信號線26、電流源35、AD轉換器50、記憶體部分32及類似物之一電路部分(稱為一「單元電路部分31A」)。一DRAM可例示為記憶體部分32，但不特定限制於此。換言之，類似於實例1，記憶體部分32可為一揮發性記憶體或一非揮發性記憶體。
在實例1中描述之行並列AD轉換方法中，在水平週期(XHS)期間執行AD轉換，藉此輸出影像資料。順便提及，為以一較高圖框速率讀出影像資料，必須增加同時執行AD轉換之感測器之數目。接著，為增加同時執行AD轉換之感測器之數目，必須採用使多個感測器40作為一感測器單元之像素並列(感測器並列)而非行並列AD轉換處理。若可藉由像素並列(感測器並列)AD轉換增大讀出速度，則AD轉換器50之停止週期可延長讀出速度增大之量，藉此使較低功率消耗成為可能。作為一實例，以960fps之讀出速度讀出感測器(讀出類比信號)，且以64fps之一速度從記憶體部分32輸出影像資料，且因此，AD轉換器50之操作週期可經設定等於或小於影像資料之輸出週期之十分之一。
隨後，將使用圖14中之時序圖描述實例2之電子裝置10B之一電路操作。
舉例而言，關於感測器部分21之各感測器40，為以960fps之讀取速度讀出類比信號，一感測器單元經組態以具有約250個感測器40，例如，(16個感測器)×(16個感測器)。當將AD轉換器50中之AD轉換時間設定為四微秒時，可在等於或短於一毫秒之一時間內讀出約250個感測器40之類比信號。然而，在本文中例示之數值係一實例，且組態不限於其之數值。在具有(16個感測器)×(16個感測器)之一感測器單元中，透過藉由從列選擇部分25施加之列選擇信號VSEL及從行選擇部分27施加之行選擇信號HSEL指定位址來執行感測器40之選擇。接著，使從藉由列選擇信號VSEL及行選擇信號HSEL選擇之感測器單元中之感測器40讀出之類比信號在AD轉換器50中經受AD轉換。
舉例而言，當執行AD轉換時，藉由在計數器部分52中相對於重設位準VReset之遞減計數及相對於信號位準VSig之遞增計數執行CDS處理。將經受CDS處理之後的影像資料寫入記憶體部分32中，同時列解碼器37指定列位址，且行解碼器/感測放大器39之行解碼器指定行位址。列選擇部分25及行選擇部分27針對各感測器單元執行選擇掃描，同時針對各感測器單元相對於選定感測器單元中之多個感測器40以預定順序並列執行感測器40之選擇掃描。作為對感測器單元中之感測器40之選擇，可例示藉由一光柵掃描方法之選擇。此後，藉由列選擇信號VSEL及行選擇信號HSEL透過光柵掃描方法相對於感測器單元中剩餘之感測器40執行感測器之選擇及AD轉換，藉此在CDS處理之後儲存影像資料。關於儲存於記憶體部分32中之影像資料，透過行解碼器/感測放大器39執行讀出，且因此，可以一低速度輸出(讀出)影像資料。
類似於實例1之電子裝置(固態成像裝置)10A，在從記憶體部分32 讀出影像資料時執行控制以停止電流源35之操作及至少AD轉換器50之操作。因此，由於實例2之電子裝置10B採用像素並列(感測器並列)AD轉換方法，故可增大類比信號之讀出速度。因此，可延長AD轉換器50之停止週期，且因此，可達成較低功率消耗。
圖15圖解說明具有實例2之電子裝置10B中之積層結構之佈局實例2之一佈局圖。如在圖15中圖解說明，在第一半導體晶片20之感測器部分21中，使預定數目個感測器40作為一單元之感測器單元二維地排列成列及行，且針對各感測器單元形成連接部分24。同時，在第二半導體晶片30之信號處理部分31中，根據感測器部分21之感測器單元提供包含AD轉換器50、記憶體部分32及類似物之電路部分(單元電路部分31A)，且根據感測器單元針對各單元電路部分31A形成連接部分24。
在圖12中，例示其中在第一半導體晶片20側上提供列選擇部分25及行選擇部分27之一情況。然而，如在佈局實例2中圖解說明，可在第二半導體晶片30側上提供周邊電路(HSEL及VSEL)。此一組態具有一優點：可將多於第一半導體晶片20之面積之面積用作感測器部分21之區域。
根據上文描述之實例2之電子裝置10B，基本上，除在實例1之電子裝置10A中之操作及效應外，亦可達成以下操作及效應。換言之，由於可藉由採用像素並列(感測器並列)AD轉換方法來增大類比信號之讀出速度，故可延長AD轉換器50之停止週期。因此，相較於行並列AD轉換方法，可達成更低功率消耗。
實例3
實例3係實例2之一修改。圖16圖解說明在第一半導體晶片側上之實例3之一電子裝置10C中之電路之一特定組態，且圖17圖解說明在第二半導體晶片側上之實例3之電子裝置10C中之電路之一特定組 態。
類似於實例2之電子裝置10B，實例3之電子裝置10C亦採用像素並列(感測器並列)AD轉換方法。換言之，在實例3之電子裝置10C中，將感測器部分21之預定數目個感測器40設定為一單元。從各感測器單元之各感測器40讀出類比信號，且針對各感測器單元使讀出之類比信號並列經受信號處理(包含AD轉換)。然而，實例3之電子裝置10C在以下幾點不同於實例2之電子裝置10B。換言之，在實例2之電子裝置10B中，在單元電路部分31A中提供AD轉換器50及記憶體部分32，即，合併AD轉換器50及記憶體部分32，但在實例3之電子裝置10C中，在單元電路部分31A之外部提供記憶體部分32。
在實例3中，將預定數目個感測器40單元化為一單元，且針對各感測器單元提供連接部分24。接著，如在圖17中圖解說明，在第二半導體晶片30上，提供連接至連接部分24之信號線26。電流源35連接至信號線26。此外，針對各信號線26提供AD轉換器50。AD轉換器50具有一比較器(COMP)51'、N位元(N係等於或大於2之一整數)之一計數器部分52'及一鎖存部分53'。AD轉換器50中包含N位元之一單元電路(鎖存電路)之鎖存部分53'藉由比較器51'及計數器部分52'經受AD轉換，且鎖存藉由針對一感測器之計數器部分52'之遞增/遞減計數操作經受CDS處理之數位資料(影像資料)。
作為列解碼器37，提供選擇鎖存部分53'之一列解碼器371及以列作為一單位選擇記憶體部分32之各記憶體胞之一列解碼器372。
在下文中，將描述實例3之電子裝置(固態成像裝置)10C之一電路操作。
關於透過藉由列選擇信號VSEL及行選擇信號HSEL進行之位址指定選擇之感測器單元中之一感測器40，使類比信號在AD轉換器50中經受AD轉換，且將透過藉由計數器部分52'之遞增/遞減計數操作進行 之CDS處理獲得之影像資料鎖存於鎖存部分53'中。接著，藉由從列解碼器371施加之一選擇信號RSEL選擇鎖存於鎖存部分53'中之影像資料，以便藉由行解碼器/感測放大器39之感測放大器依序讀出。此後，藉由多個感測器40同時執行透過資料鎖存部分55寫入記憶體部分32中之一操作，藉此執行一管線操作。以此方式，藉由光柵掃描方法執行感測器選擇及AD轉換之操作，且執行將在計數器部分52'中經受CDS處理之後的影像資料透過鎖存部分53'及行解碼器/感測放大器39之感測放大器寫入記憶體部分32中之操作。
代替以一感測器作為一單位進行AD轉換，可藉由配置多個AD轉換器50及從多個感測器40之兩者或兩者以上同時讀出類比信號來增大讀出速度。關於鎖存部分53'，當難以針對計數器部分52'配置N位元之單元電路(鎖存電路)時，以小於N位元之數位元作為一單位配置單元電路。可在以數位元作為一單位藉由選擇信號RSEL執行選擇之後藉由透過行解碼器/感測放大器39之感測放大器讀出而在記憶體部分32中執行寫入。因此，可藉由更少感測器組態感測器單元，藉此可達成增大讀出速度之一優點。
關於儲存於記憶體部分32中之影像資料，可藉由透過資料鎖存部分55及行解碼器/感測放大器39執行讀出而以一低速度輸出(讀出)影像資料。類似於實例1及實例2之電子裝置(固態成像裝置)10A及10B，在從記憶體部分32讀出影像資料時，執行控制以停止電流源35之操作及至少AD轉換器50之操作。此處，在實例3之電子裝置10C中，類似於實例2之電子裝置10B，亦採用像素並列(感測器並列)AD轉換方法，且因此，可增大類比信號之讀出速度。因此，可延長AD轉換器50之停止週期，且因此，可達成較低功率消耗。
圖18圖解說明實例3之電子裝置(固態成像裝置)10C中之積層結構之一佈局實例之一佈局圖。如在圖18中圖解說明，在第一半導體晶片 20之感測器部分21中，使預定數目個感測器40作為一單元之感測器單元二維地排列成列及行，且針對各感測器單元形成連接部分24。同時，在第二半導體晶片30中，根據感測器部分21之感測器單元提供包含AD轉換器50及類似物之電路部分(單元電路部分31A)，且針對根據感測器單元之各單元電路部分31A形成連接部分24。此外，在單元電路部分31A之形成區域之外部提供記憶體部分32。在圖16中，例示其中在第一半導體晶片20側上提供列選擇部分25及行選擇部分27之一情況。然而，如在圖18之佈局實例3A中圖解說明，可在第二半導體晶片30側上提供周邊電路(HSEL及VSEL)。此一組態具有一優點：可將多於第一半導體晶片20之面積之面積用作感測器部分21之區域。
圖19圖解說明實例3之電子裝置10C中之積層結構之另一佈局實例之一佈局圖。
在圖18中圖解說明之佈局實例3A中，與第一半導體晶片20及第二半導體晶片30之雙層積層結構(其中積層兩個半導體晶片20及30)相比，在圖19中圖解說明之佈局實例3B中，提供第一半導體晶片20、第二半導體晶片30及第三半導體晶片60之三層積層結構，其中積層三個半導體晶片。然而，組態不限於三層積層結構，且可經組態以具有四層或四層以上之積層結構。如在圖19中圖解說明，在佈局實例3B中，感測器部分21安置於第一半導體晶片20中，包含AD轉換器50及類似物之電路部分(單元電路部分31A)安置於第二半導體晶片30中，且記憶體部分32安置於第三半導體晶片60中，藉此積層第三半導體晶片60、第二半導體晶片30及第一半導體晶片20。第一半導體晶片20、第二半導體晶片30及第三半導體晶片60之積層順序係任意的。然而，其中安裝包含控制部分34之周邊電路之第二半導體晶片30較佳放置於積層中間，其中第一半導體晶片20及第三半導體晶片60(其等係控制部分34之控制主體)分別定位於第二半導體晶片30正上方及正下方。
如在佈局實例3B中，在與第二半導體晶片30(其中提供包含AD轉換器50及類似物之電路部分及包含控制部分34之周邊電路)分離之另一半導體晶片(即，在第三半導體晶片60中)中提供記憶體部分32。因此，相較於其中在第二半導體晶片30中提供記憶體部分32之佈局實例3A，可減小晶片面積。在此方面，從圖18與圖19之間的對比顯而易見。在此情況中，可考量引起連接部分連接第二半導體晶片30(其中安裝包含AD轉換器50及類似物之電路部分及類似物)與第三半導體晶片60(其中安裝記憶體部分32及類似物)。可基於一現有佈線間結合技術(諸如TC(S)V)實現進行半導體晶片之間的電連接之連接部分。
根據上文描述之實例3之電子裝置(固態成像裝置)10C，類似於實例2之電子裝置(固態成像裝置)10B，可藉由採用像素並列(感測器並列)AD轉換方法增大類比信號之讀出速度，從而可延長AD轉換器50之停止週期。因此，相較於採用行並列AD轉換方法之實例1之電子裝置(固態成像裝置)10A，可達成更低功率消耗。在實例3之電子裝置10C中，代替如在實例2之電子裝置10B中般將AD轉換器50與記憶體部分32合併在單元電路部分31A中之形式，在單元電路部分31A之外部提供記憶體部分32，且因此，甚至在難以進行類比電路(諸如一DRAM)與記憶體部分32之間之良好分離時可容易地採取對策。
實例4
實例4係實例1至實例3之一修改。順便提及，在AD轉換器中，一下階位元之計數器之功率消耗佔據AD轉換器之大部分功率消耗。因此，在實例4中，類比數位轉換器包含格雷碼計數器。此處，於各行中配置執行各行之比較處理、下階位元鎖存操作及一上階位元計數操作之一AD轉換器110。圖20及圖21圖解說明AD轉換器110之基本組態圖。圖22圖解說明鎖存於一下階位元鎖存部分中且輸出一上階位元計數器之各計數器之格雷碼之實例。
AD轉換器110具有一比較器111、用於下階N個位元之一下階位元鎖存電路120、用於上階M個位元之一上階位元計數器部分130及一位元不一致性防止電路140(參考圖21)。在AD轉換器110中，配置用作為一碼轉換計數器之一格雷碼計數器150。以此方式，實例4之AD轉換器110係用於下階N個位元及上階M個位元之一AD轉換器。特定言之，舉例而言，N=5且M=10。接著，將AD轉換器110之輸出傳輸出至資料鎖存部分55。下階位元鎖存部分120、上階位元計數器部分130、位元不一致性防止電路140及格雷碼計數器150分別具有空乏型場效電晶體。
在各AD轉換器110中，未執行各行中之下階位元的計數操作。將經個別配置於多個行中且執行與參考時脈PLLCK同步之計數之N位元格雷碼計數器150的輸出鎖存於各行中，藉此判定AD轉換值。在時脈供應部分之一PLL電路113中產生的參考時脈PLLCK僅被輸入至格雷碼計數器150。因此，可減輕佈線負載且增大操作頻率。由於並未執行針對各行之下階位元的計數操作，故可最小化功率消耗。關於上階位元，使用格雷碼計數器之輸出的第N位元碼(時脈)來執行計數操作。因此，可執行相關雙重取樣(CDS)處理。關於鎖存之下階位元，可藉由在各行中配置一加法器及類似物而在各行中執行所謂的垂直(V)方向加法。在實例4之AD轉換器110中，相較於藉由具有同時時間解析度之全位元計數器方法的AD轉換器，功率消耗可減小至約八分之一。
格雷碼計數器150在接收具有一頻率fn(MHz)之參考時脈PLLCK(例如，其係在時脈供應部分之PLL電路113中產生)之後執行計數操作，藉此基於經分割頻率來產生N位元(N=5)之格雷碼GC[0]至GC[4]。N位元之格雷碼GC係形成為僅在一位元中發生一邏輯[0]與一邏輯[1]之間之一位準轉變之一碼。特定言之，格雷碼計數器150產生 具有頻率(fn/2)之最低有效格雷碼GC[0]、具有頻率(fn/4)之格雷碼GC[1]、具有頻率(fn/8)之格雷碼GC[2]、具有(fn/16)之格雷碼GC[3]及最高有效格雷碼GC[4]，藉此將格雷碼供應至下階位元鎖存部分120。格雷碼計數器150在參考時脈PLLCK之下降邊緣產生二進位碼PG[0]至PG[4]。接著，藉由具有相同於參考時脈PLLCK及其反相信號XCK之頻率的時脈CK重新同步化各位元，藉此輸出格雷碼GC[0]至GC[4]。格雷碼計數器150具有產生用於位元不一致性防止電路140中之一進位遮罩信號CMASK之一功能，且隨後將描述該功能。
比較器111比較在斜坡電壓產生器(參考電壓產生器)112中產生之參考電壓Vref與類比信號。舉例而言，比較器111輸出一高位準之一輸出信號VCO直至參考信號Vref與類比信號彼此匹配。當參考信號Vref與類比信號彼此匹配時，輸出信號VCO之位準從高位準反相至低位準。
藉由比較器111之輸出信號VCO之輸出位準之反相觸發下階位元鎖存部分120中之格雷碼GC[0]至GC[4]之鎖存操作。換言之，下階位元鎖存部分120具有藉由比較器111之輸出反相至低位準而觸發鎖存產生在格雷碼計數器150中之格雷碼GC[0]至GC[4]之一功能。如在圖21中圖解說明，配置於各行中之下階位元鎖存部分120具有其中鎖存各格雷碼GC[0]至GC[4]之下階位元鎖存電路(LTC)1200、1201、1202、1203及1204以及比較器111之輸出所輸入至之一輸入部分(VCO輸入部分)VCOIN。此處，下階位元鎖存電路1200、下階位元鎖存電路1201、下階位元鎖存電路1202、下階位元鎖存電路1203及下階位元鎖存電路1204分別從格雷碼計數器150獲取格雷碼GC[0]、格雷碼GC[1]、格雷碼GC[2]格雷碼GC[3]及格雷碼GC[4]，藉此執行鎖存。接著，透過位元不一致性防止電路140將最高下階位元鎖存電路1204之輸出供應至用於上階M個位元之上階位元計數器部分130之最低計數器1300。下階位元鎖存電路1200至1204之各者在相位P之時間透過一資 料傳送線(未圖解說明)將鎖存資料輸出至一信號處理電路160(參考圖26)以經受CDS處理。接著，在包含於AD轉換器110中之信號處理電路160中執行相位P之資料處理。
具有M位元(在實例4中，M=10)之計數器(二進位計數器)1300至1309級聯連接至上階位元計數器部分130。計數器1300至1309分別係遞增/遞減(U/D)計數器。上階位元計數器部分130在接收下階位元鎖存部分120之最高下階位元鎖存電路1204之鎖存輸出之後執行計數操作。換言之，如在圖22中圖解說明，在上階位元計數器部分130中，最低計數器1300在鎖存於下階位元鎖存部分120之最高下階位元鎖存電路1204中之格雷碼GC[4]之一下降時序處開始計數。隨後，後續級中之計數器1301在前一級中之計數器1300之輸出信號之下降時序處開始計數。此後，類似地，在前一計數器之輸出信號之下降時序處執行計數器操作。
圖23圖解說明包含於上階位元計數器部分130中之計數器1300之一組態圖。計數器1300具有一正反器1310及配置於正反器1310之時脈輸入級中之一或反及(ORNAND)閘132。前一級之一進位輸出COut係作為一進位輸入CIn(時脈輸入)輸入至一ORNAND閘132之一或(OR)閘133之一第一輸入終端，藉此將一第一外部控制信號HLDCK供應至一第二輸入終端。OR閘133之輸出被供應至一反及(NAND)閘134之第一輸入終端。一第二外部控制信號xRVDCK被供應至第二輸入終端。NAND閘134之輸出部分連接至正反器1310之一節點131A。當ORNAND閘132之輸出處於低位準時，正反器1310之一輸出節點131B之鎖存資料被供應至一Q輸入側。另一方面，當ORNAND閘132之輸出處於高位準時，輸出節點131B之鎖存資料成為Q輸入側位準之一反相位準。具有此一組態之計數器1300在相位P與相位D之切換期間具有一資料反相功能。
將基於圖24描述在圖23中圖解說明之計數器1300中在相位P與相位D之切換期間之資料反相功能。在計數器1300中，可藉由直接控制來自外部之各位元之時脈線及僅一次迫使為計數操作所需之上升(rise)/下降(fall)邊緣相加來實現所有位元中之資料反相。在此情況中，可藉由將第二外部控制信號xRVDCK從高位準切換至低位準同時將第一外部控制信號HLDCK維持在一高位準而將節點131A之位準從低位準切換至高位準。因此，可使資料反相。
圖25圖解說明當級聯連接四個計數器時包含輸出資料之狀態轉變之時序圖之一實例。在實例中，執行遞增計數之操作。在計數值變為「6」之後，使第二外部控制信號xRVDCK從高位準切換至低位準，同時將第一外部控制信號HLDCK維持在高位準，藉此執行資料反相。因此，資料切換至從「-7」遞減計數。以此方式，上階位元計數器部分130具有在各行中執行CDS處理之一功能。因此，在各AD轉換器110中，將下階N位元(N=5)之格雷碼GC[0]至GC[4]之鎖存資料(格雷碼資料)輸出至資料傳送線。同樣關於上階M位元(M=10)，將藉由上階位元計數器部分130經受CDS處理之資料(二進位資料)輸出至資料傳送線。接著，透過資料傳送線將資料供應至信號處理電路160，且接著，在信號處理電路160中執行總體CDS處理。
圖26示意性地圖解說明信號處理電路160中之CDS算術處理，且圖27圖解說明二進位資料及格雷碼資料之CDS算術處理之一特定實例。如在圖26中圖解說明，一上階位元BIN[14：5]、相位P之一格雷碼GC_P[4：0]及相位D之一格雷碼GC_D[4：0](其等係預先經受CDS處理之二進位資料件)基本上被輸入至信號處理電路160。信號處理電路160具有從格雷碼轉換至二進位碼之一轉換電路161。轉換電路161將相位P之格雷碼GC_P[4：0]轉換為二進位碼BC_P[4：0]，且將相位D之格雷碼GC_D[4：0]轉換為二進位碼BC_D[4：0]。接著，在包含於信號 處理電路160中之加法部分162中，使上階位元BIN[14：5]及相位D之二進位碼BC_D[4：0]相加。隨後，在包含於信號處理電路160中之一減法部分163中，從加法部分162之加法結果S162減去相位P之二進位碼BC_P[4：0]。此外，在一加法部分164中，將初始值FV(在實例4中為32)加至減法部分163之減法結果，藉此獲得整體經受CDS計算之資料CDS_DATA[14：0]。
在圖27中圖解說明之實例中，從一重設初始值-32執行相位P及相位D之計數，且最終在信號處理電路(DPU)160中執行下階格雷碼之CDS計算。算術表達式可指示為如下：CDS資料=(二進位資料)+(相位D之格雷資料)-(相位P之格雷資料)+32個數位
即，CDS_DATA[14：0]=BIN[14：5]+BC_D[4：0]-BC_P[4：0]+32
可藉由在行中執行下階位元鎖存電路1200至1204之鎖存資料之加法處理而執行CDS算術處理。圖28圖解說明藉由在行中執行下階位元鎖存電路之鎖存資料之加法處理而執行CDS算術處理之處理部分之一組態實例之一電路圖。在以下描述中，將給出關於下階位元鎖存電路1200至1204中之下階位元鎖存電路1200至1202之描述。然而，相同事物可應用至下階位元鎖存電路1203至1204。
除下階位元鎖存電路1200至1202外，一處理部分亦具有作為遞增/遞減計數器之正反器1210、1211及1212。處理部分亦具有作為碼轉換電路之雙輸入NAND閘1220、1221及1222以及互斥或(EXOR)閘1231及1232。在處理部分中，鎖存於下階位元鎖存電路1200中之最低格雷碼GC[0]實際上被處置為二進位碼BD[0]。最低二進位碼BD[0]被供應至NAND閘1220之第一輸入終端。一脈衝信號CNTPLS[0]被供應至 NAND閘1220之第二輸入終端。NAND閘1220之輸出終端連接至正反器1210之終端RCK。接著，正反器1210之一反相輸出終端XQ連接至其本身資料輸入終端D及後續級中之正反器1211之時脈終端。正反器1210在鎖存資料從[0]變為[1]時輸出一進位。
排除最低位元之下階側位元藉由經受鎖存於其本身級中之格雷碼GC與前一級中之二進位碼BD之間的互斥-或(EXOR)轉換為二進位碼BD[1]至BD[4]。換言之，鎖存於下階位元鎖存電路1201中之格雷碼GC[1]與前一級之二進位碼BD[0]在EXOR閘1231處經受EXOR，藉此被轉換為二進位碼BD[1]。二進位碼BD[1]被供應至NAND閘1221之第一輸入終端。脈衝信號CNTPLS[1]被供應至NAND閘1221之第二輸入終端。NAND閘1221之輸出終端連接至正反器1211之終端RCK。接著，正反器1211之反相輸出終端XQ連接至其本身資料輸入終端D及後續級中之正反器1211之時脈終端。正反器1211在鎖存資料從[0]變為[1]時輸出一進位。
鎖存於下階位元鎖存電路1202中之格雷碼GC[2]與前一級之二進位碼BD[1]在EXOR閘1232處經受EXOR，藉此被轉換為二進位碼BD[2]。二進位碼BD[2]被供應至NAND閘1222之第一輸入終端。脈衝信號CNTPLS[2]被供應至NAND閘1222之第二輸入終端。NAND閘1222之輸出終端連接至正反器1212之終端RCK。接著，正反器1212之反相輸出終端XQ連接至其本身資料輸入終端D及後續級中之正反器1212之時脈終端。正反器1212在鎖存資料從[0]變為[1]時輸出一進位。此後，在下階位元鎖存電路1203及1204之級中執行類似處理。
按每次一脈衝依序輸入脈衝信號CNTPLS[0]、[1]、[2]、[3]及[4]。
在AD轉換器110中，防止位元之不一致性之位元不一致性防止電路140配置於最高下階位元鎖存電路1204與上階位元計數器部分130之 最低計數器1300之間。由於以下原因配置位元不一致性防止電路140。換言之，在格雷碼及二進位碼之一複合計數器方法中，當在格雷碼之最高位元GC[4]之一改變點時序處鎖存資料時，可發生一所謂的亞穩定狀態。亞穩定狀態之發生引起格雷碼之最高格雷碼資料GD[4]與二進位碼之最低位元資料BD[5]之間的資料不一致性，藉此導致錯誤計數發生之可能性。
在此方面，將結合圖29A及圖29B給出一描述。此處，圖29A及圖29B係圖解說明當未配置位元不一致性防止電路時之一組態及一時序圖之圖。如在圖29A中，當未配置位元不一致性防止電路時，若將資料鎖存於格雷碼GC[4]之一下降改變點中，則亞穩定狀態取決於其之時序而發生。因此，未達成格雷碼資料GD[4]與二進位資料BD[5]之間的一致性，且因此，可發生32個數位之資料跳躍。換言之，如在圖29B中圖解說明，即使格雷碼資料GD[4]未下降，仍產生進位(COut)，且使上階二進位位元BD[5]反相。因此，發生資料跳躍。
圖30A及圖30B圖解說明當配置位元不一致性防止電路140時之一組態及一時序圖。在位元不一致性防止電路140中，如在圖30B中圖解說明，在格雷碼資料GD[4]之下降期間產生之進位(COut)藉由進位遮罩信號CMASK暫時經受一遮罩。接著，在釋放遮罩之後藉由格雷碼資料GD[4]之值輸出進位COut。以此方式，可藉由將進位遮罩CMASK引入位元不一致性防止電路140而防止一碼鎖存錯誤。
位元不一致性防止電路140具有用於防止位元不一致性之一鎖存電路141。進位遮罩信號CMASK經供應至鎖存電路141以用於防止位元不一致性。在進位遮罩信號CMASK保持在高位準時，用於防止位元不一致性之鎖存電路141遮罩(停止達一預定週期)對應格雷碼資料GD[4]之進位COut之輸出，接著，隨著預定時間的流逝，在進位遮罩信號CMASK被切換至低位準時，藉此輸出進位COut。以此方式，在透 過位元不一致性防止電路140使最高下階位元鎖存電路1204之輸出停止達一預定週期之後，將最高下階位元鎖存電路1204之輸出供應至用於上階M個位元之上階位元計數器部分130之最低計數器1300。
圖31圖解說明用於圖解說明實例4中之一進位遮罩信號之一波形圖。需要進位遮罩信號CMASK在格雷碼(GC)之最高有效位元之下降時序處變為處於高位準之一信號。當格雷碼具有N位元時，可使用位於最高有效位元(第N個位元)下方之位元(即，第(N-1)個位元之一反相信號)作為進位遮罩信號CMASK。此條件係有效的，無關於N之值。在實例4中，採用等效於格雷碼GC[3]之反相信號之一信號作為進位遮罩信號CMASK。
圖32圖解說明包含於AD轉換器110及包含位元不一致性防止電路140之AD轉換器中之一進位遮罩信號產生電路170之一組態實例。進位遮罩信號產生電路170具有一反或(NOR)閘171及一緩衝器172。在NOR閘171中，將位於最高有效位元(第N個位元)下方之格雷碼GC[3]之位元供應至第一輸入終端，且將重設信號供應至第二輸入終端。以此方式，產生進位遮罩信號CMASK作為等效於格雷碼GC[3]之反相信號之一信號。在圖32之組態中，位元不一致性防止電路140具有一反相器142，該反相器142串聯連接至進位遮罩信號CMASK之一供應線。可藉由反相器142之輸出獲得進位遮罩信號CMASK之一反相信號XCMASK，且可藉由反相器142之輸出獲得具有相同於格雷碼GC[3]之相位之進位遮罩信號CMASK。以此方式，在其中可發生亞穩定狀態之格雷碼GC[4]之下降邊緣附近，藉由進位遮罩信號CMASK遮罩至後續級之進位，且在釋放遮罩時藉由格雷碼資料GD[4]之值產生進位。可藉由在不提供位元不一致性防止電路140之情況下調整資料鎖存時序而防止亞穩定狀態之發生。
圖33圖解說明包含於AD轉換器110中之一資料鎖存時序調整電路 180之一組態實例，且圖34圖解說明圖33中之電路之時序圖。舉例而言，資料鎖存時序調整電路180配置於一VCO輸入部分VCOIN中。資料鎖存時序調整電路180引起比較器111之一輸出信號VCO(其係用於最高下階位元鎖存電路1204中之鎖存操作中)與格雷碼資料GD之位準(即，下階位元鎖存電路1204之鎖存節點之信號)同步。接著，資料鎖存時序調整電路180具有以下功能：延遲與格雷碼資料GD同步之信號VCO，以便不藉由根據格雷碼GC之時序執行鎖存，藉此供應信號VCO至下階位元鎖存電路1204。資料鎖存時序調整電路180包含同步鎖存電路181及182以及一延遲部分183。同步鎖存電路182具有與格雷碼資料GD同步、鎖存信號VCO及輸出信號VCO之一功能。當同步鎖存電路181輸出信號VCO時，同步鎖存電路182之輸出保持在高阻抗(Hi-Z)。類似地，當同步鎖存電路182輸出信號VCO時，同步鎖存電路181之輸出保持在高阻抗(Hi-Z)。延遲部分183延遲在同步鎖存電路181及182中與格雷碼資料同步之信號VCO，且該信號VCO經延遲以便不藉由根據格雷碼GC之時序執行鎖存，藉此供應信號VCO至下階位元鎖存電路1204。藉由一或多個延遲元件DLY形成延遲部分183，且根據元件數目或延遲元件之延遲值調整信號VCO之一延遲量。
以此方式，使用藉由資料鎖存時序調整電路180與格雷碼同步及被施加延遲之一同步延遲鎖存信號(VCO_delay)作為一鎖存信號，以便不在位元之改變點之時序處執行資料鎖存。因此，如在圖34中圖解說明，可防止亞穩定狀態之發生。在資料鎖存時序調整電路180中，並列提供同步鎖存電路181及182，此係因為AD轉換器110藉由時脈之一半循環週期之解析度操作。換言之，為維持解析度，並列提供同步鎖存電路181及182以獲得同步鎖存，以便在格雷碼資料之上升及下降時序處並列。
實例5
實例5係實例1至實例4之一修改。在實例5之一電子裝置中，一類比數位轉換器包含一連續逼近型類比數位轉換器。
圖35圖解說明一連續逼近型之AD轉換器之一方案。一AD轉換器210包含一比較器211、包含一連續逼近時脈產生器(未圖解說明)之一控制電路212、一連續逼近暫存器213、一數位類比轉換器(DA轉換器)214及一輸出暫存器215。此處，除比較器211及數位類比轉換器(DA轉換器)214外之一電路，即，包含連續逼近時脈產生器之一控制電路212及包含連續逼近暫存器213及輸出暫存器215之一半導體裝置(FET)具有空乏型場效電晶體。
控制電路212基於比較器211之一比較結果控制待設定至具有N個位元(N：自然數)之連續逼近暫存器213之值。比較器211比較來自感測器40之一類比信號與一信號電壓(其可在DA轉換器214將連續逼近暫存器213之數位值轉變為一類比值時獲得)，藉此將指示該類比信號與該信號電壓之間之一量值相關性之比較結果輸出至控制電路212。控制電路212從連續逼近暫存器213之上階位元朝向下階位元針對各位元執行比較，藉此藉由根據所獲得之比較結果改變連續逼近暫存器213之設定值而透過N次比較將類比信號轉換為一數位值。
舉例而言，當N值係「8」時，控制電路212最初僅將連續逼近暫存器213之第七個位元設定為「1」，且接著，控制電路212使用比較器211比較一類比信號電壓值與對應其之數位值之一類比信號(信號位準VSig)。當所獲得之比較結果指示DA轉換器214之輸出電壓大於信號位準VSig時，控制電路212將連續逼近暫存器213之第七個位元改變為「0」。若否，則控制電路212允許連續逼近暫存器213之第七個位元保持「1」且將第七個位元之值儲存於輸出暫存器215中。此後，在類似於第七個位元之程序之程序中，相對於各位元直至達到第零個位元之位元，最初將該位元設定為「1」，且根據從比較器211輸出之比較結 果將各位元適當地重設為「0」(類似於第七個位元之情況)。當以此方式針對八個位元執行比較時，可獲得其中類比信號被轉換為連續逼近暫存器213中之一數位值之一結果。接著，將AD轉換器210之輸出(儲存於輸出暫存器215中之數位值)發送出至資料鎖存部分55。在圖35中圖解說明之AD轉換器210之轉換速度之範圍約為從1微秒至幾百微秒，藉此具有慢於在實例1至實例3中圖解說明之單一斜率型類比數位轉換器之轉換速度。然而，可將電路大小製成小。
實例6
實例6亦為實例1至實例4之一修改。在實例6之一電子裝置中，一類比數位轉換器包含一三角積分調變型(△Σ調變型)類比數位轉換器(在下文中，稱為△Σ AD轉換器)310。圖36A圖解說明△Σ AD轉換器310之一基本組態。此處，在△Σ AD轉換器中，包含除一積分器311及一數位類比轉換器(DA轉換器)314外之一電路之一半導體裝置(FET)具有空乏型場效電晶體。
△Σ AD轉換器310至少包含積分器311、一量化器(比較器)312、一延遲電路313、形成一回饋系統之一部分之數位類比轉換器(DA轉換器)314及用作為一輸入部分且具有一位準移位功能之一加法器315。在△Σ AD轉換器310中，引起來自感測器40之一類比信號通過積分器311及量化器312，以便成為1位元資料，藉此被輸出至一抽取電路(抽取濾波器電路)321。在抽取電路(抽取濾波器電路)321中，使1位元資料以位元為單位相乘，且基本上針對各時槽使數字「1」經受數位加法。
在圖36A中，圖解說明一第一△Σ AD轉換器310之一實例。然而，舉例而言，如在圖36B中圖解說明，第n次可期望應用一第二△Σ AD轉換器310A。在圖36B中圖解說明之實例中，作為抽取濾波器電路，應用一第二抽取濾波器電路。然而，作為抽取濾波器電路，可應 用一第三抽取濾波器電路。如在圖36B中圖解說明，第二△Σ AD轉換器310A經組態為一增量△Σ AD轉換器，且包含作為△Σ調變器之兩個積分器3111及3112、兩個延遲電路3131及3132、兩個DA轉換器3141及3142及兩個加法器3151及3152。
實例7
舉例而言，應用在實例1至實例6中描述之電子裝置之固態成像裝置可用作一般電子裝置(電子裝備)(諸如一成像設備(諸如一數位照相機及一攝影機)、可攜式終端裝備(諸如包含一成像功能之一可攜式電話)及使用一影像讀取部分中之固態成像裝置之一影印機)中之一成像部分(影像提取部分)。可存在其中成像設備形成為待安裝於一電子裝置上之一模組形狀(即，一相機模組)之一情況。
圖37圖解說明描述一成像設備(相機設備)(其係本發明之電子裝置之一實例)之一組態實例之一方塊圖。然而，一成像裝置400(其係實例7之電子裝置)具有：包含一透鏡群組401及類似物之一光學系統、一成像元件402、一DSP電路403(其係信號處理部分之一相機信號)、一圖框記憶體404、一顯示裝置405、一記錄裝置406、一作業系統407、一電力供應系統408及類似物。DSP電路403、圖框記憶體404、顯示裝置405、記錄裝置406、作業系統407及電力供應系統408經組態以透過一匯流排線409彼此連接。
透鏡群組401自一成像主體獲取入射光(影像光)，以便成像於一成像元件402之一成像平面上。成像元件402將藉由透鏡群組401成像於成像平面上之入射光之一光量轉換為輸出為一像素信號(類比信號)之一電信號。顯示裝置405包含諸如一液晶顯示裝置及一有機電致發光(EL)顯示裝置之一面板型顯示裝置，且顯示藉由成像元件402成像之移動圖像及靜止影像。記錄裝置406將藉由成像元件402成像之移動圖像及靜止影像記錄於諸如一記憶體卡、一錄影帶或一數位光碟 (DVD)之一記錄媒體中。作業系統407回應於一使用者之操作發出關於成像裝置400所具有之各種功能之操作命令。電力供應系統408相對於DSP電路403、圖框記憶體404、顯示裝置405、記錄裝置406及作業系統407適當地供應用作此等供應主體之一操作電源之各種電源。
將此一成像裝置400應用至一攝影機、一數位照相機及用於諸如一可攜式電話之行動裝備之一相機模組。在成像裝置400中，作為成像元件402，可使用可以較低功率消耗實現影像資料(數位元資料)之高速讀取之上述各種實例中之電子裝置(固態成像裝置)。因此，可在很大程度上促成成像裝置400之低功率消耗。
實例8
在實例8中，將描述包含空乏型場效電晶體之各種場效電晶體。
當空乏型場效電晶體係具有一SOI結構之一半導體裝置(稱為「SOI型半導體裝置」)時，SOI型半導體裝置被廣泛地分割為兩個結構。換言之，該等結構之一者係一完全空乏型SOI結構(參考圖38A)，該完全空乏型SOI結構之空乏層(其在SOI型半導體裝置之一操作期間被誘導至一閘極電極正下方之一通道形成區域(亦稱為一本體部分))到達一絕緣層與一SOI層之間的介面。另一結構係一部分空乏型SOI結構(參考圖38B)，其中空乏層未到達絕緣層與SOI層之間的介面，從而留下一中性區域。
舉例而言，如在圖38A及圖38B中圖解說明，SOI型半導體裝置形成於基於一智能切割方法及一基板積層技術形成之一SOI基板中，基於一植氧分離(SIMOX)方法形成之一SOI基板中及其中一絕緣層形成於矽半導體基板之一表面上且一矽層形成於絕緣層上之一SOI基板中。此處，SOI基板具有其中積層一矽半導體基板70、由SiO2製成之一絕緣層71及一矽層(SOI層)72之一組態及一結構。除矽層外，SOI型半導體裝置亦包含：一汲極區域75A；一源極區域75B；一通道形 成區域76，其係插置於汲極區域75A與源極區域75B之間的半導體層72之一區域；及一閘極電極73，其經提供透過一閘極絕緣層74面向通道形成區域76。
此處，在具有完全空乏型SOI結構之半導體裝置中，由於施加至閘極電極73之一電壓，一通道77形成於閘極電極73正下方之通道形成區域76中，且一空乏層78形成於通道77與絕緣層71之間(參考圖38A)。在具有一部分空乏型SOI結構之半導體裝置中，由於施加至閘極電極73之一電壓，通道77形成於閘極電極73正下方之通道形成區域76中且空乏層78形成於通道77之下。然而，未空乏之一區域79形成於空乏層78與絕緣層71之間的本體部分之一底部中(參考圖38B)。具有一完全空乏型SOI結構之半導體裝置與具有一部分空乏型SOI結構之半導體裝置之間的差異主要係矽層(SOI層)之厚度。在具有一完全空乏型SOI結構之半導體裝置中，矽層72之厚度(例如)等於或小於50奈米。在具有一部分空乏型SOI結構之半導體裝置中，矽層72之厚度(例如)等於或小於100奈米。
另外，空乏型場效電晶體可為在日本未審查專利申請公開案第2009-182360號中揭示之包含一鰭片結構(亦稱為一雙閘極結構或一三閘極結構)之一半導體裝置。具有鰭片結構之半導體裝置(在圖39A中圖解說明其之示意圖及部分透視圖)亦具有SOI結構。特定言之，在具有鰭片結構之空乏型場效電晶體中，由SiO2製成之一絕緣層81形成於一矽半導體基板80之表面上，且由矽製成之一突出部分(SOI層)82形成於一絕緣層81上。一通道形成區域(本體部分)86、一汲極區域85A及一源極區域85B形成於突出部分82中。在突出部分82A之一部分之表面上形成閘極絕緣層84，且透過閘極絕緣層84形成一閘極電極83，以便橫跨突出部分82。在具有鰭片結構之空乏型場效電晶體中，閘極電極83及閘極絕緣層84面向通道形成區域(本體部分)86之三個表面。 可藉由施加一電壓至閘極電極83使通道形成區域(本體部分)86完全空乏，藉此組態完全空乏型之半導體裝置。
另外，空乏型場效電晶體可為在日本未審查專利申請公開案(PCT申請案之譯文)第2013-507000號中揭示之具有深度空乏通道結構之半導體裝置。如圖39B圖解說明一示意及部分側視圖，具有深度空乏通道結構之半導體裝置包含：一源極/汲極區域95，其形成於形成在矽半導體基板90上之一p井98上方；一通道形成區域96，其形成於源極/汲極區域95之間；及一閘極電極93，其經形成以透過閘極絕緣層94面向通道形成區域96。一側壁94'形成於閘極電極93之一側壁上。一終端部分(電極層)97經形成遠離源極/汲極區域95且與p井98接觸。此外，一高濃度雜質區域99形成於p井98與通道形成區域96之間的一邊界區域中，且遠離源極/汲極區域95。
為形成其中混合空乏型場效電晶體、高崩潰電壓MOS電晶體及低崩潰電壓MOS電晶體(在下文中，作為一般術語，可簡稱為「MOS電晶體」)之一電路群組，舉例而言，當使用SOI基板時，可從其中應藉由例如一蝕刻方法形成MOS電晶體之SOI基板之區域移除絕緣層71及半導體層72，且可曝露塊狀矽半導體基板70，藉此在所曝露矽半導體基板70之一部分中形成MOS電晶體。另外，替代性地，可在其中視需要應形成塊狀矽半導體基板70之空乏型場效電晶體之區域中執行離子植入，藉此在其中應形成空乏型場效電晶體之區域中形成絕緣層71及半導體層72。
在上文中，已基於較佳實例描述本發明。然而，本發明不限於實例。包含實例中描述之AD轉換器及空乏型場效電晶體之電子裝置之組態及結構僅為實例，以便能夠進行適當地改變。組態高崩潰電壓電晶體系統電路及低崩潰電壓電晶體系統電路之各種電路亦為實例，以便能夠進行適當地改變。在實例中，已給出主要關於包含固態成像 設備之電子裝置之描述。然而，電子裝置不限於固態成像設備。
本發明可採用以下組態。
[A01]電子裝置：第一實施例
一種電子裝置，其包含具有其中配置複數個感測器之一感測器部分之一第一半導體晶片及具有其中處理藉由該感測器獲得之一信號之一信號處理部分之一第二半導體晶片。該第一半導體及該第二半導體被積層。該信號處理部分之至少一部分具有一空乏型場效電晶體。
[A02]電子裝置：第二實施例
一種電子裝置，其包含具有其中配置複數個感測器之一感測器部分之一第一半導體晶片及具有其中處理藉由該感測器獲得之一信號之一信號處理部分之一第二半導體晶片。積層該第一半導體及該第二半導體。該信號處理部分具有一高崩潰電壓電晶體系統電路及一低崩潰電壓電晶體系統電路。該低崩潰電壓電晶體系統電路之至少一部分具有一空乏型場效電晶體。
[A03]在如[A02]之電子裝置中，該高崩潰電壓電晶體系統電路與該感測器部分彼此平面地重疊。在該第二半導體晶片中，一屏蔽區域形成於面向該第一半導體晶片之該感測器部分之該高崩潰電壓電晶體系統電路上方。
[A04]在如[A02]之電子裝置中，該高崩潰電壓電晶體系統電路與該感測器部分未彼此平面地重疊。
[A05]在如[A01]至[A04]中任一項之電子裝置中，該感測器係一影像感測器。該電子裝置係一固態成像裝置。
[A06]在如[A05]之電子裝置中，該影像感測器係一CMOS影像感測器。
[A07]在如[A01]至[A06]中任一項之電子裝置中，該空乏型場效電晶體具有一完全空乏型SOI結構。
[A08]在如[A01]至[A06]中任一項之電子裝置中，該空乏型場效電晶體具有一部分空乏型SOI結構。
[A09]在如[A01]至[A06]中任一項之電子裝置中，該空乏型場效電晶體具有一鰭片結構。
[A10]在如[A01]至[A06]中任一項之電子裝置中，該空乏型場效電晶體具有一深度空乏通道結構。
[A11]在如[A01]至[A10]中任一項之電子裝置中，該信號處理部分或該低崩潰電壓電晶體系統電路具有一類比數位轉換器。該類比數位轉換器之一部分具有該空乏型場效電晶體。
[A12]在如[A11]之電子裝置中，該類比數位轉換器包含一單一斜率型類比數位轉換器、一連續逼近型類比數位轉換器及一三角積分調變型類比數位轉換器。
[A13]在如[A11]或[A12]之電子裝置中，該類比數位轉換器包含一格雷碼計數器。
[A14]在如[A11]之電子裝置中，相對於複數個該等感測器提供一類比數位轉換器。作為一單一斜率型類比數位轉換器之該類比數位轉換器具有：一斜坡電壓產生器；一比較器，藉由該感測器獲得之一類比信號及來自該斜坡電壓產生器之一斜坡電壓被輸入至該比較器；及一計數器部分，一時脈從一時脈供應部分被供應至該計數器部分且該計數器部分基於該比較器之一輸出信號進行操作。該計數器部分之至少一部分具有該空乏型場效電晶體。
[A15]在如[A14]之電子裝置中，該時脈供應部分具有該空乏型場效電晶體。
[A16]在如[A11]至[A13]中任一項之電子裝置中，該信號處理部分或該低崩潰電壓電晶體系統電路包含連接至該類比數位轉換器之該時脈供應部分。該時脈供應部分具有該空乏型場效電晶體。
[A17]在如[A16]之電子裝置中，該時脈供應部分具有一PLL電路。
[A18]在如[A01]至[A17]中任一項之電子裝置中，該第二半導體晶片進一步具備一記憶體部分。
[A19]如[A01]至[A17]中任一項之電子裝置進一步包含具備一記憶體部分之一第三半導體晶片。該等半導體晶片係以該第一半導體晶片、該第二半導體晶片及該第三半導體晶片之順序加以積層。
[B01]在如[A01]之電子裝置中，一信號處理部分包含一類比數位轉換器、一記憶體部分、一資料處理部分、一電流源及一控制部分。以快於一圖框速率之一第一速度將藉由一類比數位轉換器之數位化影像資料傳送至該記憶體部分。該資料處理部分以慢於該第一速度之一第二速度從該記憶體部分讀出該影像資料。當從該記憶體部分讀出該數位資料時，該控制部分停止該電流源之一操作及至少該類比數位轉換器之一操作。
[B02]在如[B01]之電子裝置中，該控制部分以垂直同步信號作為一單位停止該電流源之該操作及該類比數位轉換器之該操作。
[B03]在如[B01]或[B02]之電子裝置中，該信號處理部分相對於針對各感測器列從該感測器部分之各感測器讀出之該類比信號以感測器行作為一單位並列地執行信號處理。
[B04]在如[B03]之電子裝置中，該信號處理部分具有：一資料鎖存部分，其鎖存在該類比數位轉換器中數位化之該數位資料；及一並列/串列轉換部分，其將從該資料鎖存部分輸出之該數位資料從並列資料轉換為串列資料。在該類比數位轉換器中數位化之該數位資料經受管線傳送至該記憶體部分。
[B05]在如[B04]之電子裝置中，該信號處理部分在一水平週期期間藉由該類比數位轉換器執行數位化處理，且在後續1水平週期中 將該數位化之數位資料傳送至該資料鎖存部分。
[B06]在如[B04]之電子裝置中，該信號處理部分在一水平週期期間藉由該類比數位轉換器執行數位化處理，且在後續1水平週期中透過該資料鎖存部分及行解碼器將該數位化之數位資料傳送至該記憶體部分。
[B07]在如[B03]之電子裝置中，該信號處理部分具有：一資料鎖存部分，其鎖存在該類比數位轉換器中數位化之該數位資料；及一資料壓縮部分，其壓縮從該資料鎖存部分輸出之該數位資料；及一並列/串列轉換部分，其將從該資料鎖存部分輸出之該數位資料從該並列資料轉換為該串列資料。在該類比數位轉換器中數位化之該數位資料經受管線傳送至該記憶體部分。
[B08]在如[B07]之電子裝置中，該信號處理部分在一水平週期期間藉由該類比數位轉換器執行數位化處理，且在後續1水平週期中將該數位化之數位資料傳送至該資料鎖存部分。
[B09]在如[B07]之電子裝置中，該信號處理部分在一水平週期期間藉由該類比數位轉換器執行數位化處理，且在後續1水平週期中透過該資料鎖存部分及該行解碼器將該數位化之數位資料傳送至該記憶體部分。
[B10]在如[B01]至[B09]中任一項之電子裝置中，該信號處理部分具有兩個或兩個以上類比數位轉換器，且在該兩個或兩個以上類比數位轉換器中並列執行數位化處理。
[B11]在如[B10]之電子裝置中，該兩個或兩個以上類比數位轉換器藉由在該感測器部分之信號線之一延伸方向上分割為兩側而配置。
[B12]在如[B01]至[B11]中任一項之電子裝置中，以預定數目個感測器作為一單位針對各感測器單元提供連接至該信號線之該電流 源、該信號處理部分及該記憶體部分。該信號處理部分相對於從各感測器單元之該感測器讀出之該類比信號並列執行該信號處理。
[B13]在如[B12]之電子裝置中，該信號處理部分相對於針對各感測器從該預定數目個感測器讀出之該類比信號以一預定順序執行該信號處理。
[B14]在如[B01]至[B13]中任一項之電子裝置中，該資料處理部分具有：一解碼器，其指定關於該記憶體部分之行位址；及一感測放大器，其讀出該指定行位址之該數位資料。透過該感測放大器及該解碼器從該記憶體部分讀出該數位資料。
[B15]在如[B01]至[B14]中任一項之電子裝置中，該資料處理部分在曝光週期期間從該記憶體部分讀出該數位資料。
[B16]在如[B01]至[B15]中任一項之電子裝置中，該控制部分在停止連接至該信號線之該電流源之該操作時阻斷該信號線與該電流源之間的電流匯流排。
[B17]在如[B16]之電子裝置中，該控制部分在阻斷該信號線與該電流源之間的該電流匯流排時施加固定電位至該信號線。
[C01]一種電子裝置，其包括：一積層結構，其包含一第一半導體晶片及一第二半導體晶片，該第一半導體晶片包含一感測器部分，在該感測器部分中配置若干感測器，且該第二半導體晶片包含一信號處理部分，在該信號處理部分中處理藉由該感測器獲得之信號，其中該信號處理部分包含一空乏型場效電晶體。
[D02]一種電子裝置，其包括：一積層結構，其包含一第一半導體晶片及一第二半導體晶片，該第一半導體晶片包含一感測器部分，在該感測器部分中配置 若干感測器，且該第二半導體晶片包含一信號處理部分，在該信號處理部分中處理藉由該等感測器獲得之信號，其中該信號處理部分包含一高崩潰電壓電晶體電路及一低崩潰電壓電晶體電路，且其中該低崩潰電壓電晶體電路包含一空乏型場效電晶體。
[D03]如[D02]之電子裝置，其中在一平面透視圖中該高崩潰電壓電晶體電路與該感測器部分彼此重疊，且其中在該第二半導體晶片中，一遮光區域形成於該高崩潰電壓電晶體電路與該感測器部分之間。
[D04]如[D02]之電子裝置，其中在一平面透視圖中該高崩潰電壓電晶體電路與該感測器部分未彼此重疊。
[D05]如[D02]之電子裝置，其中該等感測器係影像感測器，且其中該電子裝置係一固態成像裝置。
[D06]如[D05]之電子裝置，其中該等影像感測器係CMOS影像感測器。
[D07]如[D02]之電子裝置，其中該空乏型場效電晶體包含一完全空乏型SOI結構。
[D08]如[D02]之電子裝置，其中該空乏型場效電晶體包含一部分空乏型SOI結構。
[D09]如[D02]之電子裝置，其中該空乏型場效電晶體包含一鰭片結構。
[D10]如[D02]之電子裝置， 其中該空乏型場效電晶體包含一深度空乏通道結構。
[D11]如[D02]之電子裝置，其中該信號處理部分及該低崩潰電壓電晶體電路之至少一者包含一類比數位轉換器，且其中該類比數位轉換器包含該空乏型場效電晶體。
[D12]如[D11]之電子裝置，其中該類比數位轉換器包含以下至少一者：一單一斜率型類比數位轉換器、一連續逼近型類比數位轉換器及一三角積分調變型類比數位轉換器。
[D13]如[D11]之電子裝置，其中該類比數位轉換器包含一格雷碼計數器。
[D14]如[D11]之電子裝置，其中相對於複數個該等感測器提供該類比數位轉換器，其中該類比數位轉換器係一單一斜率型類比數位轉換器且包含一斜坡電壓產生器，一比較器，藉由該感測器獲得之一類比信號及來自該斜坡電壓產生器之一斜坡電壓被輸入至該比較器；及一計數器部分，一時脈從一時脈供應部分被供應至該計數器部分且該計數器部分基於該比較器之一輸出信號進行操作，且其中該計數器部分包含該空乏型場效電晶體。
[D15]如[D14]之電子裝置，其中該時脈供應部分包含該空乏型場效電晶體。
[D16]如[D11]之電子裝置，其中該信號處理部分或該低崩潰電壓電晶體電路包含連接至該類比數位轉換器之一時脈供應部分，且其中該時脈供應部分具有該空乏型場效電晶體。
[D17]如[D16]之電子裝置，其中該時脈供應部分包含一PLL電路。
[D18]如[D02]之電子裝置，其中該第二半導體晶片包含一記憶體部分。
[D19]如[D02]之電子裝置，其進一步包括：一第三半導體晶片，其具備一記憶體部分，其中該第一半導體晶片、該第二半導體晶片及該第三半導體晶片係以該第一半導體晶片、該第二半導體晶片及該第三半導體晶片之順序加以積層。
[D20]如[D13]之電子裝置，其中該格雷碼計數器包含該空乏型場效電晶體。
熟習此項技術者應理解，只要在隨附申請專利範圍或其等效物之範疇內，可取決於設計需求及其他因素進行各種修改、組合、子組合及更改。
70‧‧‧矽半導體基板
71‧‧‧絕緣層
72‧‧‧矽層(絕緣體上矽(SOI)層)/半導體層
73‧‧‧閘極電極
74‧‧‧閘極絕緣層
75A‧‧‧汲極區域
75B‧‧‧源極區域
76‧‧‧通道形成區域
77‧‧‧通道
78‧‧‧空乏層

Claims (20)

  1. 一種電子裝置，其包括：一積層結構，其包含一第一半導體晶片及一第二半導體晶片，該第一半導體晶片包含一感測器部分，在該感測器部分中配置若干感測器，且該第二半導體晶片包含一信號處理部分，在該信號處理部分中處理由該感測器獲得之信號，其中該信號處理部分包含一空乏型場效電晶體。
  2. 一種電子裝置，其包括：一積層結構，其包含一第一半導體晶片及一第二半導體晶片，該第一半導體晶片包含一感測器部分，在該感測器部分中配置若干感測器，且該第二半導體晶片包含一信號處理部分，在該信號處理部分中處理由該等感測器獲得之信號，其中該信號處理部分包含一高崩潰電壓電晶體電路及一低崩潰電壓電晶體電路，且其中該低崩潰電壓電晶體電路包含一空乏型場效電晶體。
  3. 如請求項2之電子裝置，其中在一平面透視圖中該高崩潰電壓電晶體電路與該感測器部分彼此重疊，且其中在該第二半導體晶片中，一遮光區域係形成於該高崩潰電壓電晶體電路與該感測器部分之間。
  4. 如請求項2之電子裝置， 其中在一平面透視圖中該高崩潰電壓電晶體電路與該感測器部分未彼此重疊。
  5. 如請求項2之電子裝置，其中該等感測器係影像感測器，且其中該電子裝置係一固態成像裝置。
  6. 如請求項5之電子裝置，其中該等影像感測器係CMOS影像感測器。
  7. 如請求項2之電子裝置，其中該空乏型場效電晶體包含一完全空乏型SOI結構。
  8. 如請求項2之電子裝置，其中該空乏型場效電晶體包含一部分空乏型SOI結構。
  9. 如請求項2之電子裝置，其中該空乏型場效電晶體包含一鰭片結構。
  10. 如請求項2之電子裝置，其中該空乏型場效電晶體包含一深度空乏通道結構。
  11. 如請求項2之電子裝置，其中該信號處理部分及該低崩潰電壓電晶體電路之至少一者包含一類比數位轉換器，且其中該類比數位轉換器包含該空乏型場效電晶體。
  12. 如請求項11之電子裝置，其中該類比數位轉換器包含一單一斜率型類比數位轉換器、一連續逼近型類比數位轉換器及一三角積分調變型類比數位轉換器中之至少一者。
  13. 如請求項11之電子裝置，其中該類比數位轉換器包含一格雷碼計數器。
  14. 如請求項11之電子裝置， 其中相對於複數個該等感測器提供該類比數位轉換器，其中該類比數位轉換器係一單一斜率型類比數位轉換器，且包含一斜坡電壓產生器，一比較器，由該感測器獲得之一類比信號及來自該斜坡電壓產生器之一斜坡電壓被輸入至該比較器；及一計數器部分，一時脈從一時脈供應部分供應至該計數器部分，且該計數器部分基於該比較器之一輸出信號來進行操作，且其中該計數器部分包含該空乏型場效電晶體。
  15. 如請求項14之電子裝置，其中該時脈供應部分包含該空乏型場效電晶體。
  16. 如請求項11之電子裝置，其中該信號處理部分或該低崩潰電壓電晶體電路包含經連接至該類比數位轉換器之一時脈供應部分，且其中該時脈供應部分具有該空乏型場效電晶體。
  17. 如請求項16之電子裝置，其中該時脈供應部分包含一PLL電路。
  18. 如請求項2之電子裝置，其中該第二半導體晶片包含一記憶體部分。
  19. 如請求項2之電子裝置，進一步包括：一第三半導體晶片，其具備一記憶體部分，其中該第一半導體晶片、該第二半導體晶片及該第三半導體晶片係以該第一半導體晶片、該第二半導體晶片及該第三半導體晶片之順序積層。
  20. 如請求項13之電子裝置，其中該格雷碼計數器包含該空乏型場效電晶體。
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