CN110581965B - 电子装置 - Google Patents

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Abstract

公开一种包括包含第一半导体芯片和第二半导体芯片的叠层结构的电子装置。在一个示例中，所述第一半导体芯片包括在其中布置传感器的传感器部分，且所述第二半导体芯片包括在其中处理由所述传感器获得的信号的信号处理部分。该信号处理部分包括高击穿电压晶体管电路和低击穿电压晶体管电路。该低击穿电压晶体管电路包括耗尽型场效应晶体管。

Description

电子装置
本申请是申请号为201410800494.1、申请日为2014年12月19日、发明名称为“电子装置”的发明专利申请的分案申请。
相关申请的交叉引用
本申请要求于2013年12月26日提交的日本优先权专利申请JP 2013-268253的权益，其整体内容通过引用合并于此。
技术领域
本公开涉及电子装置。
背景技术
在诸如固态成像器件(具有其中诸如CMOS图像传感器的多个传感器以二维矩阵布置的结构)之类的电子装置中，对于信号处理的进步和小型化的需求正在增加。为了实现该需求，例如日本未审查专利申请公开第2011-159958号已经提出了通过以叠层(lamination)结构提供多个半导体芯片将大型信号处理电路集成在具有等效于现有技术中的尺寸的尺寸的半导体芯片中的方法。具体地，该方法具有如下叠层结构，其中在配备有用于信号处理的逻辑电路的芯片(以下，还可以称为“第二半导体芯片”)上叠层配备有其中以二维矩阵布置生成模拟信号的多个传感器的传感器部分(传感器阵列)的半导体芯片(以下，还可以称为“第一半导体芯片”)。配置第一半导体芯片的各种电路以及配置第二半导体芯片的各种电路例如通过在第一半导体芯片中形成的直接接触(through contact)(硅)VIA(TC(S)V)彼此连接。因此，通过以此方式叠层多个半导体芯片来实现电子装置的小型化。
发明内容
顺便提及，在半导体芯片中，每单位面积半导体器件的数量变得巨大，导致整体上在半导体芯片中半导体器件的泄漏电流的增加的主要缺点。存在由伴随着功耗增加的热噪声引起的传感器的性能劣化的另一主要缺点。
因此，期望提供具有如下配置和结构的电子装置，其中在半导体芯片中可以实现低功耗并可以防止热噪声引起的传感器的性能劣化。
根据一个示例，公开了包括包含第一半导体芯片和第二半导体芯片的叠层结构的电子装置。第一半导体芯片包括其中布置传感器的传感器部分，第二半导体芯片包括其中处理传感器获得的信号的信号处理部分，该信号处理部分包括耗尽型场效应晶体管。
根据另一示例，电子装置包括叠层结构，该叠层结构包括第一半导体芯片和第二半导体芯片。该第一半导体芯片包括其中布置传感器的传感器部分，而该第二半导体芯片包括其中处理由传感器获得的信号的信号处理部分，其中，信号处理部分包括高击穿电压晶体管电路和低击穿电压晶体管电路，并且其中该低击穿电压晶体管电路包括耗尽型场效应晶体管。
根据另一示例，提供了包括具有其中布置传感器的传感器部分的第一半导体芯片和具有其中处理由传感器获得的信号的信号处理部分的第二半导体芯片。第一半导体和第二半导体叠层。信号处理部分具有高击穿电压晶体管系统电路和低击穿电压晶体管系统电路。低击穿电压晶体管系统电路的至少一部分具有耗尽型场效应晶体管。
在根据一些示例的电子装置中，信号处理部分的至少一部分具有耗尽型场效应晶体管或低击穿电压晶体管系统电路的至少一部分具有耗尽型场效应晶体管，以使得可以整体上在电子装置中实现低功耗。其结果是，可以防止由热噪声引起的传感器的性能劣化。在本说明书中描述的效果仅为示例，而不限制于此，并且可以存在额外的效果。
附图说明
图1是示例1中的电子装置的概念图；
图2是图示示例1中的电子装置在第一半导体芯片侧上的电路以及在第二半导体芯片侧上的电路的具体配置的电路图；
图3是图示示例1中的电子装置中单斜型(single slope-type)模数转换器的操作的时序图；
图4是图示示例1中的电子装置中信号处理部分的配置的具体示例的框图；
图5是用于图示示例1中的电子装置中电路操作的时序图；
图6是图示用于当停止示例1的电子装置中的电流源的操作时切断(cutting off)信号线和电流源之间的电流的通路的电路配置的示例的电路图；
图7是用于图示在示例1的电子装置中图像数据从数据锁存部分存储到存储器部分并且该图像数据从存储器部分输出的操作的框图；
图8是图示在示例1的电子装置中信号处理部分的配置的另一具体示例的框图；
图9是图示当提供模数转换器及其伴随电路部分的两个系统时具有叠层结构的布局示例1A的布局图；
图10是图示当提供模数转换器及其伴随电路部分的四个系统时具有叠层结构的布局示例1B的布局图；
图11是图示当提供模数转换器及其伴随电路部分的四个系统时具有叠层结构的布局示例1C的布局图；
图12是图示示例2中的电子装置中在第一半导体芯片侧上的电路的具体配置的电路图；
图13是图示示例2中的电子装置中在第二半导体芯片侧上的电路的具体配置的电路图；
图14是用于图示示例2的电子装置中电路操作的时序图；
图15是图示示例2的电子装置中具有叠层结构的布局示例2的布局图；
图16是图示示例3中的电子装置中在第一半导体芯片侧上的电路的具体配置的电路图；
图17是图示示例3中的电子装置中在第二半导体芯片侧上的电路的具体配置的电路图；
图18是图示示例3的电子装置中具有叠层结构的布局示例3A的布局图；
图19是图示示例3的电子装置中具有叠层结构的布局示例3B的布局图；
图20是图示示例4的电子装置中包括格雷码计数器的模数转换器的基本配置示例的视图；
图21是图示示例4的电子装置中格雷码计数器的输出以及较低位锁存部分和较高位计数器部分之间的基本布置关系的视图；
图22是图示示例4的电子装置中在较低位锁存部分中锁存的格雷码以及较高位计数器部分的每一个计数器的输出的示例的视图；
图23是图示示例4的电子装置中配置较高位计数器部分的计数器的配置示例的视图；
图24是图示当在图23中所示的计数器中切换相(phase)P和相D时数据反转(datainversion)的功能的视图；
图25是图示当四个计数器处于级联连接时包括输出数据的状态转移(statetransition)的时序图的示例的视图；
图26是图示示例4的电子装置中信号处理电路的相关双采样的算术处理的视图；
图27是图示示例4的电子装置中二进制数据的相关双采样算术处理和格雷码的具体示例的视图；
图28是图示通过在列内增加较低位锁存部分的锁存数据来进行相关双采样的处理的相关双采样处理部分的配置示例的电路图；
图29A和29B是图示当未布置位不一致性防止电路时的配置和时序图的视图；
图30A和30B是图示当布置位不一致性防止电路时的配置和时序图的视图；
图31是图示示例4的电子装置中的进位掩码信号(carry mask signal)的波形图；
图32是图示包括进位掩码信号生成电路和位不一致性防止电路的处理部分的配置示例的视图；
图33是图示数据锁存定时调整电路的配置示例的视图；
图34是图示图33中所示的数据锁存定时调整电路的时序图的视图；
图35是图示示例5的电子装置中逐次逼近型模数转换器(successiveapproximation-type analog-digital converter)的配置的电路图；
图36A和36B是图示示例6的电子装置中delta-sigma调制型(Δ∑调制型)模数转换器的配置的电路图；
图37是图示作为根据本公开的实施例的电子装置的示例的成像装置的配置示例的框图；
图38A和38B分别图示具有完整耗尽型SOI结构的耗尽型场效应晶体管以及具有部分耗尽型SOI结构的耗尽型场效应晶体管的示意性部分横截面视图；以及
图39A和39B分别图示具有鳍状结构(fin structure)的耗尽型场效应晶体管的示意性部分横截面视图以及具有深度耗尽沟道结构的半导体器件的示意性部分横截面视图。
具体实施方式
以下，本公开将参考附图基于示例描述。然而，本公开不限于示例，并且示例中的各种数值和材料是示例。将以如下顺序给出描述。
1.贯穿根据本公开的第一实施例和第二实施例的电子装置的描述
2.示例1(根据本公开的第一实施例和第二实施例的电子装置：单斜型模数转换器)
3.示例2(示例1的修改)
4.示例3(示例1的另一修改)
5.示例4(示例1到示例3的修改：格雷码计数器)
6.示例5(示例1到示例4的修改：逐次逼近型模数转换器)
7.示例6(示例1到示例4的修改：delta-sigma调制型模数转换器)
8.示例7(配置根据本公开的实施例的电子装置的固态成像器件的配置示例)
9.示例8(各种耗尽型场效应晶体管的描述)等
贯穿根据本公开第一实施例和第二实施例的电子装置的描述
根据本公开第一实施例的电子装置包括信号处理部分的一部分还存在于第一半导体芯片中的情况。
在根据本公开第二实施例的电子装置，高击穿电压晶体管系统电路和传感器部分可以平面地彼此重叠，并且在第二半导体芯片中，可以在面向第一半导体芯片的传感器部分的高击穿电压晶体管系统电路之上形成遮蔽区域(shading region)。例如，遮蔽区域可以通过合适地布置在第二半导体芯片上形成的布线而获得。否则，高击穿电压晶体管系统电路和传感器部分可以不彼此平面重叠地形成，以使得无需通过采用这样的形成而形成遮蔽区域。因此，可以实现步骤、结构和配置的简化、在设计方面自由度的改进以及在布局设计方面的限制减少。
在根据包括上述优选形式的本公开第一实施例或第二实施例的电子装置中，传感器可以是图像传感器，并且电子装置可以是固态成像器件。在该情况下，图像传感器可以是CMOS图像传感器。然而，不限于此，图像传感器还可以是CCD图像传感器。图像传感器可以是背照型(back-side illumination-type)或可以是前照型(front-side illumination-type)。固态成像器件可以用作诸如便携式终端装备(诸如包括成像功能的便携式电话、数码相机、单镜头反光相机、摄录像机或监控相机)之类的电子装置(电子设备)中的其图像捕获部分(图像获取部分)。此外，除了相机之外的测量设备、测量仪器和监视设备可以例举为电子装置。距离测量传感器(包括相差传感器)、X光传感器、生物传感器(指纹传感器、静脉传感器(vein sensor)等)、温度传感器(红外传感器)、压力传感器、毫米波传感器、照度传感器和热传感器可以例举为传感器。此外，可以提供混合图像传感器和这些传感器的传感器。
此外，在根据包括上述优选形式的本公开第一实施例或第二实施例的电子装置中，耗尽型场效应晶体管可以形成以具有完全耗尽型SOI结构，可以形成以具有部分耗尽型SOI结构，可以形成以具有鳍状结构(还称为双栅极结构或三栅极结构)，或可以形成以具有深度耗尽沟道结构。
此外，在根据包括上述优选形式的本公开第一实施例或第二实施例的电子装置中，信号处理部分或低击穿电压晶体管系统电路可以包括模数转换器，并且模数转换器的一部分可以具有耗尽型场效应晶体管。
在上述优选配置中，模数转换器可以包括单斜型模数转换器、逐次逼近型模数转换器以及delta-sigma调制型(Δ∑调制型)模数转换器。在优选配置和形式中，模数转换器可以形成为包括格雷码计数器。然而，不限于此，快闪型(flash type)、半快闪型、子区域型(subranging type)、流水线型、每级一位型(bit-per-stage type)、幅度放大器型等可以例举为模数转换器。
以其他方式，在上述优选配置中，一个模数转换器可以对于多个传感器提供。作为单斜型模数转换器的模数转换器可以具有斜坡电压生成器(基准电压生成器)、向其输入由传感器获得的模拟信号和来自斜坡电压生成器(基准电压生成器)的斜坡电压的比较器以及向其供应来自时钟供应部分的时钟并且其基于比较器的输出信号操作的计数器部分。计数器部分的至少一部分可以具有耗尽型场效应晶体管。在该情况下，时钟供应部分可以具有耗尽型场效应晶体管。
以其他方式，在上述优选配置中，信号处理部分或低击穿电压晶体管系统电路可以包括连接到模数转换器的时钟供应部分。时钟供应部分可以具有耗尽型场效应晶体管。在该情况下，时钟供应部分可以具有PLL电路。
这里，在单斜型模数转换器中，例如，除了计数器部分或时钟供应部分之外，配置在比较器或斜坡电压生成器(基准电压生成器)中包括的数模转换器(DA转换器)的半导体器件(FET)也可以具有耗尽型场效应晶体管。在逐次逼近型模数转换器中，例如，配置逐次逼近时钟生成器、逐次逼近寄存器或输出寄存器的半导体器件(FET)可以具有耗尽型场效应晶体管。在delta-sigma调制型(Δ∑调制型)模数转换器中，例如，配置延迟电路的半导体器件(FET)可以具有耗尽型场效应晶体管。此外，配置在电子装置中包括的定时控制电路、图像信号处理部分等的半导体器件(FET)可以具有耗尽型场效应晶体管。
此外，在根据包括上述优选形式和配置的本公开第一实施例或第二实施例的电子装置中，第二半导体芯片可以进一步配备有存储器部分。以其他方式，电子装置可以进一步包括配备有存储器部分的第三半导体芯片。半导体芯片可以以第一半导体芯片、第二半导体芯片和第三半导体芯片的顺序叠层。存储器部分可以具有非易失性存储器或可以具有易失性存储器。
此外，在根据包括上述优选形式和配置的本公开第一实施例或第二实施例的电子装置中，在第二半导体芯片中，在其外部周边部分上可以布置模数转换器。以其他方式，在第二半导体芯片中，模数转换器可以布置在传感器部分之下。
在根据本公开第一实施例或第二实施例的电子装置中，多个传感器布置在传感器部分中。然而，取决于电子装置的配置和结构，多个传感器可以以二维矩阵(以行和列)排列，或可以以一维形状(线)排列。硅半导体衬底可以例举为配置半导体芯片的半导体衬底。尽管其取决于要形成的耗尽型场效应晶体管的配置，但是可以例举所谓的绝缘体上硅(SOI)衬底。第一半导体芯片和第二半导体芯片的叠层(接合)可以基于现有方法进行。在第一半导体芯片中形成的传感器部分和在第二半导体芯片中形成的信号处理部分之间的电连接可以例如基于TC(S)V进行，或可以基于所谓的芯片上芯片(chip-on-chip)方法的凸起(bump)进行。以其他方式，当叠层(接合)第一半导体芯片和第二半导体芯片时，通过直接将在第一半导体芯片中形成的电极和在第二半导体芯片中形成的电极结合而实现电连接(基于在位置中相互对齐之后将其表面涂覆绝缘膜并且嵌入到绝缘膜中的电极结合的技术)。配置高击穿电压晶体管系统电路的高击穿电压晶体管(高击穿电压MOS晶体管)指示高击穿电压晶体管的栅极绝缘层的厚度设置为比配置低击穿电压晶体管系统电路的低击穿电压晶体管(低击穿电压MOS晶体管)的栅极绝缘层的厚度(约等于或小于普通MOSFET的栅极绝缘层的厚度)更厚，以使得能够毫无问题地在高电压下操作。在一些情况下，低击穿电压晶体管可以包括在高击穿电压晶体管系统电路中。
示例1
示例1涉及根据本公开的第一实施例和第二实施例的电子装置。在图1中图示示例1的电子装置的概念图。
为了依据根据本公开第一实施例的电子装置描述，示例1的电子装置10A包括具有其中布置多个传感器40的传感器部分21的第一半导体芯片20和具有其中处理由传感器40获得的信号的信号处理部分31的第二半导体芯片30。第一半导体芯片20和第二半导体芯片30被叠层。信号处理部分31的至少一部分具有耗尽型场效应晶体管。多个传感器40以二维矩阵(以行和列)布置。相同的情况应用于以下描述。在图1中，为了方便描述，第一半导体芯片20和第二半导体芯片30以彼此分离的状态来图示。
为了依据根据本公开第二实施例的电子装置描述，示例1的电子装置10A包括：具有其中布置多个传感器40的传感器部分21的第一半导体芯片20；和具有其中处理由传感器40获得的信号的信号处理部分31的第二半导体芯片30。第一半导体芯片20和第二半导体芯片30被叠层。信号处理部分31具有高击穿电压晶体管系统电路和低击穿电压晶体管系统电路。低击穿电压晶体管系统电路的至少一部分具有耗尽型场效应晶体管。
耗尽型场效应晶体管具有完全耗尽型SOI结构，具有部分耗尽型SOI结构，具有鳍状结构(还称为双栅极结构或三栅极结构)，或具有深度耗尽沟道结构。这些耗尽型场效应晶体管的配置和结构将在以下描述。
具体地，如图2和4所示，传感器部分21和行选择部分25布置在第一半导体芯片20中。另一方面，信号处理部分31布置在第二半导体芯片30中。信号处理部分31具有包括比较器51和计数器部分52的模数转换器(以下简称为“AD转换器”)50、斜坡电压生成器(以下，还可以称为“基准电压生成器”)54、数据锁存部分55、并行/串行转换部分56、存储器部分32、数据处理部分33、控制部分34(包括连接到AD转换器50的时钟供应部分)、电流源35、解码器36、行解码器37和接口(IF)部分38。
在示例1的电子装置中，第二半导体芯片30中的高击穿电压晶体管系统电路(稍后将描述具体配置电路)以及第一半导体芯片20中的传感器部分21平面地彼此重叠。在第二半导体芯片30中，在面向第一半导体芯片20的传感器部分21的高击穿电压晶体管系统电路之上形成遮蔽区域。在第二半导体芯片30中，布置在传感器部分21之下的遮蔽区域可以通过合适地布置在第二半导体芯片30中形成的布线保护。在第二半导体芯片30中，AD转换器50布置在传感器部分21之下。这里，信号处理部分31或低击穿电压晶体管系统电路(稍后将描述具体配置电路)包括AD转换器50的一部分并且AD转换器50的至少一部分具有耗尽型场效应晶体管。具体地，AD转换器50具有在图2中图示其电路图的单斜型AD转换器。以其他方式，关于示例1的电子装置，作为另一布局，第二半导体芯片30中的高击穿电压晶体管系统电路和第一半导体芯片20中的传感器部分21可以配置为不彼此平面地重叠。换言之，在第二半导体芯片30中，模数转换器50的一部分等布置在第二半导体芯片30的外部周边部分上。因此，无需形成遮蔽区域，且因此，可以实现步骤、结构和配置的简化、在设计方面自由度的改进以及在布局设计方面的限制减少。
关于多个传感器40提供一个AD转换器50(在示例1中，传感器40属于一个传感器列)。作为单斜型模数转换器的AD转换器50具有斜坡电压生成器(基准电压生成器)54、向其输入由传感器40获得的模拟信号和来自斜坡电压生成器(基准电压生成器)54的斜坡电压的比较器51以及向其供应来自控制部分34中提供的时钟供应部分(未示出)的时钟CK并且基于比较器51的输出信号操作的计数器部分52。连接到AD转换器50的时钟供应部分包括在信号处理部分31或低击穿电压晶体管系统电路中(更具体地，包括在控制部分34中)并且具有现有的PLL电路。计数器部分52的至少一部分以及时钟供应部分可以具有耗尽型场效应晶体管。
换言之，在示例1中，除了下面描述的列选择部分27之外，在第一半导体芯片20中提供的传感器部分21(传感器40)和行选择部分25对应于高击穿电压晶体管系统电路。在第二半导体芯片30中提供的信号处理部分31中的配置AD转换器50的比较器51、斜坡电压生成器(基准电压生成器)54、电流源35、解码器36和接口(IF)部分38对应于高击穿电压晶体管系统电路。另一方面，除了以下描述的在第二半导体芯片30中提供的信号处理部分31中的多路复用器(MUX)57和数据压缩部分58之外，配置AD转换器50的计数器部分52、数据锁存部分55、并行/串行转换部分56、存储器部分32、数据处理部分33(包括图像信号处理部分)、控制部分34(包括连接到AD转换器50的时钟供应部分和定时控制电路)以及行解码器37也对应于低击穿电压晶体管系统电路。全部计数器部分52和包括在控制部分34中的时钟供应部分具有耗尽型场效应晶体管。
为了获得第一半导体芯片20和第二半导体芯片30的叠层结构，最初，基于现有方法，上述各种预定的电路形成在配置第一半导体芯片20的第一硅半导体衬底以及配置第二半导体芯片30的第二硅半导体衬底上。然后，第一硅半导体衬底和第二硅半导体衬底基于现有方法接合在一起。随后，形成从在第一硅半导体衬底上形成的布线延伸到在第二硅半导体衬底上形成的布线的穿孔(penetration hole)，并且该穿孔填有导电材料，由此形成TC(S)V。此后，按期望，滤色器和微透镜形成在传感器40中，并且然后第一硅半导体衬底和第二硅半导体衬底的接合结构经受切割。因此，可以获得第一半导体芯片20和第二半导体芯片30被叠层的电子装置10A。
在示例1到7中，传感器40具体地是图像传感器，并且更具体地是具有现有配置和结构的CMOS图像传感器。电子装置10A具有固态成像器件。该固态成像器件是X-Y地址型的固态成像器件，其可以由作为一个单位的传感器、由作为一个单位的多个传感器或由作为一个单位的一个或多个行(线)从每一个传感器组中的传感器40读出信号(模拟信号)。在传感器部分21中，关于行和列中的传感器阵列，对每一个传感器行布线控制线(行控制线)并且对每一个传感器列布线信号线(列信号线/垂直信号线)。每一个信号线26可以连接到电流源35。通过信号线26从传感器部分21的传感器40读出信号(模拟信号)。例如，可以在滚动快门下进行读出，在该滚动快门中，使得一个传感器或一条线(一行)的传感器组作为一个单位实施曝光。滚动快门下的读出还可以称为“滚动读出”。
在第一半导体芯片20的周边边缘部分中，提供要电连接到外部的焊盘部分221和222以及要电连接到第二半导体芯片30的具有TC(S)V结构的过孔部分231和232。在附图中，过孔部分可以指示为“过孔(VIA)”。这里，焊盘部分221和焊盘部分222提供在左右两侧上，使得传感器部分21介于它们之间。然而，焊盘部分可以提供在右或左侧上。过孔部分231和232提供在上下两侧上，使得传感器部分21介于它们之间。然而，过孔部分可以提供在上或下侧上。接合焊盘部分在下侧上提供在第二半导体芯片30中，而开孔部分提供在第一半导体芯片20中。可以采用如下配置，其中通过在第一半导体芯片20中提供的开孔部分对在第二半导体芯片30中提供的接合焊盘部分进行引线接合，或具有通过采用来自第二半导体芯片30的TC(S)V结构的衬底安装的配置。以其他方式，第一半导体芯片20中的电路和第二半导体芯片30中的电路之间的电连接可以通过基于芯片上芯片方法的凸起实现。通过过孔部分231和232从第一半导体芯片20向第二半导体芯片30传送从传感器部分21的每一个传感器40获得的模拟信号。在说明书中，“左侧”、“右侧”、“上侧”、“下侧”、“上和下”、“垂直方向”、“右和左”以及“横向”指示在观察附图时的相对位置关系。以下，同样适用。
将使用图2描述在第一半导体芯片20侧上的电路配置。在第一半导体芯片20侧上，除了以行和列布置传感器40的传感器部分21之外，还提供行选择部分25，其基于从第二半导体芯片30侧施加的地址信号以行作为一个单位选择传感器部分21的每一个传感器40。这里，行选择部分25提供在第一半导体芯片20上。然而，行选择部分25也可以提供在第二半导体芯片30上。
如图2中所示，传感器40例如具有作为光电转换元件的光电二极管41。除了光电二极管41之外，传感器40还具有四个晶体管，例如，传输晶体管(传输门)42、复位晶体管43、放大晶体管44和选择晶体管45。例如使用N沟道型晶体管作为四个晶体管42、43、44和45。然而，在此举例的传输晶体管42、复位晶体管43、放大晶体管44以及选择晶体管45的导电类型的组合仅仅是一个例子，不限于该组合。换句话说，必要时可以使用P沟道型晶体管提供一种组合。晶体管42、43、44和45是高击穿电压MOS晶体管。换言之，如上所述，传感器部分21整体上是高击穿电压晶体管系统电路。
关于传感器40，作为驱动传感器40的驱动信号的传输信号TRG、复位信号RST和选择信号SEL被适当地从行选择部分25施加。换言之，传输信号TRG被施加到传输晶体管42的栅极电极，复位信号RST被施加到复位晶体管43的栅极电极，而选择信号SEL被施加到选择晶体管45的栅极电极。
在光电二极管41中，阳极电极连接到低电位侧电源(例如，到接地)，并且接收到的光(入射光)依据其光量被光电转换成具有电荷的光电电荷(这里是光电子)，由此累积光电电荷。光电二极管41的阴极电极通过传输晶体管42电连接到放大晶体管44的栅极电极。电链接到放大晶体管44的栅极电极的节点46被称为浮置扩散部分(FD/浮置扩散区部分)。
传输晶体管42连接在光电二极管41的阴极电极和FD部分46之间。高电平(例如，VDD电平)有效(以下，表示为“高有效”)的传输信号TRG从从行选择部分25施加给传输晶体管42的栅极电极。响应于传输信号TRG，传输晶体管42处于导通状态，并且在光电二极管41中被光电转换的该光电电荷被传输到FD部分46。复位晶体管43的漏极区连接到传感器电源VDD，并且源极区被连接到FD部分46。高有效的复位信号RST从行选择部分25施加到复位晶体管43的栅极电极。响应于复位信号RST，复位晶体管43处于导通状态，而FD部分46的电荷被丢弃到传感器电源VDD，由此复位FD部分46。放大晶体管44的栅极电极连接到FD部分46，而漏极区连接到传感器电源VDD。然后，放大晶体管44输出已经被复位晶体管43复位的FD部分46的电势作为复位信号(复位电平：VReset)。此外，放大晶体管44输出其信号电荷已经被传输晶体管42作为光电累积信号传输的FD部分46的电势(信号电平Vsig)。例如，选择晶体管45的漏极区连接到放大晶体管44的源极区，而源极区被连接到信号线26。高有效的选择信号SEL从行选择部分25向选择晶体管45的栅极电极施加。响应于该选择信号SEL，选择晶体管45处于导通状态，并且传感器40处于选择状态，且因此，从放大晶体管44输出的信号电平Vsig的信号(模拟信号)被传送出到信号线26。
以此方式，已经复位的FD部分46的电势被读出作为复位电平VRest，并且然后，其信号电荷被传输的FD部分46的电势从传感器40顺序地读出到信号线26作为信号电平VSig。信号电平VSig包括复位电平VReset的分量。关于选择晶体管45，采用连接在放大晶体管44的源极区域和信号线26之间的电路配置。然而，可以采用连接在传感器电源VDD和放大晶体管44的漏极区之间的电路配置。
传感器40不限于采用诸如四晶体管的配置。例如，无论电路配置如何，可以采用其中放大晶体管44还用作选择晶体管45的三晶体管配置、其中FD部分46之后的晶体管在多个光电转换元件之间(在传感器之间)共享的配置等。
如图1、2和4以及以上所示，在示例1的电子装置10A中，存储器部分32、数据处理部分33、控制部分34、电流源35、解码器36、行解码器37和接口(IF)部分38等提供在半导体芯片30中，其中还提供驱动传感器部分21的每一个传感器40的传感器驱动部分(未图示)。在信号处理部分31中，包括并行(列并行)数字化(AD转换)的预定信号处理可以由作为一个单位的传感器列关于对每一个传感器行从传感器部分21的每一个传感器40读出的模拟信号而进行。信号处理部分31具有数字化从传感器部分21的每一个传感器40读出到信号线26的模拟信号的AD转换器50，并且传输经受AD转换的图像数据(数字数据)到存储器部分32。存储器部分32将经受预定信号处理的图像数据存储在信号处理部分31中。存储器部分32可以具有非易失性存储器或可以具有易失性存储器。数据处理部分33以预定顺序读出在存储器部分32中存储的图像数据，并且进行各种处理，由此输出图像数据到芯片之外。控制部分34基于例如从芯片之外施加的水平同步信号XHS、垂直同步信号XVS以及主时钟MCK的基准信号来控制诸如传感器驱动部分、存储器部分32以及数据处理部分33之类的信号处理部分31中的每一个操作。在该情况下，控制部分34进行控制并在第一半导体芯片20侧上的电路(行选择部分25或传感器部分21)和第二半导体芯片30侧上的信号处理部分31(存储器部分32、数据处理部分33等)之间进行同步。
电流源35连接到对每一个传感器列模拟信号从传感器部分21的每一个传感器40被读出到的每一个信号线26。例如，电流源35具有所谓的负载MOS电路配置，该配置具有其栅极电势被偏置到恒定电势以供应恒定电流到信号线26的MOS晶体管。具有负载MOS电路的电流源35供应恒定电流到在所选择行中包括的传感器40的放大晶体管44，由此操作放大晶体管44作为源极跟随器。在控制部分34的控制下，解码器36当以行为单位选择传感器部分21的每一个传感器40时施加指定所选择行的地址到行选择部分25的地址信号。在控制部分34的控制下，行解码器37当将图像数据写入到存储器部分32或从存储器部分32读出图像数据时指定行地址。
如上所述，信号处理部分31至少具有将通过信号线26从传感器部分21的每一个传感器40读出的模拟信号数字化(AD转换)的AD转换器50，并且关于该模拟信号以传感器列为单位并行地进行信号处理(列并行AD)。信号处理部分31具有斜坡电压生成器(基准电压生成器)54，其生成在AD转换器50中的AD转换时使用的基准电压Vref。基准电压生成器54生成具有其电压值展现随着时间流逝的逐步改变的所谓的斜坡波形(倾斜波形)的基准电压Vref。例如，基准电压生成器54可以通过使用DA转换器(数模转换器)配置，而不限于此。
例如，在传感器部分21的每一个传感器列中，即，对每一个信号线26提供AD转换器50。换言之，AD转换器50是与传感器部分21中的传感器列的数量一样多地布置的所谓列并行AD转换器。例如，AD转换器50对应于模拟信号的电平的幅度在时间轴方向上生成具有幅度(脉冲宽度)的脉冲信号，并且测量该脉冲信号的脉冲宽度的时段长度，由此处理AD转换。更具体地，如图2所示，AD转换器50至少具有比较器(COMP)51和计数器部分52。比较器51采集通过信号线26从传感器部分21的每一个传感器40读出的模拟信号(上述信号电平Vsig和复位电平VReset)作为比较输入，并采集从基准电压比较器54供应的、具有斜坡波形的基准电压Vref作为基准输入，由此比较两个输入。斜坡波形是其电压随着时间流逝以倾斜状态(逐步)改变的波形。例如，当基准电压Vref变得比模拟信号高时，比较器51的输出处于第一状态(例如，高电平)。另一方面，当基准电压Vref等于或低于模拟信号时，其输出处于第二状态(例如，低电平)。比较器51的输出信号变为具有与模拟信号的电平的幅度对应的脉冲宽度的脉冲信号。
例如，向上/向下计数器(up/down counter)用作计数器部分52。在与基准电压Vref到比较器51的供应启动定时相同的定时向该计数器部分52施加时钟CK。作为向上/向下计数器的计数器部分52与时钟CK同步地进行向下计数或向上计数，由此测量来自比较器51的输出脉冲的脉冲宽度的时段，即，从比较操作的开始到比较操作的结束的比较时段。在测量操作期间，关于从传感器40顺序读出的复位电平VReset和信号电平Vsig，计数器部分52关于复位电平VReset进行向下计数，且关于信号电平Vsig进行向上计数。然后，由于向下计数和向上计数的操作，可以获得复位电平VReset和信号电平Vsig之间的差。其结果是，除了AD转换操作，在AD转换器50中还进行相关双采样(CDS)处理。这里，“CDS处理”指示用于通过获得复位电平VReset和信号电平Vsig之间的差来消除传感器典型的固定模式噪声(诸如放大器晶体管44的阈值变化或传感器40的复位噪声)的处理。因此，计数器部分52的计数结果(计数值)变为其中模拟信号被数字化的数字值(图像数据)。
此外，单斜型模数转换器的时序图的另一示例将在图3中示出。在对每一个列布置的比较器51中，来自传感器40的模拟信号(信号电平Vsig)与逐步改变的复位电平VReset比较。在该情况下，模拟信号(信号电平Vsig)和基准信号Vref的电平彼此交叉，然后，通过使用基准时钟PLLCK在计数器部分52中进行计数，直到比较器51的输出反转为止。因此，模拟信号转换为数字信号(即，经受AD转换)。计数器部分52具有向下计数器。AD转换对模拟信号的一次读出进行两次。换言之，在复位电平(相P)处第一次进行传感器40的AD转换。在复位电平相P中，包括每一个传感器的变化。对于第二次，从每一个传感器40获得的模拟信号读出到信号线26(相D)，由此执行AD转换。因为相D还包括每一个传感器的变化，所以可以通过执行(相D电平-相P电平)来实现相关双采样(CDS)的处理。
在图4的框图中图示在示例1的电子装置10A中的信号处理部分31的具体配置示例。信号处理部分31除了AD转换器50之外，还包括数据锁存部分55和并行/串行转换部分56，并且具有其中在AD转换器50中数字化的图像数据经受到存储器部分32的管线传输的管线配置。在该情况下，信号处理部分31在一个水平时段期间通过AD转换器50进行数字化处理，并且在下一水平时段期间进行其中数字化图像数据被传输到数据锁存部分55的处理。这里，数据锁存部分55锁存AD转换器50中的数字化图像数据。并行/串行转换部分56将来自数据锁存部分55的图像数据输出从并行数据转换为串行数据。同时，在存储器部分32中，列解码器/感测放大器39作为其外围电路提供。行解码器37(参考图2)指定关于存储器部分32的行地址。相反，列解码器指定关于存储器32的列地址。感测放大器将通过位线从存储器部分32读出的微弱电压放大到可以作为数字电平处理的电平。通过列解码器/感测放大器39读出的图像数据通过数据处理部分33和接口部分38被输出到第二半导体芯片30之外。在附图中，“并行/串行转换部分”表达为“并行/串行转换部分”。并行/串行转换部分56和列解码器/感测放大器39未在图2中图示。
在以上描述中，对列并行提供一个AD转换器50。然而，不限于以上，还可以提供两个或更多个AD转换器50以在该两个或更多个AD转换器50中并行地进行数字化处理。在该情况下，两个或更多个AD转换器50可以布置在传感器部分21的信号线26的延长方向，即，在传感器部分21的上下两侧上被划分。当提供两个或更多个AD转换器50时，可以优选提供两个(两个系统)或更多个数据锁存部分55、并行/串行转换部分56、存储器部分32等以与之对应。如上所述，在提供两个AD转换器50的系统等的电子装置中，例如，由两个传感器行作为一个单位进行行扫描。在一侧上的传感器行中每一个传感器40的模拟信号在传感器部分21的垂直方向上在一侧上被读出，并且在另一侧上的传感器行中每一个传感器40的模拟信号相应地在传感器部分21的垂直方向上在另一侧上被读出。以此方式，可以在两个AD转换器50中并行地进行数字化处理。还并行地进行后续的信号处理。结果是，相比于由一个传感器行作为一个单位进行扫描的情况，可以实现图像数据的高速读出。
以此方式，因为只要传感器部分21可以在其中形成为第一半导体芯片20，示例1的电子装置10A、第一半导体芯片20和第二半导体芯片30在其中叠层的固态成像器件可以具有最小尺寸(面积)，所以不仅第一半导体芯片20的尺寸(面积)而且芯片整体的尺寸可以最小化。此外，因为分别地，适用于生产传感器40的工艺可以应用于第一半导体芯片20，并且适用于生产各种电路的工艺可以应用于第二半导体芯片30，所以可以在生产电子装置10A时实现工艺的最优化。模拟信号从第一半导体芯片20侧传送到第二半导体芯片侧。另一方面，进行模数处理的电路的部分提供在相同的衬底(第二半导体芯片30)内，在第一半导体芯片20侧上的电路和第二半导体芯片30侧上的电路之间进行同步，并且进行控制，由此使得可以实现高速处理。
示例1的电子装置10A的电路操作将使用图5中的时序图来描述。这里，在示例1的电子装置10A中，数字化的图像数据以比帧速率更快的第一速度被传输到存储器部分32。存储器部分32保持所传输的图像数据。数据处理部分33以比第一速度更慢的第二速度从存储器部分32读出图像数据。控制部分34在从存储器部分32读出图像数据时进行控制以停止连接到信号线26的电流源35的操作并且至少停止AD转换器50的操作。控制部分34通过垂直同步信号为一个单位停止电流源35的操作和AD转换器50的操作。
换言之，在示例1的电子装置10A的信号处理部分31中，以比帧速率更快的第一速度向存储器部分32传输数字化图像数据。然后，所传输的图像数据保持在存储器部分32中。此外，图像数据由数据处理部分33以比第一速度更慢的第二速度从存储器部分32读出。此外，控制部分34在从存储器部分32读出图像数据时进行控制以停止连接到信号线26的电流源35的操作并且至少停止AD转换器50的操作。以此方式，通过将图像数据以比帧速率更快的第一速度传输(所谓的高速传输)到存储器部分32可以实现比帧速率更快的高速读出。此外，通过以比第一速度更慢的第二速度(所谓的慢速读出)进行从存储器部分32的图像数据的读出，可以实现与操作速度放慢的量相同的低功耗。此外，通过在从存储器部分32读出图像数据时进行所谓间歇驱动以停止电流源35的操作和至少AD转换器50的操作，可以减少与电流源35和AD转换器50假设在停止时段期间消耗的量一样的电力，因此，可以进一步实现低功耗。
具体地，首先，模拟信号以比帧速率更快的读出速度(例如，以240fps的高读出速度)从第一半导体芯片20侧上的传感器部分21的每一个传感器40通过在滚动快门下进行的滚动读出而读出。通过滚动读出而读出的模拟信号通过过孔部分231和232从第一半导体芯片20传送到第二半导体芯片30侧上的信号处理部分31。
随后，在信号处理部分31中，由AD转换器50数字化模拟信号。然后，在AD转换器50中数字化的图像数据经受到存储器部分32的管线传输，由此存储在存储器部分32中。在该情况下，在信号处理部分31中，由AD转换器50在一个水平时段期间进行数字化处理，并且在下一水平时段期间进行到存储器部分32的管线传输。在经受数字化处理之后传输图像数据到存储器部分32的速度是通过滚动读出的读出速度，即，240fps。因而，在信号处理部分31中，在AD转换器50中数字化的图像数据以比帧速率更快的速度(第一速度)被传输到存储器部分32。
顺便提及，因为在滚动快门下进行的滚动读出中，在一个图像中的曝光定时以每一个传感器或以每一条线(行)而不同，所以存在畸变的出现(以下，还称为“滚动畸变”)。相反，在示例1中，通过比帧速率更快的高速读出从传感器40的每一个读出模拟信号，并且数字化图像数据经受以比帧速率更快的第一速度的到存储器部分32的高速传输，由此被存储。以此方式，图像数据的同步可以通过临时存储图像数据在存储器部分32中来实现，因此，可以防止滚动畸变的发生。
在存储器部分32中存储的图像数据以比第一速度更慢的第二速度的读出速度(例如，80fps)通过列解码器/感测放大器39由数据处理部分33读出，由此通过接口部分38被输出到第二半导体芯片30的外部。以此方式，通过以比第一速度更慢的第二速度进行从存储器部分32的图像数据的读出(所谓的慢速读出)，可以实现与操作速度放慢的量相同的低功耗。
从在图5中的时序图显然的是，在曝光时段期间进行从存储器部分32读出图像数据。例如，根据在日本未审查专利申请公开第2004-64410号中公开的现有技术中的配置，图像数据在被存储到存储器部分中后处于备用状态，然后在之后开始成像。因而，难以进行实时成像。相反，在示例1中，在曝光时段期间进行从存储器部分32读出图像数据，因此可以进行运动图像和静态图像的图像数据的实时读出。
无论非易失性或易失性都可以使用各种类型的存储器作为存储器部分32。例如，可以使得刷新操作不再必要，在该刷新操作中，易失性存储器(例如，DRAM)花费大约50毫秒来由数据处理部分以等于或快于20fps的速度33进行从开始写入图像数据在存储器部分32中到完成读出图像数据的处理。同时，在当前使用的CMOS图像传感器中，AD转换和数据输出通过以大约若干微秒通过管线传输来进行。DRAM中的写入速度等于或小于等效于其的传输速度，即，等于或小于若干微秒。因而，可以在图4所示的这种管线配置中进行从模拟信号的读出到存储器部分32的图像数据的写入。具体地，在一个水平时段期间(XHS)在AD转换器50中执行数字化处理，并且数字数据(图像数据)在下一个水平时段期间传输到数据锁存部分55，由此存储在数据锁存部分55中。之后，图像数据在并行/串行转换部分56中从并行信号向串行信号转换，由此被写入存储器部分32并且行解码器37指定行地址而列解码器/感测放大器39的列解码器指定列地址。换言之，在图像数据在AD转换器50中经受并行的AD转换并且被锁存在数据锁存部分55中之后，图像数据被并行写入存储器部分32，由此实现管线传输。除了图像数据可以在一个水平时段期间从数据锁存部分55被写入到存储器部分32的管线传输之外，还可以采用如下的管线传输的方法，其中图像数据被存储在数据锁存部分55中，在下一个水平时段期间进行存储器写入并且在数据锁存部分55中存储下一行的数字数据(图像数据)。
为了实现更加增强的低功耗，示例1采用“在帧时段期间备用”的配置，其中，当从存储器部分32读出图像数据时连接到每一个信号线26的电流源35的操作和至少AD转换器50的操作例如通过作为一个单位的垂直同步信号XVS停止。这里，表达“当从存储器部分32读出图像数据时”可以指在图像数据通过管线传输以高速被存储在存储器部分32中之后的时间，或可以指“在曝光时段期间”。在现有技术中存在如下技术，其中到包括AD转换器的模拟前端电路的电源被关闭以在成像(曝光)时段期间处于备用状态，以便于实现低功耗(例如，参考日本未审查专利申请公开第2006-81048号)。根据公开中公开的该技术，由于备用状态从模拟信号的读出的结束继续到曝光的开始，所以难以进行高速驱动。此外，停止时段依据曝光时间而改变，由此受限于抑制电源的改变或低功耗的效果。相反，在示例1中，如图5的时序图所示，例如，240fps设置为一个垂直时段(垂直同步信号XVS的共同时段)，且在4个垂直时段(1V＝1/60秒)期间通过传感器操作按一个帧进行操作。然后，在模拟信号的读出之后的三个垂直时段期间，当读出模拟信号时使用的电流源35的操作和至少AD转换器50的操作被停止。以此方式，不依赖于曝光时段，在与垂直同步信号XVS同步(以垂直同步信号XVS作为一个单位)的同时停止电路操作，由此使得电源设计简单。电流源35的操作和至少AD转换器50的操作的停止在控制部分34的控制下被执行。
在示例1中，以240fps的高速滚动读出之后传感器40被复位(快门操作)，由此开始曝光。在曝光时段期间，电流源35和至少AD转换器50的每一个操作可以被停止。因此，电流源35和AD转换器50的每一个操作在从开始对前帧从存储器部分32读出图像数据到开始对下一帧从传感器40读出模拟信号的时段期间停止，因此，功耗可以减少与电流源35和AD转换器50假设在其停止时段期间消耗的量相同的量。电流源35的操作的停止可以在控制部分34的控制下通过阻隔(切断)信号线26和电流源35之间的电流路径来执行。具体地，例如，如图6所示，在信号线26和电流源35之间插入晶体管Tr1，并且使得该晶体管Tr1由于低电平的控制信号而处于非导通状态，以使得可以停止电流源35的操作。这里，当停止电流源35的操作时，优选不仅阻隔信号线26和电流源35之间的电流路径还施加固定电势到信号线26。具体地，例如，如图6所示，晶体管Tr2连接在信号线26和固定电势之间并且经由反相器INV通过控制信号的反相控制信号使得晶体管Tr2处于导通状态，并且因此，固定电势可以施加到信号线26。如上所述，当停止电流源35的操作时向信号线26施加固定电势以便于消除由处于浮置状态的信号线26引起的传感器40对FD部分46的影响。换言之，当信号线26处于浮置状态且信号线26的电势变得不稳定时，例如，其电势的不稳定性由于放大晶体管44通过其寄生电容的耦接而改变FD部分46的电势。优选施加固定电势到信号线26以便于消除对FD部分46的这样的影响。
取决于所设置的曝光时间，快门操作可以跨(straddle)在第一垂直时段(XVS 1)和下一垂直时段(XVS 2)之间。在这样的情况下，优选控制快门操作之后电流源35的操作的停止。如上所述，当在快门操作之后进行电流源35的操作的停止时，可以防止电流源35的备用操作的影响，即，电源电势的不稳定性或信号线26的电势的不稳定性。此外，当快门在下一垂直时段(XVS 2)期间开始时，不存在电流源35的备用操作的影响。
随后，从数据锁存部分55向存储器部分32存储图像数据以及从该存储器部分32输出图像数据的操作将使用图7进行描述。在图7中，例示提供AD转换器50和与之伴随的电路部分(即，诸如数据锁存部分55(551,552)或存储器部分32(321,322)之类的电路部分)的两个系统的情况。然而，同样的情况可以基本上应用于一个系统的情况。
经受AD转换后的图像数据被锁存在数据锁存部分55中。例如，锁存的图像数据由并行/串行转换部分56以128位作为一个单位被高速缓存到列解码器56达16千位。随后，图像数据通过利用感测放大器存储在存储器部分32中。在图7中，存储部分32包括四个存储单元(bank)。然而，它仅仅是示例，并且因此，优选确定存储单元的数量，以便能够由传感器行为一个单位存储图像数据。
示例1采用如下管线配置，其中每个传感器40的图像数据的写入是与滚动读出并行地进行，以使得可以在一个垂直时段期间完成从数据锁存部分55到存储器部分32的图像数据的存储。在结束将图像数据写入存储器部分32中之后，如上所述，电流源35和AD转换器50的每一个操作被停止并且从存储器部分32读出图像数据开始。
关于从存储器部分32读出图像数据，在曝光时间的三个垂直时段(示例1中的80fps)期间，在图像数据的重新布置或合成由作为低击穿电压晶体管系统电路的多路复用器(MUX)57(571,572)和数据处理部分33进行的同时，从接口部分38输出图像数据。因为在将图像数据写入存储器部分32中时图像数据没有从存储器部分32输出，所以可以通过诸如固定接口部分38的输出之类的方法实现功耗的减少。具体地，例如，通过停止被施加到接口部分38的输出部分的时钟可以实现低功耗。
图8是图示在示例1的电子装置10A中信号处理部分的配置的另一具体示例的框图。在该示例中，除了AD转换器50、数据锁存部分55和并行/串行转换部分56之外，信号处理部分31还具有作为低击穿电压晶体管系统电路的数据压缩部分58。信号处理部分31具有其中在AD转换器50中数字化的图像数据经受到存储器部分32的管线传输的配置。在该情况下，信号处理部分31在一个水平时段期间通过AD转换器50进行数字化处理，并且在下一水平时段期间传输数字化图像数据到数据锁存部分55。
例如，数据压缩部分58提供在数据锁存部分55和并行/串行转换部分56之间，压缩从数据锁存部分55输出的图像数据，并且将图像数据提供给并行/串行转换部分56。可以例示例如差分脉冲码调整(DPCM)作为压缩数据压缩部分58的方法。以此方式，通过在数据锁存部分55和存储器部分32之间提供数据压缩部分58、压缩在数据压缩部分58中的数据以及存储所压缩的图像数据在存储器部分32中，可以降低存储部分32的存储器容量。然后，通过减少存储器部分32的容量可以减少其中安装信号处理部分31的第二半导体芯片30的布局面积。
以下，将描述AD转换器50和伴随其的电路部分提供在多个系统(例如，两个系统)中并且在两个传感器行中的每一个传感器40的模拟信号并行经受信号处理的叠层结构，即，第一半导体芯片20和第二半导体芯片30的叠层结构。
如图9所示，当AD转换器50和伴随其的电路部分提供在两个系统中时，例如，在传感器部分21的信号线26的延伸方向的两侧上(即，在传感器部分21的上侧和下侧两者上)读出两个传感器行中的每一个传感器40的模拟信号。然后，在AD转换器50中并行进行数字化的信号处理。
在第二半导体芯片30中的高击穿电压晶体管系统电路和第一半导体芯片20中的传感器部分21平面地彼此重叠。在第二半导体芯片30中，可以在面向第一半导体芯片20的传感器部分21的高击穿电压晶体管系统电路之上形成遮蔽区域(没有图示)。在第二半导体芯片30中提供的信号处理部分31中的配置AD转换器50的比较器51、斜坡电压生成器(基准电压生成器)54、电流源35、解码器36和接口(IF)部分38对应于高击穿电压晶体管系统电路。另一方面，在第二半导体芯片30中提供的信号处理部分31中的配置AD转换器50的计数器部分52、数据锁存部分55、并行/串行转换部分56、存储器部分32、数据处理部分33(包括图像信号处理部分)、控制部分34(包括连接到AD转换器50的时钟供应部分和定时控制电路)以及行解码器37对应于低击穿电压晶体管系统电路。然后，在第二半导体芯片30中提供的信号处理部分31中的配置AD转换器50的比较器51、斜坡电压生成器(基准电压生成器)54与在第一半导体芯片20中的传感器部分21彼此平面地重叠。例如，配置AD转换器50的计数器部分52、数据锁存部分55、并行/串行转换部分56以及存储器部分32、数据处理部分33(包括图像信号处理部分)、控制部分34(包括连接到AD转换器50的时钟供应部分和定时控制电路)、电流源35、解码器36、行解码器37以及接口(IF)部分38也与第一半导体芯片20中的传感器部分21平面地重叠。换言之，不与传感器部分21重叠的部分是过孔部分231和232以及焊盘部分221和222。
顺便提及，如在日本未审查专利申请公开第2004-64410号中公开的现有技术那样，当在与传感器部分相同的衬底(芯片)上布置存储器部分时，需要布置AD转换器等在传感器部分的上侧和下侧，并且因此，存储器部分还需要划分为上侧和下侧。在该情况下，需要具有大约(垂直方向上的传感器部分的尺寸+垂直方向上存储器部分的尺寸)的距离作为存储器部分的输出部分的布局距离，以使得数据输出部分的布局布置分开配置，由此使得芯片尺寸大。在诸如低电压差分信号发送(low voltage differential signaling，LVDS)之类的时钟同步方法中，需要在分开的系统中具有时钟，由此导致信号处理芯片的信道数量的增加。
相反，在示例1中，其中形成传感器部分21的第一半导体芯片20和其中形成AD转换器50、存储器部分32、数据处理部分33、控制部分34等的第二半导体芯片30以叠层结构叠层。因而，依据在第二半导体芯片30的上侧和下侧(也可以称为传感器部分21的上侧和下侧)上的AD转换器501和AD转换器502的布置，存储器部分321和322可以在彼此相邻的同时被布置。以此方式，因为存储器部分321和322可以在彼此相邻的同时被布置，所以存储器部分321和322的数据输出部分(数据输出信道)可以集中配置。因此，可以通过相同的输出部分输出图像数据，以使得足以具有一对时钟同步信号。因此，可以防止后级中信号处理芯片的信道数量的增加。可以在存储器部分321和存储器部分322之间的空的空间中提供控制部分34。
在图9所示的布局示例1A中，为了描述例示AD转换器50和伴随其的电路部分在两个系统中提供的情况。然而，同样的情况可以应用于三个或更多个系统被提供的情况，以增强从传感器部分21并行读出模拟信号的度。例如，以下将描述当在4个系统中提供AD转换器50和伴随其的电路部分时列的布局。
图10图示具有在四个系统中提供AD转换器50和伴随其的电路部分的叠层结构的布局示例1B的布局图。在布局示例1B中，在垂直方向上的传感器部分21的中间部分处的两个系统中提供过孔部分，并且通过在传感器部分21的上侧和下侧二者上的两个系统中的过孔部分231和232以及在中间部分处的两个系统中的过孔部分233和234，在第二半导体芯片30侧上同时读出四个传感器行的每一个传感器40的模拟信号。然后，在第二半导体芯片30侧上在过孔部分231、232、233和234的附近分别布置四个AD转换器501、502、503和504。在彼此相邻的同时，存储器部分321和322布置在AD转换器501和AD转换器503之间，而存储器部分322和324布置在AD转换器502和AD转换器504之间。以此方式，即使当AD转换器50和伴随其的电路部分提供在四个系统中时，存储器部分321和323和存储器部分322和324可以在彼此相邻的同时分别布置。结果是，同样在布局示例1B中，可以获取与图9所示的布局示例1A的操作和效果相同的操作和效果。
图11图示具有在四个系统中提供AD转换器50和伴随其的电路部分的叠层结构的布局示例1C的布局图。类似于布局示例1A的情况，图9所示的布局示例1C具有过孔部分231和232提供在传感器部分21的上侧和下侧二者上的两个系统中的配置。在第二半导体芯片30侧上，两个AD转换器501和503在一侧上的过孔部分231的附近彼此相邻的同时分别布置，而两个AD转换器502和504在另一侧上的过孔部分232的附近彼此相邻的同时分别布置。然后，与AD转换器501和AD转换器503对应的存储器部分3213以及与AD转换器502和AD转换器AD转换器504对应的存储器部分3224在彼此相邻的同时分别布置在AD转换器503和AD转换器504之间。因此，在布局示例1C的情况下，存储器部分3213和存储器部分3224可以在彼此相邻的同时被布置。结果是，同样在布局示例1C中，可以获取与图9所示的布局示例1A的操作和效果相同的操作和效果。
在示例1的电子装置中，信号处理部分31的至少部分具有耗尽型场效应晶体管，和或低击穿电压晶体管系统电路的至少部分具有耗尽型场效应晶体管，因此，可以实现电子装置整体上的低功耗。结果是，可以抑制热噪声引起的传感器的性能劣化。
根据示例1的电子装置10A，可以实现关于存储器部分32的高速传输。当从存储器部分32读出图像数据时，通过经过间歇驱动以停止电流源35和AD转换器50的操作进行低速读出，可以低功耗地实现图像数据的高速读出。在信号处理部分31中，在不限于AD转换器50的情况下，可以通过停止其他电路部分的操作，实现还要低的功耗。接口部分38的信道可以减少，并且在后级中的信号处理模块(例如，DSP)的处理速度可以通过使得数据处理部分33的读出速度(即，图像数据的输出速率)慢于图像数据到存储器部分32的传输速率而变慢。因此，可以有助于包括后级中的信号处理块的系统的整体低功耗。此外，第一半导体芯片20和第二半导体芯片30处于叠层结构，并且第一半导体芯片20侧上的电路和第二半导体芯片30侧上的电路在控制部分34的控制下同步，以使得经受AD转换之后的图像数据可以经受到存储器部分32的管线传输，由此使得同步的设计简单。因为图像数据在曝光时段期间从存储器部分32读出，所以相比于现有技术的技术(其中，图像数据在被存储在存储器部分之后处于备用状态且然后，之后开始成像)，可以进行运动画面和静止图像的图像数据的实时读出。因此，可以进行实时成像。因为当数据压缩部分58提供在数据锁存部分55和存储器部分32之间以在数据压缩部分58中进行数据压缩从而存储数据在存储器部分32中时，存储器部分32的存储器容量可以被减少，所以可以减少第二半导体芯片30的布局面积。此外，可以通过在两个或更多个系统中提供AD转换器50和伴随其的电路部分并且进行经受AD转换之后的图像数据到存储器部分32的管线传输来进一步改进滚动畸变。
在一些情况下，比较器51可以安排在第一半导体芯片20中，或比较器51和斜坡电压生成器(基准电压生成器)54可以安排在第一半导体芯片20中。解码器36可以安排在第一半导体芯片20中。配置计数器部分52和时钟供应部分的半导体器件(FET)可以具有耗尽型场效应晶体管。
示例2
示例2是示例1的修改。图12图示在第一半导体芯片侧上的示例2的电子装置10B的电路的具体配置，而图13图示在第二半导体芯片侧上的示例2的电子装置10B的电路的具体配置。在示例2中，预定数量的传感器设置为一个单位。连接到信号线26的电流源35、AD转换器50和存储器部分32为每一个单位(传感器单位)提供。信号处理部分31关于从传感器单位中的每一个传感器40读出的模拟信号由传感器单位并行地进行信号处理。
以此方式，在示例2的电子装置10B(固态成像器件)中，传感器部分21的预定数量的传感器401设置为一个传感器单位(组)。从每一个传感器单位的每一个传感器40读出模拟信号，并且然后，所读出的模拟信号经受包括按每一个传感器单位并行的AD转换的信号处理。换言之，与示例1的电子装置(固态成像装置)10A采用其中模拟信号经受按作为一个单位的传感器列的并行的AD转换的列并行AD转换方法相比，示例2的电子装置10B采用其中预定数量的传感器40被设置为一个传感器单位以按传感器单位并行进行AD转换的像素并行(传感器并行)AD转换方法。当例如预定数量的传感器被设置为一个传感器单位时，属于相同传感器行并且彼此相邻的多个传感器可以集中设置为一个传感器单位，或彼此垂直和横向相邻的多个传感器可以集中设置为一个传感器单位。在不限于使得多个传感器作为一个传感器单位的同时模拟信号由传感器单位读出的配置的情况下，最终可以由作为一个单位的每一个传感器读出模拟信号。
在示例2的配置中，需要为每一个传感器单位(或按作为一个单位的传感器)提供连接第一半导体芯片20侧上的传感器部分21和第二半导体芯片30侧上的信号处理部分31的连接部分24。导通半导体芯片之间的电连接的连接部分24可以基于诸如TC(C)V之类的现有布线间结合技术实现。为每一个传感器单位(或按作为一个单位的传感器)读出的模拟信号通过为每一个传感器单位(或按作为一个单位的传感器)提供的连接部分24从第一半导体芯片20侧传送到第二半导体芯片30。
因为示例2采用像素并行(传感器并行)AD转换的配置，如图12所示，所以除了传感器部分21和行选择部分25之外，还在第一半导体芯片20侧上提供列选择部分27。列选择部分27在传感器列的阵列方向(行方向)上基于从第二半导体芯片30侧施加的地址信号，按作为一个单位的传感器单位选择传感器部分21的每一个传感器40。这里，行选择部分25和列选择部分27提供在第一半导体芯片20侧上。然而，行选择部分25和列选择部分27可以提供在第二半导体芯片30侧上。
除了传输晶体管42、复位晶体管43和放大晶体管44之外，传感器40还具有两个选择晶体管45和47。两个选择晶体管45和47二者关于放大晶体管44串联连接。在一侧上的选择晶体管45由从行选择部分25施加的行选择信号VSEL驱动。在另一侧上的选择晶体管47由从列选择部分27施加的列选择信号HSEL驱动。在行选择部分25和列选择部分27的驱动下，为每个传感器单位进行选择扫描，并且在传感器单位中的多个模拟信号通过一个连接部分24被传送到第二半导体芯片30侧，因此，模拟信号按照预定的顺序从在传感器单位中的多个传感器中读出。然后，在第二半导体芯片30侧上，为具有预定数量的传感器40的每一个传感器单位读出的模拟信号以预定顺序(模拟信号的读出顺序)经受关于传感器单位中的多个传感器40的信号处理。
依据预定数量的传感器40用作(分组为)单位且为每一个传感器单位提供连接部分24的配置，如图13所示，链接到连接部分24的信号线26在第二半导体芯片30上提供。信号线26连接到电流源35、AD转换器50和存储器部分32。为具有作为一个单位的预定数量的传感器的每一个传感器单位提供包括信号线26、电流源35、AD转换器50、存储器部分32等的电路部分(称为“单位电路部分31A”)。DRAM在不限于此的情况下可以例示为存储器部分32。换言之，类似于示例1，存储器部分32可以是易失性存储器或非易失性存储器。
在示例1中描述的列并行AD转换方法中，在水平时段(XHS)期间进行AD转换，由此输出图像数据。顺便提及，为了以更高的帧速率读出图像数据，需要增加同时进行AD转换的传感器的数量。然后，为了增加同时进行AD转换的传感器的数量，需要采用以像素并行(传感器并行)(不是以列并行)使得多个传感器40作为一个传感器单位的AD转换处理。如果通过像素并行(传感器并行)AD转换可以增加读出速度，则AD转换器50的停止时段可以与其差不多地延伸，由此使得更低功耗可能。作为一个示例，以960fps的读出速度读出传感器(模拟信号的读出)，并且以64fps的速度从存储器部分32输出图像数据，并且因此，AD转换器50的操作时段可以设置为等于或小于图像数据的输出时段的十分之一。
随后，将使用图14中的时序图描述示例2的电子装置10B的电路操作。
为了以960fps的读出速度读出模拟信号，例如，关于传感器部分21的每一个传感器40，一个传感器单位配置为具有大约250个传感器40，例如(16个传感器)×(16个传感器)。当在AD转换器50中的AD转换时间设置为4微秒时，能够在等于或小于1毫秒的时间内读出大约250个传感器40的模拟信号。然而，这里例举的数值是一个示例，并且该配置并不限于其数值。在具有(16个传感器)×(16个传感器)的一个传感器单位中，通过由从行选择部分25施加的行选择信号VSEL和从列选择部分27施加的列选择信号HSEL来指定地址，进行传感器40的选择。然后，从由行选择信号VSEL和列选择信号HSEL选择的传感器单位中的传感器40读出的该模拟信号在AD转换器50中经受AD转换。
当进行AD转换时，例如，在计数器部分52中通过关于复位电平VReset的向下计数和关于信号电平Vsig的向上计数进行CDS处理。经受CDS处理之后的图像数据写入到存储器部分32中，同时行解码器37指定行地址，且列解码器/感测放大器39的列解码器指定列地址。行选择部分25和列选择部分27对每一个传感器单位进行选择扫描，同时关于所选择传感器单位中的多个传感器40对每一个传感器单位以预定顺序并行进行传感器40的选择扫描。可以例举光栅(raster)扫描方法的选择作为传感器单位中传感器40的选择。之后，关于在传感器单位中剩余的传感器40由行选择信号VSEL和列选择信号HSEL通过光栅扫描方法进行传感器的选择和AD转换，由此存储CDS处理之后的图像数据。关于在存储器部分32中存储的图像数据，通过列解码器/感测放大器39进行读出，并且因此，可以以低速度输出(读出)图像数据。
类似于示例1的电子装置(固态成像器件)10A，当从存储器部分32读出图像数据时进行停止电流源35的操作和至少AD转换器50的操作的控制。这里，因为示例2的电子装置10B采用像素并行(传感器并行)AD转换方法，所以可以增加模拟信号的读出速度。因此，AD转换器50的停止时段可以延伸，因此可以实现较低功耗。
图15是图示示例2的电子装置10B中具有叠层结构的布局示例2的布局图。如图15所示，在第一半导体芯片20的传感器部分21中，具有预定数量传感器40作为一个单位的传感器单位以行和列二维排列，并且对每一个传感器单位形成连接部分24。同时，在第二半导体芯片30的信号处理部分31中，包括AD转换器50、存储器部分32等的电路部分(单位电路部分31A)依据传感器部分21的传感器单位而提供，并且连接部分24依据传感器单位对每一个单位电路部分31A形成。
在图12中，例举在第一半导体芯片20侧上提供的行选择部分25和列选择部分27的情况。然而，如布局示例2所示，可以在第二半导体芯片30侧上提供外围电路(HSEL和VSEL)。这样的配置具有如下优点：比第一半导体芯片20的面积更大的面积可以用作传感器部分21的区域。
根据上述示例2的电子装置10B，基本上，除了示例1的电子装置10A中的操作和效果，还可以实现如下操作和效果。换言之，因为通过采用像素并行(传感器并行)AD转换方法来增加模拟信号的读出速度，所以可以延伸AD转换器50的停止时段。因而，相比于列并行AD转换方法实现还要低的功耗。
示例3
示例3是示例2的修改。图16图示在第一半导体芯片侧上的示例3的电子装置(固态成像器件)10C的电路的具体配置，而图17图示在第二半导体芯片侧上的其具体配置。
类似于示例2的电子装置10B，示例3的电子装置10C也采用像素并行(传感器并行)AD转换方法。换言之，同样在示例3的电子装置10C中，传感器部分21的预定数量的传感器40被设置为一个单位。模拟信号从每一个传感器单位的每一个传感器40读出，并且所读出的模拟信号经受包括对每一个传感器单位并行的AD转换的信号处理。然而，示例3的电子装置10C在以下若干点上与示例2的电子装置10B不同。换言之，在示例2的电子装置10B中，AD转换器50和存储器部分32提供在单位电路部分31A中，即AD转换器50和存储器部分32被合并，但是在示例3的电子装置10C，存储器部分32提供在单位电路部分31A之外。
在示例3中，传感器40以预定数量联合为一个单位，并且连接部分24对每一个传感器单位提供。然后，如图17所示，在第二半导体芯片30上，提供连接到连接部分24的信号线26。电流源35连接到信号线26。此外，对每一个信号线26提供AD转换器50。AD转换器50具有比较器(COMP)51’、N位(N是等于或大于2的整数)的计数器部分52’以及锁存部分53’。AD转换器50中的锁存部分53’包括N位的单位电路(锁存电路)，经受比较器51’和计数器部分52’的AD转换，并且锁存对一个传感器经受计数器部分52’的向上/向下计数的操作的CDS处理的数字数据(图像数据)。
提供选择锁存部分53’的行解码器371和以行作为一个单位选择存储器部分32的每一个单元的行解码器372作为行解码器37。
以下，将描述示例3的电子装置(固态成像器件)10C的电路操作。
关于通过行选择信号VSEL和列选择信号HSEL的地址指定而选择的传感器单位中的一个传感器40，模拟信号经受AD转换器50中的AD转换，并且通过计数器部分52’的向上/向下计数的操作的CDS处理而获得的图像数据被锁存在锁存部分53’中。然后，锁存在锁存部分53’中的图像数据由从行解码器371施加的选择信号RSEL选择，以由列解码器/感测放大器39的感测放大器顺序读出。之后，通过数据锁存部分55在存储器部分32中写入的操作由多个传感器40同时进行，由此进行管线操作。以此方式，传感器选择和AD转换的操作由光栅扫描方法进行，并且进行经受计数器部分52’中CDS处理之后的图像数据通过锁存部分53’和列解码器/感测放大器39的感测放大器写入存储器部分32的操作。
替代一个传感器作为一个单位的AD转换，可以通过布置多个AD转换器50并使得模拟信号从多个传感器40的两个或更多个同时读出来增加读出速度。关于锁存部分53’，当难以对计数器部分52’布置多达N位的单位电路(锁存电路)时，单位电路以小于N位的数量的位作为一个单位布置。在以作为一个单位的数量的位由选择信号RSEL进行选择之后，通过经过列解码器/感测放大器39的感测放大器读出，可以在存储器部分32中进行写入。因此，可以用更少的传感器配置传感器单位，由此使得可以实现更高读出速度的优点。
关于存储器部分32中存储的图像数据，通过经过数据锁存部分55和列解码器/感测放大器39进行读出，可以以低速度输出图像数据。类似于示例1和示例2的电子装置(固态成像器件)10A和10B，当从存储器部分32读出图像数据时，进行控制以在从存储器部分32读出图像数据时停止电流源35的操作和至少AD转换器50的操作。这里，同样在示例3的电子装置10C中，类似于示例2的电子装置10B，采用像素并行(传感器并行)AD转换方法，因此，可以增加模拟信号的读出速度。因此，可以延伸AD转换器50的停止时段，并且因此可以实现更低的功耗。
图18图示了示例3的电子装置(固态成像器件)10C中的叠层结构的布局示例的布局图。如图18所示，在第一半导体芯片20的传感器部分21中，具有预定数量的传感器40作为一个单位的传感器单位以行和列二维排列，并且对每一个传感器单位形成连接部分24。同时，在第二半导体芯片30中，包括AD转换器50等的电路部分(单位电路部分31A)依据传感器部分21的传感器单位提供，并且依据传感器单位对每一个单位电路部分31A形成连接部分24。此外，在单位电路部分31A的形成区域之外提供存储器部分32。在图16中，例举了在第一半导体芯片20侧上提供行选择部分25和列选择部分27的情况。然而，如图18的布局示例3A中所示，可以在第二半导体芯片30侧上提供外围电路(HSEL和VSEL)。这样的配置具有优点，在于比第一半导体芯片20的面积更大的面积可以用作传感器部分21的区域。
图19图示示例3的电子装置(固态成像器件)10C中的叠层结构的另一布局示例的布局图。
在图18中所示的布局示例3A中，与第一半导体芯片20和第二半导体芯片30的双层叠层结构(其中，叠层两个半导体芯片20和30)相比，在图19中所示的布局示例3B中，提供第一半导体芯片20、第二半导体芯片30和第三半导体芯片60的三层叠层结构(其中，叠层三个半导体芯片)。然而，配置不限于三层叠层结构，并且可以配置为具有四层或更多的叠层结构。如图19所示，在布局示例3B中，传感器部分21安排在第一半导体芯片20中，包括AD转换器50等的电路部分(单位电路部分31A)安排在第二半导体芯片30中，并且存储器部分32安排在第三半导体芯片60中，由此叠层第三半导体芯片60、第二半导体芯片30和第一半导体芯片20。第一半导体芯片20、第二半导体芯片30和第三半导体芯片60的叠层顺序是任意的。然而，其中安装包括控制部分34的外围电路的第二半导体芯片30优选被置于叠层中间，这是因为作为控制部分34的控制对象的第一半导体芯片20和第三半导体芯片60分别位于第二半导体芯片30紧挨之上和紧挨之下。
如布局示例3B中，在与提供了包括AD转换器50等的电路部分和包括控制部分34的外围电路的第二半导体芯片30分离的另一半导体芯片中(即，第三半导体芯片60中)提供存储器部分32。因此，与在第二半导体芯片30中提供存储器部分32的布局示例3A相比，可以减少芯片的面积。在这点上，图18和19之间的对比显然。在该情况下，可以考虑使得连接部分连接其中安装包括AD转换器50等的电路部分等的第二半导体芯片30以及其中安装存储器部分32等的第三半导体芯片60。导通半导体芯片之间的电连接的连接部分可以基于诸如TC(S)V之类的现有布线间结合技术实现。
根据上述示例3的电子装置(固态成像器件)10C，类似于示例2的电子装置(固态成像器件)10B，通过采用像素并行(传感器并行)AD转换方法可以增加模拟信号的读出速度，可以延伸AD转换器50的停止时段。因而，可以实现相比于采用列并行AD转换方法的示例1的电子装置(固态成像器件)10A仍有所降低的功耗。在示例3的电子装置10C中，取代AD转换器50和存储器部分32如示例2的电子装置10B中那样在单位电路部分31A中合并，存储器部分32提供在单位电路部分31A之外，并且因此即使在诸如DRAM之类的模拟电路和存储器部分32之间难以很好分离时可以轻易地采取对策。
示例4
示例4是示例1到3的修改。顺便提及，在AD转换器中，较低侧位的计数器的功耗占用AD转换器的大多数功耗。因而，在示例4中，模数转换器包括格雷码计数器。这里，进行每一个列的比较处理、较低侧位的锁存操作以及较高侧位的计数操作的AD转换器110布置在每一个列中。图20和21图示AD转换器110的基本配置图。图22图示在较低位锁存部分中锁存的格雷码的示例，并且输出较高位计数器的每一个计数器。
AD转换器110具有比较器111、用于较低N位的较低位锁存电路120、用于较高M位的较高位计数器部分130和位不一致性防止电路140(参考图21)。在AD转换器110中，布置用作码转换计数器的格雷码计数器150。以此方式，示例4的AD转换器110是用于较低侧N位和较高侧M位的AD转换器。具体地，例如N＝5而M＝10。然后，AD转换器110的输出被传送出到数据锁存部分55。较低位锁存电路120、较高位计数器部分130、位不一致性防止电路140以及格雷码计数器150分别具有耗尽型场效应晶体管。
在每一个AD转换器110中，不进行在每一个列中的较低侧位的计数操作。单独布置在多个列中并且进行与基准时钟PLLCK同步地计数的N位格雷码计数器150的输出锁存在每一个列中，由此确定AD转换值。时钟供应部分的PLL电路113中生成的基准时钟PLLCK仅被输入到格雷码计数器150。因此，可以减轻布线负载并增加操作频率。因为对每一个列的较低侧位的计数操作不进行，所以可以最小化功耗。关于上侧位，使用格雷码计数器的输出的第N位码(时钟)进行计数操作。因此，可以进行相关双采样(CDS)。关于锁存的较低侧位，通过在每一列中布置加法器等可以在每一列中进行所谓的垂直(V)方向加法。在示例4的AD转换器110中，相比于利用具有同时时间分辨率(simultaneous time resolution)的全位计数器(full bit counter)方法的AD转换器，可以减少功耗到大约八分之一。
例如，格雷码计数器150一旦接收到在时钟供应部分的PLL电路113中生成的频率fn(MHz)的基准时钟PLLCK就进行计数操作，由此基于分频(divided frequency)生成N位(N＝5)的格雷码GC[0]到GC[4]。N位的格雷码GC形成为在逻辑[0]和逻辑[1]之间的电平转移(level transition)仅在一位中出现的码。具体地，格雷码计数器150生成频率(fn/2)的最低有效格雷码GC[0]、频率(fn/4)的格雷码GC[1]、频率(fn/8)的格雷码GC[2]、频率(fn/16)的格雷码GC[3]以及最高有效格雷码GC[4]，由此供应格雷码到较低位锁存部分120。格雷码计数器150在基准时钟PLLCK的下降沿生成二进制码PG[0]到PG[4]。然后，通过具有与基准时钟PLLCK相同频率的时钟CK以及其反相信号XCK重新同步每一个位，由此输出格雷码GC[0]到GC[4]。格雷码计数器150具有生成用在位不一致性防止电路140中的进位掩码信号CMASK的功能，且该功能将稍后描述。
比较器111比较在斜坡电压生成器(基准电压生成器)112中生成的基准电压Vref和模拟信号。例如，比较器111以高电平输出输出信号VCO直到基准电压Vref和模拟信号彼此匹配为止。当基准电压Vref和模拟信号彼此匹配时，输出信号VCO的电平从高电平反相到低电平。
较低位锁存部分120的格雷码GC[0]到GC[4]的锁存操作由比较器111的输出信号VCO的输出电平的反相触发。换言之，较低位锁存部分120具有由反相到低电平的比较器111的输出触发的、锁存在格雷码计数器150中生成的格雷码GC[0]到CG[4]的功能。如图传感器部分21所示，在每一个列中布置的较低位锁存部分120具有其中锁存每一个格雷码GC[0]到GC[4]的较低位锁存电路(LTC)1200、1201、1202、1203和1204，以及比较器111的输出向其输入的输入部分(VCO输入部分)VCOIN。这里，较低位锁存电路1200、较低位锁存电路1201、较低位锁存电路1202、较低位锁存电路1203和较低位锁存电路1204分别从格雷码计数器150获得格雷码GC[0]、格雷码GC[1]、格雷码GC[2]、格雷码GC[3]和格雷码GC[4]，由此进行锁存。然后，最高的较低位锁存电路1204的输出通过位不一致性防止电路140被供应到用于较高的M位的较高位计数器部分130的最低计数器1300。每一个较低位锁存电路1200到1204通过数据传输线(未图示)在相P的时刻处向信号处理电路160(参考图26)输出锁存数据以经受CDS处理。然后，在包括在AD转换器110中的信号处理电路160中进行相P的数据处理。
M位(在示例4中，M＝10)的计数器(二进制计数器)1300到1309级联地连接到较高位计数器部分130。计数器1300到1309分别是向上/向下(U/D)计数器。较高位计数器部分130一旦接收到较低位锁存电路部分120的最高的较低位锁存电路1204的锁存输出就进行计数操作。换言之，如图22所示，在较高位计数器部分130中，最低计数器1300在较低位锁存电路部分120的最高的较低位锁存电路1204中锁存的格雷码GC[4]的下降定时处开始计数。随后，后级中的计数器1301在前级中的计数器1300的输出信号的下降定时处开始计数。之后，类似地，在前面计数器的输出信号的下降定时处进行计数器操作。
图23图示了在较高位计数器部分130中包括的计数器1300的配置图。计数器1300具有触发器1310和布置在触发器1310的时钟输入级中的ORNAND门132。前级的进位输出Cout被输入到ORNAND门132的OR门133的第一输入端作为进位输入Cin(时钟输入)，由此供应第一外部控制信号HLDCK到第二输入端。OR门133的输出供应到NAND门134的第一输入端。第二外部控制信号xRVDCK供应到第二输入端。NAND门134的输出部分连接到触发器1310的节点131A。当ORNAND门132的输出处于低电平时，触发器1310的输出节点131B的锁存数据供应到Q输入侧。另一方面，当ORNAND门132的输出处于高电平时，输出节点131B的锁存数据变成Q输入侧电平的反相电平。具有这样配置的计数器1300具有在相P和相D的切换期间的数据反转功能。
将基于图24描述在图23中图示的计数器1300中在相P和相D的切换期间的数据反转功能。在计数器1300中，所有位中的数据反转可以通过从外部直接控制每个位的时钟线并且仅一次地强制地添加计数操作(数据反转)所需的上升(上升)/下降(下降)沿来实现。在这种情况下，可以通过将第二外部控制信号xRVDCK从高电平切换到低电平同时保持第一外部控制信号HLDCK在高电平来将节点131A的电平从低电平切换到高电平。因此，该数据可以被反转。
图25图示当四个计数器级联连接时包括输出数据的状态转移的时序图的示例。在实施例中，执行向上计数的操作。在计数值变成“6”之后，第二外部控制信号xRVDCK从高电平切换到低电平，同时保持第一外部控制信号HLDCK在高电平，由此进行数据反转。因此，该数据切换到从“-7”向下计数。以这种方式，较高位计数器部分130具有在每一列中进行CDS处理的功能。因而，在每一个AD转换器110中，较低N位(N＝5)的格雷码GC[0]到[4]的锁存数据(格雷码数据)被输出到数据传输线。同样关于较高的M位(M＝10)，经受较高位计数器部分130的CDS处理的数据(二进制数据)被输出到数据传输线。然后，该数据通过数据传输线供应到信号处理电路160，然后，在信号处理电路160中进行整体的CDS处理。
图26示意性图示信号处理电路160中的CDS算术处理，而图27图示二进制数据的CDS算术处理和格雷码数据的具体示例。如图26所示，预先经受CDS处理的二进制数据片段的较高位BIN[14:5]、相P的格雷码GC_P[4:0]以及相D的格雷码GC_D[4:0]基本上被输入到信号处理电路160。信号处理电路160具有转换电路161以从格雷码转换到二进制码。转换电路161转换相P的格雷码GC_P[4:0]为二进制码BC_P[4:0]，并且转换相D的格雷码GC_D[4:0]为二进制码BC_D[4:0]。然后，在于信号处理电路160中包括的加法部分162中，相加较高位BIN[14:5]和相D的二进制码BC_D[4:0]。接着，在于信号处理电路160中包括的减法部分163中，从加法部分162的加法结果S162减去相P的二进制码BC_P[4:0]。此外，在加法部分164中，初始值FV(示例4中的32)被加到减法部分163的减法结果中，由此获得整体上经受了CDS计算的数据CDS_DATA[14:0]。
在图27所示的示例中，从复位初始值-32进行相P和相D的计数，并且在信号处理电路(DPU)160中最终进行较低格雷码的CDS计算。可以如下表示算术表达：
CDS数据＝(二进制数据)+(相D的格雷数据)－(相P的格雷数据)+32数
即，
CDS_DATA[14:0]＝BIN[14:5]+BC_D[4:0]-BC_P[4:0]+32
可以通过在列中进行较低位锁存电路1200到1204的锁存数据的加法处理来进行CDS算术处理。图28图示通过在列中进行较低位锁存部分的锁存数据的加法处理来进行CDS算术处理的处理部分的配置示例的电路图。在以下描述中，将给出关于较低位锁存电路1200到1204中的较低位锁存电路1200到1202的描述。然而，同样可以应用于较低位锁存电路1203到1204。
处理部分除了较低位锁存电路1200到1202之外还具有触发器1210、1211和1212作为向上/向下计数器。处理部分还具有双输入NAND门1220、1221和1222以及EXOR门1231和1232作为码转换电路。在处理部分中，实际上，锁存在其中最低的较低位锁存电路1200中的格雷码GC[0]处理为二进制码BD[0]。其中最低的二进制码BD[0]供应到NAND门1220的第一输入端。脉冲信号CNTPLS[0]供应到NAND门1220的第二输入端。NAND门1220的输出端连接到触发器1210的端RCK。然后，触发器1210的反相输出端XQ连接到其自身的数据输入端D以及后级中的触发器1211的时钟端。当锁存数据从[0]变为[1]时，触发器1210输出进位。
不包括最低位的较低侧位通过经受锁存在其自身级中的格雷码GC和前级中的二进制码BD之间的“异或”(EXOR)而转换为二进制码BD[1]到BD[4]。换言之，锁存在较低位锁存电路1201中的格雷码GC[1]在EXOR门1231处经受与前级的二进制码BD[0]的“异或”，由此被转换为二进制码BD[1]。二进制码BD[1]供应到NAND门1221的第一输入端。脉冲信号CNTPLS[1]供应到NAND门1221的第二输入端。NAND门1221的输出端连接到触发器1211的端RCK。然后，触发器1211的反相输出端XQ连接到其自身的数据输入端D和后级中的触发器1211的时钟端。当锁存数据从[0]变为[1]时，触发器1211输出进位。
锁存在较低位锁存电路1202中的格雷码GC[2]在EXOR门1231处经受与前级的二进制码BD[1]的“异或”，由此被转换为二进制码BD[2]。二进制码BD[2]供应到NAND门1222的第一输入端。脉冲信号CNTPLS[2]供应到NAND门1222的第二输入端。NAND门1222的输出端连接到触发器1212的端RCK。然后，触发器1212的反相输出端XQ连接到其自身的数据输入端D和前级中的触发器1212的时钟端。当锁存数据从[0]变为[1]时，触发器1212输出进位。之后，在较低位锁存电路1203和1204的级中进行类似的处理。
每次一个脉冲地顺序输入脉冲信号CNTPLS[0]、[1]、[2]、[3]和[4]。
在AD转换器110中，防止位的不一致的位不一致性防止电路140布置在最高的较低位锁存电路1204和较高位计数器部分130的最低计数器1300之间。考虑以下原因布置位不一致性防止电路140。换言之，在格雷码和二进制码的复合计数器方法中，当数据在格雷码的最高位GC[4]的改变点定时处被锁存时，可能出现所谓的亚稳态。亚稳态的出现引起在格雷码的最高格雷码数据GD[4]和二进制码的最低位数据BD[5]之间的数据不一致性，由此导致出现错误计数的可能性。
在这点上，将关于图29A和29B给出描述。这里，图29A和29B是图示未布置位不一致性防止电路时的配置和定时图。如在图29A中，当未布置位不一致性防止电路时，如果数据在格雷码GC[4]的下降改变点中锁存，则亚稳态取决于其定时出现。因此，未实现格雷码数据GC[4]和二进制数据BD[5]之间的一致性，因此，可能出现32数(digit)的数据跳跃。换言之，如在图29B中所示，即使格雷码数据GD[4]不下降，也生成进位(Cout)，并且反转较高的二进制位BD[5]。结果是，出现数据跳跃。
图30A和30B图示当布置位不一致性防止电路140时的配置和定时图。在位不一致性防止电路140中，如图30B所示，在格雷码数据GC[4]的下降期间生成的进位(Cout)暂时经受进位掩码信号CMASK的掩码。然后，在释放掩码之后利用格雷码数据GC[4]的值输出进位Cout。以此方式，通过向位不一致性防止电路140引入进位掩码CMASK可以防止码锁存误差。
位不一致性防止电路140具有用于防止位不一致性的锁存电路141。进位掩码信号CMASK供应到用于防止位不一致性的锁存电路141。当进位掩码信号CMASK保持在高电平时，用于防止位不一致性的锁存电路141将对应的格雷码数据GC[4]的进位Cout的输出掩码(停止预定时段)。然后，随着预定时间的流逝，当进位掩码信号CMASK切换到低电平时，由此输出进位Cout。以此方式，最高的较低位锁存电路1204的输出在其输出停止预定时段之后通过位不一致性防止电路140供应到用于较高的M位的较高位计数器部分130的最低计数器1300。
图31图示用于说明示例4中进位掩码信号的波形图。需要进位掩码信号CMASK在格雷码(GC)的最高有效位的下降定时处变为处于高电平的信号。当格雷码具有N位时，可以使用位于比最高有效位(第N位)低一位的位，即，第(N-1)位的反相信号作为进位掩码信号CMASK。无论N的值如何，该条件均有效。在示例4中，等同于格雷码数据GC[3]的反相信号的信号被采用作为进位掩码信号CMASK。
图32图示在AD转换器110中包括的进位掩码信号生成电路170和包括位不一致性防止电路140的AD转换器的配置示例。进位掩码信号生成电路170具有NOR门171和缓冲器172。在NOR门171中，位于比最高有效位(第N位)低一位的格雷码GC[3]的位被供应到第一输入端，并且复位信号被供应到第二输入端。以此方式，进位掩码信号CMASK作为等同于格雷码GC[3]的反相信号的信号而生成。在图32的配置中，位不一致性防止电路140具有串联连接到进位掩码信号CMASK的供应线的反相器142。可以通过反相器142的输出获得进位掩码信号CMASK的反相信号XCMASK，并且可以通过反相器142的输出获得具有与格雷码GC[3]同相的进位掩码信号CMASK。以此方式，在可能出现亚稳态的格雷码GC[4]的下降沿附近，进位被进位掩码信号CMASK掩码到后级，并且当释放该掩码时由格雷码数据GC[4]的值生成进位。可以在不提供位不一致性防止电路140的情况下通过调整锁存定时来防止亚稳态的出现。
图33图示包括在AD转换器110中的数据锁存定时调整电路180的配置示例，而图34示出图33中电路的时序图。例如，数据锁存定时调整电路180布置在VCO输入部分VCOIN。数据锁存定时调整电路180使得用在最高的较低位锁存电路1204的锁存操作中的比较器111的输出信号VCO与格雷码数据GD的电平(即，较低位锁存电路1204的锁存节点的信号)同步。然后，数据锁存定时调整电路180具有延迟与格雷码数据GD同步的信号VCO以便不依据格雷码GC按定时进行锁存的功能，由此供给到较低位锁存电路1204。数据锁存定时调整电路180包括同步锁存电路181和182以及延迟部分183。同步锁存电路182具有与格雷码数据GD同步的功能，以锁存信号VCO，并输出该信号VCO。当同步锁存电路181正在输出信号VCO时，同步锁存电路182的输出被保持在高阻抗(Hi-Z)。类似地，当同步锁存电路182正在输出信号VCO时，同步器锁存电路181的输出被保持在高阻抗(Hi-Z)。延迟部分183延迟与同步锁存电路181和182中的格雷码同步并且被延迟以不依据格雷码GC按定时进行锁存的信号VCO，由此供应到较低位锁存电路1204。延迟部分183由一个或多个延迟元件DLY形成，并且信号VCO的延迟量依据元件的数量或延迟元件的延迟值而调整。
以此方式，通过锁存定时调整电路180与格雷码同步并且向其施加延迟的同步延迟锁存信号(VCO_delay)用作锁存信号，以在位的改变点的定时处不进行数据锁存。因而，如图34所示，可以防止亚稳状态的出现。在数据锁存定时调整电路180中，并行提供同步锁存电路181和182，这是因为AD转换器110以时钟的半周期时段的分辨率操作。换言之，为了维持分辨率，同步锁存电路181和182并行提供以获取同步锁存，以便在格雷码数据的上升和下降的定时处并行。
示例5
示例5是示例1到4的修改。在示例5的电子装置中，模数转换器包括逐次逼近型模数转换器。
图35图示逐次逼近型的AD转换器的示意图。AD转换器210包括比较器211、包括逐次逼近时钟生成器(未示出)的控制电路212、逐次逼近寄存器213、数模转换器(DA转换器)214和输出寄存器215。这里，除了比较器传感器部分211和数模转换器(DA转换器)214之外的电路(即包括逐次逼近时钟生成器的控制电路212以及包括逐次逼近寄存器213和输出寄存器215的半导体器件(FET))具有耗尽型场效应晶体管。
控制电路212基于比较器211的比较结果控制要设置到N位(N：自然数)的逐次逼近寄存器213的值。比较器211比较来自传感器40的模拟信号和可以当DA转换器214转换逐次逼近寄存器213的数字值为模拟值时获得的信号电压，由此输出指示它们之间的幅度相关关系的比较结果到控制电路212。控制电路212对从逐次逼近寄存器213的较高位到较低位的每一个位进行比较，由此依据所获得的比较结果通过改变逐次逼近寄存器213的设置值通过N次比较转换模拟信号为数字值。
例如，当N的值是“8”时，控制电路212初始地仅设置逐次逼近寄存器213的第7位为“1”，然后，控制电路212使用比较器211来比较模拟信号电压值和与其数字值对应的模拟信号(信号电平Vsig)。当所获得的比较结果指示DA转换器214的输出电压大于信号电平Vsig时，控制电路212改变逐次逼近寄存器213的第七位为“0”。如果不是，则控制电路212允许逐次逼近寄存器213的第七位保持“1”并且存储该第七位的值在输出寄存器215中。之后，以与第七位类似的过程，关于每一个每一个直到达到第零位的位，将位初始地设置为“1”，并且依据从比较器211输出的比较结果将每一个位恰当地复位为“0”，类似于第七位的情况。当以此方式对八位进行比较时，可以获得在逐次逼近寄存器213中模拟信号被转换为数字值的结果。然后，AD转换器210的输出(在输出寄存器215中存储的数字值)被发送到数据锁存部分55。图35所示AD转换器210的转换速度范围大约从1毫秒到几百毫秒，由此具有比示例1到3所示的单斜型模数转换器更慢的转换速度。然而，可以使得电路尺寸小。
示例6
示例6也是示例1到4的修改。在示例6的电子装置中，模数转换器包括delta-sigma调制型(Δ∑调制型)模数转换器(以下称为Δ∑AD转换器)310。图36A图示Δ∑AD转换器310的基本配置。这里，在Δ∑AD转换器中，包括除了积分器311和数模转换器(DA转换器)314的电路的半导体器件(FET)具有耗尽型场效应晶体管。
Δ∑AD转换器310至少包括积分器311、量化器(比较器)312、延迟电路313、形成反馈系统的一部分的数字模拟转换器(DA转换器)314以及用作输入部分并且具有电平移位功能的加法器315。在∑ΔAD转换器310中，使得来自传感器40的模拟信号通过积分器311和量化器312，以便为1位的数据，由此被输出到抽取电路(抽取滤波电路)321。在抽取电路(抽取滤波电路)321中，1位数据被多位化，并且基本上数“1”对每个时隙经受数字加法。
在图36A中，图示第一Δ∑AD转换器310的示例。然而，第n个，例如，如图36B所示，期望应用第二Δ∑AD转换器310A。在图36B所示的示例中，第二抽取滤波电路被应用抽取滤波电路。然而，可以应用第三抽取滤波电路作为抽取滤波电路。如图36B所示，第二Δ∑AD转换器310A配置为递增Δ∑AD转换器，并且包括两个积分器3111和3112作为Δ∑调制器、两个延迟电路3131和3132、两个DA转换器3141和3142以及两个加法器3151和3152。
示例7
向其例如应用示例1到6中描述的电子装置的固态成像器件可以用作比如诸如数码相机和摄像机之类的成像设备、诸如包括成像功能的便携式电话之类的便携式终端装备以及在图像读取部分中使用固态成像器件的复印机的通用电子装置(电子装备)中的其成像部分(图像获得部分)。可能存在以安装在电子装置上的模块形状(即相机模块)形成成像设备的情况。
图37图示描述作为本公开的电子装置的示例的成像设备(相机设备)的配置示例的框图。然而，作为示例7的电子装置的成像装置400具有包括镜头组401等、成像元件402、作为相机信号处理部分的DSP电路403、帧存储器404、显示装置405、记录装置406、操作系统407、供电系统408等的光学系统。DSP电路403、帧存储器404、显示装置405、记录装置406、操作系统407以及供电系统408被配置为通过总线409彼此连接。
镜头组401接受来自成像被摄体的入射光(图像光)以在成像元件402的成像平面上成像。成像元件402将通过镜头组401成像在成像平面上的入射光的光量转换为输出为像素信号(模拟信号)的电信号。显示装置405包括诸如液晶显示装置和有机电发光(EL)显示装置之类的面板型显示装置，并且显示由成像元件402成像的运动画面和静止图像。记录装置406记录由成像元件402成像的运动画面和静止图像在诸如存储卡、录像带或数字多功能盘(DVD)之类的记录介质上。操作系统407响应于用户的操作而发出关于成像装置400具有的各种功能的操作命令。供电系统408关于DSP电路403、帧存储器404、显示装置405、记录装置406、操作系统407恰当地供应用作这些供应对象的操作电源的各种电源。
这样的成像装置400被应用到摄像机、数码相机和用于诸如便携式电话之类的移动装备的相机模块。在成像装置400中，可以使用能以较低功耗实现高速读取图像数据(数字数据)的上述各种示例中的电子装置(固态成像器件)作为成像元件402。因此，可以极大地有助于成像装置400的低功耗。
示例8
在示例8中，包括耗尽型场效应晶体管的各种场效应晶体管将被描述。
当耗尽型场效应晶体管是具有SOI结构的半导体器件(称为“SOI型半导体器件”)时，SOI型半导体器件大致分为两种结构。换言之，结构之一是其耗尽层达到绝缘层和SOI层之间的介面的完全耗尽型SOI结构(参考图38A)，该耗尽层在SOI型半导体器件的操作期间引起(induce)到栅极电极紧挨下方的沟道形成区域(也称为“主体部分”)。另一结构是具有被留下的中性区域的部分耗尽型SOI结构(参考图38B)，其中耗尽层不达到绝缘层和SOI层之间的介面。
如图38A和38B所示，例如，在基于智能切割方法以及衬底叠层技术形成的SOI衬底、基于氧注入分离(SIMOX)方法形成的OSI衬底以及其中在硅半导体衬底的表面上形成绝缘层并在绝缘层上形成硅层的SOI衬底中形成SOI型半导体器件。这里，SOI衬底具有如下配置和结构，其中硅半导体衬底70、SiO2构成的绝缘层71以及硅层(SOI层)72被叠层。除了硅层之外，SOI型半导体器件还包括漏极区域75A、源极区域75B、作为半导体层72介于漏极区域75A和源极区域75B之间的区域的沟道形成区域76以及通过栅极绝缘层74面向沟道形成区域76提供的栅极电极73。
这里，在具有完全耗尽型SOI结构的半导体器件中，由于施加到栅极电极73的电压，在栅极电极73紧挨下方的沟道形成区域76中形成沟道77，并且在沟道77和绝缘层71之间形成耗尽层78(参考图38A)。在具有部分耗尽型SOI结构的半导体器件中，由于施加到栅极电极73的电压，在栅极电极73紧挨下方的沟道形成区域76中形成沟道77，并且在沟道77以下形成耗尽层78。然而，在耗尽层78和绝缘层71之间的主体部分的底部中形成不被耗尽的区域79(参考图38B)。在具有完全耗尽型SOI结构的半导体器件和具有部分耗尽型SOI结构的半导体器件之间的差异主要是硅层(SOI层)的厚度。在具有完全耗尽型SOI结构的半导体器件中，硅层72的厚度例如等于或小于50nm。在具有部分耗尽型SOI结构的半导体器件中，硅层72的厚度例如等于或小于100nm。
以其他方式，耗尽型场效应晶体管可以是在日本未审查专利申请公开第2009-182360号中公开的包括鳍状结构的半导体器件(还称为双栅极结构或三栅极结构)。具有其示意和部分透视图在图39A中图示的的鳍状结构的半导体器件还具有SOI结构。具体地，在具有鳍状结构的耗尽型场效应晶体管中，由SiO2制成的绝缘层81形成在硅半导体衬底80的表面上，并且在绝缘层81上形成由硅制成的突起部分(SOI层)82。沟道形成区域(主体部分)86、漏极区域85A以及源极区域85B形成在突起部分82中。在突起部分82A的部分的表面上形成栅极绝缘层84，并且通过栅极绝缘层84形成栅极电极83，以跨突起部分82。在具有鳍状结构的耗尽型场效应晶体管中，栅极电极83和栅极绝缘层84面向沟道形成区域(主体部分)86的三个表面。沟道形成区域(主体部分)86可以通过向栅极电极83施加电压而完全耗尽，由此配置完全耗尽型的半导体器件。
以其他方式，耗尽型场效应晶体管可以是具有在日本未审查专利申请公开(PCT申请的翻译)第2013-50700号中公开的深度耗尽沟道结构的半导体器件。如图39B图示示意和部分侧视图，具有深度耗尽型沟道结构的半导体器件包括在硅半导体衬底90上形成的P阱98之上形成的源极/漏极区域95、在源极/漏极区域95之间形成的沟道形成区域96以及形成为通过栅极绝缘层94面向沟道形成区域96的栅极电极93。在栅极电极93的侧壁上形成侧壁94’。端部分(电极层)97远离源极/漏极区域95并且与P阱接触地形成。此外，高浓度杂质区99形成在P阱98和沟道形成区域96之间的边界区域，远离源极/漏极区域95。
为了形成其中混合耗尽型场效应晶体管、高击穿电压MOS晶体管和低击穿电压MOS晶体管(以下，可以简单地称为“MOS”晶体管作为通用术语)的电路组，例如当使用SOI衬底时，可以从其中MOS晶体管假定例如通过蚀刻法形成的SOI结构的区域移除绝缘层71和半导体层72，并且可能大量暴露硅半导体衬底70，由此在暴露的硅半导体衬底70的部分中形成MOS晶体管。以其他方式，可替代地，可以在硅半导体衬底70的耗尽型场效应晶体管假定大量按需要形成的区域中进行离子注入，由此在假定形成耗尽型场效应晶体管的区域中形成绝缘层71和半导体层72。
在上文中，本公开已经基于优选示例描述。然而，本公开不限于示例。包括在示例中描述的AD转换器和耗尽型场效应晶体管的电子装置的配置和结构仅为示例，以能够适当地被改变。配置高击穿电压晶体管系统电路和低击穿电压晶体管系统电路的各种电路也是示例以能够适当地被改变。在示例中，主要已经关于包括固态成像设备的电子装置给出描述。然而，电子装置不限于固态成像设备。
本公开可以采用如下配置。
[A01]电子装置：第一实施例
电子装置包括：第一半导体芯片，其具有其中布置多个传感器的传感器部分；以及第二半导体芯片，其具有其中处理由传感器获得的信号的信号处理部分。叠层第一半导体和第二半导体。信号处理部分的至少一部分具有耗尽型场效应晶体管。
[A02]电子装置：第二实施例
电子装置包括：第一半导体芯片，其具有其中布置多个传感器的传感器部分；以及第二半导体芯片，其具有其中处理由传感器获得的信号的信号处理部分。叠层第一半导体和第二半导体。信号处理部分具有高击穿电压晶体管系统电路和低击穿电压晶体管系统电路。低击穿电压晶体管系统电路的至少一部分具有耗尽型场效应晶体管。
[A03]在根据[A02]的电子装置中，高击穿电压晶体管系统电路和传感器部分平面地彼此重叠。在第二半导体芯片中，在面向第一半导体芯片的传感器部分的高击穿电压晶体管系统电路之上形成遮蔽区域。
[A04]在根据[A02]的电子装置中，高击穿电压晶体管系统电路和传感器部分不彼此平面地重叠
[A05]在根据[A01]到[A04]的任一个的电子装置中，传感器是图像传感器。电子装置是固态成像装置。
[A06]在根据[A05]的电子装置中，图像传感器是CMOS图像传感器。
[A07]在根据[A01]到[A06]的任一个的电子装置中，耗尽型场效应晶体管具有完全耗尽型SOI结构。
[A08]在根据[A01]到[A06]的任一个的电子装置中，耗尽型场效应晶体管具有部分耗尽型SOI结构。
[A09]在根据[A01]到[A06]的任一个的电子装置中，耗尽型场效应晶体管具有鳍状结构。
[A10]在根据[A01]到[A06]的任一个的电子装置中，耗尽型场效应晶体管具有深度耗尽的沟道结构。
[A11]在根据[A01]到[A10]的任一个的电子装置中，信号处理部分或低击穿电压晶体管系统电路具有模数转换器。模数转换器的一部分具有耗尽型场效应晶体管。
[A12]在根据[A11]的电子装置中，模数转换器包括单斜型模数转换器、逐次逼近型模数转换器以及delta-sigma调制型模数转换器。
[A13]在根据[A11]或[A12]的电子装置中，模数转换器包括格雷码计数器。
[A14]在根据[A11]的电子装置中，关于多个传感器提供一个模数转换器。作为单斜型模数转换器的模数转换器具有斜坡电压生成器、向其输入由传感器获得的模拟信号和来自斜坡电压生成器的斜坡电压的比较器以及向其供应来自时钟供应部分的时钟并且其基于比较器的输出信号操作的计数器部分。计数器部分的至少一部分具有耗尽型场效应晶体管。
[A15]在根据[A14]的电子装置中，时钟供应部分具有耗尽型场效应晶体管。
[A16]在根据[A11]到[A13]的任一个的电子装置中，信号处理部分或低击穿电压晶体管系统电路包括连接到模数转换器的时钟供应部分。时钟供应部分具有耗尽型场效应晶体管。
[A17]在根据[A16]的电子装置中，时钟供应部分具有PLL电路。
[A18]在根据[A01]到[A17]的任一个的电子装置中，第二半导体芯片进一步提供有存储器部分。
[A19]在根据[A01]到[A17]的任一个的电子装置中，还包括第三半导体芯片，配备有存储器部分。半导体芯片以第一半导体芯片、第二半导体芯片和第三半导体芯片的顺序叠层。
[B01]在根据[A01]的电子装置中，信号处理部分包括模数转换器、存储器部分、数据处理部分、电流源和控制部分。模数转换器的数字化图像数据以比帧速率更快的第一速度被传输到存储器部分。数据处理部分从存储器部分以比第一速度更慢的第二速度读出图像数据。控制部分在从存储器部分读出数字数据时停止电流源的操作并且至少停止模数转换器的操作。
[B02]在根据[B01]的电子装置中，控制部分34通过垂直同步信号为一个单位停止电流源的操作和模数转换器的操作。
[B03]在根据[B01]或[B02]的电子装置中，信号处理部分关于从传感器部分的每一个传感器对每一个传感器行读出的模拟信号以传感器列为单位并行进行信号处理。
[B04]在根据[B03]的电子装置中，信号处理部分具有锁存在模数转换器中数字化的数字数据的数据锁存部分以及将从数据锁存部分输出的数字数据从并行数据转换为串行数据的并行/串行转换部分。在模数转换器中数字化的数字数据经受到存储器部分的管线传输。
[B05]在根据[B04]的电子装置中，信号处理部分在一个水平时段期间通过模数转换器进行数字化处理，并且数字化的数字数据在后一个水平时段被传输到数据锁存部分。
[B06]在根据[B04]的电子装置中，信号处理部分在一个水平时段期间通过模数转换器进行数字化处理，并且数字化的数字数据在后一个水平时段通过数据锁存部分和列解码器被传输到存储器部分。
[B07]在根据[B03]的电子装置中，信号锁存部分具有锁存在模数转换器中数字化的数字数据的数据锁存部分以及将从数据锁存部分输出的数字数据压缩的数据压缩部分以及将从数据锁存部分输出的数字数据从并行数据转换为串行数据的并行/串行转换部分。在模数转换器中数字化的数字数据经受到存储器部分的管线传输。
[B08]在根据[B07]的电子装置中，信号处理部分在一个水平时段期间通过模数转换器进行数字化处理，并且数字化的数字数据在后一个水平时段被传输到数据锁存部分。
[B09]在根据[B07]的电子装置中，信号处理部分在一个水平时段期间通过模数转换器进行数字化处理，并且数字化的数字数据在后一个水平时段通过数据锁存部分和列解码器被传输到数据锁存部分。
[B10]在根据[B01]到[B09]的任一个的电子装置中，信号处理部分具有两个或更多个模数转换器，并且在该两个或更多个模数转换器中并行进行数字化处理。
[B11]在根据[B10]的电子装置中，通过在传感器部分的信号线的延伸方向上被划分为两侧来布置该两个或更多个模数转换器。
[B12]在根据[B01]到[B11]的任一个的电子装置中，连接到信号线的电流源、信号处理部分和存储器部分对以预定数量的传感器作为一个单位对每一个传感器单位提供。信号处理部分关于从传感器读出的模拟信号对每一个传感器单位并行进行信号处理。
[B13]在根据[B12]的电子装置中，信号处理部分对每一个传感器关于从预定数量的传感器读出的模拟信号以预定顺序进行信号处理。
[B14]在根据[B01]到[B13]的任一个的电子装置中，数据处理部分具有指定关于存储器部分的列地址的解码器以及读出所指定列地址的数字数据的感测放大器。通过感测放大器和解码器从存储器部分读出数字数据。
[B15]在根据[B01]到[B14]的任一个的电子装置中，数据处理部分在曝光时段期间从存储器部分读出数字数据。
[B16]在根据[B01]到[B15]的任一个的电子装置中，当停止连接到信号线的电流源的操作时控制部分阻隔信号线和电流源之间的电流总线。
[B17]在根据[B16]的电子装置中，当阻隔信号线和电流源之间的电流总线时控制部分施加固定电势到信号线。
[C01]一种电子装置，包括：
叠层结构，包括第一半导体芯片和第二半导体芯片，
第一半导体芯片，包括在其中布置传感器的传感器部分，以及
第二半导体芯片，包括在其中处理由传感器获得的信号的信号处理部分，
其中，该信号处理部分包括耗尽型场效应晶体管。
[D02]一种电子装置，包括：
叠层结构，包括第一半导体芯片和第二半导体芯片，
第一半导体芯片，包括在其中布置传感器的传感器部分，以及
第二半导体芯片，包括在其中处理由传感器获得的信号的信号处理部分，
其中，信号处理部分包括高击穿电压晶体管电路和低击穿电压晶体管电路，并且
其中，低击穿电压晶体管电路包括耗尽型场效应晶体管。
[D03]根据[D02]的电子装置，
其中高击穿电压晶体管电路和传感器部分以平面图视角(plan viewperpective)彼此重叠，并且
其中，在第二半导体芯片中，遮光区域(light blocking version)形成在高击穿电压晶体管电路和传感器部分之间。
[D04]根据[D02]的电子装置，
其中高击穿电压晶体管电路和传感器部分不以平面图视角彼此重叠
[D05]根据[D02]的电子装置，
其中传感器是图像传感器，并且
其中电子装置是固态成像器件。
[D06]根据[D05]的电子装置，
其中图像传感器是CMOS图像传感器。
[D07]根据[D02]的电子装置，
其中耗尽型场效应晶体管包括完全耗尽型SOI结构。
[D08]根据[D02]的电子装置，
其中耗尽型场效应晶体管包括部分耗尽型SOI结构。
[D09]根据[D02]的电子装置，
其中耗尽型场效应晶体管包括鳍状结构。
[D10]根据[D02]的电子装置，
其中耗尽型场效应晶体管包括深度耗尽沟道结构。
[D11]根据[D02]的电子装置，
其中信号处理部分和低击穿电压晶体管电路的至少一个包括模数转换器，并且
其中模数转换器包括耗尽型场效应晶体管。
[D12]根据[D11]的电子装置，
其中模数转换器包括单斜型模数转换器、逐次逼近型模数转换器以及delta-sigma调制型模数转换器的至少一个。
[D13]根据[D11]的电子装置，
其中模数转换器包括格雷码计数器。
[D14]根据[D11]的电子装置，
其中关于多个传感器提供模数转换器，
其中，模数转换器是单斜型模数转换器，并且包括
斜坡电压生成器，
向其输入由传感器获得的模拟信号和来自斜坡电压生成器的斜坡电压的比较器，以及
向其供应来自时钟供应部分的时钟并且其基于比较器的输出信号操作的计数器部分，并且
其中计数器部分包括耗尽型场效应晶体管。
[D15]根据[D14]的电子装置，
其中时钟供应部分包括耗尽型场效应晶体管。
[D16]根据[D11]的电子装置，
其中信号处理部分或低击穿电压晶体管电路包括连接到模数转换器的时钟供应部分，并且
其中时钟供应部分具有耗尽型场效应晶体管。
[D17]根据[D16]的电子装置，
其中时钟供应部分包括PLL电路。
[D18]根据[D02]的电子装置，
其中第二半导体芯片包括存储器部分。
[D19]根据[D02]的电子装置进一步包括：
第三半导体芯片，配备有存储器部分，
其中第一、第二和第三半导体芯片以第一半导体芯片、第二半导体芯片和第三半导体芯片的顺序叠层。
[D20]根据[D13]的电子装置，
其中格雷码计数器包括耗尽型场效应晶体管。
本领域的技术人员应当理解，只要在所附权利要求或其等同的范围之内，取决于设计要求和其他因素可以发生各种变型、组合、子组合和变更。

Claims (19)

1.一种电子装置，包括：
第一半导体芯片；
第二半导体芯片，其在所述第一半导体芯片的下方；以及
其中，
所述第一半导体芯片包括在其中布置传感器的传感器部分，并且
所述第二半导体芯片包括在其中处理由所述传感器获得的信号的信号处理部分；
其中所述信号处理部分包括耗尽型场效应晶体管；
其中所述信号处理部分包括存储器部分和数据处理部分，所述信号处理部分被配置为：
以比帧速率更快的第一速度向所述存储器部分传输图像数据；
将所传输的图像数据保持在所述存储器部分中；以及
由所述数据处理部分以比所述第一速度更慢的第二速度从所述存储器部分读出所述图像数据。
2.根据权利要求1所述的电子装置，其中，所述信号处理部分包括高击穿电压晶体管电路和低击穿电压晶体管电路。
3.根据权利要求2所述的电子装置，其中，所述低击穿电压晶体管电路包括耗尽型场效应晶体管。
4.根据权利要求2所述的电子装置，其中，所述高击穿电压晶体管电路和所述传感器部分以平面图视角彼此重叠，并且其中在所述第二半导体芯片中，遮光区域形成在所述高击穿电压晶体管电路和所述传感器部分之间。
5.根据权利要求2所述的电子装置，其中，所述高击穿电压晶体管电路和所述传感器部分不以平面图视角彼此重叠。
6.根据权利要求2所述的电子装置，其中，其中所述传感器是图像传感器，并且其中所述电子装置是固态成像器件。
7.根据权利要求6所述的电子装置，其中，其中所述图像传感器是CMOS图像传感器。
8.根据权利要求2所述的电子装置，其中，其中所述耗尽型场效应晶体管包括完全耗尽型SOI结构。
9.根据权利要求2所述的电子装置，其中，其中所述耗尽型场效应晶体管包括部分耗尽型SOI结构。
10.根据权利要求2所述的电子装置，其中，其中所述耗尽型场效应晶体管包括鳍状结构。
11.根据权利要求2所述的电子装置，其中，其中所述耗尽型场效应晶体管包括深度耗尽沟道结构。
12.根据权利要求2所述的电子装置，其中，所述信号处理部分和所述低击穿电压晶体管电路中的至少一个包括模数转换器，并且其中，所述模数转换器包括耗尽型场效应晶体管。
13.根据权利要求12所述的电子装置，其中，其中所述模数转换器包括单斜型模数转换器、逐次逼近型模数转换器以及delta-sigma调制型模数转换器中的至少一个。
14.根据权利要求12所述的电子装置，其中，所述模数转换器包括格雷码计数器。
15.根据权利要求12所述的电子装置，其中，关于多个传感器提供所述模数转换器，其中所述模数转换器是单斜型模数转换器，并且包括斜坡电压生成器，向其输入由所述传感器获得的模拟信号和来自所述斜坡电压生成器的斜坡电压的比较器，以及向其供应来自时钟供应部分的时钟并且其基于所述比较器的输出信号操作的计数器部分，并且其中所述计数器部分包括所述耗尽型场效应晶体管。
16.根据权利要求15所述的电子装置，其中，其中所述时钟供应部分包括所述耗尽型场效应晶体管。
17.根据权利要求12所述的电子装置，其中所述信号处理部分或所述低击穿电压晶体管电路包括连接到所述模数转换器的时钟供应部分，并且其中所述时钟供应部分具有所述耗尽型场效应晶体管。
18.根据权利要求2所述的电子装置，其中，其中所述第二半导体芯片包括存储器部分。
19.根据权利要求1所述的电子装置，进一步包括：配备有存储器部分的第三半导体芯片，其中第一、第二和第三半导体芯片以第一半导体芯片、第二半导体芯片和第三半导体芯片的顺序叠层。
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