TW201407593A - 移位暫存器電路、光電裝置、及電子機器 - Google Patents

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Abstract

本發明之移位暫存器包括奇數段之第一類D閂鎖器DL1與偶數段之第二類D閂鎖器DL2。第一類D閂鎖器DL1之通過閘PG與第二類D閂鎖器DL2之記憶體控制器MC包含第一導電型電晶體，第一類D閂鎖器DL1之記憶體控制器MC與第二類D閂鎖器DL2之通過閘PG包含第二導電型電晶體。

Description

移位暫存器電路、光電裝置、及電子機器
本發明係關於一種移位暫存器電路、光電裝置、及電子機器。
投影機係對透過型光電裝置或反射型光電裝置照射光，並將藉由該等光電裝置而調變之透過光或反射光投射至螢幕上之電子機器。其構成為使自光源發出之光聚光併入射至光電裝置，並將根據電信號而調變之透過光或反射光通過投射透鏡而放大投射至螢幕，且具有顯示大畫面之優點。作為用於此種電子機器之光電裝置已知有液晶裝置，其係利用液晶之介電各向異性與液晶層之光之旋光性而形成圖像。
液晶裝置之一例係記載於專利文獻1。於專利文獻1之圖1中所記載之電路方塊圖中，於圖像顯示區域配置有掃描線與信號線。於其等之交點處呈矩陣狀地配置有像素，對各像素供給信號之掃描線驅動電路與資料線驅動電路係形成於圖像顯示區域之周邊。於掃描線驅動電路中包含以時脈信號進行控制之移位暫存器電路，其自複數條掃描線中選擇特定之掃描線。時脈信號係藉由時脈信號生成電路而生成。移位暫存器電路之一例係記載於專利文獻2。於專利文獻2之圖2中所記載之電路構成圖中，將彼此互補之時脈信號CLX與反轉時脈信號CLXINV提供給移位暫存器電路，而選擇掃描線。
進而，於液晶裝置中，根據其顯示方法而存在每次選擇一條掃描線之情形與如專利文獻3所記載般每次選擇兩條掃描線之情形。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2005-166139號公報
[專利文獻2]日本專利特開平11-282426號公報
[專利文獻3]日本專利特開2012-49645號公報
然而，若對專利文獻1所記載之液晶裝置提供如專利文獻2所記載般之時脈信號，進而採用專利文獻3中所記載之每次選擇兩條掃描線之顯示方法，則會有產生將圖像顯示區域於橫側一分為二之縱帶之情況。換言之，於先前之光電裝置中，根據情況而存在難以進行高品質之圖像顯示之問題。
又，於專利文獻1或專利文獻2所記載之移位暫存器電路中，由於必需時脈信號生成電路，故而存在系統整體之電路規模變大之問題。進而，於專利文獻2所記載之移位暫存器電路中，存在因時脈信號CLX與反轉時脈信號CLXINV之相位差，而易於使移位暫存器電路進行誤動作之問題。
本發明係為了解決上述課題之至少一部分而完成者，可作為以下之形態或應用例而實現。
本應用例之移位暫存器電路之特徵在於：其包含p個(p為2以上之整數)D閂鎖器及時脈線，p個D閂鎖器之各者包含局部輸入部及局部輸出部，第i段(i為1以上且p-1以下之整數)D閂鎖器之局部輸出部與第i+1段D閂鎖器之局部輸入部電性連接，p個D閂鎖器之各者至少包含通過閘、2k個(k為1以上之整數)反相器及記憶體控制器，於局部輸入部與局部輸出部之間，通過閘與2k個反相器串聯地電性連接，於通過 閘與局部輸出部之間，記憶體控制器與2k個反相器並聯地電性連接，通過閘之控制電極與記憶體控制器之控制電極電性連接於時脈線，p個D閂鎖器之奇數段為第一類D閂鎖器，p個D閂鎖器之偶數段為第二類D閂鎖器，第一類D閂鎖器之通過閘包含第一導電型電晶體，第一類D閂鎖器之記憶體控制器包含第二導電型電晶體，第二類D閂鎖器之通過閘包含第二導電型電晶體，第二類D閂鎖器之記憶體控制器包含第一導電型電晶體。
根據該構成，可利用一個時脈信號(稱為單相時脈)驅動移位暫存器電路。即，無需準備彼此互補且相位一致之兩種時脈信號，因此亦無需時脈信號生成電路，從而可使系統整體之電路規模變小。進而，若時脈信號為兩種，則存在因兩種時脈信號之相位差而導致移位暫存器電路進行誤動作之情況，但根據該構成，由於為單相時脈，故而不會發生此種移位暫存器電路之誤動作，從而可實現穩定之電路動作。
上述應用例之移位暫存器電路較佳為通過閘之源極/汲極區域中之一者為局部輸入部，通過閘之源極/汲極區域中之另一者與記憶體控制器之源極/汲極區域中之一者電性連接，記憶體控制器之源極/汲極區域中之另一者為局部輸出部，通過閘之控制電極為閘極電極，記憶體控制器之控制電極為閘極電極。
根據該構成，可利用時脈信號控制通過閘與記憶體控制器。因此，可實現當通過閘使資料通過時，記憶體控制器使2k個反相器作為緩衝電路而發揮功能，當通過閘阻斷資料時，記憶體控制器使2k個反相器作為記憶電路而發揮功能，故而可使D閂鎖器正確地發揮功能，且使移位暫存器電路正確地進行動作。
上述應用例之移位暫存器電路較佳為2k個反相器之各者包含反相器輸入電極及反相器輸出電極，第n個(n為1以上且2k-1以下之整數)反相器之反相器輸出電極與第n+1個反相器之反相器輸入電極電性連 接，第1個反相器之反相器輸入電極、通過閘之源極/汲極區域中之另一者、以及記憶體控制器之源極/汲極區域中之一者電性連接，第2k個反相器之反相器輸出電極與記憶體控制器之源極/汲極區域中之另一者電性連接。
根據該構成，利用通過閘與2k個反相器使局部輸入部與局部輸出部電性連接，並且於第1個反相器之反相器輸入電極與第2k個反相器之反相器輸出電極之間電性連接有記憶體控制器，故而可根據時脈信號，使2k個反相器作為緩衝電路或記憶電路分開使用。因此，可使D閂鎖器正確地發揮功能，且使移位暫存器電路正確地進行動作。
上述應用例之移位暫存器電路較佳為第一導電型電晶體為N型電晶體，第二導電型電晶體為P型電晶體。
N型電晶體之電導大於P型電晶體。若對比通過閘與記憶體控制器，則通過閘於接通狀態下使資料通過，與此相對，記憶體控制器於接通狀態下僅保持資料，故而對通過閘要求更高之電導。根據該構成，由於位於奇數段之第一類D閂鎖器之通過閘包含N型電晶體，故而於移位暫存器電路中之D閂鎖器為奇數個之情形時，可使構成通過閘之N型電晶體之數量多於構成通過閘之P型電晶體的數量。此外，雖第1段D閂鎖器之局部輸入部成為移位暫存器電路之輸入部，但亦會有輸入至移位暫存器電路之輸入部之資料較弱之情況。其原因在於：亦存在為了將自外部之半導體裝置供給之資料經由軟性印刷電路板及光電裝置之配線等輸入至移位暫存器電路的輸入部，而減小資料之信號振幅之情況。即便於此情形時，亦由於直接接收資料之第1段D閂鎖器之通過閘為N型電晶體，故而即便為較弱之資料亦可將其正確地傳送。
本應用例之移位暫存器電路之特徵在於：其包含p個(p為2以上之整數)D閂鎖器，p個D閂鎖器之各者包含局部輸入部及局部輸出部， 第i段(i為1以上且p-1以下之整數)D閂鎖器之局部輸出部與第i+1段D閂鎖器之局部輸入部電性連接，p個D閂鎖器之各者至少包含通過閘、2k個(k為1以上之整數)反相器及記憶體控制器，對通過閘與記憶體控制器供給有時脈信號，通過閘根據時脈信號而使輸入至局部輸入部之資料通過或將其阻斷，記憶體控制器根據時脈信號而使2k個反相器作為緩衝電路或記憶電路發揮功能，p個D閂鎖器之奇數段為第一類D閂鎖器，p個D閂鎖器之偶數段為第二類D閂鎖器，第一類D閂鎖器之通過閘與第二類D閂鎖器之通過閘進行彼此互補之動作，第一類D閂鎖器之記憶體控制器與第二類D閂鎖器之記憶體控制器進行彼此互補之動作。
根據該構成，可利用單相時脈驅動移位暫存器電路。即，當第一類D閂鎖器之通過閘使資料通過時，第二類D閂鎖器之通過閘阻斷資料，當第一類D閂鎖器之記憶體控制器使2k個反相器作為緩衝電路而發揮功能時，第二類D閂鎖器之記憶體控制器使2k個反相器作為記憶電路而發揮功能。同樣地，當第一類D閂鎖器之通過閘阻斷資料時，第二類D閂鎖器之通過閘使資料通過，當第一類D閂鎖器之記憶體控制器使2k個反相器作為記憶電路而發揮功能時，第二類D閂鎖器之記憶體控制器使2k個反相器作為緩衝電路而發揮功能。因此，即便為單相時脈，亦可使移位暫存器電路正確地進行動作。由於以單相時脈進行動作，故而亦無需時脈信號生成電路，從而可使系統整體之電路規模變小。進而，若時脈信號為兩種，則存在因兩種時脈信號之相位差而導致移位暫存器電路進行誤動作之情況，但根據該構成，由於為單相時脈，故而不會發生此種移位暫存器電路之誤動作，從而可實現穩定之電路動作。
上述應用例之移位暫存器電路較佳為當通過閘使資料通過時，記憶體控制器使2k個反相器作為緩衝電路而發揮功能，當通過閘阻斷 資料時，記憶體控制器使2k個反相器作為記憶電路而發揮功能。
根據該構成，當時脈信號有效時，通過閘與作為緩衝電路而發揮功能之2k個反相器可將輸入至局部輸入部之資料傳送至局部輸出部。另一方面，當時脈信號無效時，通過閘阻斷新資料之進入，作為記憶電路而發揮功能之2k個反相器可保持於時脈信號成為無效之前輸入至局部輸入部之資料。即，可使D閂鎖器正確地發揮功能，且使移位暫存器電路正確地進行動作。
上述應用例之移位暫存器電路較佳為當第一類D閂鎖器之通過閘使輸入至第一類D閂鎖器之局部輸入部之資料通過時，第二類D閂鎖器之通過閘阻斷輸入至第二類D閂鎖器之局部輸入部之資料，當第一類D閂鎖器之通過閘阻斷輸入至第一類D閂鎖器之局部輸入部之資料時，第二類D閂鎖器之通過閘使輸入至第二類D閂鎖器之局部輸入部之資料通過。
根據該構成，可使第一類D閂鎖器與第二類D閂鎖器彼此互補。因此，可利用單相時脈使移位暫存器電路正確地進行動作。
上述應用例之移位暫存器電路較佳為當第一類D閂鎖器之記憶體控制器使第一類D閂鎖器之2k個反相器作為緩衝電路而發揮功能時，第二類D閂鎖器之記憶體控制器使第二類D閂鎖器之2k個反相器作為記憶電路而發揮功能，當第一類D閂鎖器之記憶體控制器使第一類D閂鎖器之2k個反相器作為記憶電路而發揮功能時，第二類D閂鎖器之記憶體控制器使第二類D閂鎖器之2k個反相器作為緩衝電路而發揮功能。
根據該構成，可使第一類D閂鎖器與第二類D閂鎖器彼此互補。因此，可利用單相時脈使移位暫存器電路正確地進行動作。
上述應用例之移位暫存器電路較佳為第一類D閂鎖器之通過閘之資料通過能力高於第二類D閂鎖器之通過閘的資料通過能力。
根據該構成，由於位於奇數段之第一類D閂鎖器之通過閘的資料通過能力高於位於偶數段之第二類D閂鎖器之通過閘的資料通過能力，故而於移位暫存器電路中之D閂鎖器為奇數個之情形時，可使通過閘之資料通過能力較高之D閂鎖器之數量變多。此外，雖第1段D閂鎖器之局部輸入部成為移位暫存器電路之輸入部，但亦會有輸入至移位暫存器電路之輸入部之資料較弱之情況。其原因在於：亦存在為了將自外部之半導體裝置供給之資料經由軟性印刷電路板及光電裝置之配線等輸入至移位暫存器電路的輸入部，而減小資料之信號振幅之情況。即便於此情形時，亦由於直接接收資料之第1段D閂鎖器之通過閘之資料通過能力較高，故而即便為較弱之資料亦可將其正確地傳送。
一種光電裝置，其特徵在於包含如上述應用例中任一項之移位暫存器電路。
根據該構成，可實現系統整體之電路規模較小之光電裝置。進而，可實現減少基於移位暫存器電路之誤動作之顯示不良之光電裝置。此外，由於無需時脈信號生成電路，故而即便採用如專利文獻3所記載般之每次選擇兩條掃描線之顯示方法，亦可抑制將圖像顯示區域於橫側一分為二之縱帶之產生。換言之，可實現進行高品質之圖像顯示之光電裝置。
一種電子機器，其特徵在於包含如上述應用例之光電裝置。
根據該構成，可實現系統整體之電路規模較小之電子機器。進而，可實現減少基於移位暫存器電路之誤動作之顯示不良之電子機器。此外，由於無需時脈信號生成電路，故而即便採用如專利文獻3所記載般之每次選擇兩條掃描線之顯示方法，亦可抑制將圖像顯示區域於橫側一分為二之縱帶之產生。換言之，可實現進行高品質之圖像顯示之電子機器。
1stSTG‧‧‧第1段D閂鎖器
2ndSTG‧‧‧第2段D閂鎖器
3rdSTG‧‧‧第3段D閂鎖器
4thSTG‧‧‧第4段D閂鎖器
12‧‧‧元件基板
13‧‧‧對向基板
14‧‧‧密封材料
15‧‧‧液晶層
16‧‧‧掃描線
17‧‧‧信號線
27‧‧‧共用電極
31‧‧‧保護電阻
33‧‧‧遮光膜
34‧‧‧顯示區域
35‧‧‧像素
36‧‧‧信號線驅動電路
37‧‧‧外部連接端子
38‧‧‧掃描線驅動電路
42‧‧‧像素電極
43‧‧‧第1配向膜
44‧‧‧第2配向膜
46‧‧‧薄膜電晶體元件
47‧‧‧電容線
48‧‧‧保持電容
100‧‧‧液晶裝置
100B‧‧‧液晶裝置
100G‧‧‧液晶裝置
100R‧‧‧液晶裝置
2100‧‧‧投影機
2102‧‧‧光源
2106‧‧‧反射鏡
2108‧‧‧分色鏡
2112‧‧‧雙色稜鏡
2114‧‧‧透鏡單元
2120‧‧‧螢幕
2121‧‧‧中繼透鏡系統
2122‧‧‧入射透鏡
2123‧‧‧中繼透鏡
2124‧‧‧出射透鏡
BF1‧‧‧第1段輸出緩衝電路
BF2‧‧‧第2段輸出緩衝電路
BF3‧‧‧第3段輸出緩衝電路
CLK‧‧‧時脈信號
CLK1‧‧‧第一時脈信號
CLK2‧‧‧第二時脈信號
CLK-L‧‧‧時脈線
DL1‧‧‧第一類D閂鎖器
DL2‧‧‧第二類D閂鎖器
Dt‧‧‧向移位暫存器電路SR輸入之資料
G1、G2、...、Gm‧‧‧掃描信號
IV1‧‧‧第1個反相器
IV2‧‧‧第2個反相器
L-in‧‧‧局部輸入部
L-out‧‧‧局部輸出部
MC‧‧‧記憶體控制器
N‧‧‧N型電晶體
NAND1‧‧‧第1段反及電路
NAND2‧‧‧第2段反及電路
NAND3‧‧‧第3段反及電路
OUT1‧‧‧第1段輸出緩衝電路BF1之輸出
OUT2‧‧‧第2段輸出緩衝電路BF2之輸出
OUT3‧‧‧第3段輸出緩衝電路BF3之輸出
P‧‧‧P型電晶體
PG‧‧‧通過閘
Pr1‧‧‧時脈信號CLK之第一期間
Pr2‧‧‧時脈信號CLK之第二期間
Pr3‧‧‧時脈信號CLK之第三期間
Pr4‧‧‧時脈信號CLK之第四期間
S1、S2、...、Sn‧‧‧圖像信號
SR‧‧‧移位暫存器電路
VDD‧‧‧正電源
VSSX‧‧‧信號線驅動電路用負電源
VSSY‧‧‧掃描線驅動電路用負電源
x‧‧‧列方向
y‧‧‧行方向
圖1(a)、(b)係說明實施形態1之移位暫存器電路之圖。
圖2(a)、(b)係說明第一期間中之移位暫存器電路之狀態之圖。
圖3(a)、(b)係說明第二期間中之移位暫存器電路之狀態之圖。
圖4(a)、(b)係說明第三期間中之移位暫存器電路之狀態之圖。
圖5(a)、(b)係說明第四期間中之移位暫存器電路之狀態之圖。
圖6(a)、(b)係實施形態1之移位暫存器電路之時序圖。
圖7係說明實施形態1之移位暫存器電路之佈局之一例的圖。
圖8係說明實施形態1之移位暫存器電路之佈局之一例的圖。
圖9係表示實施形態1之液晶裝置之電路區塊構成的示意平面圖。
圖10係說明時脈信號CLK之電位變化之圖。
圖11係液晶裝置之示意剖面圖。
圖12係表示液晶裝置之電性構成之等效電路圖。
圖13係表示作為電子機器之三板式投影機之構成之平面圖。
圖14(a)、(b)係說明比較例之移位暫存器電路之圖。
圖15係表示比較例之液晶裝置之電路區塊構成之示意平面圖。
以下，參照圖式，對本發明之實施形態進行說明。再者，於以下各圖中，為使各層及各構件成為可識別之程度之大小，而使各層及各構件之尺寸與實際不同。
(實施形態1)<移位暫存器電路構成>
圖1係說明實施形態1之移位暫存器電路，(a)為電路構成圖，(b)為其時序圖。首先，參照圖1，對實施形態1之移位暫存器電路進行說明。
本實施形態之移位暫存器電路SR具有串聯地配置之p個(p為2以 上之整數)D閂鎖器及時脈線CLK-L。所謂D閂鎖器係指可利用時脈信號CLK控制記憶元件之電路元件，各D閂鎖器包括局部輸入部L-in及局部輸出部L-out。具體而言，D閂鎖器為如下電路元件，即，於所供給之時脈信號CLK有效(CLK=1)之期間，將局部輸入部L-in之資料直接輸出至局部輸出部L-out，於時脈信號CLK無效(CLK=0)之期間，保持時脈信號CLK將要變為無效之前之局部輸入部L-in之資料並將其輸出至局部輸出部L-out。
構成移位暫存器電路SR之p個D閂鎖器係串聯地電性連接，p個D閂鎖器之奇數段為第一類D閂鎖器DL1，p個D閂鎖器之偶數段為第二類D閂鎖器DL2。於圖1(a)中，第1段D閂鎖器1stSTG與第3段D閂鎖器3rdSTG為第一類D閂鎖器DL1，第2段D閂鎖器2ndSTG與第4段D閂鎖器4thSTG為第二類D閂鎖器DL2。第i段(i為1以上且p-1以下之整數)D閂鎖器之局部輸出部L-out與第i+1段之D閂鎖器之局部輸入部L-in係電性連接。第1段D閂鎖器1stSTG之局部輸入部L-in成為向移位暫存器電路SR輸入之資料Dt的輸入部。
p個D閂鎖器之各者至少包含通過閘PG、2k個(k為1以上之整數)反相器、記憶體控制器MC，各反相器具備反相器輸入電極與反相器輸出電極。第n個(n為1以上且2k-1以下之整數)反相器之反相器輸出電極電性連接於第n+1個反相器之反相器輸入電極。通過閘PG與記憶體控制器MC包含電晶體。於本實施形態中，k=1，且第1個反相器IV1與第2個反相器IV2包含於D閂鎖器。通過閘PG與2k個反相器於局部輸入部L-in與局部輸出部L-out之間串聯地電性連接。即，通過閘PG之源極/汲極區域中之一者為局部輸入部L-in，通過閘PG之源極/汲極區域中之另一者與第1個反相器IV1之反相器輸入電極電性連接，第1個反相器IV1之反相器輸出電極與第2個反相器IV2之反相器輸入電極電性連接，第2個反相器IV2之反相器輸出電極為局部輸出部L-out。於 本實施形態中，由於k=2，故而雖然為此種簡單之構成，但一般而言，2k個反相器以此方式串聯地電性連接，第2k個反相器輸出電極成為局部輸出部L-out。
於D閂鎖器內，記憶體控制器MC之源極/汲極區域中之一者、第1個反相器IV1之反相器輸入電極、及通過閘PG之源極/汲極區域中之另一者電性連接，記憶體控制器MC之源極/汲極區域中之另一者與第2k個反相器之反相器輸出電極電性連接。其結果，記憶體控制器MC之源極/汲極區域中之另一者成為局部輸出部L-out，於通過閘PG與局部輸出部L-out之間，記憶體控制器MC與2k個反相器並聯地電性連接。
通過閘PG之控制電極為閘極電極，記憶體控制器MC之控制電極亦為閘極電極。通過閘PG之控制電極與記憶體控制器MC之控制電極電性連接於時脈線CLK-L，而成為通過閘PG與記憶體控制器MC均可利用供給至時脈線CLK-L之時脈信號CLK予以控制動作。即，經由時脈線CLK-L對通過閘PG與記憶體控制器MC供給時脈信號CLK。通過閘PG根據時脈信號CLK，而使輸入至局部輸入部L-in之資料通過或將其阻斷。另一方面，記憶體控制器MC根據時脈信號CLK，使2k個反相器作為緩衝電路或記憶電路而發揮功能。如圖1(b)所示，時脈信號CLK係由第一狀態期間與第二狀態期間構成一週期，並重複該週期之信號。再者，於本實施形態中，於時脈信號CLK之第一狀態期間，時脈線CLK-L之電位變高(High，第一狀態)，於時脈信號CLK之第二狀態期間，時脈線CLK-L之電位變低(Low，第二狀態)。又，將一週期內之第一狀態期間之比率稱為占空比，於本實施形態中，占空比為50%。即，時脈線CLK-L之電位為High之期間與時脈線CLK-L之電位為Low之期間大致相等。
如上所述，p個D閂鎖器之奇數段為第一類D閂鎖器DL1，且第一類D閂鎖器DL1之通過閘PG包含第一導電型電晶體，第一類D閂鎖器 DL1之記憶體控制器MC包含導電型與第一導電型不同之第二導電型電晶體。與此相反，p個D閂鎖器之偶數段為第二類D閂鎖器DL2，且第二類D閂鎖器DL2之通過閘PG包含第二導電型電晶體，第二類D閂鎖器DL2之記憶體控制器MC包含第一導電型電晶體。其結果，不論於第一類D閂鎖器DL1中抑或是於第二類D閂鎖器DL2中，當通過閘PG使資料通過時，記憶體控制器MC使2k個反相器皆作為緩衝電路而發揮功能，當通過閘PG阻斷資料時，記憶體控制器MC使2k個反相器作為記憶電路而發揮功能。換言之，不論於第一類D閂鎖器DL1中抑或是第二類D閂鎖器DL2中，當時脈信號CLK有效時，通過閘PG與作為緩衝電路而發揮功能之2k個反相器皆將輸入至局部輸入部L-in之資料傳送至局部輸出部L-out。另一方面，不論於第一類D閂鎖器DL1中抑或是於第二類D閂鎖器DL2中，當時脈信號CLK無效時，通過閘PG皆阻斷新資料之傳入，且作為記憶電路而發揮功能之2k個反相器保持時脈信號CLK將要變成無效之前輸入至局部輸入部L-in之資料。即，第一類D閂鎖器DL1與第二類D閂鎖器DL2均作為D閂鎖器而正確地發揮功能，從而使包含其等之移位暫存器電路SR正確地進行動作。
進而，上述構成之結果為，第一類D閂鎖器DL1之通過閘PG與第二類D閂鎖器DL2之通過閘PG進行彼此互補之動作，第一類D閂鎖器DL1之記憶體控制器MC與第二類D閂鎖器DL2之記憶體控制器MC進行彼此互補之動作。所謂通過閘PG彼此互補係指當第一類D閂鎖器DL1之通過閘PG使輸入至第一類D閂鎖器DL1之局部輸入部L-in之資料通過時，第二類D閂鎖器DL2之通過閘PG阻斷輸入至第二類D閂鎖器DL2之局部輸入部L-in之資料，當第一類D閂鎖器DL1之通過閘PG阻斷輸入至第一類D閂鎖器DL1之局部輸入部L-in之資料時，第二類D閂鎖器DL2之通過閘PG使輸入至第二類D閂鎖器DL2之局部輸入部L-in之資料通過。又，所謂記憶體控制器MC彼此互補係指當第一類D閂 鎖器DL1之記憶體控制器MC使第一類D閂鎖器DL1之2k個反相器作為緩衝電路而發揮功能時，第二類D閂鎖器DL2之記憶體控制器MC使第二類D閂鎖器DL2之2k個反相器作為記憶電路而發揮功能，當第一類D閂鎖器DL1之記憶體控制器MC使第一類D閂鎖器DL1之2k個反相器作為記憶電路而發揮功能時，第二類D閂鎖器DL2之記憶體控制器MC使第二類D閂鎖器DL2之2k個反相器作為緩衝電路而發揮功能。其結果，第一類D閂鎖器DL1與第二類D閂鎖器DL2彼此互補。具體而言，時脈信號CLK之第一狀態(High)於第一類D閂鎖器DL1中相當於有效，於第二類D閂鎖器DL2中相當於無效。與此相反，時脈信號CLK之第二狀態(Low)於第一類D閂鎖器DL1中相當於無效，於第二類D閂鎖器DL2中相當於有效。其結果，於第一類D閂鎖器DL1將第一類D閂鎖器DL1之局部輸入部L-in之資料傳送至第一類D閂鎖器DL1之局部輸出部L-out之期間，第二類D閂鎖器DL2保持在前一時脈信號CLK時輸入至第二類D閂鎖器DL2之局部輸入部L-in之資料，並將其輸出至第二類D閂鎖器DL2之局部輸出部L-out。同樣地，於第一類D閂鎖器DL1保持在前一時脈信號CLK時輸入至第一類D閂鎖器DL1之局部輸入部L-in之資料，並將其輸出至第一類D閂鎖器DL1之局部輸出部L-out之期間，第二類D閂鎖器DL2將第二類D閂鎖器DL2之局部輸入部L-in之資料傳送至第二類D閂鎖器DL2之局部輸出部L-out。如此，單相時脈利用第一類D閂鎖器DL1與第二類D閂鎖器DL2互補地發揮功能，故而可利用單相時脈使移位暫存器電路SR正確地進行動作。
於本實施形態中，第一導電型電晶體為N型電晶體，第二導電型電晶體為P型電晶體。其原因在於：N型電晶體之電導大於P型電晶體。若對比通過閘PG與記憶體控制器MC，則通過閘PG於接通狀態下使資料通過，與此相對，記憶體控制器MC於接通狀態下僅保持前一時脈期間之資料，故而對通過閘PG要求較高之電導。若以N型電晶體 構成位於奇數段之第一類D閂鎖器DL1之通過閘PG，則可使第一類D閂鎖器DL1之通過閘PG之資料通過能力變得高於第二類D閂鎖器DL2之通過閘PG的資料通過能力。換言之，可使位於奇數段之第一類D閂鎖器DL1之通過閘PG的資料通過能力變得高於位於偶數段之第二類D閂鎖器DL2之通過閘PG的資料通過能力。因此，於移位暫存器電路SR中之D閂鎖器為奇數個之情形時，可使構成通過閘PG之N型電晶體之數量多於構成通過閘PG之P型電晶體的數量。換言之，可使資料通過能力較高之第一類D閂鎖器DL1之數量多於第二類D閂鎖器DL2之數量，從而相應地提高移位暫存器電路SR之正常動作概率。
進而，亦會有輸入至移位暫存器電路SR之輸入部之資料Dt之信號強度較弱的情況。其原因在於：亦存在為了將自外部之半導體裝置供給且向移位暫存器電路SR輸入之資料Dt經由軟性印刷電路板及光電裝置之配線等輸入至移位暫存器電路SR之輸入部，而減小資料之信號振幅之情況。即便於此情形時，亦由於直接接收資料之第1段D閂鎖器之通過閘PG為N型電晶體，第1段D閂鎖器成為資料通過能力較高之D閂鎖器，故而即便為較弱之資料亦可將其正確地傳送。
再者，所謂端子1與端子2電性連接，除包含端子1與端子2藉由配線直接連接之情形以外，亦包含經由電阻元件或開關元件而連接之情形。即，即便端子1處之電位與端子2處之電位略微不同，於電路上具有相同意義之情形時，亦為端子1與端子2電性連接。例如，於圖1(a)中，第一類D閂鎖器DL1之局部輸入部L-in與第1個反相器IV1之反相器輸入電極係電性連接。實際上於局部輸入部L-in與第1個反相器IV1之反相器輸入電極之間介存有通過閘PG，但於通過閘PG成為接通狀態之情形時，就第1個反相器IV1之反相器輸入電極之電位大致等於局部輸入部L-in之電位此電路上之意義而言，可以說第一類D閂鎖器DL1之局部輸入部L-in與第1個反相器IV1之反相器輸入電極係電性連 接。
又，於本實施形態中，將時脈信號CLK之第一狀態設為高電位(High)，將第二狀態設為低電位(Low)，但亦可與此相反，將第一狀態設為低電位(Low)，將第二狀態設為高電位(High)。進而，於本實施形態中，將第一導電型電晶體設為N型電晶體，將第二導電型電晶體設為P型電晶體，但亦可將第一導電型電晶體設為P型電晶體，將第二導電型電晶體設為N型電晶體。
<移位暫存器電路之動作>
圖2至5係說明實施形態1之移位暫存器電路之動作，(a)為電路構成圖，(b)為其時序圖。其次，參照圖2至5，對實施形態1之移位暫存器電路SR之動作狀況進行說明。
圖2係說明時脈信號CLK之第一期間Pr1中之移位暫存器電路SR之狀態的圖。於該期間時脈信號CLK為Low，對移位暫存器電路SR之輸入部(第1段D閂鎖器1stSTG之局部輸入部L-in)輸入有Low之資料Dt。第1段D閂鎖器1stSTG之通過閘PG為斷開狀態。第1段D閂鎖器1stSTG之記憶體控制器MC為接通狀態，2k個反相器作為記憶電路進行動作。記憶電路保持Low之信號，並將其輸出至第1段D閂鎖器1stSTG之局部輸出部L-out。第1段D閂鎖器1stSTG之局部輸出部L-out電性連接於第1段反及電路NAND1之第一輸入。由於第1段反及電路NAND1之第一輸入為Low，故而該電路之輸出成為High。第1段反及電路NAND1之輸出電性連接於第1段輸出緩衝電路BF1之輸入。由於第1段輸出緩衝電路BF1之輸入為High，故而該電路之輸出成為Low。
圖3係說明時脈信號CLK之第二期間Pr2中之移位暫存器電路SR之狀態的圖。於該期間時脈信號CLK為High，對移位暫存器電路SR之輸入部(第1段D閂鎖器1stSTG之局部輸入部L-in)輸入有High之資料Dt。第1段D閂鎖器1stSTG之通過閘PG為接通狀態，第1段D閂鎖器 1stSTG之記憶體控制器MC為斷開狀態，2k個反相器作為緩衝電路進行動作。因此，輸入至第1段D閂鎖器1stSTG之局部輸入部L-in之High之資料被直接輸出至第1段D閂鎖器1stSTG的局部輸出部L-out。其結果，第1段反及電路NAND1之第一輸入成為High。
對第2段D閂鎖器2ndSTG之局部輸入部L-in輸入有High之資料，但第2段D閂鎖器2ndSTG之通過閘PG為斷開狀態，而將其阻斷。第2段D閂鎖器2ndSTG之記憶體控制器MC為接通狀態，2k個反相器作為記憶電路進行動作。記憶電路保持於第一期間Pr1所輸入之Low之信號，並將其輸出至第2段D閂鎖器2ndSTG之局部輸出部L-out。第2段D閂鎖器2ndSTG之局部輸出部L-out電性連接於第1段反及電路NAND1之第二輸入與第2段反及電路NAND2之第一輸入。由於第1段反及電路NAND1之第二輸入與第2段反及電路NAND2之第一輸入為Low，故而第1段反及電路NAND1之輸出與第2段反及電路NAND2之輸出均成為High。其結果，第1段輸出緩衝電路BF1之輸出OUT1與第2段輸出緩衝電路BF2之輸出OUT2均成為Low。
圖4係說明時脈信號CLK之第三期間Pr3中之移位暫存器電路SR之狀態的圖。於該期間時脈信號CLK為Low，對移位暫存器電路SR之輸入部(第1段D閂鎖器1stSTG之局部輸入部L-in)輸入有High之資料Dt。然而，由於第1段D閂鎖器1stSTG之通過閘PG為斷開狀態，而將其阻斷。第1段D閂鎖器1stSTG之記憶體控制器MC為接通狀態，2k個反相器作為記憶電路進行動作。記憶電路保持於第二期間Pr2所輸入之High之信號，並將其輸出至第1段D閂鎖器1stSTG之局部輸出部L-out。
對第2段D閂鎖器2ndSTG之局部輸入部L-in輸入有High之資料。第2段D閂鎖器2ndSTG之通過閘PG為接通狀態。進而，第2段D閂鎖器2ndSTG之記憶體控制器MC為斷開狀態，2k個反相器作為緩衝電路進 行動作。如此，輸入至第2段D閂鎖器2ndSTG之局部輸入部L-in之High之資料被直接輸出至第2段D閂鎖器2ndSTG的局部輸出部L-out。因此，第1段反及電路NAND1之第二輸入與第2段反及電路NAND2之第一輸入成為Low。由於第1段反及電路NAND1之第一輸入與第1段反及電路NAND1之第二輸入均為High，故而第1段反及電路NAND1之輸出成為Low，第1段輸出緩衝電路BF1之輸出OUT1成為High。
對第3段D閂鎖器3rdSTG之局部輸入部L-in輸入有High之資料，但第3段D閂鎖器3rdSTG之通過閘PG為斷開狀態，而將其阻斷。第3段D閂鎖器3fdSTG之記憶體控制器MC為接通狀態，2k個反相器作為記憶電路進行動作。記憶電路保持於第二期間Pr2所輸入之Low之信號，並將其輸出至第3段D閂鎖器3rdSTG之局部輸出部L-out。第3段D閂鎖器3rdSTG電性連接於第2段反及電路NAND2之第二輸入與第3段反及電路NAND3之第一輸入。由於第2段反及電路NAND2之第二輸入與第3段反及電路NAND3之第一輸入為Low，故而第2段反及電路NAND2之輸出與第3段反及電路NAND3之輸出均成為High。其結果，第2段輸出緩衝電路BF2之輸出OUT2與第3段輸出緩衝電路BF3之輸出OUT3均成為Low。
圖5係說明時脈信號CLK之第四期間Pr4中之移位暫存器電路SR之狀態的圖。於該期間時脈信號CLK為High，對移位暫存器電路SR之輸入部(第1段D閂鎖器1stSTG之局部輸入部L-in)輸入有Low之資料Dt。第1段D閂鎖器1stSTG之通過閘PG為接通狀態，第1段D閂鎖器1stSTG之記憶體控制器MC為斷開狀態，2k個反相器作為緩衝電路進行動作。因此，輸入至第1段D閂鎖器1stSTG之局部輸入部L-in之Low之資料被直接輸出至第1段D閂鎖器1stSTG的局部輸出部L-out。其結果，第1段反及電路NAND1之第一輸入成為Low，第1段輸出緩衝電路BF1之輸出OUT1成為Low。
對第2段D閂鎖器2ndSTG之局部輸入部L-in輸入有Low之資料，但第2段D閂鎖器2ndSTG之通過閘PG為斷開狀態，而將其阻斷。第2段D閂鎖器2ndSTG之記憶體控制器MC為接通狀態，2k個反相器作為記憶電路進行動作。記憶電路保持於第三期間Pr3所輸入之High之信號，並將其輸出至第2段D閂鎖器2ndSTG之局部輸出部L-out。即，第1段反及電路NAND1之第二輸入與第2段反及電路NAND2之第一輸入為High。
對第3段D閂鎖器3rdSTG之局部輸入部L-in輸入有High之資料。第3段D閂鎖器3rdSTG之通過閘PG為接通狀態，第3段D閂鎖器3rdSTG之記憶體控制器MC為斷開狀態，2k個反相器作為緩衝電路進行動作。因此，輸入至第3段D閂鎖器3rdSTG之局部輸入部L-in之High之資料被直接輸出至第3段D閂鎖器3rdSTG的局部輸出部L-out。即，第2段反及電路NAND2之第二輸入與第3段反及電路NAND3之第一輸入成為High。由於第2段反及電路NAND2之第一輸入與第二輸入為High，故而第2段反及電路NAND2之輸出成為Low，第2段輸出緩衝電路BF2之輸出OUT2成為High。
對第4段D閂鎖器4thSTG之局部輸入部L-in輸入有High之資料，但第4段D閂鎖器4thSTG之通過閘PG為斷開狀態，而將其阻斷。第4段D閂鎖器4thSTG之記憶體控制器MC為接通狀態，2k個反相器作為記憶電路進行動作。記憶電路保持於第三期間Pr3所輸入之Low之信號，並將其輸出至第4段D閂鎖器4thSTG之局部輸出部L-out。第4段D閂鎖器4thSTG電性連接於第3段反及電路NAND3之第二輸入與第4段反及電路之第一輸入。由於第3段反及電路NAND3之第二輸入與第4段反及電路之第一輸入為Low，故而第3段反及電路NAND3之輸出與第3段反及電路NAND3之輸出均成為High。其結果，第3段輸出緩衝電路BF3之輸出OUT3與第4段輸出緩衝電路之輸出均成為Low。
以下，重複相同動作，於時脈信號CLK之每半週期將輸入至移位暫存器電路SR之輸入部之資料Dt於D閂鎖器中逐段地傳送。
<占空比>
圖6係實施形態1之移位暫存器電路之時序圖。其次，參照圖6，對使實施形態1之移位暫存器電路SR準確地進行動作之方法進行說明。
移位暫存器電路SR之動作如上所述，但上述說明為理想條件下之狀況。圖6(a)係說明當與理想條件不一致時可能產生之時序圖，圖6(b)係表示當與理想條件不一致時進行修正之方法之時序圖。於現實條件中，由於N型電晶體與P型電晶體之電導不同，故而兩電晶體之導通電阻不同，因此易於發生來自輸出緩衝電路之輸出與理想條件(圖5(b)等)不一致之事態。具體而言，如圖6(a)所示，於時脈信號CLK之占空比為50%之情形時，有自奇數段之輸出緩衝電路輸出之High之期間(選擇期間)較理想條件為短時間，自偶數段之輸出緩衝電路輸出之High之期間(選擇期間)較理想條件為長時間之虞。此情況於第二類D閂鎖器DL2之通過閘PG之導通電阻較第一類D閂鎖器DL1之通過閘PG之導通電阻過大的情形時發生。即，其發生原因在於，第二類D閂鎖器DL2之通過閘PG中之信號延遲大於第一類D閂鎖器DL1之通過閘PG中的信號延遲。
如圖6(b)所示，該擔憂可藉由如下方法解決，即，將使第一類D閂鎖器DL1成為有效之期間(時脈信號CLK之第一狀態期間)設為短於時脈信號之半週期，將使第二類D閂鎖器DL2成為有效之期間(時脈信號CLK之第二狀態期間)設為長於時脈信號之半週期。具體而言，根據導通電阻之差，將時脈信號之一週期中之使構成通過閘PG之P型電晶體成為接通狀態的期間設為長於使構成通過閘PG之N型電晶體成為接通狀態的期間。藉由此方法，可與理想條件同樣地使奇數段之輸出 緩衝電路中之選擇期間與偶數段之輸出緩衝電路中的選擇期間大致相等。
<佈局>
圖7與圖8係說明實施形態1之移位暫存器電路中之電晶體之佈局之一例的圖。其次，參照圖7與圖8，對實施形態1之移位暫存器電路SR中之電晶體之佈局進行說明。
D閂鎖器除包含2k個反相器以外，亦包含N型電晶體與P型電晶體。於電晶體為薄膜電晶體且無需形成阱之情形時，N型電晶體與P型電晶體可相對自由地配置。因此，如圖7所示，亦可使相鄰之D閂鎖器之同一導電型電晶體於第一方向(於本實施形態中設為x方向、列方向)上對齊。於圖7中，第一類D閂鎖器DL1之記憶體控制器MC與第二類D閂鎖器DL2之通過閘PG係於第一方向上對齊而配置，同樣地，第二類D閂鎖器DL2之記憶體控制器MC與第一類D閂鎖器DL1之通過閘PG係於第一方向上對齊而配置。如此，可使N型電晶體之形成區域於第二方向上窄於P型電晶體之形成區域，從而可減小移位暫存器電路SR之第二方向之長度。若使移位暫存器電路SR適應光電裝置(參照圖9)之掃描線驅動電路38(參照圖9)，則可應對窄像素間距，實現高精細之光電裝置。此外，於第一方向上對齊之兩個電晶體成為同一導電型，故而可使閘極電極之寬度相等，從而可簡化閘極電極之配線圖案。此處，所謂第二方向係與第一方向交叉，於本實施形態中為與x方向正交之y方向，將該方向設為行方向。再者，N型電晶體之通道形成區域長度為3μm，通道形成區域寬度為3μm，P型電晶體之通道形成區域長度為5μm，通道形成區域寬度為8μm。
另一方面，如圖8所示，亦可使相鄰之D閂鎖器之同一導電型電晶體於第二方向(於本實施形態中為y方向、行方向)上對齊。於圖8中，第一類D閂鎖器DL1之記憶體控制器MC與第二類D閂鎖器DL2之 通過閘PG係於第二方向上對齊而配置，同樣地，第二類D閂鎖器DL2之記憶體控制器MC與第一類D閂鎖器DL1之通過閘PG係於第二方向上對齊而配置。如此，可使N型電晶體之形成區域於第一方向上窄於P型電晶體之形成區域，從而可減小移位暫存器電路SR之第一方向之長度。若使移位暫存器電路SR適應光電裝置之掃描線驅動電路38，則實現於光電裝置中除顯示區域34(參照圖9)以外之外周區域變窄之窄邊緣之光電裝置。
<移位暫存器電路之比較例>
圖14係說明比較例之移位暫存器電路，(a)為電路構成圖，(b)為其時序圖。其次，參照圖14所示之比較例，對實施形態1之移位暫存器電路SR所具有之效果進行說明。
於圖14(a)所示之比較例中，構成移位暫存器電路之D閂鎖器之奇數段與偶數段均為相同電路構成。即，通過閘與記憶體控制器均包含同一導電型之電晶體。因此，如圖14(a)所示，必須對移位暫存器電路供給第一時脈信號CLK1與第二時脈信號CLK2。如圖14(b)所示，第一時脈信號CLK1與第二時脈信號CLK2彼此互補，當一方處於第一狀態時，另一方處於第二狀態。於上述比較例中，製造第一時脈信號CLK1與第二時脈信號CLK2之時脈信號生成電路(參照圖15)必不可少，而必須增大系統(例如液晶裝置)整體之電路規模。又，若於第一時脈信號CLK1與第二時脈信號CLK2存在超過容許範圍之相位差，則移位暫存器電路會進行誤動作。
與此相對，本實施形態之移位暫存器電路SR係以單相時脈驅動。即，無需準備如比較例般之二相時脈信號，因此，亦無需時脈信號生成電路，從而可減小系統整體之電路規模。進而，由於時脈信號CLK為一相，故而不會發生起因於二相時脈信號之相位差之移位暫存器電路SR之誤動作。
<光電裝置之電路區塊構成>
圖9係表示實施形態1之液晶裝置之電路區塊構成之示意平面圖。圖10係說明時脈信號CLK之電位變化之圖。以下，參照圖9與圖10，對光電裝置之電路區塊構成進行說明。
液晶裝置100係將薄膜電晶體(稱為TFT(Thin Film Transistor，薄膜電晶體)元件46，參照圖12)用作像素35(參照圖12)之開關元件之主動矩陣方式之光電裝置。如圖9所示，液晶裝置100至少包括顯示區域34、信號線驅動電路36、掃描線驅動電路38及外部連接端子37。
於顯示區域34內，像素35呈矩陣狀設置。關於像素35，於藉由交叉之掃描線16(參照圖12)與信號線17(參照圖12)而特定之區域內，一個像素35為自一條掃描線16至相鄰之掃描線16為止且自一條信號線17至相鄰之信號線17為止之區域。於顯示區域34之外側之區域形成有信號線驅動電路36及掃描線驅動電路38。掃描線驅動電路38分別沿與顯示區域34相鄰之兩邊而形成，且包含上述移位暫存器電路SR。
自外部連接端子37至信號線驅動電路36配線有正電源VDD及信號線驅動電路用負電源VSSX等。進而，自外部連接端子37至掃描線驅動電路38配線有正電源VDD、掃描線驅動電路用負電源VSSY、時脈線CLK-L及未圖示之移位暫存器輸入配線等。移位暫存器輸入配線連接於移位暫存器電路SR之輸入部，並對移位暫存器電路SR供給資料Dt。再者，於圖9中，並未描繪有所有配線及所有外部連接端子，為使說明易於理解，而僅描繪有其等中之代表性之配線。
時脈線CLK-L係與配置於掃描線驅動電路38之移位暫存器電路SR電性連接，且於時脈線CLK-L之外部連接端子37與移位暫存器電路SR之間配置有保護電阻31。其係為了於某種程度上提高時脈線CLK-L之電阻值，而引起時脈信號CLK適度延遲。
圖10係說明時脈信號CLK之電位變化之圖。橫軸為時間，將使時 脈信號CLK自第二狀態切換為第一狀態之瞬間設為零。縱軸為電位之相對值，第二狀態(Low)相當於0%，第一狀態(High)相當於100%。圖10之表示本實施形態之曲線係對時脈線CLK-L導入保護電阻31，而引起時脈信號CLK適度延遲之一例。利用數式1表示於電阻為R、寄生電容為C之配線之條件下的電位變化。
此處，H為第一狀態與第二狀態之電位差，τ為時間常數。於本實施形態中，對時脈線CLK-L附加C=17.8pF之寄生電容，使用15kΩ之電阻作為保護電阻31。由於無保護電阻31之時脈線CLK-L固有之電阻為0.25kΩ，故而時脈線CLK-L之電阻成為R=15.25kΩ。根據該C與R，時間常數成為τ=271ns。於此情形時，時脈信號CLK之上升10%與90%之差成為約600ns。此處，掃描線16有1090條，作為幀頻率假定為240Hz。此時，一條掃描線16之選擇時間為3.823μs。於時脈線CLK-L之時間常數τ=271ns之情形時，時脈信號CLK之位準達到大致100%(嚴密而言為99.5%，若將其四捨五入，則為100%)需1.4μs。因此，相對於掃描線16之選擇時間之3.823μs，達到大致100%後仍有63%以上之富餘時間，故而不會發生起因於時脈信號CLK延遲之移位暫存器電路SR之誤動作。如此，較佳為以使選擇期間之60%左右以上成為大致100%之電位位準之方式導入保護電阻31，而引起時脈信號CLK適度延遲。於時脈信號CLK之切換時，D閂鎖器之段數個(於此情形時為至少1091個以上)通過閘PG與記憶體控制器MC之電晶體電容一齊充放電，由此恐將導致產生瞬間之大電流，進而恐有於電源(正電源VDD或掃描線驅動電路用負電源VSSY)中載有雜訊之虞。若雜訊載於電源中而使電源電位不穩，則有使用該等電源之其他電路 進行誤動作之虞。若引起時脈信號CLK適度延遲，則會使充放電之時間變長，故而不會產生瞬間之大電流，而於相對較長之時間使小電流通過。即，無雜訊載於電源中之情況，且其他電路進行正常動作。換言之，若引起時脈信號CLK適度延遲，則可提高其他電路進行正常動作之可能性。
圖10之表示比較例之曲線圖係表示於對時脈線CLK-L未導入保護電阻之情形時的電位變化。於此情形時，由於寄生電容C=17.8pF，配線電阻R=0.25kΩ，故而時間常數成為τ=4.5ns，時脈信號CLK之上升10%與90%之差約10ns。由於充放電之電晶體電容與本實施形態相同，故而瞬間(約10ns之時間內)產生之電流成為本實施形態(約600ns之時間內)中所產生之電流的60倍。反言之，於本實施形態中，可將於切換時脈信號CLK時所產生之電流量減少為比較例之1/60，因此，於本實施形態之電源中不會載有雜訊，且可大幅降低其他電路之誤動作概率。
<電路區塊構成之比較例>
圖15係表示比較例之液晶裝置之電路區塊構成之示意平面圖。其次，參照圖15所示之比較例對實施形態1之光電裝置所具有之效果進行說明。
於圖15所示之比較例中，於Y側電路中使用圖14(a)所示之比較例之移位暫存器電路。因此，比較例之液晶裝置具有時脈信號生成電路。於該時脈信號生成電路中，自輸入至時脈線CLK-L之時脈信號產生第一時脈信號CLK1與第二時脈信號CLK2，並以使相位差於該等兩時脈信號之間變小之方式進行相位差修正。為進行相位差修正，而將至少2個反相器交叉連接。進而，時脈信號生成電路為了對兩個Y側電路之移位暫存器電路供給時脈信號而含有多個較大的緩衝器。由於為此種構成，故而於切換時脈信號時需要大電流，且於電源中載有雜 訊。
與此相對，於如圖9所示之本實施形態之光電裝置中，由於無需時脈生成電路，故而作為光電裝置之系統整體之電路規模變小。進而，於本實施形態之光電裝置中不會發生由兩個時脈信號所引起之移位暫存器電路SR之誤動作，故而可消除基於該誤動作之顯示不良。此外，於本實施形態之光電裝置中，並無瞬間產生大電流之時脈信號生成電路，故而幾乎不會對電源載有雜訊。
一般而言，若於液晶裝置100中採用專利文獻3所記載之每次選擇兩條掃描線之顯示方法，則時脈信號會於1水平期間之中間在第一狀態與第二狀態之間進行切換。即，於1水平期間內，時脈信號自第一狀態切換成第二狀態或自第二狀態切換成第一狀態。若此時於電源中載有雜訊，則如圖15所示，會有產生將圖像顯示區域於列方向一分為二之縱帶之情況。其原因在於：當時脈切換時，雜訊會載於電源中。如上所述，於圖9所示之本實施形態之光電裝置中，幾乎不會載有對電源之雜訊，故而可抑制此種顯示不良之發生。換言之，可實現進行高品質之圖像顯示之光電裝置。
又，於圖15所示之比較例中，於圖像顯示區域之左右配置有Y側電路，於圖像顯示區域之下邊配置有X側電路，故而必須將時脈信號生成電路配置於圖像顯示區域之上邊。因此，必須將時脈線CLK-L較長地拉繞。與此相對，於圖9所示之本實施形態之光電裝置中，時脈線CLK-L為1條，由於無需時脈信號生成電路，故而無需將其較長地拉繞。作為一例，可如圖9所示，將其配置於信號線驅動電路36之外側(下邊)，或亦可將其配置於信號線驅動電路36與顯示區域34之間。
<光電裝置之構造>
圖11係液晶裝置之示意剖面圖。以下，參照圖11，對液晶裝置之構造進行說明。再者，於以下形態中，記載為「於○○上」之情形係表 示以接觸之方式配置於○○上之情形、經由其他構成物而配置於○○上之情形、或者一部分以接觸之方式配置另一部分經由其他構成物而配置於○○上之情形者。
於液晶裝置100中，構成一對基板之元件基板12與對向基板13係藉由俯視時呈大致矩形框狀地配置之密封材料14而貼合。液晶裝置100成為於被密封材料14包圍之區域內封入有液晶層15之構成。作為液晶層15，例如可使用具有正介電各向異性之液晶材料。於液晶裝置100中，包含遮光性材料之俯視矩形框狀之遮光膜33沿密封材料14之內周附近形成於對向基板13，該遮光膜33之內側之區域成為顯示區域34。遮光膜33例如由作為遮光性材料之鋁(Al)而形成，且以劃分對向基板13側之顯示區域34之外周之方式，進而如上所述般與掃描線16及信號線17相對向地設置於顯示區域34內。
如圖11所示，於元件基板12之液晶層15側形成有複數個像素電極42，以覆蓋該等像素電極42之方式形成有第1配向膜43。像素電極42係包含銦錫氧化物(ITO，Indium Tin Oxides)等透明導電材料之導電膜。另一方面，於對向基板13之液晶層15側形成有格子狀之遮光膜33，於其上形成有平面整體狀之共用電極27。而且，於共用電極27上形成有第2配向膜44。共用電極27係包含ITO等透明導電材料之導電膜。
液晶裝置100為透過型，於元件基板12及對向基板13中之光之入射側與出射側分別配置有偏光板(未圖示)等而使用。再者，液晶裝置100之構成並不限定於此，亦可為反射型或半透過型之構成。
<電路構成>
圖12係表示液晶裝置之電性構成之等效電路圖。以下，一面參照圖12一面對液晶裝置之電性構成進行說明。
如圖12所示，液晶裝置100具有構成顯示區域34之複數個像素 35。於各像素35分別配置有像素電極42。又，於像素35形成有TFT元件46。
TFT元件46係對像素電極42進行通電控制之開關元件。於TFT元件46之源極側電性連接有信號線17。對各信號線17例如自信號線驅動電路36供給有圖像信號S1、S2、....、Sn。
又，於TFT元件46之閘極側電性連接有掃描線16。對掃描線16例如自掃描線驅動電路38以特定之時序呈脈衝地供給有掃描信號G1、G2、...、Gm。又，於TFT元件46之汲極側電性連接有像素電極42。
藉由自掃描線16供給之掃描信號G1、G2、...、Gm而使作為開關元件之TFT元件46僅於一定期間成為接通狀態，藉此，自信號線17供給之圖像信號S1、S2、...、Sn經由像素電極42以特定之時序寫入至像素35。
寫入至像素35之特定電位之圖像信號S1、S2、...、Sn藉由在像素電極42與共用電極27(參照圖11)之間所形成的液晶電容而保持一定期間。再者，為抑制所保持之圖像信號S1、S2、...、Sn之電位因洩漏電流而降低，由像素電極42與電容線47形成保持電容48。
若對液晶層15施加電壓信號，則液晶分子之配向狀態根據所施加之電壓位準而發生變化。藉此，入射至液晶層15之光被調變，而生成圖像光。
再者，於本實施形態中係使移位暫存器電路SR適應掃描線驅動電路38，但亦可使移位暫存器電路SR適應信號線驅動電路36。進而，作為光電裝置係使用液晶裝置100進行說明，但除此以外，作為光電裝置，電泳顯示裝置或有機EL(electro luminescence，電致發光)裝置等亦成為對象。
<電子機器>
圖13係表示作為電子機器之三板式投影機之構成之平面圖。其 次，參照圖13，作為本實施形態之電子機器之一例，對投影機進行說明。
於投影機2100中，自以超高壓水銀燈構成之光源2102出射之光藉由配置於內部的3片反射鏡2106及2片分色鏡2108而被分離成紅(R)、綠(G)、藍(B)之三原色之光，並被導入至對應於各原色之液晶裝置100R、100G及100B。再者，藍色光與其他之紅色及綠色相比，光路較長，故而為防止其損耗，而經由包含入射透鏡2122、中繼透鏡2123及出射透鏡2124之中繼透鏡系統2121將其導入。
液晶裝置100R、100G及100B係採用上述構成，分別藉由自外部裝置(省略圖示)供給之對應於紅、綠、藍各色之圖像信號而驅動。
分別藉由液晶裝置100R、100G、100B而調變之光自三方向入射至雙色稜鏡2112。而且，於該雙色稜鏡2112中，使紅色及藍色光90度地折射，另一方面，使綠色光直線前進。表示於雙色稜鏡2112中被合成之彩色圖像之光藉由透鏡單元2114被放大投射，而於螢幕2120上顯示全彩圖像。
再者，液晶裝置100R、100B之透過像係經雙色稜鏡2112反射後進行投射，與此相對，液晶裝置100G之透過像係直接投射，故而以使藉由液晶裝置100R、100B形成之圖像與藉由液晶裝置100G形成之圖像成為左右反轉之關係的方式進行設定。
於本實施形態之投影機2100中係使用上述液晶裝置100R、100G、100B，故而可投射明亮、高精細且圖像品質較高之全彩圖像。
作為電子機器，除參照圖13而說明之投影機以外，亦可列舉背投式電視、直觀式電視、行動電話、攜帶用視聽(audiovisual)機器、個人電腦、視訊攝影機之監視器(monitor)、汽車導航(car navigation)裝置、尋呼機(pager)、電子記事本、計算器、文字處理機、工作站 (workstation)、電視電話、POS(point-of-sale，銷售點)終端及數位靜態相機等。而且，亦可對該等電子機器應用於本實施形態中詳細敍述之液晶裝置100及移位暫存器電路SR。
再者，本發明並不限定於上述實施形態，可對上述實施形態實施各種變更及改良等。
1stSTG‧‧‧第1段D閂鎖器
2ndSTG‧‧‧第2段D閂鎖器
3rdSTG‧‧‧第3段D閂鎖器
4thSTG‧‧‧第4段D閂鎖器
BF1‧‧‧第1段輸出緩衝電路
BF2‧‧‧第2段輸出緩衝電路
BF3‧‧‧第3段輸出緩衝電路
CLK‧‧‧時脈信號
CLK-L‧‧‧時脈線
DL1‧‧‧第一類D閂鎖器
DL2‧‧‧第二類D閂鎖器
Dt‧‧‧向移位暫存器電路SR輸入之資料
IV1‧‧‧第1個反相器
IV2‧‧‧第2個反相器
L-in‧‧‧局部輸入部
L-out‧‧‧局部輸出部
MC‧‧‧記憶體控制器
NAND1‧‧‧第1段反及電路
NAND2‧‧‧第2段反及電路
NAND3‧‧‧第3段反及電路
OUT1‧‧‧第1段輸出緩衝電路BF1之輸出
OUT2‧‧‧第2段輸出緩衝電路BF2之輸出
OUT3‧‧‧第3段輸出緩衝電路BF3之輸出
PG‧‧‧通過閘
SR‧‧‧移位暫存器電路

Claims (11)

  1. 一種移位暫存器電路，其特徵在於：其包含p個(p為2以上之整數)D閂鎖器及時脈線；上述p個D閂鎖器之各者包含局部輸入部與局部輸出部，第i段(i為1以上且p-1以下之整數)D閂鎖器之局部輸出部與第i+1段D閂鎖器之局部輸入部電性連接；上述p個D閂鎖器之各者至少包含通過閘、2k個(k為1以上之整數)反相器及記憶體控制器，於上述局部輸入部與上述局部輸出部之間，上述通過閘與上述2k個反相器串聯地電性連接，於上述通過閘與上述局部輸出部之間，上述記憶體控制器與上述2k個反相器並聯地電性連接，上述通過閘之控制電極與上述記憶體控制器之控制電極電性連接於上述時脈線；上述p個D閂鎖器之奇數段為第一類D閂鎖器，上述p個D閂鎖器之偶數段為第二類D閂鎖器；上述第一類D閂鎖器之通過閘包含第一導電型電晶體，上述第一類D閂鎖器之記憶體控制器包含第二導電型電晶體；上述第二類D閂鎖器之通過閘包含第二導電型電晶體，上述第二類D閂鎖器之記憶體控制器包含第一導電型電晶體。
  2. 如請求項1之移位暫存器電路，其中上述通過閘之源極/汲極區域中之一者為上述局部輸入部，上述通過閘之源極/汲極區域中之另一者與上述記憶體控制器之源極/汲極區域中之一者電性連接；上述記憶體控制器之源極/汲極區域中之另一者為上述局部輸出部；上述通過閘之控制電極為閘極電極； 上述記憶體控制器之控制電極為閘極電極。
  3. 如請求項2之移位暫存器電路，其中上述2k個反相器之各者包含反相器輸入電極與反相器輸出電極；第n個(n為1以上且2k-1以下之整數)反相器之反相器輸出電極與第n+1個反相器之反相器輸入電極電性連接；第1個反相器之反相器輸入電極、上述通過閘之源極/汲極區域中之另一者、與上述記憶體控制器之源極/汲極區域中之一者電性連接；第2k個反相器之反相器輸出電極與上述記憶體控制器之源極/汲極區域中之另一者電性連接。
  4. 如請求項1至3中任一項之移位暫存器電路，其中上述第一導電型電晶體為N型電晶體，上述第二導電型電晶體為P型電晶體。
  5. 一種移位暫存器電路，其特徵在於：其包含p個(p為2以上之整數)D閂鎖器；上述p個D閂鎖器之各者包含局部輸入部與局部輸出部，第i段(i為1以上且p-1以下之整數)D閂鎖器之局部輸出部與第i+1段D閂鎖器之局部輸入部電性連接；上述p個D閂鎖器之各者至少包含通過閘、2k個(k為1以上之整數)反相器及記憶體控制器，對上述通過閘與上述記憶體控制器供給時脈信號；上述通過閘根據上述時脈信號，使輸入至上述局部輸入部之資料通過或將其阻斷；上述記憶體控制器根據上述時脈信號，使上述2k個反相器作為緩衝電路或記憶電路而發揮功能；上述p個D閂鎖器之奇數段為第一類D閂鎖器，上述p個D閂鎖器之偶數段為第二類D閂鎖器； 上述第一類D閂鎖器之通過閘與上述第二類D閂鎖器之通過閘進行彼此互補之動作；上述第一類D閂鎖器之記憶體控制器與上述第二類D閂鎖器之記憶體控制器進行彼此互補之動作。
  6. 如請求項5之移位暫存器電路，其中當上述通過閘使上述資料通過時，上述記憶體控制器使上述2k個反相器作為緩衝電路而發揮功能；當上述通過閘阻斷上述資料時，上述記憶體控制器使上述2k個反相器作為記憶電路而發揮功能。
  7. 如請求項5或6之移位暫存器電路，其中當上述第一類D閂鎖器之通過閘使輸入至上述第一類D閂鎖器之局部輸入部之資料通過時，上述第二類D閂鎖器之通過閘阻斷輸入至上述第二類D閂鎖器之局部輸入部之資料；當上述第一類D閂鎖器之通過閘阻斷輸入至上述第一類D閂鎖器之局部輸入部之資料時，上述第二類D閂鎖器之通過閘使輸入至上述第二類D閂鎖器之局部輸入部之資料通過。
  8. 如請求項5至7中任一項之移位暫存器電路，其中當上述第一類D閂鎖器之記憶體控制器使上述第一類D閂鎖器之2k個反相器作為緩衝電路而發揮功能時，上述第二類D閂鎖器之記憶體控制器使上述第二類D閂鎖器之2k個反相器作為記憶電路而發揮功能；當上述第一類D閂鎖器之記憶體控制器使上述第一類D閂鎖器之2k個反相器作為記憶電路而發揮功能時，上述第二類D閂鎖器之記憶體控制器使上述第二類D閂鎖器之2k個反相器作為緩衝電路而發揮功能。
  9. 如請求項5至8中任一項之移位暫存器電路，其中上述第一類D閂鎖器之通過閘之資料通過能力高於上述第二類D閂鎖器之通過閘 之資料通過能力。
  10. 一種光電裝置，其特徵在於包含如請求項1至9中任一項之移位暫存器電路。
  11. 一種電子機器，其特徵在於包含如請求項10之光電裝置。
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