JP2014010209A - シフトレジスター回路、電気光学装置、及び電子機器 - Google Patents

Abstract

【課題】誤動作が発生しにくいシフトレジスター回路を提供する事。
【解決手段】シフトレジスター回路ＳＲは、奇数段の第一種類のＤラッチＤＬ１と偶数段の第二種類のＤラッチＤＬ２とを備える。Ｄラッチは、少なくともパスゲートＰＧと２ｋ個（ｋは１以上の整数）のインバーターとメモリコントロラーＭＣとを含む。第一種類のＤラッチＤＬ１のパスゲートＰＧと第二種類のＤラッチＤＬ２のメモリコントロラーＭＣとは第一導電型トランジスターからなり、第一種類のＤラッチＤＬ１のメモリコントロラーＭＣと第二種類のＤラッチＤＬ２のパスゲートＰＧとは第二導電型トランジスターからなる。こうする事で、シフトレジスター回路ＳＲは単相クロックで駆動される。その結果、相補性クロックに起因するシフトレジスター回路ＳＲの誤動作を防ぐ事ができ、安定した回路動作が実現する。
【選択図】図１

Description

本発明は、シフトレジスター回路、電気光学装置、及び電子機器に関する。

プロジェクターは、透過型電気光学装置や反射型電気光学装置に光を照射し、これらの電気光学装置により変調された透過光や反射光をスクリーン上に投射する電子機器である。これは光源から発せられた光を電気光学装置に集光して入射させ、電気信号に応じて変調された透過光又は反射光を、投射レンズを通じて、スクリーンに拡大投射する様に構成される物で、大画面を表示するとの長所を有している。この様な電子機器に使用される電気光学装置としては液晶装置が知られており、これは液晶の誘電異方性と液晶層における光の旋光性とを利用して画像を形成している。

液晶装置の一例は特許文献１に記載されている。特許文献１の図１に記載されている回路ブロック図では、画像表示領域に走査線と信号線とが配置されている。これらの交点に画素が行列状に配置され、各画素に信号を供給する走査線駆動回路とデータ線駆動回路とが画像表示領域の周辺に形成されている。走査線駆動回路にはクロック信号で制御されるシフトレジスター回路が含まれており、複数の走査線から特定の走査線を選択している。クロック信号はクロック信号生成回路にて生成される。シフトレジスター回路の一例は特許文献２に記載されている。特許文献２の図２に記載されている回路構成図では、互いに相補的なクロック信号ＣＬＸと反転クロック信号ＣＬＸ_INVとがシフトレジスター回路に提供されて、走査線を選択している。
更に、液晶装置には、その表示方法に応じて、走査線が一本ずつ選択される場合と、特許文献３に記載されている様に、二本ずつ選択される場合とがある。

特開２００５−１６６１３９号公報 特開平１１−２８２４２６号公報 特開２０１２−４９６４５号公報

しかしながら、特許文献１に記載の液晶装置に特許文献２に記載されている様なクロック信号を提供し、更に特許文献３に記載されている走査線を二本ずつ選択する表示方法を採用すると、画像表示領域を横側に二分する縦帯が発生する事があった。換言すると、従来の電気光学装置では、場合によって、高品位な画像表示を行いがたいという課題があった。
又、特許文献１や特許文献２に記載のシフトレジスター回路では、クロック信号生成回路が必要な為に、システム全体の回路規模が大きくなるとの課題があった。更に、特許文献２に記載のシフトレジスター回路では、クロック信号ＣＬＸと反転クロック信号ＣＬＸ_INVとの位相差により、シフトレジスター回路が誤動作し易いという課題があった。

本発明は、前述の課題の少なくとも一部を解決する為になされたものであり、以下の形態又は適用例として実現する事が可能である。

本適用例に係わるシフトレジスター回路は、ｐ個（ｐは２以上の整数）のＤラッチと、クロック線と、を有し、ｐ個のＤラッチの各々はローカル入力部とローカル出力部とを備え、ｉ段目（ｉは１以上ｐ−１以下の整数）のＤラッチのローカル出力部とｉ＋１段目のＤラッチのローカル入力部とが電気的に接続され、ｐ個のＤラッチの各々は、少なくともパスゲートと２ｋ個（ｋは１以上の整数）のインバーターとメモリコントロラーとを含み、ローカル入力部とローカル出力部との間にパスゲートと２ｋ個のインバーターとが直列に電気的に接続され、パスゲートとローカル出力部との間にメモリコントロラーが２ｋ個のインバーターと並列に電気的に接続され、パスゲートの制御電極とメモリコントロラーの制御電極とはクロック線に電気的に接続され、ｐ個のＤラッチの奇数段は第一種類のＤラッチであり、ｐ個のＤラッチの偶数段は第二種類のＤラッチであり、第一種類のＤラッチのパスゲートは第一導電型トランジスターからなり、第一種類のＤラッチのメモリコントロラーは第二導電型トランジスターからなり、第二種類のＤラッチのパスゲートは第二導電型トランジスターからなり、第二種類のＤラッチのメモリコントロラーは第一導電型トランジスターからなる事を特徴とする。
この構成によれば、シフトレジスター回路を一つのクロック信号（単相クロックと称する）で駆動させる事ができる。即ち、互いに相補的で位相が揃った二種類のクロック信号を準備する必要がなく、従ってクロック信号生成回路も必要なく、システム全体の回路規模を小さくする事ができる。更に、クロック信号が二種類だと、二種類のクロック信号の位相差に起因して、シフトレジスター回路は誤動作する事があるが、この構成によれば、単相クロックである為に、こうしたシフトレジスター回路の誤動作は生じ得ず、安定した回路動作を実現させる事ができる。

上記適用例に係わるシフトレジスター回路は、パスゲートのソースドレイン領域の一方がローカル入力部であり、パスゲートのソースドレイン領域の他方とメモリコントロラーのソースドレイン領域の一方とが電気的に接続され、メモリコントロラーのソースドレイン領域の他方がローカル出力部であり、パスゲートの制御電極がゲート電極であり、メモリコントロラーの制御電極がゲート電極である事が好ましい。
この構成によれば、パスゲートとメモリコントロラーとはクロック信号で制御される事ができる。従って、パスゲートがデータを通過させている際に、メモリコントロラーは、２ｋ個のインバーターをバッファー回路として機能させ、パスゲートがデータを遮断している際に、メモリコントロラーは、２ｋ個のインバーターを記憶回路として機能させる事できるので、Ｄラッチを正しく機能させ、シフトレジスター回路を正しく動作させる事ができる。

上記適用例に係わるシフトレジスター回路は、インバーターはインバーター入力電極とインバーター出力電極とを備え、ｎ番目（ｎは１以上２ｋ−１以下の整数）のインバーターのインバーター出力電極とｎ＋１番目のインバーターのインバーター入力電極とが電気的に接続され、１番目のインバーターのインバーター入力電極とパスゲートのソースドレイン領域の他方とメモリコントロラーのソースドレイン領域の一方とが電気的に接続され、２ｋ番目のインバーターのインバーター出力電極とメモリコントロラーのソースドレイン領域の他方とが電気的に接続されている事が好ましい。
この構成によれば、ローカル入力部とローカル出力部とがパスゲートと２ｋ個のインバーターとで電気的に接続されると共に、１番目のインバーターのインバーター入力電極と２ｋ番目のインバーターのインバーター出力電極との間にメモリコントロラーが電気的に接続されるので、２ｋ個のインバーターをクロック信号に応じて、バッファー回路又は記憶回路として使い分ける事ができる。従って、Ｄラッチを正しく機能させ、シフトレジスター回路を正しく動作させる事ができる。

上記適用例に係わるシフトレジスター回路は、第一導電型トランジスターはＮ型トランジスターであり、第二導電型トランジスターはＰ型トランジスターである事が好ましい。
Ｎ型トランジスターはＰ型トランジスターよりもコンダクタンスが大きい。パスゲートとメモリコントロラーとを比較すると、パスゲートはオン状態でデータを通過させるのに対し、メモリコントロラーはオン状態でデータを保持するだけなので、パスゲートの方が高いコンダクタンスが求められる。この構成によれば、奇数段に位置する第一種類のＤラッチのパスゲートをＮ型トランジスターで構成するので、シフトレジスター回路に於けるＤラッチが奇数個の場合、パスゲートをなすＮ型トランジスターの数を、パスゲートをなすＰ型トランジスターの数よりも多くする事ができる。加えて第１段のＤラッチのローカル入力部がシフトレジスター回路の入力部となるが、シフトレジスター回路の入力部に入力されるデータは弱い場合もあり得る。これは、外部の半導体装置から供給されるデータがフレキシブルプリントサーキットや電気光学装置の配線等を経由してシフトレジスター回路の入力部に入力される為に、データの信号振幅が小さくなる場合も有るからである。この場合でも、データを直接受ける第１段のＤラッチのパスゲートがＮ型トランジスターであるので、弱いデータでも正しく転送する事ができる。

本適用例に係わるシフトレジスター回路は、ｐ個（ｐは２以上の整数）のＤラッチを有し、ｐ個のＤラッチの各々はローカル入力部とローカル出力部とを備え、ｉ段目（ｉは１以上ｐ−１以下の整数）のＤラッチのローカル出力部とｉ＋１段目のＤラッチのローカル入力部とが電気的に接続され、ｐ個のＤラッチの各々は、少なくともパスゲートと２ｋ個（ｋは１以上の整数）のインバーターとメモリコントロラーとを含み、パスゲートとメモリコントロラーとにはクロック信号が供給され、パスゲートは、クロック信号に応じて、ローカル入力部に入力されたデータを通過又は遮断し、メモリコントロラーは、クロック信号に応じて、２ｋ個のインバーターをバッファー回路又は記憶回路として機能させ、ｐ個のＤラッチの奇数段は第一種類のＤラッチであり、ｐ個のＤラッチの偶数段は第二種類のＤラッチであり、第一種類のＤラッチのパスゲートと第二種類のＤラッチのパスゲートとは互いに相補的な動作をし、第一種類のＤラッチのメモリコントロラーと第二種類のＤラッチのメモリコントロラーとは互いに相補的な動作をする事を特徴とする。
この構成によれば、シフトレジスター回路を単相クロックで駆動させる事ができる。即ち、第一種類のＤラッチのパスゲートがデータを通過させている際には、第二種類のＤラッチのパスゲートはデータを遮断しており、第一種類のＤラッチのメモリコントロラーが２ｋ個のインバーターをバッファー回路として機能させている際には、第二種類のＤラッチのメモリコントロラーは２ｋ個のインバーターを記憶回路として機能させている。同様に、第一種類のＤラッチのパスゲートがデータを遮断している際には、第二種類のＤラッチのパスゲートはデータを通過させており、第一種類のＤラッチのメモリコントロラーが２ｋ個のインバーターを記憶回路として機能させている際には、第二種類のＤラッチのメモリコントロラーは２ｋ個のインバーターをバッファー回路として機能させている。従って、単相クロックでもシフトレジスター回路を正しく動作させる事ができる。単相クロックで動作するので、クロック信号生成回路も必要なく、システム全体の回路規模を小さくする事ができる。更に、クロック信号が二種類だと、二種類のクロック信号の位相差に起因して、シフトレジスター回路は誤動作する事があるが、この構成によれば、単相クロックである為に、こうしたシフトレジスター回路の誤動作は生じ得ず、安定した回路動作を実現させる事ができる。

上記適用例に係わるシフトレジスター回路は、パスゲートがデータを通過させている際に、メモリコントロラーは、２ｋ個のインバーターをバッファー回路として機能させており、パスゲートがデータを遮断している際に、メモリコントロラーは、２ｋ個のインバーターを記憶回路として機能させている事が好ましい。
この構成によれば、クロック信号がアクティブの際に、パスゲートと、バッファー回路として機能する２ｋ個のインバーターと、はローカル入力部に入力されたデータをローカル出力部に転送する事ができる。その一方、クロック信号が非アクティブの際には、パスゲートは新たなデータが入ってくる事を遮り、記憶回路として機能する２ｋ個のインバーターは、クロック信号が非アクティブとなる前にローカル入力部に入力されたデータを保持する事ができる。即ち、Ｄラッチを正しく機能させ、シフトレジスター回路を正しく動作させる事ができる。

上記適用例に係わるシフトレジスター回路は、第一種類のＤラッチのパスゲートが第一種類のＤラッチのローカル入力部に入力されたデータを通過させている際に、第二種類のＤラッチのパスゲートは第二種類のＤラッチのローカル入力部に入力されたデータを遮断しており、第一種類のＤラッチのパスゲートが第一種類のＤラッチのローカル入力部に入力されたデータを遮断している際に、第二種類のＤラッチのパスゲートは第二種類のＤラッチのローカル入力部に入力されたデータを通過させている事が好ましい。
この構成によれば、第一種類のＤラッチと第二種類のＤラッチとを互いに相補的にする事ができる。従って、単相クロックでシフトレジスター回路を正しく動作させる事ができる。

上記適用例に係わるシフトレジスター回路は、第一種類のＤラッチのメモリコントロラーが第一種類のＤラッチの２ｋ個のインバーターをバッファー回路として機能させている際に、第二種類のＤラッチのメモリコントロラーは第二種類のＤラッチの２ｋ個のインバーターを記憶回路として機能させており、第一種類のＤラッチのメモリコントロラーが第一種類のＤラッチの２ｋ個のインバーターを記憶回路として機能させている際に、第二種類のＤラッチのメモリコントロラーは第二種類のＤラッチの２ｋ個のインバーターをバッファー回路として機能させている事が好ましい。
この構成によれば、第一種類のＤラッチと第二種類のＤラッチとを互いに相補的にする事ができる。従って、単相クロックでシフトレジスター回路を正しく動作させる事ができる。

上記適用例に係わるシフトレジスター回路は、第一種類のＤラッチのパスゲートのデータ通過能力は、第二種類のＤラッチのパスゲートのデータ通過能力よりも高い事が好ましい。
この構成によれば、奇数段に位置する第一種類のＤラッチのパスゲートのデータ通過能力が偶数段に位置する第二種類のＤラッチのパスゲートのデータ通過能力よりも高いので、シフトレジスター回路に於けるＤラッチが奇数個の場合、パスゲートのデータ通過能力の高いＤラッチの数を多くする事ができる。加えて第１段のＤラッチのローカル入力部がシフトレジスター回路の入力部となるが、シフトレジスター回路の入力部に入力されるデータは弱い場合もあり得る。これは、外部の半導体装置から供給されるデータがフレキシブルプリントサーキットや電気光学装置の配線等を経由してシフトレジスター回路の入力部に入力される為に、データの信号振幅が小さくなる場合も有るからである。この場合でも、データを直接受ける第１段のＤラッチのパスゲートのデータ通過能力が高いので、弱いデータでも正しく転送する事ができる。

上記適用例のいずれか一項に記載のシフトレジスター回路を備えた事を特徴とする電気光学装置。
この構成によれば、システム全体の回路規模が小さい電気光学装置を実現する事ができる。更に、シフトレジスター回路の誤動作に基づく表示不良を削減した電気光学装置を実現する事ができる。加えて、クロック信号生成回路が不要になるので、特許文献３に記載されている様な走査線を二本ずつ選択する表示方法を採用しても、画像表示領域を横側に二分する縦帯の発生を抑制する事ができる。換言すると、高品位な画像表示を行う電気光学装置を実現できる。

上記適用例に記載の電気光学装置を備えた事を特徴とする電子機器。
この構成によれば、システム全体の回路規模が小さい電子機器を実現する事ができる。更に、シフトレジスター回路の誤動作に基づく表示不良を削減した電子機器を実現する事ができる。加えて、クロック信号生成回路が不要になるので、特許文献３に記載されている様な走査線を二本ずつ選択する表示方法を採用しても、画像表示領域を横側に二分する縦帯の発生を抑制する事ができる。換言すると、高品位な画像表示を行う電子機器を実現できる。

実施形態１に係わるシフトレジスター回路を説明した図。 第一期間に於けるシフトレジスター回路の状態を説明した図。 第二期間に於けるシフトレジスター回路の状態を説明した図。 第三期間に於けるシフトレジスター回路の状態を説明した図。 第四期間に於けるシフトレジスター回路の状態を説明した図。 実施形態１に係わるシフトレジスター回路のタイミングチャート。 実施形態１に係わるシフトレジスター回路のレイアウトの一例を説明した図。 実施形態１に係わるシフトレジスター回路のレイアウトの一例を説明した図。 実施形態１に係わる液晶装置の回路ブロック構成を示す模式平面図。 クロック信号ＣＬＫの電位変化を説明した図。 液晶装置の模式断面図。 液晶装置の電気的な構成を示す等価回路図。 電子機器としての三板式プロジェクターの構成を示す平面図。 比較例に係わるシフトレジスター回路を説明した図。 比較例に係わる液晶装置の回路ブロック構成を示す模式平面図。

以下、本発明の実施形態について、図面を参照して説明する。尚、以下の各図においては、各層や各部材を認識可能な程度の大きさにするため、各層や各部材の尺度を実際とは異ならせしめている。

（実施形態１）
＜シフトレジスター回路構成＞
図１は、実施形態１に係わるシフトレジスター回路を説明しており、（ａ）は回路構成図で、（ｂ）はそのタイミングチャートである。先ず、実施形態１に係わるシフトレジスター回路を、図１を参照して説明する。

本実施形態に係わるシフトレジスター回路ＳＲは、直列に配置されたｐ個（ｐは２以上の整数）のＤラッチと、クロック線ＣＬＫ−Ｌと、を有している。Ｄラッチとは、記憶素子をクロック信号ＣＬＫにて制御可能にした回路素子であり、各Ｄラッチはローカル入力部Ｌ−ｉｎとローカル出力部Ｌ−ｏｕｔとを備える。Ｄラッチは、具体的には、供給されるクロック信号ＣＬＫがアクティブ（ＣＬＫ＝１）の期間には、ローカル入力部Ｌ−ｉｎのデータをそのままローカル出力部Ｌ−ｏｕｔに出力し、クロック信号ＣＬＫが非アクティブ（ＣＬＫ＝０）の期間には、クロック信号ＣＬＫが非アクティブになる直前のローカル入力部Ｌ−ｉｎのデータを保持してローカル出力部Ｌ−ｏｕｔに出力する回路素子である。

シフトレジスター回路ＳＲを構成するｐ個のＤラッチは直列に電気的に接続されており、ｐ個のＤラッチの奇数段は第一種類のＤラッチＤＬ１であり、ｐ個のＤラッチの偶数段は第二種類のＤラッチＤＬ２である。図１（ａ）では、第１段のＤラッチ１ｓｔＳＴＧと第３段のＤラッチ３ｒｄＳＴＧとが第一種類のＤラッチＤＬ１であり、第２段のＤラッチ２ｎｄＳＴＧと第４段のＤラッチ４ｔｈＳＴＧとが第二種類のＤラッチＤＬ２である。ｉ段目（ｉは１以上ｐ−１以下の整数）のＤラッチのローカル出力部Ｌ−ｏｕｔとｉ＋１段目のＤラッチのローカル入力部Ｌ−ｉｎとが電気的に接続されている。第１段のＤラッチ１ｓｔＳＴＧのローカル入力部Ｌ−ｉｎはシフトレジスター回路ＳＲへ入力されるデータＤｔの入力部となる。

ｐ個のＤラッチの各々は、少なくともパスゲートＰＧと２ｋ個（ｋは１以上の整数）のインバーターとメモリコントロラーＭＣとを含んでおり、各インバーターはインバーター入力電極とインバーター出力電極とを備えている。ｎ番目（ｎは１以上２ｋ−１以下の整数）のインバーターのインバーター出力電極はｎ＋１番目のインバーターのインバーター入力電極に電気的に接続されている。パスゲートＰＧとメモリコントロラーＭＣとはトランジスターからなる。本実施形態ではｋ＝１で、１番目のインバーターＩＶ１と２番目のインバーターＩＶ２とがＤラッチに含まれている。パスゲートＰＧと２ｋ個のインバーターとは、ローカル入力部Ｌ−ｉｎとローカル出力部Ｌ−ｏｕｔとの間で直列に電気的に接続されている。即ち、パスゲートＰＧのソースドレイン領域の一方がローカル入力部Ｌ−ｉｎであり、パスゲートＰＧのソースドレイン領域の他方と１番目のインバーターＩＶ１のインバーター入力電極とが電気的に接続され、１番目のインバーターＩＶ１のインバーター出力電極と２番目のインバーターＩＶ２のインバーター入力電極とが電気的に接続され、２番目のインバーターＩＶ２のインバーター出力電極がローカル出力部Ｌ−ｏｕｔである。本実施形態ではｋ＝２であるので、こうした簡単な構成だが、一般には２ｋ個のインバーターはこの様に直列に電気的に接続され、２ｋ番目のインバーター出力電極がローカル出力部Ｌ−ｏｕｔとなる。

Ｄラッチ内で、メモリコントロラーＭＣのソースドレイン領域の一方と１番目のインバーターＩＶ１のインバーター入力電極とパスゲートＰＧのソースドレイン領域の他方とが電気的に接続され、メモリコントロラーＭＣのソースドレイン領域の他方と２ｋ番目のインバーターのインバーター出力電極とが電気的に接続されている。その結果、メモリコントロラーＭＣのソースドレイン領域の他方がローカル出力部Ｌ−ｏｕｔとなり、パスゲートＰＧとローカル出力部Ｌ−ｏｕｔとの間でメモリコントロラーＭＣが２ｋ個のインバーターと並列に電気的に接続されている事になる。

パスゲートＰＧの制御電極はゲート電極であり、メモリコントロラーＭＣの制御電極もゲート電極である。パスゲートＰＧの制御電極とメモリコントロラーＭＣの制御電極とはクロック線ＣＬＫ−Ｌに電気的に接続され、クロック線ＣＬＫ−Ｌに供給されるクロック信号ＣＬＫにてパスゲートＰＧもメモリコントロラーＭＣも動作が制御される事になる。即ち、パスゲートＰＧとメモリコントロラーＭＣとにはクロック線ＣＬＫ−Ｌを介してクロック信号ＣＬＫが供給される。パスゲートＰＧは、クロック信号ＣＬＫに応じて、ローカル入力部Ｌ−ｉｎに入力されたデータを通過又は遮断する。一方、メモリコントロラーＭＣは、クロック信号ＣＬＫに応じて、２ｋ個のインバーターをバッファー回路又は記憶回路として機能させる。クロック信号ＣＬＫは、図１（ｂ）に示す様に、第一状態期間と第二状態期間とで一周期をなし、この周期が繰り返される信号である。尚、本実施形態では、クロック信号ＣＬＫの第一状態期間にクロック線ＣＬＫ−Ｌの電位は高くなり（Ｈｉｇｈ、第一状態）、クロック信号ＣＬＫの第二状態期間にクロック線ＣＬＫ−Ｌの電位は低くなる（Ｌｏｗ、第二状態）。又、一周期内における第一状態期間の割合をデューティー比と称し、本実施形態では、デューティー比は５０％である。即ち、クロック線ＣＬＫ−Ｌの電位がＨｉｇｈの期間とクロック線ＣＬＫ−Ｌの電位がＬｏｗの期間とは、ほぼ等しい。

前述の如く、ｐ個のＤラッチの奇数段は第一種類のＤラッチＤＬ１であるが、第一種類のＤラッチＤＬ１のパスゲートＰＧは第一導電型トランジスターからなり、第一種類のＤラッチＤＬ１のメモリコントロラーＭＣは第一導電型と異なる導電型の第二導電型トランジスターからなる。反対に、ｐ個のＤラッチの偶数段は第二種類のＤラッチＤＬ２であり、第二種類のＤラッチＤＬ２のパスゲートＰＧは第二導電型トランジスターからなり、第二種類のＤラッチＤＬ２のメモリコントロラーＭＣは第一導電型トランジスターからなる。この結果、第一種類のＤラッチＤＬ１においても、第二種類のＤラッチＤＬ２においても、パスゲートＰＧがデータを通過させている際に、メモリコントロラーＭＣは、２ｋ個のインバーターをバッファー回路として機能させており、パスゲートＰＧがデータを遮断している際に、メモリコントロラーＭＣは、２ｋ個のインバーターを記憶回路として機能させている。換言すると、第一種類のＤラッチＤＬ１においても、第二種類のＤラッチＤＬ２においても、クロック信号ＣＬＫがアクティブの際に、パスゲートＰＧと、バッファー回路として機能する２ｋ個のインバーターと、はローカル入力部Ｌ−ｉｎに入力されたデータをローカル出力部Ｌ−ｏｕｔに転送する。その一方、第一種類のＤラッチＤＬ１においても、第二種類のＤラッチＤＬ２においても、クロック信号ＣＬＫが非アクティブの際には、パスゲートＰＧは新たなデータが入ってくる事を遮り、記憶回路として機能する２ｋ個のインバーターは、クロック信号ＣＬＫが非アクティブとなる前にローカル入力部Ｌ−ｉｎに入力されたデータを保持する。即ち、第一種類のＤラッチＤＬ１も第二種類のＤラッチＤＬ２もＤラッチとして正しく機能し、これらからなるシフトレジスター回路ＳＲは正しく動作される。

更に、上述の構成の結果、第一種類のＤラッチＤＬ１のパスゲートＰＧと第二種類のＤラッチＤＬ２のパスゲートＰＧとは互いに相補的な動作をし、第一種類のＤラッチＤＬ１のメモリコントロラーＭＣと第二種類のＤラッチＤＬ２のメモリコントロラーＭＣとは互いに相補的な動作をする。パスゲートＰＧが互いに相補的とは、第一種類のＤラッチＤＬ１のパスゲートＰＧが第一種類のＤラッチＤＬ１のローカル入力部Ｌ−ｉｎに入力されたデータを通過させている際に、第二種類のＤラッチＤＬ２のパスゲートＰＧは第二種類のＤラッチＤＬ２のローカル入力部Ｌ−ｉｎに入力されたデータを遮断しており、第一種類のＤラッチＤＬ１のパスゲートＰＧが第一種類のＤラッチＤＬ１のローカル入力部Ｌ−ｉｎに入力されたデータを遮断している際に、第二種類のＤラッチＤＬ２のパスゲートＰＧは第二種類のＤラッチＤＬ２のローカル入力部Ｌ−ｉｎに入力されたデータを通過させている、との意味である。又、メモリコントロラーＭＣが互いに相補的とは、第一種類のＤラッチＤＬ１のメモリコントロラーＭＣが第一種類のＤラッチＤＬ１の２ｋ個のインバーターをバッファー回路として機能させている際に、第二種類のＤラッチＤＬ２のメモリコントロラーＭＣは第二種類のＤラッチＤＬ２の２ｋ個のインバーターを記憶回路として機能させており、第一種類のＤラッチＤＬ１のメモリコントロラーＭＣが第一種類のＤラッチＤＬ１の２ｋ個のインバーターを記憶回路として機能させている際に、第二種類のＤラッチＤＬ２のメモリコントロラーＭＣは第二種類のＤラッチＤＬ２の２ｋ個のインバーターをバッファー回路として機能させている、との意味である。こうした結果、第一種類のＤラッチＤＬ１と第二種類のＤラッチＤＬ２とは互いに相補的となる。具体的には、クロック信号ＣＬＫの第一状態（Ｈｉｇｈ）が、第一種類のＤラッチＤＬ１ではアクティブに相当し、第二種類のＤラッチＤＬ２では非アクティブに相当する。反対に、クロック信号ＣＬＫの第二状態（Ｌｏｗ）が、第一種類のＤラッチＤＬ１では非アクティブに相当し、第二種類のＤラッチＤＬ２ではアクティブに相当する。その結果、第一種類のＤラッチＤＬ１が、第一種類のＤラッチＤＬ１のローカル入力部Ｌ−ｉｎのデータを第一種類のＤラッチＤＬ１のローカル出力部Ｌ−ｏｕｔに転送している期間に、第二種類のＤラッチＤＬ２は、第二種類のＤラッチＤＬ２のローカル入力部Ｌ−ｉｎに前のクロック信号ＣＬＫ時に入力されたデータを保持して第二種類のＤラッチＤＬ２のローカル出力部Ｌ−ｏｕｔに出力している。同様に、第一種類のＤラッチＤＬ１が、第一種類のＤラッチＤＬ１のローカル入力部Ｌ−ｉｎに前のクロック信号ＣＬＫ時に入力されたデータを保持して第一種類のＤラッチＤＬ１のローカル出力部Ｌ−ｏｕｔに出力している期間に、第二種類のＤラッチＤＬ２は、第二種類のＤラッチＤＬ２のローカル入力部Ｌ−ｉｎのデータを第二種類のＤラッチＤＬ２のローカル出力部Ｌ−ｏｕｔに転送している。この様に、単相クロックが、第一種類のＤラッチＤＬ１と第二種類のＤラッチＤＬ２とで相補的に機能するので、単相クロックでシフトレジスター回路ＳＲを正しく動作させられる訳である。

本実施形態では、第一導電型トランジスターはＮ型トランジスターであり、第二導電型トランジスターはＰ型トランジスターである。これはＮ型トランジスターがＰ型トランジスターよりもコンダクタンスが大きい為である。パスゲートＰＧとメモリコントロラーＭＣとを比較すると、パスゲートＰＧはオン状態でデータを通過させるのに対し、メモリコントロラーＭＣはオン状態で前のクロック期間のデータを保持するだけなので、パスゲートＰＧの方が高いコンダクタンスが求められる。奇数段に位置する第一種類のＤラッチＤＬ１のパスゲートＰＧをＮ型トランジスターで構成すると、第一種類のＤラッチＤＬ１のパスゲートＰＧのデータ通過能力は、第二種類のＤラッチＤＬ２のパスゲートＰＧのデータ通過能力よりも高くなり得る。言い換えると、奇数段に位置する第一種類のＤラッチＤＬ１のパスゲートＰＧのデータ通過能力が偶数段に位置する第二種類のＤラッチＤＬ２のパスゲートＰＧのデータ通過能力よりも高くなり得る。従って、シフトレジスター回路ＳＲに於けるＤラッチが奇数個の場合、パスゲートＰＧをなすＮ型トランジスターの数を、パスゲートＰＧをなすＰ型トランジスターの数よりも多くする事ができる。換言すると、データ通過能力の高い第一種類のＤラッチＤＬ１の数を第二種類のＤラッチＤＬ２の数よりも多くする事ができ、その分だけシフトレジスター回路ＳＲの正常動作確率を高める事になる。

更に、シフトレジスター回路ＳＲの入力部に入力されるデータＤｔは信号強度が弱い場合もあり得る。これは、外部の半導体装置から供給される、シフトレジスター回路ＳＲへ入力されるデータＤｔがフレキシブルプリントサーキットや電気光学装置の配線等を経由してシフトレジスター回路ＳＲの入力部に入力される為に、データの信号振幅が小さくなる場合も有るからである。この場合でも、データを直接受ける第１段のＤラッチのパスゲートＰＧがＮ型トランジスターで、第１段のＤラッチがデータ通過能力の高いＤラッチとなっているので、弱いデータでも正しく転送する事が可能になる。

尚、端子１と端子２とが電気的に接続されているとは、端子１と端子２とが配線により直に接続されている場合の他に、抵抗素子やスイッチング素子を介して接続されている場合を含む。即ち、端子１での電位と端子２での電位とが多少異なっていても、回路上で同じ意味を持たせる場合、端子１と端子２とは電気的に接続されている事になる。例えば、図１（ａ）で第一種類のＤラッチＤＬ１のローカル入力部Ｌ−ｉｎと１番目のインバーターＩＶ１のインバーター入力電極とは電気的に接続されている。実際にはローカル入力部Ｌ−ｉｎと１番目のインバーターＩＶ１のインバーター入力電極との間にはパスゲートＰＧが介在するが、パスゲートＰＧがオン状態とされた場合に、１番目のインバーターＩＶ１のインバーター入力電極の電位はローカル入力部Ｌ−ｉｎの電位にほぼ等しくされるとの回路上の意味からして、第一種類のＤラッチＤＬ１のローカル入力部Ｌ−ｉｎと１番目のインバーターＩＶ１のインバーター入力電極とは電気的に接続されている、と言える。

又、本実施形態ではクロック信号ＣＬＫの第一状態を高電位（Ｈｉｇｈ）とし、第二状態を低電位（Ｌｏｗ）としたが、これとは反対に第一状態を低電位（Ｌｏｗ）とし、第二状態を高電位（Ｈｉｇｈ）としても良い。更には、本実施形態では、第一導電型トランジスターをＮ型トランジスターとし、第二導電型トランジスターをＰ型トランジスターとしたが、第一導電型トランジスターをＰ型トランジスターとし、第二導電型トランジスターをＮ型トランジスターとしても良い。

＜シフトレジスター回路の動作＞
図２乃至５は、実施形態１に係わるシフトレジスター回路の動作を説明しており、（ａ）は回路構成図で、（ｂ）はそのタイミングチャートである。次に、実施形態１に係わるシフトレジスター回路ＳＲの動作状況を、図２乃至５を参照して説明する。

図２はクロック信号ＣＬＫの第一期間Ｐｒ１に於けるシフトレジスター回路ＳＲの状態を説明した図である。この期間にクロック信号ＣＬＫはＬｏｗであり、シフトレジスター回路ＳＲへの入力部（第１段のＤラッチ１ｓｔＳＴＧのローカル入力部Ｌ−ｉｎ）にはＬｏｗのデータＤｔが入力されている。第１段のＤラッチ１ｓｔＳＴＧのパスゲートＰＧはオフ状態である。第１段のＤラッチ１ｓｔＳＴＧのメモリコントロラーＭＣはオン状態で２ｋ個のインバーターは記憶回路として動作している。記憶回路はＬｏｗの信号を保持し、第１段のＤラッチ１ｓｔＳＴＧのローカル出力部Ｌ−ｏｕｔに出力している。第１段のＤラッチ１ｓｔＳＴＧのローカル出力部Ｌ−ｏｕｔは第１段のナンド回路ＮＡＮＤ１の第一入力に電気的に接続する。第１段のナンド回路ＮＡＮＤ１の第一入力がＬｏｗであるので、この回路の出力はＨｉｇｈとなる。第１段のナンド回路ＮＡＮＤ１の出力は第１段の出力バッファー回路ＢＦ１の入力に電気的に接続する。第１段の出力バッファー回路ＢＦ１の入力がＨｉｇｈであるので、この回路の出力はＬｏｗとなる。

図３はクロック信号ＣＬＫの第二期間Ｐｒ２に於けるシフトレジスター回路ＳＲの状態を説明した図である。この期間にクロック信号ＣＬＫはＨｉｇｈであり、シフトレジスター回路ＳＲへの入力部（第１段のＤラッチ１ｓｔＳＴＧのローカル入力部Ｌ−ｉｎ）にはＨｉｇｈのデータＤｔが入力されている。第１段のＤラッチ１ｓｔＳＴＧのパスゲートＰＧはオン状態であり、第１段のＤラッチ１ｓｔＳＴＧのメモリコントロラーＭＣはオフ状態で２ｋ個のインバーターをバッファー回路として動作させている。その為に、第１段のＤラッチ１ｓｔＳＴＧのローカル入力部Ｌ−ｉｎに入力されたＨｉｇｈのデータは、そのまま第１段のＤラッチ１ｓｔＳＴＧのローカル出力部Ｌ−ｏｕｔに出力されている。この結果、第１段のナンド回路ＮＡＮＤ１の第一入力がＨｉｇｈとなる。

第２段のＤラッチ２ｎｄＳＴＧのローカル入力部Ｌ−ｉｎにはＨｉｇｈのデータが入力されているが、第２段のＤラッチ２ｎｄＳＴＧのパスゲートＰＧはオフ状態で、これを遮断している。第２段のＤラッチ２ｎｄＳＴＧのメモリコントロラーＭＣはオン状態で２ｋ個のインバーターは記憶回路として動作している。記憶回路は第一期間Ｐｒ１に入力されたＬｏｗの信号を保持し、第２段のＤラッチ２ｎｄＳＴＧのローカル出力部Ｌ−ｏｕｔに出力している。第２段のＤラッチ２ｎｄＳＴＧのローカル出力部Ｌ−ｏｕｔは第１段のナンド回路ＮＡＮＤ１の第二入力と第２段のナンド回路ＮＡＮＤ２の第一入力とに電気的に接続する。第１段のナンド回路ＮＡＮＤ１の第二入力と第２段のナンド回路ＮＡＮＤ２の第一入力とがＬｏｗであるので、第１段のナンド回路ＮＡＮＤ１の出力も第２段のナンド回路ＮＡＮＤ２の出力もＨｉｇｈとなる。この結果、第１段の出力バッファー回路ＢＦ１の出力ＯＵＴ１も第２段の出力バッファー回路ＢＦ２の出力ＯＵＴ２もＬｏｗとなる。

図４はクロック信号ＣＬＫの第三期間Ｐｒ３に於けるシフトレジスター回路ＳＲの状態を説明した図である。この期間にクロック信号ＣＬＫはＬｏｗであり、シフトレジスター回路ＳＲへの入力部（第１段のＤラッチ１ｓｔＳＴＧのローカル入力部Ｌ−ｉｎ）にはＨｉｇｈのデータＤｔが入力されている。但し、第１段のＤラッチ１ｓｔＳＴＧのパスゲートＰＧはオフ状態であり、これを遮断している。第１段のＤラッチ１ｓｔＳＴＧのメモリコントロラーＭＣはオン状態で２ｋ個のインバーターを記憶回路として動作させている。記憶回路は第二期間Ｐｒ２に入力されたＨｉｇｈの信号を保持し、第１段のＤラッチ１ｓｔＳＴＧのローカル出力部Ｌ−ｏｕｔに出力している。

第２段のＤラッチ２ｎｄＳＴＧのローカル入力部Ｌ−ｉｎにはＨｉｇｈのデータが入力されている。第２段のＤラッチ２ｎｄＳＴＧのパスゲートＰＧはオン状態である。更に、第２段のＤラッチ２ｎｄＳＴＧのメモリコントロラーＭＣはオフ状態で２ｋ個のインバーターはバッファー回路として動作している。こうして第２段のＤラッチ２ｎｄＳＴＧのローカル入力部Ｌ−ｉｎに入力されたＨｉｇｈのデータは、そのまま第２段のＤラッチ２ｎｄＳＴＧのローカル出力部Ｌ−ｏｕｔに出力されている。その為に、第１段のナンド回路ＮＡＮＤ１の第二入力と第２段のナンド回路ＮＡＮＤ２の第一入力とはＬｏｗとなる。第１段のナンド回路ＮＡＮＤ１の第一入力も第１段のナンド回路ＮＡＮＤ１の第二入力もＨｉｇｈであるので、第１段のナンド回路ＮＡＮＤ１の出力はＬｏｗとなり、第１段の出力バッファー回路ＢＦ１の出力ＯＵＴ１はＨｉｇｈとなる。

第３段のＤラッチ３ｒｄＳＴＧのローカル入力部Ｌ−ｉｎにはＨｉｇｈのデータが入力されているが、第３段のＤラッチ３ｒｄＳＴＧのパスゲートＰＧはオフ状態で、これを遮断している。第３段のＤラッチ３ｒｄＳＴＧのメモリコントロラーＭＣはオン状態で２ｋ個のインバーターは記憶回路として動作している。記憶回路は第二期間Ｐｒ２に入力されたＬｏｗの信号を保持し、第３段のＤラッチ３ｒｄＳＴＧのローカル出力部Ｌ−ｏｕｔに出力している。第３段のＤラッチ３ｒｄＳＴＧは第２段のナンド回路ＮＡＮＤ２の第二入力と第３段のナンド回路ＮＡＮＤ３の第一入力とに電気的に接続する。第２段のナンド回路ＮＡＮＤ２の第二入力と第３段のナンド回路ＮＡＮＤ３の第一入力とがＬｏｗであるので、第２段のナンド回路ＮＡＮＤ２の出力も第３段のナンド回路ＮＡＮＤ３の出力もＨｉｇｈとなる。この結果、第２段の出力バッファー回路ＢＦ２の出力ＯＵＴ２も第３段の出力バッファー回路ＢＦ３の出力ＯＵＴ３もＬｏｗとなる。

図５はクロック信号ＣＬＫの第四期間Ｐｒ４に於けるシフトレジスター回路ＳＲの状態を説明した図である。この期間にクロック信号ＣＬＫはＨｉｇｈであり、シフトレジスター回路ＳＲへの入力部（第１段のＤラッチ１ｓｔＳＴＧのローカル入力部Ｌ−ｉｎ）にはＬｏｗのデータＤｔが入力されている。第１段のＤラッチ１ｓｔＳＴＧのパスゲートＰＧはオン状態であり、第１段のＤラッチ１ｓｔＳＴＧのメモリコントロラーＭＣはオフ状態で２ｋ個のインバーターをバッファー回路として動作させている。その為に、第１段のＤラッチ１ｓｔＳＴＧのローカル入力部Ｌ−ｉｎに入力されたＬｏｗのデータは、そのまま第１段のＤラッチ１ｓｔＳＴＧのローカル出力部Ｌ−ｏｕｔに出力されている。この結果、第１段のナンド回路ＮＡＮＤ１の第一入力がＬｏｗとなり、第１段の出力バッファー回路ＢＦ１の出力ＯＵＴ１はＬｏｗとなる。

第２段のＤラッチ２ｎｄＳＴＧのローカル入力部Ｌ−ｉｎにはＬｏｗのデータが入力されているが、第２段のＤラッチ２ｎｄＳＴＧのパスゲートＰＧはオフ状態で、これを遮断している。第２段のＤラッチ２ｎｄＳＴＧのメモリコントロラーＭＣはオン状態で２ｋ個のインバーターは記憶回路として動作している。記憶回路は第三期間Ｐｒ３に入力されたＨｉｇｈの信号を保持し、第２段のＤラッチ２ｎｄＳＴＧのローカル出力部Ｌ−ｏｕｔに出力している。即ち、第１段のナンド回路ＮＡＮＤ１の第二入力と第２段のナンド回路ＮＡＮＤ２の第一入力とはＨｉｇｈである。

第３段のＤラッチ３ｒｄＳＴＧのローカル入力部Ｌ−ｉｎにはＨｉｇｈのデータが入力されている。第３段のＤラッチ３ｒｄＳＴＧのパスゲートＰＧはオン状態であり、第３段のＤラッチ３ｒｄＳＴＧのメモリコントロラーＭＣはオフ状態で２ｋ個のインバーターをバッファー回路として動作させている。その為に、第３段のＤラッチ３ｒｄＳＴＧのローカル入力部Ｌ−ｉｎに入力されたＨｉｇｈのデータは、そのまま第３段のＤラッチ３ｒｄＳＴＧのローカル出力部Ｌ−ｏｕｔに出力されている。即ち、第２段のナンド回路ＮＡＮＤ２の第二入力と第３段のナンド回路ＮＡＮＤ３の第一入力とはＨｉｇｈとなる。第２段のナンド回路ＮＡＮＤ２の第一入力と第二入力とがＨｉｇｈであるので、第２段のナンド回路ＮＡＮＤ２の出力はＬｏｗとなり、第２段の出力バッファー回路ＢＦ２の出力ＯＵＴ２はＨｉｇｈとなる。

第４段のＤラッチ４ｔｈＳＴＧのローカル入力部Ｌ−ｉｎにはＨｉｇｈのデータが入力されているが、第４段のＤラッチ４ｔｈＳＴＧのパスゲートＰＧはオフ状態で、これを遮断している。第４段のＤラッチ４ｔｈＳＴＧのメモリコントロラーＭＣはオン状態で２ｋ個のインバーターは記憶回路として動作している。記憶回路は第三期間Ｐｒ３に入力されたＬｏｗの信号を保持し、第４段のＤラッチ４ｔｈＳＴＧのローカル出力部Ｌ−ｏｕｔに出力している。第４段のＤラッチ４ｔｈＳＴＧは第３段のナンド回路ＮＡＮＤ３の第二入力と第４段のナンド回路の第一入力とに電気的に接続する。第３段のナンド回路ＮＡＮＤ３の第二入力と第４段のナンド回路の第一入力とがＬｏｗであるので、第３段のナンド回路ＮＡＮＤ３の出力も第３段のナンド回路ＮＡＮＤ３の出力もＨｉｇｈとなる。この結果、第３段の出力バッファー回路ＢＦ３の出力ＯＵＴ３も第４段の出力バッファー回路の出力もＬｏｗとなる。

以下、同様な動作が繰り返され、シフトレジスター回路ＳＲの入力部に入力されたデータＤｔは、クロック信号ＣＬＫの半周期毎にＤラッチを一段ずつ転送されて行く。

＜デューティー比＞
図６は、実施形態１に係わるシフトレジスター回路のタイミングチャートである。次に、実施形態１に係わるシフトレジスター回路ＳＲを正確に動作させる方法を、図６を参照して説明する。

シフトレジスター回路ＳＲの動作は前述の通りであるが、先の説明は理想系での状況である。図６（ａ）は理想系からずれた際に生じ得るタイミングチャートを説明し、図６（ｂ）は理想系からずれた際に補正する方法を示したタイミングチャートである。現実の系では、Ｎ型トランジスターとＰ型トランジスターとのコンダクタンスの相違から、両トランジスターのオン抵抗が異なり、それ故に出力バッファー回路からの出力が理想系（図５（ｂ）など）からずれる事態が生じかねない。具体的には、図６（ａ）に示す様に、クロック信号ＣＬＫのデューティー比が５０％の場合、奇数段の出力バッファー回路から出力されるＨｉｇｈの期間（選択期間）が理想系よりも短時間となり、偶数段の出力バッファー回路から出力されるＨｉｇｈの期間（選択期間）が理想系よりも長時間となる恐れがある。これは、第二種類のＤラッチＤＬ２のパスゲートＰＧのオン抵抗が第一種類のＤラッチＤＬ１のパスゲートＰＧのオン抵抗よりも大きすぎる場合に生じる。即ち、第二種類のＤラッチＤＬ２のパスゲートＰＧに於ける信号遅延が第一種類のＤラッチＤＬ１のパスゲートＰＧに於ける信号遅延よりも大きい為に生ずる。

この恐れは、図６（ｂ）に示す様に、第一種類のＤラッチＤＬ１をアクティブにする期間（クロック信号ＣＬＫの第一状態期間）をクロック信号の半周期より短くし、第二種類のＤラッチＤＬ２をアクティブにする期間（クロック信号ＣＬＫの第二状態期間）をクロック信号の半周期より長くする事で解決される。具体的には、クロック信号の一周期のうち、パスゲートＰＧをなすＮ型トランジスターをオン状態にする期間より、パスゲートＰＧをなすＰ型トランジスターをオン状態にする期間を、オン抵抗の差に応じて長くする。こうする事で、奇数段の出力バッファー回路に於ける選択期間と偶数段の出力バッファー回路に於ける選択期間とを、理想系と同じように、ほぼ等しくする事が可能となる。

＜レイアウト＞
図７と図８とは、実施形態１に係わるシフトレジスター回路に於けるトランジスターのレイアウトの一例を説明した図である。次に、実施形態１に係わるシフトレジスター回路ＳＲに於けるトランジスターのレイアウトを、図７と図８とを参照して説明する。

Ｄラッチは２ｋ個のインバーターの他にＮ型トランジスターとＰ型トランジスターとを含んでいる。トランジスターが薄膜トランジスターでウェル形成が不要な場合、Ｎ型トランジスターとＰ型トランジスターとは比較的自由に配置できる。そこで、図７に示す様に、隣り合うＤラッチの同一導電型トランジスターを、第一の方向（本実施形態ではｘ方向、行方向とする）に揃えても良い。図７では、第一種類のＤラッチＤＬ１のメモリコントロラーＭＣと第二種類のＤラッチＤＬ２のパスゲートＰＧとが第一の方向に揃えて配置されており、同様に、第二種類のＤラッチＤＬ２のメモリコントロラーＭＣと第一種類のＤラッチＤＬ１のパスゲートＰＧとが第一の方向に揃えて配置されている。こうすると、Ｎ型トランジスターの形成領域をＰ型トランジスターの形成領域よりも第二の方向に関して狭くする事ができ、シフトレジスター回路ＳＲの第二の方向の長さを小さくする事ができる。シフトレジスター回路ＳＲを電気光学装置（図９参照）の走査線駆動回路３８（図９参照）に適応すると、狭画素ピッチに対応でき、高精細な電気光学装置が実現する。加えて、第一の方向に揃う二つのトランジスターが同一導電型となるので、ゲート電極の幅を等しくでき、ゲート電極の配線パターンを単純にする事が可能となる。ここで、第二の方向とは第一の方向に交差しており、本実施形態ではｘ方向と直交するｙ方向であり、この方向を列方向としている。尚、Ｎ型トランジスターのチャンネル形成領域長は３μｍで、チャンネル形成領域幅は３μｍであり、Ｐ型トランジスターのチャンネル形成領域長は５μｍで、チャンネル形成領域幅は８μｍである。

一方、図８に示す様に、隣り合うＤラッチの同一導電型トランジスターを、第二の方向（本実施形態ではｙ方向、列方向）に揃えても良い。図８では、第一種類のＤラッチＤＬ１のメモリコントロラーＭＣと第二種類のＤラッチＤＬ２のパスゲートＰＧとが第二の方向に揃えて配置されており、同様に、第二種類のＤラッチＤＬ２のメモリコントロラーＭＣと第一種類のＤラッチＤＬ１のパスゲートＰＧとが第二の方向に揃えて配置されている。こうすると、Ｎ型トランジスターの形成領域をＰ型トランジスターの形成領域よりも第一の方向に関して狭くする事ができ、シフトレジスター回路ＳＲの第一の方向の長さを小さくする事ができる。シフトレジスター回路ＳＲを電気光学装置の走査線駆動回路３８に適応すると、電気光学装置で表示領域３４（図９参照）以外の外周領域が狭くなる狭額縁の電気光学装置が実現する。

＜シフトレジスター回路の比較例＞
図１４は、比較例に係わるシフトレジスター回路を説明しており、（ａ）は回路構成図で、（ｂ）はそのタイミングチャートである。次に実施形態１に係わるシフトレジスター回路ＳＲが有する効果を、図１４に示す比較例を参照して説明する。

図１４（ａ）に示す比較例では、シフトレジスター回路を構成するＤラッチは奇数段も偶数段も同じ回路構成となっている。即ち、パスゲートもメモリコントロラーも同一導電型のトランジスターからなっている。その為に、シフトレジスター回路には、図１４（ａ）に示す様に、第一クロック信号ＣＬＫ１と第二クロック信号ＣＬＫ２とが供給されねばならない。第一クロック信号ＣＬＫ１と第二クロック信号ＣＬＫ２とは、図１４（ｂ）に示す様に、互いに相補的で、一方が第一状態を取る際に他方は第二状態を取る。こうした比較例では、第一クロック信号ＣＬＫ１と第二クロック信号ＣＬＫ２とを作り出すクロック信号生成回路（図１５参照）が不可欠となり、システム（例えば液晶装置）全体の回路規模は大きくならざるを得ない。又、第一クロック信号ＣＬＫ１と第二クロック信号ＣＬＫ２とに、許容範囲を超える位相差が存在すると、シフトレジスター回路は誤動作する。

これに対して、本実施形態のシフトレジスター回路ＳＲは単相クロックで駆動される。即ち、比較例の様な二相のクロック信号を準備する必要がなく、従ってクロック信号生成回路も必要なく、システム全体の回路規模を小さくする事ができる。更に、クロック信号ＣＬＫが一相なので、二相のクロック信号の位相差に起因するシフトレジスター回路ＳＲの誤動作は発生し得ない。

＜電気光学装置の回路ブロック構成＞
図９は、実施形態１に係わる液晶装置の回路ブロック構成を示す模式平面図である。図１０はクロック信号ＣＬＫの電位変化を説明した図である。以下、図９と図１０とを参照して電気光学装置の回路ブロック構成を説明する。

液晶装置１００は、薄膜トランジスター（ＴＦＴ素子４６と称する、図１２参照）を画素３５（図１２参照）のスイッチング素子として用いたアクティブマトリックス方式の電気光学装置である。図９に示す様に、液晶装置１００は表示領域３４と信号線駆動回路３６と走査線駆動回路３８と外部接続端子３７とを少なくとも備えている。

表示領域３４内には、画素３５がマトリックス状に設けられている。画素３５は、交差する走査線１６（図１２参照）と信号線１７（図１２参照）とによって特定される領域で、一つの画素３５は一本の走査線１６からその隣の走査線１６まで、且つ、一本の信号線１７からその隣の信号線１７までの領域である。表示領域３４の外側の領域には、信号線駆動回路３６及び走査線駆動回路３８が形成されている。走査線駆動回路３８は表示領域３４に隣り合う二辺に沿ってそれぞれ形成されており、上述のシフトレジスター回路ＳＲを含んでいる。

外部接続端子３７から信号線駆動回路３６には、正電源ＶＤＤや信号線駆動回路用負電源ＶＳＳＸ等が配線されている。更に、外部接続端子３７から走査線駆動回路３８には、正電源ＶＤＤや走査線駆動回路用負電源ＶＳＳＹやクロック線ＣＬＫ−Ｌ、不図示のシフトレジスター入力配線等が配線されている。シフトレジスター入力配線はシフトレジスター回路ＳＲの入力部に接続し、シフトレジスター回路ＳＲにデータＤｔを供給する。尚、図９では、総ての配線や総ての外部接続端子を描いてある訳ではなく、説明を分かり易くする為に、これらから代表的な配線のみを描いてある。

クロック線ＣＬＫ−Ｌは走査線駆動回路３８に配置されているシフトレジスター回路ＳＲと電気的に接続されているが、クロック線ＣＬＫ−Ｌの外部接続端子３７とシフトレジスター回路ＳＲとの間には保護抵抗３１が配置されている。これはクロック線ＣＬＫ−Ｌの抵抗値を或る程度高め、クロック信号ＣＬＫに適度な遅延をもたらす為である。

図１０はクロック信号ＣＬＫの電位変化を説明した図である。横軸は時間でクロック信号ＣＬＫを第二状態から第一状態に切り替えた瞬間をゼロとしている。縦軸は電位の相対値で第二状態（Ｌｏｗ）が０％に相当し、第一状態（Ｈｉｇｈ）が１００％に相当する。図１０の本実施形態と示されたグラフはクロック線ＣＬＫ−Ｌに保護抵抗３１を導入して、クロック信号ＣＬＫに適度な遅延をもたらせた一例である。電気抵抗がＲで、寄生容量がＣの配線での電位変化は数式１にて表される。

ここでＨは第一状態と第二状態との電位差であり、τは時定数である。本実施形態ではクロック線ＣＬＫ−ＬにＣ＝１７．８ｐＦの寄生容量が付いており、保護抵抗３１として１５ｋΩの抵抗を用いた。保護抵抗３１がないクロック線ＣＬＫ−Ｌ固有の抵抗は０．２５ｋΩであったので、クロック線ＣＬＫ−Ｌの抵抗はＲ＝１５．２５ｋΩとなる。このＣとＲとから時定数は、τ＝２７１ｎｓとなる。この場合、クロック信号ＣＬＫの立ち上がり１０％と９０％との差は約６００ｎｓとなる。ここでは走査線１６が１０９０本あり、フレーム周波数として２４０Ｈｚを想定する。この際に、一本の走査線１６の選択時間は３．８２３μｓである。クロック線ＣＬＫ−Ｌの時定数τ＝２７１ｎｓの場合、クロック信号ＣＬＫのレベルがほぼ１００％（厳密には９９．５％、これを四捨五入すると１００％）に達するのは１．４μｓである。従って、走査線１６の選択時間の３．８２３μｓに対して、ほぼ１００％に達してから、まだ６３％以上の時間的余裕があるので、クロック信号ＣＬＫ遅延に起因するシフトレジスター回路ＳＲの誤動作は生じない。この様に、選択期間の６０％程度以上がほぼ１００％の電位水準となる様に保護抵抗３１を導入して、クロック信号ＣＬＫに適度な遅延をもたらす事が好ましい。クロック信号ＣＬＫの切り替えの際には、Ｄラッチの段数個（今の場合少なくとも１０９１個以上）のパスゲートＰＧとメモリコントロラーＭＣとのトランジスター容量が一斉に充放電され、これに起因して瞬間的な大電流が発生し、更に電源（正電源ＶＤＤや走査線駆動回路用負電源ＶＳＳＹ）にノイズが載る恐れがある。電源にノイズが載って、電源電位がふらつくと、これらの電源を用いている他の回路が誤動作する恐れがある。クロック信号ＣＬＫに適度な遅延がもたらされると、充放電の時間が長くなるので、瞬間的な大電流は発生せず、小電流が比較的長い時間通う事になる。即ち、電源にノイズが載る事もなく、他の回路が正常動作する。換言すると、クロック信号ＣＬＫに適度な遅延がもたらされると、他の回路の正常動作する可能性を向上させる事が可能になる訳である。

図１０の比較例と示されたグラフはクロック線ＣＬＫ−Ｌに保護抵抗が入っていない場合の電位変化を示している。この場合、寄生容量Ｃ＝１７．８ｐＦで、配線抵抗Ｒ＝０．２５ｋΩであるので、時定数τ＝４．５ｎｓとなり、クロック信号ＣＬＫの立ち上がり１０％と９０％との差は約１０ｎｓである。充放電するトランジスター容量は本実施形態と同じなので、瞬間的（約１０ｎｓの時間内）に発生する電流は、本実施形態（約６００ｎｓの時間内）で発生する電流の６０倍となる。逆を云うと、本実施形態ではクロック信号ＣＬＫの切り替える時に発生する電流量を比較例の１／６０に削減する事ができ、それ故に本実施形態の電源にはノイズも載らず、他の回路の誤動作確率も大きく低減する事になる。

＜回路ブロック構成の比較例＞
図１５は、比較例に係わる液晶装置の回路ブロック構成を示す模式平面図である。次に、実施形態１に係わる電気光学装置が有する効果を、図１５に示す比較例を参照して説明する。

図１５に示す比較例では、Ｙ側回路に図１４（ａ）に示す比較例のシフトレジスター回路が用いられている。その為に比較例の液晶装置はクロック信号生成回路を有している。このクロック信号生成回路では、クロック線ＣＬＫ−Ｌに入力されるクロック信号から第一クロック信号ＣＬＫ１と第二クロック信号ＣＬＫ２とを作り出し、これら両クロック信号間に位相差が小さくなる様に位相差補正を行っている。位相差補正を行うには少なくとも２個のインバーターを、たすき掛けにする。更に、クロック信号生成回路は、二つのＹ側回路のシフトレジスター回路にクロック信号を供給する為に大きなバッファーを多数含んでいる。こうした構成に起因して、クロック信号を切り替える際には、大電流が必要となり、電源にノイズが載っている。

これに対して、図９に示す本実施形態の電気光学装置では、クロック生成回路が不要なので、電気光学装置のシステム全体としての回路規模が小さくなる。更に、二つのクロック信号に起因するシフトレジスター回路ＳＲの誤動作が本実施形態の電気光学装置では発生し得ないので、この誤動作に基づく表示不良をなくす事ができる。加えて、本実施形態の電気光学装置では、瞬間的に大電流を発生するクロック信号生成回路がないので、電源へのノイズは殆ど載らなくなる。

一般に、液晶装置１００で、特許文献３に記載されている走査線を二本ずつ選択する表示方法を採用すると、１水平期間の中間でクロック信号は第一状態と第二状態とで切り替わる。即ち、１水平期間内でクロック信号は第一状態から第二状態へと切り替わったり、或いは第二状態から第一状態へと切り替わったりする。この際に電源にノイズが載ると、図１５に示す様に画像表示領域を行方向に二分する縦帯が発生する事がある。これは、クロック切り替えの際に、電源にノイズが載る為である。上述の如く、図９に示す本実施形態の電気光学装置では、電源へのノイズは殆ど載らないので、こうした表示不良の発生を抑制する事ができる。換言すると、高品位な画像表示を行う電気光学装置を実現できる。

又、図１５に示す比較例では、画像表示領域の左右にＹ側回路が配置され、画像表示領域の下辺にＸ側回路が配置されているので、クロック信号生成回路は画像表示領域の上辺に配置せざるを得ない。その為に、クロック線ＣＬＫ−Ｌを長く引き回す必要があった。これに対して、図９に示す本実施形態の電気光学装置では、クロック線ＣＬＫ−Ｌが１本で、クロック信号生成回路が不要なので、長く引き回す必要はない。一例として、図９に示す様に、信号線駆動回路３６の外側（下辺）に配置しても良いし、或いは信号線駆動回路３６と表示領域３４との間に配置しても良い。

＜電気光学装置の構造＞
図１１は液晶装置の模式断面図である。以下、液晶装置の構造を、図１１を参照して説明する。尚、以下の形態において、「○○上に」と記載された場合、○○の上に接する様に配置される場合、又は、○○の上に他の構成物を介して配置される場合、又は、○○の上に一部が接する様に配置され一部が他の構成物を介して配置される場合、を表すものとする。

液晶装置１００では、一対の基板を構成する素子基板１２と対向基板１３とが、平面視で略矩形枠状に配置されたシール材１４にて貼り合わされている。液晶装置１００は、シール材１４に囲まれた領域内に液晶層１５が封入された構成になっている。液晶層１５としては、例えば、正の誘電率異方性を有する液晶材料が用いられる。液晶装置１００は、シール材１４の内周近傍に沿って遮光性材料からなる平面視矩形枠状の遮光膜３３が対向基板１３に形成されており、この遮光膜３３の内側の領域が表示領域３４となっている。遮光膜３３は、例えば、遮光性材料であるアルミニウム（Ａｌ）で形成されており、対向基板１３側の表示領域３４の外周を区画する様に、更に、上記した様に、表示領域３４内で走査線１６と信号線１７に対向して設けられている。

図１１に示す様に、素子基板１２の液晶層１５側には、複数の画素電極４２が形成されており、これら画素電極４２を覆う様に第１配向膜４３が形成されている。画素電極４２は、インジウム錫酸化物（ＩＴＯ）等の透明導電材料からなる導電膜である。一方、対向基板１３の液晶層１５側には、格子状の遮光膜３３が形成され、その上に平面ベタ状の共通電極２７が形成されている。そして、共通電極２７上には、第２配向膜４４が形成されている。共通電極２７は、ＩＴＯ等の透明導電材料からなる導電膜である。

液晶装置１００は透過型であって、素子基板１２及び対向基板１３における光の入射側と出射側とにそれぞれ偏光板（図示せず）等が配置されて用いられる。なお、液晶装置１００の構成は、これに限定されず、反射型や半透過型の構成であってもよい。

＜回路構成＞
図１２は、液晶装置の電気的な構成を示す等価回路図である。以下、液晶装置の電気的な構成を、図１２を参照しながら説明する。

図１２に示す様に、液晶装置１００は、表示領域３４を構成する複数の画素３５を有している。各画素３５には、それぞれ画素電極４２が配置されている。又、画素３５には、ＴＦＴ素子４６が形成されている。

ＴＦＴ素子４６は、画素電極４２へ通電制御を行うスイッチング素子である。ＴＦＴ素子４６のソース側には、信号線１７が電気的に接続されている。各信号線１７には、例えば、信号線駆動回路３６から画像信号Ｓ１、Ｓ２、…、Ｓｎが供給される様になっている。

又、ＴＦＴ素子４６のゲート側には、走査線１６が電気的に接続されている。走査線１６には、例えば、走査線駆動回路３８から所定のタイミングでパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍが供給される様になっている。又、ＴＦＴ素子４６のドレイン側には、画素電極４２が電気的に接続されている。

走査線１６から供給された走査信号Ｇ１、Ｇ２、…、Ｇｍにより、スイッチング素子であるＴＦＴ素子４６が一定期間だけオン状態となることで、信号線１７から供給された画像信号Ｓ１、Ｓ２、…、Ｓｎが、画素電極４２を介して画素３５に所定のタイミングで書き込まれる様になっている。

画素３５に書き込まれた所定電位の画像信号Ｓ１、Ｓ２、…、Ｓｎは、画素電極４２と共通電極２７（図１１参照）との間で形成される液晶容量で一定期間保持される。尚、保持された画像信号Ｓ１、Ｓ２、…、Ｓｎの電位が、漏れ電流により、低下する事を抑制すべく、画素電極４２と容量線４７とで保持容量４８が形成されている。

液晶層１５に電圧信号が印加されると、印加された電圧レベルにより、液晶分子の配向状態が変化する。これにより、液晶層１５に入射した光が変調されて、画像光が生成される。

尚、本実施形態ではシフトレジスター回路ＳＲを走査線駆動回路３８に適応したが、シフトレジスター回路ＳＲは信号線駆動回路３６に適応しても良い。更に、電気光学装置としては液晶装置１００を用いて説明したが、この他に電気光学装置としては、電気泳動表示装置や有機ＥＬ装置なども対象となる。

＜電子機器＞
図１３は、電子機器としての三板式プロジェクターの構成を示す平面図である。次に図１３を参照して、本実施形態に係る電子機器の一例としてプロジェクターを説明する。

プロジェクター２１００において、超高圧水銀ランプで構成される光源２１０２から出射された光は、内部に配置された３枚のミラー２１０６及び２枚のダイクロイックミラー２１０８によって赤（Ｒ）、緑（Ｇ）、青（Ｂ）の三原色の光に分離され、各原色に対応する液晶装置１００Ｒ、１００Ｇ及び１００Ｂに導かれる。尚、青色の光は、他の赤色や緑色と比較すると、光路が長いので、その損失を防ぐ為に、入射レンズ２１２２、リレーレンズ２１２３及び出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。

液晶装置１００Ｒ、１００Ｇ及び１００Ｂは、上述した構成を取り、外部装置（図示省略）から供給される赤、緑、青の各色に対応する画像信号にて、それぞれ駆動される。

液晶装置１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に三方向から入射する。そして、このダイクロイックプリズム２１１２において、赤色及び青色の光は９０度に屈折される一方、緑色の光は直進する。ダイクロイックプリズム２１１２において合成されたカラー画像を表す光は、レンズユニット２１１４によって拡大投射され、スクリーン２１２０上にフルカラー画像が表示される。

尚、液晶装置１００Ｒ、１００Ｂの透過像がダイクロイックプリズム２１１２により反射した後に投射されるのに対し、液晶装置１００Ｇの透過像はそのまま投射されるため、液晶装置１００Ｒ、１００Ｂにより形成される画像と、液晶装置１００Ｇにより形成される画像とが左右反転の関係になる様に設定されている。

本実施形態のプロジェクター２１００は、上述の液晶装置１００Ｒ、１００Ｇ、１００Ｂが用いられているので、明るく高精細で画像品位の高いフルカラー画像を投射する事ができる。

電子機器としては、図１３を参照して説明したプロジェクターの他にも、リアプロジェクション型テレビ、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、ページャー、電子手帳、電卓、ワードプロセッサー、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラなどが挙げられる。そして、これらの電子機器に対しても、本実施形態にて詳述した液晶装置１００やシフトレジスター回路ＳＲを適用させる事ができる。

尚、本発明は上述した実施形態に限定されず、上述した実施形態に種々の変更や改良などを加えることが可能である。

ＣＬＫ…クロック信号、ＣＬＫ−Ｌ…クロック線、ＤＬ１…第一種類のＤラッチ、ＤＬ２…第二種類のＤラッチ、Ｄｔ…シフトレジスター回路ＳＲへ入力されるデータ、ＩＶ１…１番目のインバーター、ＩＶ２…２番目のインバーター、Ｌ−ｉｎ…ローカル入力部、Ｌ−ｏｕｔ…ローカル出力部、ＭＣ…メモリコントロラー、ＰＧ…パスゲート、ＳＲ…シフトレジスター回路、３４…表示領域、３５…画素、３６…信号線駆動回路、３７…外部接続端子、３８…走査線駆動回路、１００…液晶装置。

Claims (11)

1. ｐ個（ｐは２以上の整数）のＤラッチと、クロック線と、を有し、
   前記ｐ個のＤラッチの各々はローカル入力部とローカル出力部とを備え、ｉ段目（ｉは１以上ｐ−１以下の整数）のＤラッチのローカル出力部とｉ＋１段目のＤラッチのローカル入力部とが電気的に接続され、
   前記ｐ個のＤラッチの各々は、少なくともパスゲートと２ｋ個（ｋは１以上の整数）のインバーターとメモリコントロラーとを含み、前記ローカル入力部と前記ローカル出力部との間に前記パスゲートと前記２ｋ個のインバーターとが直列に電気的に接続され、前記パスゲートと前記ローカル出力部との間に前記メモリコントロラーが前記２ｋ個のインバーターと並列に電気的に接続され、前記パスゲートの制御電極と前記メモリコントロラーの制御電極とは前記クロック線に電気的に接続され、
   前記ｐ個のＤラッチの奇数段は第一種類のＤラッチであり、前記ｐ個のＤラッチの偶数段は第二種類のＤラッチであり、
   前記第一種類のＤラッチのパスゲートは第一導電型トランジスターからなり、前記第一種類のＤラッチのメモリコントロラーは第二導電型トランジスターからなり、
   前記第二種類のＤラッチのパスゲートは第二導電型トランジスターからなり、前記第二種類のＤラッチのメモリコントロラーは第一導電型トランジスターからなる事を特徴とするシフトレジスター回路。
2. 前記パスゲートのソースドレイン領域の一方が前記ローカル入力部であり、
   前記パスゲートのソースドレイン領域の他方と前記メモリコントロラーのソースドレイン領域の一方とが電気的に接続され、
   前記メモリコントロラーのソースドレイン領域の他方が前記ローカル出力部であり、
   前記パスゲートの制御電極がゲート電極であり、
   前記メモリコントロラーの制御電極がゲート電極である事を特徴とする請求項１に記載のシフトレジスター回路。
3. 前記２ｋ個のインバーターの各々はインバーター入力電極とインバーター出力電極とを備え、
   ｎ番目（ｎは１以上２ｋ−１以下の整数）のインバーターのインバーター出力電極とｎ＋１番目のインバーターのインバーター入力電極とが電気的に接続され、
   １番目のインバーターのインバーター入力電極と前記パスゲートのソースドレイン領域の他方と前記メモリコントロラーのソースドレイン領域の一方とが電気的に接続され、
   ２ｋ番目のインバーターのインバーター出力電極と前記メモリコントロラーのソースドレイン領域の他方とが電気的に接続されている事を特徴とする請求項２に記載のシフトレジスター回路。
4. 前記第一導電型トランジスターはＮ型トランジスターであり、前記第二導電型トランジスターはＰ型トランジスターである事を特徴とする請求項１乃至３のいずれか一項に記載のシフトレジスター回路。
5. ｐ個（ｐは２以上の整数）のＤラッチを有し、
   前記ｐ個のＤラッチの各々はローカル入力部とローカル出力部とを備え、ｉ段目（ｉは１以上ｐ−１以下の整数）のＤラッチのローカル出力部とｉ＋１段目のＤラッチのローカル入力部とが電気的に接続され、
   前記ｐ個のＤラッチの各々は、少なくともパスゲートと２ｋ個（ｋは１以上の整数）のインバーターとメモリコントロラーとを含み、前記パスゲートと前記メモリコントロラーとにはクロック信号が供給され、
   前記パスゲートは、前記クロック信号に応じて、前記ローカル入力部に入力されたデータを通過又は遮断し、
   前記メモリコントロラーは、前記クロック信号に応じて、前記２ｋ個のインバーターをバッファー回路又は記憶回路として機能させ、
   前記ｐ個のＤラッチの奇数段は第一種類のＤラッチであり、前記ｐ個のＤラッチの偶数段は第二種類のＤラッチであり、
   前記第一種類のＤラッチのパスゲートと前記第二種類のＤラッチのパスゲートとは互いに相補的な動作をし、
   前記第一種類のＤラッチのメモリコントロラーと前記第二種類のＤラッチのメモリコントロラーとは互いに相補的な動作をする事を特徴とするシフトレジスター回路。
6. 前記パスゲートが前記データを通過させている際に、前記メモリコントロラーは、前記２ｋ個のインバーターをバッファー回路として機能させており、
   前記パスゲートが前記データを遮断している際に、前記メモリコントロラーは、前記２ｋ個のインバーターを記憶回路として機能させている事を特徴とする請求項５に記載のシフトレジスター回路。
7. 前記第一種類のＤラッチのパスゲートが前記第一種類のＤラッチのローカル入力部に入力されたデータを通過させている際に、前記第二種類のＤラッチのパスゲートは前記第二種類のＤラッチのローカル入力部に入力されたデータを遮断しており、
   前記第一種類のＤラッチのパスゲートが前記第一種類のＤラッチのローカル入力部に入力されたデータを遮断している際に、前記第二種類のＤラッチのパスゲートは前記第二種類のＤラッチのローカル入力部に入力されたデータを通過させている事を特徴とする請求項５又は６に記載のシフトレジスター回路。
8. 前記第一種類のＤラッチのメモリコントロラーが前記第一種類のＤラッチの２ｋ個のインバーターをバッファー回路として機能させている際に、前記第二種類のＤラッチのメモリコントロラーは前記第二種類のＤラッチの２ｋ個のインバーターを記憶回路として機能させており、
   前記第一種類のＤラッチのメモリコントロラーが前記第一種類のＤラッチの２ｋ個のインバーターを記憶回路として機能させている際に、前記第二種類のＤラッチのメモリコントロラーは前記第二種類のＤラッチの２ｋ個のインバーターをバッファー回路として機能させている事を特徴とする請求項５乃至７のいずれか一項に記載のシフトレジスター回路。
9. 前記第一種類のＤラッチのパスゲートのデータ通過能力は、前記第二種類のＤラッチのパスゲートのデータ通過能力よりも高い事を特徴とする請求項５乃至８のいずれか一項に記載のシフトレジスター回路。
10. 請求項１乃至９のいずれか一項に記載のシフトレジスター回路を備えた事を特徴とする電気光学装置。
11. 請求項１０に記載の電気光学装置を備えた事を特徴とする電子機器。

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