KR20140001761A

KR20140001761A - 시프트 레지스터 회로, 전기 광학 장치 및 전자 기기

Info

Publication number: KR20140001761A
Application number: KR1020130072939A
Authority: KR
Inventors: 구니 야마무라
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2012-06-28
Filing date: 2013-06-25
Publication date: 2014-01-07
Also published as: TW201407593A; JP5949213B2; JP2014010209A; US20140003571A1; CN103513458B; CN103513458A

Abstract

시프트 레지스터는, 홀수단의 제1 종류의 D래치(DL1)와 짝수단의 제2 종류의 D래치(DL2)를 구비한다. 제1 종류의 D래치(DL1)의 패스 게이트(PG)와 제2 종류의 D래치(DL2)의 메모리 컨트롤러(MC)는 제1 도전형 트랜지스터로 이루어지고, 제1 종류의 D래치(DL1)의 메모리 컨트롤러(MC)와 제2 종류의 D래치(DL2)의 패스 게이트(PG)는 제2 도전형 트랜지스터로 이루어진다.

Description

시프트 레지스터 회로, 전기 광학 장치 및 전자 기기{SHIFT REGISTER CIRCUIT, ELECTRO-OPTICAL DEVICE AND ELECTRONIC APPARATUS}

본 발명은, 시프트 레지스터 회로, 전기 광학 장치 및 전자 기기에 관한 것이다.

프로젝터는, 투과형 전기 광학 장치나 반사형 전기 광학 장치에 광을 조사하고, 이들의 전기 광학 장치에 의해 변조된 투과광이나 반사광을 스크린 위에 투사하는 전자 기기이다. 이것은 광원으로부터 발하여진 광을 전기 광학 장치에 집광하여 입사시키고, 전기 신호에 따라서 변조된 투과광 또는 반사광을, 투사 렌즈를 통해, 스크린에 확대 투사하도록 구성되는 것으로, 대화면을 표시한다고 하는 장점을 갖고 있다. 이와 같은 전자 기기에 사용되는 전기 광학 장치로서는 액정 장치가 알려져 있고, 이것은 액정의 유전 이방성과 액정층에 있어서의 광의 선광성을 이용하여 화상을 형성하고 있다.

액정 장치의 일례는 특허문헌 1에 기재되어 있다. 특허문헌 1의 도 1에 기재되어 있는 회로 블록도에서는, 화상 표시 영역에 주사선과 신호선이 배치되어 있다. 이들의 교점에 화소가 행렬 형상으로 배치되고, 각 화소에 신호를 공급하는 주사선 구동 회로와 데이터선 구동 회로가 화상 표시 영역의 주변에 형성되어 있다. 주사선 구동 회로에는 클럭 신호로 제어되는 시프트 레지스터 회로가 포함되어 있고, 복수의 주사선으로부터 특정한 주사선을 선택하고 있다. 클럭 신호는 클럭 신호 생성 회로에 의해 생성된다. 시프트 레지스터 회로의 일례는 특허문헌 2에 기재되어 있다. 특허문헌 2의 도 2에 기재되어 있는 회로 구성도에서는, 서로 상보적인 클럭 신호(CLX)와 반전 클럭 신호(CLX_INV)가 시프트 레지스터 회로에 제공되어, 주사선을 선택하고 있다.

또한, 액정 장치에는, 그 표시 방법에 따라서, 주사선이 1개씩 선택되는 경우와, 특허문헌 3에 기재되어 있는 바와 같이, 2개씩 선택되는 경우가 있다.

[특허문헌 1] 일본 특허 출원 공개 제2005-166139호 공보 [특허문헌 2] 일본 특허 출원 공개 평11-282426호 공보 [특허문헌 3] 일본 특허 출원 공개 제2012-49645호 공보

그러나, 특허문헌 1에 기재된 액정 장치에 특허문헌 2에 기재되어 있는 바와 같은 클럭 신호를 제공하고, 또한 특허문헌 3에 기재되어 있는 주사선을 2개씩 선택하는 표시 방법을 채용하면, 화상 표시 영역을 가로측으로 이분하는 세로띠가 발생하는 경우가 있었다. 환언하면, 종래의 전기 광학 장치에서는, 경우에 따라서, 고품위의 화상 표시를 행하기 어렵다고 하는 과제가 있었다.

또한, 특허문헌 1이나 특허문헌 2에 기재된 시프트 레지스터 회로에서는, 클럭 신호 생성 회로가 필요하기 때문에, 시스템 전체의 회로 규모가 커진다고 하는 과제가 있었다. 또한, 특허문헌 2에 기재된 시프트 레지스터 회로에서는, 클럭 신호(CLX)와 반전 클럭 신호(CLX_INV)와의 위상차에 의해, 시프트 레지스터 회로가 오동작하기 쉽다고 하는 과제가 있었다.

본 발명은, 전술한 과제의 적어도 일부를 해결하기 위해 이루어진 것이며, 이하의 형태 또는 적용예로서 실현하는 것이 가능하다.

본 적용예에 관한 시프트 레지스터 회로는, p개(p는 2 이상의 정수)의 D래치와, 클럭선을 갖고, p개의 D래치의 각각은 로컬 입력부와 로컬 출력부를 구비하고, i단째(i는 1 이상 p-1 이하의 정수)의 D래치의 로컬 출력부와 i+1단째의 D래치의 로컬 입력부가 전기적으로 접속되고, p개의 D래치의 각각은, 적어도 패스 게이트와 2k개(k는 1 이상의 정수)의 인버터와 메모리 컨트롤러를 포함하고, 로컬 입력부와 로컬 출력부 사이에 패스 게이트와 2k개의 인버터가 직렬로 전기적으로 접속되고, 패스 게이트와 로컬 출력부 사이에 메모리 컨트롤러가 2k개의 인버터와 병렬로 전기적으로 접속되고, 패스 게이트의 제어 전극과 메모리 컨트롤러의 제어 전극과는 클럭선에 전기적으로 접속되고, p개의 D래치의 홀수단은 제1 종류의 D래치이고, p개의 D래치의 짝수단은 제2 종류의 D래치이고, 제1 종류의 D래치의 패스 게이트는 제1 도전형 트랜지스터로 이루어지고, 제1 종류의 D래치의 메모리 컨트롤러는 제2 도전형 트랜지스터로 이루어지고, 제2 종류의 D래치의 패스 게이트는 제2 도전형 트랜지스터로 이루어지고, 제2 종류의 D래치의 메모리 컨트롤러는 제1 도전형 트랜지스터로 이루어지는 것을 특징으로 한다.

이 구성에 따르면, 시프트 레지스터 회로를 하나의 클럭 신호(단상 클럭이라고 칭함)로 구동시킬 수 있다. 즉, 서로 상보적으로 위상이 정렬된 2종류의 클럭 신호를 준비할 필요가 없으며, 따라서 클럭 신호 생성 회로도 필요없어, 시스템 전체의 회로 규모를 작게 할 수 있다. 또한, 클럭 신호가 2종류이면, 2종류의 클럭 신호의 위상차에 기인하여, 시프트 레지스터 회로는 오동작할 경우가 있지만, 이 구성에 따르면, 단상 클럭이기 때문에, 이러한 시프트 레지스터 회로의 오동작은 생길 수 없어, 안정된 회로 동작을 실현시킬 수 있다.

상기 적용예에 관한 시프트 레지스터 회로는, 패스 게이트의 소스 드레인 영역의 한쪽이 로컬 입력부이고, 패스 게이트의 소스 드레인 영역의 다른 쪽과 메모리 컨트롤러의 소스 드레인 영역의 한쪽이 전기적으로 접속되고, 메모리 컨트롤러의 소스 드레인 영역의 다른 쪽이 로컬 출력부이며, 패스 게이트의 제어 전극이 게이트 전극이고, 메모리 컨트롤러의 제어 전극이 게이트 전극인 것이 바람직하다.

이 구성에 따르면, 패스 게이트와 메모리 컨트롤러는 클럭 신호로 제어될 수 있다. 따라서, 패스 게이트가 데이터를 통과시키고 있을 때에, 메모리 컨트롤러는 2k개의 인버터를 버퍼 회로로서 기능시키고, 패스 게이트가 데이터를 차단하고 있을 때에, 메모리 컨트롤러는 2k개의 인버터를 기억 회로로서 기능시킬 수 있으므로, D래치를 올바르게 기능시키고, 시프트 레지스터 회로를 올바르게 동작시킬 수 있다.

상기 적용예에 관한 시프트 레지스터 회로는, 2k개의 인버터의 각각은 인버터 입력 전극과 인버터 출력 전극을 구비하고, n번째(n은 1 이상 2k-1 이하의 정수)의 인버터의 인버터 출력 전극과 n+1번째의 인버터의 인버터 입력 전극이 전기적으로 접속되고, 1번째의 인버터의 인버터 입력 전극과 패스 게이트의 소스 드레인 영역의 다른 쪽과 메모리 컨트롤러의 소스 드레인 영역의 한쪽이 전기적으로 접속되고, 2k번째의 인버터의 인버터 출력 전극과 메모리 컨트롤러의 소스 드레인 영역의 다른 쪽이 전기적으로 접속되어 있는 것이 바람직하다.

이 구성에 따르면, 로컬 입력부와 로컬 출력부가 패스 게이트와 2k개의 인버터로 전기적으로 접속되는 동시에, 1번째의 인버터의 인버터 입력 전극과 2k번째의 인버터의 인버터 출력 전극 사이에 메모리 컨트롤러가 전기적으로 접속되므로, 2k개의 인버터를 클럭 신호에 따라서, 버퍼 회로 또는 기억 회로로서 구분지어 사용할 수 있다. 따라서, D래치를 올바르게 기능시키고, 시프트 레지스터 회로를 올바르게 동작시킬 수 있다.

상기 적용예에 관한 시프트 레지스터 회로는, 제1 도전형 트랜지스터는 N형 트랜지스터이고, 제2 도전형 트랜지스터는 P형 트랜지스터인 것이 바람직하다.

N형 트랜지스터는 P형 트랜지스터보다도 컨덕턴스가 크다. 패스 게이트와 메모리 컨트롤러를 비교하면, 패스 게이트는 온 상태로 데이터를 통과시키는 것에 반해, 메모리 컨트롤러는 온 상태로 데이터를 보유 지지하는 것뿐이므로, 패스 게이트의 쪽이 높은 컨덕턴스가 요구된다. 이 구성에 따르면, 홀수단에 위치하는 제1 종류의 D래치의 패스 게이트를 N형 트랜지스터로 구성하므로, 시프트 레지스터 회로에 있어서의 D래치가 홀수개인 경우, 패스 게이트를 이루는 N형 트랜지스터의 수를, 패스 게이트를 이루는 P형 트랜지스터의 수보다도 많게 할 수 있다. 게다가 제1단의 D래치의 로컬 입력부가 시프트 레지스터 회로의 입력부가 되지만, 시프트 레지스터 회로의 입력부에 입력되는 데이터는 약할 경우도 있을 수 있다. 이것은, 외부의 반도체 장치로부터 공급되는 데이터가 플렉시블 프린트 서킷이나 전기 광학 장치의 배선 등을 경유하여 시프트 레지스터 회로의 입력부에 입력되므로, 데이터의 신호 진폭이 작아질 경우도 있기 때문이다. 이 경우라도, 데이터를 직접받는 제1단의 D래치의 패스 게이트가 N형 트랜지스터이므로, 약한 데이터라도 올바르게 전송할 수 있다.

본 적용예에 관한 시프트 레지스터 회로는, p개(p는 2 이상의 정수)의 D래치를 갖고, p개의 D래치의 각각은 로컬 입력부와 로컬 출력부를 구비하고, i단째(i는 1 이상 p-1 이하의 정수)의 D래치의 로컬 출력부와 i+1단째의 D래치의 로컬 입력부가 전기적으로 접속되고, p개의 D래치의 각각은, 적어도 패스 게이트와 2k개(k는 1 이상의 정수)의 인버터와 메모리 컨트롤러를 포함하고, 패스 게이트와 메모리 컨트롤러에는 클럭 신호가 공급되고, 패스 게이트는 클럭 신호에 따라서, 로컬 입력부에 입력된 데이터를 통과 또는 차단하고, 메모리 컨트롤러는 클럭 신호에 따라서, 2k개의 인버터를 버퍼 회로 또는 기억 회로로서 기능시키고, p개의 D래치의 홀수단은 제1 종류의 D래치이고, p개의 D래치의 짝수단은 제2 종류의 D래치이고, 제1 종류의 D래치의 패스 게이트와 제2 종류의 D래치의 패스 게이트와는 서로 상보적인 동작을 하고, 제1 종류의 D래치의 메모리 컨트롤러와 제2 종류의 D래치의 메모리 컨트롤러와는 서로 상보적인 동작을 하는 것을 특징으로 한다.

이 구성에 따르면, 시프트 레지스터 회로를 단상 클럭으로 구동시킬 수 있다. 즉, 제1 종류의 D래치의 패스 게이트가 데이터를 통과시키고 있을 때에는, 제2 종류의 D래치의 패스 게이트는 데이터를 차단하고 있고, 제1 종류의 D래치의 메모리 컨트롤러가 2k개의 인버터를 버퍼 회로로서 기능시키고 있을 때에는, 제2 종류의 D래치의 메모리 컨트롤러는 2k개의 인버터를 기억 회로로서 기능시키고 있다. 마찬가지로, 제1 종류의 D래치의 패스 게이트가 데이터를 차단하고 있을 때에는, 제2 종류의 D래치의 패스 게이트는 데이터를 통과시키고 있고, 제1 종류의 D래치의 메모리 컨트롤러가 2k개의 인버터를 기억 회로로서 기능시키고 있을 때에는, 제2 종류의 D래치의 메모리 컨트롤러는 2k개의 인버터를 버퍼 회로로서 기능시키고 있다. 따라서, 단상 클럭이어도 시프트 레지스터 회로를 올바르게 동작시킬 수 있다. 단상 클럭으로 동작하므로, 클럭 신호 생성 회로도 필요없어, 시스템 전체의 회로 규모를 작게 할 수 있다. 또한, 클럭 신호가 2종류이면, 2종류의 클럭 신호의 위상차에 기인하여, 시프트 레지스터 회로는 오동작할 경우가 있지만, 이 구성에 따르면, 단상 클럭이므로, 이러한 시프트 레지스터 회로의 오동작은 생길 수 없어, 안정된 회로 동작을 실현시킬 수 있다.

상기 적용예에 관한 시프트 레지스터 회로는, 패스 게이트가 데이터를 통과시키고 있을 때에, 메모리 컨트롤러는 2k개의 인버터를 버퍼 회로로서 기능시키고 있고, 패스 게이트가 데이터를 차단하고 있을 때에, 메모리 컨트롤러는 2k개의 인버터를 기억 회로로서 기능시키고 있는 것이 바람직하다.

이 구성에 따르면, 클럭 신호가 액티브일 때에, 패스 게이트와, 버퍼 회로로서 기능하는 2k개의 인버터는 로컬 입력부에 입력된 데이터를 로컬 출력부에 전송할 수 있다. 그 한편, 클럭 신호가 비액티브시에는, 패스 게이트는 새로운 데이터가 들어오는 것을 차단하고, 기억 회로로서 기능하는 2k개의 인버터는 클럭 신호가 비액티브가 되기 전에 로컬 입력부에 입력된 데이터를 보유 지지할 수 있다. 즉, D래치를 올바르게 기능시키고, 시프트 레지스터 회로를 올바르게 동작시킬 수 있다.

상기 적용예에 관한 시프트 레지스터 회로는, 제1 종류의 D래치의 패스 게이트가 제1 종류의 D래치의 로컬 입력부에 입력된 데이터를 통과시키고 있을 때에, 제2 종류의 D래치의 패스 게이트는 제2 종류의 D래치의 로컬 입력부에 입력된 데이터를 차단하고 있고, 제1 종류의 D래치의 패스 게이트가 제1 종류의 D래치의 로컬 입력부에 입력된 데이터를 차단하고 있을 때에, 제2 종류의 D래치의 패스 게이트는 제2 종류의 D래치의 로컬 입력부에 입력된 데이터를 통과시키고 있는 것이 바람직하다.

이 구성에 따르면, 제1 종류의 D래치와 제2 종류의 D래치를 서로 상보적으로 할 수 있다. 따라서, 단상 클럭으로 시프트 레지스터 회로를 올바르게 동작시킬 수 있다.

상기 적용예에 관한 시프트 레지스터 회로는, 제1 종류의 D래치의 메모리 컨트롤러가 제1 종류의 D래치의 2k개의 인버터를 버퍼 회로로서 기능시키고 있을 때에, 제2 종류의 D래치의 메모리 컨트롤러는 제2 종류의 D래치의 2k개의 인버터를 기억 회로로서 기능시키고 있고, 제1 종류의 D래치의 메모리 컨트롤러가 제1 종류의 D래치의 2k개의 인버터를 기억 회로로서 기능시키고 있을 때에, 제2 종류의 D래치의 메모리 컨트롤러는 제2 종류의 D래치의 2k개의 인버터를 버퍼 회로로서 기능시키고 있는 것이 바람직하다.

상기 적용예에 관한 시프트 레지스터 회로는, 제1 종류의 D래치의 패스 게이트의 데이터 통과 능력은, 제2 종류의 D래치의 패스 게이트의 데이터 통과 능력보다도 높은 것이 바람직하다.

이 구성에 따르면, 홀수단에 위치하는 제1 종류의 D래치의 패스 게이트의 데이터 통과 능력이 짝수단에 위치하는 제2 종류의 D래치의 패스 게이트의 데이터 통과 능력보다도 높으므로, 시프트 레지스터 회로에 있어서의 D래치가 홀수개인 경우, 패스 게이트의 데이터 통과 능력이 높은 D래치의 수를 많게 할 수 있다. 게다가 제1단의 D래치의 로컬 입력부가 시프트 레지스터 회로의 입력부가 되지만, 시프트 레지스터 회로의 입력부에 입력되는 데이터는 약할 경우도 있을 수 있다. 이것은, 외부의 반도체 장치로부터 공급되는 데이터가 플렉시블 프린트 서킷이나 전기 광학 장치의 배선 등을 경유하여 시프트 레지스터 회로의 입력부에 입력되므로, 데이터의 신호 진폭이 작아질 경우도 있기 때문이다. 이 경우라도, 데이터를 직접받는 제1단의 D래치의 패스 게이트의 데이터 통과 능력이 높으므로, 약한 데이터라도 올바르게 전송할 수 있다.

상기 적용예 중 어느 한 항에 기재된 시프트 레지스터 회로를 구비한 것을 특징으로 하는 전기 광학 장치이다.

이 구성에 따르면, 시스템 전체의 회로 규모가 작은 전기 광학 장치를 실현할 수 있다. 또한, 시프트 레지스터 회로의 오동작에 기초하는 표시 불량을 삭감한 전기 광학 장치를 실현할 수 있다. 게다가, 클럭 신호 생성 회로가 불필요하게 되므로, 특허문헌 3에 기재되어 있는 바와 같은 주사선을 2개씩 선택하는 표시 방법을 채용해도, 화상 표시 영역을 가로측으로 이분하는 세로띠의 발생을 억제할 수 있다. 환언하면, 고품위의 화상 표시를 행하는 전기 광학 장치를 실현할 수 있다.

상기 적용예에 기재된 전기 광학 장치를 구비한 것을 특징으로 하는 전자 기기이다.

이 구성에 따르면, 시스템 전체의 회로 규모가 작은 전자 기기를 실현할 수 있다. 또한, 시프트 레지스터 회로의 오동작에 기초하는 표시 불량을 삭감한 전자 기기를 실현할 수 있다. 게다가, 클럭 신호 생성 회로가 불필요하게 되므로, 특허문헌 3에 기재되어 있는 바와 같은 주사선을 2개씩 선택하는 표시 방법을 채용해도, 화상 표시 영역을 가로측으로 이분하는 세로띠의 발생을 억제할 수 있다. 환언하면, 고품위의 화상 표시를 행하는 전자 기기를 실현할 수 있다.

도 1은 제1 실시 형태에 관한 시프트 레지스터 회로를 설명한 도면.
도 2는 제1 기간에 있어서의 시프트 레지스터 회로의 상태를 설명한 도면.
도 3은 제2 기간에 있어서의 시프트 레지스터 회로의 상태를 설명한 도면.
도 4는 제3 기간에 있어서의 시프트 레지스터 회로의 상태를 설명한 도면.
도 5는 제4 기간에 있어서의 시프트 레지스터 회로의 상태를 설명한 도면.
도 6은 제1 실시 형태에 관한 시프트 레지스터 회로의 타이밍차트.
도 7은 제1 실시 형태에 관한 시프트 레지스터 회로의 레이아웃의 일례를 설명한 도면.
도 8은 제1 실시 형태에 관한 시프트 레지스터 회로의 레이아웃의 일례를 설명한 도면.
도 9는 제1 실시 형태에 관한 액정 장치의 회로 블록 구성을 도시하는 모식 평면도.
도 10은 클럭 신호(CLK)의 전위 변화를 설명한 도면.
도 11은 액정 장치의 모식 단면도.
도 12는 액정 장치의 전기적인 구성을 도시하는 등가 회로도.
도 13은 전자 기기로서의 3판식 프로젝터의 구성을 도시하는 평면도.
도 14는 비교예에 관한 시프트 레지스터 회로를 설명한 도면.
도 15는 비교예에 관한 액정 장치의 회로 블록 구성을 도시하는 모식 평면도.

이하, 본 발명의 실시 형태에 대해서, 도면을 참조하여 설명한다. 또한, 이하의 각 도면에서는, 각 층이나 각 부재를 인식 가능한 정도의 크기로 하기 때문에, 각 층이나 각 부재의 척도를 실제와는 서로 다르게 하고 있다.

(제1 실시 형태) <시프트 레지스터 회로 구성>

도 1은, 제1 실시 형태에 관한 시프트 레지스터 회로를 설명하고 있고, (a)는 회로 구성도이고, (b)는 그 타이밍차트이다. 우선, 제1 실시 형태에 관한 시프트 레지스터 회로를, 도 1을 참조하여 설명한다.

본 실시 형태에 관한 시프트 레지스터 회로(SR)는, 직렬로 배치된 p개(p는 2 이상의 정수)의 D래치와, 클럭선(CLK-L)을 갖고 있다. D래치란, 기억 소자를 클럭 신호(CLK)로 제어 가능하게 한 회로 소자이고, 각 D래치는 로컬 입력부(L-in)와 로컬 출력부(L-out)를 구비한다. D래치는, 구체적으로는, 공급되는 클럭 신호(CLK)가 액티브(CLK=1) 기간에는, 로컬 입력부(L-in)의 데이터를 그대로 로컬 출력부(L-out)에 출력하고, 클럭 신호(CLK)가 비액티브(CLK=0) 기간에는, 클럭 신호(CLK)가 비액티브로 되기 직전의 로컬 입력부(L-in)의 데이터를 보유 지지하여 로컬 출력부(L-out)에 출력하는 회로 소자이다.

시프트 레지스터 회로(SR)를 구성하는 p개의 D래치는 직렬로 전기적으로 접속되어 있고, p개의 D래치의 홀수단은 제1 종류의 D래치(DL1)이고, p개의 D래치의 짝수단은 제2 종류의 D래치(DL2)이다. 도 1의 (a)에서는, 제1단의 D래치(1st STG)와 제3단의 D래치(3rd STG)가 제1 종류의 D래치(DL1)이고, 제2단의 D래치(2nd STG)와 제4단의 D래치(4th STG)가 제2 종류의 D래치(DL2)이다. i단째(i는 1 이상 p-1 이하의 정수)의 D래치의 로컬 출력부(L-out)와 i+1단째의 D래치의 로컬 입력부(L-in)가 전기적으로 접속되어 있다. 제1단의 D래치(1st STG)의 로컬 입력부(L-in)는 시프트 레지스터 회로(SR)에 입력되는 데이터(Dt)의 입력부가 된다.

p개의 D래치의 각각은, 적어도 패스 게이트(PG)와 2k개(k는 1 이상의 정수)의 인버터와 메모리 컨트롤러(MC)를 포함하고 있고, 각 인버터는 인버터 입력 전극과 인버터 출력 전극을 구비하고 있다. n번째(n은 1 이상 2k-1 이하의 정수)의 인버터의 인버터 출력 전극은 n+1번째의 인버터의 인버터 입력 전극에 전기적으로 접속되어 있다. 패스 게이트(PG)와 메모리 컨트롤러(MC)는 트랜지스터로 이루어진다. 본 실시 형태에서는 k=1이고, 1번째의 인버터(IV1)와 2번째의 인버터(IV2)가 D래치에 포함되어 있다. 패스 게이트(PG)와 2k개의 인버터는, 로컬 입력부(L-in)와 로컬 출력부(L-out) 사이에서 직렬로 전기적으로 접속되어 있다. 즉, 패스 게이트(PG)의 소스 드레인 영역의 한쪽이 로컬 입력부(L-in)이고, 패스 게이트(PG)의 소스 드레인 영역의 다른 쪽과 1번째의 인버터(IV1)의 인버터 입력 전극이 전기적으로 접속되고, 1번째의 인버터(IV1)의 인버터 출력 전극과 2번째의 인버터(IV2)의 인버터 입력 전극이 전기적으로 접속되고, 2번째의 인버터(IV2)의 인버터 출력 전극이 로컬 출력부(L-out)이다. 본 실시 형태에서는 k=2이므로, 이러한 간단한 구성이지만, 일반적으로는 2k개의 인버터는 이와 같이 직렬로 전기적으로 접속되고, 2k번째의 인버터 출력 전극이 로컬 출력부(L-out)가 된다.

D래치 내에서, 메모리 컨트롤러(MC)의 소스 드레인 영역의 한쪽과 1번째의 인버터(IV1)의 인버터 입력 전극과 패스 게이트(PG)의 소스 드레인 영역의 다른 쪽이 전기적으로 접속되고, 메모리 컨트롤러(MC)의 소스 드레인 영역의 다른 쪽과 2k번째의 인버터의 인버터 출력 전극이 전기적으로 접속되어 있다. 그 결과, 메모리 컨트롤러(MC)의 소스 드레인 영역의 다른 쪽이 로컬 출력부(L-out)가 되고, 패스 게이트(PG)와 로컬 출력부(L-out) 사이에서 메모리 컨트롤러(MC)가 2k개의 인버터와 병렬로 전기적으로 접속되어 있게 된다.

패스 게이트(PG)의 제어 전극은 게이트 전극이고, 메모리 컨트롤러(MC)의 제어 전극도 게이트 전극이다. 패스 게이트(PG)의 제어 전극과 메모리 컨트롤러(MC)의 제어 전극은 클럭선(CLK-L)에 전기적으로 접속되고, 클럭선(CLK-L)에 공급되는 클럭 신호(CLK)에 의해 패스 게이트(PG)도 메모리 컨트롤러(MC)도 동작이 제어되게 된다. 즉, 패스 게이트(PG)와 메모리 컨트롤러(MC)에는 클럭선(CLK-L)을 통해서 클럭 신호(CLK)가 공급된다. 패스 게이트(PG)는 클럭 신호(CLK)에 따라서, 로컬 입력부(L-in)에 입력된 데이터를 통과 또는 차단한다. 한편, 메모리 컨트롤러(MC)는 클럭 신호(CLK)에 따라서, 2k개의 인버터를 버퍼 회로 또는 기억 회로로서 기능시킨다. 클럭 신호(CLK)는, 도 1의 (b)에 도시하는 바와 같이, 제1 상태 기간과 제2 상태 기간에서 1주기를 이루고, 이 주기가 반복되는 신호이다. 또한, 본 실시 형태에서는, 클럭 신호(CLK)의 제1 상태 기간에 클럭선(CLK-L)의 전위는 높아지고(High, 제1 상태), 클럭 신호(CLK)의 제2 상태 기간에 클럭선(CLK-L)의 전위는 낮아진다(Low, 제2 상태). 또한, 1주기 내에 있어서의 제1 상태 기간의 비율을 듀티비라고 칭하고, 본 실시 형태에서는, 듀티비는 50％이다. 즉, 클럭선(CLK-L)의 전위가 High의 기간과 클럭선(CLK-L)의 전위가 Low의 기간은, 거의 동등하다.

전술한 바와 같이, p개의 D래치의 홀수단은 제1 종류의 D래치(DL1)이지만, 제1 종류의 D래치(DL1)의 패스 게이트(PG)는 제1 도전형 트랜지스터로 이루어지고, 제1 종류의 D래치(DL1)의 메모리 컨트롤러(MC)는 제1 도전형과 다른 도전형의 제2 도전형 트랜지스터로 이루어진다. 반대로, p개의 D래치의 짝수단은 제2 종류의 D래치(DL2)이고, 제2 종류의 D래치(DL2)의 패스 게이트(PG)는 제2 도전형 트랜지스터로 이루어지고, 제2 종류의 D래치(DL2)의 메모리 컨트롤러(MC)는 제1 도전형 트랜지스터로 이루어진다. 이 결과, 제1 종류의 D래치(DL1)에 있어서도, 제2 종류의 D래치(DL2)에 있어서도, 패스 게이트(PG)가 데이터를 통과시키고 있을 때에, 메모리 컨트롤러(MC)는 2k개의 인버터를 버퍼 회로로서 기능시키고 있고, 패스 게이트(PG)가 데이터를 차단하고 있을 때에, 메모리 컨트롤러(MC)는 2k개의 인버터를 기억 회로로서 기능시키고 있다. 환언하면, 제1 종류의 D래치(DL1)에 있어서도, 제2 종류의 D래치(DL2)에 있어서도, 클럭 신호(CLK)가 액티브일 때에, 패스 게이트(PG)와, 버퍼 회로로서 기능하는 2k개의 인버터는 로컬 입력부(L-in)에 입력된 데이터를 로컬 출력부(L-out)에 전송한다. 그 한편, 제1 종류의 D래치(DL1)에 있어서도, 제2 종류의 D래치(DL2)에 있어서도, 클럭 신호(CLK)가 비액티브일 때에는, 패스 게이트(PG)는 새로운 데이터가 들어오는 것을 차단하고, 기억 회로로서 기능하는 2k개의 인버터는 클럭 신호(CLK)가 비액티브로 되기 전에 로컬 입력부(L-in)에 입력된 데이터를 보유 지지한다. 즉, 제1 종류의 D래치(DL1)도 제2 종류의 D래치(DL2)도 D래치로서 올바르게 기능하고, 이들로 이루어지는 시프트 레지스터 회로(SR)는 올바르게 동작된다.

또한, 상술한 구성의 결과, 제1 종류의 D래치(DL1)의 패스 게이트(PG)와 제2 종류의 D래치(DL2)의 패스 게이트(PG)는 서로 상보적인 동작을 하고, 제1 종류의 D래치(DL1)의 메모리 컨트롤러(MC)와 제2 종류의 D래치(DL2)의 메모리 컨트롤러(MC)는 서로 상보적인 동작을 한다. 패스 게이트(PG)가 서로 상보적이란, 제1 종류의 D래치(DL1)의 패스 게이트(PG)가 제1 종류의 D래치(DL1)의 로컬 입력부(L-in)에 입력된 데이터를 통과시키고 있을 때에, 제2 종류의 D래치(DL2)의 패스 게이트(PG)는 제2 종류의 D래치(DL2)의 로컬 입력부(L-in)에 입력된 데이터를 차단하고 있고, 제1 종류의 D래치(DL1)의 패스 게이트(PG)가 제1 종류의 D래치(DL1)의 로컬 입력부(L-in)에 입력된 데이터를 차단하고 있을 때에, 제2 종류의 D래치(DL2)의 패스 게이트(PG)는 제2 종류의 D래치(DL2)의 로컬 입력부(L-in)에 입력된 데이터를 통과시키고 있다는 의미이다. 또한, 메모리 컨트롤러(MC)가 서로 상보적이란, 제1 종류의 D래치(DL1)의 메모리 컨트롤러(MC)가 제1 종류의 D래치(DL1)의 2k개의 인버터를 버퍼 회로로서 기능시키고 있을 때에, 제2 종류의 D래치(DL2)의 메모리 컨트롤러(MC)는 제2 종류의 D래치(DL2)의 2k개의 인버터를 기억 회로로서 기능시키고 있고, 제1 종류의 D래치(DL1)의 메모리 컨트롤러(MC)가 제1 종류의 D래치(DL1)의 2k개의 인버터를 기억 회로로서 기능시키고 있을 때에, 제2 종류의 D래치(DL2)의 메모리 컨트롤러(MC)는 제2 종류의 D래치(DL2)의 2k개의 인버터를 버퍼 회로로서 기능시키고 있다는 의미이다. 이러한 결과, 제1 종류의 D래치(DL1)와 제2 종류의 D래치(DL2)는 서로 상보적이 된다. 구체적으로는, 클럭 신호(CLK)의 제1 상태(High)가, 제1 종류의 D래치(DL1)에서는 액티브에 상당하고, 제2 종류의 D래치(DL2)에서는 비액티브에 상당하다. 반대로, 클럭 신호(CLK)의 제2 상태(Low)가, 제1 종류의 D래치(DL1)에서는 비액티브에 상당하고, 제2 종류의 D래치(DL2)에서는 액티브에 상당하다. 그 결과, 제1 종류의 D래치(DL1)가, 제1 종류의 D래치(DL1)의 로컬 입력부(L-in)의 데이터를 제1 종류의 D래치(DL1)의 로컬 출력부(L-out)에 전송하고 있는 기간에, 제2 종류의 D래치(DL2)는, 제2 종류의 D래치(DL2)의 로컬 입력부(L-in)에 이전의 클럭 신호(CLK)시에 입력된 데이터를 보유 지지하여 제2 종류의 D래치(DL2)의 로컬 출력부(L-out)에 출력하고 있다. 마찬가지로, 제1 종류의 D래치(DL1)가, 제1 종류의 D래치(DL1)의 로컬 입력부(L-in)에 이전의 클럭 신호(CLK)시에 입력된 데이터를 보유 지지하여 제1 종류의 D래치(DL1)의 로컬 출력부(L-out)에 출력하고 있는 기간에, 제2 종류의 D래치(DL2)는, 제2 종류의 D래치(DL2)의 로컬 입력부(L-in)의 데이터를 제2 종류의 D래치(DL2)의 로컬 출력부(L-out)에 전송하고 있다. 이와 같이, 단상 클럭이, 제1 종류의 D래치(DL1)와 제2 종류의 D래치(DL2)로 상보적으로 기능하므로, 단상 클럭으로 시프트 레지스터 회로(SR)를 올바르게 동작하게 되는 이유이다.

본 실시 형태에서는, 제1 도전형 트랜지스터는 N형 트랜지스터이고, 제2 도전형 트랜지스터는 P형 트랜지스터이다. 이것은 N형 트랜지스터가 P형 트랜지스터보다도 컨덕턴스가 크기 때문이다. 패스 게이트(PG)와 메모리 컨트롤러(MC)를 비교하면, 패스 게이트(PG)는 온 상태로 데이터를 통과시키는 것에 반해, 메모리 컨트롤러(MC)는 온 상태로 이전의 클럭 기간의 데이터를 보유 지지하는 것뿐이므로, 패스 게이트(PG)의 쪽이 높은 컨덕턴스가 요구된다. 홀수단에 위치하는 제1 종류의 D래치(DL1)의 패스 게이트(PG)를 N형 트랜지스터로 구성하면, 제1 종류의 D래치(DL1)의 패스 게이트(PG)의 데이터 통과 능력은, 제2 종류의 D래치(DL2)의 패스 게이트(PG)의 데이터 통과 능력보다도 높아질 수 있다. 바꾸어 말하면, 홀수단에 위치하는 제1 종류의 D래치(DL1)의 패스 게이트(PG)의 데이터 통과 능력이 짝수단에 위치하는 제2 종류의 D래치(DL2)의 패스 게이트(PG)의 데이터 통과 능력보다도 높아질 수 있다. 따라서, 시프트 레지스터 회로(SR)에 있어서의 D래치가 홀수개인 경우, 패스 게이트(PG)를 이루는 N형 트랜지스터의 수를, 패스 게이트(PG)를 이루는 P형 트랜지스터의 수보다도 많게 할 수 있다. 환언하면, 데이터 통과 능력이 높은 제1 종류의 D래치(DL1)의 수를 제2 종류의 D래치(DL2)의 수보다도 많게 할 수 있어, 그만큼만 시프트 레지스터 회로(SR)의 정상 동작 확률을 높이게 된다.

또한, 시프트 레지스터 회로(SR)의 입력부에 입력되는 데이터(Dt)는 신호 강도가 약할 경우도 있을 수 있다. 이것은, 외부의 반도체 장치로부터 공급되는, 시프트 레지스터 회로(SR)에 입력되는 데이터(Dt)가 플렉시블 프린트 서킷이나 전기 광학 장치의 배선 등을 경유하여 시프트 레지스터 회로(SR)의 입력부에 입력되므로, 데이터의 신호 진폭이 작아질 경우도 있기 때문이다. 이 경우라도, 데이터를 직접받는 제1단의 D래치의 패스 게이트(PG)가 N형 트랜지스터이고, 제1단의 D래치가 데이터 통과 능력이 높은 D래치로 되어 있으므로, 약한 데이터라도 올바르게 전송하는 것이 가능하게 된다.

또한, 단자(1)와 단자(2)가 전기적으로 접속되어 있다고 함은, 단자(1)와 단자(2)가 배선에 의해 바로 접속되어 있는 경우 외에, 저항 소자나 스위칭 소자를 통해서 접속되어 있을 경우를 포함한다. 즉, 단자(1)에서의 전위와 단자(2)에서의 전위가 다소 상이해도, 회로 상에서 동일한 의미를 갖게 하는 경우, 단자(1)와 단자(2)는 전기적으로 접속되어 있게 된다. 예를 들어, 도 1의 (a)에서 제1 종류의 D래치(DL1)의 로컬 입력부(L-in)와 1번째의 인버터(IV1)의 인버터 입력 전극과는 전기적으로 접속되어 있다. 실제로는 로컬 입력부(L-in)와 1번째의 인버터(IV1)의 인버터 입력 전극 사이에는 패스 게이트(PG)가 개재되지만, 패스 게이트(PG)가 온 상태가 된 경우에, 1번째의 인버터(IV1)의 인버터 입력 전극의 전위는 로컬 입력부(L-in)의 전위에 거의 동등하게 된다는 회로 상의 의미로 하여, 제1 종류의 D래치(DL1)의 로컬 입력부(L-in)와 1번째의 인버터(IV1)의 인버터 입력 전극과는 전기적으로 접속되어 있다고 말할 수 있다.

또한, 본 실시 형태에서는 클럭 신호(CLK)의 제1 상태를 고전위(High)로 하고, 제2 상태를 저전위(Low)로 하였지만, 이와는 반대로 제1 상태를 저전위(Low)로 하고, 제2 상태를 고전위(High)로 해도 좋다. 나아가서는, 본 실시 형태에서는, 제1 도전형 트랜지스터를 N형 트랜지스터로 하고, 제2 도전형 트랜지스터를 P형 트랜지스터로 하였지만, 제1 도전형 트랜지스터를 P형 트랜지스터로 하고, 제2 도전형 트랜지스터를 N형 트랜지스터로 해도 좋다.

<시프트 레지스터 회로의 동작>

도 2 내지 도 5는, 제1 실시 형태에 관한 시프트 레지스터 회로의 동작을 설명하고 있고, (a)는 회로 구성도이고, (b)는 그 타이밍차트이다. 다음으로, 제1 실시 형태에 관한 시프트 레지스터 회로(SR)의 동작 상황을, 도 2 내지 도 5를 참조하여 설명한다.

도 2는 클럭 신호(CLK)의 제1 기간(Pr1)에 있어서의 시프트 레지스터 회로(SR)의 상태를 설명한 도면이다. 이 기간에 클럭 신호(CLK)는 Low이고, 시프트 레지스터 회로(SR)에의 입력부[제1단의 D래치(1st STG)의 로컬 입력부(L-in)]에는 Low의 데이터(Dt)가 입력되어 있다. 제1단의 D래치(1st STG)의 패스 게이트(PG)는 오프 상태이다. 제1단의 D래치(1st STG)의 메모리 컨트롤러(MC)는 온 상태로 2k개의 인버터는 기억 회로로서 동작하고 있다. 기억 회로는 Low의 신호를 보유 지지하고, 제1단의 D래치(1st STG)의 로컬 출력부(L-out)에 출력하고 있다. 제1단의 D래치(1st STG)의 로컬 출력부(L-out)는 제1단의 낸드 회로(NAND1)의 제1 입력에 전기적으로 접속한다. 제1단의 낸드 회로(NAND1)의 제1 입력이 Low이므로, 이 회로의 출력은 High가 된다. 제1단의 낸드 회로(NAND1)의 출력은 제1단의 출력 버퍼 회로(BF1)의 입력에 전기적으로 접속한다. 제1단의 출력 버퍼 회로(BF1)의 입력이 High이므로, 이 회로의 출력은 Low가 된다.

도 3은 클럭 신호(CLK)의 제2 기간(Pr2)에 있어서의 시프트 레지스터 회로(SR)의 상태를 설명한 도면이다. 이 기간에 클럭 신호(CLK)는 High이고, 시프트 레지스터 회로(SR)에의 입력부[제1단의 D래치(1st STG)의 로컬 입력부(L-in)]에는 High의 데이터(Dt)가 입력되어 있다. 제1단의 D래치(1st STG)의 패스 게이트(PG)는 온 상태이고, 제1단의 D래치(1st STG)의 메모리 컨트롤러(MC)는 오프 상태로 2k개의 인버터를 버퍼 회로로서 동작시키고 있다. 그 때문에, 제1단의 D래치(1st STG)의 로컬 입력부(L-in)에 입력된 High의 데이터는, 그대로 제1단의 D래치(1st STG)의 로컬 출력부(L-out)에 출력되어 있다. 이 결과, 제1단의 낸드 회로(NAND1)의 제1 입력이 High가 된다.

제2단의 D래치(2nd STG)의 로컬 입력부(L-in)에는 High의 데이터가 입력되어 있지만, 제2단의 D래치(2nd STG)의 패스 게이트(PG)는 오프 상태로, 이를 차단하고 있다. 제2단의 D래치(2nd STG)의 메모리 컨트롤러(MC)는 온 상태로 2k개의 인버터는 기억 회로로서 동작하고 있다. 기억 회로는 제1 기간(Pr1)에 입력된 Low의 신호를 보유 지지하고, 제2단의 D래치(2nd STG)의 로컬 출력부(L-out)에 출력하고 있다. 제2단의 D래치(2nd STG)의 로컬 출력부(L-out)는 제1단의 낸드 회로(NAND1)의 제2 입력과 제2단의 낸드 회로(NAND2)의 제1 입력에 전기적으로 접속한다. 제1단의 낸드 회로(NAND1)의 제2 입력과 제2단의 낸드 회로(NAND2)의 제1 입력이 Low이므로, 제1단의 낸드 회로(NAND1)의 출력도 제2단의 낸드 회로(NAND2)의 출력도 High가 된다. 이 결과, 제1단의 출력 버퍼 회로(BF1)의 출력 OUT1도 제2단의 출력 버퍼 회로(BF2)의 출력 OUT2도 Low가 된다.

도 4는 클럭 신호(CLK)의 제3 기간(Pr3)에 있어서의 시프트 레지스터 회로(SR)의 상태를 설명한 도면이다. 이 기간에 클럭 신호(CLK)는 Low이고, 시프트 레지스터 회로(SR)에의 입력부[제1단의 D래치(1st STG)의 로컬 입력부(L-in)]에는 High의 데이터(Dt)가 입력되어 있다. 단, 제1단의 D래치(1st STG)의 패스 게이트(PG)는 오프 상태로, 이를 차단하고 있다. 제1단의 D래치(1st STG)의 메모리 컨트롤러(MC)는 온 상태로 2k개의 인버터를 기억 회로로서 동작시키고 있다. 기억 회로는 제2 기간(Pr2)에 입력된 High의 신호를 보유 지지하고, 제1단의 D래치(1st STG)의 로컬 출력부(L-out)에 출력하고 있다.

제2단의 D래치(2nd STG)의 로컬 입력부(L-in)에는 High의 데이터가 입력되어 있다. 제2단의 D래치(2nd STG)의 패스 게이트(PG)는 온 상태이다. 또한, 제2단의 D래치(2nd STG)의 메모리 컨트롤러(MC)는 오프 상태로 2k개의 인버터는 버퍼 회로로서 동작하고 있다. 이렇게 해서 제2단의 D래치(2nd STG)의 로컬 입력부(L-in)에 입력된 High의 데이터는, 그대로 제2단의 D래치(2nd STG)의 로컬 출력부(L-out)에 출력되어 있다. 그 때문에, 제1단의 낸드 회로(NAND1)의 제2 입력과 제2단의 낸드 회로(NAND2)의 제1 입력은 Low가 된다. 제1단의 낸드 회로(NAND1)의 제1 입력도 제1단의 낸드 회로(NAND1)의 제2 입력도 High이므로, 제1단의 낸드 회로(NAND1)의 출력은 Low가 되고, 제1단의 출력 버퍼 회로(BF1)의 출력 OUT1은 High가 된다.

제3단의 D래치(3rd STG)의 로컬 입력부(L-in)에는 High의 데이터가 입력되어 있지만, 제3단의 D래치(3rd STG)의 패스 게이트(PG)는 오프 상태로, 이를 차단하고 있다. 제3단의 D래치(3rd STG)의 메모리 컨트롤러(MC)는 온 상태로 2k개의 인버터는 기억 회로로서 동작하고 있다. 기억 회로는 제2 기간(Pr2)에 입력된 Low의 신호를 보유 지지하고, 제3단의 D래치(3rd STG)의 로컬 출력부(L-out)에 출력하고 있다. 제3단의 D래치(3rd STG)는 제2단의 낸드 회로(NAND2)의 제2 입력과 제3단의 낸드 회로(NAND3)의 제1 입력에 전기적으로 접속한다. 제2단의 낸드 회로(NAND2)의 제2 입력과 제3단의 낸드 회로(NAND3)의 제1 입력이 Low이므로, 제2단의 낸드 회로(NAND2)의 출력도 제3단의 낸드 회로(NAND3)의 출력도 High가 된다. 이 결과, 제2단의 출력 버퍼 회로(BF2)의 출력 OUT2도 제3단의 출력 버퍼 회로(BF3)의 출력 OUT3도 Low가 된다.

도 5는 클럭 신호(CLK)의 제4 기간(Pr4)에 있어서의 시프트 레지스터 회로(SR)의 상태를 설명한 도면이다. 이 기간에 클럭 신호(CLK)는 High이고, 시프트 레지스터 회로(SR)에의 입력부[제1단의 D래치(1st STG)의 로컬 입력부(L-in)]에는 Low의 데이터(Dt)가 입력되어 있다. 제1단의 D래치(1st STG)의 패스 게이트(PG)는 온 상태이고, 제1단의 D래치(1st STG)의 메모리 컨트롤러(MC)는 오프 상태로 2k개의 인버터를 버퍼 회로로서 동작시키고 있다. 그 때문에, 제1단의 D래치(1st STG)의 로컬 입력부(L-in)에 입력된 Low의 데이터는, 그대로 제1단의 D래치(1st STG)의 로컬 출력부(L-out)에 출력되어 있다. 이 결과, 제1단의 낸드 회로(NAND1)의 제1 입력이 Low가 되고, 제1단의 출력 버퍼 회로(BF1)의 출력 OUT1은 Low가 된다.

제2단의 D래치(2nd STG)의 로컬 입력부(L-in)에는 Low의 데이터가 입력되어 있지만, 제2단의 D래치(2nd STG)의 패스 게이트(PG)는 오프 상태로, 이를 차단하고 있다. 제2단의 D래치(2nd STG)의 메모리 컨트롤러(MC)는 온 상태로 2k개의 인버터는 기억 회로로서 동작하고 있다. 기억 회로는 제3 기간(Pr3)에 입력된 High의 신호를 보유 지지하고, 제2단의 D래치(2nd STG)의 로컬 출력부(L-out)에 출력하고 있다. 즉, 제1단의 낸드 회로(NAND1)의 제2 입력과 제2단의 낸드 회로(NAND2)의 제1 입력은 High이다.

제3단의 D래치(3rd STG)의 로컬 입력부(L-in)에는 High의 데이터가 입력되어 있다. 제3단의 D래치(3rd STG)의 패스 게이트(PG)는 온 상태이고, 제3단의 D래치(3rd STG)의 메모리 컨트롤러(MC)는 오프 상태로 2k개의 인버터를 버퍼 회로로서 동작시키고 있다. 그 때문에, 제3단의 D래치(3rd STG)의 로컬 입력부(L-in)에 입력된 High의 데이터는, 그대로 제3단의 D래치(3rd STG)의 로컬 출력부(L-out)에 출력되어 있다. 즉, 제2단의 낸드 회로(NAND2)의 제2 입력과 제3단의 낸드 회로(NAND3)의 제1 입력은 High가 된다. 제2단의 낸드 회로(NAND2)의 제1 입력과 제2 입력이 High이므로, 제2단의 낸드 회로(NAND2)의 출력은 Low가 되고, 제2단의 출력 버퍼 회로(BF2)의 출력 OUT2는 High가 된다.

제4단의 D래치(4th STG)의 로컬 입력부(L-in)에는 High의 데이터가 입력되어 있지만, 제4단의 D래치(4th STG)의 패스 게이트(PG)는 오프 상태로, 이를 차단하고 있다. 제4단의 D래치(4th STG)의 메모리 컨트롤러(MC)는 온 상태로 2k개의 인버터는 기억 회로로서 동작하고 있다. 기억 회로는 제3 기간(Pr3)에 입력된 Low의 신호를 보유 지지하고, 제4단의 D래치(4th STG)의 로컬 출력부(L-out)에 출력하고 있다. 제4단의 D래치(4th STG)는 제3단의 낸드 회로(NAND3)의 제2 입력과 제4단의 낸드 회로의 제1 입력에 전기적으로 접속한다. 제3단의 낸드 회로(NAND3)의 제2 입력과 제4단의 낸드 회로의 제1 입력이 Low이므로, 제3단의 낸드 회로(NAND3)의 출력도 제3단의 낸드 회로(NAND3)의 출력도 High가 된다. 이 결과, 제3단의 출력 버퍼 회로(BF3)의 출력 OUT3도 제4단의 출력 버퍼 회로의 출력도 Low가 된다.

이하, 마찬가지인 동작이 반복되어, 시프트 레지스터 회로(SR)의 입력부에 입력된 데이터(Dt)는 클럭 신호(CLK)의 반주기마다 D래치를 1단씩 전송되어 간다.

<듀티비>

도 6은, 제1 실시 형태에 관한 시프트 레지스터 회로의 타이밍차트이다. 다음으로, 제1 실시 형태에 관한 시프트 레지스터 회로(SR)를 정확하게 동작시키는 방법을, 도 6을 참조하여 설명한다.

시프트 레지스터 회로(SR)의 동작은 전술한 바와 같지만, 앞서 설명은 이상적인 시스템에서의 상황이다. 도 6의 (a)는 이상적인 시스템으로부터 어긋났을 때에 생길 수 있는 타이밍차트를 설명하고, 도 6의 (b)는 이상적인 시스템으로부터 어긋났을 때에 보정하는 방법을 도시한 타이밍차트이다. 현실적인 시스템에서는, N형 트랜지스터와 P형 트랜지스터와의 컨덕턴스의 상위로부터, 양쪽 트랜지스터의 온 저항이 서로 다르고, 그 때문에 출력 버퍼 회로로부터의 출력이 이상적인 시스템[도 5의 (b) 등]으로부터 어긋나는 사태가 생길지 모른다. 구체적으로는, 도 6의 (a)에 도시하는 바와 같이, 클럭 신호(CLK)의 듀티비가 50％인 경우, 홀수단의 출력 버퍼 회로로부터 출력되는 High의 기간(선택 기간)이 이상적인 시스템보다도 단시간이 되고, 짝수단의 출력 버퍼 회로로부터 출력되는 High의 기간(선택 기간)이 이상적인 시스템보다도 장시간이 될 우려가 있다. 이것은, 제2 종류의 D래치(DL2)의 패스 게이트(PG)의 온 저항이 제1 종류의 D래치(DL1)의 패스 게이트(PG)의 온 저항보다도 지나치게 큰 경우에 생긴다. 즉, 제2 종류의 D래치(DL2)의 패스 게이트(PG)에 있어서의 신호 지연이 제1 종류의 D래치(DL1)의 패스 게이트(PG)에 있어서의 신호 지연보다도 크기 때문에 발생한다.

이 우려는, 도 6의 (b)에 도시하는 바와 같이, 제1 종류의 D래치(DL1)를 액티브하게 하는 기간[클럭 신호(CLK)의 제1 상태 기간]을 클럭 신호의 반주기보다 짧게 하고, 제2 종류의 D래치(DL2)를 액티브하게 하는 기간[클럭 신호(CLK)의 제2 상태 기간]을 클럭 신호의 반주기보다 길게 함으로써 해결된다. 구체적으로는, 클럭 신호의 1주기 중, 패스 게이트(PG)를 이루는 N형 트랜지스터를 온 상태로 하는 기간보다, 패스 게이트(PG)를 이루는 P형 트랜지스터를 온 상태로 하는 기간을, 온 저항의 차에 따라서 길게 한다. 이렇게 함으로써, 홀수단의 출력 버퍼 회로에 있어서의 선택 기간과 짝수단의 출력 버퍼 회로에 있어서의 선택 기간을, 이상적인 시스템과 동일하도록, 거의 동등하게 하는 것이 가능해진다.

<레이아웃>

도 7과 도 8은, 제1 실시 형태에 관한 시프트 레지스터 회로에 있어서의 트랜지스터의 레이아웃의 일례를 설명한 도면이다. 다음으로, 제1 실시 형태에 관한 시프트 레지스터 회로(SR)에 있어서의 트랜지스터의 레이아웃을, 도 7과 도 8을 참조하여 설명한다.

D래치는 2k개의 인버터 외에 N형 트랜지스터와 P형 트랜지스터를 포함하고 있다. 트랜지스터가 박막 트랜지스터로 웰 형성이 불필요한 경우, N형 트랜지스터와 P형 트랜지스터는 비교적 자유롭게 배치할 수 있다. 따라서, 도 7에 도시하는 바와 같이, 인접하는 D래치의 동일 도전형 트랜지스터를, 제1 방향(본 실시 형태에서는 x방향, 행방향이라고 함)으로 정렬시켜도 좋다. 도 7에서는, 제1 종류의 D래치(DL1)의 메모리 컨트롤러(MC)와 제2 종류의 D래치(DL2)의 패스 게이트(PG)가 제1 방향으로 정렬시켜 배치되어 있고, 마찬가지로, 제2 종류의 D래치(DL2)의 메모리 컨트롤러(MC)와 제1 종류의 D래치(DL1)의 패스 게이트(PG)가 제1 방향으로 정렬시켜 배치되어 있다. 이렇게 하면, N형 트랜지스터의 형성 영역을 P형 트랜지스터의 형성 영역보다도 제2 방향에 관하여 좁게 할 수 있고, 시프트 레지스터 회로(SR)의 제2 방향의 길이를 작게 할 수 있다. 시프트 레지스터 회로(SR)를 전기 광학 장치(도 9 참조)의 주사선 구동 회로(38)(도 9 참조)에 적응하면, 좁은 화소 피치에 대응할 수 있어, 고정밀한 전기 광학 장치가 실현된다. 게다가, 제1 방향으로 정렬되는 2개의 트랜지스터가 동일 도전형이 되므로, 게이트 전극의 폭을 동등하게 할 수 있어, 게이트 전극의 배선 패턴을 단순히 하는 것이 가능해진다. 여기서, 제2 방향이란 제1 방향에 교차하고 있고, 본 실시 형태에서는 x방향과 직교하는 y방향이고, 이 방향을 열방향으로 하고 있다. 또한, N형 트랜지스터의 채널 형성 영역 길이는 3㎛이고, 채널 형성 영역 폭은 3㎛이고, P형 트랜지스터의 채널 형성 영역 길이는 5㎛이고, 채널 형성 영역 폭은 8㎛이다.

한편, 도 8에 도시하는 바와 같이, 인접하는 D래치의 동일 도전형 트랜지스터를, 제2 방향(본 실시 형태에서는 y방향, 열방향)으로 정렬시켜도 좋다. 도 8에서는, 제1 종류의 D래치(DL1)의 메모리 컨트롤러(MC)와 제2 종류의 D래치(DL2)의 패스 게이트(PG)가 제2 방향으로 정렬시켜 배치되어 있고, 마찬가지로, 제2 종류의 D래치(DL2)의 메모리 컨트롤러(MC)와 제1 종류의 D래치(DL1)의 패스 게이트(PG)가 제2 방향으로 정렬시켜 배치되어 있다. 이렇게 하면, N형 트랜지스터의 형성 영역을 P형 트랜지스터의 형성 영역보다도 제1 방향에 관하여 좁게 할 수 있어, 시프트 레지스터 회로(SR)의 제1 방향의 길이를 작게 할 수 있다. 시프트 레지스터 회로(SR)를 전기 광학 장치의 주사선 구동 회로(38)에 적응하면, 전기 광학 장치에서 표시 영역(34)(도 9 참조) 이외의 외주 영역이 좁아지는 협소한 프레임의 전기 광학 장치가 실현된다.

<시프트 레지스터 회로의 비교예>

도 14는, 비교예에 관한 시프트 레지스터 회로를 설명하고 있고, (a)는 회로 구성도이고, (b)는 그 타이밍차트이다. 다음에 제1 실시 형태에 관한 시프트 레지스터 회로(SR)가 갖는 효과를, 도 14에 도시하는 비교예를 참조하여 설명한다.

도 14의 (a)에 도시하는 비교예에서는, 시프트 레지스터 회로를 구성하는 D래치는 홀수단도 짝수단도 동일한 회로 구성으로 되어 있다. 즉, 패스 게이트도 메모리 컨트롤러도 동일 도전형의 트랜지스터로 이루어져 있다. 그 때문에, 시프트 레지스터 회로에는, 도 14의 (a)에 도시하는 바와 같이, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)가 공급되지 않으면 안된다. 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는, 도 14의 (b)에 도시하는 바와 같이, 서로 상보적으로, 한쪽이 제1 상태를 취할 때에 다른 쪽은 제2 상태를 취한다. 이러한 비교예에서는, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)를 발생하는 클럭 신호 생성 회로(도 15 참조)가 불가결이 되어, 시스템(예를 들어 액정 장치) 전체의 회로 규모는 커지지 않을 수 없다. 또한, 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)에, 허용 범위를 초과하는 위상차가 존재하면, 시프트 레지스터 회로는 오동작한다.

이에 대해, 본 실시 형태의 시프트 레지스터 회로(SR)는 단상 클럭으로 구동된다. 즉, 비교예와 같은 2상의 클럭 신호를 준비할 필요가 없고, 따라서 클럭 신호 생성 회로도 필요없어, 시스템 전체의 회로 규모를 작게 할 수 있다. 또한, 클럭 신호(CLK)가 1상이므로, 2상의 클럭 신호의 위상차에 기인하는 시프트 레지스터 회로(SR)의 오동작은 발생할 수 없다.

<전기 광학 장치의 회로 블록 구성>

도 9는, 제1 실시 형태에 관한 액정 장치의 회로 블록 구성을 도시하는 모식 평면도이다. 도 10은 클럭 신호(CLK)의 전위 변화를 설명한 도면이다. 이하, 도 9와 도 10을 참조하여 전기 광학 장치의 회로 블록 구성을 설명한다.

액정 장치(100)는 박막 트랜지스터[TFT 소자(46)라고 칭함, 도 12 참조]를 화소(35)(도 12 참조)의 스위칭 소자로서 사용한 액티브 매트릭스 방식의 전기 광학 장치이다. 도 9에 도시하는 바와 같이, 액정 장치(100)는 표시 영역(34)과 신호선 구동 회로(36)와 주사선 구동 회로(38)와 외부 접속 단자(37)를 적어도 구비하고 있다.

표시 영역(34) 내에는, 화소(35)가 매트릭스 형상으로 설치되어 있다. 화소(35)는, 교차하는 주사선(16)(도 12 참조)과 신호선(17)(도 12 참조)에 의해 특정되는 영역에서, 하나의 화소(35)는 1개의 주사선(16)으로부터 그 인접하는 주사선(16)까지, 또한, 1개의 신호선(17)으로부터 그 인접하는 신호선(17)까지의 영역이다. 표시 영역(34)의 외측 영역에는, 신호선 구동 회로(36) 및 주사선 구동 회로(38)가 형성되어 있다. 주사선 구동 회로(38)는 표시 영역(34)에 인접하는 2변을 따라서 각각 형성되어 있고, 상술한 시프트 레지스터 회로(SR)를 포함하고 있다.

외부 접속 단자(37)로부터 신호선 구동 회로(36)에는, 정전원(VDD)이나 신호선 구동 회로용 부전원(VSSX) 등이 배선되어 있다. 또한, 외부 접속 단자(37)로부터 주사선 구동 회로(38)에는, 정전원(VDD)이나 주사선 구동 회로용 부전원(VSSY)이나 클럭선(CLK-L), 도시되지 않은 시프트 레지스터 입력 배선 등이 배선되어 있다. 시프트 레지스터 입력 배선은 시프트 레지스터 회로(SR)의 입력부에 접속하고, 시프트 레지스터 회로(SR)에 데이터(Dt)를 공급한다. 또한, 도 9에서는, 모든 배선이나 모든 외부 접속 단자를 그리고 있는 이유가 아니라, 설명을 이해하기 쉽게 하기 위해, 이들로부터 대표적인 배선만을 그리고 있다.

클럭선(CLK-L)은 주사선 구동 회로(38)에 배치되어 있는 시프트 레지스터 회로(SR)와 전기적으로 접속되어 있지만, 클럭선(CLK-L)의 외부 접속 단자(37)와 시프트 레지스터 회로(SR) 사이에는 보호 저항(31)이 배치되어 있다. 이것은 클럭선(CLK-L)의 저항값을 어느 정도 높여, 클럭 신호(CLK)에 적당한 지연을 초래하기 위해서이다.

도 10은 클럭 신호(CLK)의 전위 변화를 설명한 도면이다. 횡축은 시간으로 클럭 신호(CLK)를 제2 상태로부터 제1 상태로 전환한 순간을 제로로 하고 있다. 종축은 전위의 상대값으로 제2 상태(Low)가 0％에 상당하고, 제1 상태(High)가 100％에 상당하다. 도 10의 본 실시 형태로 나타내어진 그래프는 클럭선(CLK-L)에 보호 저항(31)을 도입하여, 클럭 신호(CLK)에 적당한 지연을 초래하게 한 일례이다. 전기 저항이 R이고, 기생 용량이 C의 배선에 의한 전위 변화는 수학식 1로 표시된다.

여기서 H는 제1 상태와 제2 상태와의 전위차이고, τ는 시상수이다. 본 실시 형태에서는 클럭선(CLK-L)에 C=17.8㎊의 기생 용량이 부여되어 있고, 보호 저항(31)으로서 15㏀의 저항을 사용하였다. 보호 저항(31)이 없는 클럭선(CLK-L) 고유의 저항은 0.25㏀이었으므로, 클럭선(CLK-L)의 저항은 R=15.25㏀이 된다. 이 C와 R로부터 시상수는, τ=271㎱가 된다. 이 경우, 클럭 신호(CLK)의 상승 10％와 90％와의 차는 약 600㎱가 된다. 여기서는 주사선(16)이 1090개 있고, 프레임 주파수로서 240㎐를 상정한다. 이때에, 1개의 주사선(16)의 선택 시간은 3.823㎲이다. 클럭선(CLK-L)의 시상수 τ=271㎱인 경우, 클럭 신호(CLK)의 레벨이 거의 100％(엄밀하게는 99.5％, 이를 사사 오입하면 100％)에 도달하는 것은 1.4㎲이다. 따라서, 주사선(16)의 선택 시간의 3.823㎲에 대하여, 거의 100％에 도달하고 나서, 아직 63％ 이상의 시간적 여유가 있으므로, 클럭 신호(CLK) 지연에 기인하는 시프트 레지스터 회로(SR)의 오동작은 생기지 않는다. 이와 같이, 선택 기간의 60％ 정도 이상이 거의 100％의 전위 수준이 되도록 보호 저항(31)을 도입하여, 클럭 신호(CLK)에 적당한 지연을 초래하는 것이 바람직하다. 클럭 신호(CLK)의 절환시에는, D래치의 단수개(지금의 경우 적어도 1091개 이상)의 패스 게이트(PG)와 메모리 컨트롤러(MC)와의 트랜지스터 용량이 일제히 충방전되고, 이에 기인하여 순간적인 대전류가 발생하고, 또한 전원[정전원(VDD)이나 주사선 구동 회로용 부전원(VSSY)]에 노이즈가 실릴 우려가 있다. 전원에 노이즈가 실려, 전원 전위가 흔들리면, 이들의 전원을 이용하고 있는 다른 회로가 오동작할 우려가 있다. 클럭 신호(CLK)에 적당한 지연이 초래되면, 충방전의 시간이 길어지므로, 순간적인 대전류는 발생하지 않고, 소전류가 비교적 장시간 드나들게 된다. 즉, 전원에 노이즈가 실릴 일도 없어, 다른 회로가 정상 동작한다. 환언하면, 클럭 신호(CLK)에 적당한 지연이 초래되면, 다른 회로의 정상 동작할 가능성을 향상시키는 것이 가능하게 되는 이유이다.

도 10의 비교예로 나타내어진 그래프는 클럭선(CLK-L)에 보호 저항이 들어가 있지 않은 경우의 전위 변화를 나타내고 있다. 이 경우, 기생 용량 C=17.8㎊이고, 배선 저항 R=0.25㏀이므로, 시상수 τ=4.5㎱가 되고, 클럭 신호(CLK)의 상승 10％와 90％와의 차는 약 10㎱이다. 충방전하는 트랜지스터 용량은 본 실시 형태와 동일하므로, 순간적(약 10㎱의 시간 내)으로 발생하는 전류는, 본 실시 형태(약 600㎱의 시간 내)에서 발생하는 전류의 60배가 된다. 바꾸어 말하면, 본 실시 형태에서는 클럭 신호(CLK)가 전환할 때에 발생하는 전류량을 비교예의 1/60로 삭감할 수 있고, 그 때문에 본 실시 형태의 전원에는 노이즈도 실리지 않아, 다른 회로의 오동작 확률도 크게 저감하게 된다.

<회로 블록 구성의 비교예>

도 15는, 비교예에 관한 액정 장치의 회로 블록 구성을 도시하는 모식 평면도이다. 다음으로, 제1 실시 형태에 관한 전기 광학 장치가 갖는 효과를, 도 15에 도시하는 비교예를 참조하여 설명한다.

도 15에 도시하는 비교예에서는, Y측 회로에 도 14의 (a)에 도시하는 비교예의 시프트 레지스터 회로가 사용되고 있다. 그 때문에 비교예의 액정 장치는 클럭 신호 생성 회로를 갖고 있다. 이 클럭 신호 생성 회로에서는, 클럭선(CLK-L)에 입력되는 클럭 신호로부터 제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)를 만들어 내고, 이들 양쪽 클럭 신호간에 위상차가 작아지도록 위상차 보정을 행하고 있다. 위상차 보정을 행하기 위해서는 적어도 2개의 인버터를, 비스듬히 교차하게 한다. 또한, 클럭 신호 생성 회로는, 2개의 Y측 회로의 시프트 레지스터 회로에 클럭 신호를 공급하기 위해 큰 버퍼를 다수 포함하고 있다. 이러한 구성에 기인하여, 클럭 신호를 전환할 때에는, 대전류가 필요해지고, 전원에 노이즈가 실려 있다.

이에 대해, 도 9에 도시하는 본 실시 형태의 전기 광학 장치에서는, 클럭 생성 회로가 불필요하므로, 전기 광학 장치의 시스템 전체적으로의 회로 규모가 작아진다. 또한, 2개의 클럭 신호에 기인하는 시프트 레지스터 회로(SR)의 오동작이 본 실시 형태의 전기 광학 장치에서는 발생할 수 없으므로, 이 오동작에 기초하는 표시 불량을 없앨 수 있다. 게다가, 본 실시 형태의 전기 광학 장치에서는, 순간적으로 대전류를 발생하는 클럭 신호 생성 회로가 없으므로, 전원에의 노이즈는 거의 실리지 않게 된다.

일반적으로, 액정 장치(100)에서, 특허문헌 3에 기재되어 있는 주사선을 2개씩 선택하는 표시 방법을 채용하면, 1수평 기간의 중간에서 클럭 신호는 제1 상태와 제2 상태로 바뀐다. 즉, 1수평 기간 내에서 클럭 신호는 제1 상태로부터 제2 상태로 바뀌거나, 혹은 제2 상태로부터 제1 상태로 바뀌거나 한다. 이 때에 전원에 노이즈가 실리면, 도 15에 도시하는 바와 같이 화상 표시 영역을 행방향으로 이분하는 세로띠가 발생하는 경우가 있다. 이것은, 클럭 전환시에, 전원에 노이즈가 실리기 때문이다. 상술한 바와 같이, 도 9에 도시하는 본 실시 형태의 전기 광학 장치에서는, 전원에의 노이즈는 거의 실리지 않으므로, 이러한 표시 불량의 발생을 억제할 수 있다. 환언하면, 고품위의 화상 표시를 행하는 전기 광학 장치를 실현할 수 있다.

또한, 도 15에 도시하는 비교예에서는, 화상 표시 영역의 좌우로 Y측 회로가 배치되고, 화상 표시 영역의 하변에 X측 회로가 배치되어 있으므로, 클럭 신호 생성 회로는 화상 표시 영역의 상변에 배치하지 않을 수 없다. 그 때문에, 클럭선(CLK-L)을 길게 주회할 필요가 있었다. 이에 대해, 도 9에 도시하는 본 실시 형태의 전기 광학 장치에서는, 클럭선(CLK-L)이 1개이고, 클럭 신호 생성 회로가 불필요하므로, 길게 주회할 필요는 없다. 일례로서, 도 9에 도시하는 바와 같이, 신호선 구동 회로(36)의 외측(하변)에 배치해도 좋고, 혹은 신호선 구동 회로(36)와 표시 영역(34) 사이에 배치해도 좋다.

<전기 광학 장치의 구조>

도 11은 액정 장치의 모식 단면도이다. 이하, 액정 장치의 구조를, 도 11을 참조하여 설명한다. 또한, 이하의 형태에 있어서, 「○○ 위에」라고 기재된 경우, ○○ 위에 접하도록 배치되는 경우, 또는, ○○ 위에 다른 구성물을 통해서 배치되는 경우, 또는, ○○ 위에 일부가 접하도록 배치되고 일부가 다른 구성물을 통해서 배치되는 경우를 나타내는 것으로 한다.

액정 장치(100)에서는, 한 쌍의 기판을 구성하는 소자 기판(12)과 대향 기판(13)이, 평면에서 볼 때 대략 직사각형 틀 형상으로 배치된 시일재(14)로 접합되어 있다. 액정 장치(100)는 시일재(14)에 둘러싸인 영역 내에 액정층(15)이 봉입된 구성으로 되어 있다. 액정층(15)으로서는, 예를 들어, 플러스의 유전율 이방성을 갖는 액정 재료가 사용된다. 액정 장치(100)는 시일재(14)의 내주 근방을 따라서 차광성 재료로 이루어지는 평면에서 보아 직사각형 틀 형상의 차광막(33)이 대향 기판(13)에 형성되어 있고, 이 차광막(33)의 내측 영역이 표시 영역(34)이 되어 있다. 차광막(33)은, 예를 들어, 차광성 재료인 알루미늄(Al)으로 형성되어 있고, 대향 기판(13)측의 표시 영역(34)의 외주를 구획하도록, 또한, 상기한 바와 같이, 표시 영역(34) 내에서 주사선(16)과 신호선(17)에 대향하여 설치되어 있다.

도 11에 도시하는 바와 같이, 소자 기판(12)의 액정층(15)측에는, 복수의 화소 전극(42)이 형성되어 있고, 이들 화소 전극(42)을 덮도록 제1 배향막(43)이 형성되어 있다. 화소 전극(42)은 인듐 주석 산화물(ITO) 등의 투명 도전 재료로 이루어지는 도전막이다. 한편, 대향 기판(13)의 액정층(15)측에는 격자 형상의 차광막(33)이 형성되고, 그 위에 평면 베타 형상의 공통 전극(27)이 형성되어 있다. 그리고, 공통 전극(27) 위에는, 제2 배향막(44)이 형성되어 있다. 공통 전극(27)은 ITO 등의 투명 도전 재료로 이루어지는 도전막이다.

액정 장치(100)는 투과형이고, 소자 기판(12) 및 대향 기판(13)에 있어서의 광의 입사측과 출사측에 각각 편광판(도시하지 않음) 등이 배치되어 사용된다. 또한, 액정 장치(100)의 구성은, 이에 한정되지 않고, 반사형이나 반투과형의 구성이어도 좋다.

<회로 구성>

도 12는, 액정 장치의 전기적인 구성을 도시하는 등가 회로도이다. 이하, 액정 장치의 전기적인 구성을, 도 12를 참조하면서 설명한다.

도 12에 도시하는 바와 같이, 액정 장치(100)는 표시 영역(34)을 구성하는 복수의 화소(35)를 갖고 있다. 각 화소(35)에는, 각각 화소 전극(42)이 배치되어 있다. 또한, 화소(35)에는 TFT 소자(46)가 형성되어 있다.

TFT 소자(46)는 화소 전극(42)에 통전 제어를 행하는 스위칭 소자이다. TFT 소자(46)의 소스측에는 신호선(17)이 전기적으로 접속되어 있다. 각 신호선(17)에는, 예를 들어, 신호선 구동 회로(36)로부터 화상 신호(S1, S2, …, Sn)가 공급되도록 되어 있다.

또한, TFT 소자(46)의 게이트측에는, 주사선(16)이 전기적으로 접속되어 있다. 주사선(16)에는, 예를 들어, 주사선 구동 회로(38)로부터 소정의 타이밍에서 펄스적으로 주사 신호(G1, G2, …, Gm)가 공급되도록 되어 있다. 또한, TFT 소자(46)의 드레인측에는, 화소 전극(42)이 전기적으로 접속되어 있다.

주사선(16)으로부터 공급된 주사 신호(G1, G2, …, Gm)에 의해, 스위칭 소자인 TFT 소자(46)가 일정 기간만큼 온 상태가 됨으로써, 신호선(17)으로부터 공급된 화상 신호(S1, S2, …, Sn)가, 화소 전극(42)을 통해서 화소(35)에 소정의 타이밍으로 기입되도록 되어 있다.

화소(35)에 기입된 소정 전위의 화상 신호(S1, S2, …, Sn)는 화소 전극(42)과 공통 전극(27)(도 11 참조) 사이에서 형성되는 액정 용량으로 일정 기간 보유 지지된다. 또한, 보유 지지된 화상 신호(S1, S2, …, Sn)의 전위가, 누설 전류에 의해, 저하되는 것을 억제하기 위해, 화소 전극(42)과 용량선(47)으로 축적 용량(48)이 형성되어 있다.

액정층(15)에 전압 신호가 인가되면, 인가된 전압 레벨에 의해, 액정 분자의 배향 상태가 변화된다. 이에 의해, 액정층(15)에 입사한 광이 변조되어, 화상광이 생성된다.

또한, 본 실시 형태에서는 시프트 레지스터 회로(SR)를 주사선 구동 회로(38)에 적응하였지만, 시프트 레지스터 회로(SR)는 신호선 구동 회로(36)에 적응 해도 좋다. 또한, 전기 광학 장치로서는 액정 장치(100)를 이용하여 설명하였지만, 이 외에 전기 광학 장치로서는, 전기 영동 표시 장치나 유기 EL 장치 등도 대상이 된다.

<전자 기기>

도 13은, 전자 기기로서의 3판식 프로젝터의 구성을 도시하는 평면도이다. 다음으로 도 13을 참조하여, 본 실시 형태에 따른 전자 기기의 일례로서 프로젝터를 설명한다.

프로젝터(2100)에 있어서, 초고압 수은 램프로 구성되는 광원(2102)으로부터 출사된 광은, 내부에 배치된 3매의 미러(2106) 및 2매의 다이크로익 미러(2108)에 의해 적(R), 녹(G), 청(B)의 삼원색의 광으로 분리되고, 각 원색에 대응하는 액정 장치(100R, 100G, 100B)로 유도된다. 또한, 청색의 광은, 다른 적색이나 녹색과 비교하면, 광로가 길므로, 그 손실을 방지하기 위해, 입사 렌즈(2122), 릴레이 렌즈(2123) 및 출사 렌즈(2124)로 이루어지는 릴레이 렌즈계(2121)를 통해서 유도된다.

액정 장치(100R, 100G, 100B)는, 상술한 구성을 취하고, 외부 장치(도시 생략)로부터 공급되는 적, 녹, 청의 각 색에 대응하는 화상 신호로, 각각 구동된다.

액정 장치(100R, 100G, 100B)에 의해 각각 변조된 광은, 다이클로익 프리즘(2112)에 3방향으로부터 입사한다. 그리고, 이 다이클로익 프리즘(2112)에 있어서, 적색 및 청색의 광은 90도로 굴절되는 한편, 녹색의 광은 직진한다. 다이클로익 프리즘(2112)에 있어서 합성된 컬러 화상을 나타내는 광은, 렌즈 유닛(2114)에 의해 확대 투사되어, 스크린(2120) 위에 풀컬러 화상이 표시된다.

또한, 액정 장치(100R, 100B)의 투과상이 다이클로익 프리즘(2112)에 의해 반사한 후에 투사되는 것에 반해, 액정 장치(100G)의 투과상은 그대로 투사되므로, 액정 장치(100R, 100B)에 의해 형성되는 화상과, 액정 장치(100G)에 의해 형성되는 화상이 좌우 반전의 관계가 되도록 설정되어 있다.

본 실시 형태의 프로젝터(2100)는, 상술한 액정 장치(100R, 100G, 100B)가 사용되고 있으므로, 밝고 고정밀로 화상 품위가 높은 풀컬러 화상을 투사할 수 있다.

전자 기기로서는, 도 13을 참조하여 설명한 프로젝터 외에도, 리어 프로젝션형 텔레비전, 직시형 텔레비전, 휴대 전화, 휴대용 오디오 기기, 퍼스널 컴퓨터, 비디오 카메라의 모니터, 카 네비게이션 장치, 페이저, 전자 수첩, 전자 계산기, 워드 프로세서, 워크 스테이션, 영상 전화, POS 단말기, 디지털 스틸 카메라 등을 예로 들 수 있다. 그리고, 이들의 전자 기기에 대해서도, 본 실시 형태에서 상술한 액정 장치(100)나 시프트 레지스터 회로(SR)를 적용시킬 수 있다.

또한, 본 발명은 상술한 실시 형태에 한정되지 않고, 상술한 실시 형태에 다양한 변경이나 개량 등을 추가하는 것이 가능하다.

CLK : 클럭 신호
CLK-L : 클럭선
DL1 : 제1 종류의 D래치
DL2 : 제2 종류의 D래치
Dt : 시프트 레지스터 회로(SR)로 입력되는 데이터
IV1 : 1번째의 인버터
IV2 : 2번째의 인버터
L-in : 로컬 입력부
L-out : 로컬 출력부
MC : 메모리 컨트롤러
PG : 패스 게이트
SR : 시프트 레지스터 회로
34 : 표시 영역
35 : 화소
36 : 신호선 구동 회로
37 : 외부 접속 단자
38 : 주사선 구동 회로
100 : 액정 장치

Claims

p개(p는 2 이상의 정수)의 D 래치와, 클럭선을 갖고,
상기 p개의 D 래치의 각각은 로컬 입력부와 로컬 출력부를 구비하고, i단째(i는 1 이상 p-1 이하의 정수)의 D 래치의 로컬 출력부와 i+1단째의 D 래치의 로컬 입력부가 전기적으로 접속되고,
상기 p개의 D 래치의 각각은, 적어도 패스 게이트(pass gate)와 2k개(k는 1 이상의 정수)의 인버터와 메모리 컨트롤러를 포함하고, 상기 로컬 입력부와 상기 로컬 출력부 사이에 상기 패스 게이트와 상기 2k개의 인버터가 직렬로 전기적으로 접속되고, 상기 패스 게이트와 상기 로컬 출력부 사이에 상기 메모리 컨트롤러가 상기 2k개의 인버터와 병렬로 전기적으로 접속되고, 상기 패스 게이트의 제어 전극과 상기 메모리 컨트롤러의 제어 전극은 상기 클럭선에 전기적으로 접속되고,
상기 p개의 D 래치의 홀수단은 제1 종류의 D 래치이고, 상기 p개의 D 래치의 짝수단은 제2 종류의 D 래치이고,
상기 제1 종류의 D 래치의 패스 게이트는 제1 도전형 트랜지스터로 이루어지고, 상기 제1 종류의 D 래치의 메모리 컨트롤러는 제2 도전형 트랜지스터로 이루어지고,
상기 제2 종류의 D 래치의 패스 게이트는 제2 도전형 트랜지스터로 이루어지고, 상기 제2 종류의 D 래치의 메모리 컨트롤러는 제1 도전형 트랜지스터로 이루어지는 것을 특징으로 하는 시프트 레지스터 회로.
제1항에 있어서,
상기 패스 게이트의 소스 드레인 영역 중 한쪽이 상기 로컬 입력부이고, 상기 패스 게이트의 소스 드레인 영역 중 다른 쪽과, 상기 메모리 컨트롤러의 소스 드레인 영역 중 한쪽이 전기적으로 접속되고,
상기 메모리 컨트롤러의 소스 드레인 영역 중 다른 쪽이 상기 로컬 출력부이고,
상기 패스 게이트의 제어 전극이 게이트 전극이고,
상기 메모리 컨트롤러의 제어 전극이 게이트 전극인 것을 특징으로 하는 시프트 레지스터 회로.
제2항에 있어서,
상기 2k개의 인버터의 각각은 인버터 입력 전극과 인버터 출력 전극을 구비하고,
n번째(n은 1 이상 2k-1 이하의 정수)의 인버터의 인버터 출력 전극과 n+1번째의 인버터의 인버터 입력 전극이 전기적으로 접속되고,
1번째의 인버터의 인버터 입력 전극과, 상기 패스 게이트의 소스 드레인 영역 중 다른 쪽과, 상기 메모리 컨트롤러의 소스 드레인 영역 중 한쪽이 전기적으로 접속되고,
2k번째의 인버터의 인버터 출력 전극과, 상기 메모리 컨트롤러의 소스 드레인 영역 중 다른 쪽이 전기적으로 접속되어 있는 것을 특징으로 하는 시프트 레지스터 회로.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 제1 도전형 트랜지스터는 N형 트랜지스터이고, 상기 제2 도전형 트랜지스터는 P형 트랜지스터인 것을 특징으로 하는 시프트 레지스터 회로.
p개(p는 2 이상의 정수)의 D 래치를 갖고,
상기 p개의 D 래치의 각각은 로컬 입력부와 로컬 출력부를 구비하고, i단째(i는 1 이상 p-1 이하의 정수)의 D 래치의 로컬 출력부와 i+1단째의 D 래치의 로컬 입력부가 전기적으로 접속되고,
상기 p개의 D 래치의 각각은, 적어도 패스 게이트와 2k개(k는 1 이상의 정수)의 인버터와 메모리 컨트롤러를 포함하고, 상기 패스 게이트와 상기 메모리 컨트롤러에는 클럭 신호가 공급되고,
상기 패스 게이트는, 상기 클럭 신호에 따라서, 상기 로컬 입력부에 입력된 데이터를 통과 또는 차단하고,
상기 메모리 컨트롤러는, 상기 클럭 신호에 따라서, 상기 2k개의 인버터를 버퍼 회로 또는 기억 회로로서 기능시키고,
상기 p개의 D 래치의 홀수단은 제1 종류의 D 래치이고, 상기 p개의 D 래치의 짝수단은 제2 종류의 D 래치이고,
상기 제1 종류의 D 래치의 패스 게이트와 상기 제2 종류의 D 래치의 패스 게이트는 서로 상보적인 동작을 하고,
상기 제1 종류의 D 래치의 메모리 컨트롤러와 상기 제2 종류의 D 래치의 메모리 컨트롤러는 서로 상보적인 동작을 하는 것을 특징으로 하는 시프트 레지스터 회로.
제5항에 있어서,
상기 패스 게이트가 상기 데이터를 통과시키고 있을 때에, 상기 메모리 컨트롤러는, 상기 2k개의 인버터를 버퍼 회로로서 기능시키고 있고,
상기 패스 게이트가 상기 데이터를 차단하고 있을 때에, 상기 메모리 컨트롤러는, 상기 2k개의 인버터를 기억 회로로서 기능시키고 있는 것을 특징으로 하는 시프트 레지스터 회로.
제5항 또는 제6항에 있어서,
상기 제1 종류의 D 래치의 패스 게이트가 상기 제1 종류의 D 래치의 로컬 입력부에 입력된 데이터를 통과시키고 있을 때에, 상기 제2 종류의 D 래치의 패스 게이트는 상기 제2 종류의 D 래치의 로컬 입력부에 입력된 데이터를 차단하고 있고,
상기 제1 종류의 D 래치의 패스 게이트가 상기 제1 종류의 D 래치의 로컬 입력부에 입력된 데이터를 차단하고 있을 때에, 상기 제2 종류의 D 래치의 패스 게이트는 상기 제2 종류의 D 래치의 로컬 입력부에 입력된 데이터를 통과시키고 있는 것을 특징으로 하는 시프트 레지스터 회로.
제5항 내지 제7항 중 어느 한 항에 있어서,
상기 제1 종류의 D 래치의 메모리 컨트롤러가 상기 제1 종류의 D 래치의 2k개의 인버터를 버퍼 회로로서 기능시키고 있을 때에, 상기 제2 종류의 D 래치의 메모리 컨트롤러는 상기 제2 종류의 D 래치의 2k개의 인버터를 기억 회로로서 기능시키고 있고,
상기 제1 종류의 D 래치의 메모리 컨트롤러가 상기 제1 종류의 D 래치의 2k개의 인버터를 기억 회로로서 기능시키고 있을 때에, 상기 제2 종류의 D 래치의 메모리 컨트롤러는 상기 제2 종류의 D 래치의 2k개의 인버터를 버퍼 회로로서 기능시키고 있는 것을 특징으로 하는 시프트 레지스터 회로.
제5항 내지 제8항 중 어느 한 항에 있어서,
상기 제1 종류의 D 래치의 패스 게이트의 데이터 통과 능력은, 상기 제2 종류의 D 래치의 패스 게이트의 데이터 통과 능력보다도 높은 것을 특징으로 하는 시프트 레지스터 회로.
제1항 내지 제9항 중 어느 한 항에 기재된 시프트 레지스터 회로를 구비한 것을 특징으로 하는 전기 광학 장치.
제10항에 기재된 전기 광학 장치를 구비한 것을 특징으로 하는 전자 기기.