TW201306139A - 氧化物半導體膜的處理方法及半導體裝置的製造方法 - Google Patents

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Abstract

本發明以高生產率提供一種能夠用於電晶體的具有低電阻區的氧化物半導體膜。另外，本發明以高生產率提供一種能夠實現高速工作的使用氧化物半導體膜的電晶體。此外，本發明以高生產率提供一種具有能夠實現高速工作的使用氧化物半導體膜的電晶體的高性能的半導體裝置。在氧化物半導體膜上形成具有還原性的膜，使氧的一部分從氧化物半導體膜移動到具有還原性的膜中，透過具有還原性的膜將雜質注入到氧化物半導體膜中，然後去除具有還原性的膜，由此在氧化物半導體膜中形成低電阻區域。

Description

氧化物半導體膜的處理方法及半導體裝置的製造方法
本發明係關於一種半導體裝置的製造方法。
注意，在本說明書中，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。因此，電光裝置、半導體電路及電子裝置都是半導體裝置。
利用形成在具有絕緣表面的基板上的半導體膜來構成電晶體的技術受到注目。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體膜，矽類半導體膜被廣泛地周知。但是，除此以外，氧化物半導體膜受到關注。
為了實現對更高功能的半導體裝置的應用，使用氧化物半導體膜的電晶體被要求具有更高的電特性。已公開了如下技術：在使用氧化物半導體膜的電晶體中，藉由利用鋁反應法(aluminum reaction method)，以自對準的方式形成低電阻的源極區及汲極區而降低寄生電容而實現高速工作(參照非專利文獻1)。
[專利文獻1]Narihiro Morosawa, Yoshihiro Ohshima, Mitsuo Morooka, Toshiaki Arai, Tatsuya Sasaoka, “A Novel Self-Aligned Top-Gate Oxide TFT for AM-OLED Displays”, SID 11 DIGEST pp. 479-482
本發明的目的之一是提供一種可以用於電晶體的具有低電阻區的氧化物半導體膜。
本發明的目的之一是以高生產率提供一種能夠藉由降低寄生電容實現高速工作的使用氧化物半導體膜的電晶體。
另外，本發明的目的之一是以高生產率提供一種具有能夠藉由降低寄生電容實現高速工作的使用氧化物半導體膜的電晶體的高性能的半導體裝置。
在氧化物半導體膜上形成具有還原性的膜，使氧的一部分從氧化物半導體膜移動到具有還原性的膜中，然後去除具有還原性的膜，由此在氧化物半導體膜中形成低電阻區域。
或者，在氧化物半導體膜上形成具有還原性的膜，透過具有還原性的膜將雜質注入到氧化物半導體膜中，使氧的一部分從氧化物半導體膜移動到具有還原性的膜中，然後去除具有還原性的膜，由此在氧化物半導體膜中形成低電阻區域。
或者，在氧化物半導體膜上形成具有還原性的膜，使氧的一部分從氧化物半導體膜移動到具有還原性的膜中，透過具有還原性的膜將雜質注入到氧化物半導體膜中，然後去除具有還原性的膜，由此在氧化物半導體膜中形成低電阻區域。
另外，“使氧的一部分從氧化物半導體膜移動到具有 還原性的膜中”是指：構成氧化物半導體膜的氧原子的一部分引入到具有還原性的膜中。
此外，當使氧的一部分從氧化物半導體膜移動到具有還原性的膜中時，有時構成具有還原性的膜的材料的一部分移動到氧化物半導體膜中。藉由使具有還原性的膜的材料的一部分移動到氧化物半導體膜中，具有還原性的膜的材料在氧化物半導體膜中產生載子，由此能夠實現氧化物半導體膜的進一步的低電阻化。明確而言，具有還原性的膜的材料在氧化物半導體膜中用作施體或受體。
作為具有還原性的膜，可以使用具有還原性的金屬膜或半金屬膜。
例如，作為具有還原性的膜，可以使用鎂、鋁、矽、鈦、釩、鉻、鎳、釔、鋯、鈮、鉬、鈰、釹、鉿、鉭或鎢。
或者，作為具有還原性的膜，可以使用其氧化還原電位為鎢的氧化還原電位以下的材料。另外，當氧化還原電位為鎢的氧化還原電位以下時，具有對氧化物半導體膜進行還原的功能，另一方面，當氧化還原電位大於鎢的氧化還原電位時，對氧化物半導體膜進行還原的功能低。
或者，作為具有還原性的膜，可以使用其離子化傾向為鎢的離子化傾向以上的材料。另外，當離子化傾向為鎢的離子化傾向以上時，具有對氧化物半導體膜進行還原的功能，另一方面，當離子化傾向低於鎢的離子化傾向時，對氧化物半導體膜進行還原的功能低。
或者，作為具有還原性的膜，可以使用與氧起反應而變為鈍態的材料。
作為具有還原性的膜，較佳為使用鎳膜、鋁膜或鎂膜。
例如，當具有還原性的膜對氧化物半導體膜的還原性高時，可以在室溫下容易地使氧的一部分從氧化物半導體膜移動到具有還原性的膜中。
或者，可以藉由進行加熱處理使氧的一部分從氧化物半導體膜移動到具有還原性的膜中。
另外，較佳在惰性氛圍(氮氛圍或稀有氣體(氦、氖、氬、氪、氙等)氛圍等)下或減壓氛圍下進行加熱處理。藉由在惰性氛圍下進行加熱處理，可以抑制由於氛圍而導致的具有還原性的膜變質。當具有還原性的膜發生變質時，有時在後面的步驟中很難去除具有還原性的膜。當具有還原性的膜沒有被去除而發生殘留時，有時會導致電晶體的電特性降低。
另外，當不去除具有還原性的膜而使其絕緣化時，難以使具有還原性的膜完全反應而絕緣化。此時，有時未反應或沒有完全反應的具有還原性的膜降低電晶體的電特性。因此，較佳預先去除具有還原性的膜，而不使其完全絕緣化。
如上所述，藉由使氧從氧化物半導體膜移動到具有還原性的膜中，可以在氧化物半導體膜中或/及氧化物半導體膜與具有還原性的膜的介面附近形成具有氧缺損的區域 。具有氧缺損的區域成為載子密度高的低電阻區。
作為注入到氧化物半導體膜中的雜質，使用使氧化物半導體膜低電阻化的雜質，即可。明確而言，作為雜質可以使用在氧化物半導體膜中產生載子的材料。
例如，作為使氧化物半導體膜低電阻化的雜質，可以注入選自氫、氦、硼、氮、氟、氖、鋁、磷、氬、砷、氪、銦、錫、銻和氙中的一種以上的元素。
作為使氧化物半導體膜低電阻化的雜質，較佳為使用硼或磷。硼或磷即使其濃度較低也可以使氧化物半導體膜低電阻化。
另外，除了使氧從氧化物半導體膜移動到具有還原性的膜中之外，藉由將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜中，可以在氧化物半導體膜中形成與不注入雜質的區域相比電阻更低的區域。
另外，當透過具有還原性的膜將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜中時，有時構成具有還原性的膜的材料的一部分移動到氧化物半導體膜中。此時，可以使氧化物半導體膜進一步低電阻化。
作為藉由上述步驟形成的具有低電阻區的氧化物半導體膜，例如，在使用氧化物半導體膜的電晶體中，可以將低電阻區用作源極區及汲極區，將沒有被低電阻化的區域用作通道區。或者，可以將低電阻區用作LDD(Lightly Doped Drain：輕摻雜汲)區域。
或者，可以將低電阻區用作透明導電膜。也可以將具 有低電阻區的氧化物半導體膜用作電極或佈線。
以下，對將上述具有低電阻區的氧化物半導體膜用於根據本發明的一個方式的使用氧化物半導體膜的電晶體時的電晶體的製造方法進行說明。
首先，在具有絕緣表面的基板上形成氧化物半導體膜。接著，在氧化物半導體膜上形成絕緣膜。接著，在絕緣膜上形成導電膜。接著，藉由對導電膜及絕緣膜進行加工形成閘極電極及具有與閘極電極相同的頂面形狀的閘極絕緣膜，使氧化物半導體膜的一部分露出。接著，在露出的氧化物半導體膜上及閘極電極上形成具有還原性的膜。接著，去除具有還原性的膜，由此製造電晶體。
或者，在具有絕緣表面的基板上形成氧化物半導體膜。接著，在氧化物半導體膜上形成絕緣膜。接著，在絕緣膜上形成導電膜。接著，藉由對導電膜及絕緣膜進行加工形成閘極電極及具有與閘極電極相同的頂面形狀的閘極絕緣膜，使氧化物半導體膜的一部分露出。接著，在露出的氧化物半導體膜上及閘極電極上形成具有還原性的膜。接著，進行加熱處理。接著，去除具有還原性的膜，由此製造電晶體。
或者，在具有絕緣表面的基板上形成氧化物半導體膜。接著，在氧化物半導體膜上形成絕緣膜。接著，在絕緣膜上形成導電膜。接著，藉由對導電膜及絕緣膜進行加工形成閘極電極及具有與閘極電極相同的頂面形狀的閘極絕緣膜，使氧化物半導體膜的一部分露出。接著，在露出的 氧化物半導體膜上及閘極電極上形成具有還原性的膜。接著，去除具有還原性的膜。接著，進行加熱處理，由此製造電晶體。
或者，在具有絕緣表面的基板上形成氧化物半導體膜。接著，在氧化物半導體膜上形成絕緣膜。接著，在絕緣膜上形成導電膜。接著，藉由對導電膜及絕緣膜進行加工形成閘極電極及具有與閘極電極相同的頂面形狀的閘極絕緣膜，使氧化物半導體膜的一部分露出。接著，在露出的氧化物半導體膜上及閘極電極上形成具有還原性的膜。接著，將閘極電極用作掩模，透過具有還原性的膜將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜的一部分中。接著，去除具有還原性的膜，由此製造電晶體。
或者，在具有絕緣表面的基板上形成氧化物半導體膜。接著，在氧化物半導體膜上形成絕緣膜。接著，在絕緣膜上形成導電膜。接著，藉由對導電膜及絕緣膜進行加工形成閘極電極及具有與閘極電極相同的頂面形狀的閘極絕緣膜，使氧化物半導體膜的一部分露出。接著，在露出的氧化物半導體膜上及閘極電極上形成具有還原性的膜。接著，將閘極電極用作掩模，透過具有還原性的膜將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜的一部分中。接著，進行加熱處理。接著，去除具有還原性的膜，由此製造電晶體。
或者，在具有絕緣表面的基板上形成氧化物半導體膜。接著，在氧化物半導體膜上形成絕緣膜。接著，在絕緣 膜上形成導電膜。接著，藉由對導電膜及絕緣膜進行加工形成閘極電極及具有與閘極電極相同的頂面形狀的閘極絕緣膜，使氧化物半導體膜的一部分露出。接著，在露出的氧化物半導體膜上及閘極電極上形成具有還原性的膜。接著，將閘極電極用作掩模，透過具有還原性的膜將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜的一部分中。接著，去除具有還原性的膜。接著，進行加熱處理，由此製造電晶體。
或者，在具有絕緣表面的基板上形成氧化物半導體膜。接著，在氧化物半導體膜上形成絕緣膜。接著，在絕緣膜上形成導電膜。接著，藉由對導電膜及絕緣膜進行加工形成閘極電極及具有與閘極電極相同的頂面形狀的閘極絕緣膜，使氧化物半導體膜的一部分露出。接著，在露出的氧化物半導體膜上及閘極電極上形成具有還原性的膜。接著，進行加熱處理。將閘極電極用作掩模，透過具有還原性的膜將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜的一部分中。接著，去除具有還原性的膜，由此製造電晶體。
注意，由於在形成具有還原性的膜之後注入雜質，閘極電極的側壁形成有具有還原性的膜，與不設置具有還原性的膜的情況相比，不被注入雜質的氧化物半導體膜的區域更大。該區域成為LDD區域，薄層電阻值為1kΩ/sq以上且100MΩ/sq以下，較佳為10kΩ/sq以上且50MΩ/sq以下，更佳為100kΩ/sq以上且20MΩ/sq以下。另外，在本 說明書中，即便是不被注入雜質的區域，只要是氧的一部分發生脫離的區域就將其稱為LDD區域。
藉由具有LDD區域，可以降低熱載子劣化等的電晶體的劣化，並可以抑制由於通道長度變短導致臨界電壓漂移到負方向。
首先，在具有絕緣表面的基板上形成氧化物半導體膜。接著，在氧化物半導體膜上形成絕緣膜。接著，在絕緣膜上形成導電膜。接著，藉由對導電膜及絕緣膜進行加工形成閘極電極及具有與閘極電極相同的頂面形狀的閘極絕緣膜，使氧化物半導體膜的一部分露出。接著，將閘極電極用作掩模，將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜的一部分中。接著，在露出的氧化物半導體膜上及閘極電極上形成具有還原性的膜。接著，去除具有還原性的膜，由此製造電晶體。另外，也可以透過絕緣膜進行雜質的注入。在此情況下，可以在雜質的注入之後形成閘極絕緣膜。
首先，在具有絕緣表面的基板上形成氧化物半導體膜。接著，在氧化物半導體膜上形成絕緣膜。接著，在絕緣膜上形成導電膜。接著，藉由對導電膜及絕緣膜進行加工形成閘極電極及具有與閘極電極相同的頂面形狀的閘極絕緣膜，使氧化物半導體膜的一部分露出。接著，將閘極電極用作掩模，將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜的一部分中。接著，在露出的氧化物半導體膜上及閘極電極上形成具有還原性的膜。接著，進行加 熱處理。接著，去除具有還原性的膜，由此製造電晶體。另外，也可以透過絕緣膜進行雜質的注入。在此情況下，可以在雜質的注入之後形成閘極絕緣膜。
首先，在具有絕緣表面的基板上形成氧化物半導體膜。接著，在氧化物半導體膜上形成絕緣膜。接著，在絕緣膜上形成導電膜。接著，藉由對導電膜及絕緣膜進行加工形成閘極電極及具有與閘極電極相同的頂面形狀的閘極絕緣膜，使氧化物半導體膜的一部分露出。接著，將閘極電極用作掩模，將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜的一部分中。接著，在露出的氧化物半導體膜上及閘極電極上形成具有還原性的膜。接著，去除具有還原性的膜。接著，進行加熱處理，由此製造電晶體。另外，也可以透過絕緣膜進行雜質的注入。在此情況下，可以在雜質的注入之後形成閘極絕緣膜。
另外，氧化物半導體膜中的注入雜質的區域或/及形成有具有還原性的膜的區域被低電阻化，薄層電阻值為10Ω/sq以上且100kΩ/sq以下，較佳為10Ω/sq以上且20kΩ/sq以下，更佳為10Ω/sq以上且3kΩ/sq以下。
如上所述，由於氧化物半導體膜的被低電阻化的區域以閘極電極為掩模以自對準的方式形成，所以低電阻區與閘極電極幾乎不重疊，由此可以降低寄生電容。因此，即使對本發明的一個方式的電晶體進行微型化，其也可以高速工作而不會受寄生電容的影響降低工作速度。
另外，藉由在後面的製程中去除用來使氧化物半導體 膜低電阻化的具有還原性的膜，可以降低由於在製造電晶體之後殘留具有還原性的膜而導致的短路等的故障。藉由降低故障，電晶體的良率提高，由此能夠提高生產率。
另外，也可以以與閘極電極的側壁接觸的方式設置側壁絕緣膜。
可以藉由在閘極電極上形成絕緣膜，對該絕緣膜進行各向異性高的蝕刻，以自對準的方式形成側壁絕緣膜。作為各向異性高的蝕刻，例如可以使用乾蝕刻法。
當以與閘極電極的側壁接觸的方式設置側壁絕緣膜時，也可以以與包括閘極電極和側壁絕緣膜的區域具有相同的頂面形狀的方式形成閘極絕緣膜。
另外，當注入雜質時，也可以將閘極電極及側壁絕緣膜用作掩模。在此情況下，氧化物半導體膜的與側壁絕緣膜重疊的區域中形成沒有被添加雜質的區域。
或者，也可以以閘極電極為掩模進行雜質注入，然後形成側壁絕緣膜。
另外，也可以在形成具有還原性的膜之前形成側壁絕緣膜。
藉由在形成具有還原性的膜時已經設置有側壁絕緣膜，當去除具有還原性的膜時，即使不完全去除具有還原性的膜，也不容易發生閘極電極與源極區及汲極區之間的短路，由此可以降低電晶體電特性降低的主要原因。
當與側壁絕緣膜重疊的氧化物半導體膜中的區域(第二區域)的電阻值高於不與側壁絕緣膜及閘極電極重疊的 氧化物半導體膜中的區域(第一區域)的電阻值時，可以降低熱載子劣化等的電晶體的劣化，並可以抑制由於通道長度變短導致臨界電壓漂移到負方向。
另外，第一區域的薄層電阻值為10Ω/sq以上且100kΩ/sq以下，較佳為10Ω/sq以上且20kΩ/sq以下，更佳為10Ω/sq以上且3kΩ/sq以下。
此外，當將第二區域用作LDD區域時，第二區域中的薄層電阻值為1kΩ/sq以上且100MΩ/sq以下，較佳為10kΩ/sq以上且50MΩ/sq以下，更佳為100kΩ/sq以上且20MΩ/sq以下。
另外，當將第二區域用作偏置(offset)區(也稱為Loff區)時，第二區域的薄層電阻值為與處於截止狀態的通道區的薄層電阻值相同程度。明確而言，第二區域的薄層電阻值為50MΩ/sq以上，較佳為1GΩ/sq以上。
或者，Loff區的載子密度極低，明確而言，為1×1014個/cm3以下，較佳為1×1012個/cm3以下，更佳為1×1010個/cm3以下。
如上所述，由於氧化物半導體膜的被低電阻化的區域以閘極電極及/或側壁絕緣膜為掩模以自對準的方式形成，所以低電阻區與閘極電極幾乎不重疊，由此可以降低寄生電容。因此，即使對本發明的一個方式的電晶體進行微型化，其也可以高速工作而不會受寄生電容的影響降低工作速度。
另外，在根據本發明的一個方式的電晶體中，將利用 上述方法形成的低電阻區用作電晶體的源極區及汲極區，源極區及汲極區可以與佈線連接。
另外，也可以在根據本發明的一個方式的電晶體上設置層間絕緣膜。此外，也可以在層間絕緣膜上設置上述佈線。
另外，在根據本發明的一個方式的電晶體中，也可以設置分別與源極區及汲極區連接的源極電極及汲極電極。
如上所述，藉由本發明的一個方式，可以在氧化物半導體膜中形成低電阻區。
另外，藉由在電晶體中不殘留具有還原性的膜，由於具有還原性的膜而發生的電晶體的短路等的故障降低，電晶體的良率提高，由此能夠提高生產率。
另外，藉由設置LDD區域或Loff區，可以抑制由於通道長度變短導致臨界電壓漂移到負方向。
另外，能夠以高生產率製造一種使用該電晶體的高性能的半導體裝置。
能夠形成可以用於電晶體的具有低電阻區的氧化物半導體膜。
可以以高生產率製造一種使用氧化物半導體膜的能夠進行高速工作的電晶體。
可以以高生產率製造一種具有使用氧化物半導體膜的能夠進行高速工作的電晶體的高性能的半導體裝置。
下面，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。另外，本發明不應該被解釋為僅限於以下所示的實施方式及實施例的記載內容。注意，當使用圖式說明發明結構時，在不同的圖式之間共同使用相同元件符號來表示相同目標。另外，有時使用相同的陰影圖案來表示相同目標，而不特別附加標記。
以下說明本發明，首先對在本說明書中使用的用語進行簡單的說明。首先，在本說明書中，關於電晶體的源極及汲極，當將一方稱為汲極時將另一方稱為源極，不根據電位的高低區別源極及汲極。因此，可以將在本說明書中稱作源極的部分換稱為汲極。另外，當僅記載為源極時，其表示源極電極和源極區中的任一個。此外，當僅記載為汲極時，其表示汲極電極和汲極區中的任一個。
電壓大多指某個電位與標準電位(例如，源電位、接地電位)之間的電位差。因此，也可以將電壓稱為電位。
即使在本說明書中記載為“連接”時，有時在現實的電路中沒有物理連接的部分而只是佈線延伸。另外，在連接成分之間也可以包含如電阻元件等的不對電路的工作起顯著的作用的元件。
注意，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。此外，本說明書中的序數詞不表示特定發明的事項的固有名稱。
實施方式1
在本實施方式中，參照圖1A至圖3E對根據本發明的一個方式的氧化物半導體膜的形成方法進行說明。
另外，圖1A至圖3E是對氧化物半導體膜與具有還原性的膜之間的介面附近進行了放大的剖面示意圖。
首先，形成氧化物半導體膜100(參照圖1A)。
接著，以與氧化物半導體膜100接觸的方式形成具有還原性的膜110(參照圖1B)。
接著，使氧的一部分從氧化物半導體膜100移動到具有還原性的膜110中，在氧化物半導體膜100與具有還原性的膜110之間的剖面附近形成氧的一部分發生脫離的區域101及包含氧的區域111(參照圖1C)。
另外，氧的一部分發生脫離的區域101藉由氧從氧化物半導體膜100的一部分脫離形成。
此外，包含氧的區域111藉由將氧添加到具有還原性的膜110而形成。
接著，藉由去除具有還原性的膜110及包含氧的區域111，可以形成具有氧的一部分發生脫離的區域101的氧化物半導體膜106a(參照圖1D)。
氧的一部分從氧化物半導體膜100脫離的區域101的電阻低於氧化物半導體膜100的電阻。這是因為氧化物半導體膜中的氧缺損的一部分成為施體而產生電子，由此載子密度變高的緣故。
因此，氧化物半導體膜106a具有低電阻。
另外，為了使氧的一部分從氧化物半導體膜100移動到具有還原性的膜110中，較佳為進行加熱處理。
注意，當具有還原性的膜110在室溫下也具有充分的還原性時，不需要進行上述加熱處理。
此外，當使氧的一部分從氧化物半導體膜100移動到具有還原性的膜110中時，有時構成具有還原性的膜110的材料的一部分移動到氧化物半導體膜100中。當具有還原性的膜110的材料的一部分移動到氧化物半導體膜100中時，具有還原性的膜110的材料在氧化物半導體膜100中產生載子，由此能夠使氧化物半導體膜100進一步低電阻化。明確而言，具有還原性的膜110的材料在氧化物半導體膜100中用作施體或受體。
在此，作為氧化物半導體膜100，例如可以使用如下材料：In-O類材料、Ga-O類材料、Zn-O類材料、Sn-O類材料；二元金屬氧化物的In-Zn-O類材料、Sn-Zn-O類材料、Al-Zn-O類材料、Zn-Mg-O類材料、Sn-Mg-O類材料、In-Mg-O類材料、In-Ga-O類材料；三元金屬氧化物的In-Ga-Zn-O類材料、In-Al-Zn-O類材料、In-Sn-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料、Sn-Al-Zn-O類材料、In-Hf-Zn-O類材料、In-La-Zn-O類材料、In-Ce-Zn-O類材料、In-Pr-Zn-O類材料、In-Nd-Zn-O類材料、In-Sm-Zn-O類材料、In-Eu-Zn-O類材料、In-Gd-Zn-O類材料、In-Tb-Zn-O類材料、In-Dy-Zn-O類材料、In-Ho- Zn-O類材料、In-Er-Zn-O類材料、In-Tm-Zn-O類材料、In-Yb-Zn-O類材料、In-Lu-Zn-O類材料、In-Ni-Zn-O類材料；以及四元金屬氧化物的In-Sn-Ga-Zn-O類材料、In-Hf-Ga-Zn-O類材料、In-Al-Ga-Zn-O類材料、In-Sn-Al-Zn-O類材料、In-Sn-Hf-Zn-O類材料、In-Hf-Al-Zn-O類材料。
例如，In-Ga-Zn-O類材料是指作為主要成分含有In、Ga及Zn的氧化物，對In、Ga及Zn的原子數比沒有特別的限制。
另外，當作為氧化物半導體膜100使用In-Zn-O類材料時，將原子數比設定為In/Zn=0.5以上且50以下，較佳為In/Zn=1以上且20以下，更佳為In/Zn=1.5以上且15以下。藉由將Zn的原子數比設定為上述範圍內，可以提高電晶體的場效應遷移率。在此，當化合物的原子數比為In：Zn：O=X：Y：Z時，較佳為滿足Z>1.5X+Y的關係。
作為氧化物半導體膜100，可以使用以化學式InMO3(ZnO)m(m>0)表示的材料。在此，M表示選自Zn、Ga、Al、Mn、Sn、Hf和Co中的一種或多種金屬元素。例如，作為M，也可以使用：Ga；Ga和Al；Ga和Mn；或Ga和Co等。
另外，作為具有還原性的膜110，可以使用金屬膜或半金屬膜。
例如，作為具有還原性的膜110，可以使用鎂、鋁、矽、鈦、釩、鉻、鎳、釔、鋯、鈮、鉬、鈰、釹、鉿、鉭 或鎢。
或者，作為具有還原性的膜110，可以使用其氧化還原電位為鎢的氧化還原電位以下的材料。
或者，作為具有還原性的膜110，可以使用其離子化傾向為鎢的離子化傾向以上的材料。
或者，作為具有還原性的膜110，可以使用與氧起反應而變為鈍態的材料。
作為具有還原性的膜110，較佳為使用鎳膜、鋁膜或鎂膜。
接著，參照圖2A至圖2E對利用與圖1A至圖1D不同的方法形成氧化物半導體膜的方法進行說明。
首先，形成氧化物半導體膜100(參照圖2A)。
接著，以與氧化物半導體膜100接觸的方式形成具有還原性的膜110(參照圖2B)。
接著，透過具有還原性的膜110將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜100中，形成包含雜質的氧化物半導體膜102(參照圖2C)。
另外，當透過具有還原性的膜110將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜100中時，有時構成具有還原性的膜110的材料的一部分移動到氧化物半導體膜100中。此時，可以使氧化物半導體膜100進一步低電阻化。
作為雜質的注入方法，例如可以使用離子植入法或離子摻雜法。
將雜質的注入量設定為1×1013ions/cm2以上且1×1016ions/cm2以下，較佳為5×1013ions/cm2以上且5×1015ions/cm2以下。
接著，使氧的一部分從包含雜質的氧化物半導體膜102移動到具有還原性的膜110中，在包含雜質的氧化物半導體膜102與具有還原性的膜110之間的剖面附近形成氧的一部分發生脫離的區域103及包含氧的區域111(參照圖2D)。
接著，藉由去除具有還原性的膜110及包含氧的區域111，可以形成具有包含雜質的氧化物半導體膜102及氧的一部分發生脫離的區域103的氧化物半導體膜106b(參照圖2E)。
包含雜質的氧化物半導體膜102是藉由將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜100中形成的，所以其電阻低於氧化物半導體膜100的電阻。
另外，氧的一部分從包含雜質的氧化物半導體膜102脫離的區域103的電阻低於包含雜質的氧化物半導體膜102的電阻。這是因為氧化物半導體膜中的氧缺損的一部分成為施體而產生電子，由此載子密度變高的緣故。
因此，氧化物半導體膜106b具有低電阻。
另外，與圖1A至圖1D同樣，為了使氧的一部分從包含雜質的氧化物半導體膜102移動到具有還原性的膜110中，較佳為進行加熱處理。
接著，參照圖3A至圖3E對利用與圖1A至圖1D及 圖2A至圖2E不同的方法形成氧化物半導體膜的方法進行說明。
首先，形成氧化物半導體膜100(參照圖3A)。
接著，以與氧化物半導體膜100接觸的方式形成具有還原性的膜110(參照圖3B)。
接著，使氧的一部分從氧化物半導體膜100移動到具有還原性的膜110中，在氧化物半導體膜100與具有還原性的膜110之間的剖面附近形成氧的一部分發生脫離的區域101及包含氧的區域111(參照圖3C)。
接著，藉由透過具有還原性的膜110及包含氧的區域111將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜100及氧的一部分發生脫離的區域101中，形成包含雜質的氧化物半導體膜104及包含雜質的氧的一部分發生脫離的區域105(參照圖3D)。
接著，藉由去除具有還原性的膜110及包含氧的區域111，可以形成具有包含雜質的氧化物半導體膜104及包含雜質的氧的一部分發生脫離的區域105的氧化物半導體膜106c(參照圖3E)。
包含雜質的氧化物半導體膜104是藉由將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜100中形成的，所以其電阻低於氧化物半導體膜100的電阻。
另外，氧的一部分從包含雜質的氧化物半導體膜脫離的包含雜質的氧的一部分發生脫離的區域105的電阻低於包含雜質的氧化物半導體膜104的電阻。這是因為氧化物 半導體膜中的氧缺損的一部分成為施體而產生電子，由此載子密度變高的緣故。
因此，氧化物半導體膜106c具有低電阻。
另外，與圖1A至圖1D同樣，為了使氧的一部分從氧化物半導體膜100移動到具有還原性的膜110，較佳為進行加熱處理中。
藉由上述步驟，可以形成具有低電阻區的氧化物半導體膜。
具有低電阻區的氧化物半導體膜可以用於電晶體的源極區及汲極區或者半導體裝置的透明導電膜等。
具有低電阻區的氧化物半導體膜的薄層電阻值為10Ω/sq以上且100kΩ/sq以下，較佳為10Ω/sq以上且20kΩ/sq以下，更佳為10Ω/sq以上且3kΩ/sq以下。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式2
在本實施方式中，參照圖4A至圖13C對作為根據本發明的一個方式的半導體裝置的電晶體的製造方法的一個例子進行說明。
首先，準備基板200(參照圖4A)。
基板200具有絕緣表面。另外，也可以將在基板上設置有基底絕緣膜的基板用作基板200。
作為基板200，也可以使用藉由加熱處理釋放氧的基板。
“藉由加熱處理釋放氧”是指當利用TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析時，換算為氧原子時的氧的釋放量為3.0×1014atoms/cm2以上，1.0×1015atoms/cm2以上，3.0×1015atoms/cm2以上，5.0×1015atoms/cm2以上或1.0×1016atoms/cm2以上。
另外，在TDS分析中，在基板溫度為150℃以上且700℃以下，200℃以上且650℃以下或250℃以上且470℃以下的範圍下測量氧的釋放量。例如，因為預測到在基板溫度低於150℃的狀態下發生的氧的釋放主要起因於穩定性比較低的氧，所以較佳不將其包括在測量範圍內。另外，在基板溫度為700℃以下的範圍，評估適合於電晶體的製造製程的氧的釋放量。
以下，說明利用TDS分析測定氧的釋放量的方法。
進行TDS分析時的氣體的總釋放量與釋放氣體的離子強度的積分值成正比。藉由比較該積分值與標準樣本，能夠計算出氣體的總釋放量。標準樣本的基準值是指包含指定的原子的樣本的在光譜的積分值中原子密度所占的比例。
例如，根據作為標準樣本的含有指定的密度的氫的矽晶片的TDS分析結果以及絕緣膜的TDS分析結果，可以藉由算式1求出絕緣膜中的氧分子的釋放量(NO2)。在此，假設藉由TDS分析獲得的被檢出為質荷比(m/z)32的所有氣體來自氧分子。作為m/z=32的氣體還有CH3OH，但由於存在的可能性低，所以在此不加考慮。此外，由 於含有氧原子的同位素的m/z=17的氧原子及m/z=18的氧原子的氧分子在自然界中的存在比率極低，所以不加考慮。
NH2是將從標準樣本脫離的氫分子換算成密度的值。SH2是對標準樣本進行TDS分析時的離子強度的積分值。在此，標準樣本的基準值是NH2/SH2。SO2是對絕緣膜進行TDS分析時的離子強度的積分值。α是影響TDS分析中的離子強度的係數。關於算式1的詳細說明，可以參照日本專利申請公開第平6-275697號公報。注意，作為測量上述絕緣膜的氧的釋放量的TDS裝置使用由電子科學株式會社製造的熱脫附譜裝置EMD-WA1000S/W，並以含有1×1016atoms/cm3的氫原子的矽晶片為標準樣本進行測定。
此外，在TDS分析中，氧的一部分作為氧原子而被檢出。氧分子和氧原子的比率可以根據氧分子的電離率算出。此外，由於上述α含有氧分子的電離率，所以可以藉由評估氧分子的釋放量估算出氧原子的釋放量。
此外，NO2為氧分子的釋放量。換算為氧原子時的釋放量是氧分子的釋放量的2倍。
另外，藉由從基板200供應氧，可以降低氧化物半導體膜的通道區與基板200之間的介面能階密度。其結果，可以抑制起因於電晶體的工作等而載子在氧化物半導體膜的通道區與基板200之間的介面被俘獲，從而可以得到電 特性劣化少的電晶體。
雖然對基板200的材料沒有很大的限制，但是至少需要具有能夠承受後面的加熱處理程度的耐熱性。例如，也可以作為基板200使用：玻璃基板、陶瓷基板、石英基板、藍寶石基板等絕緣體基板；矽晶片等半導體基板；或不鏽鋼等導體基板。另外，當使用半導體基板或導體基板時，在基板200的表面設置絕緣體材料。此外，只要具有能夠承受後面的加熱處理程度的耐熱性，也可以使用塑膠基板。
作為基板200，當電晶體的製造面的平坦性高時後面形成的氧化物半導體膜容易具有結晶性，所以較佳基板200的平坦性高。
明確而言，使用平均粗糙度(Ra)為1nm以下，較佳為0.3nm以下的基板200。注意，Ra是將JIS B 0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲面，可以以“將從基準面到指定面的偏差的絕對值平均而得的值”表示，以算式2定義。
這裏，指定面是指成為測量粗糙度對象的面，並且是以座標(x1，y1，f(x1，y1))、(x1，y2，f(x1，y2))、(x2，y1，f(x2，y1))、(x2，y2，f(x2，y2))的四點表示的四角形的區域，指定面投影在xy平面的長方形的面積為S0，基準面的高度(指定面的平均高度)為Z0 。可以利用原子力顯微鏡(AFM：Atomic Force Microscope )測定Ra。
接著，在基板200上形成氧化物半導體膜256(參照圖4B)。作為氧化物半導體膜256，例如可以使用實施方式1所示的氧化物半導體膜100的材料。
另外，在氧化物半導體膜256中，重要的是，將成膜電力設定為高，將成膜壓力設定為低，將靶材-基板之間的距離(T-S間距離)設定為短，將基板加熱溫度(Tsub)設定為高。
明確而言，將每單位面積的成膜電力設定為5W/cm2以上且50W/cm2以下，將成膜壓力設定為0.01Pa以上且0.4Pa以下，較佳為0.05Pa以上且0.3Pa以下，將T-S間距離設定為10mm以上且200mm以下，較佳為20mm以上且80mm以下，將Tsub設定為100℃以上且500℃以下，較佳為150℃以上且450℃以下。
另外，較佳儘量降低氧化物半導體膜256中的雜質濃度。為了儘量降低氧化物半導體膜256中的雜質濃度有效的是，提高材料的純度，降低沉積室的內部洩漏及外部洩漏等。
藉由以上述方法形成氧化物半導體膜256，可以得到作為多晶膜或CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)膜的氧化物半導體膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。 CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下，該結晶部的尺寸為能夠容納在一邊短於100nm的立方體內的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，利用TEM在CAAC-OS膜中觀察不到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本說明書中，在只記載“垂直”時，也包括85°以上且95°以下的範圍。另外，在只記載“平行”時，也包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部產生非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。藉由進行成膜或在成膜之後進行加熱處理等的晶化處理來形成結晶部。
使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此，該電晶體的可靠性高。
以下，參照圖22A至圖25B詳細說明包括在CAAC-OS膜中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖22A至圖25B中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖22A至22E中，使用圓圈圈上的O表示四配位O，而使用雙重圓圈圈上的O表示三配位O。
圖22A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖22A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖22A的上一半及下一半中分別具有三個四配位O。圖22A所示的小組的電荷為0。
圖22B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖22B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也可以採用圖22B所示的結構。圖22B所示的小組的電荷為0。
圖22C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖22C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖22C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖22C所示的小組的電荷為0。
圖22D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖22D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖22D所示的小組的電荷為+1。
圖22E示出包括兩個Zn的小組。在圖22E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖22E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖22A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖22B所示的五配位Ga的上一半的一個O 在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖22C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總電荷成為0的方式使多個小組接合構成中組。
圖23A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖23B示出由三個中組構成的大組。另外，圖23C示出從c軸方向上觀察圖23B的層結構時的原子排列。
在圖23A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下 一半分別具有三個四配位O。與此同樣，在圖23A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖23A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖23A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，可以認為三配位O及四配位O的一個接合的電荷分別是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2、+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖22E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖23B所示的大組可以得到In-Sn-Zn-O類的結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以以組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn-O類氧化物；三元金屬氧化物的In-Ga-Zn-O類氧化物(也記載為IGZO)、In-Al-Zn-O類氧化物、Sn-Ga-Zn-O類氧化物、Al-Ga-Zn-O類氧化物、Sn-Al-Zn-O類氧化物、In-Hf-Zn-O類氧化物、In-La-Zn-O類氧化物、In-Ce-Zn-O類氧化物、In-Pr-Zn-O類氧化物、In-Nd-Zn-O類氧化物、In-Sm-Zn-O類氧化物、In-Eu-Zn-O類氧化物、In-Gd-Zn-O類氧化物、In-Tb-Zn-O類氧化物、In-Dy-Zn-O類氧化物、In-Ho-Zn-O類氧化物、In-Er-Zn-O類氧化物、In-Tm-Zn-O類氧化物、In-Yb-Zn-O類氧化物、In-Lu-Zn-O類氧化物；二元金屬氧化物的In-Zn-O類氧化物、Sn-Zn-O類氧化物、Al-Zn-O類氧化物、Zn-Mg-O類氧化物、Sn-Mg-O類氧化物、In-Mg-O類氧化物、In-Ga-O類氧化物等。
例如，圖24A示出構成In-Ga-Zn-O類氧化物的層結構的中組的模型圖。
在圖24A中，構成In-Ga-Zn-O類氧化物的層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與 上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖24B示出由三個中組構成的大組。另外，圖24C示出從c軸方向觀察圖24B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類的層結構的中組不侷限於圖24A所示的中組，也可以是組合In、Ga、Zn的排列不同的中組而成的大組。
明確而言，藉由反復圖24B所示的大組可以得到In-Ga-Zn-O類氧化物的結晶。注意，可以得到的In-Ga-Zn-O類氧化物的層結構可以以組成式InGaO3(ZnO)n(n是自然數)表示。
當n=1(InGaZnO4)時，例如可以得到圖25A所示的結晶結構。另外，在圖25A所示的結晶結構中，如圖22B所說明，因為Ga及In採用五配位，所以也可以得到In取代Ga的結構。
另外，當n=2(InGaZn2O5)時，例如可以得到圖25B所示的結晶結構。另外，在圖25B所示的結晶結構中，如圖22B所說明，因為Ga及In採用五配位，所以也可以得 到In取代Ga的結構。
以上是關於包含在CAAC-OS膜中的結晶部分的說明。
為了降低電晶體的截止電流，作為氧化物半導體膜256選擇能隙為2.5eV以上，較佳為2.8eV以上，更佳為3.0eV以上的材料。
對於氧化物半導體膜來說作為雜質的氫的一部分成為施體而產生載子。因此，氧化物半導體膜256中的氫濃度低於5×1018atoms/cm3，較佳為1×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下，進一步較佳為1×1016atoms/cm3以下。
因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。當鹼土金屬不是構成氧化物半導體的元素時，鹼土金屬也是雜質。尤其是，鹼金屬中的鈉(Na)會擴散到與氧化物半導體膜接觸的絕緣膜中而成為Na+。另外，在氧化物半導體膜內，Na使構成氧化物半導體的金屬與氧的接合分離或擠進其接合之中。其結果，例如，出現因臨界電壓漂移到負方向而導致的常開啟化、場效應遷移率的降低等電晶體特性的劣化及特性偏差。由此，較佳為降低氧化物半導體膜中的上述雜質的濃度。明確而言，利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的Na濃度為5×1016atoms/cm3以下，較佳為1×1016atoms/cm3以下，更佳為1×1015atoms/cm3以下。同樣地，鋰(Li)濃度的測定值為5×1015atoms/cm3以下，較 佳為1×1015atoms/cm3以下。同樣地，鉀(K)濃度的測定值為5×1015atoms/cm3以下，較佳為1×1015atoms/cm3以下。
氧化物半導體膜256是減少了氫、鹼金屬及鹼土金屬等的雜質濃度極低的氧化物半導體膜。因此，藉由將氧化物半導體膜256用於通道區，能夠減小電晶體的截止電流。
藉由使用上述所示的氧化物半導體膜256，能夠減小電晶體的截止電流。例如，可以將通道長度為3μm、通道寬度為1μm的電晶體的截止電流降低到1×10-18A以下、1×10-21A以下或者1×10-24A以下。
例如，使用In-Sn-Zn-O類氧化物的電晶體比較易於獲得高場效應遷移率。具體地，可以使電晶體的場效應遷移率為31cm2/Vs以上、40cm2/Vs以上、60cm2/Vs以上、80cm2/Vs以上或100cm2/Vs以上。另外，即使採用In-Sn-Zn-O類氧化物之外的化合物(例如In-Ga-Zn-O類氧化物)，藉由降低缺陷密度也可以提高場效應遷移率。
下面，使用圖26至圖29C對電晶體的場效應遷移率進行說明。
不僅限於使用氧化物半導體的情況，由於多種原因測量出的電晶體的場效應遷移率總是比其應該有的場效應遷移率低。半導體內部的缺陷或半導體與絕緣膜的介面的缺陷是導致場效應遷移率下降的主要原因。這裏，使用Levinson模型，理論性地導出假定半導體內部不存在缺陷 時的場效應遷移率。
將本來的電晶體的場效應遷移率設定為μ0，並以算式3示出假定半導體中存在某種位能障壁(晶界等)時測量到的場效應遷移率μ。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。另外，在Levinson模式中假定位能障壁的高度E起因於缺陷，並以算式4表示。
在此，e是元電荷，N是通道內的單位面積的平均缺陷密度，ε是半導體的介電常數，n是通道的單位面積的載子密度，Cox是單位面積的閘極絕緣膜電容，Vg是閘極電壓，t是通道厚度。另外，當半導體層的厚度為30nm以下時，通道厚度可以與半導體層的厚度相同。
線性區域中的汲極電流Id以算式5表示。
在此，L是通道長度，W是通道寬度，這裏L與W都為10μm。此外，Vd是汲極電壓。
算式6表示對算式5的兩邊取對數時的算式。
由於算式6的右邊為Vg的函數，因此根據以ln(Id/Vg)為縱軸並以1/Vg為橫軸繪製實際測量值得到的圖表的近似直線的傾斜度可以求出缺陷密度N。即，可以根據電晶體的Vg-Id特性求出半導體中的缺陷密度N。
半導體中的缺陷密度N取決於半導體成膜時的基板加熱溫度。當作為半導體採用使用In、Sn及Zn的比率為In：Sn：Zn=1：1：1[原子數比]的In-Sn-Zn-O靶材成膜的氧化物半導體時，氧化物半導體中的缺陷密度N為1×1012/cm2左右。
當根據上述氧化物半導體中的缺陷密度N利用算式3及算式4進行計算時，本來的電晶體的場效應遷移率μ0為120cm2/Vs。由此可知，氧化物半導體中及氧化物半導體與與其接觸的閘極絕緣膜的介面沒有缺陷，即理想的電晶體的場效應遷移率μ0為120cm2/Vs。但是，缺陷多的氧化物半導體的電晶體的場效應遷移率μ為30cm2/Vs左右。
另外，即使半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣膜之間的介面散射的影響。以算式7表示距閘極絕緣膜介面x遠的位置上的場效應遷移率μ1。
這裏，D是因閘極電極產生的電場強度，B是常數，l 是因介面散射的影響而產生的深度。B及l可以藉由實測電晶體的電特性而求出，根據上述使用氧化物半導體的電晶體的電特性的實測可以求出B=4.75×107cm/s、l=10nm。可知當D增加，即Vg變高時，算式7的第2項也增加，所以場效應遷移率μ1降低。
圖26示出氧化物半導體中及氧化物半導體與與其接觸的閘極絕緣膜的介面沒有缺陷，即理想的電晶體的場效應遷移率μ2的計算結果。另外，計算使用Synopsys公司製造的Sentaurus Device，並且將氧化物半導體的能隙設定為2.8eV、電子親和力設定為4.7eV、相對介電常數設定為15、厚度設定為15nm。並且，將閘極的功函數設定為5.5eV，將源極及汲極的功函數設定為4.6eV。另外，將閘極絕緣膜的厚度設定為100nm，並將相對介電常數設定為4.1。另外，將通道長度及通道寬度分別設定為10μm，並將Vd設定為0.1V。
根據圖26可知：在Vg為1V附近，場效應遷移率μ2具有100cm2/Vs以上的峰值，但是當Vg變高時，介面散射的影響變大而效應遷移率μ2降低。
圖27A至圖29C示出當對該理想的電晶體進行微型化時的計算結果。另外，計算假定使用圖30A至30C所示的結構的電晶體。
接著，對圖30A至30C所示的電晶體的結構進行說明。圖30A是電晶體的俯視圖。圖30B是對應於圖30A所示的點劃線A-B的剖面圖。
圖30B所示的電晶體包括：設置在基板200上的基底絕緣膜3002；設置在基底絕緣膜3002周圍的保護膜3020；設置在基底絕緣膜3002及保護膜3020上的包括高電阻區域3006a及低電阻區域3006b的氧化物半導體膜3006；設置在氧化物半導體膜3006上的閘極絕緣膜3012；以隔著閘極絕緣膜3012重疊於氧化物半導體膜3006的方式設置的閘極電極3004；以接觸於閘極電極3004的側面的方式設置的側壁絕緣膜3024；氧化物半導體膜3006上的以至少接觸於氧化物半導體膜3006的一部分的方式設置的一對電極3016；以覆蓋閘極電極3004、側壁絕緣膜3024及一對電極3016的方式設置的保護絕緣膜3018；以藉由設置在保護絕緣膜3018中的開口部與一對電極3016接觸的方式設置的佈線3022。
這裏，將低電阻區域3006b的電阻率設定為2×10-3Ωcm、閘極電極3004的寬度設定為33nm、側壁絕緣膜3024的寬度設定為5nm、通道寬度設定為40nm。另外，雖然為了方便起見，將通道區記載為高電阻區域3006a，但是，這裏假定通道區為本質半導體。
計算使用Synopsys公司製造的Sentaurus Device。圖27A至圖27C示出圖30B所示的結構的電晶體的Id(實線)及場效應遷移率μ(虛線)的Vg依賴性。另外，Id在是將Vd為1V的情況下計算的，場效應遷移率μ是在Vd為0.1V的情況下計算的。這裏，圖27A示出閘極絕緣膜的厚度為15nm的情況，圖27B示出厚度為10nm的情況， 圖27C示出厚度為5nm的情況。
圖27A至圖27C示出：隨著閘極絕緣膜變薄，截止狀態(這裏指Vg為-3V至0V的範圍)的汲極電流Id降低，而場效應遷移率μ的峰值和導通狀態(這裏指Vg為0V至3V的範圍)的汲極電流Id沒有明顯的變化。由圖27A至27C可知Vg為IV附近時Id超過作為半導體裝置的記憶體等所需要的10μA。
同樣地對圖30C所示的電晶體進行計算。圖30C所示的電晶體與圖30B所示的電晶體的不同之處在於其具有包括高電阻區域3007a及低電阻區域3007b的氧化物半導體膜3007。具體地，圖30C所示的電晶體的氧化物半導體膜3007的與側壁絕緣膜3024重疊的區域屬於高電阻區域3007a。即，該電晶體的偏置區的寬度為側壁絕緣膜3024的寬度。另外，偏置區的寬度也稱為偏置長(Loff)(參照圖30A)。另外，為了方便起見使左右的Loff為相同寬度。
圖28A至圖28C示出圖30C所示的電晶體的Loff為5nm時的汲極電流Id(實線)及場效應遷移率μ(虛線)的Vg依賴性。另外，Id是在Vd為1V的情況下計算的，場效應遷移率μ是在Vd為0.1V的情況下計算的。這裏，圖28A示出閘極絕緣膜的厚度為15nm的情況，圖28B示出厚度為10nm的情況，圖28C示出厚度為5nm的情況。
另外，圖29A至圖29C示出根據圖30C所示的電晶體的結構的Loff為15nm時的電晶體的汲極電流Id(實線 )及場效應遷移率μ(虛線)的Vg依賴性。另外，Id是在Vd為1V的情況下計算的，場效應遷移率μ是在Vd為0.1V的情況下計算的。這裏，圖29A示出閘極絕緣膜的厚度為15nm的情況，圖29B示出厚度為10nm的情況，圖29C示出厚度為Snm的情況。
根據圖28A至圖29C所示的計算結果可知：其與圖27A至圖27C同樣都是隨著閘極絕緣膜變薄，截止狀態(這裏指Vg為-3V至0V的範圍)的汲極電流Id降低，而場效應遷移率μ的峰值和導通狀態(這裏指Vg為0V至3V的範圍)的汲極電流Id沒有明顯的變化。
另外，場效應遷移率μ的峰值在圖27A至圖27C中為80cm2/Vs左右，在圖28A至圖28C中為60cm2/Vs左右，而在圖29A至圖29C中為40cm2/Vs左右，由此可知場效應遷移率μ的峰值隨著Loff的增加而降低。此外，截止狀態的Id也具有同樣的傾向。另一方面，導通狀態的Id隨著偏置長Loff的增加而減少，但是與截止狀態的Id的降低相比平緩得多。另外，由各計算結果可知Vg為1V附近時Id超過作為半導體裝置的記憶體等所需要的10μA。
以上是關於電晶體的場效應遷移率的說明。
另外，氧化物半導體膜256也可以加工為島狀，但是在本實施方式中，對沒有被加工為島狀的氧化物半導體膜256進行說明。
接著，進行第一加熱處理。藉由進行第一加熱處理，氧化物半導體膜256中的結晶度得到提高或者/並且可以 降低氧化物半導體膜256中的雜質濃度。
第一加熱處理可以在氧化氛圍、惰性氛圍、減壓氛圍或者乾燥空氣氛圍下，以150℃以上且650℃以下，較佳為250℃以上且500℃以下，更佳為300℃以上且450℃以下的溫度進行。第一加熱處理可以採用電阻加熱方式、使用燈加熱器的方法、使用加熱氣體的方法等。
氧化氛圍是指包含氧化氣體的氛圍。氧化氣體是氧、臭氧或一氧化二氮等，較佳的是，氧化氣體不包含水、氫等。例如，將引入到熱處理裝置的氧、臭氧或一氧化二氮的純度設定為8N(99.999999%)以上，較佳為9N(99.9999999%)以上。作為氧化氛圍，也可以將氧化氣體和惰性氣體混合而使用。在此情況下，採用至少包含10ppm以上的氧化氣體的氛圍。
惰性氛圍是指以氮或稀有氣體等惰性氣體為主要成分的氛圍。明確而言，在惰性氛圍中，氧化氣體等活性氣體的濃度低於10ppm。
減壓氛圍是指處理室的壓力為10Pa以下的氛圍。
乾燥空氣氛圍是指露點為-40℃以下，較佳為-50℃以下的氛圍。
接著，在氧化物半導體膜256上形成絕緣膜262。
作為絕緣膜262，可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化釔、氧化鋯或YSZ(使用氧化釔實現穩定化的氧化鋯)等的單層或疊層。
氧氮化矽是指在其組成上氧含量多於氮含量的物質， 例如，包含50原子%以上且70原子%以下的氧、0.5原子%以上且15原子%以下的氮、25原子%以上且35原子%以下的矽以及0原子%以上且10原子%以下的氫的物質。另外，氮氧化矽是指在其組成上氮含量多於氧含量的物質，例如，包含5原子%以上且30原子%以下的氧、20原子%以上且55原子%以下的氮、25原子%以上且35原子%以下的矽以及10原子%以上且25原子%以下的氫的物質。注意，上述範圍是使用盧瑟福背散射分析(RBS：Rutherford Backscattering Spectrometry)和氫前方散射分析(HFS：Hydrogen Forward scattering Spectrometry)來進行測量時的範圍。此外，構成元素的組成的總計不超過100原子%。
接著，在絕緣膜262上形成導電膜254(參照圖4C)。
作為導電膜254可以採用單層或疊層結構，使用選自鋁、鈦、鉻、鈷、鎳、銅、釔、鋯、鉬、銀、鉭和鎢、它們的氮化物、氧化物及合金中的一種以上以單層或疊層形成，即可。
接著，對導電膜254進行加工形成閘極電極204。
另外，在本說明說中，例如，“加工”是指利用光微影法等得到所希望的形狀。
接著，將絕緣膜262加工為與閘極電極204相同的頂面形狀，形成閘極絕緣膜212(參照圖4D)。
另外，作為閘極絕緣膜212，較佳為使用藉由加熱處 理釋放氧的膜。藉由使用藉由加熱處理釋放氧的膜，可以修復氧化物半導體膜的通道區中產生的缺陷，而可以抑制電晶體的電特性的劣化。
接著，在氧化物半導體膜256及閘極電極204上形成具有還原性的膜210(參照圖5A)。具有還原性的膜210例如可以使用實施方式1所示的具有還原性的膜110的材料。
接著，在與具有還原性的膜210接觸的區域中，使氧化物半導體膜256中的氧移動到具有還原性的膜210中，形成包括第一區域206a、第二區域206b及第三區域206c的氧化物半導體膜206(參照圖5B)。
另外，第一區域206a是氧不從氧化物半導體膜256發生脫離的區域，第二區域206b及第三區域206c是氧的一部分發生脫離的區域。
如實施方式1所示，在此第二區域206b及第三區域206c的電阻比第一區域206a的電阻低。
第一區域206a用作電晶體的通道區，第二區域206b及第三區域206c用作電晶體的源極區及汲極區。
為了使氧化物半導體膜256中的氧移動到具有還原性的膜210中，較佳為進行第二加熱處理。在惰性氛圍或減壓氛圍下，在150℃以上且650℃以下，較佳在200℃以上且450℃以下的溫度下進行第二加熱處理。
另外，藉由在惰性氛圍或減壓氛圍下進行第二加熱處理，可以抑制由於氛圍而導致的具有還原性的膜210變質 。當具有還原性的膜210發生變質時，有時在後面的步驟中很難去除具有還原性的膜210。此外，當具有還原性的膜210沒有被去除而發生殘留時，有時會導致電晶體的電特性降低。
注意，當具有還原性的膜210具有在室溫下也起作用的充分的還原性時，不需要進行第二加熱處理。
另外，也可以將第二加熱處理兼用作第一加熱處理。在此情況下，不需要進行第一加熱處理。
接著，去除具有還原性的膜210(參照圖5C)。
在相對於閘極電極204、閘極絕緣膜212及氧化物半導體膜206的具有還原性的膜210的選擇比充分高的條件下去除具有還原性的膜210。
選擇比充分高的條件是指相對於具有還原性的膜210的蝕刻速度的其他膜的蝕刻速度為二分之一以下，較佳為十分之一以下，更佳為二十分之一以下的情況。
另外，當隨著去除具有還原性的膜210而在閘極電極204、閘極絕緣膜212及氧化物半導體膜206的露出面生成反應生成物時，較佳為進行去除該反應生成物的處理。
可以藉由利用乾蝕刻法、濕蝕刻法或乾蝕刻法及濕蝕刻法的組合去除具有還原性的膜210。
另外，當不去除具有還原性的膜210而使其絕緣化時，難以使具有還原性的膜210完全起反應。因此，有時未反應或沒有完全反應的具有還原性的膜210降低電晶體的電特性。
藉由上述步驟可以製造電晶體271，該電晶體271包括：基板200上的包括第一區域206a、第二區域206b及第三區域206c的氧化物半導體膜206；氧化物半導體膜206上的閘極絕緣膜212；以及隔著閘極絕緣膜212設置在氧化物半導體膜206上的閘極電極204(參照圖5C)。
另外，較佳在製造電晶體271之後進行第三加熱處理。可以利用與第二加熱處理相同的方法進行第三加熱處理。
此外，也可以採用LDD結構，即：在電晶體271中設置側壁絕緣膜，將氧化物半導體膜206中的與該側壁絕緣膜重疊的的區域用作LDD區域。以下，對LDD結構的電晶體的製造方法進行說明。
到圖5C為止的製程可以參照電晶體271的製造方法。
首先，在氧化物半導體膜206及閘極電極204上形成絕緣膜258(參照圖6A)。
絕緣膜258可以使用與絕緣膜262相同的方法及相同的材料形成。
接著，對絕緣膜258進行加工形成側壁絕緣膜208。側壁絕緣膜208以與閘極電極204的側壁接觸的方式設置。
可以藉由在形成絕緣膜258之後，對該絕緣膜258進行各向異性高的蝕刻，以自對準的方式形成側壁絕緣膜208。作為各向異性高的蝕刻，例如較佳為使用乾蝕刻法 。作為用於乾蝕刻法的蝕刻氣體，例如可以舉出三氟甲烷、八氟環丁烷、四氟化碳等的含氟氣體。也可以對蝕刻氣體添加稀有氣體或氫。乾蝕刻法較佳為使用對基板施加高頻電壓的反應性離子蝕刻法(RIE法)。
接著，將閘極電極204及側壁絕緣膜208用作掩模，將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜206中，由此形成包括第一區域206a、第四區域206d、第五區域206e、第六區域206f及第七區域206g的氧化物半導體膜206(參照圖6B)。
作為使氧化物半導體膜低電阻化的雜質，明確而言，可以使用在氧化物半導體膜中產生載子的材料。
例如，作為使氧化物半導體膜低電阻化的雜質，可以注入選自氫、氦、硼、氮、氟、氖、鋁、磷、氬、砷、氪、銦、錫、銻和氙中的一種以上的元素。
作為使氧化物半導體膜低電阻化的雜質，較佳為使用硼或磷。硼或磷即使其濃度較低也可以使氧化物半導體膜低電阻化。
另外，藉由具有側壁絕緣膜208，可以抑制使氧化物半導體膜低電阻化的雜質擴散到氧化物半導體膜206的通道區(在此第一區域206a)中。由此，可以抑制被微型化的電晶體中的電特性的降低。
此外，包括第一區域206a、第四區域206d、第五區域206e、第六區域206f及第七區域206g的氧化物半導體膜206也可以藉由如下步驟形成：在對絕緣膜258進行加 工之前，透過絕緣膜258將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜206中。在此情況下，也可以在形成包括第一區域206a、第四區域206d、第五區域206e、第六區域206f及第七區域206g的氧化物半導體膜206之後，對絕緣膜258進行加工，由此形成側壁絕緣膜208。或者，也可以去除絕緣膜258而不形成側壁絕緣膜208，還可以在殘留絕緣膜258的狀態下製造電晶體。
也可以在將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜206中之後，進行第四加熱處理。可以利用與第一加熱處理或第二加熱處理相同的方法進行第四加熱處理。另外，當進行第四加熱處理時，也可以將其兼用作第一加熱處理。
第四區域206d及第五區域206e是藉由將使氧化物半導體膜低電阻化的雜質注入到第二區域206b及第三區域206c中而被進一步低電阻化的區域。
另外，第六區域206f及第七區域206g是具有與第二區域206b及第三區域206c相同的電阻的區域。
在此，第四區域206d及第五區域206e用作電晶體的源極區及汲極區。另外，第六區域206f及第七區域206g用作電晶體的LDD區域。
LDD區域的薄層電阻值為1kΩ/sq以上且100MΩ/sq以下，較佳為10kΩ/sq以上且50MΩ/sq以下，更佳為100kΩ/sq以上且20MΩ/sq以下。
藉由上述步驟，能夠製造具有LDD區域的電晶體272 (參照圖6B)。
另外，較佳在製造電晶體272之後進行第三加熱處理。
藉由具有LDD區域，可以降低熱載子劣化等的電晶體的劣化，並可以抑制由於通道長度變短導致臨界電壓漂移到負方向。
接著，對在不設置側壁絕緣膜的狀態下製造具有LDD區域的電晶體的方法進行說明。
另外，到圖4D為止的製程，採用與電晶體271相同的製造方法。
首先，在氧化物半導體膜256及閘極電極204上形成具有還原性的膜210(參照圖7A)。
接著，透過具有還原性的膜210將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜256中，之後，使氧的一部分從氧化物半導體膜256中的與具有還原性的膜210接觸的區域脫離，形成包括第一區域206a、第四區域206d、第五區域206e、第六區域206f及第七區域206g的氧化物半導體膜206(參照圖7B)。
或者，使氧的一部分從氧化物半導體膜256中的與具有還原性的膜210接觸的區域脫離，之後，透過具有還原性的膜210將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜256中，形成包括第一區域206a、第四區域206d、第五區域206e、第六區域206f及第七區域206g的氧化物半導體膜206(參照圖7B)。
另外，當透過具有還原性的膜210將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜256中時，有時構成具有還原性的膜210的材料的一部分移動到氧化物半導體膜256中。此時，可以使氧化物半導體膜256進一步低電阻化。
另外，由於形成在閘極電極204的側壁的具有還原性的膜210，與不設置具有還原性的膜的情況相比，不被注入使氧化物半導體膜低電阻化的雜質的氧化物半導體膜的區域更大，可以將該區域(在此，相當於第六區域206f及第七區域206g)用作LDD區域。
在此，第一區域206a用作電晶體的通道區，第四區域206d及第五區域206e用作電晶體的源極區及汲極區。
另外，為了使氧的一部分從氧化物半導體膜256中的與具有還原性的膜210接觸的區域脫離，較佳為進行第二加熱處理。
接著，去除具有還原性的膜210(參照圖7C)。
藉由上述步驟，能夠製造具有LDD區域的電晶體273(參照圖7C)。
另外，較佳在製造電晶體273之後進行第三加熱處理。
接著，對與電晶體271、電晶體272及電晶體273不同的電晶體的製造方法進行說明。
另外，到圖4D為止的製程，採用與電晶體271相同的製造方法。
首先，將閘極電極204用作掩模，將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜256中，形成包括第一區域206a、第八區域206h及第九區域206i的氧化物半導體膜206(參照圖8A)。
也可以在將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜256中之後，進行第四加熱處理。
另外，第八區域206h及第九區域206i是包含使氧化物半導體膜低電阻化的雜質的區域。因此，第八區域206h及第九區域206i的電阻低於第一區域206a的電阻。
接著，在氧化物半導體膜206及閘極電極204上形成具有還原性的膜210(參照圖8B)。
接著，使氧的一部分從氧化物半導體膜206移動到具有還原性的膜210中，形成包括第十區域206j及第十一區域206k的氧化物半導體膜206(參照圖8C)。
另外，為了使氧的一部分從氧化物半導體膜206中的與具有還原性的膜210接觸的區域脫離，較佳為進行第二加熱處理。
另外，第十區域206j及第十一區域206k是氧的一部分從第八區域206h及第九區域206i脫離的區域。因此，第十區域206j及第十一區域206k的電阻低於第八區域206h及第九區域206i的電阻。
在此，第一區域206a用作電晶體的通道區，第十區域206j及第十一區域206k用作電晶體的源極區及汲極區。
接著，去除具有還原性的膜210(參照圖8D)。
藉由上述步驟，能夠製造電晶體274(參照圖8D)。
另外，較佳在製造電晶體274之後進行第三加熱處理。
此外，雖然在圖8A至圖8D中，在將閘極絕緣膜212加工為與閘極電極204相同的頂面形狀之後進行使氧化物半導體膜256低電阻化的處理，但是不侷限於此。例如，也可以透過絕緣膜262將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜256中。在此情況下，也可以在形成具有還原性的膜210之前對絕緣膜262進行加工形成閘極絕緣膜212。
接著，對具有Loff區的電晶體的製造方法進行說明。
另外，到圖4D為止的製程，採用與電晶體271相同的製造方法。
首先，以與閘極電極204接觸的方式形成側壁絕緣膜208(參照圖9A)。關於側壁絕緣膜208的形成方法，參照圖6A和圖6B。
接著，在氧化物半導體膜256、閘極電極204及側壁絕緣膜208上形成具有還原性的膜211(參照圖9B)。
另外，具有還原性的膜211可以使用與具有還原性的膜210相同的材料形成。
接著，使氧的一部分從氧化物半導體膜256移動到具有還原性的膜211中，形成包括第十二區域206l及第十 三區域206m及第十四區域206n的氧化物半導體膜206(參照圖9C)。
另外，藉由具有側壁絕緣膜208，可以防止氧化物半導體膜206的通道區(在此第十二區域206l)受具有還原性的膜211的影響。由此，可以抑制被微型化的電晶體中的電特性的降低。
另外，為了使氧的一部分從氧化物半導體膜256中的與具有還原性的膜211接觸的區域脫離，較佳為進行第二加熱處理。
另外，第十二區域206l是氧不從氧化物半導體膜256發生脫離的區域，第十三區域206m及第十四區域206n是氧的一部分發生脫離的區域。
如實施方式1所示，在此第十三區域206m及第十四區域206n的電阻低於第十二區域206l的電阻。
在此，第十二區域206l用作電晶體的通道區，第十三區域206m及第十四區域206n用作電晶體的源極區及汲極區。
在此，第十二區域206l比第一區域206a寬出與側壁絕緣膜208重疊的區域。氧化物半導體膜206中的與側壁絕緣膜208重疊的區域稱為Loff區。
藉由具有Loff區，可以降低熱載子劣化等的電晶體的劣化，並可以抑制由於通道長度變短導致臨界電壓漂移到負方向。
接著，去除具有還原性的膜211(參照圖9D)。
藉由設置側壁絕緣膜208，當去除具有還原性的膜211時，即使不完全去除具有還原性的膜211，也不容易發生閘極電極204與源極區及汲極區之間的短路，可以降低電晶體電特性降低的主要原因。
藉由上述步驟，能夠製造電晶體275(參照圖9D)。
另外，較佳在製造電晶體275之後進行第三加熱處理。
接著，對與電晶體275不同的具有Loff區的電晶體的製造方法進行說明。
另外，到圖9A為止的製程，採用與電晶體275相同的製造方法。
首先，將閘極電極204及側壁絕緣膜208用作掩模，將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜256中，形成包括第十二區域206l、第十五區域206o及第十六區域206p的氧化物半導體膜206(參照圖10A)。
也可以在將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜256中之後，進行第四加熱處理。
接著，在氧化物半導體膜206、閘極電極204及側壁絕緣膜208上形成具有還原性的膜211(參照圖10B)。
接著，使氧的一部分從氧化物半導體膜206移動到具有還原性的膜211中，形成包括第十二區域206l、第十七區域206q及第十八區域206r的氧化物半導體膜206(參照圖10C)。
另外，第十七區域206q及第十八區域206r是氧的一部分從第十五區域206o及第十六區域206p脫離的區域。因此，第十七區域206q及第十八區域206r的電阻低於第十五區域206o及第十六區域206p的電阻。
在此，第十二區域206l用作電晶體的通道區，第十七區域206q及第十八區域206r用作電晶體的源極區及汲極區。
在此，第十二區域206l比第一區域206a寬出與側壁絕緣膜208重疊的區域。氧化物半導體膜206中的與側壁絕緣膜208重疊的區域稱為Loff區。
另外，藉由具有側壁絕緣膜208，可以抑制使氧化物半導體膜低電阻化的雜質擴散到氧化物半導體膜206的通道區(在此第十二區域206l)中。此外，可以防止氧化物半導體膜206的通道區受具有還原性的膜211的影響。由此，可以抑制被微型化的電晶體中的電特性的降低。
接著，去除具有還原性的膜211(參照圖10D)。
藉由設置側壁絕緣膜208，當去除具有還原性的膜211時，即使不完全去除具有還原性的膜211，也不容易發生閘極電極204與源極區及汲極區之間的短路，可以降低電晶體的電特性的降低的主要原因。
藉由上述步驟，能夠製造電晶體276(參照圖10D)。
另外，較佳在製造電晶體276之後進行第三加熱處理。
接著，對具有Loff區及LDD區域的電晶體的製造方法進行說明。
另外，到圖9B為止的製程，採用與電晶體275相同的製造方法。
首先，透過具有還原性的膜211將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜256中，之後，使氧的一部分從氧化物半導體膜256中的與具有還原性的膜211接觸的區域脫離，形成包括第十二區域206l、第十九區域206s、第二十區域206t、第二十一區域206u及第二十二區域206v的氧化物半導體膜206(參照圖11A)。
或者，使氧的一部分從氧化物半導體膜256中的與具有還原性的膜211接觸的區域脫離，之後，透過具有還原性的膜211將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜256中，形成包括第十二區域206l、第十九區域206s、第二十區域206t、第二十一區域206u及第二十二區域206v的氧化物半導體膜206(參照圖11A)。
另外，當透過具有還原性的膜211將使氧化物半導體膜低電阻化的雜質注入到氧化物半導體膜256中時，有時構成具有還原性的膜211的材料的一部分移動到氧化物半導體膜256中。此時，可以使氧化物半導體膜256進一步低電阻化。
在此，第十二區域206l用作電晶體的通道區，第十九區域206s及第二十區域206t用作電晶體的源極區及汲極區。
另外，由於形成在側壁絕緣膜208的側壁的具有還原性的膜211，與不設置具有還原性的膜的情況相比，不被注入使氧化物半導體膜低電阻化的雜質的氧化物半導體膜的區域更大，可以將該區域(在此，相當於第二十一區域206u及第二十二區域206v)用作LDD區域。
另外，第十二區域206l比第一區域206a寬出與側壁絕緣膜208重疊的區域。氧化物半導體膜206中的與側壁絕緣膜208重疊的區域稱為Loff區。
另外，藉由具有側壁絕緣膜208，可以抑制使氧化物半導體膜低電阻化的雜質擴散到氧化物半導體膜206的通道區(在此第十二區域206l)中。此外，可以防止氧化物半導體膜206的通道區受具有還原性的膜211的影響。由此，可以抑制被微型化的電晶體中的電特性的降低。
接著，去除具有還原性的膜211(參照圖11B)。
藉由設置側壁絕緣膜208，當去除具有還原性的膜211時，即使不完全去除具有還原性的膜211，也不容易發生閘極電極204與源極區及汲極區之間的短路，可以降低電晶體的電特性的降低的主要原因。
藉由上述步驟，能夠製造具有Loff區及LDD區域的電晶體277(參照圖11B)。
另外，較佳在製造電晶體277之後進行第三加熱處理。
因為電晶體277具有Loff區及LDD區域，所以與只具有LDD區域的電晶體及只具有Loff區的電晶體相比， 可以進一步降低熱載子劣化等的電晶體的劣化，從而可以抑制由於通道長度變短導致臨界電壓漂移到負方向。
接著，示出從製造電晶體到形成佈線為止的製造方法的一個例子。
圖12A所示的電晶體包括：設置在基板200上的氧化物半導體膜206；設置在氧化物半導體膜206上的閘極絕緣膜212；以及以隔著閘極絕緣膜212與氧化物半導體膜206重疊的方式設置的閘極電極204。
另外，雖然未圖示，但是氧化物半導體膜206包括通道區、源極區及汲極區。此外，也可以包括LDD區域或/及Loff區。
另外，雖然圖12A所示的電晶體具有不設置側壁絕緣膜208的結構，但是以下說明不侷限於該結構，也可以應用於設置側壁絕緣膜208的結構。
首先，對氧化物半導體膜206進行加工，形成島狀氧化物半導體膜207(參照圖12B)。
接著，以覆蓋基板200、島狀氧化物半導體膜207、閘極電極204及閘極絕緣膜212的方式形成第三絕緣膜218(參照圖12C)。
接著，在第三絕緣膜218中形成使氧化物半導體膜207露出的一對開口部，並形成藉由該開口部與氧化物半導體膜207接觸的一對佈線220(參照圖12D)。
如上所述，可以形成與電晶體連接的佈線。
與此相同，示出從製造電晶體到形成佈線為止的製造 方法的一個例子。
另外，到圖12B為止的製程，採用相同的製造方法。
首先，以與氧化物半導體膜207接觸的方式形成一對電極216(參照圖13A)。另外，雖然未圖示，但是也可以在氧化物半導體膜207的下方以與其接觸的方式形成一對電極216。
接著，以覆蓋基板200、一對電極216、氧化物半導體膜207、閘極電極204及閘極絕緣膜212的方式形成第三絕緣膜219(參照圖13B)。
接著，在第三絕緣膜219中形成使一對電極216露出的一對開口部，並形成藉由該開口部與一對電極216接觸的一對佈線221(參照圖13C)。
如上所述，可以形成與電晶體連接的佈線。
藉由上述步驟，能夠製造使用實施方式1所示的具有低電阻區的氧化物半導體膜的電晶體。
在本實施方式所示的電晶體中，可以以自對準的方式設置低電阻區，所以能夠進行高速工作而不會使閘極電極與源極區及汲極區之間產生寄生電容。
另外，藉由具有Loff區或LDD區域，可以降低熱載子劣化等的電晶體的劣化，並可以抑制由於通道長度變短導致臨界電壓漂移到負方向。因此，可以在被微型化的電晶體中也實現良好的電特性。
另外，藉由應用本實施方式所示的電晶體，能夠高良率地製造高性能的半導體裝置。
實施方式3
在本實施方式中，說明使用實施方式2所示的電晶體製造的液晶顯示裝置。注意，雖然在本實施方式中說明將本發明的一個方式應用於液晶顯示裝置的例子，但是不侷限於此。例如，所屬技術領域的技術人員可以很容易想到將本發明的一個方式應用於發光裝置之一的EL(Electro Luminescence：電致發光)顯示裝置。
圖14示出主動矩陣驅動方式的液晶顯示裝置的電路圖。液晶顯示裝置具有源極線SL_1至SL_a(a為自然數)、閘極線GL_1至GL_b(b為自然數)以及多個(a×b個)像素2200。像素2200具有電晶體2230、電容器2220以及液晶元件2210。這種像素2200聚集在一起構成液晶顯示裝置的像素部。注意，當僅表示源極線或者閘極線時，有時記載為源極線SL或者閘極線GL。
作為電晶體2230，可以使用本發明的一個方式的實施方式2所示的電晶體。因為實施方式2所示的電晶體是電特性良好的使用氧化物半導體的電晶體，所以可以得到顯示品質高的顯示裝置。
閘極線GL與電晶體2230的閘極連接，源極線SL與電晶體2230的源極連接，並且電晶體2230的汲極分別與電容器2220的一方的電容電極及液晶元件2210的一方的像素電極連接。電容器2220的另一方的電容電極及液晶元件2210的另一方的像素電極與共用電極連接。另外， 共用電極可以使用與閘極線GL相同的材料與閘極線GL形成在同一層中。
另外，閘極線GL與閘極驅動電路連接。閘極驅動電路可以包括實施方式2所示的電晶體。
另外，源極線SL與源極驅動電路連接。源極驅動電路可以包括實施方式2所示的電晶體。
另外，可以將閘極驅動電路和源極驅動電路中的一者或兩者形成在另行形成的基板上，並且利用COG(Chip On Glass：玻璃覆晶封裝)法、引線接合法、TAB(Tape Automated Bonding：帶式自動焊接)法等的方法連接。
此外，由於電晶體容易因靜電等而損壞，所以較佳為設置保護電路。保護電路較佳為使用非線性元件構成。
當對閘極線GL施加電晶體2230的臨界電壓以上的電壓時，從源極線SL供應的電荷成為電晶體2230的汲極電流並儲存在電容器2220中。在對一個行進行充電之後，該行中的電晶體2230成為截止狀態而不被施加來自源極線SL的電壓，但是藉由儲存在電容器2220中的電荷可以維持所需要的電壓。然後，對下一行的電容器2220進行充電。如此，進行第1行至第b行的充電。汲極電流是指在電晶體中藉由通道從汲極流到源極的電流。汲極電流當閘極電壓高於其臨界電壓時流過。
另外，當將截止電流小的電晶體用作電晶體2230時，可以延長維持電壓的時間。藉由利用該效果，在顯示動作少的影像(包含靜態影像)時，可以減小顯示的重寫頻 率，而可以進一步減小耗電量。另外，由於可以使電容器2220的電容更小，所以可以降低充電所需要的耗電量。
如上所述，藉由本發明的一個方式，可以提供一種顯示品質高且耗電量小的液晶顯示裝置。
本實施方式可以與其他實施方式適當地組合而實施。
實施方式4
在本實施方式中，對使用實施方式2所示的電晶體製造半導體記憶體裝置的例子進行說明。
作為揮發性半導體記憶體裝置的典型例子，可以舉出藉由選擇構成記憶元件的電晶體對電容器儲存電荷來儲存資訊的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)、使用正反器等電路保持儲存資料的SRAM(Static Random Access Memory：靜態隨機存取記憶體)。
作為不揮發性半導體記憶體裝置的典型例子，可以舉出在電晶體的閘極與通道區之間具有節點，藉由在該節點中保持電荷來進行儲存的快閃記憶體記憶體。
可以將實施方式2所示的電晶體應用於包括在上述半導體記憶體裝置中的電晶體的一部分。
首先，參照圖15A和圖15B對構成應用實施方式2所示的電晶體的半導體記憶體裝置的記憶單元進行說明。
記憶單元具有位元線BL、字線WL、放大器SAmp、電晶體Tr和電容器C(參照圖15A)。
已知電容器C所保持的電壓根據電晶體Tr的截止電流如圖15B所示那樣隨著時間逐漸地降低。當初從V0充電至V1的電壓隨著時間的推移降低到讀出data1的極限的VA。將該期間稱為保持期間T_1。即，當使用2值記憶單元時，需要在保持期間T_1中進行更新。
這裏，藉由使用實施方式2所示的電晶體作為電晶體Tr，由於截止電流小，所以可以延長保持期間T_1。即，由於可以減小更新頻率，可以減少耗電量。例如，當使用截止電流為1×10-21A以下，較佳為1×10-24A以下的使用氧化物半導體膜的電晶體構成記憶單元時，可以在不供應電力的情況下保持資料數日至數十年。
如上所述，藉由本發明的一個方式可以獲得構成可靠性高且耗電量小的半導體記憶體裝置的記憶單元。
接著，參照圖16A和圖16B對構成應用實施方式2所示的電晶體的半導體記憶體裝置的記憶單元的與圖15A和圖15B不同的例子進行說明。
圖16A是構成半導體記憶體裝置的記憶單元的電路圖。記憶單元具有：電晶體Tr_1；與電晶體Tr_1的閘極連接的字線WL_1；與電晶體Tr_1的源極連接的源極線SL_1；電晶體Tr_2；與電晶體Tr_2的源極連接的源極線SL_2；與電晶體Tr_2的汲極連接的汲極線DL_2；電容器C；與電容器C的一端連接的電容線CL；以及與電容器C的另一端、電晶體Tr_1的汲極及電晶體Tr_2的閘極連接的節點N。
另外，本實施方式所示的記憶單元是利用根據節點N的電位電晶體Tr_2的外觀上的臨界電壓發生變動的現象的記憶單元。例如，圖16B是說明電容線CL的電壓VCL與流過電晶體Tr_2的汲極電流Id_2的關係的圖。
這裏，節點N可以藉由電晶體Tr_1調整電壓。例如，將源極線SL_1的電位設定為VDD。此時，藉由將字線WL_1的電位設定為Tr_1的臨界電壓Vth加VDD的電位以上，可以將節點N的電壓設定為HIGH。另外，藉由將字線WL_1的電位設定為Tr_1的臨界電壓Vth以下，可以將節點N的電位設定為LOW。
由此，可以得到N=LOW時所示的VCL-Id_2曲線或N=HIGH時所示的VCL-Id_2曲線。即，N=LOW時，VCL=0V時Id_2較小，所以成為資料0；而在N=HIGH時，VCL=OV時汲極電流Id_2較大，所以成為資料1。如此，可以儲存資料。
這裏，藉由使用實施方式2所示的電晶體作為電晶體Tr_1，可以使該電晶體的截止電流極小，由此可以抑制儲存於節點N的電荷非意圖性地在電晶體Tr_1的源極與汲極之間洩漏。因此可以長期保持資料。另外，藉由使用本發明的一個方式電晶體，Tr_1的臨界電壓被調整，由此可以降低寫入時所需要的電壓，與快閃記憶體等相比，可以降低耗電量。
另外，也可以使用實施方式2所示的電晶體作為電晶體Tr_2。
如上所述，藉由本發明的一個方式，可以獲得在較長期間中可靠性高、耗電量小且集體度高的半導體記憶體裝置。
本實施方式可以與其他的實施方式適當地組合而實施。
實施方式5
可以以至少在其一部分中使用實施方式2所示的電晶體或實施方式4所示的半導體記憶體裝置的方式構成CPU(Central Processing Unit：中央處理單元)。
圖17A是示出CPU的具體結構的方塊圖。圖17A所示的CPU在基板1190上具有：運算邏輯裝置(ALU：Arithmetic logic unit)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、定時控制器1195、暫存器1196、暫存器控制器1197、匯流排界面(Bus I/F)1198、能夠重寫的ROM1199以及ROM介面(ROM I/F)1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖17A所示的CPU只不過是簡化其結構而所示的一個例子，所以實際的CPU根據其用途具有各種各樣的結構。
藉由匯流排界面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195 。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在進行CPU的程式時，根據其優先度或掩模的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
另外，定時控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作定時的信號。例如，定時控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈發生器，並將該時脈信號CLK2供應到上述各種電路。
在圖17A所示的CPU中，在暫存器1196中設置有記憶元件。作為暫存器1196的記憶元件可以使用實施方式4所示的半導體記憶體裝置。
在圖17A所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作。換言之，暫存器控制器1197在暫存器1196所具有的記憶元件中選擇由正反器保持資料還是由電容器保持資料。在由正反器保持資料的情況下，對暫存器1196中的記憶元件供應電源電壓。在由電容器保持資料的情況下，對電容器進行 資料的重寫，而可以停止對暫存器1196中的記憶元件供應電源電壓。
如圖17B或圖17C所示，可以藉由在記憶元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來進行電源的停止。以下對圖17B及圖17C的電路進行說明。
圖17B及圖17C示出作為用來控制對記憶元件供應電源電位的切換元件使用實施方式2所示的電晶體的結構的一個例子。
圖17B所示的記憶體裝置包括切換元件1141以及具有多個記憶元件1142的記憶元件群1143。明確而言，作為各記憶元件1142可以使用實施方式4所示的記憶元件。記憶元件群1143所具有的各記憶元件1142藉由切換元件1141施加有高位準的電源電位VDD。並且，記憶元件群1143所具有的各記憶元件1142施加有信號IN的電位和低位準的電源電位VSS。
在圖17B中，作為切換元件1141使用實施方式2所示的截止電流極小的電晶體，並且該電晶體的開關受控於施加到其閘極的信號SigA。
另外，雖然圖17B中示出切換元件1141只具有一個電晶體的結構，但是不限於此，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯。
另外，圖17C示出記憶單元的一個例子，其中藉由切換元件1141對記憶元件群1143所具有的各記憶元件1142供應低位準的電源電位VSS。可以由切換元件1141控制對記憶元件群1143所具有的各記憶元件1142供應低位準的電源電位VSS。
即使在記憶元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來暫時停止CPU的動作而停止供應電源電壓，也能夠保持資料，從而可以降低耗電量。例如，在個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊時，可以停止CPU的工作，由此可以降低耗電量。
在此，雖然以CPU為例子來說明，但是也可以將上述電晶體應用於DSP(Digital Signal Processor：數位信號處理器)、定制LSI、FPGA(Field Programmable Gate Array：現場可編程閘陣列)等的LSI。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式6
藉由使用實施方式2所例示的電晶體，可以製造具有讀取目標物的資訊的影像感測器功能的半導體裝置。
圖18A示出具有影像感測器功能的半導體裝置的一個例子。圖18A是光電感測器的等效電路，而圖18B是示出光電感測器的一部分的剖面圖。
光電二極體602的一個電極電連接到光電二極體重設 信號線658，而光電二極體602的另一個電極電連接到電晶體640的閘極。電晶體640的源極和汲極中的一個電連接到光電感測器參考信號線672，而電晶體640的源極和汲極中的另一個電連接到電晶體656的源極和汲極中的一個。電晶體656的閘極電連接到閘極信號線659，電晶體656的源極和汲極中的另一個電連接到光電感測器輸出信號線671。
另外，在圖18A中，作為電晶體640和電晶體656可以應用實施方式2所示的電晶體。
圖18B是示出光電感測器中的光電二極體602和電晶體640的剖面圖，其中在具有絕緣表面的基板601上設置有用作感測器的光電二極體602和電晶體640。利用黏合層608在光電二極體602和電晶體640上設置基板613。
在電晶體640上設置有層間絕緣膜633以及層間絕緣膜634。光電二極體602設置在層間絕緣膜633上，並且光電二極體602具有如下結構：在形成於層間絕緣膜633上的電極641和設置在層間絕緣膜634上的電極642之間從層間絕緣膜633一側按順序層疊有第一半導體膜606a、第二半導體膜606b及第三半導體膜606c。
電極641與形成在層間絕緣膜634中的導電膜643電連接，並且電極642藉由電極641與導電膜645電連接。導電膜645與電晶體640的閘極電極電連接，並且光電二極體602與電晶體640電連接。
在此，例示一種pin型光電二極體，其中層疊用作第 一半導體膜606a的具有p型導電型的半導體膜、用作第二半導體膜606b的高電阻的半導體膜(i型半導體膜)、用作第三半導體膜606c的具有n型導電型的半導體膜。
第一半導體膜606a是p型半導體膜，而可以由包含賦予p型的雜質元素的非晶矽膜形成。使用包含屬於週期表中的第13族的雜質元素(例如，硼)的半導體材料氣體藉由電漿CVD法形成第一半導體膜606a。作為半導體材料氣體，可以使用甲矽烷(SiH4)。另外，可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等。或者，也可以使用如下方法：在形成不包含雜質元素的非晶矽膜之後，使用擴散法或離子植入法將雜質元素引入到該非晶矽膜。另外，較佳在使用離子植入法等引入雜質元素之後進行加熱等來使雜質元素擴散。在此情況下，作為形成非晶矽膜的方法，可以使用熱CVD法、電漿CVD法或濺射法等。較佳將第一半導體膜606a的厚度設定為10nm以上且50nm以下。
第二半導體膜606b是i型半導體膜，可以由非晶矽膜形成。藉由電漿CVD法使用半導體材料氣體形成非晶矽膜來形成第二半導體膜606b。作為半導體材料氣體，可以使用甲矽烷(SiH4)。或者，也可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。也可以藉由熱CVD法、電漿CVD法或濺射法等形成第二半導體膜606b。較佳將第二半導體膜606b的厚度設定為200nm以上且1000nm以下。
第三半導體膜606c是n型半導體膜，可以由包含賦予n型的雜質元素的非晶矽膜形成。使用包含屬於週期表中的第15族的雜質元素(例如，磷)的半導體材料氣體藉由電漿CVD法形成第三半導體膜606c。作為半導體材料氣體，可以使用甲矽烷(SiH4)。或者，也可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。另外，也可以使用如下方法：在形成不包含雜質元素的非晶矽膜之後，使用擴散法或離子植入法將雜質元素引入到該非晶矽膜。較佳在使用離子植入法等引入雜質元素之後進行加熱等來使雜質元素擴散。在此情況下，作為形成非晶矽膜的方法，可以使用熱CVD法、電漿CVD法或濺射法等。較佳將第三半導體膜606c的厚度設定為20nm以上且200nm以下。
此外，第一半導體膜606a、第二半導體膜606b以及第三半導體膜606c也可以不使用非晶半導體形成，而使用多晶半導體或微晶半導體形成。
此外，由於光電效應生成的電洞的遷移率低於電子的遷移率，因此當p型半導體膜一側的表面用作光接收面時，pin型光電二極體具有較好的特性。這裏示出將光電二極體602從形成有pin型光電二極體的基板601的面接收的光轉換為電信號的例子。此外，來自其導電型與用作光接收面的半導體膜一側相反的導電型的半導體膜一側的光是干擾光，因此，電極較佳為使用具有遮光性的導電膜。另外，也可以將n型半導體膜一側的表面用作光接收面。
可以藉由使用絕緣材料且根據材料使用濺射法、電漿CVD法、SOG法、旋塗法、浸漬法、噴塗法、液滴噴射法(噴墨法等)、印刷法(絲網印刷、膠版印刷等)、刮刀、輥塗機、幕式塗布機、刮刀式塗布機等形成層間絕緣膜633、層間絕緣膜634。
作為層間絕緣膜633及層間絕緣膜634，較佳為採用用作減少表面凹凸的平坦化絕緣膜的絕緣膜。作為層間絕緣膜633及層間絕緣膜634，例如可以使用聚醯亞胺、丙烯酸樹脂、苯並環丁烯樹脂、聚醯胺或環氧樹脂等具有耐熱性的有機絕緣材料。除了上述有機絕緣材料之外，也可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等的單層或疊層。
藉由檢測入射到光電二極體602的光，可以讀取檢測目標的資訊。另外，在讀取檢測目標的資訊時，可以使用背光等的光源。
如上所述，具有在通道長度方向上夾著通道形成區包含低電阻區的氧化物半導體膜的電晶體具有高導通特性(例如，導通電流及場效應遷移率)，並能夠進行高速工作及高速回應。此外，也可以實現微型化。因此，藉由使用該電晶體，能夠提供一種高性能且可靠性高的半導體裝置。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式7
在本實施方式中對使用實施方式2至實施方式5的電子裝置的例子進行說明。
圖19A是可攜式資訊終端。圖19A所示的可攜式資訊終端具有外殼9300、按鈕9301、麥克風9302、顯示部9303、揚聲器9304以及照相機9305，並可以用作可攜式電話機。本發明的一個方式可以應用於顯示部9303及照相機9305。此外，雖然未圖示，也可以將本發明的一個方式應用於主體內部的運算裝置、無線電路或儲存電路。
圖19B是顯示器。圖19B所示的顯示器具有外殼9310以及顯示部9311。本發明的一個方式可以應用於顯示部9311。藉由應用本發明的一個方式，即使當增大顯示部9311的尺寸時也可以製造顯示品質高的顯示器。
圖19C是數位靜態照相機。圖19C所示的數位靜態照相機具有外殼9320、按鈕9321、麥克風9322以及顯示部9323。本發明的一個方式可以應用於顯示部9323。此外，雖然未圖示，該數位靜態照相機也可以具有根據本發明的一個方式的記憶元件或影像感測器。
藉由使用本發明的一個方式，能夠提高電子裝置的性能和可靠性。
本實施方式可以與其他實施方式適當地組合而實施。
實施例1
在本實施例中，對實現低電阻化的氧化物半導體膜進 行說明。
以下，對樣本的製造方法進行說明。
首先，準備玻璃基板。
接著，在玻璃基板上形成330nm厚的氧化矽膜。
使用石英靶材並利用濺射法形成氧化矽膜。作為其他的成膜條件，採用如下條件：成膜電力為5kW(RF)，成膜壓力為0.4Pa，作為成膜氣體使用25sccm的氬及25sccm的氧，成膜時的基板溫度為100℃。
然後，進行CMP處理，直到使氧化矽膜的厚度為300nm為止進行平坦化。
接著，作為氧化物半導體膜形成30nm厚的In-Sn-Zn-O膜。
氧化物半導體膜使用In-Sn-Zn-O靶材(In：Sn：Zn=2：1：3[原子數比])並利用濺射法形成。作為其他的成膜條件，採用如下條件：成膜電力為0.5kW(DC)，成膜壓力為0.4Pa，作為成膜氣體使用50sccm的氧，成膜時的基板溫度為300℃。
藉由至此的步驟製造的樣本為樣本1。
並且，在樣本1中，作為具有還原性的膜在氧化物半導體膜上形成20nm厚的鋁膜。
鋁膜使用鋁靶材並利用濺射法形成。作為其他的成膜條件，採用如下條件：成膜電力為1kW(DC)，成膜壓力為0.4Pa，作為成膜氣體使用50sccm的氬，成膜時的基板溫度為室溫。
接著，進行加熱處理。在氮氛圍下進行1小時的加熱處理。將加熱處理的溫度設定為200℃、300℃或450℃。
接著，去除鋁膜。使用日本和光純藥工業株式會社製造的混酸鋁液(包含2.0wt%的硝酸、9.8wt%的醋酸和72.3wt%的磷酸的水溶液)以60秒鐘去除鋁膜，確認到鋁膜完全被去除。
在此，在200℃的溫度下進行加熱處理的樣本為樣本2，在300℃的溫度下進行加熱處理的樣本為樣本3，在450℃的溫度下進行加熱處理的樣本為樣本4，不進行加熱處理而去除鋁膜的樣本為樣本5。
接著，測量樣本1至樣本5的薄層電阻值。圖20示出其結果。
從圖20可知，樣本5具有薄層電阻測量器的測量上限(5MΩ/sq)以上的薄層電阻值。另外，可知樣本1至樣本4的薄層電阻值比樣本5的薄層電阻值低。
尤其是，樣本3及樣本4是低電阻的樣本。由此可知，藉由在氧化物半導體膜上形成鋁膜之後在300℃以上的溫度下進行加熱處理，可以使氧化物半導體膜進一步低電阻化。
實施例2
在本實施例中，對利用與實施例1不同的方法使氧化物半導體膜低電阻化的例子進行說明。
以下，對樣本的製造方法進行說明。
首先，準備玻璃基板。
接著，在玻璃基板上形成330nm厚的氧化矽膜。
使用石英靶材並利用濺射法形成氧化矽膜。作為其他的成膜條件，採用如下條件：成膜電力為5kW(RF)，成膜壓力為0.4Pa，作為成膜氣體使用25sccm的氬及25sccm的氧，成膜時的基板溫度為100℃。
然後，進行CMP處理，直到使氧化矽膜的厚度為300nm為止進行平坦化。
接著，作為氧化物半導體膜形成30nm厚的In-Sn-Zn-O膜。
氧化物半導體膜使用In-Sn-Zn-O靶材(In：Sn：Zn=2：1：3[原子數比])並利用濺射法形成。作為其他的成膜條件，採用如下條件：成膜電力為0.5kW(DC)，成膜壓力為0.4Pa，作為成膜氣體使用50sccm的氧，成膜時的基板溫度為300℃。
接著，作為具有還原性的膜在氧化物半導體膜上形成20nm厚的鋁膜。
鋁膜使用鋁靶材並利用濺射法形成。作為其他的成膜條件，採用如下條件：成膜電力為1kW(DC)，成膜壓力為0.4Pa，作為成膜氣體使用50sccm的氬，成膜時的基板溫度為室溫。
接著，透過鋁膜將雜質注入到氧化物半導體膜中。
利用離子植入法注入雜質。
作為雜質以5×1014ions/cm2的濃度注入磷離子的樣本 為樣本6。另外，作為雜質以1×1015ions/cm2的濃度注入磷離子的樣本為樣本7。此外，作為雜質以3×1015ions/cm2的濃度注入磷離子的樣本為樣本8。另外，將加速電壓設定為40kV。
同時，作為雜質以5×1014ions/cm2的濃度注入硼離子的樣本為樣本9。另外，作為雜質以1×1015ions/cm2的濃度注入硼離子的樣本為樣本10。此外，作為雜質以3×1015ions/cm2的濃度注入硼離子的樣本為樣本11。另外，將加速電壓設定為15kV。
接著，進行加熱處理。在氮氛圍下進行1小時的加熱處理。將加熱處理的溫度設定為200℃或300℃。
接著，去除鋁膜。使用日本和光純藥工業株式會社製造的混酸鋁液(包含2.0wt%的硝酸、9.8wt%的醋酸和72.3wt%的磷酸的水溶液)以60秒鐘去除鋁膜，確認到鋁膜完全被去除。
接著，測量樣本6至樣本11的薄層電阻值。圖21示出其結果。
在此，以空白部分表示在200℃的溫度下進行加熱處理的薄層電阻值，以陰影部分表示在300℃的溫度下進行加熱處理的薄層電阻值。
從圖21可知，樣本6、樣本9及樣本10的電阻率降低到1kΩ/sq左右。
另外，除了樣本8以外，其他樣本的電阻率也降低到10kΩ/sq左右。
尤其是，在200℃的溫度下對樣本9進行加熱處理的氧化物半導體膜具有低電阻。由此可知，藉由在氧化物半導體膜上形成鋁膜之後以5×1014ions/cm2的濃度注入硼離子，在200℃的溫度下進行加熱處理，可以使氧化物半導體膜進一步低電阻化。
100‧‧‧氧化物半導體膜
101‧‧‧氧的一部分發生脫離的區域
102‧‧‧包含雜質的氧化物半導體膜
103‧‧‧氧的一部分發生脫離的區域
104‧‧‧包含雜質的氧化物半導體膜
105‧‧‧包含雜質的氧的一部分發生脫離的區域
106a‧‧‧氧化物半導體膜
106b‧‧‧氧化物半導體膜
106c‧‧‧氧化物半導體膜
110‧‧‧具有還原性的膜
111‧‧‧包含氧的區域
200‧‧‧基板
204‧‧‧閘極電極
206‧‧‧氧化物半導體膜
206a‧‧‧第一區域
206b‧‧‧第二區域
206c‧‧‧第三區域
206d‧‧‧第四區域
206e‧‧‧第五區域
206f‧‧‧第六區域
206g‧‧‧第七區域
206h‧‧‧第八區域
206i‧‧‧第九區域
206i‧‧‧第十區域
206k‧‧‧第十一區域
206l‧‧‧第十二區域
206m‧‧‧第十三區域
206n‧‧‧第十四區域
206o‧‧‧第十五區域
206p‧‧‧第十六區域
206q‧‧‧第十七區域
206r‧‧‧第十八區域
206s‧‧‧第十九區域
206t‧‧‧第二十區域
206u‧‧‧第二十一區域
206v‧‧‧第二十二區域
207‧‧‧氧化物半導體膜
208‧‧‧側壁絕緣膜
210‧‧‧具有還原性的膜
211‧‧‧具有還原性的膜
212‧‧‧閘極絕緣膜
216‧‧‧一對電極
218‧‧‧絕緣膜
219‧‧‧絕緣膜
220‧‧‧佈線
221‧‧‧佈線
254‧‧‧導電膜
256‧‧‧氧化物半導體膜
258‧‧‧絕緣膜
262‧‧‧絕緣膜
271‧‧‧電晶體
272‧‧‧電晶體
273‧‧‧電晶體
274‧‧‧電晶體
275‧‧‧電晶體
276‧‧‧電晶體
277‧‧‧電晶體
601‧‧‧基板
602‧‧‧光電二極體
606a‧‧‧半導體膜
606b‧‧‧半導體膜
606c‧‧‧半導體膜
608‧‧‧黏合層
613‧‧‧基板
633‧‧‧層間絕緣膜
634‧‧‧層間絕緣膜
640‧‧‧電晶體
641‧‧‧電極
642‧‧‧電極
643‧‧‧導電膜
645‧‧‧導電膜
656‧‧‧電晶體
658‧‧‧光電二極體重設信號線
659‧‧‧閘極信號線
671‧‧‧光電感測器輸出信號線
672‧‧‧光電感測器參考信號線
1141‧‧‧切換元件
1142‧‧‧記憶元件
1143‧‧‧記憶元件群
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧定時控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排界面
1199‧‧‧ROM
2200‧‧‧像素
2210‧‧‧液晶像素
2220‧‧‧電容器
2230‧‧‧電晶體
3002‧‧‧基底絕緣膜
3004‧‧‧閘極電極
3006‧‧‧氧化物半導體膜
3006a‧‧‧高電阻區域
3006b‧‧‧低電阻區域
3007‧‧‧氧化物半導體膜
3007a‧‧‧高電阻區域
3007b‧‧‧低電阻區域
3012‧‧‧閘極絕緣膜
3016‧‧‧一對電極
3018‧‧‧保護絕緣膜
3020‧‧‧保護膜
3022‧‧‧佈線
3024‧‧‧側壁絕緣膜
9300‧‧‧外殼
9301‧‧‧按鈕
9302‧‧‧麥克風
9303‧‧‧顯示部
9304‧‧‧揚聲器
9305‧‧‧照相機
9310‧‧‧外殼
9311‧‧‧顯示部
9320‧‧‧外殼
9321‧‧‧按鈕
9322‧‧‧麥克風
9323‧‧‧顯示部
在圖式中：圖1A至圖1D是示出氧化物半導體膜的製造方法的一個例子的剖面圖；圖2A至圖2E是示出氧化物半導體膜的製造方法的一個例子的剖面圖；圖3A至圖3E是示出氧化物半導體膜的製造方法的一個例子的剖面圖；圖4A至圖4D是示出半導體裝置的製造方法的一個例子的剖面圖；圖5A至圖5C是示出半導體裝置的製造方法的一個例子的剖面圖；圖6A和圖6B是示出半導體裝置的製造方法的一個例子的剖面圖；圖7A至圖7C是示出半導體裝置的製造方法的一個例子的剖面圖；圖8A至圖8D是示出半導體裝置的製造方法的一個例子的剖面圖； 圖9A至圖9D是示出半導體裝置的製造方法的一個例子的剖面圖；圖10A至圖10D是示出半導體裝置的製造方法的一個例子的剖面圖；圖11A和圖11B是示出半導體裝置的製造方法的一個例子的剖面圖；圖12A至圖12D是示出半導體裝置的製造方法的一個例子的剖面圖；圖13A至圖13C是示出半導體裝置的製造方法的一個例子的剖面圖；圖14是示出使用本發明的一個方式的電晶體的液晶顯示裝置的一個例子的電路圖；圖15A和圖15B是示出使用本發明的一個方式的電晶體的半導體記憶體裝置的一個例子的電路圖及其電特性的圖；圖16A和圖16B是示出使用本發明的一個方式的電晶體的半導體記憶體裝置的一個例子的電路圖及其電特性的圖；圖17A至圖17C是示出使用本發明的一個方式的電晶體的CPU的具體例子的塊圖及其一部分的電路圖；圖18A和圖18B是示出使用本發明的一個方式的電晶體的影像感測器的一個例子的電路圖及剖面圖；圖19A至圖19C是示出本發明的一個方式的電子裝置的一個例子的透視圖； 圖20是示出被低電阻化的氧化物半導體膜的薄層電阻值的圖；圖21是示出被低電阻化的氧化物半導體膜的薄層電阻值的圖；圖22A至圖22E是說明根據本發明的一個方式的氧化物半導體的結晶結構的圖；圖23A至圖23C是說明根據本發明的一個方式的氧化物半導體的結晶結構的圖；圖24A至圖24C是說明根據本發明的一個方式的氧化物半導體的結晶結構的圖；圖25A和圖25B是說明根據本發明的一個方式的氧化物半導體的結晶結構的圖；圖26是說明藉由計算得到的場效應遷移率的Vg依賴性的圖；圖27A至圖27C是說明藉由計算得到的Id及場效應遷移率的Vg依賴性的圖；圖28A至圖28C是說明藉由計算得到的Id及場效應遷移率的Vg依賴性的圖；圖29A至圖29C是說明藉由計算得到的Id及場效應遷移率的Vg依賴性的圖；圖30A至圖30C是用於計算的電晶體的俯視圖及剖面圖。
106a‧‧‧氧化物半導體膜

Claims (23)

  1. 一種氧化物半導體膜的形成方法，包括如下步驟：在氧化物半導體膜上設置具有還原性的膜，其中該氧化物半導體膜的氧原子的一部分從該氧化物半導體膜移動到該具有還原性的膜中；以及去除該具有還原性的膜。
  2. 根據申請專利範圍第1項之氧化物半導體膜的形成方法，還包括進行加熱處理的步驟。
  3. 根據申請專利範圍第1項之氧化物半導體膜的形成方法，其中該具有還原性的膜的材料選自鎂、鋁、矽、鈦、釩、鉻、鎳、釔、鋯、鈮、鉬、鈰、釹、鉿、鉭和鎢。
  4. 根據申請專利範圍第1項之氧化物半導體膜的形成方法，其中，該氧化物半導體膜包含結晶，並且，該結晶的c軸在大致平行於該氧化物半導體膜的表面的法線向量的方向上一致。
  5. 一種氧化物半導體膜的形成方法，包括如下步驟：在氧化物半導體膜上設置具有還原性的膜，其中該氧化物半導體膜的氧原子的一部分從該氧化物半導體膜移動到該具有還原性的膜中；透過該具有還原性的膜將雜質注入到該氧化物半導體膜中；以及去除該具有還原性的膜。
  6. 根據申請專利範圍第5項之氧化物半導體膜的形成 方法，還包括進行加熱處理的步驟。
  7. 根據申請專利範圍第5項之氧化物半導體膜的形成方法，其中該具有還原性的膜的材料選自鎂、鋁、矽、鈦、釩、鉻、鎳、釔、鋯、鈮、鉬、鈰、釹、鉿、鉭和鎢。
  8. 根據申請專利範圍第5項之氧化物半導體膜的形成方法，其中，該氧化物半導體膜包含結晶，並且，該結晶的c軸在大致平行於該氧化物半導體膜的表面的法線向量的方向上一致。
  9. 根據申請專利範圍第5項之氧化物半導體膜的形成方法，其中該雜質選自氫、氦、硼、氮、氟、氖、鋁、磷、氬、砷、氪、銦、錫、銻和氙。
  10. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成氧化物半導體膜；在該氧化物半導體膜上形成絕緣膜；在該絕緣膜上形成導電膜；對該導電膜及該絕緣膜進行加工來形成閘極電極及閘極絕緣膜，其中該氧化物半導體膜以使其一部分露出的方式延伸至該閘極電極及該閘極絕緣膜的側端的外側；以與該氧化物半導體膜的該一部分接觸的方式在該氧化物半導體膜及該閘極電極上形成具有還原性的膜，其中該氧化物半導體膜的氧原子的一部分從該氧化物半導體膜移動到該具有還原性的膜中；以及去除該具有還原性的膜。
  11. 根據申請專利範圍第10項之氧化物半導體膜的形成方法，還包括進行加熱處理的步驟。
  12. 根據申請專利範圍第10項之氧化物半導體膜的形成方法，其中該具有還原性的膜的材料選自鎂、鋁、矽、鈦、釩、鉻、鎳、釔、鋯、鈮、鉬、鈰、釹、鉿、鉭和鎢。
  13. 根據申請專利範圍第10項之氧化物半導體膜的形成方法，其中，該氧化物半導體膜包含結晶，並且，該結晶的c軸在大致平行於該氧化物半導體膜的表面的法線向量的方向上一致。
  14. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成氧化物半導體膜；在該氧化物半導體膜上形成絕緣膜；在該絕緣膜上形成導電膜；對該導電膜及該絕緣膜進行加工來形成閘極電極及閘極絕緣膜，其中該氧化物半導體膜以使其一部分露出的方式延伸至該閘極電極及該閘極絕緣膜的側端的外側；以與該氧化物半導體膜的該一部分接觸的方式在該氧化物半導體膜及該閘極電極上形成具有還原性的膜，其中該氧化物半導體膜的氧原子的一部分從該氧化物半導體膜移動到該具有還原性的膜中；將該閘極電極用作掩模，透過該具有還原性的膜將使該氧化物半導體膜低電阻化的雜質注入到該氧化物半導體 膜的該一部分中；以及去除該具有還原性的膜。
  15. 根據申請專利範圍第14項之氧化物半導體膜的形成方法，還包括進行加熱處理的步驟。
  16. 根據申請專利範圍第14項之氧化物半導體膜的形成方法，其中該具有還原性的膜的材料選自鎂、鋁、矽、鈦、釩、鉻、鎳、釔、鋯、鈮、鉬、鈰、釹、鉿、鉭和鎢。
  17. 根據申請專利範圍第14項之氧化物半導體膜的形成方法，其中，該氧化物半導體膜包含結晶，並且，該結晶的c軸在大致平行於該氧化物半導體膜的表面的法線向量的方向上一致。
  18. 根據申請專利範圍第14項之氧化物半導體膜的形成方法，其中該雜質選自氫、氦、硼、氮、氟、氖、鋁、磷、氬、砷、氪、銦、錫、銻和氙。
  19. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成氧化物半導體膜；在該氧化物半導體膜上形成第一絕緣膜；在該第一絕緣膜上形成導電膜；對該導電膜及該第一絕緣膜進行加工來形成閘極電極及閘極絕緣膜，其中該氧化物半導體膜以使其一部分露出的方式延伸至該閘極電極及該閘極絕緣膜的側端的外側；以覆蓋該閘極電極的方式形成第二絕緣膜； 對該第二絕緣膜進行加工來形成與該閘極電極的側壁接觸的側壁絕緣膜；以與該氧化物半導體膜的該一部分接觸的方式在該氧化物半導體膜、該閘極電極及該側壁絕緣膜上形成具有還原性的膜，其中該氧化物半導體膜的氧原子的一部分從該氧化物半導體膜移動到該具有還原性的膜中；將該閘極電極及該側壁絕緣膜用作掩模，透過該具有還原性的膜將使該氧化物半導體膜低電阻化的雜質注入到該氧化物半導體膜的該一部分中；以及去除該具有還原性的膜。
  20. 根據申請專利範圍第19項之氧化物半導體膜的形成方法，還包括進行加熱處理的步驟。
  21. 根據申請專利範圍第19項之氧化物半導體膜的形成方法，其中該具有還原性的膜的材料選自鎂、鋁、矽、鈦、釩、鉻、鎳、釔、鋯、鈮、鉬、鈰、釹、鉿、鉭和鎢。
  22. 根據申請專利範圍第19項之氧化物半導體膜的形成方法，其中，該氧化物半導體膜包含結晶，並且，該結晶的c軸在大致平行於該氧化物半導體膜的表面的法線向量的方向上一致。
  23. 根據申請專利範圍第19項之氧化物半導體膜的形成方法，其中該雜質選自氫、氦、硼、氮、氟、氖、鋁、磷、氬、砷、氪、銦、錫、銻和氙。
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