KR20130011975A - 산화물 반도체막의 처리 방법 및 반도체 장치의 제작 방법 - Google Patents
산화물 반도체막의 처리 방법 및 반도체 장치의 제작 방법 Download PDFInfo
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Abstract
트랜지스터에 사용하는 것이 가능한, 저저항 영역을 갖는 산화물 반도체막을 제공한다. 또한, 고속 동작이 가능한, 산화물 반도체막을 사용한 트랜지스터를 생산성 높게 제공한다. 또한, 고속 동작이 가능한, 산화물 반도체막을 사용한 트랜지스터를 갖는 고성능의 반도체 장치를 생산성 높게 제공한다.
산화물 반도체막 위에 환원성을 갖는 막을 성막하고, 다음에 산화물 반도체막으로부터 환원성을 갖는 막으로 산소의 일부를 이동시키고, 다음에 환원성을 갖는 막을 개재하여 산화물 반도체막에 불순물을 주입한 후, 환원성을 갖는 막을 제거함으로써, 산화물 반도체막에 저저항 영역을 형성한다.
산화물 반도체막 위에 환원성을 갖는 막을 성막하고, 다음에 산화물 반도체막으로부터 환원성을 갖는 막으로 산소의 일부를 이동시키고, 다음에 환원성을 갖는 막을 개재하여 산화물 반도체막에 불순물을 주입한 후, 환원성을 갖는 막을 제거함으로써, 산화물 반도체막에 저저항 영역을 형성한다.
Description
본 발명은, 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 따라서, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체막을 사용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용 가능한 반도체막으로서 실리콘계 반도체막이 널리 알려져 있지만, 그 밖에도 산화물 반도체막이 주목받고 있다.
산화물 반도체막을 사용한 트랜지스터로서는, 보다 고기능의 반도체 장치로 응용하기 위해, 보다 높은 전기 특성이 요구되고 있다. 산화물 반도체막을 사용한 트랜지스터에 있어서, 알루미늄 반응법에 의해 자기 정합적으로 저저항의 소스 영역 및 드레인 영역을 형성하고, 기생 용량을 저감시킴으로써 고속 동작을 가능하게 하는 기술이 보고되어 있다(비특허문헌 1 참조.).
트랜지스터에 사용하는 것이 가능한, 저저항 영역을 갖는 산화물 반도체막을 제공하는 것을 과제의 하나로 한다.
기생 용량을 저감시킴으로써 고속 동작이 가능한, 산화물 반도체막을 사용한 트랜지스터를 생산성 높게 제공하는 것을 과제의 하나로 한다.
또한, 기생 용량을 저감시킴으로써 고속 동작이 가능한, 산화물 반도체막을 사용한 트랜지스터를 갖는 고성능의 반도체 장치를 생산성 높게 제공하는 것을 과제의 하나로 한다.
산화물 반도체막 위에 환원성을 갖는 막을 성막하고, 산화물 반도체막으로부터 환원성을 갖는 막으로 산소의 일부를 이동시킨 후, 환원성을 갖는 막을 제거함으로써, 산화물 반도체막에 저저항 영역을 형성한다.
또는, 산화물 반도체막 위에 환원성을 갖는 막을 성막하고, 다음에 환원성을 갖는 막을 개재하여 산화물 반도체막에 불순물을 주입하고, 다음에 산화물 반도체막으로부터 환원성을 갖는 막으로 산소의 일부를 이동시킨 후, 환원성을 갖는 막을 제거함으로써, 산화물 반도체막에 저저항 영역을 형성한다.
또는, 산화물 반도체막 위에 환원성을 갖는 막을 성막하고, 다음에 환원성을 갖는 막을 개재하여 산화물 반도체막에 불순물을 주입하고, 다음에 산화물 반도체막으로부터 환원성을 갖는 막으로 산소의 일부를 이동시킨 후, 환원성을 갖는 막을 제거함으로써, 산화물 반도체막에 저저항 영역을 형성한다.
또한, "산화물 반도체막으로부터 환원성을 갖는 막으로 산소의 일부를 이동한다"란, 산화물 반도체막을 구성하는 산소 원자의 일부가 환원성을 갖는 막에 도입되는 것을 말한다.
또한, 산화물 반도체막으로부터 환원성을 갖는 막으로 산소의 일부가 이동할 때에, 환원성을 갖는 막을 구성하는 재료의 일부가 산화물 반도체막으로 이동하는 경우가 있다. 환원성을 갖는 막의 재료의 일부가 산화물 반도체막으로 이동함으로써, 환원성을 갖는 막의 재료에 의해 산화물 반도체막에 캐리어가 생성되어, 산화물 반도체막을 더욱 저저항화하는 것이 가능해진다. 구체적으로는, 환원성을 갖는 막의 재료는 산화물 반도체막에 있어서, 도너 또는 억셉터로서 기능한다.
환원성을 갖는 막은, 환원성을 갖는 금속막 또는 반금속막을 사용하면 좋다.
예를 들면, 환원성을 갖는 막으로서, 마그네슘, 알루미늄, 실리콘, 티타늄, 바나듐, 크롬, 니켈, 이트륨, 지르코늄, 니오븀, 몰리브덴, 세륨, 네오디뮴, 하프늄, 탄탈 또는 텅스텐을 사용하면 좋다.
또는, 환원성을 갖는 막으로서, 산화 환원 전위가 텅스텐 이하인 재료를 사용해도 좋다. 또한, 산화 환원 전위가 텅스텐 이하이면 산화물 반도체막을 환원하는 기능을 갖지만, 산화 환원 전위가 텅스텐보다 크면 산화물 반도체막을 환원하는 기능이 낮다.
또는, 환원성을 갖는 막으로서, 이온화 경향이 텅스텐 이상인 재료를 사용해도 좋다. 또한, 이온화 경향이 텅스텐 이상이면 산화물 반도체막을 환원하는 기능을 갖지만, 이온화 경향이 텅스텐 미만이면 산화물 반도체막을 환원하는 기능이 낮다.
또는, 환원성을 갖는 막으로서, 산소와 반응하여 부동태가 되는 재료를 사용해도 좋다.
환원성을 갖는 막으로서, 바람직하게는, 니켈막, 알루미늄막 또는 마그네슘막을 사용한다.
예를 들면, 환원성을 갖는 막의 산화물 반도체막에 대한 환원성이 높으면, 실온에서 용이하게 산화물 반도체막으로부터 환원성을 갖는 막으로 산소의 일부를 이동시킬 수 있다.
또는, 가열 처리를 행함으로써, 산화물 반도체막으로부터 환원성을 갖는 막으로 산소의 일부를 이동시킬 수 있다.
또한, 가열 처리는 불활성 분위기(질소 분위기 또는 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논 등) 분위기 등) 또는 감압 분위기에서 행하면 바람직하다. 불활성 분위기에서 가열 처리를 행함으로써, 환원성을 갖는 막이 분위기의 영향으로 변질되어 버리는 것을 억제할 수 있다. 환원성을 갖는 막이 변질되어 버림으로써, 나중에 환원성을 갖는 막을 제거하는 것이 곤란해지는 경우가 있다. 환원성을 갖는 막이 제거되지 않고 잔존함으로써, 트랜지스터의 전기 특성이 저하되어 버리는 경우가 있다.
또한, 환원성을 갖는 막을 제거하지 않고 절연화시키는 경우, 환원성을 갖는 막을 완전히 반응시켜 절연화시키는 것이 곤란하다. 이 때, 미반응 또는 완전히 전부 반응되지 않은 환원성을 갖는 막이 트랜지스터의 전기 특성을 저하시키는 경우가 있다. 따라서, 환원성을 갖는 막을 완전히 절연화시키는 것이 아니라 미리 제거해 두는 것이 바람직하다.
이와 같이, 산화물 반도체막으로부터 환원성을 갖는 막으로 산소가 이동함으로써, 산화물 반도체막중 또는/및 산화물 반도체막에 있어서의 환원성을 갖는 막과의 계면 근방에 산소 결손을 갖는 영역을 형성할 수 있다. 산소 결손을 갖는 영역은, 캐리어 밀도가 높은, 저저항 영역이 된다.
산화물 반도체막에 주입하는 불순물로서, 산화물 반도체막을 저저항화시키는 불순물을 사용하면 좋다. 구체적으로는, 산화물 반도체막 중에서 캐리어를 생성하는 재료를 불순물로 사용할 수 있다.
예를 들면, 산화물 반도체막을 저저항화시키는 불순물로서, 수소, 헬륨, 붕소, 질소, 불소, 네온, 알루미늄, 인, 아르곤, 비소, 크립톤, 인듐, 주석, 안티몬 및 크세논으로부터 선택된 1종 이상을 주입해도 좋다.
산화물 반도체막을 저저항화시키는 불순물로서, 바람직하게는, 붕소 또는 인을 사용한다. 붕소 또는 인은, 비교적 저농도에서도 산화물 반도체막을 저저항화 할 수 있다.
또한, 산화물 반도체막으로부터 환원성을 갖는 막으로 산소가 이동하는 것에 더하여, 산화물 반도체막 중에 산화물 반도체막을 저저항화시키는 불순물을 주입함으로써, 불순물을 주입하지 않는 경우와 비교하여, 보다 산화물 반도체막을 저저항화시킨 영역을 형성할 수 있다.
또한, 산화물 반도체막 중에, 환원성을 갖는 막을 개재하여 산화물 반도체막을 저저항화시키는 불순물을 주입함으로써, 환원성을 갖는 막을 구성하는 재료의 일부가 산화물 반도체막 중으로 이동하는 경우가 있다. 그 경우에, 더욱 산화물 반도체막을 저저항화시킬 수 있다.
이상과 같이 하여 형성한 저저항 영역을 갖는 산화물 반도체막은, 예를 들면, 산화물 반도체막을 사용한 트랜지스터에 있어서, 저저항 영역을 소스 영역 및 드레인 영역으로 하고, 저저항화되어 있지 않은 영역을 채널 영역으로 할 수 있다. 또는, 저저항 영역을 LDD(Lightly Doped Drain) 영역으로 할 수 있다.
또는, 저저항 영역을 투명 도전막으로 할 수 있다. 저저항 영역을 갖는 산화물 반도체막을 전극 또는 배선으로서 사용해도 좋다.
이하에, 본 발명의 일 형태에 따르는 산화물 반도체막을 사용한 트랜지스터에, 상기의 저저항 영역을 갖는 산화물 반도체막을 사용하는 경우에 있어서의 트랜지스터의 제작 방법에 관해서 설명한다.
우선, 절연 표면을 갖는 기판 위에 산화물 반도체막을 성막한다. 다음에, 산화물 반도체막 위에 절연막을 성막한다. 다음에, 절연막 위에 도전막을 성막한다. 다음에, 도전막 및 절연막을 가공하여 게이트 전극 및 게이트 전극과 같은 상면 형상을 갖는 게이트 절연막을 형성함으로써 산화물 반도체막의 일부를 노출시킨다. 다음에, 노출된 산화물 반도체막 위 및 게이트 전극 위에 환원성을 갖는 막을 성막한다. 다음에, 환원성을 갖는 막을 제거함으로써 트랜지스터를 제작한다.
또는, 절연 표면을 갖는 기판 위에 산화물 반도체막을 성막한다. 다음에, 산화물 반도체막 위에 절연막을 성막한다. 다음에, 절연막 위에 도전막을 성막한다. 다음에, 도전막 및 절연막을 가공하여 게이트 전극 및 게이트 전극과 같은 상면 형상을 갖는 게이트 절연막을 형성함으로써 산화물 반도체막의 일부를 노출시킨다. 다음에, 노출된 산화물 반도체막 위 및 게이트 전극 위에 환원성을 갖는 막을 성막한다. 다음에, 가열 처리를 행한다. 다음에, 환원성을 갖는 막을 제거함으로써 트랜지스터를 제작한다.
또는, 절연 표면을 갖는 기판 위에 산화물 반도체막을 성막한다. 다음에, 산화물 반도체막 위에 절연막을 성막한다. 다음에, 절연막 위에 도전막을 성막한다. 다음에, 도전막 및 절연막을 가공하여 게이트 전극 및 게이트 전극과 같은 상면 형상을 갖는 게이트 절연막을 형성함으로써 산화물 반도체막의 일부를 노출시킨다. 다음에, 노출된 산화물 반도체막 위 및 게이트 전극 위에 환원성을 갖는 막을 성막한다. 다음에, 환원성을 갖는 막을 제거한다. 다음에, 가열 처리를 행함으로써 트랜지스터를 제작한다.
또는, 절연 표면을 갖는 기판 위에 산화물 반도체막을 성막한다. 다음에, 산화물 반도체막 위에 절연막을 성막한다. 다음에, 절연막 위에 도전막을 성막한다. 다음에, 도전막 및 절연막을 가공하여 게이트 전극 및 게이트 전극과 같은 상면 형상을 갖는 게이트 절연막을 형성함으로써 산화물 반도체막의 일부를 노출시킨다. 다음에, 노출된 산화물 반도체막 위 및 게이트 전극 위에 환원성을 갖는 막을 성막한다. 다음에, 게이트 전극을 마스크로 하고, 환원성을 갖는 막을 개재하여 산화물 반도체막의 일부에 산화물 반도체막을 저저항화시키는 불순물을 주입한다. 다음에, 환원성을 갖는 막을 제거함으로써 트랜지스터를 제작한다.
또는, 절연 표면을 갖는 기판 위에 산화물 반도체막을 성막한다. 다음에, 산화물 반도체막 위에 절연막을 성막한다. 다음에, 절연막 위에 도전막을 성막한다. 다음에, 도전막 및 절연막을 가공하여 게이트 전극 및 게이트 전극과 같은 상면 형상을 갖는 게이트 절연막을 형성함으로써 산화물 반도체막의 일부를 노출시킨다. 다음에, 노출된 산화물 반도체막 위 및 게이트 전극 위에 환원성을 갖는 막을 성막한다. 다음에, 게이트 전극을 마스크로 하고, 환원성을 갖는 막을 개재하여 산화물 반도체막의 일부에 산화물 반도체막을 저저항화시키는 불순물을 주입한다. 다음에, 가열 처리를 행한다. 다음에, 환원성을 갖는 막을 제거함으로써 트랜지스터를 제작한다.
또는, 절연 표면을 갖는 기판 위에 산화물 반도체막을 성막한다. 다음에, 산화물 반도체막 위에 절연막을 성막한다. 다음에, 절연막 위에 도전막을 성막한다. 다음에, 도전막 및 절연막을 가공하여 게이트 전극 및 게이트 전극과 같은 상면 형상을 갖는 게이트 절연막을 형성함으로써 산화물 반도체막의 일부를 노출시킨다. 다음에, 노출된 산화물 반도체막 위 및 게이트 전극 위에 환원성을 갖는 막을 성막한다. 다음에, 게이트 전극을 마스크로 하고, 환원성을 갖는 막을 개재하여 산화물 반도체막의 일부에 산화물 반도체막을 저저항화시키는 불순물을 주입한다. 다음에, 환원성을 갖는 막을 제거한다. 다음에, 가열 처리를 행함으로써 트랜지스터를 제작한다.
또는, 절연 표면을 갖는 기판 위에 산화물 반도체막을 성막한다. 다음에, 산화물 반도체막 위에 절연막을 성막한다. 다음에, 절연막 위에 도전막을 성막한다. 다음에, 도전막 및 절연막을 가공하여 게이트 전극 및 게이트 전극과 같은 상면 형상을 갖는 게이트 절연막을 형성함으로써 산화물 반도체막의 일부를 노출시킨다. 다음에, 노출된 산화물 반도체막 위 및 게이트 전극 위에 환원성을 갖는 막을 성막한다. 다음에, 가열 처리를 행한다. 다음에, 게이트 전극을 마스크로 하고, 환원성을 갖는 막을 개재하여 산화물 반도체막의 일부에 산화물 반도체막을 저저항화시키는 불순물을 주입한다. 다음에, 환원성을 갖는 막을 제거함으로써 트랜지스터를 제작한다.
또한, 환원성을 갖는 막을 성막한 후 불순물을 주입하기 때문에, 게이트 전극의 측벽에는 환원성을 갖는 막이 퇴적되어 있고, 그 분량만큼 산화물 반도체막에 있어서 불순물이 주입되지 않는 영역이 넓어진다. 상기 영역은 LDD 영역이 되고, 시트 저항값이 1kΩ/sq 이상 100MΩ/sq 이하, 바람직하게는 10kΩ/sq 이상 50MΩ/sq 이하, 더욱 바람직하게는 100kΩ/sq 이상 20MΩ/sq 이하가 된다. 또한, 본 명세서에서는, 불순물이 주입되지 않는 영역이라도, 산소의 일부가 탈리된 영역이면 LDD 영역이라고 부른다.
LDD 영역을 가짐으로써, 핫캐리어 열화 등의 트랜지스터의 열화를 저감시키고, 채널 길이가 짧아짐으로써 임계값 전압이 마이너스 방향으로 시프트하는 것을 억제할 수 있다.
또는, 절연 표면을 갖는 기판 위에 산화물 반도체막을 성막한다. 다음에, 산화물 반도체막 위에 절연막을 성막한다. 다음에, 절연막 위에 도전막을 성막한다. 다음에, 도전막 및 절연막을 가공하여 게이트 전극 및 게이트 전극과 같은 상면 형상을 갖는 게이트 절연막을 형성함으로써 산화물 반도체막의 일부를 노출시킨다. 다음에, 게이트 전극을 마스크로 하고, 산화물 반도체막의 일부에 산화물 반도체막을 저저항화시키는 불순물을 주입한다. 다음에, 노출된 산화물 반도체막 위 및 게이트 전극 위에 환원성을 갖는 막을 성막한다. 다음에, 환원성을 갖는 막을 제거함으로써 트랜지스터를 제작한다. 또한, 불순물의 주입은, 절연막을 개재하여 행해도 좋다. 그 경우, 게이트 절연막의 형성을 불순물의 주입후에 행하면 좋다.
또는, 절연 표면을 갖는 기판 위에 산화물 반도체막을 성막한다. 다음에, 산화물 반도체막 위에 절연막을 성막한다. 다음에, 절연막 위에 도전막을 성막한다. 다음에, 도전막 및 절연막을 가공하여 게이트 전극 및 게이트 전극과 같은 상면 형상을 갖는 게이트 절연막을 형성함으로써 산화물 반도체막의 일부를 노출시킨다. 다음에, 게이트 전극을 마스크로 하고, 산화물 반도체막의 일부에 산화물 반도체막을 저저항화시키는 불순물을 주입한다. 다음에, 노출된 산화물 반도체막 위 및 게이트 전극 위에 환원성을 갖는 막을 성막한다. 다음에, 가열 처리를 행한다. 다음에, 환원성을 갖는 막을 제거함으로써 트랜지스터를 제작한다. 또한, 불순물의 주입은, 절연막을 개재하여 행해도 좋다. 그 경우, 게이트 절연막의 형성을 불순물의 주입후에 행하면 좋다.
또는, 절연 표면을 갖는 기판 위에 산화물 반도체막을 성막한다. 다음에, 산화물 반도체막 위에 절연막을 성막한다. 다음에, 절연막 위에 도전막을 성막한다. 다음에, 도전막 및 절연막을 가공하여 게이트 전극 및 게이트 전극과 같은 상면 형상을 갖는 게이트 절연막을 형성함으로써 산화물 반도체막의 일부를 노출시킨다. 다음에, 게이트 전극을 마스크로 하고, 산화물 반도체막의 일부에 산화물 반도체막을 저저항화시키는 불순물을 주입한다. 다음에, 노출된 산화물 반도체막 위 및 게이트 전극 위에 환원성을 갖는 막을 성막한다. 다음에, 환원성을 갖는 막을 제거한다. 다음에, 가열 처리를 행함으로써 트랜지스터를 제작한다. 또한, 불순물의 주입은, 절연막을 개재하여 행해도 좋다. 그 경우, 게이트 절연막의 형성을 불순물의 주입후에 행하면 좋다.
또한, 산화물 반도체막의 불순물이 주입된 영역 또는/및 환원성을 갖는 막이 형성된 영역은 저저항화되어, 시트 저항값이 10Ω/sq 이상 100kΩ/sq 이하, 바람직하게는 10Ω/sq 이상 20kΩ/sq 이하, 더욱 바람직하게는 10Ω/sq 이상 3kΩ/sq 이하로 한다.
이상과 같이 산화물 반도체막의 저저항화된 영역은, 게이트 전극을 마스크로 하고 자기 정합적으로 형성되기 때문에, 저저항 영역과 게이트 전극의 중첩이 거의 없고, 기생 용량을 저감시킬 수 있다. 이로 인해, 본 발명의 일 형태에 따르는 트랜지스터는, 미세화되어도 기생 용량의 영향으로 트랜지스터의 동작 속도가 저하되지 않아 고속 동작이 가능해진다.
또한, 산화물 반도체막을 저저항화하기 위해서 사용한 환원성을 갖는 막을 나중의 공정에서 제거함으로써, 트랜지스터의 제작후에, 환원성을 갖는 막이 잔존함으로써 발생하는 단락 등의 불량을 저감시킬 수 있다. 불량이 저감됨으로써, 트랜지스터의 제조 수율이 향상되어, 생산성을 높일 수 있다.
또한, 게이트 전극의 측벽에 접하여 측벽 절연막을 형성해도 좋다.
측벽 절연막은, 게이트 전극 위에 절연막을 성막하고, 상기 절연막에 대해 이방성이 높은 에칭을 행함으로써, 자기 정합적으로 형성하면 좋다. 이방성이 높은 에칭으로서는, 예를 들면, 드라이 에칭법을 사용하면 좋다.
게이트 전극의 측벽에 접하여 측벽 절연막을 형성한 경우, 게이트 전극과 측벽 절연막을 합친 영역과 같은 상면 형상으로 게이트 절연막을 형성해도 좋다.
또한, 불순물의 주입시에, 게이트 전극 및 측벽 절연막을 마스크로서 사용해도 상관없다. 그 경우, 측벽 절연막과 중첩되는 영역에 있어서, 산화물 반도체막의 불순물의 첨가되지 않는 영역이 형성된다.
또는, 불순물의 주입시는 게이트 전극을 마스크로 하고, 그 후 측벽 절연막을 형성해도 좋다.
또한, 환원성을 갖는 막의 성막시에 측벽 절연막이 형성되어 있어도 좋다.
환원성을 갖는 막의 성막시에 측벽 절연막이 형성되어 있음으로써, 환원성을 갖는 막을 제거할 때에, 환원성을 갖는 막이 완전히 전부 제거되지 않은 경우에도, 게이트 전극과 소스 영역 및 드레인 영역과의 쇼트가 일어나기 어려워져 트랜지스터의 전기 특성의 저하 요인을 저감시킬 수 있다.
측벽 절연막 및 게이트 전극과 중첩되지 않는 산화물 반도체막의 영역(제 1 영역)과 비교하여, 측벽 절연막과 중첩되는 산화물 반도체막의 영역(제 2 영역)의 저항값이 높음으로써, 핫캐리어 열화 등의 트랜지스터의 열화를 저감시키고, 채널 길이가 짧아짐으로써 임계값 전압이 마이너스 방향으로 시프트하는 것을 억제할 수 있다.
또한, 제 1 영역은, 시트 저항값이 10Ω/sq 이상 100kΩ/sq 이하, 바람직하게는 10Ω/sq 이상 20kΩ/sq 이하, 더욱 바람직하게는 10Ω/sq 이상 3kΩ/sq 이하로 한다.
또한, 제 2 영역을 LDD 영역으로 하는 경우, 시트 저항값이 1kΩ/sq 이상 100MΩ/sq 이하, 바람직하게는 10kΩ/sq 이상 50MΩ/sq 이하, 더욱 바람직하게는 100kΩ/sq 이상 20MΩ/sq 이하로 한다.
또한, 제 2 영역을 오프셋 영역(Loff 영역이라고도 한다.)으로 하는 경우, 제 2 영역의 시트 저항값은 오프 상태의 채널 영역과 동정도가 된다. 구체적으로는, 50MΩ/sq 이상, 바람직하게는 1GΩ/sq 이상이 된다.
또는, Loff 영역은, 매우 캐리어 밀도가 낮고, 구체적으로는 1×1014개/㎤ 이하, 바람직하게는 1×1012개/㎤ 이하, 더욱 바람직하게는 1×1010개/㎤ 이하로 한다.
이상과 같이 산화물 반도체막의 저저항화된 영역은, 게이트 전극 및/또는 측벽 절연막을 마스크로 하여 자기 정합적으로 형성되기 때문에, 저저항 영역과 게이트 전극의 중첩이 거의 없고, 기생 용량을 저감시킬 수 있다. 이로 인해, 본 발명의 일 형태에 따르는 트랜지스터는, 미세화해도 기생 용량의 영향으로 트랜지스터의 동작 속도가 저하되지 않아, 고속 동작이 가능해진다.
또한, 본 발명의 일 형태에 따르는 트랜지스터는, 상기의 방법으로 형성한 저저항 영역을 트랜지스터의 소스 영역 및 드레인 영역으로 하고, 소스 영역 및 드레인 영역은, 각각 배선이 접속되어 있어도 상관없다.
또한, 본 발명의 일 형태에 따르는 트랜지스터 위로 층간 절연막을 형성해도 상관없다. 또한, 층간 절연막 위에 상기의 배선을 형성해도 상관없다.
또한, 본 발명의 일 형태에 따르는 트랜지스터는, 소스 영역 및 드레인 영역에 각각 접속하는 소스 전극 및 드레인 전극을 형성해도 상관없다.
이상과 같이, 본 발명의 일 형태에 의해, 산화물 반도체막에 저저항 영역을 형성하는 것이 가능해진다.
또한, 트랜지스터에 환원성을 갖는 막이 잔존하지 않음으로써, 환원성을 갖는 막이 원인으로 발생하는 트랜지스터의 단락 등의 불량이 저감되어, 트랜지스터의 제조 수율이 향상되어, 생산성을 높일 수 있다.
또한, LDD 영역 또는 Loff 영역을 형성함으로써, 트랜지스터의 채널 길이가 짧아짐으로써 임계값 전압이 마이너스 방향으로 시프트하는 것을 억제할 수 있다.
또한, 상기 트랜지스터를 사용한, 고성능의 반도체 장치를 생산성 높게 제작할 수 있다.
트랜지스터에 사용하는 것이 가능한, 저저항 영역을 갖는 산화물 반도체막을 형성할 수 있다.
산화물 반도체막을 사용한 고속 동작이 가능한 트랜지스터를 생산성 높게 제작할 수 있다.
또한, 산화물 반도체막을 사용한 고속 동작이 가능한 트랜지스터를 갖는 고성능의 반도체 장치를 생산성 높게 제작할 수 있다.
도 1a 내지 도 1d는 산화물 반도체막의 제작 방법의 일례를 도시하는 단면도.
도 2a 내지 도 2e는 산화물 반도체막의 제작 방법의 일례를 도시하는 단면도.
도 3a 내지 도 3e는 산화물 반도체막의 제작 방법의 일례를 도시하는 단면도.
도 4a 내지 도 4d는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 5a 내지 도 5c는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 6a 및 도 6b는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 7a 내지 도 7c는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 8a 내지 도8d는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 9a 내지 도 9d는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 10a 내지 도 10d는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 11a 및 도 11b는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 12a 내지 도12d는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 13a 내지 도 13c는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 14는 본 발명의 일 형태인 트랜지스터를 사용한 액정 표시 장치의 일례를 도시하는 회로도.
도 15a는 본 발명의 일 형태인 트랜지스터를 사용한 반도체 기억 장치의 일례를 도시하는 회로도이고, 도 15b는 그의 전기 특성을 도시하는 도면.
도 16a는 본 발명의 일 형태인 트랜지스터를 사용한 반도체 기억 장치의 일례를 도시하는 회로도이고, 도 16b는 그의 전기 특성을 도시하는 도면.
도 17a는 본 발명의 일 형태인 트랜지스터를 사용한 CPU의 구체적인 예를 도시하는 블록도이고, 도 17b는 그 일부의 회로도.
도 18a는 본 발명의 일 형태인 트랜지스터를 사용한 이미지 센서의 일례를 도시하는 회로도이고, 도 18b는 그의 단면도.
도 19a 내지 도 19c는 본 발명의 일 형태인 전자 기기의 일례를 도시하는 사시도.
도 20은 저저항화된 산화물 반도체막의 시트 저항값을 도시하는 도면.
도 21은 저저항화된 산화물 반도체막의 시트 저항값을 도시하는 도면.
도 22a 내지 도 22e는 본 발명의 일 형태에 따르는 산화물 반도체의 결정 구조를 설명하는 도면.
도 23a 내지 도 23c는 본 발명의 일 형태에 따르는 산화물 반도체의 결정 구조를 설명하는 도면.
도 24a 내지 도 24c는 본 발명의 일 형태에 따르는 산화물 반도체의 결정 구조를 설명하는 도면.
도 25a 및 도 25b는 본 발명의 일 형태에 따르는 산화물 반도체의 결정 구조를 설명하는 도면.
도 26은 계산에 의해 얻어진 전계 효과 이동도의 Vg 의존성을 설명하는 도면.
도 27a 내지 도 27c는 계산에 의해 얻어진 Id 및 전계 효과 이동도의 Vg 의존성을 설명하는 도면.
도 28a 내지 도 28c는 계산에 의해 얻어진 Id 및 전계 효과 이동도의 Vg 의존성을 설명하는 도면.
도 29a 내지 도 29c는 계산에 의해 얻어진 Id 및 전계 효과 이동도의 Vg 의존성을 설명하는 도면.
도 30a 내지 도 30c는 계산에 사용한 트랜지스터의 상면도 및 단면도.
도 2a 내지 도 2e는 산화물 반도체막의 제작 방법의 일례를 도시하는 단면도.
도 3a 내지 도 3e는 산화물 반도체막의 제작 방법의 일례를 도시하는 단면도.
도 4a 내지 도 4d는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 5a 내지 도 5c는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 6a 및 도 6b는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 7a 내지 도 7c는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 8a 내지 도8d는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 9a 내지 도 9d는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 10a 내지 도 10d는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 11a 및 도 11b는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 12a 내지 도12d는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 13a 내지 도 13c는 반도체 장치의 제작 방법의 일례를 도시하는 단면도.
도 14는 본 발명의 일 형태인 트랜지스터를 사용한 액정 표시 장치의 일례를 도시하는 회로도.
도 15a는 본 발명의 일 형태인 트랜지스터를 사용한 반도체 기억 장치의 일례를 도시하는 회로도이고, 도 15b는 그의 전기 특성을 도시하는 도면.
도 16a는 본 발명의 일 형태인 트랜지스터를 사용한 반도체 기억 장치의 일례를 도시하는 회로도이고, 도 16b는 그의 전기 특성을 도시하는 도면.
도 17a는 본 발명의 일 형태인 트랜지스터를 사용한 CPU의 구체적인 예를 도시하는 블록도이고, 도 17b는 그 일부의 회로도.
도 18a는 본 발명의 일 형태인 트랜지스터를 사용한 이미지 센서의 일례를 도시하는 회로도이고, 도 18b는 그의 단면도.
도 19a 내지 도 19c는 본 발명의 일 형태인 전자 기기의 일례를 도시하는 사시도.
도 20은 저저항화된 산화물 반도체막의 시트 저항값을 도시하는 도면.
도 21은 저저항화된 산화물 반도체막의 시트 저항값을 도시하는 도면.
도 22a 내지 도 22e는 본 발명의 일 형태에 따르는 산화물 반도체의 결정 구조를 설명하는 도면.
도 23a 내지 도 23c는 본 발명의 일 형태에 따르는 산화물 반도체의 결정 구조를 설명하는 도면.
도 24a 내지 도 24c는 본 발명의 일 형태에 따르는 산화물 반도체의 결정 구조를 설명하는 도면.
도 25a 및 도 25b는 본 발명의 일 형태에 따르는 산화물 반도체의 결정 구조를 설명하는 도면.
도 26은 계산에 의해 얻어진 전계 효과 이동도의 Vg 의존성을 설명하는 도면.
도 27a 내지 도 27c는 계산에 의해 얻어진 Id 및 전계 효과 이동도의 Vg 의존성을 설명하는 도면.
도 28a 내지 도 28c는 계산에 의해 얻어진 Id 및 전계 효과 이동도의 Vg 의존성을 설명하는 도면.
도 29a 내지 도 29c는 계산에 의해 얻어진 Id 및 전계 효과 이동도의 Vg 의존성을 설명하는 도면.
도 30a 내지 도 30c는 계산에 사용한 트랜지스터의 상면도 및 단면도.
이하에서는, 본 발명의 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명은 이하에 나타내는 실시형태 및 실시예의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한, 도면을 사용하여 발명의 구성을 설명하는데 있어서, 동일한 것을 가리키는 부호는 상이한 도면간에도 공통적으로 사용한다. 또한, 같은 것을 가리킬 때는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
이하, 본 발명을 설명하지만, 본 명세서에서 사용하는 용어에 관해서 간단하게 설명한다. 우선, 트랜지스터의 소스 및 드레인에 관해서는, 본 명세서에 있어서는, 한쪽을 드레인이라고 부를 때 다른쪽을 소스라고 부르고, 전위의 고저에 의해, 이들을 구별하지 않는다. 따라서, 본 명세서에 있어서, 소스라고 되어 있는 부분을 드레인이라고 바꿔 읽을 수도 있다. 또한, 단순히 소스라고 기재하는 경우, 소스 전극 및 소스 영역 중 어느 하나를 나타낸다. 또한, 단순히 드레인이라고 기재하는 경우, 드레인 전극 및 드레인 영역 중 어느 하나를 나타낸다.
전압은, 어떤 전위와, 기준 전위(예를 들면 소스 전위, 접지 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압과 전위를 바꿔 말하는 것이 가능하다.
본 명세서에 있어서는, 「접속한다」라고 표현되는 경우라도, 현실의 회로에 있어서는, 물리적인 접속 부분이 없고, 배선이 연신되어 있을 뿐인 경우도 있다. 또한, 저항 소자 등의, 회로의 동작에 현저한 작용을 주지 않는 소자가 사이에 포함되어 있어도 상관없다.
또한, 제 1, 제 2로서 붙이는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따르는 산화물 반도체막의 형성 방법에 관해서, 도 1a 내지 도 3e를 사용하여 설명한다.
또한, 도 1a 내지 도 3e는, 산화물 반도체막과 환원성을 갖는 막의 계면 근방을 확대한 단면 모식도이다.
우선, 산화물 반도체막(100)을 성막한다(도 1a 참조.).
다음에, 산화물 반도체막(100) 위에 환원성을 갖는 막(110)을 접하여 형성한다(도 1b 참조.).
다음에, 산화물 반도체막(100)으로부터 환원성을 갖는 막(110)으로 산소의 일부를 이동시키고, 산화물 반도체막(100)과 환원성을 갖는 막(110)의 계면 근방에 산소의 일부가 탈리된 영역(101) 및 산소를 포함하는 영역(111)을 형성한다(도 1c 참조.).
또한, 산소의 일부가 탈리된 영역(101)은, 산화물 반도체막(100)의 일부로부터 산소가 탈리함으로써 형성된다.
또한, 산소를 포함하는 영역(111)은, 환원성을 갖는 막(110)에 산소가 부가됨으로써 형성된다.
다음에, 환원성을 갖는 막(110) 및 산소를 포함하는 영역(111)을 제거함으로써, 산소의 일부가 탈리된 영역(101)을 갖는 산화물 반도체막(106a)을 형성할 수 있다(도 1d 참조.).
산화물 반도체막(100)으로부터 산소의 일부가 탈리된 영역(101)은, 산화물 반도체막(100)보다도 저저항의 영역이다. 이것은, 산화물 반도체막 중의 산소 결손의 일부가 도너가 되어 전자를 생성함으로써, 캐리어 밀도가 높아지기 때문이다.
이로 인해, 산화물 반도체막(106a)은 저저항이 된다.
또한, 산화물 반도체막(100)으로부터 환원성을 갖는 막(110)으로 산소의 일부를 이동시키기 위해서, 가열 처리를 행하면 바람직하다.
단, 환원성을 갖는 막(110)이, 실온에서도 충분한 환원성을 갖는 경우, 상기의 가열 처리는 불필요해진다.
또한, 산화물 반도체막(100)으로부터 환원성을 갖는 막(110)으로 산소의 일부가 이동할 때에, 환원성을 갖는 막(110)을 구성하는 재료의 일부가 산화물 반도체막(100)으로 이동하는 경우가 있다. 환원성을 갖는 막(110)의 재료의 일부가 산화물 반도체막(100)으로 이동함으로써, 환원성을 갖는 막(110)의 재료에 의해 산화물 반도체막(100)에 캐리어가 생성되고, 산화물 반도체막(100)을 더욱 저저항화하는 것이 가능해진다. 구체적으로는, 환원성을 갖는 막(110)의 재료는 산화물 반도체막(100)에 있어서, 도너 또는 억셉터로서 기능한다.
여기에서, 산화물 반도체막(100)으로서, 예를 들면, In-O계 재료, Ga-O계 재료, Zn-O계 재료, Sn-O계 재료, 2원계 금속의 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, In-Ga-O계 재료, 3원계 금속의 산화물인 In-Ga-Zn-O계 재료, In-Al-Zn-O계 재료, In-Sn-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료, In-Hf-Zn-O계 재료, In-La-Zn-O계 재료, In-Ce-Zn-O계 재료, In-Pr-Zn-O계 재료, In-Nd-Zn-O계 재료, In-Sm-Zn-O계 재료, In-Eu-Zn-O계 재료, In-Gd-Zn-O계 재료, In-Tb-Zn-O계 재료, In-Dy-Zn-O계 재료, In-Ho-Zn-O계 재료, In-Er-Zn-O계 재료, In-Tm-Zn-O계 재료, In-Yb-Zn-O계 재료, In-Lu-Zn-O계 재료, In-Ni-Zn-O계 재료, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 재료, In-Hf-Ga-Zn-O계 재료, In-Al-Ga-Zn-O계 재료, In-Sn-Al-Zn-O계 재료, In-Sn-Hf-Zn-O계 재료, In-Hf-Al-Zn-O계 재료를 사용할 수 있다.
예를 들면, In-Ga-Zn-O계 재료란, In, Ga 및 Zn을 주성분으로서 갖는 산화물이라는 의미이며, In, Ga 및 Zn의 원자수비는 상관하지 않는다.
산화물 반도체막(100)으로서 In-Zn-O계 재료를 사용하는 경우, 원자수비로, In/Zn=0.5 이상 50 이하, 바람직하게는 In/Zn=1 이상 20 이하, 더욱 바람직하게는In/Zn=1.5 이상 15 이하로 한다. Zn의 원자수비를 상기의 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기에서, 화합물의 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 하면 바람직하다.
산화물 반도체막(100)으로서, 화학식 InMO3(ZnO)m(m>0)으로 표기되는 재료를 사용해도 좋다. 여기에서, M은, Zn, Ga, Al, Mn, Sn, Hf 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면, M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 사용해도 좋다.
또한, 환원성을 갖는 막(110)으로서, 금속막 또는 반금속막을 사용하면 좋다.
예를 들면, 환원성을 갖는 막(110)으로서, 마그네슘, 알루미늄, 실리콘, 티타늄, 바나듐, 크롬, 니켈, 이트륨, 지르코늄, 니오븀, 몰리브덴, 세륨, 네오디뮴, 하프늄, 탄탈 또는 텅스텐을 사용하면 좋다.
또는, 환원성을 갖는 막(110)으로서, 산화 환원 전위가 텅스텐 이하인 재료를 사용해도 좋다.
또는, 환원성을 갖는 막(110)으로서, 이온화 경향이 텅스텐 이상인 재료를 사용해도 좋다.
또는, 환원성을 갖는 막(110)으로서, 산소와 반응하여 부동태가 되는 재료를 사용해도 좋다.
환원성을 갖는 막(110)으로서, 바람직하게는, 니켈막, 알루미늄막 또는 마그네슘막을 사용한다.
다음에, 도 2a 내지 도 2e를 사용하여, 도 1a 내지 도 1d와는 상이한 방법으로 산화물 반도체막을 형성하는 방법을 설명한다.
우선, 산화물 반도체막(100)을 성막한다(도 2a 참조.).
다음에, 산화물 반도체막(100) 위에 환원성을 갖는 막(110)을 접하여 형성한다(도 2b 참조.).
다음에, 환원성을 갖는 막(110)을 개재하여 산화물 반도체막(100)에 산화물 반도체막을 저저항화시키는 불순물을 주입하고, 불순물을 포함하는 산화물 반도체막(102)을 형성한다(도 2c 참조.).
또한, 산화물 반도체막(100) 중에, 환원성을 갖는 막(110)을 개재하여 산화물 반도체막을 저저항화시키는 불순물을 주입함으로써, 환원성을 갖는 막(110)을 구성하는 재료의 일부가 산화물 반도체막(100) 중으로 이동하는 경우가 있다. 그 경우에, 더욱 산화물 반도체막(100)을 저저항화시킬 수 있다.
불순물의 주입은, 예를 들면, 이온 주입법 또는 이온 도핑법을 사용하면 좋다.
불순물의 주입량은, 1×1013ions/㎠ 이상 1×1016ions/㎠ 이하, 바람직하게는 5×1013ions/㎠ 이상 5×1015ions/㎠ 이하로 한다.
다음에, 불순물을 포함하는 산화물 반도체막(102)으로부터 환원성을 갖는 막(110)으로 산소의 일부를 이동시키고, 불순물을 포함하는 산화물 반도체막(102)과 환원성을 갖는 막(110)의 계면 근방에 산소의 일부가 탈리된 영역(103) 및 산소를 포함하는 영역(111)을 형성한다(도 2d 참조.).
다음에, 환원성을 갖는 막(110) 및 산소를 포함하는 영역(111)을 제거함으로써, 불순물을 포함하는 산화물 반도체막(102) 및 산소의 일부가 탈리된 영역(103)을 갖는 산화물 반도체막(106b)을 형성할 수 있다(도 2e 참조.).
불순물을 포함하는 산화물 반도체막(102)은, 산화물 반도체막을 저저항화시키는 불순물을 산화물 반도체막(100)에 주입함으로써 형성되기 때문에, 산화물 반도체막(100)보다도 저저항이다.
또한, 불순물을 포함하는 산화물 반도체막(102)으로부터 산소의 일부가 탈리된 영역(103)은, 불순물을 포함하는 산화물 반도체막(102)보다도 저저항의 영역이다. 이것은, 산화물 반도체막 중의 산소 결손의 일부가 도너가 되어 전자를 생성함으로써, 캐리어 밀도가 높아지기 때문이다.
이로 인해, 산화물 반도체막(106b)은 저저항이 된다.
또한, 도 1a 내지 도 1d와 같이, 불순물을 포함하는 산화물 반도체막(102)으로부터 환원성을 갖는 막(110)으로 산소의 일부를 이동시키기 위해서, 가열 처리를 행하면 바람직하다.
다음에, 도 3a 내지 도 3e를 사용하여, 도 1a 내지 도 1d 및 도 2a 내지 도 2e와는 상이한 방법으로 산화물 반도체막을 형성하는 방법을 설명한다.
우선, 산화물 반도체막(100)을 성막한다(도 3a 참조.).
다음에, 산화물 반도체막(100) 위에 환원성을 갖는 막(110)을 접하여 형성한다(도 3b 참조.).
다음에, 산화물 반도체막(100)으로부터 환원성을 갖는 막(110)으로 산소의 일부를 이동시키고, 산화물 반도체막(100)과 환원성을 갖는 막(110)의 계면 근방에 산소의 일부가 탈리된 영역(101) 및 산소를 포함하는 영역(111)을 형성한다(도 3c 참조.).
다음에, 환원성을 갖는 막(110) 및 산소를 포함하는 영역(111)을 개재하여 산화물 반도체막(100) 및 산소의 일부가 탈리된 영역(101)에 산화물 반도체막을 저저항화시키는 불순물을 주입하고, 불순물을 포함하는 산화물 반도체막(104) 및 불순물을 포함하는 산소의 일부가 탈리된 영역(105)을 형성한다(도 3d 참조.).
다음에, 환원성을 갖는 막(110) 및 산소를 포함하는 영역(111)을 제거함으로써, 불순물을 포함하는 산화물 반도체막(104) 및 불순물을 포함하는 산소의 일부가 탈리된 영역(105)을 갖는 산화물 반도체막(106c)을 형성할 수 있다(도 3e 참조.).
불순물을 포함하는 산화물 반도체막(104)은, 산화물 반도체막을 저저항화시키는 불순물을 산화물 반도체막(100)에 주입함으로써 형성되기 때문에, 산화물 반도체막(100)보다도 저저항이다.
또한, 불순물을 포함하는 산화물 반도체막으로부터 산소의 일부가 탈리된 불순물을 포함하는 산소의 일부가 탈리된 영역(105)은, 불순물을 포함하는 산화물 반도체막(104)보다도 저저항의 영역이다. 이것은, 산화물 반도체막 중의 산소 결손의 일부가 도너가 되어 전자를 생성함으로써, 캐리어 밀도가 높아지기 때문이다.
이로 인해, 산화물 반도체막(106c)은 저저항이 된다.
또한, 도 1a 내지 도 1d와 같이, 산화물 반도체막(100)으로부터 환원성을 갖는 막(110)으로 산소의 일부를 이동시키기 위해서, 가열 처리를 행하면 바람직하다.
이상과 같이 하여, 저저항 영역을 갖는 산화물 반도체막을 형성할 수 있다.
저저항 영역을 갖는 산화물 반도체막은, 트랜지스터의 소스 영역 및 드레인 영역, 또는 반도체 장치의 투명 도전막 등에 사용할 수 있다.
저저항 영역을 갖는 산화물 반도체막은, 시트 저항값이 10Ω/sq 이상 100kΩ/sq 이하, 바람직하게는 10Ω/sq 이상 20kΩ/sq 이하, 더욱 바람직하게는 10Ω/sq 이상 3kΩ/sq 이하가 된다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따르는 반도체 장치인 트랜지스터의 제작 방법의 일례에 관해서 도 4a 내지 도 13c를 사용하여 설명한다.
우선, 기판(200)을 준비한다(도 4a 참조.).
기판(200)은 절연 표면을 가진다. 또한, 기판 위에 하지 절연막이 형성되어 있는 것을 기판(200)으로 해도 상관없다.
기판(200)은, 가열 처리에 의해 산소를 방출하는 기판을 사용해도 좋다.
「가열 처리에 의해 산소를 방출한다」란, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석으로, 산소 원자로 환산한 산소의 방출량이 3.0×1014atoms/㎠ 이상, 1.0×1015atoms/㎠ 이상, 3.0×1015atoms/㎠ 이상, 5.0×1015atoms/㎠ 이상, 또는 1.0×1016atoms/㎠ 이상인 것을 말한다.
또한, 산소의 방출량은, TDS 분석에 있어서, 기판 온도가 150℃ 이상 700℃ 이하, 200℃ 이상 650℃ 이하, 또는 250℃ 이상 470℃ 이하의 범위에서 측정한다. 예를 들면, 기판 온도 150℃ 미만에서 일어나는 산소의 방출은, 주로 기판 표면에 흡착된, 비교적 안정성이 낮은 산소 기인으로 추정되기 때문에, 측정 범위에 포함시키지 않는 것이 바람직하다. 또한, 기판 온도를 700℃ 이하의 범위로 함으로써, 트랜지스터의 제작 공정에 입각한 산소의 방출량을 평가하게 된다.
여기에서, TDS 분석을 사용한 산소의 방출량의 측정 방법에 관해서, 이하에 설명한다.
TDS 분석했을 때의 기체의 전 방출량은, 방출 가스의 이온 강도의 적분값에 비례한다. 그리고 이 적분값과 표준 시료의 비교에 의해, 기체의 전 방출량을 계산할 수 있다. 표준 시료의 기준값은, 소정의 원자를 포함하는 시료의, 스펙트럼의 적분값에 대한 원자의 밀도의 비율이다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 분석 결과, 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 방출량(NO2)은, 수학식 1로 구할 수 있다. 여기에서, TDS 분석에서 얻어지는 질량 전하비(m/z) 32로 검출되는 가스 전체가 산소 분자 유래라고 가정한다. m/z=32의 것으로서 그 밖에 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 m/z=17의 산소 원자 및 m/z=18의 산소 원자를 포함하는 산소 분자에 관해서도, 자연계에 있어서의 존재 비율이 극미량이기 때문 고려하지 않는다.
NH2은, 표준 시료로부터 탈리한 수소 분자를 밀도로 환산한 값이다. SH2은, 표준 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. 여기에서, 표준 시료의 기준값을, NH2/SH2로 한다. SO2는, 절연막을 TDS 분석했을 때의 이온 강도의 적분값이다. α는, TDS 분석에 있어서의 이온 강도에 영향을 주는 계수이다. 수학식 1의 상세에 관해서는, 일본 공개특허공보 제(평)6-275697호 공보를 참조한다. 또한, 상기 절연막의 산소의 방출량을 측정하는 TDS 장치로서는, 덴시가가쿠 가부시키가이샤 제조의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016atoms/㎤의 수소 원자를 포함하는 실리콘 웨이퍼를 사용하여 측정하였다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기의 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 관해서도 추산할 수 있다.
또한, NO2은 산소 분자의 방출량이다. 산소 원자로 환산했을 때의 방출량은, 산소 분자의 방출량의 2배가 된다.
또한, 기판(200)으로부터 산소가 공급됨으로써, 산화물 반도체막의 채널 영역과 기판(200)의 계면 준위 밀도를 저감시킬 수 있다. 이 결과, 트랜지스터의 동작 등에 기인하여, 산화물 반도체막의 채널 영역과 기판(200)의 계면에 캐리어가 포획되는 것을 억제할 수 있어, 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
기판(200)은, 재료에 큰 제한은 없지만, 적어도 나중의 가열 처리를 견딜 수 있을 정도의 내열성을 가진다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체 기판, 실리콘 웨이퍼 등의 반도체 기판, 스테인리스강 등의 도체 기판을, 기판(200)으로서 사용해도 좋다. 또한, 반도체 기판 또는 도체 기판을 사용하는 경우, 기판(200)의 표면에는 절연체 재료가 형성된다. 또한, 나중의 가열 처리를 견딜 수 있을 정도의 내열성을 가지면 플라스틱 기판을 사용해도 좋다.
기판(200)은, 트랜지스터의 제작면의 평탄성이 높으면, 나중에 형성하는 산화물 반도체막이 결정성을 가지기 쉬워지기 때문에 바람직하다.
구체적으로는, 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하인 기판(200)을 사용한다. 또한, Ra는, JIS B 0601:2001(ISO4287:1997)에서 정의되어 있는 산술 평균 거칠기를 곡면에 대해 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 수학식 2로 정의된다.
여기에서, 지정면이란, 거칠기 계측의 대상이 되는 면이며, 좌표(x1,y1, f(x1,y1)), (x1,y2, f(x1,y2)), (x2,y1, f(x2,y1)), (x2,y2, f(x2,y2))의 4점으로 나타내는 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 장방형의 면적을 S0, 기준면의 높이(지정면의 평균의 높이)를 Z0으로 한다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 측정 가능하다.
다음에, 기판(200) 위에 산화물 반도체막(256)을 성막한다(도 4b 참조.). 산화물 반도체막(256)은, 예를 들면, 실시형태 1에 나타낸 산화물 반도체막(100)에서 나타낸 재료를 사용하면 좋다.
또한, 산화물 반도체막(256)은, 성막 전력을 높게 하는 것, 성막 압력을 낮게 하는 것, 타깃-기판간 거리(T-S간 거리)을 짧게 하는 것 및 기판 가열 온도(Tsub)를 높게 하는 것이 중요하다.
구체적으로는, 단위 면적당 성막 전력을 5W/㎠ 이상 50W/㎠ 이하, 성막 압력을 0.01Pa 이상 0.4Pa 이하, 바람직하게는 0.05Pa 이상 0.3Pa 이하, T-S간 거리를 10mm 이상 200mm 이하, 바람직하게는 20mm 이상 80mm 이하, Tsub을 100℃ 이상 500℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하로 한다.
또한, 산화물 반도체막(256) 중의 불순물 농도를 최대한 저감시키면 바람직하다. 산화물 반도체막(256) 중의 불순물 농도를 저감시키기 위해서는, 재료의 순도를 높이는 것, 성막실의 내부 리크 및 외부 리크를 저감시키는 것 등이 효과적이다.
이상과 같은 방법으로 산화물 반도체막(256)을 성막함으로써, 다결정막 또는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막인 산화물 반도체막이 얻어진다.
CAAC-OS막은, 완전한 단결정이 아니며, 완전한 비정질도 아니다. CAAC-OS막은, 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는, 1변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 없다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 한다.)는 확인할 수 없다. 이로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직한 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지고, c축에 수직한 방향에서 볼 때 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부간에, 각각 a축 및 b축의 방향이 상이해도 좋다. 본 명세서에 있어서, 단순히 수직이라고 기재하는 경우, 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 일정하지 않아도 좋다. 예를 들면, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 상기 불순물 첨가 영역에 있어서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함으로써, 또는 성막후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서, 상기 트랜지스터는, 신뢰성이 높다.
CAAC-OS막에 포함되는 결정 구조의 일례에 관해서 도 22a 내지 도 25b를 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 22a 내지 도 25b는 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부, 하반부라고 하는 경우, ab면을 경계로 한 경우의 상반부, 하반부를 말한다. 또한, 도 22a 내지 도 22e에 있어서 원으로 둘러싸인 O는 4배위의 O를 나타내고, 2중원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 22a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자 1개에 대해, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 22a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 22a의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 22a에 도시하는 소그룹은 전하가 0이다.
도 22b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 22b의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 22b에 도시하는 구조를 취할 수 있다. 도 22b에 도시하는 소그룹은 전하가 0이다.
도 22c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 22c의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 22c의 상반부에 3개의 4배위의 O가 있고, 하반부에 1개의 4배위의 O가 있어도 좋다. 도 22c에 도시하는 소그룹은 전하가 0이다.
도 22d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 22d의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 22d에 도시하는 소그룹은 전하가 +1이 된다.
도 22e에, 2개의 Zn을 포함하는 소그룹을 도시한다. 도 22e의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 22e에 도시하는 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 말한다.)이라고 부른다.
여기에서, 이들 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 도 22a에 도시하는 6배위의 In의 상반부의 3개의 O는, 하방향에 각각 3개의 근접 In을 가지고, 하반부의 3개의 O는, 상방향에 각각 3개의 근접 In을 가진다. 도 22b에 도시하는 5배위의 Ga의 상반부의 1개의 O는 하방향에 1개의 근접 Ga를 가지고, 하반부의 1개의 O는 상방향에 1개의 근접 Ga를 가진다. 도 22c에 도시하는 4배위의 Zn의 상반부의 1개의 O는, 하방향에 1개의 근접 Zn을 가지고, 하반부의 3개의 O는, 상방향에 각각 3개의 근접 Zn을 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이기 때문에, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 개재하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In), 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 개재하여 결합한다. 또한, 이외에도, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 23a에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 23b에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 23c는, 도 23b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 23a에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로 나타내고 있다. 마찬가지로, 도 23a에 있어서, In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타내고 있다. 또한, 마찬가지로, 도 23a에 있어서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 도시하고 있다.
도 23a에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기에서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다. 이로 인해, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 22e에 도시하는 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들면, Sn을 포함하는 소그룹 1개에 대해, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 도 23b에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수.)로 하는 조성식으로 나타낼 수 있다.
또한, 이외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물(IGZO라고도 표기한다.), In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물이나, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, In-Lu-Zn-O계 산화물이나, 2원계 금속의 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물이나, In-Ga-O계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 24a에, In-Ga-Zn-O계 산화물의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 24a에 있어서, In-Ga-Zn-O계 산화물의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 개재하여, 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4배위의 O를 개재하여, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 24b에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 24c는, 도 24b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기에서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은, 전하가 0이 된다. 이로 인해, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 24a에 도시한 중그룹으로 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
구체적으로는, 도 24b에 도시한 대그룹이 반복됨으로써, In-Ga-Zn-O계 산화물의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn-O계 산화물의 층 구조는, InGaO3(ZnO)n(n은 자연수.)로 하는 조성식으로 나타낼 수 있다.
n=1(InGaZnO4)의 경우에는, 예를 들면, 도 25a에 도시하는 결정 구조를 취할 수 있다. 또한, 도 25a에 도시하는 결정 구조에 있어서, 도 22b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
또한, n=2(InGaZn2O5)의 경우에는, 예를 들면, 도 25b에 도시하는 결정 구조를 취할 수 있다. 또한, 도 25b에 도시하는 결정 구조에 있어서, 도 22b에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
이상이 CAAC-OS막에 포함되는 결정 부분에 관한 설명이다.
산화물 반도체막(256)은, 트랜지스터의 오프 전류를 저감시키기 위해서, 밴드 갭이 2.5eV 이상, 바람직하게는 2.8eV 이상, 더욱 바람직하게는 3.0eV 이상인 재료를 선택한다.
산화물 반도체에 있어서 불순물인 수소는, 일부가 도너가 되어 캐리어를 생성한다. 이로 인해, 산화물 반도체막(256) 중의 수소 농도는, 5×1018atoms/㎤ 미만, 바람직하게는 1×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하, 더욱 바람직하게는 1×1016atoms/㎤ 이하로 한다.
알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에 있어서, 불순물이 된다. 특히, 알칼리 금속 중 나트륨(Na)은, 산화물 반도체막에 접하는 절연막 중으로 확산되어 Na+가 된다. 또한, Na는 산화물 반도체막 내에 있어서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 또는, 그 결합 중에 끼어든다. 그 결과, 예를 들면, 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리온화, 전계 효과 이동도의 저하 등의, 트랜지스터 특성의 열화가 일어나고, 또한, 특성의 편차도 생긴다. 따라서, 산화물 반도체막 중의 상기 불순물의 농도를 저감시키는 것이 바람직하다. 구체적으로, Na 농도는, 2차 이온 질량 분석(SIMS: Secondary Ion Mass Spectrometry)에 있어서, 5×1016atoms/㎤ 이하, 바람직하게는 1×1016atoms/㎤ 이하, 더욱 바람직하게는 1×1015atoms/㎤ 이하로 한다. 마찬가지로, 리튬(Li) 농도의 측정값은, 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 한다. 마찬가지로, 칼륨(K) 농도의 측정값은, 5×1015atoms/㎤ 이하, 바람직하게는 1×1015atoms/㎤ 이하로 한다.
산화물 반도체막(256)은, 수소, 알칼리 금속 및 알칼리 토금속 등이 저감되어 매우 불순물 농도가 낮은 산화물 반도체막이다. 이로 인해, 산화물 반도체막(256)을 채널 영역에 사용한 트랜지스터는 오프 전류를 작게 할 수 있다.
이상에 나타낸 산화물 반도체막(256)을 사용함으로써 트랜지스터의 오프 전류를 작게 할 수 있다. 예를 들면, 채널 길이가 3㎛, 채널 폭이 1㎛일 때의 트랜지스터의 오프 전류를 1×10-18A 이하, 또는 1×10-21A 이하, 또는 1×10-24A 이하로 할 수 있다.
또한, In-Sn-Zn-O계 산화물을 사용한 트랜지스터에서는 비교적 용이하게 높은 전계 효과 이동도가 얻어진다. 구체적으로는, 트랜지스터의 전계 효과 이동도를 31㎠/Vs 이상, 40㎠/Vs 이상, 60㎠/Vs 이상, 80㎠/Vs 이상 또는 100㎠/Vs 이상으로 할 수 있다. 또한, In-Sn-Zn-O계 산화물 이외(예를 들면, In-Ga-Zn-O계 산화물)에서도, 결함 밀도를 저감시킴으로써 전계 효과 이동도를 높일 수 있다.
이하에 트랜지스터의 전계 효과 이동도에 관해서 도 26 내지 도 29c를 사용하여 설명한다.
산화물 반도체로 한정하지 않고, 트랜지스터의 전계 효과 이동도는, 여러 가지 이유에 의해 본래 얻어져야 하는 전계 효과 이동도보다도 낮게 측정된다. 전계 효과 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막과의 계면에 있어서의 결함이 있다. 여기에서는, Levinson 모델을 사용하여, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출한다.
본래의 트랜지스터의 전계 효과 이동도를 μ0으로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정했을 때에 측정되는 전계 효과 이동도(μ)는 수학식 3으로 표시된다.
여기에서, E는 포텐셜 장벽의 높이이며, k는 볼츠만 상수, T는 절대 온도이다. 또한, Levinson 모델에서는, 포텐셜 장벽의 높이(E)가 결함에 유래한다고 가정하고, 수학식 4로 표시된다.
여기에서, e는 전기 소량, N은 채널내의 단위 면적당 평균 결함 밀도, ε은 반도체의 유전율, n은 채널의 단위 면적당 캐리어 밀도, Cox는 단위 면적당 게이트 절연막 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께가 30nm 이하인 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 지장이 없다.
선형 영역에 있어서의 드레인 전류(Id)는, 수학식 5로 표시된다.
여기에서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L 및 W는 10㎛로 한다. 또한, Vd는 드레인 전압이다.
수학식 5의 양변의 대수를 취하면, 수학식 6으로 표시된다.
수학식 6의 우변은 Vg의 함수이기 때문에, 세로축을 ln(Id/Vg), 가로축을 1/Vg로 하고 실측값을 플롯하여 얻어지는 그래프의 근사 직선의 기울기로부터 결함 밀도(N)가 구해진다. 즉, 트랜지스터의 Vg-Id 특성으로부터 반도체 중의 결함 밀도(N)가 얻어진다.
반도체 중의 결함 밀도(N)는 반도체의 성막시의 기판 가열 온도에 의존한다. 반도체로서, In, Sn 및 Zn의 비율이, In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타깃을 사용하여 성막한 산화물 반도체를 사용한 경우, 산화물 반도체 중의 결함 밀도(N)는 1×1012/㎠ 정도가 된다.
상기한 산화물 반도체 중의 결함 밀도(N)를 바탕으로, 수학식 3 및 수학식 4를 사용하여 계산하면, 본래의 트랜지스터의 전계 효과 이동도(μ0)는 120㎠/Vs가 된다. 따라서, 산화물 반도체 중 및 산화물 반도체와 접하는 게이트 절연막과의 계면에 결함이 없는, 이상적인 트랜지스터의 전계 효과 이동도(μ0)는 120㎠/Vs인 것을 알 수 있다. 그런데, 결함이 많은 산화물 반도체에서는, 트랜지스터의 전계 효과 이동도(μ)는 30㎠/Vs 정도이다.
또한, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막의 계면 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 게이트 절연막 계면으로부터 x만큼 떨어진 장소에 있어서의 전계 효과 이동도(μ1)는, 수학식 7로 표현된다.
여기에서, D는 게이트 전극에 의한 전계 강도, B는 상수, l은 계면 산란의 영향이 발생하는 깊이이다. B 및 l은, 트랜지스터의 전기 특성의 실측으로 구할 수 있고, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 실측으로부터는, B=4.75×107cm/s, l=10nm이 얻어진다. D가 증가하면, 즉 Vg가 높아지면, 수학식 7의 제 2 항이 증가하기 때문에, 전계 효과 이동도(μ1)는 저하되는 것을 알 수 있다.
산화물 반도체 중 및 산화물 반도체와 접하는 게이트 절연막의 계면에 결함이 없는, 이상적인 트랜지스터의 전계 효과 이동도(μ2)를 계산한 결과를 도 26에 도시한다. 또한, 계산에는 시놉시스사 제조의 Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭을 2.8eV, 전자 친화력을 4.7eV, 비유전율을 15, 두께를 15nm로 하였다. 또한, 게이트의 일함수를 5.5eV, 소스 및 드레인의 일함수를 4.6eV로 하였다. 또한, 게이트 절연막의 두께는 100nm, 비유전율을 4.1로 하였다. 또한, 채널 길이 및 채널 폭은 모두 10㎛, Vd는 0.1V로 하였다.
도 26에 도시하는 바와 같이, Vg가 1V 근방이고 전계 효과 이동도(μ2)는 100㎠/Vs 이상의 피크를 갖지만, Vg가 더 높아지면, 계면 산란의 영향이 커져 전계 효과 이동도(μ2)가 저하되는 것을 알 수 있다.
이러한 이상적인 트랜지스터를 미세화한 경우에 관해서, 계산한 결과를 도 27a 내지 도 29c에 도시한다. 또한, 계산에는 도 30에 도시한 구조의 트랜지스터를 가정하고 있다.
다음에, 도 30a 내지 도 30c에 도시하는 트랜지스터의 구조에 관해서 설명한다. 도 30a는 트랜지스터의 상면도이다. 도 30a에 도시하는 일점 쇄선 A-B에 대응하는 단면도가 도 30b이다.
도 30b에 도시하는 트랜지스터는, 기판(200) 위에 형성된 하지 절연막(3002)과, 하지 절연막(3002)의 주변에 형성된 보호막(3020)과, 하지 절연막(3002) 및 보호막(3020) 위에 형성된, 고저항 영역(3006a) 및 저저항 영역(3006b)을 포함하는 산화물 반도체막(3006)과, 산화물 반도체막(3006) 위에 형성된 게이트 절연막(3012)과, 게이트 절연막(3012)을 개재하여 산화물 반도체막(3006)에 중첩하여 형성된 게이트 전극(3004)과, 게이트 전극(3004)의 측면에 접하여 형성된 측벽 절연막(3024)과, 산화물 반도체막(3006) 위에 있고, 적어도 산화물 반도체막(3006)과 일부를 접하여 형성된 한 쌍의 전극(3016)과, 게이트 전극(3004), 측벽 절연막(3024) 및 한 쌍의 전극(3016)을 덮고 형성된 보호 절연막(3018)과, 보호 절연막(3018)에 형성된 개구부를 개재하여 한 쌍의 전극(3016)과 접하여 형성된 배선(3022)을 가진다.
여기에서, 저저항 영역(3006b)의 저항율을 2×10-3Ωcm, 게이트 전극(3004)의 폭을 33nm, 측벽 절연막(3024)의 폭을 5nm, 채널 폭을 40nm으로 한다. 또한, 채널 영역을 편의상 고저항 영역(3006a)이라는 명칭으로 기재하고 있지만, 여기에서는 채널 영역을 진성 반도체라고 가정하고 있다.
계산에는 시놉시스사 제조의 Sentaurus Device를 사용하였다. 도 27a 내지 도 27c는, 도 30b에 도시하는 구조의 트랜지스터의 Id(실선) 및 전계 효과 이동도(μ)(점선)의 Vg 의존성이다. 또한, Id는 Vd를 1V로 하고, 전계 효과 이동도(μ)는 Vd를 0.1V로 하여 계산하고 있다. 여기에서, 게이트 절연막의 두께를 15nm으로 한 경우를 도 27a에, 10nm으로 한 경우를 도 27b에, 5nm으로 한 경우를 도 27c에 각각 도시한다.
도 27a 내지 도 27c로부터, 게이트 절연막이 얇아질수록, 오프 상태(여기에서는 Vg가 -3V로부터 0V의 범위를 가리킨다.)에서의 드레인 전류(Id)가 저하된다. 한편, 전계 효과 이동도(μ)의 피크값이나 온 상태(여기에서는 Vg가 0V로부터 3V의 범위를 가리킨다.)에서의 드레인 전류(Id)에는 눈에 띄는 변화가 없다. 도 27a 내지 도 27c로부터, Vg가 1V 근방이고 Id는 반도체 장치인 메모리 등에 필요로 하는 10μA를 초과하는 것을 알 수 있다.
마찬가지로, 도 30c에 도시하는 트랜지스터에 관해서 계산을 행하고 있다. 도 30c에 도시하는 트랜지스터는, 고저항 영역(3007a) 및 저저항 영역(3007b)을 갖는 산화물 반도체막(3007)을 갖는 점에서, 도 30b에 도시하는 트랜지스터와는 상이하다. 구체적으로는, 도 30c에 도시하는 트랜지스터는, 측벽 절연막(3024)과 중첩되는 산화물 반도체막(3007)의 영역이 고저항 영역(3007a)에 포함된다. 즉, 상기 트랜지스터는 측벽 절연막(3024)의 폭만큼 오프셋 영역을 갖는 트랜지스터이다. 또한, 오프셋 영역의 폭을 오프셋 길이(Loff)라고도 말한다(도 30a 참조.). 또한, Loff는 편의상 좌우 동일한 폭으로 하고 있다.
도 30c에 도시하는 트랜지스터에 있어서, Loff를 5nm으로 하고, 드레인 전류(Id)(실선) 및 전계 효과 이동도(μ)(점선)의 Vg 의존성을 도 28a 내지 도 28c에 도시한다. 또한, Id는, Vd를 1V로 하고, 전계 효과 이동도(μ)는 Vd를 0.1V로 하여 계산하고 있다. 여기에서, 게이트 절연막의 두께를 15nm으로 한 경우를 도 28a에, 10nm으로 한 경우를 도 28b에, 5nm으로 한 경우를 도 28c에 각각 도시한다.
또한, 도 29a 내지 도 29c는, 도 30c에 도시하는 트랜지스터의 구조로부터, Loff를 15nm으로 한 것의 드레인 전류(Id)(실선) 및 전계 효과 이동도(μ)(점선)의 Vg 의존성이다. 또한, Id는, Vd를 1V로 하고, 전계 효과 이동도(μ)는 Vd를 0.1V로 하여 계산하고 있다. 여기에서, 게이트 절연막의 두께를 15nm으로 한 경우를 도 29a에, 10nm으로 한 경우를 도 29b에, 5nm으로 한 경우를 도 29c에 각각 도시한다.
도 28a 내지 도 28c 및 도 29a 내지 도 29c에 도시한 계산 결과로부터, 도 27a 내지 도 27c와 같이, 모두 게이트 절연막이 얇아질수록 오프 상태(여기에서는 Vg가 -3V로부터 0V의 범위를 가리킨다.)에서의 드레인 전류(Id)가 저하된다. 한편, 전계 효과 이동도(μ)의 피크값이나 온 상태(여기에서는 Vg가 0V로부터 3V의 범위를 가리킨다.)에서의 드레인 전류(Id)에는 눈에 띄는 변화가 없는 것을 알 수 있다.
또한, 전계 효과 이동도(μ)의 피크는, 도 27a 내지 도 27c에서는 80㎠/Vs 정도이지만, 도 28a 내지 도 28c에서는 60㎠/Vs 정도, 도 29a 내지 도 29c에서는 40㎠/Vs 정도로, Loff가 증가할수록 저하되는 것을 알 수 있다. 또한, 오프 상태에서의 Id도 같은 경향이 되는 것을 알 수 있다. 한편, 온 상태의 Id는 오프셋 길이(Loff)의 증가에 따라 감소되지만, 오프 상태의 Id의 저하에 비하면 훨씬 완만하다. 또한, 어느 계산 결과로부터도 Vg가 1V 근방이고, Id는 메모리 등에 필요로 하는 10μA를 초과하는 것을 알 수 있다.
이상으로 트랜지스터의 전계 효과 이동도에 관한 설명을 종료한다.
또한, 산화물 반도체막(256)은 섬 형상으로 가공되어 있어도 좋지만, 본 실시형태에서는 섬 형상으로 가공되어 있지 않은 것으로서 설명한다.
다음에, 제 1 가열 처리를 행한다. 제 1 가열 처리를 행하면, 산화물 반도체막(256)의 결정화도가 높아지거나, 또는/및 산화물 반도체막(256) 중의 불순물 농도를 저감시킬 수 있다.
제 1 가열 처리는, 산화성 분위기, 불활성 분위기, 감압 분위기 또는 건조 공기 분위기에 있어서, 150℃ 이상 650℃ 이하, 바람직하게는 250℃ 이상 500℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하의 온도에서 행하면 좋다. 제 1 가열 처리는, 저항 가열 방식, 램프 히터 방식, 가열 가스 방식 등을 적용하면 좋다.
산화성 분위기란, 산화성 가스를 포함하는 분위기를 말한다. 산화성 가스란, 산소, 오존 또는 아산화질소 등이며, 물, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들면, 열처리 장치에 도입하는 산소, 오존, 아산화질소의 순도를, 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상으로 한다. 산화성 분위기에는, 산화성 가스와 불활성 가스가 혼합되어 있어도 좋다. 그 경우, 산화성 가스가 적어도 10ppm 이상 포함되는 분위기로 한다.
불활성 분위기란, 질소, 희가스 등의 불활성 가스를 주성분으로 하는 분위기를 말한다. 구체적으로는, 산화성 가스 등의 반응성 가스가 10ppm 미만인 분위기로 한다.
감압 분위기란, 처리실의 압력이 10Pa 이하인 분위기를 말한다.
건조 공기 분위기란, 이슬점 -40℃ 이하, 바람직하게는 이슬점 -50℃ 이하의 분위기를 말한다.
다음에, 산화물 반도체막(256) 위에 절연막(262)을 성막한다.
절연막(262)은, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 산화하프늄, 산화이트륨, 산화지르코늄 또는 YSZ(산화이트륨으로 안정화된 산화지르코늄) 등을, 단층으로, 또는 적층하여 사용하면 좋다.
산화질화실리콘이란, 그 조성에 있어서, 질소보다도 산소의 함유량이 많은 것을 나타내고, 예를 들면, 산소가 50원자% 이상 70원자% 이하, 질소가 0.5원자% 이상 15원자% 이하, 실리콘이 25원자% 이상 35원자% 이하, 수소가 0원자% 이상 10원자% 이하의 범위에서 포함되는 것을 말한다. 또한, 질화산화실리콘이란, 그 조성에 있어서, 산소보다도 질소의 함유량이 많은 것을 나타내고, 예를 들면, 산소가 5원자% 이상 30원자% 이하, 질소가 20원자% 이상 55원자% 이하, 실리콘이 25원자% 이상 35원자% 이하, 수소가 10원자% 이상 25원자% 이하의 범위에서 포함되는 것을 말한다. 단, 상기 범위는, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS: Hydrogen Forward scattering Spectrometry)을 사용하여 측정한 경우의 것이다. 또한, 구성 원소의 조성은, 그 합계가 100원자%를 초과하지 않는 값을 취한다.
다음에, 절연막(262) 위에 도전막(254)을 성막한다(도 4c 참조.).
도전막(254)은, 단층 또는 적층 구조로 하면 좋고, 알루미늄, 티타늄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈 및 텅스텐, 이들의 질화물, 산화물 및 합금으로부터 1종 이상 선택하고, 단층으로 또는 적층하여 사용하면 좋다.
다음에, 도전막(254)을 가공하고, 게이트 전극(204)을 형성한다.
또한, 본 명세서에 있어서, 예를 들면, 「가공한다」란, 포토리소그래피법 등을 사용하여 원하는 형상을 얻는 것을 말한다.
다음에, 게이트 전극(204)과 같은 상면 형상에 절연막(262)을 가공하고, 게이트 절연막(212)을 형성한다(도 4d 참조.).
또한, 게이트 절연막(212)은 가열 처리에 의해 산소를 방출하는 막을 사용하면 바람직하다. 가열 처리에 의해 산소를 방출하는 막을 사용함으로써, 산화물 반도체막의 채널 영역에 발생하는 결함을 수복할 수 있고, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
다음에, 산화물 반도체막(256) 및 게이트 전극(204) 위에 환원성을 갖는 막(210)을 성막한다(도 5a 참조.). 환원성을 갖는 막(210)은, 예를 들면, 실시형태 1에 나타낸 환원성을 갖는 막(110)에서 나타낸 재료를 사용하면 좋다.
다음에, 환원성을 갖는 막(210)과 접하는 영역에 있어서, 산화물 반도체막(256)의 산소를 환원성을 갖는 막(210)으로 이동시키고, 제 1 영역(206a), 제 2 영역(206b) 및 제 3 영역(206c)을 포함하는 산화물 반도체막(206)을 형성한다(도 5b 참조.).
또한, 제 1 영역(206a)은, 산화물 반도체막(256)으로부터 산소가 탈리하고 있지 않은 영역이며, 제 2 영역(206b) 및 제 3 영역(206c)은, 산소의 일부가 탈리된 영역이다.
실시형태 1에서도 나타낸 바와 같이, 여기에서 제 2 영역(206b) 및 제 3 영역(206c)은, 제 1 영역(206a)보다도 저저항화된 영역이다.
제 1 영역(206a)은 트랜지스터의 채널 영역으로서 기능하고, 제 2 영역(206b) 및 제 3 영역(206c)은 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다.
산화물 반도체막(256)의 산소를 환원성을 갖는 막(210)으로 이동시키기 위해, 제 2 가열 처리를 행하면 바람직하다. 제 2 가열 처리는, 불활성 분위기 또는 감압 분위기에 있어서, 150℃ 이상 650℃ 이하, 바람직하게는 200℃ 이상 450℃ 이하에서 행한다.
또한, 제 2 가열 처리를 불활성 분위기 또는 감압 분위기에서 행함으로써, 환원성을 갖는 막(210)이 분위기의 영향으로 변질되어 버리는 것을 억제할 수 있다. 환원성을 갖는 막(210)이 변질되어 버림으로써, 나중에 환원성을 갖는 막(210)을 제거하는 것이 곤란해지는 경우가 있다. 또한, 환원성을 갖는 막(210)이 제거되지 않고 잔존함으로써, 트랜지스터의 전기 특성이 저하되어 버리는 경우가 있다.
또한, 환원성을 갖는 막(210)이, 실온에서도 작용하는 충분한 환원성을 갖는 경우, 제 2 가열 처리는 불필요해진다.
또한, 제 2 가열 처리에 의해 제 1 가열 처리를 겸해도 좋다. 그 경우, 제 1 가열 처리를 행하지 않아도 상관없다.
다음에, 환원성을 갖는 막(210)을 제거한다(도 5c 참조.).
환원성을 갖는 막(210)의 제거는, 게이트 전극(204), 게이트 절연막(212) 및 산화물 반도체막(206)과 충분히 선택비가 취해지는 조건으로 행한다.
충분히 선택비가 취해지는 조건이란, 환원성을 갖는 막(210)의 에칭 레이트에 대해, 다른 막의 에칭 레이트가 1/2 이하, 바람직하게는 1/10 이하, 더욱 바람직하게는 1/20 이하인 것을 말한다.
또한, 환원성을 갖는 막(210)의 제거에 따라, 게이트 전극(204), 게이트 절연막(212) 및 산화물 반도체막(206)의 노출면에 반응 생성물이 생성되어 버리는 경우, 상기 반응 생성물을 제거하는 처리를 행하면 바람직하다.
환원성을 갖는 막(210)의 제거는, 드라이 에칭법, 웨트 에칭법, 또는 드라이 에칭법 및 웨트 에칭법의 조합에 의해 행하면 좋다.
또한, 환원성을 갖는 막(210)을 제거하지 않고 절연화시키는 경우, 환원성을 갖는 막(210)을 완전히 반응시키는 것이 곤란하다. 이로 인해, 미반응 또는 완전히 전부 반응되지 않은 환원성을 갖는 막(210)이 트랜지스터의 전기 특성을 저하시키는 경우가 있다.
이상과 같이, 기판(200) 위의 제 1 영역(206a), 제 2 영역(206b) 및 제 3 영역(206c)을 포함하는 산화물 반도체막(206)과, 산화물 반도체막(206) 위의 게이트 절연막(212)과, 게이트 절연막(212)을 개재하여 산화물 반도체막(206) 위에 형성된 게이트 전극(204)을 갖는 트랜지스터(271)를 제작할 수 있다(도 5c 참조.).
또한, 트랜지스터(271)를 제작후, 제 3 가열 처리를 행하면 바람직하다. 제 3 가열 처리는, 제 2 가열 처리와 같은 방법으로 행하면 좋다.
또한, 트랜지스터(271)에 측벽 절연막을 형성하고, 상기 측벽 절연막과 중첩되는 산화물 반도체막(206)의 영역을 LDD 영역으로 한, LDD 구조로 해도 상관없다. 이하에, LDD 구조인 트랜지스터의 제작 방법에 관해서 설명한다.
도 5c까지는 트랜지스터(271)의 제작 방법을 참작한다.
우선, 산화물 반도체막(206) 및 게이트 전극(204) 위에 절연막(258)을 성막한다(도 6a 참조.).
절연막(258)은, 절연막(262)과 같은 방법 및 같은 재료를 사용하여 성막하면 좋다.
다음에, 절연막(258)을 가공하여, 측벽 절연막(208)을 형성한다. 측벽 절연막(208)은, 게이트 전극(204)의 측벽에 접하여 형성된다.
측벽 절연막(208)은, 절연막(258)을 성막한 후, 절연막(258)에 대해 이방성이 높은 에칭을 행함으로써, 자기 정합적으로 형성하면 좋다. 이방성이 높은 에칭으로서는, 예를 들면, 드라이 에칭법을 사용하면 바람직하다. 드라이 에칭법에 사용하는 에칭 가스로서는, 예를 들면, 트리플루오로메탄, 옥타플루오로사이클로부탄, 테트라플루오로메탄 등의 불소를 포함하는 가스를 들 수 있다. 에칭 가스에는, 희가스 또는 수소를 첨가해도 좋다. 드라이 에칭법은, 기판에 고주파 전압을 인가하는, 반응성 이온 에칭법(RIE법)을 사용하면 바람직하다.
다음에, 게이트 전극(204) 및 측벽 절연막(208)을 마스크로 하고, 산화물 반도체막을 저저항화시키는 불순물을, 산화물 반도체막(206)에 주입하여, 제 1 영역(206a), 제 4 영역(206d), 제 5 영역(206e), 제 6 영역(206f) 및 제 7 영역(206g)을 포함하는 산화물 반도체막(206)을 형성한다(도 6b 참조.).
산화물 반도체막을 저저항화시키는 불순물로서, 구체적으로는, 산화물 반도체막 중에서 캐리어를 생성하는 재료를 사용할 수 있다.
예를 들면, 산화물 반도체막을 저저항화시키는 불순물로서, 수소, 헬륨, 붕소, 질소, 불소, 네온, 알루미늄, 인, 아르곤, 비소, 크립톤, 인듐, 주석, 안티몬 및 크세논으로부터 선택된 1종 이상을 주입해도 좋다.
산화물 반도체막을 저저항화시키는 불순물로서, 바람직하게는, 붕소 또는 인을 사용한다. 붕소 또는 인은, 비교적 저농도에서도 산화물 반도체막을 저저항화할 수 있다.
또한, 측벽 절연막(208)을 가짐으로써, 산화물 반도체막을 저저항화시키는 불순물이, 산화물 반도체막(206)의 채널 영역(여기에서는 제 1 영역(206a))까지 확산되는 것을 억제할 수 있다. 이로 인해, 미세화된 트랜지스터에 있어서의 전기 특성의 저하를 억제할 수 있다.
또한, 제 1 영역(206a), 제 4 영역(206d), 제 5 영역(206e), 제 6 영역(206f) 및 제 7 영역(206g)을 포함하는 산화물 반도체막(206)은, 절연막(258)의 가공전에 절연막(258)을 개재하여 산화물 반도체막(206)에 산화물 반도체막을 저저항화시키는 불순물을 주입함으로써 형성해도 좋다. 그 경우, 제 1 영역(206a), 제 4 영역(206d), 제 5 영역(206e), 제 6 영역(206f) 및 제 7 영역(206g)을 포함하는 산화물 반도체막(206)을 형성한 후에, 절연막(258)을 가공하여 측벽 절연막(208)을 형성하면 좋다. 또는, 측벽 절연막(208)을 형성하지 않고 절연막(258)을 제거해도 상관없고, 절연막(258)을 잔존시킨 채 트랜지스터를 제작해도 상관없다.
산화물 반도체막(206)으로 산화물 반도체막을 저저항화시키는 불순물을 주입한 후, 제 4 가열 처리를 행해도 상관없다. 제 4 가열 처리는, 제 1 가열 처리 또는 제 2 가열 처리로 같은 방법으로 행하면 좋다. 또한, 제 4 가열 처리를 행하는 경우, 제 1 가열 처리를 겸해도 상관없다.
제 4 영역(206d) 및 제 5 영역(206e)은, 제 2 영역(206b) 및 제 3 영역(206c)에, 산화물 반도체막을 저저항화시키는 불순물을 주입함으로써, 더욱 저저항화시킨 영역이다.
또한, 제 6 영역(206f) 및 제 7 영역(206g)은, 제 2 영역(206b) 및 제 3 영역(206c)과 같은 저항을 갖는 영역이다.
여기에서, 제 4 영역(206d) 및 제 5 영역(206e)은, 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다. 또한, 제 6 영역(206f) 및 제 7 영역(206g)은, 트랜지스터의 LDD 영역으로서 기능한다.
LDD 영역은, 시트 저항값이 1kΩ/sq 이상 100MΩ/sq 이하, 바람직하게는 10kΩ/sq 이상 50MΩ/sq 이하, 더욱 바람직하게는 100kΩ/sq 이상 20MΩ/sq 이하로 한다.
이상과 같이 하여, LDD 영역을 갖는 트랜지스터(272)를 제작할 수 있다(도 6b 참조.).
또한, 트랜지스터(272)를 제작후, 제 3 가열 처리를 행하면 바람직하다.
LDD 영역을 가짐으로써, 핫캐리어 열화 등의 트랜지스터의 열화를 저감시키고, 채널 길이가 짧아짐으로써 임계값 전압이 마이너스 방향으로 시프트하는 것을 억제할 수 있다.
다음에, 측벽 절연막을 형성하지 않고, LDD 영역을 갖는 트랜지스터를 제작하는 방법에 관해서 설명한다.
또한, 도 4d까지는, 트랜지스터(271)와 같은 제작 방법을 채용한다.
우선, 산화물 반도체막(256) 및 게이트 전극(204) 위에 환원성을 갖는 막(210)을 성막한다(도 7a 참조.).
다음에, 환원성을 갖는 막(210)을 개재하여 산화물 반도체막(256)에, 산화물 반도체막을 저저항화시키는 불순물을 주입하고, 그 후, 환원성을 갖는 막(210)과 접하는 산화물 반도체막(256)의 영역으로부터 산소의 일부를 탈리시켜, 제 1 영역(206a), 제 4 영역(206d), 제 5 영역(206e), 제 6 영역(206f) 및 제 7 영역(206g)을 포함하는 산화물 반도체막(206)을 형성한다(도 7b 참조.).
또는, 환원성을 갖는 막(210)과 접하는 산화물 반도체막(256)의 영역으로부터 산소의 일부를 탈리시키고, 그 후, 환원성을 갖는 막(210)을 개재하여 산화물 반도체막(256)에, 산화물 반도체막을 저저항화시키는 불순물을 주입하고, 제 1 영역(206a), 제 4 영역(206d), 제 5 영역(206e), 제 6 영역(206f) 및 제 7 영역(206g)을 포함하는 산화물 반도체막(206)을 형성한다(도 7b 참조.).
또한, 산화물 반도체막(256) 중에, 환원성을 갖는 막(210)을 개재하여 산화물 반도체막을 저저항화시키는 불순물을 주입함으로써, 환원성을 갖는 막(210)을 구성하는 재료의 일부가 산화물 반도체막(256) 중으로 이동하는 경우가 있다. 그 경우에, 더욱 산화물 반도체막(256)을 저저항화시킬 수 있다.
또한, 게이트 전극(204)의 측벽에 퇴적된 환원성을 갖는 막(210)의 두께분만큼, 산화물 반도체막을 저저항화시키는 불순물이 주입되지 않는 영역이 넓어지고, 상기 영역(여기에서는, 제 6 영역(206f) 및 제 7 영역(206g)에 상당.)을 LDD 영역으로 할 수 있다.
여기에서, 제 1 영역(206a)은 트랜지스터의 채널 영역으로서 기능하고, 제 4 영역(206d) 및 제 5 영역(206e)은 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다.
또한, 환원성을 갖는 막(210)과 접하는 산화물 반도체막(256)의 영역으로부터 산소의 일부를 탈리시키기 위해서, 제 2 가열 처리를 행하면 바람직하다.
다음에, 환원성을 갖는 막(210)을 제거한다(도 7c 참조.).
이상과 같이 하여, LDD 영역을 갖는 트랜지스터(273)를 제작할 수 있다(도 7c 참조.).
또한, 트랜지스터(273)를 제작후, 제 3 가열 처리를 행하면 바람직하다.
다음에, 트랜지스터(271), 트랜지스터(272) 및 트랜지스터(273)와는 상이한 트랜지스터의 제작 방법을 설명한다.
또한, 도 4d까지는, 트랜지스터(271)와 같은 제작 방법을 채용한다.
우선, 게이트 전극(204)을 마스크로 하고, 산화물 반도체막(256)에 산화물 반도체막을 저저항화시키는 불순물을 주입하고, 제 1 영역(206a), 제 8 영역(206h) 및 제 9 영역(206i)을 포함하는 산화물 반도체막(206)을 형성한다(도 8a 참조.).
산화물 반도체막(256)으로 산화물 반도체막을 저저항화시키는 불순물을 주입한 후, 제 4 가열 처리를 행해도 상관없다.
또한, 제 8 영역(206h) 및 제 9 영역(206i)은, 산화물 반도체막을 저저항화시키는 불순물을 포함하는 영역이다. 이로 인해, 제 8 영역(206h) 및 제 9 영역(206i)은, 제 1 영역(206a)보다도 저저항화된 영역이다.
다음에, 산화물 반도체막(206) 및 게이트 전극(204) 위에 환원성을 갖는 막(210)을 성막한다(도 8b 참조.).
다음에, 산화물 반도체막(206)으로부터 환원성을 갖는 막(210)으로 산소의 일부를 이동시키고, 제 10 영역(206j) 및 제 11 영역(206k)을 포함하는 산화물 반도체막(206)을 형성한다(도 8c 참조.).
또한, 환원성을 갖는 막(210)과 접하는 산화물 반도체막(206)의 영역으로부터 산소의 일부를 탈리시키기 위해서, 제 2 가열 처리를 행하면 바람직하다.
또한, 제 10 영역(206j) 및 제 11 영역(206k)은, 제 8 영역(206h) 및 제 9 영역(206i)으로부터 산소의 일부가 탈리된 영역이다. 이로 인해, 제 10 영역(206j) 및 제 11 영역(206k)은, 제 8 영역(206h) 및 제 9 영역(206i)보다도 저저항화된 영역이다.
여기에서, 제 1 영역(206a)은 트랜지스터의 채널 영역으로서 기능하고, 제 10 영역(206j) 및 제 11 영역(206k)은 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다.
다음에, 환원성을 갖는 막(210)을 제거한다(도 8d 참조.).
이상과 같이 하여, 트랜지스터(274)를 제작할 수 있다(도 8d 참조.).
또한, 트랜지스터(274)를 제작후, 제 3 가열 처리를 행하면 바람직하다.
또한, 도 8에서는, 게이트 전극(204)과 같은 상면 형상으로 게이트 절연막(212)을 가공한 후 산화물 반도체막(256)을 저저항화시키는 처리를 행하고 있지만, 이것으로 한정되지 않는다. 예를 들면, 절연막(262)을 개재하여, 산화물 반도체막(256)에 산화물 반도체막을 저저항화시키는 불순물을 주입해도 상관없다. 그 경우, 환원성을 갖는 막(210)의 성막전에, 절연막(262)을 가공하여 게이트 절연막(212)을 형성하면 좋다.
다음에, Loff 영역을 갖는 트랜지스터의 제작 방법에 관해서 설명한다.
또한, 도 4d까지는, 트랜지스터(271)와 같은 제작 방법을 채용한다.
우선, 게이트 전극(204)에 측벽에 접하여 측벽 절연막(208)을 형성한다(도 9a 참조.). 측벽 절연막(208)의 형성 방법은, 도 6a 및 도 6b를 참작한다.
다음에, 산화물 반도체막(256), 게이트 전극(204) 및 측벽 절연막(208) 위에 환원성을 갖는 막(211)을 성막한다(도 9b 참조.).
또한, 환원성을 갖는 막(211)은, 환원성을 갖는 막(210)과 같은 재료를 사용하여 성막하면 좋다.
다음에, 산화물 반도체막(256)으로부터 환원성을 갖는 막(211)으로 산소의 일부를 이동시키고, 제 12 영역(206l), 제 13 영역(206m) 및 제 14 영역(206n)을 포함하는 산화물 반도체막(206)을 형성한다(도 9c 참조.).
또한, 측벽 절연막(208)을 가짐으로써, 환원성을 갖는 막(211)의 영향이, 산화물 반도체막(206)의 채널 영역(여기에서는 제 12 영역(206l))까지 확산되는 것을 억제할 수 있다. 이로 인해, 미세화된 트랜지스터에 있어서의 전기 특성의 저하를 억제할 수 있다.
또한, 환원성을 갖는 막(211)과 접하는 산화물 반도체막(256)의 영역으로부터 산소의 일부를 탈리시키기 위해서, 제 2 가열 처리를 행하면 바람직하다.
또한, 제 12 영역(206l)은, 산화물 반도체막(256)으로부터 산소가 탈리되어 있지 않은 영역이며, 제 13 영역(206m) 및 제 14 영역(206n)은, 산소의 일부가 탈리된 영역이다.
실시형태 1에서도 나타낸 바와 같이, 여기에서 제 13 영역(206m) 및 제 14 영역(206n)은, 제 12 영역(206l)보다도 저저항화된 영역이다.
여기에서, 제 12 영역(206l)은 트랜지스터의 채널 영역으로서 기능하고, 제 13 영역(206m) 및 제 14 영역(206n)은 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다.
여기에서, 제 12 영역(206l)은, 측벽 절연막(208)과 중첩되는 영역분만큼, 제 1 영역(206a)보다도 넓어진다. 측벽 절연막(208)과 중첩되는 산화물 반도체막(206)의 영역은, Loff 영역이 된다.
Loff 영역을 가짐으로써, 핫캐리어 열화 등의 트랜지스터의 열화를 저감시키고, 채널 길이가 짧아짐으로써 임계값 전압이 마이너스 방향으로 시프트하는 것을 억제할 수 있다.
다음에, 환원성을 갖는 막(211)을 제거한다(도 9d 참조.).
측벽 절연막(208)이 형성되어 있음으로써, 환원성을 갖는 막(211)을 제거할 때에, 환원성을 갖는 막(211)이 완전히 전부 제거되지 않은 경우에도, 게이트 전극(204)과 소스 영역 및 드레인 영역의 쇼트가 일어나기 어려워져 트랜지스터의 전기 특성의 저하 요인을 저감시킬 수 있다.
이상과 같이 하여, 트랜지스터(275)를 제작할 수 있다(도 9d 참조.).
또한, 트랜지스터(275)를 제작후, 제 3 가열 처리를 행하면 바람직하다.
다음에, Loff 영역을 가지고, 트랜지스터(275)와는 상이한 트랜지스터의 제작 방법에 관해서 설명한다.
또한, 도 9a까지는, 트랜지스터(275)와 같은 제작 방법을 채용한다.
우선, 게이트 전극(204) 및 측벽 절연막(208)을 마스크로 하고, 산화물 반도체막(256)에 산화물 반도체막을 저저항화시키는 불순물을 주입하고, 제 12 영역(206l), 제 15 영역(206o) 및 제 16 영역(206p)을 포함하는 산화물 반도체막(206)을 형성한다(도 10a 참조.).
산화물 반도체막(256)으로 산화물 반도체막을 저저항화시키는 불순물을 주입한 후, 제 4 가열 처리를 행해도 상관없다.
다음에, 산화물 반도체막(206), 게이트 전극(204) 및 측벽 절연막(208) 위에 환원성을 갖는 막(211)을 성막한다(도 10b 참조.).
다음에, 산화물 반도체막(206)으로부터 환원성을 갖는 막(211)으로 산소의 일부를 이동시키고, 제 12 영역(206l), 제 17 영역(206q) 및 제 18 영역(206r)을 포함하는 산화물 반도체막(206)을 형성한다(도 10c 참조.).
또한, 제 17 영역(206q) 및 제 18 영역(206r)은, 제 15 영역(206o) 및 제 16의 영역(206p)으로부터 산소의 일부가 탈리된 영역이다. 이로 인해, 제 17 영역(206q) 및 제 18 영역(206r)은, 제 15 영역(206o) 및 제 16의 영역(206p)보다도 저저항화된 영역이다.
여기에서, 제 12 영역(206l)은 트랜지스터의 채널 영역으로서 기능하고, 제 17 영역(206q) 및 제 18 영역(206r)은 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다.
여기에서, 제 12 영역(206l)은, 측벽 절연막(208)과 중첩되는 영역분만큼, 제 1 영역(206a)보다도 넓어진다. 측벽 절연막(208)과 중첩되는 산화물 반도체막(206)의 영역은, Loff 영역이 된다.
또한, 측벽 절연막(208)을 가짐으로써, 산화물 반도체막을 저저항화시키는 불순물이, 산화물 반도체막(206)의 채널 영역(여기에서는 제 12 영역(206l))까지 확산되는 것을 억제할 수 있다. 또한, 환원성을 갖는 막(211)의 영향이, 산화물 반도체막(206)의 채널 영역까지 확산되는 것을 억제할 수 있다. 이로 인해, 미세화된 트랜지스터에 있어서의 전기 특성의 저하를 억제할 수 있다.
다음에, 환원성을 갖는 막(211)을 제거한다(도 10d 참조.).
측벽 절연막(208)이 형성되어 있음으로써, 환원성을 갖는 막(211)을 제거할 때에, 환원성을 갖는 막(211)이 완전히 전부 제거되지 않은 경우에도, 게이트 전극(204)과 소스 영역 및 드레인 영역의 쇼트가 일어나기 어려워져, 트랜지스터의 전기 특성의 저하 요인을 저감시킬 수 있다.
이상과 같이 하여, 트랜지스터(276)를 제작할 수 있다(도 10d 참조.).
또한, 트랜지스터(276)를 제작후, 제 3 가열 처리를 행하면 바람직하다.
다음에, Loff 영역 및 LDD 영역을 갖는 트랜지스터의 제작 방법에 관해서 설명한다.
또한, 도 9b까지는, 트랜지스터(275)와 같은 제작 방법을 채용한다.
우선, 환원성을 갖는 막(211)을 개재하여 산화물 반도체막(256)에, 산화물 반도체막을 저저항화시키는 불순물을 주입하고, 그 후, 환원성을 갖는 막(211)과 접하는 산화물 반도체막(256)의 영역으로부터 산소의 일부를 탈리시키고, 제 12 영역(206l), 제 19 영역(206s), 제 20 영역(206t), 제 21 영역(206u) 및 제 22 영역(206v)을 포함하는 산화물 반도체막(206)을 형성한다(도 11a 참조.).
또는, 환원성을 갖는 막(211)과 접하는 산화물 반도체막(256)의 영역으로부터 산소의 일부를 탈리시키고, 그 후, 환원성을 갖는 막(211)을 개재하여 산화물 반도체막(256)에, 산화물 반도체막을 저저항화시키는 불순물을 주입하고, 제 12 영역(206l), 제 19 영역(206s), 제 20 영역(206t), 제 21 영역(206u) 및 제 22 영역(206v)을 포함하는 산화물 반도체막(206)을 형성한다(도 11a 참조.).
또한, 산화물 반도체막(256) 중에, 환원성을 갖는 막(211)을 개재하여 산화물 반도체막을 저저항화시키는 불순물을 주입함으로써, 환원성을 갖는 막(211)을 구성하는 재료의 일부가 산화물 반도체막(256) 중으로 이동하는 경우가 있다. 그 경우에, 더욱 산화물 반도체막(256)을 저저항화시킬 수 있다.
여기에서, 제 12 영역(206l)은 트랜지스터의 채널 영역으로서 기능하고, 제 19 영역(206s) 및 제 20 영역(206t)은 트랜지스터의 소스 영역 및 드레인 영역으로서 기능한다.
또한, 측벽 절연막(208)의 측벽에 퇴적된 환원성을 갖는 막(211)의 두께분만큼, 산화물 반도체막을 저저항화시키는 불순물이 주입되지 않는 영역이 넓혀지고, 상기 영역(여기에서는, 제 21 영역(206u) 및 제 22 영역(206v)에 상당.)을 LDD 영역으로 할 수 있다.
또한, 제 12 영역(206l)은, 측벽 절연막(208)과 중첩되는 영역분만큼, 제 1 영역(206a)보다도 넓어진다. 측벽 절연막(208)과 중첩되는 산화물 반도체막(206)의 영역은, Loff 영역이 된다.
또한, 측벽 절연막(208)을 가짐으로써, 산화물 반도체막을 저저항화시키는 불순물이, 산화물 반도체막(206)의 채널 영역(여기에서는 제 12 영역(206l))까지 확산되는 것을 억제할 수 있다. 또한, 환원성을 갖는 막(211)의 영향이, 산화물 반도체막(206)의 채널 영역까지 확산되는 것을 억제할 수 있다. 이로 인해, 미세화된 트랜지스터에 있어서의 전기 특성의 저하를 억제할 수 있다.
다음에, 환원성을 갖는 막(211)을 제거한다(도 11b 참조.).
측벽 절연막(208)이 형성되어 있음으로써, 환원성을 갖는 막(211)을 제거할 때에, 환원성을 갖는 막(211)이 완전히 전부 제거되지 않은 경우에도, 게이트 전극(204)과 소스 영역 및 드레인 영역의 쇼트가 일어나기 어려워져, 트랜지스터의 전기 특성의 저하 요인을 저감시킬 수 있다.
이상과 같이 하여, Loff 영역 및 LDD 영역을 갖는 트랜지스터(277)를 제작할 수 있다(도 11b 참조.).
또한, 트랜지스터(277)를 제작후, 제 3 가열 처리를 행하면 바람직하다.
트랜지스터(277)는, Loff 영역 및 LDD 영역을 가지기 때문에, LDD 영역만을 갖는 트랜지스터 및 Loff 영역만을 갖는 트랜지스터와 비교하여, 더욱 핫캐리어 열화 등의 트랜지스터의 열화를 저감시키고, 채널 길이가 짧아짐으로써 임계값 전압이 마이너스 방향으로 시프트하는 것을 억제할 수 있다.
다음에, 트랜지스터를 제작한 후, 배선을 형성할 때까지의 제작 방법의 일례를 나타낸다.
도 12a에 도시하는 트랜지스터는, 기판(200) 위에 형성된 산화물 반도체막(206)과, 산화물 반도체막(206) 위에 형성된 게이트 절연막(212)과, 게이트 절연막(212)을 개재하여 산화물 반도체막(206)과 중첩하여 형성된 게이트 전극(204)을 가진다.
또한, 도시하지 않지만, 산화물 반도체막(206)은, 채널 영역, 소스 영역 및 드레인 영역을 포함한다. 또한, LDD 영역 또는/및 Loff 영역을 포함해도 상관없다.
또한, 도 12a에 도시하는 트랜지스터는, 측벽 절연막(208)을 형성하지 않는 구조이지만, 이하의 설명은 이 구조로 한정되는 것이 아니며, 측벽 절연막(208)을 형성한 구조에 적용 가능하다.
우선, 산화물 반도체막(206)을 가공하여, 섬 형상의 산화물 반도체막(207)을 형성한다(도 12b 참조.).
다음에, 기판(200), 섬 형상의 산화물 반도체막(207), 게이트 전극(204) 및 게이트 절연막(212)을 덮고 제 3 절연막(218)을 성막한다(도 12c 참조.).
다음에, 제 3 절연막(218)에 산화물 반도체막(207)을 노출시키는 한 쌍의 개구부를 형성하고, 상기 개구부를 개재하여 산화물 반도체막(207)과 접하는 한 쌍의 배선(220)을 형성한다(도 12d 참조.).
이상과 같이, 트랜지스터와 접속하는 배선을 형성하면 좋다.
마찬가지로, 트랜지스터를 제작한 후, 배선을 형성할 때까지의 제작 방법의 일례를 나타낸다.
또한, 도 12b까지는, 같은 제작 방법을 채용한다.
우선, 산화물 반도체막(207)과 접하여 한 쌍의 전극(216)을 형성한다(도 13a 참조.). 또한, 도시하지 않지만 한 쌍의 전극(216)은, 산화물 반도체막(207) 아래에 접하여 형성되어 있어도 상관없다.
다음에, 기판(200), 한 쌍의 전극(216), 산화물 반도체막(207), 게이트 전극(204) 및 게이트 절연막(212)을 덮고 제 3 절연막(219)을 성막한다(도 13b 참조.).
다음에, 제 3 절연막(219)에 한 쌍의 전극(216)을 노출시키는 한 쌍의 개구부를 형성하고, 상기 개구부를 개재하여 한 쌍의 전극(216)과 접하는 한 쌍의 배선(221)을 형성한다(도 13c 참조.).
이상과 같이, 트랜지스터와 접속하는 배선을 형성하면 좋다.
이와 같이 하여, 실시형태 1에서 나타낸 저저항 영역을 갖는 산화물 반도체막을 사용한 트랜지스터를 제작할 수 있다.
본 실시형태에 나타낸 트랜지스터는, 자기 정합적으로 저저항 영역을 형성할 수 있기 때문에, 게이트 전극과 소스 영역 및 드레인 영역과의 사이에 기생 용량을 발생시키지 않고, 고속 동작이 가능해진다.
또한, Loff 영역 또는/및 LDD 영역을 가짐으로써, 핫캐리어 열화 등의 트랜지스터의 열화를 저감시키고, 채널 길이가 짧아짐으로써 임계값 전압이 마이너스 방향으로 시프트하는 것을 억제할 수 있다. 이로 인해, 미세화한 트랜지스터에 있어서도, 전기 특성을 양호하게 할 수 있다.
또한, 본 실시형태에서 나타낸 트랜지스터를 적용함으로써, 고성능의 반도체 장치를 높은 제조수율로 제작할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 2에 나타내는 트랜지스터를 사용하여 제작한 액정 표시 장치에 관해서 설명한다. 또한, 본 실시형태에서는 액정 표시 장치에 본 발명의 일형태를 적용한 예에 관해서 설명하지만, 이것으로 한정되는 것은 아니다. 예를 들면, 발광 장치의 하나인 EL(Electro Luminescence) 표시 장치에 본 발명의 일 형태를 적용하는 것도, 당업자라면 용이하게 상도할 수 있는 것이다.
도 14에 액티브 매트릭스 구동 방식의 액정 표시 장치의 회로도를 도시한다. 액정 표시 장치는, 소스선(SL_1 내지 SL_a)(a는 자연수), 게이트선(GL_1 내지 GL_b)(b는 자연수) 및 복수(a×b개)의 화소(2200)를 가진다. 화소(2200)는, 트랜지스터(2230)와, 커패시터(2220)와, 액정 소자(2210)를 포함한다. 이러한 화소(2200)가 복수 모여서 액정 표시 장치의 화소부를 구성한다. 또한, 단순히 소스선 또는 게이트선을 가리키는 경우에는, 소스선(SL) 또는 게이트선(GL)이라고 기재하는 경우도 있다.
트랜지스터(2230)는, 본 발명의 일 형태인 실시형태 2에서 나타내는 트랜지스터를 사용한다. 실시형태 2에서 나타내는 트랜지스터는 전기 특성이 양호한 산화물 반도체를 사용한 트랜지스터이기 때문에, 표시 품위가 높은 표시 장치를 얻을 수 있다.
게이트선(GL)은 트랜지스터(2230)의 게이트와 접속하고, 소스선(SL)은 트랜지스터(2230)의 소스와 접속하고, 트랜지스터(2230)의 드레인은, 커패시터(2220)의 한쪽의 용량 전극 및 액정 소자(2210)의 한쪽의 화소 전극과 접속한다. 커패시터(2220)의 다른쪽의 용량 전극 및 액정 소자(2210)의 다른쪽의 화소 전극은, 공통 전극과 접속한다. 또한, 공통 전극은 게이트선(GL)과 동일층 또한 동일 재료로 형성해도 좋다.
또한, 게이트선(GL)은, 게이트 구동 회로와 접속된다. 게이트 구동 회로는, 실시형태 2에서 나타내는 트랜지스터를 포함해도 좋다.
또한, 소스선(SL)은, 소스 구동 회로와 접속된다. 소스 구동 회로는, 실시형태 2에서 나타내는 트랜지스터를 포함해도 좋다.
또한, 게이트 구동 회로 및 소스 구동 회로 중 어느 하나 또는 양쪽을, 별도 준비된 기판 위에 형성하고, COG(Chip On Glass), 와이어 본딩, 또는 TAB(Tape Automated Bonding) 등의 방법을 사용하여 접속해도 좋다.
또한, 트랜지스터는 정전기 등에 의해 파괴되기 쉽기 때문에, 보호 회로를 형성하는 것이 바람직하다. 보호 회로는, 비선형 소자를 사용하여 구성하는 것이 바람직하다.
게이트선(GL)에 트랜지스터(2230)의 임계값 전압 이상이 되도록 전압을 인가하면, 소스선(SL)으로부터 공급된 전하가 트랜지스터(2230)의 드레인 전류가 되어 커패시터(2220)에 축적된다. 1행분의 충전후, 상기 행에 있는 트랜지스터(2230)는 오프 상태가 되고, 소스선(SL)으로부터 전압이 가해지지 않게 되지만, 커패시터(2220)에 축적된 전하에 의해 필요한 전압을 유지할 수 있다. 그 후, 다음 행의 커패시터(2220)의 충전으로 옮겨간다. 이와 같이 하여, 1행에서부터 b행의 충전을 행한다. 드레인 전류는, 트랜지스터에 있어서 드레인으로부터 채널을 개재하여 소스에 흐르는 전류를 말한다. 드레인 전류는 게이트 전압이 임계값 전압보다도 클 때에 흐른다.
또한, 트랜지스터(2230)에 오프 전류가 작은 트랜지스터를 사용하는 경우, 전압을 유지하는 기간을 길게 할 수 있다. 이 효과에 의해, 움직임이 적은 화상(정지 화상을 포함한다.)에서는, 표시의 재기록 주파수를 저감시킬 수 있고, 더욱 소비 전력의 저감이 가능해진다. 또한, 커패시터(2220)의 용량을 더욱 작게 하는 것이 가능해지기 때문에, 충전에 필요한 소비 전력을 저감시킬 수 있다.
이상과 같이, 본 발명의 일 형태에 의해, 표시 품위가 높고, 소비 전력이 작은 액정 표시 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 2에서 나타내는 트랜지스터를 사용하여, 반도체 기억 장치를 제작하는 예에 관해서 설명한다.
휘발성 반도체 기억 장치의 대표적인 예로서는, 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써, 정보를 기억하는 DRAM(Dynamic Random Access Memory), 플립플롭 등의 회로를 사용하여 기억 내용을 유지하는 SRAM(Static Random Access Memory)이 있다.
불휘발성 반도체 기억 장치의 대표예로서는, 트랜지스터의 게이트와 채널 영역 사이에 노드를 가지고, 상기 노드에 전하를 유지함으로써 기억을 행하는 플래시 메모리가 있다.
상기한 반도체 기억 장치에 포함되는 트랜지스터의 일부에 실시형태 2에서 나타내는 트랜지스터를 적용할 수 있다.
우선은, 실시형태 2에서 나타내는 트랜지스터를 적용한 반도체 기억 장치를 구성하는 메모리 셀에 관해서 도 15a 및 도 15b를 사용하여 설명한다.
메모리 셀은, 비트선(BL)과, 워드선(WL)과, 센스 앰프(SAmp)와, 트랜지스터(Tr)와, 커패시터(C)를 가진다(도 15a 참조.).
커패시터(C)에 유지된 전압의 시간 변화는, 트랜지스터(Tr)의 오프 전류에 의해 도 15b에 도시하는 바와 같이 서서히 저감되어 가는 것이 알려져 있다. 당초 VO에서부터 V1까지 충전된 전압은, 시간이 경과하면 data1을 판독하는 한계점인 VA까지 저감된다. 이 기간을 유지 기간(T_1)으로 한다. 즉, 2치 메모리 셀의 경우, 유지 기간(T_1) 동안에 리프레쉬를 할 필요가 있다.
여기에서, 트랜지스터(Tr)에 실시형태 2에서 나타내는 트랜지스터를 적용하면, 오프 전류가 작기 때문에, 유지 기간(T_1)을 길게 할 수 있다. 즉, 리프레쉬의 빈도를 적게 하는 것이 가능해지기 때문에, 소비 전력을 저감시킬 수 있다. 예를 들면, 오프 전류가 1×10-21A 이하, 바람직하게는 1×10-24A 이하로 된 산화물 반도체막을 사용한 트랜지스터로 메모리 셀을 구성하면, 전력을 공급하지 않고 수일부터 수십년에 걸쳐 데이터를 유지하는 것이 가능해진다.
이상과 같이, 본 발명의 일 형태에 의해, 신뢰성이 높고, 소비 전력이 작은 반도체 기억 장치를 구성하는 메모리 셀을 얻을 수 있다.
다음에, 실시형태 2에서 나타내는 트랜지스터를 적용한 반도체 기억 장치를 구성하는 메모리 셀에 관해서 도 15a 및 도 15b와는 상이한 예에 관해서 도 16a 및 도 16b를 사용하여 설명한다.
도 16a는, 반도체 기억 장치를 구성하는 메모리 셀의 회로도이다. 메모리 셀은, 트랜지스터(Tr_1)와, 트랜지스터(Tr_1)의 게이트와 접속하는 워드선(WL_1)과, 트랜지스터(Tr_1)의 소스와 접속하는 소스선(SL_1)과, 트랜지스터(Tr_2)와, 트랜지스터(Tr_2)의 소스와 접속하는 소스선(SL_2)과, 트랜지스터(Tr_2)의 드레인과 접속하는 드레인선(DL_2)과, 커패시터(C)와, 커패시터(C)의 일단과 접속하는 용량선(CL)과, 커패시터(C)의 타단, 트랜지스터(Tr_1)의 드레인 및 트랜지스터(Tr_2)의 게이트와 접속하는 노드(N)를 가진다.
또한, 본 실시형태에 나타내는 메모리 셀은, 노드(N)의 전위에 따라, 트랜지스터(Tr_2)의 외견상의 임계값 전압이 변동되는 것을 이용한 것이다. 예를 들면, 도 16b는 용량선(CL)의 전압(VCL)과, 트랜지스터(Tr_2)를 흐르는 드레인 전류(Id_2)의 관계를 설명하는 도면이다.
여기에서, 노드(N)는, 트랜지스터(Tr_1)를 개재하여 전압을 조정할 수 있다. 예를 들면, 소스선(SL_1)의 전위를 VDD로 한다. 이 때, 워드선(WL_1)의 전위를 트랜지스터(Tr_1)의 임계값 전압(Vth)에 VDD를 가한 전위 이상으로 함으로써, 노드(N)의 전압을 HIGH로 할 수 있다. 또한, 워드선(WL_1)의 전위를 트랜지스터(Tr_1)의 임계값 전압(Vth) 이하로 함으로써, 노드(N)의 전위를 L0W로 할 수 있다.
이로 인해, N=L0W로 나타낸 VCL=Id_2 커브와, N=HIGH로 나타낸 VCL-Id_2 커브 중 어느 하나를 얻을 수 있다. 즉, N=L0W에서는, VCL=0V에서 Id_2가 작기 때문에, 데이터 0이 된다. 또한, N=HIGH에서는, V=0V에서 Id_2가 크기 때문에, 데이터 1이 된다. 이와 같이 하여, 데이터를 기억할 수 있다.
여기에서, 트랜지스터(Tr_1)에 실시형태 2에서 나타내는 트랜지스터를 적용하면, 상기 트랜지스터는 오프 전류를 매우 작게 할 수 있기 때문에, 노드(N)에 축적된 전하가 트랜지스터(Tr_1)의 소스 및 드레인간을 의도하지 않게 리크되는 것을 억제할 수 있다. 이로 인해, 장기간에 걸쳐 데이터를 유지할 수 있다. 또한, 본 발명의 일 형태를 사용함으로써 트랜지스터(Tr_1)의 임계값 전압이 조정되기 때문에, 기록에 필요한 전압을 저감시키는 것이 가능해지고, 플래시 메모리 등과 비교하여 소비 전력을 저감시킬 수 있다.
또한, 트랜지스터(Tr_2)에, 실시형태 2에서 나타내는 트랜지스터를 적용해도 상관없다.
이상과 같이, 본 발명의 일 형태에 의해, 장기간의 신뢰성이 높고, 소비 전력이 작고, 집적도가 높은 반도체 기억 장치를 얻을 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 5)
실시형태 2에서 나타내는 트랜지스터 또는 실시형태 4에 나타낸 반도체 기억 장치를 적어도 일부에 사용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 17a는, CPU의 구체적인 구성을 도시하는 블록도이다. 도 17a에 도시하는 CPU는, 기판(1190) 위에, 연산 논리 장치(ALU: Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 가지고 있다. 기판(1190)은, 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는, 다른 칩에 형성해도 좋다. 물론, 도 17a에 도시하는 CPU는, 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다.
버스 인터페이스(1198)를 개재하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되고, 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는, 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는, CPU의 프로그램 실행중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하고, 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU 의 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는, 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 17a에 도시하는 CPU에서는, 레지스터(1196)에, 기억 소자가 형성되어 있다. 레지스터(1196)의 기억 소자에는, 실시형태 4에 나타내는 반도체 기억 장치를 사용할 수 있다.
도 17a에 도시하는 CPU에 있어서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작을 행한다. 즉, 레지스터(1196)가 갖는 기억 소자에 있어서, 플립플롭에 의한 데이터의 유지를 행하거나, 캐패시터에 의한 데이터의 유지를 행한다. 플립플롭에 의해 데이터가 유지되고 있는 경우, 레지스터(1196) 내의 기억 소자로의, 전원 전압의 공급이 행해진다. 커패시터에 의해 데이터가 유지되고 있는 경우, 커패시터로의 데이터의 재기록이 행해지고, 레지스터(1196) 내의 기억 소자로의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 17b 또는 도 17c에 도시하는 바와 같이, 기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 주어져 있는 노드간에, 스위칭 소자를 형성함으로써 행할 수 있다. 이하에 도 17b 및 도 17c의 회로를 설명한다.
도 17b 및 도 17c에서는, 기억 소자로의 전원 전위의 공급을 제어하는 스위칭 소자에 실시형태 2에 나타내는 트랜지스터를 사용한 구성의 일례를 도시한다.
도 17b에 도시하는 기억 장치는, 스위칭 소자(1141)와, 기억 소자(1142)를 복수 갖는 기억 소자군(1143)을 가지고 있다. 구체적으로, 각각의 기억 소자(1142)에는, 실시형태 4에 나타내는 기억 소자를 사용할 수 있다. 기억 소자군(1143)이 갖는 각각의 기억 소자(1142)에는, 스위칭 소자(1141)를 개재하여, 하이 레벨의 전원 전위 VDD가 공급되고 있다. 또한, 기억 소자군(1143)이 갖는 각각의 기억 소자(1142)에는, 신호 IN의 전위와, 로우 레벨의 전원 전위 VSS의 전위가 주어지고 있다.
도 17b에서는, 스위칭 소자(1141)로서, 실시형태 2에서 나타낸 오프 전류가 매우 작은 트랜지스터를 사용하고 있고, 상기 트랜지스터는, 그 게이트에 주어지는 신호 SigA에 의해 스위칭이 제어된다.
또한, 도 17b에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하고 있지만, 이것으로 한정되지 않고, 트랜지스터를 복수 갖고 있어도 좋다. 스위칭 소자(1141)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 가지고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 17c에는, 기억 소자군(1143)이 갖는 각각의 기억 소자(1142)에, 스위칭 소자(1141)를 개재하여, 로우 레벨의 전원 전위 VSS가 공급되고 있는, 기억 장치의 일례를 도시한다. 스위칭 소자(1141)에 의해, 기억 소자군(1143)이 갖는 각각의 기억 소자(1142)로의, 로우 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
기억 소자군과, 전원 전위 VDD 또는 전원 전위 VSS가 주어져 있는 노드간에, 스위칭 소자를 형성하고, 일시적으로 CPU의 동작을 정지시키고, 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지하는 것이 가능하여, 소비 전력의 저감을 행할 수 있다. 예를 들면, 퍼스널 컴퓨터의 유저가, 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 동안이라도, CPU의 동작을 정지할 수 있고, 그것에 의해 소비 전력을 저감시킬 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용가능하다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
실시형태 2에서 나타낸 트랜지스터를 사용하여, 대상물의 정보를 판독하는 이미지 센서 기능을 갖는 반도체 장치를 제작할 수 있다.
도 18a에, 이미지 센서 기능을 갖는 반도체 장치의 일례를 도시한다. 도 18a는 포토센서의 등가 회로이며, 도 18b는 포토센서의 일부를 도시하는 단면도이다.
포토다이오드(602)는, 한쪽의 전극이 포토다이오드 리셋 신호선(658)에, 다른쪽의 전극이 트랜지스터(640)의 게이트에 전기적으로 접속되어 있다. 트랜지스터(640)는, 소스 또는 드레인의 한쪽이 포토센서 기준 신호선(672)에, 소스 또는 드레인의 다른쪽이 트랜지스터(656)의 소스 또는 드레인의 한쪽에 전기적으로 접속되어 있다. 트랜지스터(656)는, 게이트가 게이트 신호선(659)에, 소스 또는 드레인의 다른쪽이 포토센서 출력 신호선(671)에 전기적으로 접속되어 있다.
또한, 도 18a에 있어서, 트랜지스터(640), 트랜지스터(656)는 실시형태 2에 나타낸 트랜지스터를 적용할 수 있다.
도 18b는, 포토센서에 있어서의 포토다이오드(602) 및 트랜지스터(640)에 도시하는 단면도이며, 절연 표면을 갖는 기판(601) 위에, 센서로서 기능하는 포토다이오드(602) 및 트랜지스터(640)가 형성되어 있다. 포토다이오드(602), 트랜지스터(640) 위에는 접착층(608)을 사용하여 기판(613)이 형성되어 있다.
트랜지스터(640) 위에는 층간 절연막(633) 및 층간 절연막(634)이 형성되어 있다. 포토다이오드(602)는, 층간 절연막(633) 위에 형성되고, 층간 절연막(633) 위에 형성한 전극(641)과, 층간 절연막(634) 위에 형성된 전극(642) 사이에, 층간 절연막(633)측에서부터 순차적으로 제 1 반도체막(606a), 제 2 반도체막(606b) 및 제 3 반도체막(606c)을 적층한 구조를 가지고 있다.
전극(641)은, 층간 절연막(634)에 형성된 도전막(643)과 전기적으로 접속하고, 전극(642)은 전극(641)을 개재하여 도전막(645)과 전기적으로 접속하고 있다. 도전막(645)은, 트랜지스터(640)의 게이트 전극과 전기적으로 접속하고 있고, 포토다이오드(602)는 트랜지스터(640)와 전기적으로 접속하고 있다.
여기에서는, 제 1 반도체막(606a)으로서 p형의 도전형을 갖는 반도체막과, 제 2 반도체막(606b)으로서 고저항의 반도체막(i형 반도체막), 제 3 반도체막(606c)으로서 n형의 도전형을 갖는 반도체막을 적층하는 pin형의 포토다이오드를 예시하고 있다.
제 1 반도체막(606a)은 p형 반도체막이며, p형을 부여하는 불순물 원소를 포함하는 비정질 실리콘막에 의해 형성할 수 있다. 제 1 반도체막(606a)의 형성에는 13족의 불순물 원소(예를 들면 붕소)를 포함하는 반도체 재료 가스를 사용하고, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 모노실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 또한, 불순물 원소를 포함하지 않는 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입해도 좋다. 또한, 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 바람직하다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는, 열 CVD법, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하면 좋다. 제 1 반도체막(606a)의 막 두께는 10nm 이상 50nm 이하가 되도록 형성하는 것이 바람직하다.
제 2 반도체막(606b)은, i형 반도체막이며, 비정질 실리콘막에 의해 형성한다. 제 2 반도체막(606b)의 형성에는, 반도체 재료 가스를 사용하고, 비정질 실리콘막을 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는, 모노실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 제 2 반도체막(606b)의 형성은, 열 CVD법, 플라즈마 CVD법 또는 스퍼터링법 등에 의해 행하면 좋다. 제 2 반도체막(606b)의 막 두께는 200nm 이상 1000nm 이하가 되도록 형성하는 것이 바람직하다.
제 3 반도체막(606c)은, n형 반도체막이며, n형을 부여하는 불순물 원소를 포함하는 비정질 실리콘막에 의해 형성한다. 제 3 반도체막(606c)의 형성에는, 15족의 불순물 원소(예를 들면 인)를 포함하는 반도체 재료 가스를 사용하고, 플라즈마 CVD법에 의해 형성한다. 반도체 재료 가스로서는 모노실란(SiH4)을 사용하면 좋다. 또는, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용해도 좋다. 또한, 불순물 원소를 포함하지 않는 비정질 실리콘막을 형성한 후에, 확산법이나 이온 주입법을 사용하여 상기 비정질 실리콘막에 불순물 원소를 도입해도 좋다. 이온 주입법 등에 의해 불순물 원소를 도입한 후에 가열 등을 행함으로써, 불순물 원소를 확산시키면 좋다. 이 경우에 비정질 실리콘막을 형성하는 방법으로서는, 열 CVD법, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하면 좋다. 제 3 반도체막(606c)의 막 두께는 20nm 이상 200nm 이하가 되도록 형성하는 것이 바람직하다.
또한, 제 1 반도체막(606a), 제 2 반도체막(606b) 및 제 3 반도체막(606c)은, 비정질 반도체가 아니며, 다결정 반도체를 사용하여 형성해도 좋고, 미결정 반도체를 사용하여 형성해도 좋다.
또한, 광전 효과에서 발생한 정공의 이동도는 전자의 이동도에 비해 작기 때문에, pin형의 포토다이오드는 p형의 반도체막측을 수광면으로 하는 편이 양호한 특성을 나타낸다. 여기에서는, pin형의 포토다이오드가 형성되어 있는 기판(601)의 면으로부터 포토다이오드(602)가 받는 광을 전기 신호로 변환하는 예를 나타낸다. 또한, 수광면으로 한 반도체막측과는 반대 도전형을 갖는 반도체막측으로부터의 광은 외란광이 되기 때문에, 전극은 차광성을 갖는 도전막을 사용하면 좋다. 또한, n형의 반도체막측을 수광면으로서 사용할 수도 있다.
층간 절연막(633) 및 층간 절연막(634)으로서는, 절연성 재료를 사용하고, 그 재료에 따라, 스퍼터링법, 플라즈마 CVD법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용하여 형성할 수 있다.
층간 절연막(633) 및 층간 절연막(634)으로서는, 표면 요철을 저감시키기 위해 평탄화 절연막으로서 기능하는 절연막이 바람직하다. 층간 절연막(633) 및 층간 절연막(634)으로서는, 예를 들면 폴리이미드, 아크릴 수지, 벤조사이클로부텐 수지, 폴리아미드, 에폭시 수지 등의, 내열성을 갖는 유기 절연 재료를 사용할 수 있다. 또한 상기 유기 절연 재료 이외에, 저유전율 재료(low-k재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등의 단층, 또는 적층을 사용할 수 있다.
포토다이오드(602)에 입사하는 광을 검출함으로써, 피검출물의 정보를 판독할 수 있다. 또한, 피검출물의 정보를 판독할 때에 백라이트 등의 광원을 사용할 수 있다.
이상과 같이, 채널 길이 방향으로 채널 형성 영역을 사이에 개재하여 저저항 영역을 포함하는 산화물 반도체막을 갖는 트랜지스터는, 온 특성(예를 들면, 온 전류 및 전계 효과 이동도)이 높고, 고속 동작, 고속 응답이 가능하다. 또한, 미세화도 달성할 수 있다. 따라서, 상기 트랜지스터를 사용함으로써 고성능 및 고신뢰성의 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 실시형태에서는, 실시형태 2 내지 실시형태 5를 적용한 전자 기기의 예에 관해서 설명한다.
도 19a는 휴대형 정보 단말이다. 도 19a에 도시하는 휴대형 정보 단말은, 하우징(9300)과, 버튼(9301)과, 마이크로폰(9302)과, 표시부(9303)와, 스피커(9304)와, 카메라(9305)를 구비하고, 휴대형 전화기로서의 기능을 가진다. 본 발명의 일 형태는, 표시부(9303) 및 카메라(9305)에 적용할 수 있다. 또한, 도시하지 않지만, 본체 내부에 있는 연산 장치, 무선 회로 또는 기억 회로에 본 발명의 일 형태를 적용할 수도 있다.
도 19b는 디스플레이이다. 도 19b에 도시하는 디스플레이는, 하우징(9310)과, 표시부(9311)를 구비한다. 본 발명의 일 형태는, 표시부(9311)에 적용할 수 있다. 본 발명의 일 형태를 적용함으로써, 표시부(9311)의 사이즈를 크게 했을 때에도 표시 품위가 높은 디스플레이로 할 수 있다.
도 19c는, 디지털 스틸 카메라이다. 도 19c에 도시하는 디지털 스틸 카메라는, 하우징(9320)과, 버튼(9321)과, 마이크로폰(9322)과, 표시부(9323)를 구비한다. 본 발명의 일 형태는, 표시부(9323)에 적용할 수 있다. 또한, 도시하지 않지만, 본 발명의 일 형태에 따르는 기억 소자 또는 이미지 센서를 가져도 좋다.
본 발명의 일 형태를 사용함으로써, 전자 기기의 성능을 높이고, 또한 신뢰성을 높일 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는, 저저항화된 산화물 반도체막에 관해서 설명한다.
이하에 시료의 제작 방법에 관해서 설명한다.
우선, 유리 기판을 준비하였다.
다음에, 유리 기판 위에 산화실리콘막을 330nm의 두께로 성막하였다.
산화실리콘막은, 석영 타깃을 사용하고, 스퍼터링법에 의해 성막하였다. 그 밖의 성막 조건은, 성막 전력을 5kW(RF), 성막 압력을 0.4Pa, 성막 가스로서 아르곤을 25sccm 및 산소를 25sccm, 성막시의 기판 온도를 100℃로 하였다.
그 후, CMP 처리를 행하고, 산화실리콘막을 300nm의 두께가 될 때까지 평탄화하였다.
다음에, 산화물 반도체막으로서, In-Sn-Zn-O막을 30nm의 두께로 성막하였다.
산화물 반도체막은, In-Sn-Zn-O 타깃(In:Sn:Zn=2:1:3[원자수비])을 사용하고, 스퍼터링법에 의해 성막하였다. 그 밖의 성막 조건은, 성막 전력을 0.5kW(DC), 성막 압력을 0.4Pa, 성막 가스로서 산소를 50sccm, 성막시의 기판 온도를 300℃로 하였다.
여기까지의 공정으로 제작한 시료를 시료 1로 한다.
또한, 시료 1에 있어서, 산화물 반도체막 위에 환원성을 갖는 막으로서 알루미늄막을 20nm의 두께로 성막하였다.
알루미늄막은, 알루미늄 타깃을 사용하고, 스퍼터링법에 의해 성막하였다. 그 밖의 성막 조건은, 성막 전력을 1kW(DC), 성막 압력을 0.4Pa, 성막 가스로서 아르곤을 50sccm, 성막시의 기판 온도를 실온으로 하였다.
다음에, 가열 처리를 행하였다. 가열 처리는, 질소 분위기에서 1시간 행하였다. 가열 처리의 온도는, 200℃, 300℃ 또는 450℃에서 행하였다.
다음에, 알루미늄막을 제거하였다. 알루미늄막의 제거는, 와코쥰야쿠고교 가부시키가이샤 제조의 혼산 알루미늄액(2.0중량%의 질산과, 9.8중량%의 아세트산과, 72.3중량%의 인산을 함유하는 수용액)을 사용하여 60초간 행하고, 완전히 알루미늄막이 제거되어 있는 것을 확인하였다.
여기에서, 200℃에서 가열 처리를 행한 시료를 시료 2, 300℃에서 가열 처리를 행한 시료를 시료 3, 450℃에서 가열 처리를 행한 시료를 시료 4로 하고, 가열 처리를 행하지 않고 알루미늄막을 제거한 시료를 시료 5로 하였다.
다음에, 시료 1 내지 시료 5의 시트 저항값을 측정하였다. 결과를 도 20에 도시한다.
도 20으로부터, 시료 5는, 시트 저항 측정기의 측정 상한(5MΩ/sq) 이상의 시트 저항값을 갖는 것을 알 수 있었다. 또한, 시료 5와 비교하여, 시료 1 내지 시료 4의 시트 저항값이 저저항화되어 있는 것을 알 수 있다.
특히, 시료 3 및 시료 4가 저저항이었다. 이것에 의해, 산화물 반도체막 위에 알루미늄막을 성막한 후에 300℃ 이상의 가열 처리를 행함으로써, 산화물 반도체막을 보다 저저항화할 수 있는 것을 알 수 있다.
(실시예 2)
본 실시예에서는, 실시예 1과는 상이한 방법으로 산화물 반도체막을 저저항화시킨 예에 관해서 설명한다.
이하에 시료의 제작 방법에 관해서 설명한다.
우선, 유리 기판을 준비하였다.
다음에, 유리 기판 위에 산화실리콘막을 330nm의 두께로 성막하였다.
산화실리콘막은, 석영 타깃을 사용하고, 스퍼터링법에 의해 성막하였다. 그 밖의 성막 조건은, 성막 전력을 5kW(RF), 성막 압력을 0.4Pa, 성막 가스로서 아르곤을 25sccm 및 산소를 25sccm, 성막시의 기판 온도를 100℃로 하였다.
그 후, CMP 처리를 행하여, 산화실리콘막을 300nm의 두께가 될 때까지 평탄화하였다.
다음에, 산화물 반도체막으로서, In-Sn-Zn-O막을 30nm의 두께로 성막하였다.
산화물 반도체막은, In-Sn-Zn-O 타깃(In:Sn:Zn=2:1:3[원자수비])을 사용하고, 스퍼터링법에 의해 성막하였다. 그 밖의 성막 조건은, 성막 전력을 0.5kW(DC), 성막 압력을 0.4Pa, 성막 가스로서 산소를 50sccm, 성막시의 기판 온도를 300℃로 하였다.
다음에, 산화물 반도체막 위에 환원성을 갖는 막으로서 알루미늄막을 20nm의 두께로 성막하였다.
알루미늄막은, 알루미늄 타깃을 사용하고, 스퍼터링법에 의해 성막하였다. 그 밖의 성막 조건은, 성막 전력을 1kW(DC), 성막 압력을 0.4Pa, 성막 가스로서 아르곤을 50sccm, 성막시의 기판 온도를 실온으로 하였다.
다음에, 알루미늄막을 개재하여 산화물 반도체막에 불순물을 주입하였다.
불순물의 주입은, 이온 주입법을 사용하여 행하였다.
불순물로서 인 이온을 5×1014ions/㎠의 농도로 주입한 시료를 시료 6으로 하였다. 또한, 불순물로서 인 이온을 1×1015ions/㎠의 농도로 주입한 시료를 시료7로 하였다. 또한, 불순물로서 인 이온을 3×1015ions/㎠의 농도로 주입한 시료를 시료 8로 하였다. 또한, 가속 전압을 40kV로 하여 행하였다.
마찬가지로, 불순물로서 붕소 이온을 5×1014ions/㎠의 농도로 주입한 시료를 시료 9로 하였다. 또한, 불순물로서 붕소 이온을 1×1015ions/㎠의 농도로 주입한 시료를 시료 10으로 하였다. 또한, 불순물로서 붕소 이온을 3×1015ions/㎠의 농도로 주입한 시료를 시료 11로 하였다. 또한, 가속 전압을 15kV로 하여 행하였다.
다음에, 가열 처리를 행하였다. 가열 처리는, 질소 분위기에서 1시간 행하였다. 가열 처리의 온도는, 200℃ 또는 300℃에서 행하였다.
다음에, 알루미늄막을 제거하였다. 알루미늄막의 제거는, 와코쥰야쿠고교 가부시키가이샤 제조의 혼산 알루미늄액(2.0중량%의 질산과, 9.8중량%의 아세트산과, 72.3중량%의 인산을 함유하는 수용액)을 사용하여 60초간 행하고, 완전히 알루미늄막이 제거되어 있는 것을 확인하였다.
다음에, 시료 6 내지 시료 11의 시트 저항값을 측정하였다. 결과를 도 21에 도시한다.
여기에서, 200℃에서 가열 처리를 행한 시트 저항값을 흰색으로, 300℃에서 가열 처리를 행한 시트 저항값을 그물친 모양으로 나타낸다.
도 21로부터, 시료 6, 시료 9 및 시료 10은 1kΩ/sq 정도까지 저저항화되는 것을 알 수 있었다.
또한, 그 밖의 시료도, 시료 8을 제외하고, 대체 10kΩ/sq 정도 이하까지 저저항화되는 것을 알 수 있었다.
특히, 시료 9를 200℃에서 가열 처리한 산화물 반도체막이 저저항이었다. 이것에 의해, 산화물 반도체막 위에 알루미늄막을 성막한 후에 붕소 이온을 5×1014ions/㎠ 정도의 농도로 주입하고, 200℃에서 가열 처리를 행하면, 산화물 반도체막을 더욱 저저항화할 수 있는 것을 알 수 있다.
100 : 산화물 반도체막 101 : 산소의 일부가 탈리된 영역
102 : 불순물을 포함하는 산화물 반도체막
103 : 산소의 일부가 탈리된 영역
104 : 불순물을 포함하는 산화물 반도체막
105 : 불순물을 포함하는 산소의 일부가 탈리된 영역
106a : 산화물 반도체막 106b : 산화물 반도체막
106c : 산화물 반도체막 110 : 환원성을 갖는 막
111 : 산소를 포함하는 영역 200 : 기판
204 : 게이트 전극 206 : 산화물 반도체막
206a : 제 1 영역 206b : 제 2 영역
206c : 제 3 영역 206d : 제 4 영역
206e : 제 5 영역 206f : 제 6 영역
206g : 제 7 영역 206h : 제 8 영역
206i : 제 9 영역 206j : 제 10 영역
206k : 제 11 영역 206l : 제 12 영역
206m : 제 13 영역 206n : 제 14 영역
206o : 제 15 영역 206p : 제 16 영역
206q : 제 17 영역 206r : 제 18 영역
206s : 제 19 영역 206t : 제 20 영역
206u : 제 21 영역 206v : 제 22 영역
207 : 산화물 반도체막 208 : 측벽 절연막
210 : 환원성을 갖는 막 211 : 환원성을 갖는 막
212 : 게이트 절연막 216 : 한 쌍의 전극
218 : 절연막 219 : 절연막
220 : 배선 221 : 배선
254 : 도전막 256 : 산화물 반도체막
258 : 절연막 262 : 절연막
271 : 트랜지스터 272 : 트랜지스터
273 : 트랜지스터 274 : 트랜지스터
275 : 트랜지스터 276 : 트랜지스터
277 : 트랜지스터 601 : 기판
602 : 포토다이오드 606a : 반도체막
606b : 반도체막 606c : 반도체막
608 : 접착층 613 : 기판
633 : 층간 절연막 634 : 층간 절연막
640 : 트랜지스터 641 : 전극
642 : 전극 643 : 도전막
645 : 도전막 656 : 트랜지스터
658 : 포토다이오드 리셋 신호선 659 : 게이트 신호선
671 : 포토센서 출력 신호선 672 : 포토센서 기준 신호선
1141 : 스위칭 소자 1142 : 기억 소자
1143 : 기억 소자군 1189 : ROM 인터페이스
1190 : 기판 1191 : ALU
1192 : ALU 컨트롤러 1193 : 인스트럭션 디코더
1194 : 인터럽트 컨트롤러 1195 : 타이밍 컨트롤러
1196 : 레지스터 1197 : 레지스터 컨트롤러
1198 : 버스 인터페이스 1199 : ROM
2200 : 화소 2210 : 액정 소자
2220 : 커패시터 2230 : 트랜지스터
3002 : 하지 절연막 3004 : 게이트 전극
3006 : 산화물 반도체막 3006a : 고저항 영역
3006b : 저저항 영역 3007 : 산화물 반도체막
3007a : 고저항 영역 3007b : 저저항 영역
3012 : 게이트 절연막 3016 : 한 쌍의 전극
3018 : 보호 절연막 3020 : 보호막
3022 : 배선 3024 : 측벽 절연막
9300 : 하우징 9301 : 버튼
9302 : 마이크로폰 9303 : 표시부
9304 : 스피커 9305 : 카메라
9310 : 하우징 9311 : 표시부
9320 : 하우징 9321 : 버튼
9322 : 마이크로폰 9323 : 표시부
102 : 불순물을 포함하는 산화물 반도체막
103 : 산소의 일부가 탈리된 영역
104 : 불순물을 포함하는 산화물 반도체막
105 : 불순물을 포함하는 산소의 일부가 탈리된 영역
106a : 산화물 반도체막 106b : 산화물 반도체막
106c : 산화물 반도체막 110 : 환원성을 갖는 막
111 : 산소를 포함하는 영역 200 : 기판
204 : 게이트 전극 206 : 산화물 반도체막
206a : 제 1 영역 206b : 제 2 영역
206c : 제 3 영역 206d : 제 4 영역
206e : 제 5 영역 206f : 제 6 영역
206g : 제 7 영역 206h : 제 8 영역
206i : 제 9 영역 206j : 제 10 영역
206k : 제 11 영역 206l : 제 12 영역
206m : 제 13 영역 206n : 제 14 영역
206o : 제 15 영역 206p : 제 16 영역
206q : 제 17 영역 206r : 제 18 영역
206s : 제 19 영역 206t : 제 20 영역
206u : 제 21 영역 206v : 제 22 영역
207 : 산화물 반도체막 208 : 측벽 절연막
210 : 환원성을 갖는 막 211 : 환원성을 갖는 막
212 : 게이트 절연막 216 : 한 쌍의 전극
218 : 절연막 219 : 절연막
220 : 배선 221 : 배선
254 : 도전막 256 : 산화물 반도체막
258 : 절연막 262 : 절연막
271 : 트랜지스터 272 : 트랜지스터
273 : 트랜지스터 274 : 트랜지스터
275 : 트랜지스터 276 : 트랜지스터
277 : 트랜지스터 601 : 기판
602 : 포토다이오드 606a : 반도체막
606b : 반도체막 606c : 반도체막
608 : 접착층 613 : 기판
633 : 층간 절연막 634 : 층간 절연막
640 : 트랜지스터 641 : 전극
642 : 전극 643 : 도전막
645 : 도전막 656 : 트랜지스터
658 : 포토다이오드 리셋 신호선 659 : 게이트 신호선
671 : 포토센서 출력 신호선 672 : 포토센서 기준 신호선
1141 : 스위칭 소자 1142 : 기억 소자
1143 : 기억 소자군 1189 : ROM 인터페이스
1190 : 기판 1191 : ALU
1192 : ALU 컨트롤러 1193 : 인스트럭션 디코더
1194 : 인터럽트 컨트롤러 1195 : 타이밍 컨트롤러
1196 : 레지스터 1197 : 레지스터 컨트롤러
1198 : 버스 인터페이스 1199 : ROM
2200 : 화소 2210 : 액정 소자
2220 : 커패시터 2230 : 트랜지스터
3002 : 하지 절연막 3004 : 게이트 전극
3006 : 산화물 반도체막 3006a : 고저항 영역
3006b : 저저항 영역 3007 : 산화물 반도체막
3007a : 고저항 영역 3007b : 저저항 영역
3012 : 게이트 절연막 3016 : 한 쌍의 전극
3018 : 보호 절연막 3020 : 보호막
3022 : 배선 3024 : 측벽 절연막
9300 : 하우징 9301 : 버튼
9302 : 마이크로폰 9303 : 표시부
9304 : 스피커 9305 : 카메라
9310 : 하우징 9311 : 표시부
9320 : 하우징 9321 : 버튼
9322 : 마이크로폰 9323 : 표시부
Claims (23)
- 산화물 반도체막의 형성 방법에 있어서,
산화물 반도체막 위에 환원성을 갖는 막을 제공하는 단계로서, 상기 산화물 반도체막의 산소 원자들의 일부가 상기 산화물 반도체막으로부터 상기 환원성을 갖는 상기 막으로 이동되는, 상기 제공 단계와;
상기 환원성을 갖는 상기 막을 제거하는 단계를 포함하는, 산화물 반도체막의 형성 방법. - 제 1 항에 있어서,
가열 처리를 행하는 단계를 더 포함하는, 산화물 반도체막의 형성 방법. - 제 1 항에 있어서,
상기 환원성을 갖는 상기 막의 재료는 마그네슘, 알루미늄, 실리콘, 티타늄, 바나듐, 크롬, 니켈, 이트륨, 지르코늄, 니오븀, 몰리브덴, 세륨, 네오디뮴, 하프늄, 탄탈, 및 텅스텐으로 구성된 그룹으로부터 선택되는, 산화물 반도체막의 형성 방법. - 제 1 항에 있어서,
상기 산화물 반도체막은 결정들을 포함하고,
상기 결정들의 c축들은 상기 산화물 반도체막의 표면의 법선 벡터에 실질적으로 평행한 방향으로 정렬되는, 산화물 반도체막의 형성 방법. - 산화물 반도체막의 형성 방법에 있어서,
산화물 반도체막 위에 환원성을 갖는 막을 제공하는 단계로서, 상기 산화물 반도체막의 산소 원자들의 일부가 상기 산화물 반도체막으로부터 상기 환원성을 갖는 막으로 이동되는, 상기 제공 단계와;
상기 환원성을 갖는 상기 막을 통해 상기 산화물 반도체막에 불순물을 주입하는 단계와;
상기 환원성을 갖는 상기 막을 제거하는 단계를 포함하는, 산화물 반도체막의 형성 방법. - 제 5 항에 있어서,
가열 처리를 행하는 단계를 더 포함하는, 산화물 반도체막의 형성 방법. - 제 5 항에 있어서,
상기 환원성을 갖는 상기 막의 재료는 마그네슘, 알루미늄, 실리콘, 티타늄, 바나듐, 크롬, 니켈, 이트륨, 지르코늄, 니오븀, 몰리브덴, 세륨, 네오디뮴, 하프늄, 탄탈, 및 텅스텐으로 구성된 그룹으로부터 선택되는, 산화물 반도체막의 형성 방법. - 제 5 항에 있어서,
상기 산화물 반도체막은 결정들을 포함하고,
상기 결정들의 c축들은 상기 산화물 반도체막의 표면의 법선 벡터에 실질적으로 평행한 방향으로 정렬되는, 산화물 반도체막의 형성 방법. - 제 5 항에 있어서,
상기 불순물은 수소, 헬륨, 붕소, 질소, 불소, 네온, 알루미늄, 인, 아르곤, 비소, 크립톤, 인듐, 주석, 안티몬, 및 크세논으로 구성된 그룹으로부터 선택되는, 산화물 반도체막의 형성 방법. - 반도체 장치의 제작 방법에 있어서,
기판 위에 산화물 반도체막을 형성하는 단계와;
상기 산화물 반도체막 위에 절연막을 형성하는 단계와;
상기 절연막 위에 도전막을 형성하는 단계와;
상기 도전막 및 상기 절연막을 가공하여 게이트 전극 및 게이트 절연막을 형성하는 단계로서, 상기 산화물 반도체막은 상기 게이트 전극 및 상기 게이트 절연막의 측면 에지들을 넘어 신장되어 상기 산화물 반도체막의 일부들이 노출되는, 상기 형성 단계와;
환원성을 갖는 막이 상기 산화물 반도체막의 일부들과 접하도록 상기 산화물 반도체막 및 상기 게이트 전극 위에 상기 환원성을 갖는 상기 막을 형성하는 단계로서, 상기 산화물 반도체막의 산소 원자들의 일부가 상기 산화물 반도체막으로부터 상기 환원성을 갖는 상기 막으로 이동되는, 상기 막 형성 단계와;
상기 환원성을 갖는 상기 막을 제거하는 단계를 포함하는, 반도체 장치의 제작 방법. - 제 10 항에 있어서,
가열 처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법. - 제 10 항에 있어서,
상기 환원성을 갖는 상기 막의 재료는 마그네슘, 알루미늄, 실리콘, 티타늄, 바나듐, 크롬, 니켈, 이트륨, 지르코늄, 니오븀, 몰리브덴, 세륨, 네오디뮴, 하프늄, 탄탈, 및 텅스텐으로 구성된 그룹으로부터 선택되는, 반도체 장치의 제작 방법. - 제 10 항에 있어서,
상기 산화물 반도체막은 결정들을 포함하고,
상기 결정들의 c축들은 상기 산화물 반도체막의 표면의 법선 벡터에 실질적으로 평행한 방향으로 정렬되는, 반도체 장치의 제작 방법. - 반도체 장치의 제작 방법에 있어서,
기판 위에 산화물 반도체막을 형성하는 단계와;
상기 산화물 반도체막 위에 절연막을 형성하는 단계와;
상기 절연막 위에 도전막을 형성하는 단계와;
상기 도전막 및 상기 절연막을 가공하여 게이트 전극 및 게이트 절연막을 형성하는 단계로서, 상기 산화물 반도체막은 상기 게이트 전극 및 상기 게이트 절연막의 측면 에지들을 넘어 신장되어 상기 산화물 반도체막의 일부들이 노출되는, 상기 형성 단계와;
환원성을 갖는 막이 상기 산화물 반도체막의 일부들과 접하도록 상기 산화물 반도체막 및 상기 게이트 전극 위에 상기 환원성을 갖는 상기 막을 형성하는 단계로서, 상기 산화물 반도체막의 산소 원자들의 일부가 상기 산화물 반도체막으로부터 상기 환원성을 갖는 상기 막으로 이동되는, 상기 막 형성 단계와;
상기 게이트 전극을 마스크로 사용하여 상기 환원성을 갖는 상기 막을 통해 상기 산화물 반도체막의 일부들에 상기 산화물 반도체막을 저저항화시키는 불순물을 주입하는 단계와;
상기 환원성을 갖는 상기 막을 제거하는 단계를 포함하는, 반도체 장치의 제작 방법. - 제 14 항에 있어서,
가열 처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법. - 제 14 항에 있어서,
상기 환원성을 갖는 상기 막의 재료는 마그네슘, 알루미늄, 실리콘, 티타늄, 바나듐, 크롬, 니켈, 이트륨, 지르코늄, 니오븀, 몰리브덴, 세륨, 네오디뮴, 하프늄, 탄탈, 및 텅스텐으로 구성된 그룹으로부터 선택되는, 반도체 장치의 제작 방법. - 제 14 항에 있어서,
상기 산화물 반도체막은 결정들을 포함하고,
상기 결정들의 c축들은 상기 산화물 반도체막의 표면의 법선 벡터에 실질적으로 평행한 방향으로 정렬되는, 반도체 장치의 제작 방법. - 제 14 항에 있어서,
상기 불순물은 수소, 헬륨, 붕소, 질소, 불소, 네온, 알루미늄, 인, 아르곤, 비소, 크립톤, 인듐, 주석, 안티몬, 및 크세논으로 구성된 그룹으로부터 선택되는, 반도체 장치의 제작 방법. - 반도체 장치의 제작 방법에 있어서,
기판 위에 산화물 반도체막을 형성하는 단계와;
상기 산화물 반도체막 위에 제 1 절연막을 형성하는 단계와;
상기 제 1 절연막 위에 도전막을 형성하는 단계와;
상기 도전막 및 상기 제 1 절연막을 가공하여 게이트 전극 및 게이트 절연막을 형성하는 단계로서, 상기 산화물 반도체막은 상기 게이트 전극 및 상기 게이트 절연막의 측면 에지들을 넘어 신장되어 상기 산화물 반도체막의 일부들이 노출되는, 상기 형성 단계와;
상기 게이트 전극을 덥도록 제 2 절연막을 형성하는 단계와;
상기 제 2 절연막을 가공하여 상기 게이트 전극의 측벽에 접하는 측벽 절연막을 형성하는 단계와;
환원성을 갖는 막이 상기 산화물 반도체막의 일부들과 접하도록 상기 산화물 반도체막, 상기 게이트 전극, 및 상기 측벽 절연막 위에 상기 환원성을 갖는 상기 막을 형성하는 단계로서, 상기 산화물 반도체막의 산소 원자들의 일부가 상기 산화물 반도체막으로부터 상기 환원성을 갖는 상기 막으로 이동되는, 상기 막 형성 단계와;
상기 게이트 전극 및 상기 측벽 절연막을 마스크들로 사용하여 상기 환원성을 갖는 상기 막을 통해 상기 산화물 반도체막의 일부들에 상기 산화물 반도체막을 저저항화시키는 불순물을 주입하는 단계와;
상기 환원성을 갖는 상기 막을 제거하는 단계를 포함하는, 반도체 장치의 제작 방법. - 제 19 항에 있어서,
가열 처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법. - 제 19 항에 있어서,
상기 환원성을 갖는 상기 막의 재료는 마그네슘, 알루미늄, 실리콘, 티타늄, 바나듐, 크롬, 니켈, 이트륨, 지르코늄, 니오븀, 몰리브덴, 세륨, 네오디뮴, 하프늄, 탄탈, 및 텅스텐으로 구성된 그룹으로부터 선택되는, 반도체 장치의 제작 방법. - 제 19 항에 있어서,
상기 산화물 반도체막은 결정들을 포함하고,
상기 결정들의 c축들은 상기 산화물 반도체막의 표면의 법선 벡터에 실질적으로 평행한 방향으로 정렬되는, 반도체 장치의 제작 방법. - 제 19 항에 있어서,
상기 불순물은 수소, 헬륨, 붕소, 질소, 불소, 네온, 알루미늄, 인, 아르곤, 비소, 크립톤, 인듐, 주석, 안티몬, 및 크세논으로 구성된 그룹으로부터 선택되는, 반도체 장치의 제작 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105472208A (zh) * | 2014-09-09 | 2016-04-06 | 鸿富锦精密工业（深圳）有限公司 | 摄像机及其转向机构 |
| KR20210094500A (ko) * | 2013-09-11 | 2021-07-29 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 박막 트랜지스터를 포함하는 표시장치 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102870221B (zh) * | 2010-06-08 | 2014-03-26 | 夏普株式会社 | 薄膜晶体管基板、具有它的液晶显示装置和薄膜晶体管基板的制造方法 |
| US9246011B2 (en) | 2012-11-30 | 2016-01-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2014175503A (ja) | 2013-03-08 | 2014-09-22 | Kobe Steel Ltd | 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置 |
| JP6111458B2 (ja) * | 2013-03-28 | 2017-04-12 | 株式会社Ｊｏｌｅｄ | 半導体装置、表示装置および電子機器 |
| KR20160009626A (ko) * | 2013-05-21 | 2016-01-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 산화물 반도체막 및 그 형성 방법 |
| WO2015010825A1 (en) * | 2013-07-24 | 2015-01-29 | Imec Vzw | Method for improving the electrical conductivity of metal oxide semiconductor layers |
| JP6506545B2 (ja) | 2013-12-27 | 2019-04-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2015097595A1 (en) | 2013-12-27 | 2015-07-02 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| US9929044B2 (en) * | 2014-01-30 | 2018-03-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
| US9917110B2 (en) * | 2014-03-14 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9337030B2 (en) * | 2014-03-26 | 2016-05-10 | Intermolecular, Inc. | Method to grow in-situ crystalline IGZO using co-sputtering targets |
| CN106537567B (zh) * | 2014-07-16 | 2019-08-27 | 株式会社日本有机雷特显示器 | 晶体管、显示装置和电子设备 |
| US10338446B2 (en) * | 2014-12-16 | 2019-07-02 | Sharp Kabushiki Kaisha | Semiconductor device having low resistance source and drain regions |
| JP6986831B2 (ja) | 2015-07-17 | 2021-12-22 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| CN106409919A (zh) * | 2015-07-30 | 2017-02-15 | 株式会社半导体能源研究所 | 半导体装置以及包括该半导体装置的显示装置 |
| JP6725357B2 (ja) | 2015-08-03 | 2020-07-15 | 株式会社半導体エネルギー研究所 | 半導体装置、半導体装置の作製方法 |
| JP6850096B2 (ja) | 2015-09-24 | 2021-03-31 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法及び電子機器の作製方法 |
| WO2017064590A1 (en) | 2015-10-12 | 2017-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US11121025B2 (en) * | 2018-09-27 | 2021-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layer for side wall passivation |
| CN113437018B (zh) * | 2021-06-02 | 2023-02-24 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板的制造方法、阵列基板以及显示面板 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003168690A (ja) * | 2001-11-30 | 2003-06-13 | Seiko Epson Corp | トランジスタ及びトランジスタの製造方法 |
| US20070241327A1 (en) * | 2006-04-18 | 2007-10-18 | Samsung Electronics Co. Ltd. | Fabrication methods of a ZnO thin film structure and a ZnO thin film transistor, and a ZnO thin film structure and a ZnO thin film transistor |
| US20100224873A1 (en) * | 2009-03-06 | 2010-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US20110147739A1 (en) * | 2009-12-18 | 2011-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
Family Cites Families (126)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198861A (ja) | 1984-03-23 | 1985-10-08 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH0244256B2 (ja) | 1987-01-28 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244258B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244260B2 (ja) | 1987-02-24 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPS63210023A (ja) | 1987-02-24 | 1988-08-31 | Natl Inst For Res In Inorg Mater | ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法 |
| JPH0244262B2 (ja) | 1987-02-27 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH0244263B2 (ja) | 1987-04-22 | 1990-10-03 | Kagaku Gijutsucho Mukizaishitsu Kenkyushocho | Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho |
| JPH05251705A (ja) | 1992-03-04 | 1993-09-28 | Fuji Xerox Co Ltd | 薄膜トランジスタ |
| JP3298974B2 (ja) | 1993-03-23 | 2002-07-08 | 電子科学株式会社 | 昇温脱離ガス分析装置 |
| JP3173760B2 (ja) * | 1994-11-11 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3479375B2 (ja) | 1995-03-27 | 2003-12-15 | 科学技術振興事業団 | 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法 |
| DE69635107D1 (de) | 1995-08-03 | 2005-09-29 | Koninkl Philips Electronics Nv | Halbleiteranordnung mit einem transparenten schaltungselement |
| JP3625598B2 (ja) | 1995-12-30 | 2005-03-02 | 三星電子株式会社 | 液晶表示装置の製造方法 |
| JPH1174536A (ja) | 1997-01-09 | 1999-03-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP4170454B2 (ja) | 1998-07-24 | 2008-10-22 | Ｈｏｙａ株式会社 | 透明導電性酸化物薄膜を有する物品及びその製造方法 |
| JP2000150861A (ja) | 1998-11-16 | 2000-05-30 | Tdk Corp | 酸化物薄膜 |
| JP3276930B2 (ja) | 1998-11-17 | 2002-04-22 | 科学技術振興事業団 | トランジスタ及び半導体装置 |
| TW460731B (en) | 1999-09-03 | 2001-10-21 | Ind Tech Res Inst | Electrode structure and production method of wide viewing angle LCD |
| JP4089858B2 (ja) | 2000-09-01 | 2008-05-28 | 国立大学法人東北大学 | 半導体デバイス |
| JP2002124665A (ja) * | 2000-10-12 | 2002-04-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR20020038482A (ko) | 2000-11-15 | 2002-05-23 | 모리시타 요이찌 | 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널 |
| JP3997731B2 (ja) | 2001-03-19 | 2007-10-24 | 富士ゼロックス株式会社 | 基材上に結晶性半導体薄膜を形成する方法 |
| JP2002289859A (ja) | 2001-03-23 | 2002-10-04 | Minolta Co Ltd | 薄膜トランジスタ |
| JP4090716B2 (ja) | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
| JP3925839B2 (ja) | 2001-09-10 | 2007-06-06 | シャープ株式会社 | 半導体記憶装置およびその試験方法 |
| JP4164562B2 (ja) | 2002-09-11 | 2008-10-15 | 独立行政法人科学技術振興機構 | ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ |
| EP1443130B1 (en) | 2001-11-05 | 2011-09-28 | Japan Science and Technology Agency | Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film |
| JP4083486B2 (ja) | 2002-02-21 | 2008-04-30 | 独立行政法人科学技術振興機構 | ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法 |
| US7049190B2 (en) | 2002-03-15 | 2006-05-23 | Sanyo Electric Co., Ltd. | Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device |
| JP3933591B2 (ja) | 2002-03-26 | 2007-06-20 | 淳二 城戸 | 有機エレクトロルミネッセント素子 |
| US7339187B2 (en) | 2002-05-21 | 2008-03-04 | State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University | Transistor structures |
| JP2004022625A (ja) | 2002-06-13 | 2004-01-22 | Murata Mfg Co Ltd | 半導体デバイス及び該半導体デバイスの製造方法 |
| US7105868B2 (en) | 2002-06-24 | 2006-09-12 | Cermet, Inc. | High-electron mobility transistor with zinc oxide |
| US7067843B2 (en) | 2002-10-11 | 2006-06-27 | E. I. Du Pont De Nemours And Company | Transparent oxide semiconductor thin film transistors |
| JP4166105B2 (ja) | 2003-03-06 | 2008-10-15 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2004273732A (ja) | 2003-03-07 | 2004-09-30 | Sharp Corp | アクティブマトリクス基板およびその製造方法 |
| JP4108633B2 (ja) | 2003-06-20 | 2008-06-25 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法ならびに電子デバイス |
| US7262463B2 (en) | 2003-07-25 | 2007-08-28 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| EP2246894B2 (en) | 2004-03-12 | 2018-10-10 | Japan Science and Technology Agency | Method for fabricating a thin film transistor having an amorphous oxide as a channel layer |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
| US7145174B2 (en) | 2004-03-12 | 2006-12-05 | Hewlett-Packard Development Company, Lp. | Semiconductor device |
| US7282782B2 (en) | 2004-03-12 | 2007-10-16 | Hewlett-Packard Development Company, L.P. | Combined binary oxide semiconductor device |
| US7211825B2 (en) | 2004-06-14 | 2007-05-01 | Yi-Chi Shih | Indium oxide-based thin film transistors and circuits |
| JP2006100760A (ja) | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US7285501B2 (en) | 2004-09-17 | 2007-10-23 | Hewlett-Packard Development Company, L.P. | Method of forming a solution processed device |
| US7298084B2 (en) | 2004-11-02 | 2007-11-20 | 3M Innovative Properties Company | Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes |
| US7829444B2 (en) | 2004-11-10 | 2010-11-09 | Canon Kabushiki Kaisha | Field effect transistor manufacturing method |
| JP5118812B2 (ja) | 2004-11-10 | 2013-01-16 | キヤノン株式会社 | 電界効果型トランジスタ |
| US7453065B2 (en) | 2004-11-10 | 2008-11-18 | Canon Kabushiki Kaisha | Sensor and image pickup device |
| US7791072B2 (en) | 2004-11-10 | 2010-09-07 | Canon Kabushiki Kaisha | Display |
| KR100998527B1 (ko) | 2004-11-10 | 2010-12-07 | 고쿠리츠다이가쿠호진 토쿄고교 다이가꾸 | 비정질 산화물 및 전계 효과 트랜지스터 |
| RU2358354C2 (ru) | 2004-11-10 | 2009-06-10 | Кэнон Кабусики Кайся | Светоизлучающее устройство |
| US7863611B2 (en) | 2004-11-10 | 2011-01-04 | Canon Kabushiki Kaisha | Integrated circuits utilizing amorphous oxides |
| US7579224B2 (en) | 2005-01-21 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a thin film semiconductor device |
| US7608531B2 (en) | 2005-01-28 | 2009-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| TWI562380B (en) | 2005-01-28 | 2016-12-11 | Semiconductor Energy Lab Co Ltd | Semiconductor device, electronic device, and method of manufacturing semiconductor device |
| US7858451B2 (en) | 2005-02-03 | 2010-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device, semiconductor device and manufacturing method thereof |
| US7948171B2 (en) | 2005-02-18 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device |
| US20060197092A1 (en) | 2005-03-03 | 2006-09-07 | Randy Hoffman | System and method for forming conductive material on a substrate |
| US8681077B2 (en) | 2005-03-18 | 2014-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and display device, driving method and electronic apparatus thereof |
| WO2006105077A2 (en) | 2005-03-28 | 2006-10-05 | Massachusetts Institute Of Technology | Low voltage thin film transistor with high-k dielectric material |
| US7645478B2 (en) | 2005-03-31 | 2010-01-12 | 3M Innovative Properties Company | Methods of making displays |
| US8300031B2 (en) | 2005-04-20 | 2012-10-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element |
| JP2006344849A (ja) * | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US7691666B2 (en) | 2005-06-16 | 2010-04-06 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7402506B2 (en) | 2005-06-16 | 2008-07-22 | Eastman Kodak Company | Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby |
| US7507618B2 (en) | 2005-06-27 | 2009-03-24 | 3M Innovative Properties Company | Method for making electronic devices using metal oxide nanoparticles |
| KR100711890B1 (ko) | 2005-07-28 | 2007-04-25 | 삼성에스디아이 주식회사 | 유기 발광표시장치 및 그의 제조방법 |
| JP2007059128A (ja) | 2005-08-23 | 2007-03-08 | Canon Inc | 有機ｅｌ表示装置およびその製造方法 |
| JP4280736B2 (ja) | 2005-09-06 | 2009-06-17 | キヤノン株式会社 | 半導体素子 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| JP5116225B2 (ja) | 2005-09-06 | 2013-01-09 | キヤノン株式会社 | 酸化物半導体デバイスの製造方法 |
| JP4850457B2 (ja) | 2005-09-06 | 2012-01-11 | キヤノン株式会社 | 薄膜トランジスタ及び薄膜ダイオード |
| EP1998375A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method |
| JP5037808B2 (ja) | 2005-10-20 | 2012-10-03 | キヤノン株式会社 | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
| KR101358954B1 (ko) | 2005-11-15 | 2014-02-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 다이오드 및 액티브 매트릭스 표시장치 |
| TWI292281B (en) | 2005-12-29 | 2008-01-01 | Ind Tech Res Inst | Pixel structure of active organic light emitting diode and method of fabricating the same |
| US7867636B2 (en) | 2006-01-11 | 2011-01-11 | Murata Manufacturing Co., Ltd. | Transparent conductive film and method for manufacturing the same |
| JP4977478B2 (ja) | 2006-01-21 | 2012-07-18 | 三星電子株式会社 | ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法 |
| US7576394B2 (en) | 2006-02-02 | 2009-08-18 | Kochi Industrial Promotion Center | Thin film transistor including low resistance conductive thin films and manufacturing method thereof |
| JP5015470B2 (ja) * | 2006-02-15 | 2012-08-29 | 財団法人高知県産業振興センター | 薄膜トランジスタ及びその製法 |
| US7977169B2 (en) | 2006-02-15 | 2011-07-12 | Kochi Industrial Promotion Center | Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof |
| KR20070101595A (ko) | 2006-04-11 | 2007-10-17 | 삼성전자주식회사 | ＺｎＯ ＴＦＴ |
| US20070252928A1 (en) | 2006-04-28 | 2007-11-01 | Toppan Printing Co., Ltd. | Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof |
| JP5028033B2 (ja) | 2006-06-13 | 2012-09-19 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4609797B2 (ja) | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| JP4999400B2 (ja) | 2006-08-09 | 2012-08-15 | キヤノン株式会社 | 酸化物半導体膜のドライエッチング方法 |
| JP4404881B2 (ja) * | 2006-08-09 | 2010-01-27 | 日本電気株式会社 | 薄膜トランジスタアレイ、その製造方法及び液晶表示装置 |
| JP4332545B2 (ja) | 2006-09-15 | 2009-09-16 | キヤノン株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP5164357B2 (ja) | 2006-09-27 | 2013-03-21 | キヤノン株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP4274219B2 (ja) | 2006-09-27 | 2009-06-03 | セイコーエプソン株式会社 | 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置 |
| US7622371B2 (en) | 2006-10-10 | 2009-11-24 | Hewlett-Packard Development Company, L.P. | Fused nanocrystal thin film semiconductor and method |
| US7772021B2 (en) | 2006-11-29 | 2010-08-10 | Samsung Electronics Co., Ltd. | Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays |
| JP2008140684A (ja) | 2006-12-04 | 2008-06-19 | Toppan Printing Co Ltd | カラーｅｌディスプレイおよびその製造方法 |
| KR101303578B1 (ko) | 2007-01-05 | 2013-09-09 | 삼성전자주식회사 | 박막 식각 방법 |
| US8207063B2 (en) | 2007-01-26 | 2012-06-26 | Eastman Kodak Company | Process for atomic layer deposition |
| KR100858088B1 (ko) * | 2007-02-28 | 2008-09-10 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법 |
| KR100851215B1 (ko) | 2007-03-14 | 2008-08-07 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치 |
| US7795613B2 (en) | 2007-04-17 | 2010-09-14 | Toppan Printing Co., Ltd. | Structure with transistor |
| KR101325053B1 (ko) | 2007-04-18 | 2013-11-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR20080094300A (ko) | 2007-04-19 | 2008-10-23 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 |
| KR101334181B1 (ko) | 2007-04-20 | 2013-11-28 | 삼성전자주식회사 | 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법 |
| CN101663762B (zh) | 2007-04-25 | 2011-09-21 | 佳能株式会社 | 氧氮化物半导体 |
| JP5043499B2 (ja) * | 2007-05-02 | 2012-10-10 | 財団法人高知県産業振興センター | 電子素子及び電子素子の製造方法 |
| KR101345376B1 (ko) | 2007-05-29 | 2013-12-24 | 삼성전자주식회사 | ＺｎＯ 계 박막 트랜지스터 및 그 제조방법 |
| KR101092483B1 (ko) * | 2007-05-31 | 2011-12-13 | 캐논 가부시끼가이샤 | 산화물 반도체를 사용한 박막트랜지스터의 제조 방법 |
| US7972898B2 (en) * | 2007-09-26 | 2011-07-05 | Eastman Kodak Company | Process for making doped zinc oxide |
| US8202365B2 (en) | 2007-12-17 | 2012-06-19 | Fujifilm Corporation | Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film |
| JP5264197B2 (ja) * | 2008-01-23 | 2013-08-14 | キヤノン株式会社 | 薄膜トランジスタ |
| KR101496148B1 (ko) * | 2008-05-15 | 2015-02-27 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
| JP5510767B2 (ja) * | 2008-06-19 | 2014-06-04 | 出光興産株式会社 | 薄膜トランジスタおよびその製造方法 |
| US7812346B2 (en) * | 2008-07-16 | 2010-10-12 | Cbrite, Inc. | Metal oxide TFT with improved carrier mobility |
| JP4623179B2 (ja) | 2008-09-18 | 2011-02-02 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP5451280B2 (ja) | 2008-10-09 | 2014-03-26 | キヤノン株式会社 | ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置 |
| CN105679766A (zh) * | 2009-09-16 | 2016-06-15 | 株式会社半导体能源研究所 | 晶体管及显示设备 |
| KR101969253B1 (ko) * | 2009-10-08 | 2019-04-15 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR102329380B1 (ko) * | 2009-10-09 | 2021-11-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2011055620A1 (en) * | 2009-11-06 | 2011-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR20190000365A (ko) | 2010-02-26 | 2019-01-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치를 제작하기 위한 방법 |
| JP5708910B2 (ja) * | 2010-03-30 | 2015-04-30 | ソニー株式会社 | 薄膜トランジスタおよびその製造方法、並びに表示装置 |
| JP2012015436A (ja) * | 2010-07-05 | 2012-01-19 | Sony Corp | 薄膜トランジスタおよび表示装置 |
| US8941112B2 (en) | 2010-12-28 | 2015-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| WO2012090973A1 (en) | 2010-12-28 | 2012-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| WO2012090799A1 (en) | 2010-12-28 | 2012-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US9443984B2 (en) | 2010-12-28 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8797303B2 (en) * | 2011-03-21 | 2014-08-05 | Qualcomm Mems Technologies, Inc. | Amorphous oxide semiconductor thin film transistor fabrication method |
-
2012
- 2012-07-12 US US13/547,451 patent/US8716073B2/en not_active Expired - Fee Related
- 2012-07-16 TW TW101125527A patent/TWI553742B/zh active
- 2012-07-18 JP JP2012159183A patent/JP6006559B2/ja not_active Expired - Fee Related
- 2012-07-20 KR KR1020120079239A patent/KR102013127B1/ko active IP Right Grant
-
2014
- 2014-03-27 US US14/227,231 patent/US9006735B2/en active Active
-
2016
- 2016-06-24 JP JP2016125708A patent/JP6268228B2/ja not_active Expired - Fee Related
-
2017
- 2017-12-25 JP JP2017247146A patent/JP6522100B2/ja active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003168690A (ja) * | 2001-11-30 | 2003-06-13 | Seiko Epson Corp | トランジスタ及びトランジスタの製造方法 |
| US20070241327A1 (en) * | 2006-04-18 | 2007-10-18 | Samsung Electronics Co. Ltd. | Fabrication methods of a ZnO thin film structure and a ZnO thin film transistor, and a ZnO thin film structure and a ZnO thin film transistor |
| US20100224873A1 (en) * | 2009-03-06 | 2010-09-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US20110147739A1 (en) * | 2009-12-18 | 2011-06-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
Non-Patent Citations (1)
| Title |
|---|
| (비특허문헌 1) Narihiro Morosawa, Yoshihiro Ohshima, Mitsuo Morooka, Toshiaki Arai, Tatsuya Sasaoka, 「A Novel Self-Aligned Top-Gate Oxide TFT for AM-OLED Displays」, SID 11 DIGEST pp479-482 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210094500A (ko) * | 2013-09-11 | 2021-07-29 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 박막 트랜지스터를 포함하는 표시장치 |
| CN105472208A (zh) * | 2014-09-09 | 2016-04-06 | 鸿富锦精密工业（深圳）有限公司 | 摄像机及其转向机构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2018082195A (ja) | 2018-05-24 |
| US8716073B2 (en) | 2014-05-06 |
| US20130023087A1 (en) | 2013-01-24 |
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| US9006735B2 (en) | 2015-04-14 |
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| JP6006559B2 (ja) | 2016-10-12 |
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| TW201306139A (zh) | 2013-02-01 |
| KR102013127B1 (ko) | 2019-08-22 |
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