JP2016189482A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016189482A
JP2016189482A JP2016125708A JP2016125708A JP2016189482A JP 2016189482 A JP2016189482 A JP 2016189482A JP 2016125708 A JP2016125708 A JP 2016125708A JP 2016125708 A JP2016125708 A JP 2016125708A JP 2016189482 A JP2016189482 A JP 2016189482A
Authority
JP
Japan
Prior art keywords
region
film
oxide semiconductor
semiconductor film
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016125708A
Other languages
English (en)
Other versions
JP6268228B2 (ja
Inventor
山崎　舜平
Shunpei Yamazaki
舜平 山崎
普司 大野
Hiroshi Ono
普司 大野
優一 佐藤
Yuichi Sato
優一 佐藤
純一 肥塚
Junichi Hizuka
純一 肥塚
祐朗 手塚
Yoshiaki Tezuka
祐朗 手塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2016189482A publication Critical patent/JP2016189482A/ja
Application granted granted Critical
Publication of JP6268228B2 publication Critical patent/JP6268228B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】トランジスタに用いることが可能な、低抵抗領域を有する酸化物半導体膜を提供する。また、高速動作が可能な、酸化物半導体膜を用いたトランジスタを生産性高く提供する。また、高速動作が可能な、酸化物半導体膜を用いたトランジスタを有する高性能の半導体装置を生産性高く提供する。【解決手段】酸化物半導体膜上に還元性を有する膜を成膜し、次に酸化物半導体膜から還元性を有する膜へ酸素の一部を移動させ、次に還元性を有する膜を介して酸化物半導体膜に不純物を注入した後、還元性を有する膜を除去することで、酸化物半導体膜に低抵抗領域を形成する。【選択図】図１

Description

本発明は、半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般をいう。従って、電気光学装置、半導体回路および電子機器は全て半導体装置である
。
絶縁表面を有する基板上に形成された半導体膜を用いてトランジスタを構成する技術が注
目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような
電子デバイスに広く応用されている。トランジスタに適用可能な半導体膜としてシリコン
系半導体膜が広く知られているが、その他にも酸化物半導体膜が注目されている。
酸化物半導体膜を用いたトランジスタとしては、より高機能な半導体装置への応用のため
に、より高い電気特性が求められている。酸化物半導体膜を用いたトランジスタにおいて
、アルミニウム反応法により自己整合的に低抵抗なソース領域およびドレイン領域を形成
し、寄生容量を低減することで高速動作を可能とする技術が報告されている（非特許文献
１参照。）。
Ｎａｒｉｈｉｒｏ Ｍｏｒｏｓａｗａ， Ｙｏｓｈｉｈｉｒｏ Ｏｈｓｈｉｍａ， Ｍｉｔｓｕｏ Ｍｏｒｏｏｋａ， Ｔｏｓｈｉａｋｉ Ａｒａｉ， Ｔａｔｓｕｙａ Ｓａｓａｏｋａ， 「Ａ Ｎｏｖｅｌ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｔｏｐ−Ｇａｔｅ Ｏｘｉｄｅ ＴＦＴ ｆｏｒ ＡＭ−ＯＬＥＤ Ｄｉｓｐｌａｙｓ」、 ＳＩＤ １１ ＤＩＧＥＳＴ ｐｐ４７９−４８２
トランジスタに用いることが可能な、低抵抗領域を有する酸化物半導体膜を提供すること
を課題の一とする。
寄生容量を低減することで高速動作が可能な、酸化物半導体膜を用いたトランジスタを生
産性高く提供することを課題の一とする。
また、寄生容量を低減することで高速動作が可能な、酸化物半導体膜を用いたトランジス
タを有する高性能の半導体装置を生産性高く提供することを課題の一とする。
酸化物半導体膜上に還元性を有する膜を成膜し、酸化物半導体膜から還元性を有する膜へ
酸素の一部を移動させた後、還元性を有する膜を除去することで、酸化物半導体膜に低抵
抗領域を形成する。
または、酸化物半導体膜上に還元性を有する膜を成膜し、次に還元性を有する膜を介して
酸化物半導体膜に不純物を注入し、次に酸化物半導体膜から還元性を有する膜へ酸素の一
部を移動させた後、還元性を有する膜を除去することで、酸化物半導体膜に低抵抗領域を
形成する。
または、酸化物半導体膜上に還元性を有する膜を成膜し、次に酸化物半導体膜から還元性
を有する膜へ酸素の一部を移動させ、次に還元性を有する膜を介して酸化物半導体膜に不
純物を注入した後、還元性を有する膜を除去することで、酸化物半導体膜に低抵抗領域を
形成する。
なお、酸化物半導体膜から還元性を有する膜へ酸素の一部を移動する、とは、酸化物半導
体膜を構成する酸素原子の一部が還元性を有する膜に取り込まれることをいう。
なお、酸化物半導体膜から還元性を有する膜へ酸素の一部が移動する際に、還元性を有す
る膜を構成する材料の一部が酸化物半導体膜へ移動することがある。還元性を有する膜の
材料の一部が酸化物半導体膜に移動することで、還元性を有する膜の材料により酸化物半
導体膜にキャリアが生成され、酸化物半導体膜をさらに低抵抗化することが可能となる。
具体的には、還元性を有する膜の材料は酸化物半導体膜において、ドナーまたはアクセプ
ターとして機能する。
還元性を有する膜は、還元性を有する、金属膜または半金属膜を用いればよい。
例えば、還元性を有する膜として、マグネシウム、アルミニウム、シリコン、チタン、バ
ナジウム、クロム、ニッケル、イットリウム、ジルコニウム、ニオブ、モリブデン、セリ
ウム、ネオジム、ハフニウム、タンタルまたはタングステンを用いればよい。
または、還元性を有する膜として、酸化還元電位がタングステン以下である材料を用いて
もよい。なお、酸化還元電位がタングステン以下であると酸化物半導体膜を還元する機能
を有するが、酸化還元電位がタングステンより大きいと酸化物半導体膜を還元する機能が
低い。
または、還元性を有する膜として、イオン化傾向がタングステン以上である材料を用いて
もよい。なお、イオン化傾向がタングステン以上であると酸化物半導体膜を還元する機能
を有するが、イオン化傾向がタングステン未満であると酸化物半導体膜を還元する機能が
低い。
または、還元性を有する膜として、酸素と反応して不動態となる材料を用いてもよい。
還元性を有する膜として、好ましくは、ニッケル膜、アルミニウム膜またはマグネシウム
膜を用いる。
例えば、還元性を有する膜の酸化物半導体膜に対する還元性が高いと、室温にて容易に酸
化物半導体膜から還元性を有する膜へ酸素の一部を移動させることができる。
または、加熱処理を行うことで、酸化物半導体膜から還元性を有する膜へ酸素の一部を移
動させることができる。
なお、加熱処理は不活性雰囲気（窒素雰囲気または希ガス（ヘリウム、ネオン、アルゴン
、クリプトン、キセノンなど）雰囲気など）または減圧雰囲気にて行うと好ましい。不活
性雰囲気で加熱処理を行うことで、還元性を有する膜が雰囲気の影響で変質してしまうこ
とを抑制できる。還元性を有する膜が変質してしまうことで、後に還元性を有する膜を除
去することが困難になることがある。還元性を有する膜が除去されずに残存することで、
トランジスタの電気特性が低下してしまうことがある。
また、還元性を有する膜を除去せずに絶縁化させる場合、還元性を有する膜を完全に反応
させ、絶縁化させることが困難である。このとき、未反応または完全に反応しきっていな
い還元性を有する膜がトランジスタの電気特性を低下させることがある。従って、還元性
を有する膜を完全に絶縁化させるのではなく、あらかじめ除去しておくことが好ましい。
このように、酸化物半導体膜から還元性を有する膜に酸素が移動することにより、酸化物
半導体膜中または／および酸化物半導体膜における還元性を有する膜との界面近傍に酸素
欠損を有する領域を形成することができる。酸素欠損を有する領域は、キャリア密度の高
い、低抵抗領域となる。
酸化物半導体膜に注入する不純物として、酸化物半導体膜を低抵抗化させる不純物を用い
ればよい。具体的には、酸化物半導体膜中でキャリアを生成する材料を不純物に用いるこ
とができる。
例えば、酸化物半導体膜を低抵抗化させる不純物として、水素、ヘリウム、ホウ素、窒素
、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、ス
ズ、アンチモンおよびキセノンから選ばれた一種以上を注入してもよい。
酸化物半導体膜を低抵抗化させる不純物として、好ましくは、ホウ素またはリンを用いる
。ホウ素またはリンは、比較的低濃度でも酸化物半導体膜を低抵抗化できる。
また、酸化物半導体膜から還元性を有する膜に酸素が移動することに加え、酸化物半導体
膜中に酸化物半導体膜を低抵抗化させる不純物を注入することにより、不純物を注入しな
い場合と比べ、より酸化物半導体膜を低抵抗化させた領域を形成できる。
なお、酸化物半導体膜中に、還元性を有する膜を介して酸化物半導体膜を低抵抗化させる
不純物を注入することにより、還元性を有する膜を構成する材料の一部が酸化物半導体膜
中に移動する場合がある。その場合に、さらに酸化物半導体膜を低抵抗化させることがで
きる。
以上のようにして形成した低抵抗領域を有する酸化物半導体膜は、例えば、酸化物半導体
膜を用いたトランジスタにおいて、低抵抗領域をソース領域およびドレイン領域とし、低
抵抗化されていない領域をチャネル領域とすることができる。または、低抵抗領域をＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域とすることができる。
または、低抵抗領域を透明導電膜とすることができる。低抵抗領域を有する酸化物半導体
膜を電極または配線として用いてもよい。
以下に、本発明の一態様に係る酸化物半導体膜を用いたトランジスタに、前述の低抵抗領
域を有する酸化物半導体膜を用いる場合におけるトランジスタの作製方法について説明す
る。
まず、絶縁表面を有する基板上に酸化物半導体膜を成膜する。次に、酸化物半導体膜上に
絶縁膜を成膜する。次に、絶縁膜上に導電膜を成膜する。次に、導電膜および絶縁膜を加
工してゲート電極およびゲート電極と同様の上面形状を有するゲート絶縁膜を形成するこ
とで酸化物半導体膜の一部を露出する。次に、露出した酸化物半導体膜上およびゲート電
極上に還元性を有する膜を成膜する。次に、還元性を有する膜を除去することでトランジ
スタを作製する。
または、絶縁表面を有する基板上に酸化物半導体膜を成膜する。次に、酸化物半導体膜上
に絶縁膜を成膜する。次に、絶縁膜上に導電膜を成膜する。次に、導電膜および絶縁膜を
加工してゲート電極およびゲート電極と同様の上面形状を有するゲート絶縁膜を形成する
ことで酸化物半導体膜の一部を露出する。次に、露出した酸化物半導体膜上およびゲート
電極上に還元性を有する膜を成膜する。次に、加熱処理を行う。次に、還元性を有する膜
を除去することでトランジスタを作製する。
または、絶縁表面を有する基板上に酸化物半導体膜を成膜する。次に、酸化物半導体膜上
に絶縁膜を成膜する。次に、絶縁膜上に導電膜を成膜する。次に、導電膜および絶縁膜を
加工してゲート電極およびゲート電極と同様の上面形状を有するゲート絶縁膜を形成する
ことで酸化物半導体膜の一部を露出する。次に、露出した酸化物半導体膜上およびゲート
電極上に還元性を有する膜を成膜する。次に、還元性を有する膜を除去する。次に、加熱
処理を行うことでトランジスタを作製する。
または、絶縁表面を有する基板上に酸化物半導体膜を成膜する。次に、酸化物半導体膜上
に絶縁膜を成膜する。次に、絶縁膜上に導電膜を成膜する。次に、導電膜および絶縁膜を
加工してゲート電極およびゲート電極と同様の上面形状を有するゲート絶縁膜を形成する
ことで酸化物半導体膜の一部を露出する。次に、露出した酸化物半導体膜上およびゲート
電極上に還元性を有する膜を成膜する。次に、ゲート電極をマスクとし、還元性を有する
膜を介して酸化物半導体膜の一部に酸化物半導体膜を低抵抗化させる不純物を注入する。
次に、還元性を有する膜を除去することでトランジスタを作製する。
または、絶縁表面を有する基板上に酸化物半導体膜を成膜する。次に、酸化物半導体膜上
に絶縁膜を成膜する。次に、絶縁膜上に導電膜を成膜する。次に、導電膜および絶縁膜を
加工してゲート電極およびゲート電極と同様の上面形状を有するゲート絶縁膜を形成する
ことで酸化物半導体膜の一部を露出する。次に、露出した酸化物半導体膜上およびゲート
電極上に還元性を有する膜を成膜する。次に、ゲート電極をマスクとし、還元性を有する
膜を介して酸化物半導体膜の一部に酸化物半導体膜を低抵抗化させる不純物を注入する。
次に、加熱処理を行う。次に、還元性を有する膜を除去することでトランジスタを作製す
る。
または、絶縁表面を有する基板上に酸化物半導体膜を成膜する。次に、酸化物半導体膜上
に絶縁膜を成膜する。次に、絶縁膜上に導電膜を成膜する。次に、導電膜および絶縁膜を
加工してゲート電極およびゲート電極と同様の上面形状を有するゲート絶縁膜を形成する
ことで酸化物半導体膜の一部を露出する。次に、露出した酸化物半導体膜上およびゲート
電極上に還元性を有する膜を成膜する。次に、ゲート電極をマスクとし、還元性を有する
膜を介して酸化物半導体膜の一部に酸化物半導体膜を低抵抗化させる不純物を注入する。
次に、還元性を有する膜を除去する。次に、加熱処理を行うことでトランジスタを作製す
る。
または、絶縁表面を有する基板上に酸化物半導体膜を成膜する。次に、酸化物半導体膜上
に絶縁膜を成膜する。次に、絶縁膜上に導電膜を成膜する。次に、導電膜および絶縁膜を
加工してゲート電極およびゲート電極と同様の上面形状を有するゲート絶縁膜を形成する
ことで酸化物半導体膜の一部を露出する。次に、露出した酸化物半導体膜上およびゲート
電極上に還元性を有する膜を成膜する。次に、加熱処理を行う。次に、ゲート電極をマス
クとし、還元性を有する膜を介して酸化物半導体膜の一部に酸化物半導体膜を低抵抗化さ
せる不純物を注入する。次に、還元性を有する膜を除去することでトランジスタを作製す
る。
なお、還元性を有する膜を成膜した後で不純物を注入するため、ゲート電極の側壁には還
元性を有する膜が堆積しており、その分だけ酸化物半導体膜において不純物の注入されな
い領域が広がる。該領域はＬＤＤ領域となり、シート抵抗値が１ｋΩ／ｓｑ以上１００Ｍ
Ω／ｓｑ以下、好ましくは１０ｋΩ／ｓｑ以上５０ＭΩ／ｓｑ以下、さらに好ましくは１
００ｋΩ／ｓｑ以上２０ＭΩ／ｓｑ以下となる。なお、本明細書では、不純物の注入され
ない領域であっても、酸素の一部が脱離した領域であればＬＤＤ領域と呼ぶ。
ＬＤＤ領域を有することで、ホットキャリア劣化などのトランジスタの劣化を低減し、チ
ャネル長が短くなることによってしきい値電圧がマイナス方向へシフトすることを抑制す
ることができる。
または、絶縁表面を有する基板上に酸化物半導体膜を成膜する。次に、酸化物半導体膜上
に絶縁膜を成膜する。次に、絶縁膜上に導電膜を成膜する。次に、導電膜および絶縁膜を
加工してゲート電極およびゲート電極と同様の上面形状を有するゲート絶縁膜を形成する
ことで酸化物半導体膜の一部を露出する。次に、ゲート電極をマスクとし、酸化物半導体
膜の一部に酸化物半導体膜を低抵抗化させる不純物を注入する。次に、露出した酸化物半
導体膜上およびゲート電極上に還元性を有する膜を成膜する。次に、還元性を有する膜を
除去することでトランジスタを作製する。なお、不純物の注入は、絶縁膜を介して行って
もよい。その場合、ゲート絶縁膜の形成を不純物の注入後に行えばよい。
または、絶縁表面を有する基板上に酸化物半導体膜を成膜する。次に、酸化物半導体膜上
に絶縁膜を成膜する。次に、絶縁膜上に導電膜を成膜する。次に、導電膜および絶縁膜を
加工してゲート電極およびゲート電極と同様の上面形状を有するゲート絶縁膜を形成する
ことで酸化物半導体膜の一部を露出する。次に、ゲート電極をマスクとし、酸化物半導体
膜の一部に酸化物半導体膜を低抵抗化させる不純物を注入する。次に、露出した酸化物半
導体膜上およびゲート電極上に還元性を有する膜を成膜する。次に、加熱処理を行う。次
に、還元性を有する膜を除去することでトランジスタを作製する。なお、不純物の注入は
、絶縁膜を介して行ってもよい。その場合、ゲート絶縁膜の形成を不純物の注入後に行え
ばよい。
または、絶縁表面を有する基板上に酸化物半導体膜を成膜する。次に、酸化物半導体膜上
に絶縁膜を成膜する。次に、絶縁膜上に導電膜を成膜する。次に、導電膜および絶縁膜を
加工してゲート電極およびゲート電極と同様の上面形状を有するゲート絶縁膜を形成する
ことで酸化物半導体膜の一部を露出する。次に、ゲート電極をマスクとし、酸化物半導体
膜の一部に酸化物半導体膜を低抵抗化させる不純物を注入する。次に、露出した酸化物半
導体膜上およびゲート電極上に還元性を有する膜を成膜する。次に、還元性を有する膜を
除去する。次に、加熱処理を行うことでトランジスタを作製する。なお、不純物の注入は
、絶縁膜を介して行ってもよい。その場合、ゲート絶縁膜の形成を不純物の注入後に行え
ばよい。
なお、酸化物半導体膜の不純物の注入された領域または／および還元性を有する膜が形成
された領域は、低抵抗化され、シート抵抗値が１０Ω／ｓｑ以上１００ｋΩ／ｓｑ以下、
好ましくは１０Ω／ｓｑ以上２０ｋΩ／ｓｑ以下、さらに好ましくは１０Ω／ｓｑ以上３
ｋΩ／ｓｑ以下とする。
以上のように酸化物半導体膜の低抵抗化された領域は、ゲート電極をマスクとして自己整
合的に形成されるため、低抵抗領域とゲート電極との重なりがほとんどなく、寄生容量を
低減することができる。そのため、本発明の一態様に係るトランジスタは、微細化しても
寄生容量の影響でトランジスタの動作速度が低下することなく、高速動作が可能となる。
また、酸化物半導体膜を低抵抗化するために用いた還元性を有する膜を後の工程で除去す
ることで、トランジスタの作製後に、還元性を有する膜が残存することで生じる短絡など
の不良を低減することができる。不良が低減されることで、トランジスタの歩留まりが向
上し、生産性を高めることができる。
なお、ゲート電極の側壁に接して側壁絶縁膜を設けてもよい。
側壁絶縁膜は、ゲート電極上に絶縁膜を成膜し、該絶縁膜に対し異方性の高いエッチング
を行うことで、自己整合的に形成すればよい。異方性の高いエッチングとしては、例えば
、ドライエッチング法を用いればよい。
ゲート電極の側壁に接して側壁絶縁膜を設けた場合、ゲート電極と側壁絶縁膜を合わせた
領域と同様の上面形状でゲート絶縁膜を形成してもよい。
また、不純物の注入時に、ゲート電極および側壁絶縁膜をマスクとして用いても構わない
。その場合、側壁絶縁膜と重畳する領域において、酸化物半導体膜の不純物の添加されな
い領域が設けられる。
または、不純物の注入時はゲート電極をマスクとし、その後側壁絶縁膜を形成してもよい
。
また、還元性を有する膜の成膜時に側壁絶縁膜が設けられていてもよい。
還元性を有する膜の成膜時に側壁絶縁膜が設けられていることにより、還元性を有する膜
を除去する際に、還元性を有する膜が完全に除去しきれなかった場合でも、ゲート電極と
ソース領域およびドレイン領域とのショートが起こりにくくなり、トランジスタの電気特
性の低下要因を低減できる。
側壁絶縁膜およびゲート電極と重畳しない酸化物半導体膜の領域（第１の領域）と比べ、
側壁絶縁膜と重畳する酸化物半導体膜の領域（第２の領域）の抵抗値が高いことで、ホッ
トキャリア劣化などのトランジスタの劣化を低減し、チャネル長が短くなることによって
しきい値電圧がマイナス方向へシフトすることを抑制することができる。
なお、第１の領域は、シート抵抗値が１０Ω／ｓｑ以上１００ｋΩ／ｓｑ以下、好ましく
は１０Ω／ｓｑ以上２０ｋΩ／ｓｑ以下、さらに好ましくは１０Ω／ｓｑ以上３ｋΩ／ｓ
ｑ以下とする。
また、第２の領域をＬＤＤ領域とする場合、シート抵抗値が１ｋΩ／ｓｑ以上１００ＭΩ
／ｓｑ以下、好ましくは１０ｋΩ／ｓｑ以上５０ＭΩ／ｓｑ以下、さらに好ましくは１０
０ｋΩ／ｓｑ以上２０ＭΩ／ｓｑ以下とする。
なお、第２の領域をオフセット領域（Ｌｏｆｆ領域ともいう。）にする場合、第２の領域
のシート抵抗値はオフ状態のチャネル領域と同程度となる。具体的には、５０ＭΩ／ｓｑ
以上、好ましくは１ＧΩ／ｓｑ以上となる。
または、Ｌｏｆｆ領域は、極めてキャリア密度が低く、具体的には１×１０１４個／ｃｍ
３以下、好ましくは１×１０１２個／ｃｍ３以下、さらに好ましくは１×１０１０個／ｃ
ｍ３以下とする。
以上のように酸化物半導体膜の低抵抗化された領域は、ゲート電極および／または側壁絶
縁膜をマスクとして自己整合的に形成されるため、低抵抗領域とゲート電極との重なりが
ほとんどなく、寄生容量を低減することができる。そのため、本発明の一態様に係るトラ
ンジスタは、微細化しても寄生容量の影響でトランジスタの動作速度が低下することなく
、高速動作が可能となる。
なお、本発明の一態様に係るトランジスタは、前述の方法で形成した低抵抗領域をトラン
ジスタのソース領域およびドレイン領域とし、ソース領域およびドレイン領域は、それぞ
れ配線が接続されていても構わない。
また、本発明の一態様に係るトランジスタ上に層間絶縁膜を設けても構わない。また、層
間絶縁膜上に前述の配線を設けても構わない。
また、本発明の一態様に係るトランジスタは、ソース領域およびドレイン領域にそれぞれ
接続するソース電極およびドレイン電極を設けても構わない。
以上のように、本発明の一態様により、酸化物半導体膜に低抵抗領域を形成することが可
能となる。
また、トランジスタに還元性を有する膜が残存しないことで、還元性を有する膜が原因で
生じるトランジスタの短絡などの不良が低減され、トランジスタの歩留まりが向上し、生
産性を高めることができる。
また、ＬＤＤ領域またはＬｏｆｆ領域を設けることで、トランジスタのチャネル長が短く
なることによってしきい値電圧がマイナス方向へシフトすることを抑制することができる
。
また、該トランジスタを用いた、高性能な半導体装置を生産性高く作製することができる
。
トランジスタに用いることが可能な、低抵抗領域を有する酸化物半導体膜を形成すること
ができる。
酸化物半導体膜を用いた高速動作が可能なトランジスタを生産性高く作製することができ
る。
また、酸化物半導体膜を用いた高速動作が可能なトランジスタを有する高性能の半導体装
置を生産性高く作製することができる。
酸化物半導体膜の作製方法の一例を示す断面図。 酸化物半導体膜の作製方法の一例を示す断面図。 酸化物半導体膜の作製方法の一例を示す断面図。 半導体装置の作製方法の一例を示す断面図。 半導体装置の作製方法の一例を示す断面図。 半導体装置の作製方法の一例を示す断面図。 半導体装置の作製方法の一例を示す断面図。 半導体装置の作製方法の一例を示す断面図。 半導体装置の作製方法の一例を示す断面図。 半導体装置の作製方法の一例を示す断面図。 半導体装置の作製方法の一例を示す断面図。 半導体装置の作製方法の一例を示す断面図。 半導体装置の作製方法の一例を示す断面図。 本発明の一態様であるトランジスタを用いた液晶表示装置の一例を示す回路図。 本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図および電気特性を示す図。 本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図および電気特性を示す図。 本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様であるトランジスタを用いたイメージセンサの一例を示す回路図および断面図。 本発明の一態様である電子機器の一例を示す斜視図。 低抵抗化された酸化物半導体膜のシート抵抗値を示す図。 低抵抗化された酸化物半導体膜のシート抵抗値を示す図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 本発明の一態様に係る酸化物半導体の結晶構造を説明する図。 計算によって得られた電界効果移動度のＶｇ依存性を説明する図。 計算によって得られたＩｄおよび電界効果移動度のＶｇ依存性を説明する図。 計算によって得られたＩｄおよび電界効果移動度のＶｇ依存性を説明する図。 計算によって得られたＩｄおよび電界効果移動度のＶｇ依存性を説明する図。 計算に用いたトランジスタの上面図および断面図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更しうることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態および実施例の記載内容に限
定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同
じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハ
ッチパターンを同じくし、特に符号を付さない場合がある。
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、ト
ランジスタのソースおよびドレインについては、本明細書においては、一方をドレインと
呼ぶとき他方をソースと呼び、電位の高低によって、それらを区別しない。従って、本明
細書において、ソースとされている部分をドレインと読み替えることもできる。また、単
にソースと記載する場合、ソース電極およびソース領域のいずれかを示す。また、単にド
レインと記載する場合、ドレイン電極およびドレイン領域のいずれかを示す。
電圧は、ある電位と、基準の電位（例えばソース電位、接地電位）との電位差のことを示
す場合が多い。よって、電圧と電位とを言い換えることが可能である。
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては
、物理的な接続部分がなく、配線が延在しているだけの場合もある。また、抵抗素子など
の、回路の動作に著しい作用を与えない素子が間に含まれていても構わない。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
（実施の形態１）
本実施の形態では、本発明の一態様に係る酸化物半導体膜の形成方法について、図１乃至
図３を用いて説明する。
なお、図１乃至図３は、酸化物半導体膜と還元性を有する膜との界面近傍を拡大した断面
模式図である。
まず、酸化物半導体膜１００を成膜する（図１（Ａ）参照。）。
次に、酸化物半導体膜１００上に還元性を有する膜１１０を接して設ける（図１（Ｂ）参
照。）。
次に、酸化物半導体膜１００から還元性を有する膜１１０へ酸素の一部を移動させ、酸化
物半導体膜１００と還元性を有する膜１１０との界面近傍に酸素の一部が脱離した領域１
０１および酸素を含む領域１１１を形成する（図１（Ｃ）参照。）。
なお、酸素の一部が脱離した領域１０１は、酸化物半導体膜１００の一部から酸素が脱離
することで形成される。
また、酸素を含む領域１１１は、還元性を有する膜１１０に酸素が付加されることで形成
される。
次に、還元性を有する膜１１０および酸素を含む領域１１１を除去することで、酸素の一
部が脱離した領域１０１を有する酸化物半導体膜１０６ａを形成することができる（図１
（Ｄ）参照。）。
酸化物半導体膜１００から酸素の一部が脱離した領域１０１は、酸化物半導体膜１００よ
りも低抵抗な領域である。これは、酸化物半導体膜中の酸素欠損の一部がドナーとなり、
電子を生成することで、キャリア密度が高まるためである。
そのため、酸化物半導体膜１０６ａは低抵抗となる。
なお、酸化物半導体膜１００から還元性を有する膜１１０へ酸素の一部を移動させるため
に、加熱処理を行うと好ましい。
ただし、還元性を有する膜１１０が、室温でも十分な還元性を有する場合、前述の加熱処
理は不要となる。
なお、酸化物半導体膜１００から還元性を有する膜１１０へ酸素の一部が移動する際に、
還元性を有する膜１１０を構成する材料の一部が酸化物半導体膜１００へ移動することが
ある。還元性を有する膜１１０の材料の一部が酸化物半導体膜１００に移動することで、
還元性を有する膜１１０の材料により酸化物半導体膜１００にキャリアが生成され、酸化
物半導体膜１００をさらに低抵抗化することが可能となる。具体的には、還元性を有する
膜１１０の材料は酸化物半導体膜１００において、ドナーまたはアクセプターとしての機
能する。
ここで、酸化物半導体膜１００として、例えば、Ｉｎ−Ｏ系材料、Ｇａ−Ｏ系材料、Ｚｎ
−Ｏ系材料、Ｓｎ−Ｏ系材料、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系材料、Ｓｎ−
Ｚｎ−Ｏ系材料、Ａｌ−Ｚｎ−Ｏ系材料、Ｚｎ−Ｍｇ−Ｏ系材料、Ｓｎ−Ｍｇ−Ｏ系材料
、Ｉｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｇａ−Ｏ系材料、三元系金属の酸化物であるＩｎ−Ｇａ
−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料、Ｓｎ−
Ｇａ−Ｚｎ−Ｏ系材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉ
ｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系材料
、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系
材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｂ−Ｚｎ−
Ｏ系材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｒ−Ｚ
ｎ−Ｏ系材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌｕ
−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｉ−Ｚｎ−Ｏ系材料、四元系金属の酸化物であるＩｎ−Ｓｎ
−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ
−Ｏ系材料、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系材料、
Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系材料を用いることができる。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料とは、Ｉｎ、ＧａおよびＺｎを主成分として有する
酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの原子数比は問わない。
酸化物半導体膜１００としてＩｎ−Ｚｎ−Ｏ系材料を用いる場合、原子数比で、Ｉｎ／Ｚ
ｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩ
ｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トラ
ンジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ
：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
酸化物半導体膜１００として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材
料を用いてもよい。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ、Ｓｎ、ＨｆおよびＣｏから
選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、Ｇ
ａおよびＭｎ、またはＧａおよびＣｏなどを用いてもよい。
また、還元性を有する膜１１０として、金属膜または半金属膜を用いればよい。
例えば、還元性を有する膜１１０として、マグネシウム、アルミニウム、シリコン、チタ
ン、バナジウム、クロム、ニッケル、イットリウム、ジルコニウム、ニオブ、モリブデン
、セリウム、ネオジム、ハフニウム、タンタルまたはタングステンを用いればよい。
または、還元性を有する膜１１０として、酸化還元電位がタングステン以下である材料を
用いてもよい。
または、還元性を有する膜１１０として、イオン化傾向がタングステン以上である材料を
用いてもよい。
または、還元性を有する膜１１０として、酸素と反応して不動態となる材料を用いてもよ
い。
還元性を有する膜１１０として、好ましくは、ニッケル膜、アルミニウム膜またはマグネ
シウム膜を用いる。
次に、図２を用いて、図１とは異なる方法で酸化物半導体膜を形成する方法を説明する。
まず、酸化物半導体膜１００を成膜する（図２（Ａ）参照。）。
次に、酸化物半導体膜１００上に還元性を有する膜１１０を接して設ける（図２（Ｂ）参
照。）。
次に、還元性を有する膜１１０を介して酸化物半導体膜１００に酸化物半導体膜を低抵抗
化させる不純物を注入し、不純物を含む酸化物半導体膜１０２を形成する（図２（Ｃ）参
照。）。
なお、酸化物半導体膜１００中に、還元性を有する膜１１０を介して酸化物半導体膜を低
抵抗化させる不純物を注入することにより、還元性を有する膜１１０を構成する材料の一
部が酸化物半導体膜１００中に移動する場合がある。その場合に、さらに酸化物半導体膜
１００を低抵抗化させることができる。
不純物の注入は、例えば、イオン注入法またはイオンドーピング法を用いればよい。
不純物の注入量は、１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以
下、好ましくは５×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１５ｉｏｎｓ／ｃｍ２以下と
する。
次に、不純物を含む酸化物半導体膜１０２から還元性を有する膜１１０へ酸素の一部を移
動させ、不純物を含む酸化物半導体膜１０２と還元性を有する膜１１０との界面近傍に酸
素の一部が脱離した領域１０３および酸素を含む領域１１１を形成する（図２（Ｄ）参照
。）。
次に、還元性を有する膜１１０および酸素を含む領域１１１を除去することで、不純物を
含む酸化物半導体膜１０２および酸素の一部が脱離した領域１０３を有する酸化物半導体
膜１０６ｂを形成することができる（図２（Ｅ）参照。）。
不純物を含む酸化物半導体膜１０２は、酸化物半導体膜を低抵抗化させる不純物を酸化物
半導体膜１００に注入することで形成されるため、酸化物半導体膜１００よりも低抵抗で
ある。
また、不純物を含む酸化物半導体膜１０２から酸素の一部が脱離した領域１０３は、不純
物を含む酸化物半導体膜１０２よりも低抵抗な領域である。これは、酸化物半導体膜中の
酸素欠損の一部がドナーとなり、電子を生成することで、キャリア密度が高まるためであ
る。
そのため、酸化物半導体膜１０６ｂは低抵抗となる。
なお、図１と同様に、不純物を含む酸化物半導体膜１０２から還元性を有する膜１１０へ
酸素の一部を移動させるために、加熱処理を行うと好ましい。
次に、図３を用いて、図１および図２とは異なる方法で酸化物半導体膜を形成する方法を
説明する。
まず、酸化物半導体膜１００を成膜する（図３（Ａ）参照。）。
次に、酸化物半導体膜１００上に還元性を有する膜１１０を接して設ける（図３（Ｂ）参
照。）。
次に、酸化物半導体膜１００から還元性を有する膜１１０へ酸素の一部を移動させ、酸化
物半導体膜１００と還元性を有する膜１１０との界面近傍に酸素の一部が脱離した領域１
０１および酸素を含む領域１１１を形成する（図３（Ｃ）参照。）。
次に、還元性を有する膜１１０および酸素を含む領域１１１を介して酸化物半導体膜１０
０および酸素の一部が脱離した領域１０１に酸化物半導体膜を低抵抗化させる不純物を注
入し、不純物を含む酸化物半導体膜１０４および不純物を含む酸素の一部が脱離した領域
１０５を形成する（図３（Ｄ）参照。）。
次に、還元性を有する膜１１０および酸素を含む領域１１１を除去することで、不純物を
含む酸化物半導体膜１０４および不純物を含む酸素の一部が脱離した領域１０５を有する
酸化物半導体膜１０６ｃを形成することができる（図３（Ｅ）参照。）。
不純物を含む酸化物半導体膜１０４は、酸化物半導体膜を低抵抗化させる不純物を酸化物
半導体膜１００に注入することで形成されるため、酸化物半導体膜１００よりも低抵抗で
ある。
また、不純物を含む酸化物半導体膜から酸素の一部が脱離した不純物を含む酸素の一部が
脱離した領域１０５は、不純物を含む酸化物半導体膜１０４よりも低抵抗な領域である。
これは、酸化物半導体膜中の酸素欠損の一部がドナーとなり、電子を生成することで、キ
ャリア密度が高まるためである。
そのため、酸化物半導体膜１０６ｃは低抵抗となる。
なお、図１と同様に、酸化物半導体膜１００から還元性を有する膜１１０へ酸素の一部を
移動させるために、加熱処理を行うと好ましい。
以上のようにして、低抵抗領域を有する酸化物半導体膜を形成することができる。
低抵抗領域を有する酸化物半導体膜は、トランジスタのソース領域およびドレイン領域、
または半導体装置の透明導電膜などに用いることができる。
低抵抗領域を有する酸化物半導体膜は、シート抵抗値が１０Ω／ｓｑ以上１００ｋΩ／ｓ
ｑ以下、好ましくは１０Ω／ｓｑ以上２０ｋΩ／ｓｑ以下、さらに好ましくは１０Ω／ｓ
ｑ以上３ｋΩ／ｓｑ以下となる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置であるトランジスタの作製方法の一
例について図４乃至図１３を用いて説明する。
まず、基板２００を準備する（図４（Ａ）参照。）。
基板２００は絶縁表面を有する。また、基板上に下地絶縁膜が設けられているものを基板
２００としても構わない。
基板２００は、加熱処理により酸素を放出する基板を用いてもよい。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏ
ｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての
酸素の放出量が３．０×１０１４ａｔｏｍｓ／ｃｍ２以上、１．０×１０１５ａｔｏｍｓ
／ｃｍ２以上、３．０×１０１５ａｔｏｍｓ／ｃｍ２以上、５．０×１０１５ａｔｏｍｓ
／ｃｍ２以上、または１．０×１０１６ａｔｏｍｓ／ｃｍ２以上であることをいう。
なお、酸素の放出量は、ＴＤＳ分析において、基板温度が１５０℃以上７００℃以下、２
００℃以上６５０℃以下、または２５０℃以上４７０℃以下の範囲で測定する。例えば、
基板温度が１５０℃未満で起こる酸素の放出は、主として基板表面に吸着した、比較的安
定性の低い酸素起因と推定されるため、測定範囲に含めないことが好ましい。また、基板
温度を７００℃以下の範囲とすることで、トランジスタの作製工程に即した酸素の放出量
を評価していることになる。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そ
してこの積分値と標準試料との比較により、気体の全放出量を計算することができる。標
準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の
割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求め
ることができる。ここで、ＴＤＳ分析で得られる質量電荷比（ｍ／ｚ）３２で検出される
ガスの全てが酸素分子由来と仮定する。ｍ／ｚ＝３２のものとしてほかにＣＨ３ＯＨがあ
るが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体で
あるｍ／ｚ＝１７の酸素原子およびｍ／ｚ＝１８の酸素原子を含む酸素分子についても、
自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値であ
る。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関して
は、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量を測定す
るＴＤＳ装置としては、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ
／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコン
ウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
なお、基板２００から酸素が供給されることで、酸化物半導体膜のチャネル領域と基板２
００との界面準位密度を低減することができる。この結果、トランジスタの動作などに起
因して、酸化物半導体膜のチャネル領域と基板２００との界面にキャリアが捕獲されるこ
とを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
基板２００は、材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐
熱性を有する。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などの
絶縁体基板、シリコンウェハなどの半導体基板、ステンレス鋼などの導体基板を、基板２
００として用いてもよい。なお、半導体基板または導体基板を用いる場合、基板２００の
表面には絶縁体材料が設けられる。なお、後の加熱処理に耐えうる程度の耐熱性を有すれ
ばプラスチック基板を用いてもよい。
基板２００は、トランジスタの作製面の平坦性が高いと、後に形成する酸化物半導体膜が
結晶性を有しやすくなるため好ましい。
具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下である基板２
００を用いる。なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９
９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したも
のであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式２に
て定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ
２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に
投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測
定可能である。
次に、基板２００上に酸化物半導体膜２５６を成膜する（図４（Ｂ）参照。）。酸化物半
導体膜２５６は、例えば、実施の形態１に示した酸化物半導体膜１００で示した材料を用
いればよい。
なお、酸化物半導体膜２５６は、成膜電力を高くすること、成膜圧力を低くすること、タ
ーゲット−基板間距離（Ｔ−Ｓ間距離）を短くすることおよび基板加熱温度（Ｔｓｕｂ）
を高くすることが重要である。
具体的には、単位面積あたりの成膜電力を５Ｗ／ｃｍ２以上５０Ｗ／ｃｍ２以下、成膜圧
力を０．０１Ｐａ以上０．４Ｐａ以下、好ましくは０．０５Ｐａ以上０．３Ｐａ以下、Ｔ
−Ｓ間距離を１０ｍｍ以上２００ｍｍ以下、好ましくは２０ｍｍ以上８０ｍｍ以下、Ｔｓ
ｕｂを１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とする。
また、酸化物半導体膜２５６中の不純物濃度を極力低減すると好ましい。酸化物半導体膜
２５６中の不純物濃度を低減するためには、材料の純度を高めること、成膜室の内部リー
クおよび外部リークを低減することなどが効果的である。
以上のような方法で酸化物半導体膜２５６を成膜することにより、多結晶膜またはＣＡＡ
Ｃ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）膜である酸化物半導体膜が得られる。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５
°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図２２乃至図２５を用いて詳細に説
明する。なお、特に断りがない限り、図２２乃至図２５は上方向をｃ軸方向とし、ｃ軸方
向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にし
た場合の上半分、下半分をいう。また、図２２において丸で囲まれたＯは４配位のＯを示
し、二重丸で囲まれたＯは３配位のＯを示す。
図２２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図２２（Ａ）の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図２２（Ａ）の上半分および下半分にはそれぞれ
３個ずつ４配位のＯがある。図２２（Ａ）に示す小グループは電荷が０である。
図２２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図２２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４
配位のＯがある。また、Ｉｎも５配位をとるため、図２２（Ｂ）に示す構造をとりうる。
図２２（Ｂ）に示す小グループは電荷が０である。
図２２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図２２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位
のＯがある。または、図２２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の
４配位のＯがあってもよい。図２２（Ｃ）に示す小グループは電荷が０である。
図２２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図２２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図２２（Ｄ）に示す小グループは電荷が＋１となる。
図２２（Ｅ）に、２個のＺｎを含む小グループを示す。図２２（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図２２（Ｅ）に示す小グループ
は電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図２２（Ａ）に示す
６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図２２（Ｂ）に示す５配位のＧ
ａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１
個の近接Ｇａを有する。図２２（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向
に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有す
る。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原
子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近
接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向
にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの
数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有す
る二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎまた
はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５
配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合するこ
とになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
図２３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示
す。図２３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２３（
Ｃ）は、図２３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図２３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図２３（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２３
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
図２３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上
半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺ
ｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分
および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２
個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４
配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２
２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む
小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消され
るため、層構造の合計の電荷を０とすることができる。
具体的には、図２３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ
−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）
とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や
、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−
Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−
Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化
物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ
−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−
Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化
物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ
−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系
酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、
Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。
例えば、図２４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物の層構造を構成する中グループ
のモデル図を示す。
図２４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物の層構造を構成する中グループは
、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個
上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯ
が１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位の
Ｏを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成で
ある。この中グループが複数結合して大グループを構成する。
図２４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２４（Ｃ）は
、図２４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２４（Ａ）に示した
中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大
グループも取りうる。
具体的には、図２４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ
−Ｏ系酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物
の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができ
る。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２５（Ａ）に示す結晶構造を取りうる
。なお、図２５（Ａ）に示す結晶構造において、図２２（Ｂ）で説明したように、Ｇａお
よびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２５（Ｂ）に示す結晶構造を
取りうる。なお、図２５（Ｂ）に示す結晶構造において、図２２（Ｂ）で説明したように
、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
以上がＣＡＡＣ−ＯＳ膜に含まれる結晶部分に関する説明である。
酸化物半導体膜２５６は、トランジスタのオフ電流を低減するため、バンドギャップが２
．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３．０ｅＶ以上の材料を選
択する。
酸化物半導体にとって不純物である水素は、一部がドナーとなりキャリアを生成する。そ
のため、酸化物半導体膜２５６中の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、
好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍ
ｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類
金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アル
カリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜中に拡散してＮａ
＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸
素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧
がマイナス方向にシフトすることによるノーマリオン化、電界効果移動度の低下などの、
トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。従って、酸化物半
導体膜中の上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度は、二次イ
オン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅ
ｔｒｙ）において、５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔ
ｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。同
様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好まし
くは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。同様に、カリウム（Ｋ）濃度の測定値
は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３
以下とする。
酸化物半導体膜２５６は、水素、アルカリ金属およびアルカリ土類金属などが低減され、
極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜２５６をチャ
ネル領域に用いたトランジスタはオフ電流を小さくできる。
以上に示した酸化物半導体膜２５６を用いることでトランジスタのオフ電流を小さくでき
る。例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流
を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下と
することができる。
なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物を用いたトランジスタでは比較的容易に高い電界効
果移動度が得られる。具体的には、トランジスタの電界効果移動度を３１ｃｍ２／Ｖｓ以
上、４０ｃｍ２／Ｖｓ以上、６０ｃｍ２／Ｖｓ以上、８０ｃｍ２／Ｖｓ以上または１００
ｃｍ２／Ｖｓ以上とすることができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物以外（例え
ばＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物）でも、欠陥密度を低減することにより電界効果移動度
を高めることができる。
以下にトランジスタの電界効果移動度について図２６乃至図２９を用いて説明する。
酸化物半導体に限らず、トランジスタの電界効果移動度は、様々な理由によって本来の得
られるはずの電界効果移動度よりも低く測定される。電界効果移動度を低下させる要因と
しては半導体内部の欠陥や半導体と絶縁膜との界面における欠陥がある。ここでは、Ｌｅ
ｖｉｎｓｏｎモデルを用い、半導体内部に欠陥がないと仮定した場合の電界効果移動度を
理論的に導き出す。
本来のトランジスタの電界効果移動度をμ０とし、半導体中に何らかのポテンシャル障壁
（粒界など）が存在すると仮定したときに測定される電界効果移動度μは数式３で表され
る。
ここで、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度である
。なお、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さＥが欠陥に由来すると仮
定し、数式４で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積あたりの平均欠陥密度、εは半導体の
誘電率、ｎはチャネルの単位面積あたりのキャリア密度、Ｃｏｘは単位面積当たりのゲー
ト絶縁膜容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さが３０ｎｍ以
下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、数式５で表される。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、ＬおよびＷは１０μｍとす
る。また、Ｖｄはドレイン電圧である。
数式５の両辺の対数を取ると、数式６で表される。
数式６の右辺はＶｇの関数であるため、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとし
て実測値をプロットして得られるグラフの近似直線の傾きから欠陥密度Ｎが求められる。
即ち、トランジスタのＶｇ−Ｉｄ特性から半導体中の欠陥密度Ｎが得られる。
半導体中の欠陥密度Ｎは半導体の成膜時の基板加熱温度に依存する。半導体として、Ｉｎ
、ＳｎおよびＺｎの比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−
Ｚｎ−Ｏターゲットを用いて成膜した酸化物半導体を用いた場合、酸化物半導体中の欠陥
密度Ｎは１×１０１２／ｃｍ２程度となる。
上述した酸化物半導体中の欠陥密度Ｎをもとに、数式３および数式４を用いて計算すると
、本来のトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなる。従って、酸化
物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥がない、理想的なト
ランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとわかる。ところが、欠陥の多い
酸化物半導体では、トランジスタの電界効果移動度μは３０ｃｍ２／Ｖｓ程度である。
また、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面散乱によってトラ
ンジスタの輸送特性は影響を受ける。ゲート絶縁膜界面からｘだけ離れた場所における電
界効果移動度μ１は、数式７で表される。
ここで、Ｄはゲート電極による電界強度、Ｂは定数、ｌは界面散乱の影響が生じる深さで
ある。Ｂおよびｌは、トランジスタの電気特性の実測より求めることができ、上記酸化物
半導体を用いたトランジスタの電気特性の実測からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、
ｌ＝１０ｎｍが得られる。Ｄが増加すると、即ちＶｇが高くなると、数式７の第２項が増
加するため、電界効果移動度μ１は低下することがわかる。
酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥のない、理想的
なトランジスタの電界効果移動度μ２を計算した結果を図２６に示す。なお、計算にはシ
ノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャッ
プを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さ
らに、ゲートの仕事関数を５．５ｅＶ、ソースおよびドレインの仕事関数を４．６ｅＶと
した。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率を４．１とした。また、チャネ
ル長およびチャネル幅はともに１０μｍ、Ｖｄは０．１Ｖとした。
図２６で示されるように、Ｖｇが１Ｖ近傍で電界効果移動度μ２は１００ｃｍ２／Ｖｓ以
上のピークを有するが、Ｖｇがさらに高くなると、界面散乱の影響が大きくなり、電界効
果移動度μ２が低下することがわかる。
このような理想的なトランジスタを微細化した場合について、計算した結果を図２７乃至
図２９に示す。なお、計算には図３０に示した構造のトランジスタを仮定している。
次に、図３０に示すトランジスタの構造について説明する。図３０（Ａ）はトランジスタ
の上面図である。図３０（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図３０（Ｂ）で
ある。
図３０（Ｂ）に示すトランジスタは、基板２００上に設けられた下地絶縁膜３００２と、
下地絶縁膜３００２の周辺に設けられた保護膜３０２０と、下地絶縁膜３００２および保
護膜３０２０上に設けられた、高抵抗領域３００６ａおよび低抵抗領域３００６ｂを含む
酸化物半導体膜３００６と、酸化物半導体膜３００６上に設けられたゲート絶縁膜３０１
２と、ゲート絶縁膜３０１２を介して酸化物半導体膜３００６に重畳して設けられたゲー
ト電極３００４と、ゲート電極３００４の側面に接して設けられた側壁絶縁膜３０２４と
、酸化物半導体膜３００６上にあり、少なくとも酸化物半導体膜３００６と一部を接して
設けられた一対の電極３０１６と、ゲート電極３００４、側壁絶縁膜３０２４および一対
の電極３０１６を覆って設けられた保護絶縁膜３０１８と、保護絶縁膜３０１８に設けら
れた開口部を介して一対の電極３０１６と接して設けられた配線３０２２と、を有する。
ここで、低抵抗領域３００６ｂの抵抗率を２×１０−３Ωｃｍ、ゲート電極３００４の幅
を３３ｎｍ、側壁絶縁膜３０２４の幅を５ｎｍ、チャネル幅を４０ｎｍとする。なお、チ
ャネル領域を便宜上高抵抗領域３００６ａという名称で記載しているが、ここではチャネ
ル領域を真性半導体と仮定している。
計算にはシノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２７は、図３
０（Ｂ）に示される構造のトランジスタのＩｄ（実線）および電界効果移動度μ（点線）
のＶｇ依存性である。なお、ＩｄはＶｄを１Ｖとし、電界効果移動度μはＶｄを０．１Ｖ
として計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２７（Ａ）
に、１０ｎｍとした場合を図２７（Ｂ）に、５ｎｍとした場合を図２７（Ｃ）にそれぞれ
示す。
図２７より、ゲート絶縁膜が薄くなるほど、オフ状態（ここではＶｇが−３Ｖから０Ｖの
範囲を指す。）でのドレイン電流Ｉｄが低下する。一方、電界効果移動度μのピーク値や
オン状態（ここではＶｇが０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄには目立
った変化がない。図２７より、Ｖｇが１Ｖ近傍でＩｄは半導体装置であるメモリなどに必
要とされる１０μＡを超えることがわかる。
同様に、図３０（Ｃ）で示されるトランジスタについて計算を行っている。図３０（Ｃ）
で示されるトランジスタは、高抵抗領域３００７ａおよび低抵抗領域３００７ｂを有する
酸化物半導体膜３００７を有する点で、図３０（Ｂ）で示されるトランジスタとは異なる
。具体的には、図３０（Ｃ）で示されるトランジスタは、側壁絶縁膜３０２４と重畳する
酸化物半導体膜３００７の領域が高抵抗領域３００７ａに含まれる。即ち、該トランジス
タは側壁絶縁膜３０２４の幅だけオフセット領域を有するトランジスタである。なお、オ
フセット領域の幅をオフセット長（Ｌｏｆｆ）ともいう（図３０（Ａ）参照。）。なお、
Ｌｏｆｆは便宜上左右で同じ幅としている。
図３０（Ｃ）で示されるトランジスタにおいて、Ｌｏｆｆを５ｎｍとし、ドレイン電流Ｉ
ｄ（実線）および電界効果移動度μ（点線）のＶｇ依存性を図２８に示す。なお、Ｉｄは
、Ｖｄを１Ｖとし、電界効果移動度μはＶｄを０．１Ｖとして計算している。ここで、ゲ
ート絶縁膜の厚さが１５ｎｍとした場合を図２８（Ａ）に、１０ｎｍとした場合を図２８
（Ｂ）に、５ｎｍとした場合を図２８（Ｃ）にそれぞれ示す。
また、図２９は、図３０（Ｃ）に示されるトランジスタの構造から、Ｌｏｆｆを１５ｎｍ
としたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のＶｇ依存性で
ある。なお、Ｉｄは、Ｖｄを１Ｖとし、電界効果移動度μはＶｄを０．１Ｖとして計算し
ている。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２９（Ａ）に、１０ｎｍ
とした場合を図２９（Ｂ）に、５ｎｍとした場合を図２９（Ｃ）にそれぞれ示す。
図２８および図２９に示した計算結果より、図２７と同様に、いずれもゲート絶縁膜が薄
くなるほどオフ状態（ここではＶｇが−３Ｖから０Ｖの範囲を指す。）でのドレイン電流
Ｉｄが低下する。一方、電界効果移動度μのピーク値やオン状態（ここではＶｇが０Ｖか
ら３Ｖの範囲を指す。）でのドレイン電流Ｉｄには目立った変化がないとわかる。
なお、電界効果移動度μのピークは、図２７では８０ｃｍ２／Ｖｓ程度であるが、図２８
では６０ｃｍ２／Ｖｓ程度、図２９では４０ｃｍ２／Ｖｓ程度と、Ｌｏｆｆが増加するほ
ど低下することがわかる。また、オフ状態でのＩｄも同様の傾向となることがわかる。一
方、オン状態のＩｄはオフセット長Ｌｏｆｆの増加に伴って減少するが、オフ状態のＩｄ
の低下に比べるとはるかに緩やかである。また、いずれの計算結果からもＶｇが１Ｖ近傍
で、Ｉｄはメモリなどに必要とされる１０μＡを超えることがわかる。
以上でトランジスタの電界効果移動度についての説明を終了する。
なお、酸化物半導体膜２５６は、島状に加工されていてもよいが、本実施の形態では島状
に加工されていないものとして説明する。
次に、第１の加熱処理を行う。第１の加熱処理を行うと、酸化物半導体膜２５６の結晶化
度が高まる、または／および酸化物半導体膜２５６中の不純物濃度を低減することができ
る。
第１の加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にお
いて、１５０℃以上６５０℃以下、好ましくは２５０℃以上５００℃以下、さらに好まし
くは３００℃以上４５０℃以下の温度で行えばよい。第１の加熱処理は、抵抗加熱方式、
ランプヒータ方式、加熱ガス方式などを適用すればよい。
酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまた
は亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理
装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上
、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気には、酸化性ガ
スと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ
以上含まれる雰囲気とする。
不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的
には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満である雰囲気とする。
減圧雰囲気とは、処理室の圧力が１０Ｐａ以下の雰囲気をいう。
乾燥空気雰囲気とは、露点−４０℃以下、好ましくは露点−５０℃以下の雰囲気をいう。
次に、酸化物半導体膜２５６上に絶縁膜２６２を成膜する。
絶縁膜２６２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化アルミニウム、酸化ハフニウム、酸化イットリウム、酸化ジルコニウムまたはＹＳＺ
（酸化イットリウムで安定化した酸化ジルコニウム）などを、単層で、または積層して用
いればよい。
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、
例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下
、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲
で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒
素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０
原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子
％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後
方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓ
ｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。
また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
次に、絶縁膜２６２上に導電膜２５４を成膜する（図４（Ｃ）参照。）。
導電膜２５４は、単層または積層構造とすればよく、アルミニウム、チタン、クロム、コ
バルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよび
タングステン、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは
積層で用いればよい。
次に、導電膜２５４を加工し、ゲート電極２０４を形成する。
なお、本明細書において、例えば、「加工する」とは、フォトリソグラフィ法などを用い
て所望の形状を得ることをいう。
次に、ゲート電極２０４と同様の上面形状に絶縁膜２６２を加工し、ゲート絶縁膜２１２
を形成する（図４（Ｄ）参照。）。
また、ゲート絶縁膜２１２は、加熱処理により酸素を放出する膜を用いると好ましい。加
熱処理により酸素を放出する膜を用いることで、酸化物半導体膜のチャネル領域に生じる
欠陥を修復することができ、トランジスタの電気特性の劣化を抑制できる。
次に、酸化物半導体膜２５６およびゲート電極２０４上に還元性を有する膜２１０を成膜
する（図５（Ａ）参照。）。還元性を有する膜２１０は、例えば、実施の形態１に示した
還元性を有する膜１１０で示した材料を用いればよい。
次に、還元性を有する膜２１０と接する領域において、酸化物半導体膜２５６の酸素を還
元性を有する膜２１０に移動させ、第１の領域２０６ａ、第２の領域２０６ｂおよび第３
の領域２０６ｃを含む酸化物半導体膜２０６を形成する（図５（Ｂ）参照。）。
なお、第１の領域２０６ａは、酸化物半導体膜２５６から酸素の脱離していない領域であ
り、第２の領域２０６ｂおよび第３の領域２０６ｃは、酸素の一部が脱離した領域である
。
実施の形態１でも示したように、ここで第２の領域２０６ｂおよび第３の領域２０６ｃは
、第１の領域２０６ａよりも低抵抗化された領域である。
第１の領域２０６ａはトランジスタのチャネル領域として機能し、第２の領域２０６ｂお
よび第３の領域２０６ｃはトランジスタのソース領域およびドレイン領域として機能する
。
酸化物半導体膜２５６の酸素を還元性を有する膜２１０に移動させるために、第２の加熱
処理を行うと好ましい。第２の加熱処理は、不活性雰囲気または減圧雰囲気において、１
５０℃以上６５０℃以下、好ましくは２００℃以上４５０℃以下で行う。
なお、第２の加熱処理を不活性雰囲気または減圧雰囲気にて行うことで、還元性を有する
膜２１０が雰囲気の影響で変質してしまうことを抑制できる。還元性を有する膜２１０が
変質してしまうことで、後に還元性を有する膜２１０を除去することが困難になることが
ある。また、還元性を有する膜２１０が除去されずに残存することで、トランジスタの電
気特性が低下してしまうことがある。
なお、還元性を有する膜２１０が、室温でも作用する十分な還元性を有する場合、第２の
加熱処理は不要となる。
また、第２の加熱処理によって第１の加熱処理を兼ねてもよい。その場合、第１の加熱処
理を行わなくて構わない。
次に、還元性を有する膜２１０を除去する（図５（Ｃ）参照。）。
還元性を有する膜２１０の除去は、ゲート電極２０４、ゲート絶縁膜２１２および酸化物
半導体膜２０６と十分に選択比のとれる条件で行う。
十分に選択比のとれる条件とは、還元性を有する膜２１０のエッチングレートに対し、他
の膜のエッチングレートが１／２以下、好ましくは１／１０以下、さらに好ましくは１／
２０以下であることをいう。
なお、還元性を有する膜２１０の除去に伴い、ゲート電極２０４、ゲート絶縁膜２１２お
よび酸化物半導体膜２０６の露出面に反応生成物が生じてしまう場合、該反応生成物を除
去する処理を行うと好ましい。
還元性を有する膜２１０の除去は、ドライエッチング法、ウェットエッチング法、または
ドライエッチング法およびウェットエッチング法の組み合わせにより行えばよい。
また、還元性を有する膜２１０を除去せずに絶縁化させる場合、還元性を有する膜２１０
を完全に反応させることが困難である。そのため、未反応または完全に反応しきっていな
い還元性を有する膜２１０がトランジスタの電気特性を低下させることがある。
以上のように、基板２００上の第１の領域２０６ａ、第２の領域２０６ｂおよび第３の領
域２０６ｃを含む酸化物半導体膜２０６と、酸化物半導体膜２０６上のゲート絶縁膜２１
２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６上に設けられたゲート電極２０
４と、を有するトランジスタ２７１を作製することができる（図５（Ｃ）参照。）。
なお、トランジスタ２７１を作製後、第３の加熱処理を行うと好ましい。第３の加熱処理
は、第２の加熱処理と同様の方法で行えばよい。
なお、トランジスタ２７１に側壁絶縁膜を設けて、当該側壁絶縁膜と重畳する酸化物半導
体膜２０６の領域をＬＤＤ領域とした、ＬＤＤ構造としても構わない。以下に、ＬＤＤ構
造であるトランジスタの作製方法について説明する。
図５（Ｃ）まではトランジスタ２７１の作製方法を参酌する。
まず、酸化物半導体膜２０６およびゲート電極２０４上に絶縁膜２５８を成膜する（図６
（Ａ）参照。）。
絶縁膜２５８は、絶縁膜２６２と同様の方法および同様の材料を用いて成膜すればよい。
次に、絶縁膜２５８を加工して、側壁絶縁膜２０８を形成する。側壁絶縁膜２０８は、ゲ
ート電極２０４の側壁に接して設けられる。
側壁絶縁膜２０８は、絶縁膜２５８を成膜した後、絶縁膜２５８に対し異方性の高いエッ
チングを行うことで、自己整合的に形成すればよい。異方性の高いエッチングとしては、
例えば、ドライエッチング法を用いると好ましい。ドライエッチング法に用いるエッチン
グガスとしては、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフ
ルオロメタンなどのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは
水素を添加してもよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イ
オンエッチング法（ＲＩＥ法）を用いると好ましい。
次に、ゲート電極２０４および側壁絶縁膜２０８をマスクとし、酸化物半導体膜を低抵抗
化させる不純物を、酸化物半導体膜２０６に注入し、第１の領域２０６ａ、第４の領域２
０６ｄ、第５の領域２０６ｅ、第６の領域２０６ｆおよび第７の領域２０６ｇを含む酸化
物半導体膜２０６を形成する（図６（Ｂ）参照。）。
酸化物半導体膜を低抵抗化させる不純物として、具体的には、酸化物半導体膜中でキャリ
アを生成する材料を用いることができる。
例えば、酸化物半導体膜を低抵抗化させる不純物として、水素、ヘリウム、ホウ素、窒素
、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、ス
ズ、アンチモンおよびキセノンから選ばれた一種以上を注入してもよい。
酸化物半導体膜を低抵抗化させる不純物として、好ましくは、ホウ素またはリンを用いる
。ホウ素またはリンは、比較的低濃度でも酸化物半導体膜を低抵抗化できる。
なお、側壁絶縁膜２０８を有することで、酸化物半導体膜を低抵抗化させる不純物が、酸
化物半導体膜２０６のチャネル領域（ここでは第１の領域２０６ａ）まで拡散することを
抑制できる。そのため、微細化したトランジスタにおける電気特性の低下を抑制できる。
なお、第１の領域２０６ａ、第４の領域２０６ｄ、第５の領域２０６ｅ、第６の領域２０
６ｆおよび第７の領域２０６ｇを含む酸化物半導体膜２０６は、絶縁膜２５８の加工前に
絶縁膜２５８を介して酸化物半導体膜２０６に酸化物半導体膜を低抵抗化させる不純物を
注入することで形成してもよい。その場合、第１の領域２０６ａ、第４の領域２０６ｄ、
第５の領域２０６ｅ、第６の領域２０６ｆおよび第７の領域２０６ｇを含む酸化物半導体
膜２０６を形成した後で、絶縁膜２５８を加工して、側壁絶縁膜２０８を形成すればよい
。または、側壁絶縁膜２０８を形成せず絶縁膜２５８を除去しても構わないし、絶縁膜２
５８を残存させたままトランジスタを作製しても構わない。
酸化物半導体膜２０６へ酸化物半導体膜を低抵抗化させる不純物を注入した後、第４の加
熱処理を行っても構わない。第４の加熱処理は、第１の加熱処理または第２の加熱処理と
同様の方法で行えばよい。なお、第４の加熱処理を行う場合、第１の加熱処理を兼ねても
構わない。
第４の領域２０６ｄおよび第５の領域２０６ｅは、第２の領域２０６ｂおよび第３の領域
２０６ｃに、酸化物半導体膜を低抵抗化させる不純物を注入することで、さらに低抵抗化
させた領域である。
また、第６の領域２０６ｆおよび第７の領域２０６ｇは、第２の領域２０６ｂおよび第３
の領域２０６ｃと同様の抵抗を有する領域である。
ここで、第４の領域２０６ｄおよび第５の領域２０６ｅは、トランジスタのソース領域お
よびドレイン領域として機能する。また、第６の領域２０６ｆおよび第７の領域２０６ｇ
は、トランジスタのＬＤＤ領域として機能する。
ＬＤＤ領域は、シート抵抗値が１ｋΩ／ｓｑ以上１００ＭΩ／ｓｑ以下、好ましくは１０
ｋΩ／ｓｑ以上５０ＭΩ／ｓｑ以下、さらに好ましくは１００ｋΩ／ｓｑ以上２０ＭΩ／
ｓｑ以下とする。
以上のようにして、ＬＤＤ領域を有するトランジスタ２７２を作製することができる（図
６（Ｂ）参照。）。
なお、トランジスタ２７２を作製後、第３の加熱処理を行うと好ましい。
ＬＤＤ領域を有することで、ホットキャリア劣化などのトランジスタの劣化を低減し、チ
ャネル長が短くなることによってしきい値電圧がマイナス方向へシフトすることを抑制す
ることができる。
次に、側壁絶縁膜を設けずに、ＬＤＤ領域を有するトランジスタを作製する方法について
説明する。
なお、図４（Ｄ）までは、トランジスタ２７１と同様の作製方法を採る。
まず、酸化物半導体膜２５６およびゲート電極２０４上に還元性を有する膜２１０を成膜
する（図７（Ａ）参照。）。
次に、還元性を有する膜２１０を介して酸化物半導体膜２５６に、酸化物半導体膜を低抵
抗化させる不純物を注入し、その後、還元性を有する膜２１０と接する酸化物半導体膜２
５６の領域から酸素の一部を脱離させ、第１の領域２０６ａ、第４の領域２０６ｄ、第５
の領域２０６ｅ、第６の領域２０６ｆおよび第７の領域２０６ｇを含む酸化物半導体膜２
０６を形成する（図７（Ｂ）参照。）。
または、還元性を有する膜２１０と接する酸化物半導体膜２５６の領域から酸素の一部を
脱離させ、その後、還元性を有する膜２１０を介して酸化物半導体膜２５６に、酸化物半
導体膜を低抵抗化させる不純物を注入し、第１の領域２０６ａ、第４の領域２０６ｄ、第
５の領域２０６ｅ、第６の領域２０６ｆおよび第７の領域２０６ｇを含む酸化物半導体膜
２０６を形成する（図７（Ｂ）参照。）。
なお、酸化物半導体膜２５６中に、還元性を有する膜２１０を介して酸化物半導体膜を低
抵抗化させる不純物を注入することにより、還元性を有する膜２１０を構成する材料の一
部が酸化物半導体膜２５６中に移動する場合がある。その場合に、さらに酸化物半導体膜
２５６を低抵抗化させることができる。
なお、ゲート電極２０４の側壁に堆積した還元性を有する膜２１０の厚さの分、酸化物半
導体膜を低抵抗化させる不純物の注入されない領域が広がり、該領域（ここでは、第６の
領域２０６ｆおよび第７の領域２０６ｇに相当。）をＬＤＤ領域とすることができる。
ここで、第１の領域２０６ａはトランジスタのチャネル領域として機能し、第４の領域２
０６ｄおよび第５の領域２０６ｅはトランジスタのソース領域およびドレイン領域として
機能する。
なお、還元性を有する膜２１０と接する酸化物半導体膜２５６の領域から酸素の一部を脱
離させるために、第２の加熱処理を行うと好ましい。
次に、還元性を有する膜２１０を除去する（図７（Ｃ）参照。）。
以上のようにして、ＬＤＤ領域を有するトランジスタ２７３を作製することができる（図
７（Ｃ）参照。）。
なお、トランジスタ２７３を作製後、第３の加熱処理を行うと好ましい。
次に、トランジスタ２７１、トランジスタ２７２およびトランジスタ２７３とは異なるト
ランジスタの作製方法を説明する。
なお、図４（Ｄ）までは、トランジスタ２７１と同様の作製方法を採る。
まず、ゲート電極２０４をマスクとし、酸化物半導体膜２５６に酸化物半導体膜を低抵抗
化させる不純物を注入し、第１の領域２０６ａ、第８の領域２０６ｈおよび第９の領域２
０６ｉを含む酸化物半導体膜２０６を形成する（図８（Ａ）参照。）。
酸化物半導体膜２５６へ酸化物半導体膜を低抵抗化させる不純物を注入した後、第４の加
熱処理を行っても構わない。
なお、第８の領域２０６ｈおよび第９の領域２０６ｉは、酸化物半導体膜を低抵抗化させ
る不純物を含む領域である。そのため、第８の領域２０６ｈおよび第９の領域２０６ｉは
、第１の領域２０６ａよりも低抵抗化された領域である。
次に、酸化物半導体膜２０６およびゲート電極２０４上に還元性を有する膜２１０を成膜
する（図８（Ｂ）参照。）。
次に、酸化物半導体膜２０６から還元性を有する膜２１０へ酸素の一部を移動させ、第１
０の領域２０６ｊおよび第１１の領域２０６ｋを含む酸化物半導体膜２０６を形成する（
図８（Ｃ）参照。）。
なお、還元性を有する膜２１０と接する酸化物半導体膜２０６の領域から酸素の一部を脱
離させるために、第２の加熱処理を行うと好ましい。
なお、第１０の領域２０６ｊおよび第１１の領域２０６ｋは、第８の領域２０６ｈおよび
第９の領域２０６ｉから酸素の一部が脱離した領域である。そのため、第１０の領域２０
６ｊおよび第１１の領域２０６ｋは、第８の領域２０６ｈおよび第９の領域２０６ｉより
も低抵抗化された領域である。
ここで、第１の領域２０６ａはトランジスタのチャネル領域として機能し、第１０の領域
２０６ｊおよび第１１の領域２０６ｋはトランジスタのソース領域およびドレイン領域と
して機能する。
次に、還元性を有する膜２１０を除去する（図８（Ｄ）参照。）。
以上のようにして、トランジスタ２７４を作製することができる（図８（Ｄ）参照。）。
なお、トランジスタ２７４を作製後、第３の加熱処理を行うと好ましい。
なお、図８では、ゲート電極２０４と同様の上面形状にゲート絶縁膜２１２を加工してか
ら酸化物半導体膜２５６を低抵抗化させる処理を行っているが、これに限定されない。例
えば、絶縁膜２６２を介して、酸化物半導体膜２５６に酸化物半導体膜を低抵抗化させる
不純物を注入しても構わない。その場合、還元性を有する膜２１０の成膜前に、絶縁膜２
６２を加工してゲート絶縁膜２１２を形成すればよい。
次に、Ｌｏｆｆ領域を有するトランジスタの作製方法について説明する。
なお、図４（Ｄ）までは、トランジスタ２７１と同様の作製方法を採る。
まず、ゲート電極２０４に側壁に接して側壁絶縁膜２０８を形成する（図９（Ａ）参照。
）。側壁絶縁膜２０８の形成方法は、図６を参酌する。
次に、酸化物半導体膜２５６、ゲート電極２０４および側壁絶縁膜２０８上に還元性を有
する膜２１１を成膜する（図９（Ｂ）参照。）。
なお、還元性を有する膜２１１は、還元性を有する膜２１０と同様の材料を用いて成膜す
ればよい。
次に、酸化物半導体膜２５６から還元性を有する膜２１１へ酸素の一部を移動させ、第１
２の領域２０６ｌ、第１３の領域２０６ｍおよび第１４の領域２０６ｎを含む酸化物半導
体膜２０６を形成する（図９（Ｃ）参照。）。
なお、側壁絶縁膜２０８を有することで、還元性を有する膜２１１の影響が、酸化物半導
体膜２０６のチャネル領域（ここでは第１２の領域２０６ｌ）まで広がることを抑制でき
る。そのため、微細化したトランジスタにおける電気特性の低下を抑制できる。
なお、還元性を有する膜２１１と接する酸化物半導体膜２５６の領域から酸素の一部を脱
離させるために、第２の加熱処理を行うと好ましい。
なお、第１２の領域２０６ｌは、酸化物半導体膜２５６から酸素の脱離していない領域で
あり、第１３の領域２０６ｍおよび第１４の領域２０６ｎは、酸素の一部が脱離した領域
である。
実施の形態１でも示したように、ここで第１３の領域２０６ｍおよび第１４の領域２０６
ｎは、第１２の領域２０６ｌよりも低抵抗化された領域である。
ここで、第１２の領域２０６ｌはトランジスタのチャネル領域として機能し、第１３の領
域２０６ｍおよび第１４の領域２０６ｎはトランジスタのソース領域およびドレイン領域
として機能する。
ここで、第１２の領域２０６ｌは、側壁絶縁膜２０８と重畳する領域の分、第１の領域２
０６ａよりも広くなる。側壁絶縁膜２０８と重畳する酸化物半導体膜２０６の領域は、Ｌ
ｏｆｆ領域となる。
Ｌｏｆｆ領域を有することにより、ホットキャリア劣化などのトランジスタの劣化を低減
し、チャネル長が短くなることによってしきい値電圧がマイナス方向へシフトすることを
抑制することができる。
次に、還元性を有する膜２１１を除去する（図９（Ｄ）参照。）。
側壁絶縁膜２０８が設けられていることにより、還元性を有する膜２１１を除去する際に
、還元性を有する膜２１１が完全に除去しきれなかった場合でも、ゲート電極２０４とソ
ース領域およびドレイン領域とのショートが起こりにくくなり、トランジスタの電気特性
の低下要因を低減できる。
以上のようにして、トランジスタ２７５を作製することができる（図９（Ｄ）参照。）。
なお、トランジスタ２７５を作製後、第３の加熱処理を行うと好ましい。
次に、Ｌｏｆｆ領域を有し、トランジスタ２７５とは異なるトランジスタの作製方法につ
いて説明する。
なお、図９（Ａ）までは、トランジスタ２７５と同様の作製方法を採る。
まず、ゲート電極２０４および側壁絶縁膜２０８をマスクとし、酸化物半導体膜２５６に
酸化物半導体膜を低抵抗化させる不純物を注入し、第１２の領域２０６ｌ、第１５の領域
２０６ｏおよび第１６の領域２０６ｐを含む酸化物半導体膜２０６を形成する（図１０（
Ａ）参照。）。
酸化物半導体膜２５６へ酸化物半導体膜を低抵抗化させる不純物を注入した後、第４の加
熱処理を行っても構わない。
次に、酸化物半導体膜２０６、ゲート電極２０４および側壁絶縁膜２０８上に還元性を有
する膜２１１を成膜する（図１０（Ｂ）参照。）。
次に、酸化物半導体膜２０６から還元性を有する膜２１１へ酸素の一部を移動させ、第１
２の領域２０６ｌ、第１７の領域２０６ｑおよび第１８の領域２０６ｒを含む酸化物半導
体膜２０６を形成する（図１０（Ｃ）参照。）。
なお、第１７の領域２０６ｑおよび第１８の領域２０６ｒは、第１５の領域２０６ｏおよ
び第１６の領域２０６ｐから酸素の一部が脱離した領域である。そのため、第１７の領域
２０６ｑおよび第１８の領域２０６ｒは、第１５の領域２０６ｏおよび第１６の領域２０
６ｐよりも低抵抗化された領域である。
ここで、第１２の領域２０６ｌはトランジスタのチャネル領域として機能し、第１７の領
域２０６ｑおよび第１８の領域２０６ｒはトランジスタのソース領域およびドレイン領域
として機能する。
ここで、第１２の領域２０６ｌは、側壁絶縁膜２０８と重畳する領域の分、第１の領域２
０６ａよりも広くなる。側壁絶縁膜２０８と重畳する酸化物半導体膜２０６の領域は、Ｌ
ｏｆｆ領域となる。
なお、側壁絶縁膜２０８を有することで、酸化物半導体膜を低抵抗化させる不純物が、酸
化物半導体膜２０６のチャネル領域（ここでは第１２の領域２０６ｌ）まで拡散すること
を抑制できる。また、還元性を有する膜２１１の影響が、酸化物半導体膜２０６のチャネ
ル領域まで拡散することを抑制できる。そのため、微細化したトランジスタにおける電気
特性の低下を抑制できる。
次に、還元性を有する膜２１１を除去する（図１０（Ｄ）参照。）。
側壁絶縁膜２０８が設けられていることにより、還元性を有する膜２１１を除去する際に
、還元性を有する膜２１１が完全に除去しきれなかった場合でも、ゲート電極２０４とソ
ース領域およびドレイン領域とのショートが起こりにくくなり、トランジスタの電気特性
の低下要因を低減できる。
以上のようにして、トランジスタ２７６を作製することができる（図１０（Ｄ）参照。）
。
なお、トランジスタ２７６を作製後、第３の加熱処理を行うと好ましい。
次に、Ｌｏｆｆ領域およびＬＤＤ領域を有するトランジスタの作製方法について説明する
。
なお、図９（Ｂ）までは、トランジスタ２７５と同様の作製方法を採る。
まず、還元性を有する膜２１１を介して酸化物半導体膜２５６に、酸化物半導体膜を低抵
抗化させる不純物を注入し、その後、還元性を有する膜２１１と接する酸化物半導体膜２
５６の領域から酸素の一部を脱離させ、第１２の領域２０６ｌ、第１９の領域２０６ｓ、
第２０の領域２０６ｔ、第２１の領域２０６ｕおよび第２２の領域２０６ｖを含む酸化物
半導体膜２０６を形成する（図１１（Ａ）参照。）。
または、還元性を有する膜２１１と接する酸化物半導体膜２５６の領域から酸素の一部を
脱離させ、その後、還元性を有する膜２１１を介して酸化物半導体膜２５６に、酸化物半
導体膜を低抵抗化させる不純物を注入し、第１２の領域２０６ｌ、第１９の領域２０６ｓ
、第２０の領域２０６ｔ、第２１の領域２０６ｕおよび第２２の領域２０６ｖを含む酸化
物半導体膜２０６を形成する（図１１（Ａ）参照。）。
なお、酸化物半導体膜２５６中に、還元性を有する膜２１１を介して酸化物半導体膜を低
抵抗化させる不純物を注入することにより、還元性を有する膜２１１を構成する材料の一
部が酸化物半導体膜２５６中に移動する場合がある。その場合に、さらに酸化物半導体膜
２５６を低抵抗化させることができる。
ここで、第１２の領域２０６ｌはトランジスタのチャネル領域として機能し、第１９の領
域２０６ｓおよび第２０の領域２０６ｔはトランジスタのソース領域およびドレイン領域
として機能する。
なお、側壁絶縁膜２０８の側壁に堆積した還元性を有する膜２１１の厚さの分、酸化物半
導体膜を低抵抗化させる不純物の注入されない領域が広がり、該領域（ここでは、第２１
の領域２０６ｕおよび第２２の領域２０６ｖに相当。）をＬＤＤ領域とすることができる
。
また、第１２の領域２０６ｌは、側壁絶縁膜２０８と重畳する領域の分、第１の領域２０
６ａよりも広くなる。側壁絶縁膜２０８と重畳する酸化物半導体膜２０６の領域は、Ｌｏ
ｆｆ領域となる。
なお、側壁絶縁膜２０８を有することで、酸化物半導体膜を低抵抗化させる不純物が、酸
化物半導体膜２０６のチャネル領域（ここでは第１２の領域２０６ｌ）まで拡散すること
を抑制できる。また、還元性を有する膜２１１の影響が、酸化物半導体膜２０６のチャネ
ル領域まで拡散することを抑制できる。そのため、微細化したトランジスタにおける電気
特性の低下を抑制できる。
次に、還元性を有する膜２１１を除去する（図１１（Ｂ）参照。）。
側壁絶縁膜２０８が設けられていることにより、還元性を有する膜２１１を除去する際に
、還元性を有する膜２１１が完全に除去しきれなかった場合でも、ゲート電極２０４とソ
ース領域およびドレイン領域とのショートが起こりにくくなり、トランジスタの電気特性
の低下要因を低減できる。
以上のようにして、Ｌｏｆｆ領域およびＬＤＤ領域を有するトランジスタ２７７を作製す
ることができる（図１１（Ｂ）参照。）。
なお、トランジスタ２７７を作製後、第３の加熱処理を行うと好ましい。
トランジスタ２７７は、Ｌｏｆｆ領域およびＬＤＤ領域を有するため、ＬＤＤ領域のみを
有するトランジスタおよびＬｏｆｆ領域のみを有するトランジスタと比べ、さらにホット
キャリア劣化などのトランジスタの劣化を低減し、チャネル長が短くなることによってし
きい値電圧がマイナス方向へシフトすることを抑制することができる。
次に、トランジスタを作製した後、配線を形成するまでの作製方法の一例を示す。
図１２（Ａ）に示すトランジスタは、基板２００上に設けられた酸化物半導体膜２０６と
、酸化物半導体膜２０６上に設けられたゲート絶縁膜２１２と、ゲート絶縁膜２１２を介
して酸化物半導体膜２０６と重畳して設けられたゲート電極２０４と、を有する。
なお、図示しないが、酸化物半導体膜２０６は、チャネル領域、ソース領域およびドレイ
ン領域を含む。また、ＬＤＤ領域または／およびＬｏｆｆ領域を含んでも構わない。
なお、図１２（Ａ）に示すトランジスタは、側壁絶縁膜２０８を設けない構造であるが、
以下の説明はこの構造に限定されるものではなく、側壁絶縁膜２０８を設けた構造に適用
可能である。
まず、酸化物半導体膜２０６を加工し、島状の酸化物半導体膜２０７を形成する（図１２
（Ｂ）参照。）。
次に、基板２００、島状の酸化物半導体膜２０７、ゲート電極２０４およびゲート絶縁膜
２１２を覆って第３の絶縁膜２１８を成膜する（図１２（Ｃ）参照。）。
次に、第３の絶縁膜２１８に酸化物半導体膜２０７を露出する一対の開口部を形成し、該
開口部を介して酸化物半導体膜２０７と接する一対の配線２２０を形成する（図１２（Ｄ
）参照。）。
以上のように、トランジスタと接続する配線を形成すればよい。
同様に、トランジスタを作製した後、配線を形成するまでの作成方法の一例を示す。
なお、図１２（Ｂ）までは、同様の作製方法を採る。
まず、酸化物半導体膜２０７と接して一対の電極２１６を形成する（図１３（Ａ）参照。
）。なお、図示しないが一対の電極２１６は、酸化物半導体膜２０７下に接して設けられ
ていても構わない。
次に、基板２００、一対の電極２１６、酸化物半導体膜２０７、ゲート電極２０４および
ゲート絶縁膜２１２を覆って第３の絶縁膜２１９を成膜する（図１３（Ｂ）参照。）。
次に、第３の絶縁膜２１９に一対の電極２１６を露出する一対の開口部を形成し、該開口
部を介して一対の電極２１６と接する一対の配線２２１を形成する（図１３（Ｃ）参照。
）。
以上のように、トランジスタと接続する配線を形成すればよい。
このようにして、実施の形態１で示した低抵抗領域を有する酸化物半導体膜を用いたトラ
ンジスタを作製することができる。
本実施の形態に示したトランジスタは、自己整合的に低抵抗領域を設けることができるた
め、ゲート電極とソース領域およびドレイン領域との間に寄生容量を生じさせることがな
く、高速動作が可能となる。
また、Ｌｏｆｆ領域または／およびＬＤＤ領域を有することで、ホットキャリア劣化など
のトランジスタの劣化を低減し、チャネル長が短くなることによってしきい値電圧がマイ
ナス方向へシフトすることを抑制することができる。そのため、微細化したトランジスタ
においても、電気特性を良好とすることができる。
また、本実施の形態で示したトランジスタを適用することで、高性能な半導体装置を歩留
まり高く作製することができる。
（実施の形態３）
本実施の形態では実施の形態２に示すトランジスタを用いて作製した液晶表示装置につい
て説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例につい
て説明するが、これに限定されるものではない。例えば、発光装置の一つであるＥＬ（Ｅ
ｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも
、当業者であれば容易に想到しうるものである。
図１４にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は
、ソース線ＳＬ＿１乃至ＳＬ＿ａ（ａは自然数）、ゲート線ＧＬ＿１乃至ＧＬ＿ｂ（ｂは
自然数）および複数（ａ×ｂ個）の画素２２００を有する。画素２２００は、トランジス
タ２２３０と、キャパシタ２２２０と、液晶素子２２１０と、を含む。こうした画素２２
００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート
線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載することもある。
トランジスタ２２３０は、本発明の一態様である実施の形態２で示すトランジスタを用い
る。実施の形態２で示すトランジスタは電気特性が良好な酸化物半導体を用いたトランジ
スタであるため、表示品位の高い表示装置を得ることができる。
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２
２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一
方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０
の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。な
お、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態２
で示すトランジスタを含んでもよい。
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態２
で示すトランジスタを含んでもよい。
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基
板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴ
ＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続しても
よい。
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好
ましい。保護回路は、非線形素子を用いて構成することが好ましい。
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると
、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャ
パシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ
状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積され
た電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２
０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流は、トラン
ジスタにおいてドレインからチャネルを介してソースに流れる電流のことである。ドレイ
ン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。
なお、トランジスタ２２３０にオフ電流の小さなトランジスタを用いる場合、電圧を維持
する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む
。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。ま
た、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に必要な
消費電力を低減することができる。
以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さい液晶表示装
置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態２で示すトランジスタを用いて、半導体記憶装置を作製す
る例について説明する。
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択し
てキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内
容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
ある。
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間
にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある
。
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態２で示すトランジス
タを適用することができる。
まずは、実施の形態２で示すトランジスタを適用した半導体記憶装置を構成するメモリセ
ルについて図１５を用いて説明する。
メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジス
タＴｒと、キャパシタＣと、を有する（図１５（Ａ）参照。）。
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１
５（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充
電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する
。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間
にリフレッシュをする必要がある。
ここで、トランジスタＴｒに実施の形態２で示すトランジスタを適用すると、オフ電流が
小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少な
くすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１
×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いた
トランジスタでメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡って
データを保持することが可能となる。
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい半導体記憶装
置を構成するメモリセルを得ることができる。
次に、実施の形態２で示すトランジスタを適用した半導体記憶装置を構成するメモリセル
について図１５とは異なる例について図１６を用いて説明する。
図１６（Ａ）は、半導体記憶装置を構成するメモリセルの回路図である。メモリセルは、
トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するワード線ＷＬ＿１と
、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２
と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿
２のドレインと接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と
接続する容量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびト
ランジスタＴｒ＿２のゲートと接続するノードＮと、を有する。
なお、本実施の形態に示すメモリセルは、ノードＮの電位に応じて、トランジスタＴｒ＿
２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図１６（Ｂ
）は容量線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２と
の関係を説明する図である。
ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例え
ば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ワード線ＷＬ＿１の電位をトラ
ンジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノード
Ｎの電圧をＨＩＧＨにすることができる。また、ワード線ＷＬ＿１の電位をトランジスタ
Ｔｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることが
できる。
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ
−Ｉｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０Ｖ
にてＩｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０Ｖに
てＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することがで
きる。
ここで、トランジスタＴｒ＿１に実施の形態２で示すトランジスタを適用すると、該トラ
ンジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷が
トランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制でき
る。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を
用いることでトランジスタＴｒ＿１のしきい値電圧が調整されるため、書き込みに必要な
電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減する
ことができる。
なお、トランジスタＴｒ＿２に、実施の形態２で示すトランジスタを適用しても構わない
。
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、集
積度の高い半導体記憶装置を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態５）
実施の形態２で示すトランジスタまたは実施の形態４に示した半導体記憶装置を少なくと
も一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成する
ことができる。
図１７（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１７（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ
ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１
９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ
１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１
１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／
Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板など
を用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けて
もよい。もちろん、図１７（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にす
ぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
図１７（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６の記憶素子には、実施の形態４に示す半導体記憶装置を用いることができる
。
図１７（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６
が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタ
によるデータの保持を行う。フリップフロップによってデータが保持されている場合、レ
ジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデー
タが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６
内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図１７（Ｂ）または図１７（Ｃ）に示すように、記憶素子群と、電
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図１７（Ｂ）および図１７（Ｃ）の回路の説明
を行う。
図１７（Ｂ）および図１７（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に実施の形態２に示すトランジスタ用いた構成の一例を示す。
図１７（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には
、実施の形態４に示す記憶素子を用いることができる。記憶素子群１１４３が有するそれ
ぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電
位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１
１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１７（Ｂ）では、スイッチング素子１１４１として、実施の形態２で示したオフ電流の
極めて小さいトランジスタを用いており、該トランジスタは、そのゲートに与えられる信
号ＳｉｇＡによりスイッチングが制御される。
なお、図１７（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
また、図１７（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、
スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記
憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそ
れぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することがで
きる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
実施の形態２で示したトランジスタを用いて、対象物の情報を読み取るイメージセンサ機
能を有する半導体装置を作製することができる。
図１８（Ａ）に、イメージセンサ機能を有する半導体装置の一例を示す。図１８（Ａ）は
フォトセンサの等価回路であり、図１８（Ｂ）はフォトセンサの一部を示す断面図である
。
フォトダイオード６０２は、一方の電極がフォトダイオードリセット信号線６５８に、他
方の電極がトランジスタ６４０のゲートに電気的に接続されている。トランジスタ６４０
は、ソースまたはドレインの一方がフォトセンサ基準信号線６７２に、ソースまたはドレ
インの他方がトランジスタ６５６のソースまたはドレインの一方に電気的に接続されてい
る。トランジスタ６５６は、ゲートがゲート信号線６５９に、ソースまたはドレインの他
方がフォトセンサ出力信号線６７１に電気的に接続されている。
なお、図１８（Ａ）において、トランジスタ６４０、トランジスタ６５６は実施の形態２
で示したトランジスタが適用できる。
図１８（Ｂ）は、フォトセンサにおけるフォトダイオード６０２およびトランジスタ６４
０に示す断面図であり、絶縁表面を有する基板６０１上に、センサとして機能するフォト
ダイオード６０２およびトランジスタ６４０が設けられている。フォトダイオード６０２
、トランジスタ６４０の上には接着層６０８を用いて基板６１３が設けられている。
トランジスタ６４０上には層間絶縁膜６３３および層間絶縁膜６３４が設けられている。
フォトダイオード６０２は、層間絶縁膜６３３上に設けられ、層間絶縁膜６３３上に形成
した電極６４１と、層間絶縁膜６３４上に設けられた電極６４２との間に、層間絶縁膜６
３３側から順に第１半導体膜６０６ａ、第２半導体膜６０６ｂおよび第３半導体膜６０６
ｃを積層した構造を有している。
電極６４１は、層間絶縁膜６３４に形成された導電膜６４３と電気的に接続し、電極６４
２は電極６４１を介して導電膜６４５と電気的に接続している。導電膜６４５は、トラン
ジスタ６４０のゲート電極と電気的に接続しており、フォトダイオード６０２はトランジ
スタ６４０と電気的に接続している。
ここでは、第１半導体膜６０６ａとしてｐ型の導電型を有する半導体膜と、第２半導体膜
６０６ｂとして高抵抗な半導体膜（ｉ型半導体膜）、第３半導体膜６０６ｃとしてｎ型の
導電型を有する半導体膜を積層するｐｉｎ型のフォトダイオードを例示している。
第１半導体膜６０６ａはｐ型半導体膜であり、ｐ型を付与する不純物元素を含む非晶質シ
リコン膜により形成することができる。第１半導体膜６０６ａの形成には１３族の不純物
元素（例えばホウ素）を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する
。半導体材料ガスとしてはモノシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６
、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いてもよい。また、不
純物元素を含まない非晶質シリコン膜を形成した後に、拡散法やイオン注入法を用いて該
非晶質シリコン膜に不純物元素を導入してもよい。また、イオン注入法などにより不純物
元素を導入した後に加熱などを行うことで、不純物元素を拡散させると好ましい。この場
合に非晶質シリコン膜を形成する方法としては、熱ＣＶＤ法、プラズマＣＶＤ法またはス
パッタリング法などを用いればよい。第１半導体膜６０６ａの膜厚は１０ｎｍ以上５０ｎ
ｍ以下となるよう形成することが好ましい。
第２半導体膜６０６ｂは、ｉ型半導体膜であり、非晶質シリコン膜により形成する。第２
半導体膜６０６ｂの形成には、半導体材料ガスを用いて、非晶質シリコン膜をプラズマＣ
ＶＤ法により形成する。半導体材料ガスとしては、モノシラン（ＳｉＨ４）を用いればよ
い。または、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを
用いてもよい。第２半導体膜６０６ｂの形成は、熱ＣＶＤ法、プラズマＣＶＤ法またはス
パッタリング法などにより行えばよい。第２半導体膜６０６ｂの膜厚は２００ｎｍ以上１
０００ｎｍ以下となるように形成することが好ましい。
第３半導体膜６０６ｃは、ｎ型半導体膜であり、ｎ型を付与する不純物元素を含む非晶質
シリコン膜により形成する。第３半導体膜６０６ｃの形成には、１５族の不純物元素（例
えばリン）を含む半導体材料ガスを用いて、プラズマＣＶＤ法により形成する。半導体材
料ガスとしてはモノシラン（ＳｉＨ４）を用いればよい。または、Ｓｉ２Ｈ６、ＳｉＨ２
Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いてもよい。また、不純物元素を
含まない非晶質シリコン膜を形成した後に、拡散法やイオン注入法を用いて該非晶質シリ
コン膜に不純物元素を導入してもよい。イオン注入法等により不純物元素を導入した後に
加熱等を行うことで、不純物元素を拡散させるとよい。この場合に非晶質シリコン膜を形
成する方法としては、熱ＣＶＤ法、プラズマＣＶＤ法またはスパッタリング法などを用い
ればよい。第３半導体膜６０６ｃの膜厚は２０ｎｍ以上２００ｎｍ以下となるよう形成す
ることが好ましい。
また、第１半導体膜６０６ａ、第２半導体膜６０６ｂおよび第３半導体膜６０６ｃは、非
晶質半導体ではなく、多結晶半導体を用いて形成してもよいし、微結晶半導体を用いて形
成してもよい。
また、光電効果で発生した正孔の移動度は電子の移動度に比べて小さいため、ｐｉｎ型の
フォトダイオードはｐ型の半導体膜側を受光面とする方がよい特性を示す。ここでは、ｐ
ｉｎ型のフォトダイオードが形成されている基板６０１の面からフォトダイオード６０２
が受ける光を電気信号に変換する例を示す。また、受光面とした半導体膜側とは逆の導電
型を有する半導体膜側からの光は外乱光となるため、電極は遮光性を有する導電膜を用い
るとよい。また、ｎ型の半導体膜側を受光面として用いることもできる。
層間絶縁膜６３３および層間絶縁膜６３４としては、絶縁性材料を用いて、その材料に応
じて、スパッタリング法、プラズマＣＶＤ法、ＳＯＧ法、スピンコート、ディップ、スプ
レー塗布、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット
印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用
いて形成することができる。
層間絶縁膜６３３および層間絶縁膜６３４としては、表面凹凸を低減するため平坦化絶縁
膜として機能する絶縁膜が好ましい。層間絶縁膜６３３および層間絶縁膜６３４としては
、例えばポリイミド、アクリル樹脂、ベンゾシクロブテン樹脂、ポリアミド、エポキシ樹
脂等の、耐熱性を有する有機絶縁材料を用いることができる。また上記有機絶縁材料の他
に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰ
ＳＧ（リンボロンガラス）等の単層、または積層を用いることができる。
フォトダイオード６０２に入射する光を検出することによって、被検出物の情報を読み取
ることができる。なお、被検出物の情報を読み取る際にバックライトなどの光源を用いる
ことができる。
以上のように、チャネル長方向にチャネル形成領域を挟んで低抵抗領域を含む酸化物半導
体膜を有するトランジスタは、オン特性（例えば、オン電流および電界効果移動度）が高
く、高速動作、高速応答が可能である。また、微細化も達成できる。よって、該トランジ
スタを用いることで高性能および高信頼性の半導体装置を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本実施の形態では、実施の形態２乃至実施の形態５を適用した電子機器の例について説明
する。
図１９（Ａ）は携帯型情報端末である。図１９（Ａ）に示す携帯型情報端末は、筐体９３
００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９
３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の
一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示し
ないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用する
こともできる。
図１９（Ｂ）は、ディスプレイである。図１９（Ｂ）に示すディスプレイは、筐体９３１
０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用するこ
とができる。本発明の一態様を適用することで、表示部９３１１のサイズを大きくしたと
きにも表示品位の高いディスプレイとすることができる。
図１９（Ｃ）は、デジタルスチルカメラである。図１９（Ｃ）に示すデジタルスチルカメ
ラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３
と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図
示しないが、本発明の一態様に係る記憶素子またはイメージセンサを有してもよい。
本発明の一態様を用いることで、電子機器の性能を高め、かつ信頼性を高めることができ
る。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、低抵抗化した酸化物半導体膜について説明する。
以下に試料の作製方法について説明する。
まず、ガラス基板を準備した。
次に、ガラス基板上に酸化シリコン膜を３３０ｎｍの厚さで成膜した。
酸化シリコン膜は、石英ターゲットを用い、スパッタリング法により成膜した。そのほか
の成膜条件は、成膜電力を５ｋＷ（ＲＦ）、成膜圧力を０．４Ｐａ、成膜ガスとしてアル
ゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ、成膜時の基板温度を１００℃とした。
その後、ＣＭＰ処理を行い、酸化シリコン膜を３００ｎｍの厚さとなるまで平坦化した。
次に、酸化物半導体膜として、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を３０ｎｍの厚さで成膜した。
酸化物半導体膜は、Ｉｎ−Ｓｎ−Ｚｎ−Ｏターゲット（Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３［
原子数比］）を用い、スパッタリング法により成膜した。そのほかの成膜条件は、成膜電
力を０．５ｋＷ（ＤＣ）、成膜圧力を０．４Ｐａ、成膜ガスとして酸素を５０ｓｃｃｍ、
成膜時の基板温度を３００℃とした。
ここまでの工程で作製した試料を試料１とする。
さらに、試料１において、酸化物半導体膜上に還元性を有する膜としてアルミニウム膜を
２０ｎｍの厚さで成膜した。
アルミニウム膜は、アルミニウムターゲットを用い、スパッタリング法により成膜した。
そのほかの成膜条件は、成膜電力を１ｋＷ（ＤＣ）、成膜圧力を０．４Ｐａ、成膜ガスと
してアルゴンを５０ｓｃｃｍ、成膜時の基板温度を室温とした。
次に、加熱処理を行った。加熱処理は、窒素雰囲気にて１時間行った。加熱処理の温度は
、２００℃、３００℃または４５０℃で行った。
次に、アルミニウム膜を除去した。アルミニウム膜の除去は、和光純薬工業株式会社製の
混酸アルミ液（２．０重量％の硝酸と、９．８重量％の酢酸と、７２．３重量％のリン酸
と、を含有する水溶液）を用いて６０秒間行い、完全にアルミニウム膜が除去されている
ことを確認した。
ここで、２００℃で加熱処理を行った試料を試料２、３００℃で加熱処理を行った試料を
試料３、４５０℃で加熱処理を行った試料を試料４とし、加熱処理を行わずにアルミニウ
ム膜を除去した試料を試料５とした。
次に、試料１乃至試料５のシート抵抗値を測定した。結果を図２０に示す。
図２０より、試料５は、シート抵抗測定器の測定上限（５ＭΩ／ｓｑ）以上のシート抵抗
値を有することがわかった。また、試料５と比較し、試料１乃至試料４のシート抵抗値が
低抵抗化されていることがわかる。
特に、試料３および試料４が低抵抗であった。これにより、酸化物半導体膜上にアルミニ
ウム膜を成膜した後で３００℃以上の加熱処理を行うことで、酸化物半導体膜をより低抵
抗化できるとわかる。
本実施例では、実施例１とは異なる方法で酸化物半導体膜を低抵抗化させた例について説
明する。
以下に試料の作製方法について説明する。
まず、ガラス基板を準備した。
次に、ガラス基板上に酸化シリコン膜を３３０ｎｍの厚さで成膜した。
酸化シリコン膜は、石英ターゲットを用い、スパッタリング法により成膜した。そのほか
の成膜条件は、成膜電力を５ｋＷ（ＲＦ）、成膜圧力を０．４Ｐａ、成膜ガスとしてアル
ゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ、成膜時の基板温度を１００℃とした。
その後、ＣＭＰ処理を行い、酸化シリコン膜を３００ｎｍの厚さとなるまで平坦化した。
次に、酸化物半導体膜として、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を３０ｎｍの厚さで成膜した。
酸化物半導体膜は、Ｉｎ−Ｓｎ−Ｚｎ−Ｏターゲット（Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３［
原子数比］）を用い、スパッタリング法により成膜した。そのほかの成膜条件は、成膜電
力を０．５ｋＷ（ＤＣ）、成膜圧力を０．４Ｐａ、成膜ガスとして酸素を５０ｓｃｃｍ、
成膜時の基板温度を３００℃とした。
次に、酸化物半導体膜上に還元性を有する膜としてアルミニウム膜を２０ｎｍの厚さで成
膜した。
アルミニウム膜は、アルミニウムターゲットを用い、スパッタリング法により成膜した。
そのほかの成膜条件は、成膜電力を１ｋＷ（ＤＣ）、成膜圧力を０．４Ｐａ、成膜ガスと
してアルゴンを５０ｓｃｃｍ、成膜時の基板温度を室温とした。
次に、アルミニウム膜を介して酸化物半導体膜に不純物を注入した。
不純物の注入は、イオン注入法を用いて行った。
不純物としてリンイオンを５×１０１４ｉｏｎｓ／ｃｍ２の濃度で注入した試料を試料６
とした。また、不純物としてリンイオンを１×１０１５ｉｏｎｓ／ｃｍ２の濃度で注入し
た試料を試料７とした。また、不純物としてリンイオンを３×１０１５ｉｏｎｓ／ｃｍ２
の濃度で注入した試料を試料８とした。なお、加速電圧を４０ｋＶとして行った。
同様に、不純物としてホウ素イオンを５×１０１４ｉｏｎｓ／ｃｍ２の濃度で注入した試
料を試料９とした。また、不純物としてホウ素イオンを１×１０１５ｉｏｎｓ／ｃｍ２の
濃度で注入した試料を試料１０とした。また、不純物としてホウ素イオンを３×１０１５
ｉｏｎｓ／ｃｍ２の濃度で注入した試料を試料１１とした。なお、加速電圧を１５ｋＶと
して行った。
次に、加熱処理を行った。加熱処理は、窒素雰囲気にて１時間行った。加熱処理の温度は
、２００℃または３００℃で行った。
次に、アルミニウム膜を除去した。アルミニウム膜の除去は、和光純薬工業株式会社製の
混酸アルミ液（２．０重量％の硝酸と、９．８重量％の酢酸と、７２．３重量％のリン酸
と、を含有する水溶液）を用いて６０秒間行い、完全にアルミニウム膜が除去されている
ことを確認した。
次に、試料６乃至試料１１のシート抵抗値を測定した。結果を図２１に示す。
ここで、２００℃で加熱処理を行ったシート抵抗値を白抜き、３００℃で加熱処理を行っ
たシート抵抗値を網掛けとして示す。
図２１より、試料６、試料９および試料１０は１ｋΩ／ｓｑ程度まで低抵抗化されること
がわかった。
また、そのほかの試料も、試料８を除き、おおむね１０ｋΩ／ｓｑ程度以下まで低抵抗化
されることがわかった。
特に、試料９を２００℃で加熱処理した酸化物半導体膜が低抵抗であった。これにより、
酸化物半導体膜上にアルミニウム膜を成膜した後でホウ素イオンを５×１０１４ｉｏｎｓ
／ｃｍ２程度の濃度で注入し、２００℃で加熱処理を行うと、酸化物半導体膜をさらに低
抵抗化できるとわかる。
１００ 酸化物半導体膜
１０１ 酸素の一部が脱離した領域
１０２ 不純物を含む酸化物半導体膜
１０３ 酸素の一部が脱離した領域
１０４ 不純物を含む酸化物半導体膜
１０５ 不純物を含む酸素の一部が脱離した領域
１０６ａ 酸化物半導体膜
１０６ｂ 酸化物半導体膜
１０６ｃ 酸化物半導体膜
１１０ 還元性を有する膜
１１１ 酸素を含む領域
２００ 基板
２０４ ゲート電極
２０６ 酸化物半導体膜
２０６ａ 第１の領域
２０６ｂ 第２の領域
２０６ｃ 第３の領域
２０６ｄ 第４の領域
２０６ｅ 第５の領域
２０６ｆ 第６の領域
２０６ｇ 第７の領域
２０６ｈ 第８の領域
２０６ｉ 第９の領域
２０６ｊ 第１０の領域
２０６ｋ 第１１の領域
２０６ｌ 第１２の領域
２０６ｍ 第１３の領域
２０６ｎ 第１４の領域
２０６ｏ 第１５の領域
２０６ｐ 第１６の領域
２０６ｑ 第１７の領域
２０６ｒ 第１８の領域
２０６ｓ 第１９の領域
２０６ｔ 第２０の領域
２０６ｕ 第２１の領域
２０６ｖ 第２２の領域
２０７ 酸化物半導体膜
２０８ 側壁絶縁膜
２１０ 還元性を有する膜
２１１ 還元性を有する膜
２１２ ゲート絶縁膜
２１６ 一対の電極
２１８ 絶縁膜
２１９ 絶縁膜
２２０ 配線
２２１ 配線
２５４ 導電膜
２５６ 酸化物半導体膜
２５８ 絶縁膜
２６２ 絶縁膜
２７１ トランジスタ
２７２ トランジスタ
２７３ トランジスタ
２７４ トランジスタ
２７５ トランジスタ
２７６ トランジスタ
２７７ トランジスタ
６０１ 基板
６０２ フォトダイオード
６０６ａ 半導体膜
６０６ｂ 半導体膜
６０６ｃ 半導体膜
６０８ 接着層
６１３ 基板
６３３ 層間絶縁膜
６３４ 層間絶縁膜
６４０ トランジスタ
６４１ 電極
６４２ 電極
６４３ 導電膜
６４５ 導電膜
６５６ トランジスタ
６５８ フォトダイオードリセット信号線
６５９ ゲート信号線
６７１ フォトセンサ出力信号線
６７２ フォトセンサ基準信号線
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
３００２ 下地絶縁膜
３００４ ゲート電極
３００６ 酸化物半導体膜
３００６ａ 高抵抗領域
３００６ｂ 低抵抗領域
３００７ 酸化物半導体膜
３００７ａ 高抵抗領域
３００７ｂ 低抵抗領域
３０１２ ゲート絶縁膜
３０１６ 一対の電極
３０１８ 保護絶縁膜
３０２０ 保護膜
３０２２ 配線
３０２４ 側壁絶縁膜
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部

Claims (3)

  1. ソース領域と、ドレイン領域と、チャネル領域とを有する酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、
    前記ソース領域上面と、前記ドレイン領域上面と、前記ゲート電極上面と、に接する絶縁膜と、を有し、
    前記ゲート絶縁膜は、前記チャネル領域上面に接し、
    前記ソース領域及び前記ドレイン領域は、それぞれ不純物を有し、
    前記ソース領域は、前記ソース領域上面に接する第１の領域と、前記ソース領域下面に接する第２の領域とを有し、
    前記第１の領域の酸素含有濃度は、前記第２の領域の酸素含有濃度よりも小さく、
    前記ドレイン領域は、前記ドレイン領域上面に接する第３の領域と、前記ドレイン領域下面に接する第４の領域とを有し、
    前記第３の領域の酸素含有濃度は、前記第４の領域の酸素含有濃度よりも小さいことを特徴とする半導体装置。
  2. ソース領域と、ドレイン領域と、第１のＬＤＤ領域と、第２のＬＤＤ領域と、チャネル領域とを有する酸化物半導体層と、
    前記酸化物半導体層上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、
    前記ゲート電極の側面に接する第１及び第２の側壁絶縁膜と、
    前記ソース領域上面と、前記ドレイン領域上面と、前記第１及び前記第２の側壁絶縁膜と、ゲート電極上面と、に接する絶縁膜と、を有し、
    前記第１のＬＤＤ領域は、前記チャネル領域と前記ソース領域との間に位置し、
    前記第２のＬＤＤ領域は、前記チャネル領域と前記ドレイン領域との間に位置し、
    前記ゲート絶縁膜は、前記チャネル領域上面に接し、
    前記第１の側壁絶縁膜は、前記第１のＬＤＤ領域上面に接し、
    前記第２の側壁絶縁膜は、前記第２のＬＤＤ領域上面に接し
    前記第１及び前記第２のＬＤＤ領域、並びに前記ソース領域及び前記ドレイン領域は、それぞれ不純物を有し、
    前記ソース領域は、前記ソース領域上面に接する第１の領域と、前記ソース領域下面に接する第２の領域とを有し、
    前記第１の領域の酸素含有濃度は、前記第２の領域の酸素含有濃度よりも小さく、
    前記ドレイン領域は、前記ドレイン領域上面に接する第３の領域と、前記ドレイン領域下面に接する第４の領域とを有し、
    前記第３の領域の酸素含有濃度は、前記第４の領域の酸素含有濃度よりも小さく、
    前記第１のＬＤＤ領域域は、前記第１のＬＤＤ領域上面に接する第５の領域と、前記第１のＬＤＤ領域下面に接する第６の領域とを有し、
    前記第５の領域の酸素含有濃度は、前記第６の領域の酸素含有濃度よりも小さく、
    前記第２のＬＤＤ領域は、前記第２のＬＤＤ領域上面に接する第７の領域と、前記第２のＬＤＤ領域下面に接する第８の領域とを有し、
    前記第７の領域の酸素含有濃度は、前記第８の領域の酸素含有濃度よりも小さいことを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記不純物は、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、スズ、アンチモン、又はキセノンであることを特徴とする半導体装置。
JP2016125708A 2011-07-22 2016-06-24 半導体装置 Expired - Fee Related JP6268228B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011161252 2011-07-22
JP2011161252 2011-07-22

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012159183A Division JP6006559B2 (ja) 2011-07-22 2012-07-18 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017247146A Division JP6522100B2 (ja) 2011-07-22 2017-12-25 半導体装置

Publications (2)

Publication Number Publication Date
JP2016189482A true JP2016189482A (ja) 2016-11-04
JP6268228B2 JP6268228B2 (ja) 2018-01-24

Family

ID=47556048

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2012159183A Expired - Fee Related JP6006559B2 (ja) 2011-07-22 2012-07-18 半導体装置の作製方法
JP2016125708A Expired - Fee Related JP6268228B2 (ja) 2011-07-22 2016-06-24 半導体装置
JP2017247146A Active JP6522100B2 (ja) 2011-07-22 2017-12-25 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012159183A Expired - Fee Related JP6006559B2 (ja) 2011-07-22 2012-07-18 半導体装置の作製方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017247146A Active JP6522100B2 (ja) 2011-07-22 2017-12-25 半導体装置

Country Status (4)

Country Link
US (2) US8716073B2 (ja)
JP (3) JP6006559B2 (ja)
KR (1) KR102013127B1 (ja)
TW (1) TWI553742B (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011155125A1 (ja) * 2010-06-08 2011-12-15 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
US9246011B2 (en) 2012-11-30 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014175503A (ja) 2013-03-08 2014-09-22 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
JP6111458B2 (ja) * 2013-03-28 2017-04-12 株式会社Ｊｏｌｅｄ 半導体装置、表示装置および電子機器
KR20160009626A (ko) * 2013-05-21 2016-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 그 형성 방법
WO2015010825A1 (en) * 2013-07-24 2015-01-29 Imec Vzw Method for improving the electrical conductivity of metal oxide semiconductor layers
KR102281300B1 (ko) * 2013-09-11 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치
KR102658554B1 (ko) 2013-12-27 2024-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
US9929044B2 (en) * 2014-01-30 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US9917110B2 (en) * 2014-03-14 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9337030B2 (en) * 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
CN106537567B (zh) * 2014-07-16 2019-08-27 株式会社日本有机雷特显示器 晶体管、显示装置和电子设备
CN105472208B (zh) * 2014-09-09 2019-01-18 鸿富锦精密工业（深圳）有限公司 摄像机及其转向机构
WO2016098651A1 (ja) * 2014-12-16 2016-06-23 シャープ株式会社 半導体装置、その製造方法、および半導体装置を備えた表示装置
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
CN106409919A (zh) * 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US9911861B2 (en) 2015-08-03 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, and electronic device
JP6850096B2 (ja) 2015-09-24 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法及び電子機器の作製方法
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US11121025B2 (en) * 2018-09-27 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Layer for side wall passivation
CN113437018B (zh) * 2021-06-02 2023-02-24 深圳市华星光电半导体显示技术有限公司 阵列基板的制造方法、阵列基板以及显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042088A (ja) * 2006-08-09 2008-02-21 Nec Corp 薄膜デバイス及びその製造方法
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法
JP2011228622A (ja) * 2010-03-30 2011-11-10 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
JP2014514747A (ja) * 2011-03-21 2014-06-19 クゥアルコム・メムス・テクノロジーズ・インコーポレイテッド アモルファス酸化物半導体薄膜トランジスタ作製方法

Family Cites Families (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3173760B2 (ja) * 1994-11-11 2001-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1174536A (ja) 1997-01-09 1999-03-16 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002124665A (ja) * 2000-10-12 2002-04-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003168690A (ja) * 2001-11-30 2003-06-13 Seiko Epson Corp トランジスタ及びトランジスタの製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) * 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR101206033B1 (ko) * 2006-04-18 2012-11-28 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4404881B2 (ja) * 2006-08-09 2010-01-27 日本電気株式会社 薄膜トランジスタアレイ、その製造方法及び液晶表示装置
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5043499B2 (ja) * 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
ATE490560T1 (de) * 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
US7972898B2 (en) * 2007-09-26 2011-07-05 Eastman Kodak Company Process for making doped zinc oxide
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP5510767B2 (ja) * 2008-06-19 2014-06-04 出光興産株式会社 薄膜トランジスタおよびその製造方法
US7812346B2 (en) * 2008-07-16 2010-10-12 Cbrite, Inc. Metal oxide TFT with improved carrier mobility
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5504008B2 (ja) * 2009-03-06 2014-05-28 株式会社半導体エネルギー研究所 半導体装置
EP2544237B1 (en) * 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101991006B1 (ko) * 2009-10-08 2019-06-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101949670B1 (ko) * 2009-10-09 2019-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102148664B1 (ko) * 2009-11-06 2020-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011074506A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20180001562A (ko) 2010-02-26 2018-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042088A (ja) * 2006-08-09 2008-02-21 Nec Corp 薄膜デバイス及びその製造方法
JP2009278115A (ja) * 2008-05-15 2009-11-26 Samsung Electronics Co Ltd トランジスタとこれを含む半導体素子及びそれらの製造方法
JP2011228622A (ja) * 2010-03-30 2011-11-10 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
JP2014514747A (ja) * 2011-03-21 2014-06-19 クゥアルコム・メムス・テクノロジーズ・インコーポレイテッド アモルファス酸化物半導体薄膜トランジスタ作製方法

Also Published As

Publication number Publication date
JP2018082195A (ja) 2018-05-24
JP6522100B2 (ja) 2019-05-29
JP2013048217A (ja) 2013-03-07
US9006735B2 (en) 2015-04-14
KR102013127B1 (ko) 2019-08-22
TWI553742B (zh) 2016-10-11
JP6006559B2 (ja) 2016-10-12
US8716073B2 (en) 2014-05-06
US20130023087A1 (en) 2013-01-24
US20140209899A1 (en) 2014-07-31
KR20130011975A (ko) 2013-01-30
TW201306139A (zh) 2013-02-01
JP6268228B2 (ja) 2018-01-24

Similar Documents

Publication Publication Date Title
JP6268228B2 (ja) 半導体装置
JP7291821B2 (ja) 半導体装置
JP6683854B2 (ja) トランジスタ
JP6468690B2 (ja) 半導体装置
JP7257563B2 (ja) 半導体装置
TWI503895B (zh) 半導體裝置之製造方法
TWI570920B (zh) 半導體裝置及其製造方法
JP6027792B2 (ja) 半導体装置およびその作製方法
JP6127180B2 (ja) 半導体装置
JP6440793B2 (ja) 半導体装置
TWI553860B (zh) 半導體裝置
JP6080563B2 (ja) 半導体装置の作製方法
JP5986392B2 (ja) 半導体装置
JP5829477B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170502

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170608

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171128

R150 Certificate of patent or registration of utility model

Ref document number: 6268228

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees