TW201205781A - Semiconductor device - Google Patents

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Shunpei Yamazaki
Kiyoshi Kato
Shuhei Nagatsuka
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Semiconductor Energy Lab
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Description

201205781 六、發明說明： 【發明所屬之技術領域】 本發明的一個方式關於一種利用半導體元件的半導體 裝置及其製造方法。 【先前技術】 利用半導體元件的儲存裝置可以粗分爲如果沒有電力 供給儲存內容就消失的揮發性儲存裝置和即使沒有電力供 給也保持儲存內容的非揮發性儲存裝置。 作爲揮發性儲存裝置的典型例子，有DRAM ( Dynamic Random Access Memory :動態隨機存取記憶體） ° DRAM選擇構成記憶元件的電晶體並將電荷儲存在電容 器中而儲存資訊。 根據上述原理，因爲當從DRAM讀出資訊時電容器的 電荷消失，所以每次讀出資訊時都需要再次進行寫入工作 。另外，因爲在構成記憶元件的電晶體中因截止狀態下的 源極電極和汲極電極之間的洩漏電流（截止電流）等而即 使電晶體未被選擇電荷也流出或流入，所以資料的保持期 間較短。爲此，需要按所定的週期再次進行寫入工作（刷 新工作），由此，難以充分降低耗電量。另外，因爲如果 沒有電力供給儲存內容就消失，所以需要利用磁性材料或 光學材料的其他儲存裝置以實現較長期間的儲存內容的保 持。 作爲揮發性儲存裝置的另一個例子，有SRAM ( Static -5- 201205781
Random Access Memory:靜態隨機存取記憶體）。SRAM 使用正反器等電路保持儲存內容，而不需要進行刷新工作 ，在這一點上SRAM優越於DRAM。但是’因爲SRAM使用 正反器等電路，所以存在儲存容量的單價變高的問題。另 外，在如果沒有電力供給儲存內容就消失這一點上， SRAM和DRAM相同。 作爲非揮發性儲存裝置的典型例子，有快閃記憶體。 快閃記憶體在電晶體的閘極電極和通道形成區之間具有浮 動閘極，在該浮動閘極中保持電荷而進行儲存，因此，快 閃記憶體具有資料保持期間極長（半永久）並不需要進行 揮發性儲存裝置所需要的刷新工作的優點（例如，參照專 利文獻1 )。 但是，由於當進行寫入時產生的穿隧電流會引起構成 記憶元件的閘極絕緣層的劣化，因此發生因所定次數的寫 入記憶元件不能工作的問題。爲了緩和上述問題的影響， 例如’採用使各記憶元件的寫入次數均等的方法，但是， 爲了採用該方法，需要具有複雜的週邊電路。另外，即使 使用了上述方法，也不能從根本上解決使用壽命的問題。 就是說’快閃記憶體不合適於資訊的改寫頻度高的用途^ 另外’快閃記憶體爲了在浮動閘極保持電荷或者去除 該電荷’需要高電壓和用於該目的的電路。再者，還有電 荷的保持或去除需要較長時間而難以订現寫入和擦除的高 速化的問題。 [專利文獻1] R本專利申請公開昭第57_ 1 05889號公 -6- ⑧ 201205781 報 【發明內容】 鑒於上述問題，本發明的一個方式的目的之一是提供 一種即使沒有電力供給也能夠保持儲存內容並且對寫入次 數也沒有限制的具有新的結構的半導體裝置。再者，本發 明的一個方式的目的之一是提高有關新的結構的半導體裝 置的集成度。 在本發明的一個方式中，使用氧化物半導體來構成半 導體裝置。尤其是，使用被高純度化的氧化物半導體。因 爲使用氧化物半導體來構成的電晶體的洩漏電流極小，所 以可以在較長期間內保持資訊。另外，當使用被高純度化 的氧化物半導體時，其效果更顯著，從而可以在極長期間 內保持資訊。 更明確而言，例如可以採用如下結構。 本發明的一個方式是一種半導體裝置，包括具有第一 電晶體、第二電晶體以及絕緣層的儲存單元。上述第一電 晶體包括：第一通道形成區：設置在第一通道形成區上的 第一閘極絕緣層；重疊於第一通道形成區地設置在第一閘 極絕緣層上的第一閘極電極；以及夾持第一通道形成區地 設置的源極區及汲極區。上述第二電晶體包括：第二通道 形成區；與第二通道形成區電連接的源極電極及汲極電極 :設置在第二通道形成區上的第二閘極電極；以及設置在 第二通道形成區和第二閘極電極之間的第二閘極絕緣層。 4 201205781 ±述絕緣層設置在源極區或汲極區與第二通道形成區之間 °第一電晶體與第二電晶體以至少一部分彼此重疊的方式 $ ® ’並且第二閘極絕緣層和絕緣層滿足下述算式（i ) (1) —•^<0.1 S ra (在算式（1 )中，^表示第二閘極絕緣層的厚度，tb表示 絕緣層的厚度，era表示第二閘極絕緣層的介電常數，並且 Srb表示絕緣層的介電常數。） 或者，本發明的另一個方式是一種半導體裝置，包括 具有第一電晶體、第二電晶體以及絕緣層的儲存單元。上 述第一電晶體包括：第一通道形成區；設置在第一通道形 成區上的第一閘極絕緣層；重疊於第一通道形成區地設置 在第一閘極絕緣層上的第一閘極電極；以及夾持第一通道 形成區地設置的源極區及汲極區。上述第二電晶體包括： 第二通道形成區；與第二通道形成區電連接的源極電極及 汲極電極；設置在第二通道形成區上的第二閘極電極；以 及設置在第二通道形成區和第二閘極電極之間的第二閘極 絕緣層。上述絕緣層設置在源極區或汲極區和第二通道形 成區之間。第一電晶體與第二電晶體以至少一部分彼此重 疊的方式設置’並且第二閘極絕緣層和絕緣層滿足下述算 式（2 )。 -8 - ⑧ (2) 201205781 d十·以>〇 ΐ b ^ ra (在算式.（2 )中，ta表示 表示上述絕緣層的厚度， 上述第二閘極絕緣層的厚度，tb era表示上述第二閘極絕緣層的介 電常數，srb表示上述絕緣層的介電常數，Vmax表示上述源 極區或汲極區的電位，並且Vth表示上述第二電晶體的臨 界値電壓。） 在上述結構中，較佳的是第一閘極電極與源極電極或 汲極電極電連接。另外，較佳的是，在上述結構中使用源 極電極或汲極電極、第二閘極絕緣層和導電層構成電容元 件。 另外，較佳的是，在上述結構中，第一通道形成區和 第二通道形成區含有彼此不同的半導體材料。另外，較佳 的是，在上述結構中，第二通道形成區包括氧化物半導體 〇 另外，雖然在上述半導體裝置中使用氧化物半導體材 料來構成電晶體，但是本發明的一個方式不侷限於此。也 可以使用能夠實現與氧化物半導體材料同等的截止電流特 性的材料，例如碳化矽等的寬頻隙材料（更明確而言，例 如，能隙Eg大於3 eV的半導體材料）等。 另外，在本說明書等中，“上”或“下”不侷限於構 成要素的位置關係爲“直接在XX之上”或“直接在XX之下 ”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣 層和閘極電極之間包含其他構成要素的情況。另外，“上 -9 - •4 •4201205781 ”及“下”只是爲了便於說明而使用的。 另外，在本說明書等中，“電極”或“佈線”不限定 構成要素的功能。例如，有時將“電極”用作“佈線”的 —部分’反之亦然。再者，“電極”或“佈線”還包括多 個“電極”或“佈線”形成爲一體的情況等。 另外，“源極電極”和“汲極電極”的功能在使用極 性不同的電晶體的情況或電路工作的電流方向變化的情況 等下’有時互相調換。因此，在本說明書中，“源極電極 ”和“汲極電極”可以互相調換。 另外，在本說明書等中，“電連接”包括藉由“具有 某種電作用的元件”連接的情況。這裏，“具有某種電作 用的元件”只要可以進行連接物件間的電信號的授受，就 對其沒有特別的限制。 例如，“具有某種電作用的元件”不僅包括電極和佈 線，而且還包括電晶體等的切換元件、電阻元件、電感器 、電容器、其他具有各種功能的元件等。 因爲使用氧化物半導體的電晶體的截止電流極小，所 以藉由使用該電晶體而可以在較長期間內保持儲存內容。 就是說，因爲不需要進行刷新工作，或者，可以將刷新工 作的頻度降低到極低，所以可以充分降低耗電量。另外， 即使沒有電力供給也可以在較長期間內保持儲存內容。 另外，在根據本發明的一個方式的半導體裝置中，資 訊的寫入不需要高電，而且也沒有元件劣化的問題。例 如，不像現有的非揮發性記憶體的情況那樣，不需要對浮 ⑧ -10- 201205781 動閘極注入電子或從浮動閘極抽出電 閘極絕緣層的劣化等的問題。就是說 方式的半導體裝置對改寫次數沒有限 發性記憶體所存在的問題，所以可以 者，因爲藉由電晶體的導通狀態或截 寫入，所以容易實現高速工作。另外 除資訊的工作的優點。 此外，因爲使用氧化物半導體以 以進行足夠的高速工作，所以藉由將 物半導體的電晶體組合而使用，可以 置的工作（例如，資訊.的讀出工作） 由利用使用氧化物半導體以外的材料 地實現被要求高速工作的各種電路（ 等）。 如此，藉由將使用氧化物半導體 (作更廣義解釋，能夠進行足夠的高 使用氧化物半導體的電晶體（作更廣 夠小的電晶體）設置爲一體，可以實 徵的半導體裝置。 【實施方式】 下面，使用圖式對本發明的實施 說明。但是，本發明不侷限於以下說 普通技術人員可以很容易地理解一個 子’所以根本不發生 ，根據本發明的一個 制’這是現有的非揮 顯著提高可靠性。再 止狀態而進行資訊的 ’還有不需要用於擦 外的材料的電晶體可 該電晶體和使用氧化 充分地確保半導體裝 的高速性。此外，藉 的電晶體，可以合適 邏輯電路、驅動電路 以外的材料的電晶體 速工作的電晶體）和 義解釋，截止電流足 現具有從來沒有的特 方式的一個例子進行 明，所屬技術領域的 事實就是其方式及詳 -11 - 201205781 細內容在不脫離本發明的宗旨及其範圍的情況下可以被變 換爲各種各樣的形式。因此’本發明不應該被解釋爲僅限 定在以下所示的實施方式所記載的內容中。 另外’圖式等所示的每個結構的位置、大小 '範圍等 爲了容易理解而有時不表示爲實際上的位置、大小、範圍 等。因此’本發明的一個方式不一定侷限於圖式等所公開 的位置、大小、範圍等。 另外，本說明書等中的“第一”、“第二”、“第三 ”等的序數詞是爲了避免構成要素的混淆而附記的，而不 是用於在數目方面上進行限制。 實施方式1 在本實施方式中’參照圖1A至圖7B對根據本發明的一 個方式的半導體裝置的結構及其製造方法進行說明。 <半導體裝置的剖面結構及平面圖> 圖1A和1B是半導體裝置的結構的—個例子。圖ία示 出半導體裝置的剖面，而圖1B示出半導體裝置的平面。在 圖1A中’ A1-A2垂直於電晶體的通道長度方向，而bi-B2 平行於電晶體的通道長度方向。圖1A和1B所示的半導體裝 置在下部具有使用第一半導體材料的電晶體160，並在上 部具有使用第二半導體材料的電晶體162。另外，雖然圖 1A和1B所不的半導體裝置具有包括—個電晶體16〇、—個 電晶體1 6 2和一個電容元件1 6 4的結構，但是也可以採用包 -12- 201205781 括多個電晶體160、多個電晶體162和多個電容元件164的 結構。 在此，較佳的是第一半導體材料與第二半導體材料不 同。例如，可以將氧化物半導體以外的半導體材料用於第 一半導體材料，並且將氧化物半導體用於第二半導體材料 。作爲氧化物半導體以外的半導體材料，例如可以使用砂 、鍺、矽鍺、碳化矽或砷化鎵等，較佳的是使用單晶半導 體。除此之外，也可以使用有機半導體材料等。使用這種 半導體材料的電晶體容易進行高速工作。另一方面，使用 氧化物半導體的電晶體由於其特性而能夠長時間地保持電 荷。 作爲電晶體160及電晶體162，可以使用η通道型電晶 體和Ρ通道型電晶體中的任一種。在此，說明電晶體160及 電晶體1 62都爲η通道型電晶體的情況。另外，本發明的— 個方式的技術本質在於爲了保持信息而將如氧化物半導體 的能夠充分地降低截止電流的半導體材料用於電晶體162 ，因此用於半導體裝置的材料或半導體裝置的結構等的半 導體裝置的具體結構不需要侷限於在此所示的結構。 電晶體160包括：設置在包含半導體材料（例如，矽 等）的基板1〇〇中的通道形成區116;夾著通道形成區116 地設置的雜質區域120 (也記載爲源極區或汲極區）：接 觸於雜質區域120的金屬化合物區域124;設置在通道形成 區1 1 6上的閘極絕緣層1 0 8 ;以及設置在閘極絕緣層1 〇 8上 的閘極電極110。注意，雖然有時在圖1Α和1Β中不明確具 -13- 4 4201205781 有源極電極或汲極電極，但是爲了方便起見有時將這種結 構也稱爲電晶體。此外，在此情況下，爲了說明電晶體的 連接關係，有時包括源極區和汲極區而表示爲源極電極和 汲極電極。換言之，在本說明書中，源極電極的記載有可 能包括源極區。 電極126連接到電晶體160的金屬化合物區域124的一 部分。在此，電極126用作電晶體160的源極電極或汲極電 極。另外，在基板1〇〇上以圍繞電晶體160的方式設置有元 件分離絕緣層106，並且在電晶體160上設置有絕緣層128 。另外，爲了實現高集成化，較佳的是如圖1 A和1B所示電 晶體1 60不具有側壁絕緣層。另一方面，當重視電晶體1 60 的特性時，也可以在閘極電極Π 0的側面設置側壁絕緣層 ，並且以包括形成在與該側壁絕緣層重疊的區域中的雜質 濃度不同的區域的方式設置雜質區域120。 電晶體〗62包括：設置在絕緣層128等上的氧化物半導 體層144;與氧化物半導體層144電連接的源極電極或汲極 電極142 a及源極電極或汲極電極142b ;覆蓋氧化物半導體 層144、源極電極或汲極電極142a及源極電極或汲極電極 142b的閘極絕緣層146 ;在閘極絕緣層146上以重疊於氧化 物半導體層144的方式設置的閘極電極148 a。 在此，較佳的是，用於電晶體162的氧化物半導體層 144藉由被充分地去除氫等的雜質來被高純度化。例如， 將氧化物半導體層144的氫濃度設定爲5xl019at〇inS/cm3以 下，較佳地設定爲5xl0uatoms/cm3以下，更佳地設定爲5x -14- 201205781 1017at〇mS/cm3以下。另外，藉由二次離子質譜測定 SIMS : Secondary Ion Mass Spectroscopy)來測量 化物半導體層144中的氫濃度。另外，較佳的是在 半導體層144中藉由充分的氧供給來降低氧缺陷。 ，在氫濃度被充分地降低而實現高純度化並藉由被 分的氧來降低起因於氧缺陷的能隙中的缺陷能階的 半導體層144中，載子濃度爲低於lX10l2/cm3，較佳 於lxloH/cm3，更佳的爲低於l.45xl01Q/cm3。例如 (25 °C)下的截止電流（在此，單位通道寬度（If 値）爲 ΙΟΟζΑ ( IzA ( zeptoampere)等於 1χ1〇·21Α) 較佳的爲l〇z A以下。如此，藉由使用被高純度化Π 化（本質化）或實質上i型化的氧化物半導體層144 得到截止電流特性極爲優良的電晶體1 62。 注意，雖然在電晶體1 62中，爲了抑制因微型 元件之間產生洩漏，使用被加工爲島狀的氧化物半 ，但是也可以採用不加工爲島狀的氧化物半導體層 將氧化物半導體層加工爲島狀時，可以防止因加工 刻而導致的氧化物半導體層的污染。 電容元件164包括：源極電極或汲極電極142a 絕緣層146;以及導電層148b。換言之，源極電極 電極142a用作電容元件164的一方的電極，導電層 作電容元件164的另一方的電極。藉由採用這種結 以確保足夠的電容。另外，當層疊氧化物半導體層 閘極絕緣層146時，可以充分確保源極電極或汲 技術（ 上述氧 氧化物 像這樣 供給充 氧化物 的爲低 ，室溫 im )的 以下， Ϊ被i型 ，可以 化而在 導體層 。當不 時的蝕 :閘極 或汲極 148b 用 構，可 ί 144 和 極電極 -15- 201205781 142 a和導電層148b之間的絕緣性。再者’當不需要電容時 ，也可以採用不設置電容元件164的結構° 另外，在電晶體162和電容元件I64中，較佳的是’將 源極電極或汲極電極142a及源極電極或汲極電極142b的端 部形成爲錐形形狀。藉由將源極電極或汲極電極142 a及源 極電極或汲極電極142b的端部形成爲錐形形狀’可以提高 閘極絕緣層146的覆蓋性，並防止斷開。在此，將錐形角 例如設定爲30。以上且60。以下。注意’錐形角是指當從垂 直於剖面（與基板的表面正交的面）的方向觀察具有錐形 形狀的層（例如，源極電極或汲極電極1 42a )時，該層的 側面和底面所形成的傾斜角。 在電晶體162及電容元件164上設置有絕緣層150及絕 緣層152。再者^在形成於閘極絕緣層146、絕緣層150、 絕緣層152等中的開口中設置有電極154，並且在絕緣層 152上形成與電極154連接的佈線156。佈線156連接儲存單 元之一與其他儲存單元。另外，雖然在圖1A和1B中示出使 用電極126及電極154將金屬化合物區域124、源極電極或 汲極電極142b和佈線156連接，但是本發明的一個方式不 侷限於此。例如，也可以使源極電極或汲極電極1 42b直接 接觸於金屬化合物區域124。或者，也可以使佈線156直接 接觸於源極電極或汲極電極142b。 另外，在圖1 A和1B中，電極126與電極154彼此重疊， 該電極126連接金屬化合物區域124與源極電極或汲極電極 142b ’而該電極154連接源極電極或汲極電極142b與佈線 201205781 156。換言之，用作電晶體160的源極電極或汲極電極的電 極126與電晶體162的源極電極或汲極電極M2b接觸的區域 重疊於電晶體162的源極電極或汲極電極142b與電極154接 觸的區域。藉由採用這種平面佈局，可以抑制因接觸區域 造成的元件面積的增大。也就是說，可以提高半導體裝置 的集成度。 另外，在圖1 A和1B中，電晶體160與電晶體162以至少 其一部分彼此重疊的方式設置。另外，電晶體162、電容 元件164以重疊於電晶體160的方式設置。例如，電容元件 164的導電層148b與電晶體160的閘極電極110以至少其一 部分彼此重疊的方式設置。藉由採用這種平面佈局，可以 實現高集成化。例如，當以最小加工尺寸爲F時，可以將 儲存單元所占的面積設定爲15 F2至25F2。 然而，當以至少一部分彼此重疊的方式設置電晶體 160和電晶體162，電晶體160的源極區或汲極區有可能起 到電晶體1 62的背閘極電極的作用。注意，在此所述的背 閘極電極是指設置在隔著氧化物半導體層144的通道形成 區與閘極電極148 a相反一側的僞閘極電極。換言之，在對 電晶體1 60的源極區或汲極區施加正電位元的情況下，例 如，若該正電位超過從背閘極電極來看的臨界値電壓Vth (back )，則電晶體162會成爲導通。或者，即使施加到 電晶體160的源極區或汲極區的正電位爲不使電晶體162成 爲導通的程度的電位，電晶體162的臨界値電壓Vth也會漂 移到負一側（常開啓狀態一側）。例如，當在半導體裝置 -17- 201205781 的讀出工作中對電晶體160的源極區或汲極區施加正電位 時，電晶體162的臨界値電壓Vth漂移到負一側（常開啓狀 態一側），電晶體1 62的洩漏電流增加，而電荷的保持特 性有可能降低。其結果是，儲存保持特性有可能降低。注 意，儲存保持特性是指記憶體的資料保持特性。 作爲電晶體160的源極區或汲極區起到電晶體162的背 閘極電極的作用的主要原因，可以舉出設置在電晶體1 60 的源極區或汲極區與氧化物半導體層144的通道形成區之 間的絕緣層128的厚度或介電常數。如果絕緣層128的厚度 太薄，則電晶體1 60的源極區或汲極區的電位對氧化物半 導體層144起到的影響大。另外，如果絕緣層128的介電常 數太高，則電晶體160的源極區或汲極區的電位對氧化物 半導體層144起到的影響也大。 因此，爲了降低電晶體160的源極區或汲極區作爲電 晶體162的背閘極電極起到的影響，較佳的是，當將絕緣 層128換算爲電晶體162的閘極絕緣層146的厚度時絕緣層 12 8和閘極絕緣層146滿足下述算式（1)。 [算式1] 螽·互^ <0.1 ,、 tb Sra (在算式（1)中，匕表示閘極絕緣層146的厚度，tb表示 絕緣層12 8的厚度，ε”表示閘極絕緣層146的介電常數，並 且srb表示絕緣層128的介電常數。） 藉由滿足上述算式（1 )’電晶體1 60的源極區或汲極 區的電位對氧化物半導體府1 44起到的影界成爲電晶體i 62 ⑧ -18- 201205781 的閘極電極對氧化物半導體層144起到的影響的十分之一 以下。換言之，可以使電晶體1 60的源極區或汲極區的電 位對氧化物半導體層144起到的影響極小，而電晶體160的 源極區或汲極區實質上不起到背閘極電極的作用。 將說明如下另一個較佳的條件，該條件用來降低電晶 體160的源極區或汲極區作爲電晶體162的背閘極電極而起 到的影響。假設在具有電晶體162的儲存單元保持資料的 工作（例如，當在半導體裝置的寫入工作中成爲非選擇狀 態時）中或在讀出工作中，對電晶體160的源極區或汲極 區施加的最大値爲Vmax。此時，電晶體162的臨界値電壓 Vth漂移到負一側（常開啓狀態一側），但是當電晶體i 62 的臨界値電壓Vth成爲負値時，儲存單元的電荷保持特性 大幅度地降低。換言之，較佳的是，電晶體1 62的臨界値 Vth爲正値。 以下述算式（2 )大致表示電晶體160的源極區或汲極 區從0V變爲Vmax時的電晶體162的臨界値電壓的漂移寬度 [算式2]
,ta..KdL (2) t b 已 ra 因此，爲了即使電晶體160的源極區或汲極區從0V變 爲Vmax也使電晶體162的臨界値Vth爲正値，只要滿足下述 算式（3 )即可。 -19- 201205781 [算式3] (3) t b ^ ra 另外，當然電位Vmax依賴於電路結構或驅動方法，但 是電位Vmax典型爲用於讀出工作的電源電位。作爲其他情 況，在寫入工作中有時供應到浮動閘極FG部的電位也被供 應到電晶體1 60的源極區或汲極區。在此情況下，有時供 應到浮動閘極FG部的最大電位成爲電位。 藉由滿足上述算式（1)或上述算式（3)，源極區或 汲極區實質上不起到電晶體1 62的背閘極電極的作用。換 言之，可以充分地抑制電晶體1 62的臨界値變動。由此， 可以提高半導體裝置的儲存保持特性。 <半導體裝置的製造方法> 接著，對上述半導體裝置的製造方法的一個例子進行 說明。以下’首先參照圖2A至圖3D對下部電晶體160的製 造方法進行說明’然後參照圖4A至圖5B對上部電晶體162 及電容元件164的製造方法進行說明。 <下部電晶體的製造方法> 參照圖2A至圖3D對下部電晶體160的製造方法進行說 明。
首先’準備包含半導體材料的基板1〇〇。作爲包含半 導體材料的基板’可以使用矽或碳化矽等的單晶半導體基 板、多晶半導體蕋板、矽鍺等的化合物半妈體基板、S ΟI -20- ⑧ 201205781 基板等。在此，作爲一個例子，示出作爲包含半導體材料 的基板100使用單晶矽基板的情況。注意，一般來說，“ SOI基板”是指在絕緣表面上設置有矽半導體層的基板， 但是在本說明書等中’ “ SOI基板”還包括在絕緣表面上 設置有由矽以外的材料構成的半導體層的基板。換言之， ‘‘ SOI基板”所具有的半導體層不侷限於矽半導體層。另 外’ SOI基板還包括在玻璃基板等的絕緣基板上隔著絕緣 層設置有半導體層的構成。 較佳的是，作爲包含半導體材料的基板100，使用矽 等的單晶半導體基板’因爲這樣可以使半導體裝置的讀出 工作高速化。 在基板100上形成用作用來形成元件分離絕緣層的掩 模的保護層1 〇 2 (參照圖2 A )。作爲保護層1 〇 2，例如可以 使用以氧化矽、氮化矽、氧氮化矽等爲材料的絕緣層。另 外，在該製程的前後，爲了控制電晶體的臨界値電壓，也 可以將賦予η型導電性的雜質元素或賦予p型導電性的雜質 元素添加到基板100。在半導體爲矽時，作爲賦予η型導電 性的雜質元素，例如可以使用磷、砷等。另外，作爲賦予 ρ型導電性的雜質元素，例如可以使用硼、鋁、鎵等。 接著，將上述保護層102用作掩模進行蝕刻，去除不 被保護層102覆蓋的區域（露出的區域）的基板1〇〇的一部 分。由此，形成從其他半導體區域分離的半導體區域104 (參照圖2 Β )。較佳的是，作爲該蝕刻，使用乾蝕刻，但 是也可以使用濕鈾刻。根據被蝕刻的材料可以適當地選擇 -21 - 201205781 蝕刻氣體或蝕刻液。 接著，以覆蓋半導體區域104的方式形成絕緣層，並 選擇性地去除與半導體區域104重疊的區域的絕緣層，從 而形成元件分離絕緣層106 (參照圖2C)。該絕緣層使用 氧化矽、氮化矽、氧氮化矽等來形成。作爲去除絕緣層的 方法，有CMP (化學機械拋光）等的抛光處理或蝕刻處理 等，可以使用任一種方法。另外，在形成半導體區域104 之後或在形成元件分離絕緣層106之後，去除上述保護層 102° 在此，CMP處理是指以被加工物的表面爲標準而根據 該標準藉由化學、機械的複合作用使表面平坦化的方法。 更明確而言，CMP處理是一種方法，其中在拋光臺上貼附 砂布，且一邊在被加工物和砂布之間供應漿料（拋光劑） ，一邊將拋光台和被加工物分別旋轉或搖動，來由漿料和 被拋光物表面之間的化學反應以及砂布和被拋光物的機械 拋光的作用對被加工物的表面進行拋光。 另外，作爲元件分離絕緣層106的形成方法，除了選 擇性地去除絕緣層的方法以外，還可以使用藉由導入氧來 形成絕緣區域的方法等。 接著，在半導體區域104的表面上形成絕緣層，並在 該絕緣層上形成包含導電材料的層。 絕緣層是以後成爲閘極絕緣層的層，例如可以藉由半 導體區域104表面的熱處理（熱氧化處理或熱氮化處理等 )形成。也可以使用高密度電漿處理代替熱處理。高密度 -22- ⑧ 201205781 電漿處理例如可以使用選自He、Ar、Kr、Xe等稀有氣體 、氧、氧化氮、氨、氮、氫等中的任一種的混合氣體來進 行。當然’也可以使用CVD法或濺射法等形成絕緣層。較 佳的是’該絕緣層採用包含氧化矽、氧氮化矽、氮化矽、 氧化給、氧化鋁、氧化鉬、氧化釔、矽酸給（HfSixOy ( x>0，y>0 ))、添加有氮的矽酸給（HfSixOyNz ( x>0， y>0 ’ z>0 ))、添加有氮的鋁酸給（HfAlxOyNz ( x>0， y>0，z>0))等的單層結構或疊層結構。另外，作爲絕緣 層的厚度，例如可以設定爲lnm以上且l〇〇nm以下，較佳 的爲10nm以上且50nm以下。 可以使用鋁、銅、鈦、钽、鎢等的金屬材料形成包含 導電材料的層。另外，也可以藉由使用如多晶矽等的半導 體材料形成包含導電材料的層。對其形成方法也沒有特別 的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各 種成膜方法。此外，在本實施方式中，作爲一個例子示出 使用金屬材料形成包含導電材料的層的情況。 然後，藉由選擇性地蝕刻絕緣層和包含導電材料的層 ，形成閘極絕緣層1 〇 8和閘極電極1 1 0 (參照圖2 C )。 接著，對半導體區域104添加磷（P )或砷（As )等形 成通道形成區1 16及雜質區域120 (參照圖2D )。在此，爲 了形成η型電晶體添加了磷或砷，但是當形成p型電晶體時 ，添加硼（Β)或鋁（Α1)等的雜質元素即可。在此，雖 然可以適當地設定所添加的雜質的濃度，但是當半導體元 件被高度微型化時，較佳的是將其濃度設定爲高。 -23- 201205781 另外’也可以在閘極電極11 0的周圍形成側壁絕緣層 ’來形成其中添加有濃度不同的雜質元素的雜質區域。 接著’以覆蓋閘極電極110和雜質區域120等的方式形 成金屬層122 (參照圖3Α)。該金屬層122可以使用真空蒸 鍍法 '濺射法或旋塗法等的各種成膜方法形成。較佳的是 ’使用藉由與構成半導體區域104的半導體材料起反應來 成爲低電阻的金屬化合物的金屬材料形成金屬層122。作 爲上述金屬材料，例如有鈦、鉬、鎢、鎳、鈷、鉑等。 接著’進行熱處理，使上述金屬層122與半導體材料 起反應。由此，形成接觸雜質區域120的金屬化合物區域 124(參照圖3Α)。另外，在作爲閘極電極110使用多晶矽 等的情況下，還在閘極電極110與金屬層122接觸的部分中 形成金屬化合物區域。 作爲上述熱處理，例如可以使用利用閃光燈的照射的 熱處理。當然，也可以使用其他熱處理方法，但是爲了提 高形成金屬化合物時的化學反應的控制性，較佳的是使用 可以在極短的時間內進行熱處理的方法。另外，上述金屬 化合物區域藉由金屬材料與半導體材料之間的反應形成並 具有足夠高的導電性。藉由形成該金屬化合物區域，可以 充分降低電阻，並可以提高元件特性。另外，在形成金屬 化合物區域124之後，去除金屬層122。 接著，在與金屣化合物區域124的一部分接觸的區域 中形成電極1 26 (參照圖3Β )。例如，可以藉由形成包含 導電材料的層之後對該屑選擇性地進行蝕刻來形成電極 -24- 201205781 120。包含導電材料的層可以使用鋁、銅、鈦、鉅、鎢等 的金屬材料來形成。另外，也可以藉由使用如多晶矽等的 半=導體材·料形成包含導電材料的層。對其形成方法也沒有 特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法 等各種成膜方法。 接著’以覆蓋藉由上述製程形成的各結構的方式形成 絕緣層128 (參照圖3C)。絕緣層128可以使用包含氧化矽 '氧氮化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形 成。較佳的是，尤其是將低介電常數（low_k )材料用於 絕緣層128’因爲這樣可以充分地降低起因於各種電極或 佈線的重疊的電容。另外，也可以將使用上述材料的多孔 絕緣層用於絕緣層128。因爲多孔絕緣層的介電常數比密 度高的絕緣層低，所以可以進一步降低起因於電極或佈線 的電容。此外，也可以使用聚醯亞胺、丙烯酸樹脂等的有 機絕緣材料形成絕緣層1 2 8。注意，雖然在此採用絕緣層 128的單層結構，但是本發明的一個方式不侷限於此。也 可以採用兩層以上的疊層結構。當採用三層結構時，例如 ，可以採用氧氮化砂層、氮氧化砂層和氧化砂層的疊層結 構。 另外，也可以在形成絕緣層128之後在絕緣層128中形 成到達金屬化合物區域124的開口，並埋入該開口形成電 極 126。 在此情況下，例如’可以在包括開口的區域中藉由 PVD法形成薄的鈦膜’並藉由CVD法形成薄的氮化鈦膜， -25- 201205781 然後埋入開口形成鎢膜。在此’藉由PVD法形成的鈦膜具 有還原被形成面上的氧化膜（自然氧化膜等）’並且降低 與下部電極等（在此，金屬化合物區域〗24)的接觸電阻 的功能。另外，其後形成的氮化鈦膜具有抑制導電材料的 擴散的阻擋功能。另外，也可以在形成使用鈦或氮化鈦等 的障壁膜之後藉由鍍敷法形成銅膜。 藉由上述製程形成使用包含半導體材料的基板100的 電晶體160 (參照圖3C )。這種電晶體160具有能夠進行高 速工作的特徵。因此，藉由作爲讀出用電晶體使用該電晶 體，可以高速地進行資訊的讀出。 然後，作爲形成電晶體162及電容元件164之前的處理 ，對絕緣層128進行CMP處理來使閘極電極110及電極126 的上面露出（參照圖3D)。作爲使閘極電極110及電極126 的上面露出的處理，除了 CMP處理之外還可以使用蝕刻處 理等，但是爲了提高電晶體1 62的特性，較佳的是使絕緣 層128的表面盡可能地平坦。 另外’也可以在上述各製程之前或之後還包括形成電 極、佈線、半導體層或絕緣層等的製程。例如，作爲佈線 的結構’也可以採用由絕緣層及導電層的疊層結構構成的 多層佈線結構來實現高集成化的半導體裝置。 <上部電晶體的製造方法> 接著，參照圖4A至圖SB對上部電晶體162及電容元件 164的製造方法進行說明。 ⑧ -26- 201205781 首先’在閘極電極110、電極126、絕緣層128等上形 成氧化物半導體層’並且加工該氧化物半導體層，來形成 氧化物半導體層144 (參照圖4A)。另外，在形成氧化物 半導體層之前，還可以在閘極電極11〇、電極126、絕緣層 1 2 8上設置用作基底的絕緣層。作爲該絕緣層，可以利用 如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。 作爲用於氧化物半導體層的材料，可以使用：四元金 屬氧化物的In-Sn-Ga-Zn-Ο類材料；三元金屬氧化物的ιη_ Ga-Zn-O 類材料、ln_Sn-Zn_〇 類材料、In_A1_Zn_〇 類材料、 Sn-Ga-Zn-O 類材料、Ai_Ga_Zn_〇 類材料、Sn_A1-Zn_〇 類材 料；二元金屬氧化物的In-Zn-O類材料、Sn_Zn_〇類材料、 Al-Ζη-Ο類材料、Zn-Mg-0類材料、Sn Mg 〇類材料、ΐη·
Mg-Ο類材料、In-Ga_〇類材料；或者單元金屬氧化物的 〇類材料、Sn-Ο類材料、Zn_〇類材料等。另外，也可以使 上述材料包含si〇2。在此，例如，in_Ga_Zn_〇類材料是指 具有姻（In)、鎵（Ga)、辞（Zn)的氧化物，並對其組 成比並沒有特別的限制。另外，還可以包含In、g △ η以 外的元素。 另外，氧化物半導體層也可以使用以化學式 InMOpZnOU (m>0)表示的材料的薄膜。在此，μ表示 選自Ga、Α卜Μη和Co中的—種或多種金屬元素。例如不 作爲Μ，有Ga、（^及八丨、以及…或“及〜等。 當作爲氧化物半導體㈣“Zn⑽材料時， 可以使用其組成比爲In2〇3 : Ga2〇3 : Zn0 = 1 :卜 Π • 1[臭耳數 -27- 201205781 比]的靶材。另外’靶材的材料及組成不侷限於上述記載 。例如，也可以使用Ιη2〇3: Ga2〇3: ZnO=l : 1 : 2[莫耳數 比]的組成比的靶材。 另外，當作爲氧化物半導體使用Ιη-Ζη-0類材料B寺， 將所使用的靶材的組成比設定爲使原子數比爲In:Zn = 5〇:l 至1:2(換算爲莫耳數比則爲In203:Zn0 = 25:l至1:4)，較 佳的爲In:Zn = 20:l至1:1 (換算爲莫耳數比則爲
In2〇3:ZnO=10:l 至 1:2)，更佳的爲 In:Zn=15:l 至 1.5:1 (換 算爲莫耳數比則爲In2〇3:ZnO=15:2至3:4)。例如，作爲用 於形成Ιη-Ζη-0類氧化物半導體的靶材，當原子數比爲 Ιη:Ζη:0 = Χ:Υ:Ζ 時，滿足 Ζ>1·5Χ + Υ。 靶材的塡充率爲90%以上且100%以下，較佳的爲95% 以上且99.9%以下。這是因爲藉由使用高塡充率的靶材， 所形成的氧化物半導體層可以成爲緻密的膜的緣故》 另外，較佳的是，氧化物半導體層的厚度爲3 nm以上 且3 Onm以下。這是因爲如果氧化物半導體層的厚度太厚（ 例如，厚度爲5 Onm以上），則電晶體有可能成爲常開啓》 較佳的是，使用氫、水、羥基或氫化物等的雜質不容 易混入的方法形成氧化物半導體層。例如，可以使用濺射 法等形成氧化物半導體層。 在本實施方式中，藉由利用使用In-Ga-Ζη-Ο類氧化物 靶材的濺射法來形成氧化物半導體層。 作爲成膜時的氣圍，採用稀有氣體（典型的是氬）氣 圍下、氧氣圍下或稀有氣體和氣的混合氣圍下等，即可。 ⑧ -28- 201205781 此外，爲了防止氫、水、羥基、氫化物等混入氧化物半導 體層，較佳的是採用使用充分去除了氫、水、羥基、氫化 物等的雜質的高純度氣體的氣圍。 例如，可以藉由下述製程形成氧化物半導體層。 首先，將基板放置在被保持爲減壓狀態的沉積室內， 並對基板進行加熱以使基板溫度爲超過200 °C且500 °C以下 ，較佳的爲超過3 00 °C且5 00 °C以下，更佳的爲3 50 t以上 且4 5 0 °C以下。 接著，一邊去除沉積室中的殘留水分，一邊引入充分 去除了氫、水、羥基、氫化物等的雜質的高純度氣體，並 使用上述靶材來在基板上形成氧化物半導體層。爲了去除 沉積室中的殘留水分，較佳的是，作爲排氣單元使用低溫 泵、離子泵、鈦昇華泵等的吸附型的真空栗。另外，作爲 排氣單元，也可以使用配置有冷阱的渦輪泵。由於在利用 低溫泵進行了排氣的沉積室中，例如氫、水、羥基、氫化 物等的雜質（更佳地還包括包含碳原子的化合物）等被去 除，因此可以降低在該沉積室中形成的氧化物半導體層所 含有的氫、水、羥基、氫化物等的雜質濃度。 由於當成膜時的基板溫度是低溫（例如，100 °C以下 )時含有氫原子的物質有可能混入到氧化物半導體中，所 以較佳的是將基板加熱到上述溫度。藉由將基板加熱到上 述溫度而形成氧化物半導體層，由於基板溫度爲高溫，所 以氫結合被熱切斷而含有氫原子的物質不容易被引入到氧 化物半導體層中。從而，藉由在將基板加熱到上述溫度的 -29- 201205781 狀態下形成氧化物半導體層，可以充分降低包含在氧化物 半導體層中的氫、水、羥基、氫化物等的雜質濃度。此外 ，可以減少因濺射而產生的損傷。 作爲成膜條件的一個例子，採用如下條件：基板與靶 材之間的距離是60mm ;壓力是0.4Pa ;直流（DC)電源是 0.5kW ;基板溫度是400 t ;成膜氣圍是氧（氧流量比率 1 〇〇% )氣圍。另外，藉由使用脈衝直流電源，可以減輕在 進行成膜時產生的粉狀物質（也稱爲微粒、塵屑），且膜 厚度分佈也變得均勻，所以是較佳的。 另外，較佳的是，在藉由濺射法形成氧化物半導體層 之前，進行引入氬氣體產生電漿的反濺射，來去除附著於 氧化物半導體層的被形成表面上的粉狀物質（也稱爲微粒 、塵屑）。反濺射是指如下一種方法，其中對基板施加電 壓來在基板附近形成電漿，而對基板的表面進行改性。此 外，也可以使用氮、氦、氧等的氣體代替氬。 藉由在氧化物半導體層上形成所希望的形狀的掩模之 後，對該氧化物半導體層進行蝕刻，可以加工氧化物半導 體層。可以藉由光刻製程等的方法形成上述掩模。或者， 也可以藉由噴墨法等的方法形成掩模。另外，作爲氧化物 半導體層的蝕刻，可以採用乾蝕刻或濕蝕刻。當然，也可 以組合乾蝕刻和濕蝕刻而使用。 然後，也可以對氧化物半導體層144進行熱處理（第 一熱處理）。藉由進行熱處理，可以進一步去除包含在氧 化物半導體層1 44中的含有氚原子的物質而改善氧化物半 ⑧ -30- 201205781 導體層1 44的結構，而降低能隙中的缺陷能階。在惰性氣 體氣圍下’熱處理的溫度爲25 (TC以上且7〇〇 °C以下，較佳 的爲450°C以上且600°C以下或者低於基板的應變點。較佳 的是’作爲惰性氣體氣圍，應用以氮或稀有氣體（氦、氖 或氬等）爲主要成分且不包含水或氫等的氣圍。例如，將 引入到熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純 度設定爲6N ( 99.9999% )以上，較佳地設定爲7N ( 99.99999% )以上（即，雜質濃度爲ippm以下，較佳的爲 0 · 1 ppm以下）。 作爲熱處理，例如，可以將被處理物引入使用電阻發 熱體等的電爐中，並在氮氣圍下以450°C加熱1個小時。在 該期間，不使氧化物半導體層144接觸大氣，而避免水或 氫的混入。 由於上述熱處理具有去除氫或水等的效果，所以也可 以將該熱處理稱爲脫水化處理、脫氫化處理等。例如，也 可以在將氧化物半導體層加工爲島狀之前、形成閘極絕緣 層之後等的時序進行該熱處理。另外，這種脫水化處理、 脫氫化處理不侷限於進行一次，而也可以進行多次。 接著，在氧化物半導體層144等上形成用來形成源極 電極及汲極電極（包括使用與源極電極及汲極電極相同的 層形成的佈線）的導電層，並且加工該導電層來形成源極 電極或汲極電極142a、源極電極或汲極電極142b (參照圖 4 B )。 作爲導電層，可以利用PVD法或CVD法來形成。另外 -31 - 201205781 ，作爲導電層的材料，可以使用選自鋁、鉻、銅、鉬、鈦 、鉬和鎢中的元素或以上述元素爲成分的合金等。還可以 使用選自錳、鎂、锆、鈹、鈸、銃中的一種或多種材料。 導電層既可以採用單層結構也可以採用兩層以上的疊 層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含 有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構； 在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦 膜的三層結構等。另外，當作爲導電層採用鈦膜或氮化鈦 膜的單層結構時，具有易於將源極電極或汲極電極142 a及 源極電極或汲極電極142b加工爲錐形形狀的優點。 另外，導電層還可以使用導電金屬氧化物來形成。作 爲導電金屬氧化物可以採用氧化銦（Ιη203 )、氧化錫（ Sn02 )、氧化鋅>ZnO)、氧化銦氧化錫合金（In203-Sn02 ，有時簡稱爲ITO )、氧化銦氧化鋅合金（Ιη203-Ζη0 )或 者使這些金屬氧化物材料中含有矽或氧化矽的金屬氧化物 較佳的是，以形成的源極電極或汲極電極142a及源極 電極或汲極電極142b的端部成爲錐形形狀的方式對導電層 進行蝕刻。這裏，較佳的是’錐形角例如爲3〇°以上且60° 以下。藉由以源極電極或汲極電極142a及源極電極或汲極 電極142b的端部成爲錐形形狀的方式進行蝕刻，可以提高 後面形成的閘極絕緣層146的覆蓋性’並防止斷裂。 上部電晶體的通道長度（L)由源極電極或汲極電極 1 42a的下端部與源極電極或汲極電極1 42b的下端部之間的 201205781 間隔決定。另外’在形成通道長度（L )短於25nm的電晶 體的情況下，當進行用來形成掩模的曝光時，較佳的是， 使用波長爲幾nm至幾十nm的極短的極紫外線（Extreme Ultraviolet )。利用極紫外線的曝光的解析度高且聚焦深 度大。由此，可以將後面形成的電晶體的通道長度（L) 形成爲l〇nm以上且1000ηιη(1μηι)以下，而可以提高電路 的工作速度。再者’藉由微型化可以降低半導體裝置的耗 電量。 接著，形成閘極絕緣層146，以覆蓋源極電極或汲極 電極142a、142b並與氧化物半導體層144的一部分接觸。 (參照圖4C)。 閘極絕緣層146可以利用CVD法或濺射法等形成。另 外，閘極絕緣層1 4 6使用氧化矽、氮化矽、氧氮化矽等的 材料來形成。此外，閘極絕緣層146也可以使用包含第13 族元素及氧的材料來形成。作爲包含第13族元素及氧的材 料’例如可以使用氧化鎵、氧化鋁 '氧化鋁鎵等。再者， 閘極絕緣層1 46也可以包含氧化鉬、氧化鈴、氧化釔、矽 酸給（HfSixOy ( x>0、y>0 ))、添加有氮的矽酸給（ HfSix〇yNz ( x>0、y>0、z>〇 ))、添加有氮的鋁酸給（ HfAlxOyNz(x>0、y>0、z>〇))等。閘極絕緣層 146 既可 以採用單層結構，又可以採用組合上述材料的疊層結構。 另外’雖然對其厚度沒有特別的限定，但是當對半導體裝 置進行微型化時，爲了確保電晶體的工作較佳的是將其形 成得較薄。例如，當使用氧化矽時，可以將閘極絕緣層 -33- 201205781 146形成爲lnm以上且100nm以下厚，較佳地形成爲lOnm以 上且50nm以下厚。 較佳的是，閘極絕緣層146使用不使氫、水等雜質混 入到層中的方法形成。這是因爲當閘極絕緣層146包含氫 、水等雜質時，有如下憂慮的緣故：因氫、水等雜質侵入 到後面形成的氧化物半導體膜中或該氫、水等雜質抽出氧 化物半導體膜中的氧而使氧化物半導體膜的背通道低電阻 化（η型化），因此形成寄生通道。因此，較佳的是，閘 極絕緣層146以儘量不包含氫、水等雜質的方式來形成。 例如，較佳的是，閘極絕緣層146藉由濺射法來形成。作 爲形成時使用的濺射氣體，使用去除了氫、水等雜質的高 純度氣體較佳。 另外，在很多情況下，用於氧化物半導體層144的氧 化物半導體材料包含第13族元素。因此，當使用包含第13 族元素及氧的材料形成接觸於氧化半導體層144的閘極絕 緣層146時，可以使與氧化物半導體層144之間的介面保持 良好狀態。這是因爲包含第13族元素及氧的材料與氧化物 半導體材料搭配良好的緣故。例如，藉由以彼此接觸的方 式設置氧化物半導體層144與使用氧化鎵的閘極絕緣層146 ，可以減少在氧化物半導體層144與閘極絕緣層146之間的 介面產生的氫的沉積（pileup)。另外，當作爲閘極絕緣 層1 46使用氧化鋁時，由於氧化鋁具有不容易透射水的特 性，因此從防止水侵入到氧化物半導體層1 44中的觀點來 看，使用該材料是較佳的。 -34- ⑧ 201205781 當如上述那樣將閘極絕緣層形成得較薄時，存在因險 道效應等引起閘極洩漏電流的問題。爲了解決閘極洩漏電 流的問題，較佳的是，作爲閘極絕緣層146使用氧化給、 氧化鉅、氧化釔、矽酸給（HfSixOy ( x>0、y>〇 ))、添 加有氮的矽酸鈴（HfSix〇yNz(x>〇、y>〇、z>0))、添加 有氮的銘酸給（HfAlxOyNz(x>0、y>〇、z>0))等的高介 電常數（high-k )材料。藉由將high-k材料用於閘極絕緣 層1 46 ’不但可以確保電特性，而且可以將膜厚度設定得 厚’以抑制閘極洩漏電流。另外，還可以採用層疊含有 high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧 化矽或氧化鋁等的膜的疊層結構。 另外’較佳的是’閘極絕緣層146包含多於化學計量 組成比的氧。例如，當作爲閘極絕緣層146使用氧化鎵時 ，可以將組成比表示爲Ga203 + a>〇<a<i)。另外，當作爲閘 極絕緣層1 4 6使用氧化鋁時’化學計量組成比可以表示爲 Α1203 + οι>0<α<1)。再者，當作爲閘極絕緣層146使用氧化 鎵銘時，化學計量組成比可以表示爲GaxAl2-x〇3 + a>〇<X<2 、0<α<1) 〇 另外，也可以在形成氧化物半導體層、形成氧化物半 導體層1 4 4以及形成閘極絕緣層1 4 6中的任一種之後進行氧 摻雜處理。“氧摻雜”是指將氧（至少包含氧自由基、氧 原子以及氧離子中的任一種）添加到塊（bulk)中的處理 。注意，該術語“塊”是爲了明確顯示不僅將氧添加到薄 膜表面還將氧添加到薄膜內部的情況的目的而使用。另外 -35- 201205781 ’ “氧摻雜”包括將電漿化的氧添加到塊中的“氧電漿摻 雜”。藉由進行氧摻雜處理，可以使包含在氧化物半導體 層或閘極絕緣層中的氧多於化學計量組成比的氧量。 較佳的是，氧摻雜處理利用ICP( Inductively Coupled Plasma :感應耦合電漿）方式，使用利用微波（例如，頻 率爲2.4 5GHz )激發的氧電漿來進行。 在此，爲了滿足上述算式（1)或算式（3)，較佳的 是絕緣層128及閘極絕緣層146的厚度爲如下値》 例如，當作爲絕緣層1 2 8使用氧化矽或氧氮化矽並作 爲閘極絕緣層146使用氧化矽或氧氮化矽時，較佳的是絕 緣層128的厚度tb之3 00nm，閘極絕緣層146的厚度ta < 3 Onm。另外，氧化矽或氧氮化矽的介電常數爲4左右。 或者，當作爲絕緣層128使用氧化矽或氧氮化矽（介 電常數爲4左右）並作爲閘極絕緣層146使用氮化矽（介電 常數爲7左右）時，較佳的是絕緣層128的厚度tb 2 180nm ，閘極絕緣層146的厚度ta<30nm。 或者，當作爲絕緣層128使用氧化矽或氧氮化矽（介 電常數爲4左右）並作爲閘極絕緣層146使用氧化給（介電 常數爲14左右）時，較佳的是絕緣層128的厚度tb之90nm ，閘極絕緣層146的厚度ta< 30nm。 較佳的是，在形成閘極絕緣層1 46之後，在惰性氣體 氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度爲2 00 °C以上且450°C以下，較佳的爲250 °C以上且350 °C以下。 例如’在氮氣圍下以2 5 0 °C進行1個小時的熱處理即可。藉 -36- 201205781 由進行第二熱處理，可以降低電晶.體的電特性的不均勻性 。另外，當閘極絕緣層146含有氧時，可以向氧化物半導 體層144供給氧，塡補該氧化物半導體層144的氧缺損。 另外，在本實施方式中，雖然在形成閘極絕緣層146 之後進行第二熱處理，但是第二熱處理的時序不限定於此 。例如’也可以在形成閘極電極之後進行第二熱處理。另 外’既可以在第一熱處理之後連續地進行第二熱處理，也 可以在第一熱處理中兼倂第二熱處理，或在第二熱處理中 兼倂第一熱處理。 如上所述，藉由採用第一熱處理和第二熱處理中的至 少一方，可以以氧化物半導體層144儘量不包含該含有氫 原子的物質的方式使其高純度化。 接著，形成用來形成閘極電極（包括使用與閘極電極 相同的層形成的佈線）的導電層，並且加工該導電層來形 成閘極電極148a及導電層148b(參照圖4D)。 作爲閘極電極148 a及導電層148b，可以使用鉬、鈦、 鉬、鎢、鋁、銅、鈸和钪等的金屬材料或以這些材料爲主 要成分的合金材料來形成。另外，閘極電極148 a及導電層 148b可以爲單層結構或者疊層結構。 接著，在聞極絕緣層146、閘極電極148a及導電層 148b上形成絕緣層150及絕緣層152 (參照圖5A )。絕緣層 150及絕緣層152可以利用PVD法或CVD法等來形成。另外 ’還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鈴、 ，氧化鎵、氧化鋁、氧化鎵鋁等的無機絕緣材料的材料來形 -37- 201205781 成。另外，較佳的是，作爲絕緣層150及絕緣層152’使用 介電常數低的材料或介電常數低的結構（多孔結構等）。 這是因爲藉由降低絕緣層15 0及絕緣層152的介電常數’可 以降低產生在佈線或電極等之間的電容而實現工作的高速 化的緣故。另外，在本實施方式中，雖然採用絕緣層150 和絕緣層1 52的單層結構，但是本發明的一個方式不限定 於此，也可以採用兩層以上的疊層結構。 接著，在閘極絕緣層146、絕緣層150及絕緣層152中 形成到達源極電極或汲極電極142b的開口 153。然後，在 絕緣層152上形成與源極電極或汲極電極142b接觸的電極 154，並且在絕緣層152上形成與電極154接觸的佈線156 ( 參照圖5B)。另外，藉由使用掩模等的選擇性的蝕刻來形 成該開口》 例如，可以藉由在包括開口 153的區域中使用PVD法 或CVD法等形成導電層，然後使用蝕刻處理或CMP處理等 的方法去除上述導電層的一部分，來形成電極154。 更明確而言，例如，可以在包括開口 1 53的區域中藉 由PVD法形成薄的鈦膜，藉由CVD法形成薄的氮化鈦膜， 然後埋入開口 153地形成鎢膜。在此，藉由PVD法形成的 鈦膜具有還原被形成面的氧化膜（自然氧化膜等）並降低 與下部電極等（在此，源極電極或汲極電極142b )的接觸 電阻的功能。另外，其後形成的氮化鈦膜具有抑制導電材 料的擴散的阻擋功能。另外，也可以在形成使用鈦或氮化 鈦等的障壁膜之後藉由鍍敷法形成銅膜。 ⑧ -38- 201205781 另外，當去除上述導電層的一部分形成電極154時， 進行加工來使其表面平坦較佳。例如，當在包括開口 153 的區域中形成薄的鈦膜或氮化鈦膜，然後埋入開口 1 53地 形成鎢膜時，可以藉由後面的CMP處理去除不需要的鎢、 鈦、氮化鈦等並提高其表面的平坦性。如此，藉由使包括 電極1 54的表面平坦化，可以在後面的製程中形成良好的 電極、佈線、絕緣層、半導體層等。 佈線156藉由在使用濺射法等的PVD法、電漿CVD法等 的CVD法形成導電層之後對該導電層進行構圖而形成。作 爲導電層的材料，可以使用選自鋁、鉻、銅、鉅、鈦、鉬 和鎢中的元素或以上述元素爲成分的合金等。還可以使用 選自錳、鎂、鉻、鈹、鈸、銃中的任何一種或多種材料。 詳細內容與源極電極或汲極電極142a、142b等相同。 藉由上述製程可以製造電晶體162及電容元件164。較 佳的是，用於本實施方式所示的電晶體162的氧化物半導 體層144藉由被充分地去除氫等的雜質而被高純度化。例 如，將氧化物半導體層144的氫濃度設定爲 1019atoms/cm3以下，較佳地設定爲5xl018atoms/cm3以下’ 更佳地設定爲5xl017atoms/cm3以下。另外’較佳的是’在 氧化物半導體層144中氧缺陷藉由充分的氧供給而被降低 。如此，在氫濃度被充分降低而被高純度化’並藉由充分 的氧供給來降低起因於氧缺乏的能隙中的缺陷能階的氧化 物半導體層144中，載子濃度爲低於lxl〇12/cm3’較佳的爲 低於lxl〇M/cm3，更佳的爲低於1·45χ1〇 1Q/cm3。例如’室 -39 - 201205781 溫（2 5 °C )下的截止電流（在此，單位通道寬度（1 μπι ) 的値）爲10〇2人（12厶（26卩〖03111卩6犷6)等於1\1〇-21厶）以下 ，較佳的爲ΙΟζ Α以下。如此，藉由使用被高純度化且被i 型化（本質化）或實質上被i型化的氧化物半導體層144, 可以得到截止電流特性極爲優良的電晶體1 62。 藉由上述步驟完成包括電晶體160、電晶體162及電容 元件164的半導體裝置（參照圖5B)。 使用氧化物半導體層的電晶體的製造製程不需要高溫 處理’可以製造該使用氧化物半導體層的電晶體而不影響 到下部電晶體等的其他裝置或佈線。另外，與使用氧化物 半導體以外的半導體材料（例如，矽）的電晶體的製造製 程數相比，使用氧化物半導體層的電晶體的製造製程數少 <半導體裝置的剖面圖及平面圖> 接著，參照圖6A和6B說明一部分與圖1 A和1B不同的 半導體裝置的結構。圖6A示出半導體裝置的剖面，而圖6B 示出半導體裝置的平面。在圖6A中，A1-A2爲垂直於電晶 體的通道長度方向的剖面圖，而B1-B 2爲平行於電晶體的 通道長度方向的剖面圖。圖6A和6B所示的半導體裝置在下 部具有使用第一半導體材料的電晶體160，並在上部具有 使用第二半導體材料的電晶體163。另外，因爲在圖6 A和 6 B中’下部電晶體1 6 〇的結構及電容元件1 6 4與圖1 A和1 B 相同，所以省略詳細說明。 ③ -40- 201205781 圖6A和6B所示的電晶體163包括氧化物半導體層144、 源極電極或汲極電極142a、源極電極或汲極電極142b、閘 極絕緣層146、閘極電極148a，這是電晶體163與圖1 A和1B 所示的電晶體162的相同之處。電晶體163與電晶體162的 不同之處爲氧化物半導體層丨44與源極電極或汲極電極 142 a及源極電極或汲極電極1 42b連接的位置。換言之，在 電晶體163中，氧化物半導體層144的下部與源極電極或汲 極電極142a及源極電極或汲極電極142b連接。 本實施方式所示的結構、方法等可以與其他實施方式 所示的結構、方法等適當地組合而使用。 <半導體裝置的電路結構> 接者，參照圖7A-1、7A-2和圖7B對圖1A至6B所示的 半導體裝置的電路結構及其工作進行說明。另外，在電路 圖中，爲了表示使用氧化物半導體的電晶體，有時附上“ 〇 s ”的符號。 <基本結構> 在圖7A-1所不的半導體裝置中’第一佈線（1st Line )與電晶體160的源極電極（或汲極電極）電連接，第二 佈線（2nd Line )與電晶體160的汲極電極（或源極電極） 電連接。此外，第三佈線（3rd Line)與電晶體162的源極 電極（或汲極電極）電連接，第四佈線（4th Line)與電 晶體162的聞極電極電連接。並且，電晶體160的閘極電極 -41 - 201205781 以及電晶體162的汲極電極（或源極電極）與電容元件164 的電極中的一方電連接，第五佈線（5th Line)與電容元 件164的電極的另一方電連接。另外，圖7A-1所示的電路 結構相當於圖1 A和1B所示的半導體裝置所包括的電路結構 〇 在此，例如，將上述使用氧化物半導體的電晶體用於 電晶體162。使用氧化物半導體的電晶體具有截止電流極 小的特徵。因此，藉由使電晶體1 62成爲截止狀態，可以 在極長時間保持電晶體1 60的閘極電極的電位。再者，藉 由具有電容元件164，容易保持施加到電晶體160的閘極電 極的電荷，且容易讀出所保持的資訊。另外，作爲使用氧 化物半導體的電晶體，也可以使用圖6 A和6B所示的電晶體 163代替電晶體162。 另外，對電晶體1 60沒有特別的限制，例如採用使用 氧化物半導體以外的半導體材料的電晶體。從提高資訊的 讀出速度的觀點而言，例如，較佳的是，採用使用單晶矽 的電晶體等的開關速度高的電晶體。 另外，如圖7B所示，也可以採用在圖7A-1中不設置電 容元件164的結構》 在圖7A-1所示的半導體裝置中，藉由有效地利用可以 保持電晶體1 60的閘極電極的電位的特徵，可以如下所述 那樣進行資訊的寫入、保持以及讀出。 首先，對資訊的寫入和保持進行說明。首先，藉由將 第四佈線的電位設定爲使電晶體1 62成爲導通狀態的電位 -42- 201205781 來使電晶體162成爲導通狀態。由此，對電晶體160的鬧極 電極和電容兀件164施加第三佈線的電位。也就是說，對 電晶體160的閘極電極施加所定的電荷（寫入）。在此， 施加兩個不同的電位的電荷（以下將施加低電位的電荷稱 爲電荷Ql，將施加高電位的電荷稱爲電荷QH)中的任一方 被施加。另外，也可以使用施加三個或其以上的不同的電 位的電荷來提高儲存容量。然後，藉由將第四佈線的電位 設定爲使電晶體162成爲截止狀態的電位，使電晶體162成 爲截止狀態，來保持對電晶體1 60的閘極電極施加的電荷 (保持）。 因爲電晶體162的截止電流極爲小，所以電晶體160的 閘極電極的電荷被長時間地保持。 然而，如圖1 A和1 B所述，當電晶體1 60和電晶體1 62以 至少一部分彼此重疊的方式設置時，有電晶體160的源極 區或汲極區起到電晶體1 62的背閘極電極的作用的擔憂。 在上述寫入工作中，當進行將正電位施加到第一佈線或第 二佈線的驅動方法時，電晶體162的臨界値電壓漂移到負 一側（常開啓狀態一側）。其結果，電晶體162的漏泄電 流增加，則有儲存保持特性降低的擔憂。 藉由滿足上述算式（1)或算式（3)，電晶體160的 源極區或汲極區實質上不起到背閘極電極的作用。換言之 ，可以充分控制電晶體1 62的臨界値變動。由此’可以提 高半導體裝置的儲存保持特性。 接著，對資訊的讀出進行說明。當在對第一佈線施加 -43- 201205781 所定的電位（恒電位）的狀態下對第五佈線施加適當的電 位（讀出電位）時，第二佈線根據保持在電晶體1 60的閘 極電極中的電荷量具有不同的電位。一般而言，這是因爲 在電晶體160爲η通道型的情況下，對電晶體160的閘極電 極施加Qh時的外觀上的臨界値電壓Vth_H低於對電晶體160 的閘極電極施加Ql時的外觀上的臨界値電壓VthL的緣故。 在此，外觀上的臨界値電壓是指爲了使電晶體160成爲“ 導通狀態”所需要的第五佈線的電位。從而，藉由將第五 佈線的電位設定爲乂^^和vth_L的中間電位vQ，可以辨別 施加到電晶體1 60的閘極電極的電荷。例如，在寫入中， 在對電晶體1 60的閘極電極施加QH的情況下，當第五佈線 的電位成爲V〇 (〉Vlh H )時，電晶體160成爲“導通狀態 ”。在對電晶體1 60的閘極電極施加QL的情況下，即使第 五佈線的電位成爲V〇 ( < Vth L )，電晶體160也維持截止 狀態”。因此，藉由第二佈線的電位可以讀出所保持的資 訊。 然而，如圖1 A和1B所述，當電晶體160和電晶體162以 至少一部分彼此重疊的方式設置時，有電晶體160的源極 區或汲極區起到電晶體1 62的背閘極電極的作用的擔憂。 也就是說，在上述讀出工作中，當對第一佈線或第二佈線 施加正電位時，電晶體1 62的臨界値電壓漂移到負一側（ 常開啓狀態一側）。其結果，電晶體1 62的漏泄電流增加 ，則有儲存保持特性降低的擔鉍。 藉由滿足上述算式（1)或箅式（3)，電晶體160的 ⑧ -44 - 201205781 源極區或汲極區實質上不起到背閘極電極的作用。換言之 ’可以充分控制電晶體1 62的臨界値變動。由此，可以提 高半導體裝置的儲存保持特性。 另外’當將儲存單元配置爲陣列狀而使用時，需要可 以唯讀出所希望的儲存單元的資訊。像這樣，當讀出所定 的儲存單元的資訊且不讀出除此以外的儲存單元的資訊時 ’對讀出的物件之外的儲存單元的第五佈線施加不管閘極 電極的狀態如何都使電晶體1 6 0成爲“截止狀態”的電位 ，即小於Vth_H的電位’郎可。或者，對第五佈線施加不管 閘極電極的狀態如何都使電晶體1 60成爲“導通狀態”的 電位，即大KVth_L的電位，即可。 接著，對資訊的重寫進行說明。資訊的重寫與上述資 訊的寫入和保持同樣進行。也就是說，將第四佈線的電位 設定爲使電晶體162成爲導通狀態的電位，而使電晶體162 成爲導通狀態。由此，對電晶體1 60的閘極電極和電容元 件164施加第三佈線的電位（有關新的資訊的電位）。然 後，藉由將第四佈線的電位設定爲使電晶體162成爲截止 狀態的電位，使電晶體162成爲截止狀態，而使電晶體160 的閘極電極成爲施加有有關新的資訊的電荷的狀態。 像這樣，根據本發明的一個方式的半導體裝置可以藉 由再次進行資訊的寫入來直接重寫資訊。因此，不需要快 閃記憶體等所需要的使用高電壓從浮動閘極抽出電荷的工 作，可以抑制起因於擦除工作的工作速度的降低。換言之 ，實現了半導體裝置的高速工作。 -45- 201205781 另外’藉由將電晶體162的汲極電極（或源癌電極） 與電晶體1 60的閘極電極電連接，該汲極電極（或源極電 極）起到與用於非揮發性記憶元件的浮動閘極型電晶體的 浮動閘極相同的作用。由此，有時將圖式中的電晶體162 的汲極電極（或源極電極）與電晶體160的閘極電極電連 接的部分稱爲浮動閘極部FG。當電晶體162處於截止狀態 時，可以認爲該浮動閘極部FG被埋設在絕緣體中，在浮動 閘極部FG中保持有電荷。因爲使用氧化物半導體的電晶體 162的截止電流爲使用矽半導體等形成的電晶體的截止電 流的十萬分之一以下，所以可以不考慮因電晶體162的漏 泄而導致的蓄積在浮動閘極部FG中的電荷的消失。也就是 說’藉由使用氧化物半導體的電晶體162可以實現即使沒 有電力供給也能夠保持資訊的非揮發性的儲存裝置。 例如，當室溫（25 °C )下的電晶體1 62的截止電流爲 10zA(lzA(zeptoampere)等於 1x1〇_21A)以下，且電容 元件164的電容値爲10fF左右時，至少可以保持資料1〇4秒 以上。另外，當然該保持時間根據電晶體特性或電容値而 變動。 另外，在該情況下，不存在現有的浮動閘極型電晶體 中被指出的閘極絕緣膜（隧道絕緣膜）的退化的問題。就 是說，可以解決現有問題，即將電子注入到浮動閘極時閘 極絕緣膜退化的問題。這意味著不存在原理上的對寫入次 數的限制。另外，也不需要現有的浮動閘極型電晶體在寫 入或擦除時所需要的高電·。 ⑧ -46- 201205781 構成圖7A-1所示的半導體裝置的電晶體等的要素包括 電阻器和電容器’所以可以將圖7A-1所示的半導體裝置認 爲是如圖7A-2所示的半導體裝置。換言之，可以認爲在圖 7A-2中，電晶體160和電容元件164分別包括電阻器和電容 器而構成。R1和C1分別是電容元件164的電阻値和電容値 ，電阻値R 1相當於構成電容元件1 64的絕緣層的電阻値。 另外，R2和C2分別是電晶體160的電阻値和電容値，電阻 値R2相當於電晶體1 60處於導通狀態時的閘極絕緣層的電 阻値，電容値C 2相當於所謂的閘極電容（形成在閘極電極 和源極電極或汲極電極之間的電容以及形成在閘極電極和 通道形成區之間的電容）的電容値。 在電晶體1 62處於截止狀態時的源極電極和汲極電極 之間的電阻値（也稱爲有效電阻）爲ROS的情況下，在電 晶體1 62的閘極洩漏充分小的條件下，當R 1和R2滿足R 1乏 ROS、R2 2ROS時，電荷的保持期間（也可以稱爲資訊的 保持期間）主要由電晶體1 62的截止電流決定。 與此相反，當不滿足上述條件時，即使電晶體1 62的 截止電流充分小，難以充分確保保持期間。這是因爲電晶 體1 62的截止電流以外的洩漏電流（例如，產生在源極電 極和閘極電極之間的洩漏電流等）大的緣故。由此，可以 說本實施方式所公開的半導體裝置滿足上述關係較佳。 另一方面，C1和C2滿足C12C2的關係較佳。這是因 爲藉由增大C1，當由第五佈線控制浮動閘極部FG的電位 時，可以高效地將第五佈線的電位供應到浮動閘極部FG， -47- 201205781 從而可以將施加到第五佈線的電位間（例如，讀出電位和 非讀出電位）的電位差抑制爲低的緣故。 藉由滿足上述關係，可以實現更良好的半導體裝置。 另外，R1和R2由電晶體160的閘極絕緣層或電容元件164的 絕緣層控制。C1和C2也是同樣的。因此，較佳的是，適當 地設定閘極絕緣層的材料或厚度等，而滿足上述關係。 在本實施方式所示的半導體裝置中，浮動閘極部FG起 到與快閃記憶體等的浮動閘極型電晶體的浮動閘極相等的 作用，但是，本實施方式的浮動閘極部FG具有與快閃記憶 體等的浮動閘極根本不同的特徵。因爲在快閃記憶體中施 加到控制閘極的電壓高，所以爲了防止其電位影響到鄰近 的單元的浮動閘極，需要使各單元之間保持一定程度的間 隔。這是阻礙半導體裝置的高集成化的主要原因之一。並 且，該原因起因於施加高電場來產生穿隧電流的快閃記憶 體的根本原理。 另一方面，根據本實施方式的半導體裝置藉由使用氧 化物半導體的電晶體的開關工作，而不使用如上所述的由 穿隧電流而起的電荷注入的原理。就是說，不像快閃記憶 體’不需要用來注入電荷的高電場。由此，因爲不需要考 慮到控制閘極帶給鄰近的單元的高電場的影響，所以容易 實現高集成化。 另外’不需要高電場，不需要大型週邊電路（升壓電 路等）這些特徵也優越於快閃記憶體。例如，在寫入兩個 步驟（1位元）的资訊的情況下，在..個儲存單元中，可 -48- 201205781 以使施加到根據本實施方式的儲存單元的電壓（同時施加 到儲存單元的各端子的最大電位與最小電位之間的差異） 的最大値爲5V以下，較佳的爲3V以下。 另外，當使構成電容元件164的絕緣層的相對介電常 數srl與構成電晶體160的絕緣層的相對介電常數εΓ2不同時 ，可以容易使構成電容元件164的絕緣層的面積S1和構成 電晶體160的絕緣層的面積S2滿足2.S2 2 S1 (較佳的爲S2 2S1)並實現C12C2»換言之，容易使構成電容元件164 的絕緣層的面積小並實現C12C2。明確而言，例如，在構 成電容元件164的絕緣層中，藉由採用含有氧化給等high-k 材料的膜或含有氧化鈴等high-k材料的膜與含有氧化物半 導體的膜的疊層結構，可以使εΓ1爲10以上，較佳的爲15 以上，並且在構成電晶體160的絕緣層中，藉由採用氧化 矽，可以使ει·2爲3至4。 藉由並用這種結構，可以進一步使根據本發明的一個 方式的半導體裝置高集成化。 另外，爲了增大半導體裝置的儲存容量，除了高集成 化以外還可以採用多値化的方法。例如，藉由採用對儲存 單元之一寫入三個步驟以上的資訊的結構，與寫入兩個步 驟的資訊的情況相比，可以增大儲存容量。例如，藉由不 僅向電晶體的閘極電極供應如上所述的施加低電位的電荷 Ql、施加高電位的電荷Qh，而且還供應施加其他電位的電 荷Q，可以實現多値化。在此情況下，即使採用不使F2充 分小的電路結構也可以確保充分的儲存容量。 -49- 201205781 另外，上述說明是使用以電子爲載子的η型電晶體（η 通道型電晶體）時的說明，但是當然可以使用以電洞爲載 子的ρ型電晶體代替η型電晶體。 如上所述，根據本實施方式的半導體裝置適於高集成 化，並且藉由根據本發明的一個方式的佈線的共通化、接 觸區域的縮小等，可以提供進一步提高了集成度的半導體 裝置》 本實施方式所示的結構、方法等可以與其他實施方式 所示的結構、方法等適當地組合而使用。 實施方式2 在本實施方式中，使用圖8 Α至9C對根據本發明的一個 方式的半導體裝置的應用例子進行說明。在此，對儲存裝 置的一個例子進行說明。注意，在電路圖中，爲了示出使 用氧化物半導體的電晶體，有時附上符號“ OS” 。 圖8A、8B及8C是使用多個圖7A-1所示的半導體裝置 (以下也表示爲儲存單元）來形成的可以用作儲存裝置的 半導體裝置的電路圖。圖8A及8B是儲存單元串聯連接的所 謂N AND型半導體裝置的電路圖，圖8C是儲存單元並聯連 接的所謂NOR型半導體裝置的電路圖。 圖8A所示的半導體裝置具有源極電極線SL、位元線 BL、第一信號線SI、m個第二信號線S2、m個字線WL、以 及m個儲存單元。圖8A示出半導體裝置具有一個源極電極 線SL和一個位元線BL的結構，但是本發明的一個方式不 ⑧ -50- 201205781 侷限於此，也可以採用具有多個源極電極線SL及多個位元 線BL的結構。 在各儲存單元（典型爲儲存單元550(i) »在此，i爲 1以上且m以下的整數）中，電晶體500 ( i )的閘極電極與 電晶體510(i)的汲極電極（或源極電極）與電容元件 520 (i)的電極中的一方電連接。另外，第一信號線S1與 電晶體510(i)的源極電極（或汲極電極）電連接，第二 信號線S2(i)與電晶體510(i)的閘極電極電連接。再者 ，字線WL ( i )與電容元件520 ( i )的電極的另一方電連 接。 另外，儲存單元55〇 ( i)所具有的電晶體500 ( i)的 源極電極與鄰近的儲存單元5 50 (i-Ι)所具有的電晶體 500 (i-Ι)的汲極電極電連接，並且儲存單元550 (i)所 具有的電晶體500 ( i )的汲極電極與鄰近的儲存單元550 (i+Ι)所具有的電晶體500(i+l)的源極電極電連接。另 外，串聯連接的m個儲存單元中的儲存單元550 ( 1 )所具 有的電晶體5 00 ( 1 )的汲極電極與位元線BL電連接。另外 ，串聯連接的m個儲存單元中儲存單元55〇(m)所具有的 電晶體500 ( m )的源極電極與源極電極線SL電連接。 儲存單元550 ( 1)所具有的電晶體500 ( 1)也可以藉 由選擇電晶體與位元線BL電連接（未圖示）。在此情況下 ，選擇電晶體的閘極電極與選擇線G(l)連接。另外，儲 存單元550 ( m )所具有的電晶體500 ( m )也可以藉由選 擇電晶體與源極電極線SL電連接（未圖示）。在此情況下 -51 - 201205781 ，選擇電晶體的閘極電極與選擇線G(2)連接。 在圖8A所示的半導體裝置中，按每個行進行寫入工作 和讀出工作。以如下步驟進行寫入工作。對進行寫入的行 (例如，第i行的儲存單元5 50 ( i、1 )至（i、η ))的第 二信號線S2(i)施加使電晶體510(i)成爲導通狀態的電 位，而使進行寫入的行的電晶體5 1 0 ( i )成爲導通狀態。 由此，對所指定的行的電晶體500 ( i )的閘極電極施加第 二信號線S2(i)的電位，而對該閘極電極施加所定的電 荷。像這樣，可以對所指定的行的儲存單元寫入資料。 另外，以如下步驟進行讀出工作：首先，藉由對選擇 線G ( 1 )、選擇線G ( 2 )施加電位，使選擇電晶體成爲 導通。此外，對進行讀出的行（例如，第i行）之外的字 線WL施加不管施加到電晶體500 ( i )的閘極電極的電荷如 何都使進行讀出的行之外的電晶體500成爲導通狀態的電 位，而使進行讀出的行之外的電晶體500成爲導通狀態。 然後，對進行讀出的行的字線WL ( i )根據電晶體500 ( i )的閘極電極所具有的電荷對應哪個資料而施加選擇電晶 體5 00 ( i )的導通狀態或截止狀態的電位（讀出電位）。 此外，對源極電極線SL施加恒電位，使與位元線BL連接 的讀出電路（未圖示）成爲工作狀態。在此，源極電極線 SL-位元線BL之間的多個電晶體500 ( 1 )至500 ( m)中， 除了進行讀出的行的電晶體500 ( i )之外處於導通狀態， 所以源極電極線SL-位元線BL之間的導電率的大小由進行 讀出的行的電晶體500 ( i )的狀態（導通狀態或截止狀態 201205781 )決定。因爲電晶體的狀態（導通狀態或截止狀態）根據 進行讀出的行的電晶體500 ( i )的閘極電極所具有的電荷 對應於哪個資料而不问，所以根據其位兀線BL的電位具有 不同的値。藉由使用讀出電路讀出位元線的電位，可以從 所指定的行的儲存單元讀出資訊。 圖8B所示的半導體裝置的一部分的結構與圖8A不同。 圖8 B所示的半導體裝置與圖8 a所示的半導體裝置的不 同之處之一是：在圖8B所示的半導體裝置中，位元線BL 與儲存單元550 ( 1)所具有的電晶體500 ( 1)的汲極電極 藉由選擇電晶體530電連接。選擇電晶體530的閘極電極與 用於轉換選擇電晶體530的導通、截止的選擇線G(l)電 連接。另外，也可以採用源極電極線SL與儲存單元550 ( m )所具有的電晶體500 ( m )的汲極電極藉由其閘極電極 與選擇線G (2)電連接的選擇電晶體電連接的結構。 另外，圖8B所示的半導體裝置與圖8 A所示的半導體裝 置的不同之處之一是：在圖8 A所示的半導體裝置中，各儲 存單元的電晶體510的源極電極（或汲極電極）與第一信 號線S1連接，而在圖8B所示的半導體裝置中，各儲存單元 的電晶體510串聯連接。換言之，儲存單元550(i)所具 有的電晶體510 (i)的源極電極與鄰近的儲存單元550 ( i-1)所具有的電晶體510(i-l)的汲極電極電連接，並且儲 存單元5 50 (i)所具有的電晶體510(i)的汲極電極與鄰 近的儲存單元550 (i + Ι)所具有的電晶體510 (i+Ι)的源 極電極電連接。但是，串聯連接的m個儲存單元中，儲存 -53- 201205781 單元550 ( 1)所具有的電晶體510(1)的源極電極與第— 信號線S1電連接。另外，串聯連接的各儲存單元中，與圖 8 A所示的半導體裝置同樣，電晶體5 1 0 ( i )的汲極電極（ 或源極電極）與電晶體500 ( i )的閘極電極與電容元件 520 (i)的電極中的一方電連接。 圖8B所示的半導體裝置的其他部分的結構與圖8 A所示 的半導體裝置同樣，因此，作爲其詳細內容可以參照上述 記載。 另外，雖然在圖8B所示的半導體裝置中分別設置有第 —信號線S 1和位元線BL，但是所公開的發明不侷限於此， 也可以採用使第一信號線S 1與位元線BL爲同一的佈線的結 構。 在圖8B所示的半導體裝置中也按每個行進行寫入工作 和讀出工作。寫入工作以如下方法來進行。 寫入工作按每個行進行，並從第m行按順序進行。當 對第i行（i = l至m )進行寫入時，對進行寫入的行（第i行 )的第二信號線S2(i)施加使電晶體510(i)成爲導通狀 態的電位，而使進行寫入的行的電晶體5 1 0 ( i )成爲導通 狀態。在此，當在電晶體5 1 0 ( i )與第一信號線S 1之間有 電晶體5 1 〇 ( 1 )至電晶體5 1 0 ( i-1 )時，也使到進行寫入 的行爲止的電晶體510(1)至510(i-l)成爲導通狀態， 對進行寫入的行的儲存單元5 50 ( i )施加第一信號線S1的 電位。由此，對所指定的行的電晶體500 ( i )的閘極電極 施加第一信號線S 1的電位，而對該閘極電極施加所定的電 ⑧ -54- 201205781 荷。然後，藉由將第二信號線S2 ( i )的電位固定爲GND ’保持蓄積在電晶體500 (〇的閘極電極的電荷。像這樣 ’可以對所指定的行（第i行）的儲存單元寫入資料。 另外，在圖8B所示的半導體裝置中，由於將構成各儲 存單元5 50的電晶體510串聯連接，因此難以只重寫任意的 行的資料。所以，較佳的是，作爲驅動方式設置多個行的 同時擦除工作。例如，較佳的是，將從第一行到第m行看 作一個組，按每個組進行擦除。當重寫所定的組的數據時 ，較佳的是，先擦除該組的資料，從第m行按順序寫入資 料。另外，當重寫即將重寫之前寫入的行的資料時，不需 要進行擦除工作。 另外，如下所述那樣進行讀出工作。首先，藉由對選 擇線G ( 1 )施加電位，使選擇電晶體成爲導通。注意，當 有與選擇線G(l)連接的選擇電晶體以及與選擇線G(2 )連接的選擇電晶體時，使兩個電晶體都成爲導通狀態。 此外，對進行讀出的行（例如，第i行）之外的字線WL施 加不管施加到電晶體500 ( i )的閘極電極的電荷如何都使 進行讀出的行之外的電晶體500成爲導通狀態的電位，而 使進行讀出的行之外的電晶體500成爲導通狀態。然後， 對進行讀出的行的字線WL ( i )施加根據電晶體500 ( i ) 的閘極電極所具有的電荷對應哪個資料選擇電晶體500 ( i )的導通狀態或截止狀態的電位（讀出電位）。此外，對 源極電極線SL施加恒電位’使與位元線BL連接的讀出電 路（未圖示）成爲工作狀態。在此，源極電極線SL-位元 -55- 201205781 線BL之間的多個電晶體500 ( 1 )至500 ( m )中的除了進 行讀出的行的電晶體5 00 ( i )之外的電晶體處於導通狀態 ，所以源極電極線S L -位元線B L之間的導電率的大小由進 行讀出的行的電晶體5 0 0 ( i )的狀態（導通狀態或截止狀 態）決定。因爲電晶體的狀態（導通狀態或截止狀態）根 據進行讀出的行的電晶體500 ( i )的閘極電極所具有的電 荷對應於哪個資料而不同，所以根據其位元線BL的電位不 同。藉由使用讀出電路讀出位元線的電位，可以從所指定 的行的儲存單元讀出資訊。 圖8 C所示的半導體裝置具有η個源極電極線SL、η個位 元線BL、η個第一信號線SI、m個第二信號線S2、m個字線 WL以及多個儲存單元550 ( 1、1 )至550 ( m、η) 〇 在各儲存單元（典型爲儲存單元5 50 (i、j)。在此， i爲1以上且m以下的整數，j爲1以上且η以下的整數）中’ 電晶體500 ( i、j )的閘極電極與電晶體5 1 0 ( i、j )的汲 極電極（或源極電極）與電容元件520(i、j)的電極中的 一方電連接。另外，源極電極線SL(j)與電晶體500(i 、j)的源極電極電連接，並且位元線BL(j)與電晶髎 500 (i、j)的汲極電極電連接。另外，第一信號線si (j )與電晶體510(i、j)的源極電極（或汲極電極）電連接 ，第二信號線S2 ( i )與電晶體5 1 0 ( i、j )的閘極電極電 連接。再者，字線WL ( i )與電容元件52Q ( i、j )的電極 的另一方電連接。 在圖8C所示的半導體裝麗中，按每個行進行寫入工作 -56- ⑧ 201205781 和。賣出工作。使用與上述_8a所示的半導體裝置相同的方 法進ΪΤ寫人工作》g賣出x作如下所述那樣進行。首先，對 進仃讀出的fT (例$口 ’第丨行）之㈣字線WL施加不管施 加到電晶體㈣（1、1 )至（i、n)的_電極_荷對應 哪個資料如何都使進行讀出的行之外的電晶體5〇〇成爲截 止狀態的電位’而使進行讀出的行之外的電晶體5〇〇成爲 截止狀態。然後’對進行讀出的行的字線W L ( i )施加根 據電晶體5 〇〇 ( 1、1 )至（i、η )的閘極電極所具有的電荷 對應哪個資料而選擇電晶體5〇〇 (丨、至（i、η)的導通 狀態或截止狀態的電位（讀出電位）。此外，對源極電極 線S L ( j )施加恒電位’使與位元線β [ ( j )連接的讀出電 路（未圖示）成爲工作狀態。在此，源極電極線SL (」）_ 位元線B L ( j )之間的導電率的大小由進行讀出的行的電 晶體500 ( i、1 )至（丨、n )的狀態（導通狀態或截止狀態 )決定。也就是說’位元線BL ( j )的電位根據進行讀出 的行的電晶體500 ( i ' !)至（i、η )的閘極電極所具有的 電荷對應於哪個資料而不同。藉由讀出電路讀出位元線BL (j )的電位’可以從所指定的行的儲存單元讀出資訊。 注意，在上述說明中，使各儲存單元5 5 0保持的信息 量爲1位，但是本實施方式所示的半導體裝置的結構不侷 限於此。當進行寫入時也可以準備三種以上的施加到電晶 體5 00的閘極電極的電位，來增加各儲存單元5 50保持的信 息量。例如，在當進行寫入時施加到各電晶體500的閘極 電極的電位爲四種的情況下，可以使各儲存單元保持2位 -57- 201205781 元的資訊。 在圖8A至8C中，也可以兼用第一信號線S1和位元線 B L。藉由兼用第一信號線s 1和位元線B L，可以減少佈線 的數量。此外，在圖8C中，多個或所有儲存單元也可以共 同使用源極電極線SL。 接著’參照圖9A至9C對可以應用於圖8A至圖8C所示 的半導體裝置等的讀出電路的一個例子進行說明。 圖9 A示出讀出電路的槪略。該讀出電路具有電晶體和 讀出放大器電路。 在讀出資料時，將端子A連接於連接有進行資料讀出 的儲存單元的位元線BL»另外，將偏置電位Vbi as施加到 電晶體的閘極電極，而控制流過電晶體的電流。 與讀出電路的端子A連接的負載由源極電極線SL-位元 線BL之間的導電率的大小決定。源極電極線SL-位元線BL 之間的導電率的大小根據進行讀出的儲存單元所具有的電 晶體5 00的狀態（導通狀態或截止狀態）決定。換言之， 源極電極線SL-位元線BL之間的導電率的大小根據進行讀 出的儲存單元所具有的電晶體500的閘極電極所具有的電 荷對應哪個資料而不同。 當進行讀出的儲存單元所具有的電晶體500處於導通 狀態時，源極電極線SL-位元線BL之間的導電率增高，而 端子A的電位低於參考電位Vref。其結果，讀出放大器電 路輸出Low的信號。當進行讀出的儲存單元所具有的電晶 體500處於截止狀態時，源極電極線SL-位元線BL之間的導 -58- ⑧ 201205781 電率降低，而端子A的電位高於參考電位Vref。其結果， 讀出放大器電路輸出High的信號。 像這樣，藉由使用讀出電路，可以從儲存單元讀出資 料。另外，本實施方式的讀出電路是一個例子。例如，也 可以採用連接有參考用位元線BL代替參考電位Vref的結構 。另外，也可以預先對電位元線BL進行預充電，讀出根據 被預充了的電荷是否被放電而決定的端子A的電位。被預 充了的電荷是否被放電依賴於源極電極線SL-位元線BL之 間的導電率的大小。在該情況下，不必具有圖9A所示的電 晶體具有的電流源。另外，也可以具有預充電電路。 圖9B示出讀出放大器電路的一個例子的差分型讀出放 大器。差分型讀出放大器具有輸入端子Vin(+) 、Vin(-)和輸出端子Vout，放大Vin ( + )和Vin (-)之間的差異 。在Vin(+) >Vin(-)時，Vout大槪爲High輸出，而在 Vin(+) <Vin(-)時，Vout大槪爲Low輸出。在將該差 分型讀出放大器用於讀出電路的情況下，Vin(+)和Vi η (-)中的一方連接於輸入端子Α，並且對Vin (+)和Vin (-)中的另一方施加參考電位Vref。 圖9C示出讀出放大器電路的一個例子的鎖存型讀出放 大器。鎖存型讀出放大器具有節點Q1及節點Q2和控制用 信號Sp、Sn的輸入端子。首先，將信號Sp設定爲High’將 信號Sn設定爲Low，遮斷電源電位（Vdd )。並且，將進 行比較的電位Vlin和V2in分別施加到節點Q1和節點Q2。 然後，使節點Q 1和節點Q2成爲浮動狀態。再者’使信號 -59- 201205781
Sp處於Low，使信號Sn處於High供應電源。其結果，在
Vlin>V2in時’節點Q1成爲High，節點Q2成爲Low。在
Vlin<V2in時’節點Q1成爲Low，節點Q2成爲High。然後 ，使節點Q1或節點Q2與輸出端子導通而輸出信號。在將 該鎖存型讀出放大器用於讀出電路的情況下，例如，藉由 開關連接節點Q1與端子A，並且藉由開關連接節點Q2與參 考電位Vref。之後’藉由開關連接節點Q1與輸出端子即可 〇 本實施方式所示的結構、方法等可以與其他實施方式 所示的結構、方法等適當地組合而使用。 實施方式3 在本實施方式中，使用圖10A至10F而對將上述實施方 式所說明的半導體裝置應用於電子裝置的情況進行說明。 在本實施方式中，說明將上述半導體裝置應用於電腦、行 動電話機（也稱爲行動電話、行動電話裝置）、可攜式資 訊終端（包括可攜式遊戲機、聲音再現裝置等）、數位相 機 '數碼攝像機、電子紙、電視裝置（也稱爲電視或電視 接收機）等的電子裝置的情況。 圖10A示出筆記本型個人電腦，包括外殼701、外殼 702、顯示部703和鍵盤704等。在外殼701和外殼7 02中的 至少一個設置有上述實施方式所示的半導體裝置。因此， 可以實現一種資訊寫入及讀出的速度很快，能夠較長期間 保持儲存內容，並且其耗電兄被充分地降低了的筆記本型 ⑧ -60- 201205781 個人電腦。 圖1 OB示出可攜式資訊終端（PDA )，其主體7〗1包括 顯示部713、外部介面715和操作按鈕714等。另外，還包 括用來操作可攜式資訊終端的觸屏筆712等。在主體711內 設置有上述實施方式所示的半導體裝置。因此，可以實現 一種資訊寫入及讀出的速度很快，能夠較長期間保持儲存 內容，並且其耗電量被充分地降低了的可攜式資訊終端。 圖10C示出安裝有電子紙的電子書閱讀器720，包括外 殼721和外殻723的兩個外殼。外殼721和外殼723分別設置 有顯示部725和顯示部727。外殼721和外殼723由軸部737 彼此連接，並且可以以該軸部73 7爲軸進行開閉動作。另 外，外殼721包括電源731、操作鍵733和揚聲器73 5等。在 外殼721和外殼723中的至少一個設置有上述實施方式所示 的半導體裝置。因此，可以實現一種資訊寫入及讀出的速 度很快，能夠較長期間保持儲存內容，並且其耗電量被充 分地降低了的電子書閱讀器。 圖10D示出行動電話機，包括外殼740和外殻741的兩 個外殼。再者，外殼740和外殼741滑動而可以將如圖10D 所示那樣的展開狀態轉換成重疊狀態，可以實現適於攜帶 的小型化。另外，外殼741包括顯示面板742、揚聲器743 、麥克風744、操作鍵745、指向裝置746、照相用透鏡747 、外部連接端子748等。此外，外殻740包括進行行動電話 機的充電的太陽電池單元749和外部記憶體插槽7 50等。另 外，天線被內置在外殼741中。在外殼74〇和外殼741中的 -61 - 201205781 至少一個設置有上述實施方式所示的半導體裝置。因此， 可以實現一種資訊寫入及讀出的速度很快，能夠較長期間 保持儲存內容，並且其耗電量被充分地降低了的行動電話 圖10E示出數位相機，包括主體761、顯示部767、取 景器763、操作開關764、顯示部765和電池766等。在主體 761中設置有上述實施方式所示的半導體裝置。因此，可 以實現一種資訊寫入及讀出的速度很快，能夠較長期間保 持儲存內容，並且其耗電量被充分地降低了的的數位相機 〇 圖1 0F示出電視裝置770，包括外殼771、顯示部773和 支架775等。可以藉由外殼771所具有的開關、遙控操作機 780來進行電視裝置770的操作。在外殼771和遙控操作機 78 0安裝有上述實施方式所示的半導體裝置。因此，可以 實現一種資訊寫入及讀出的速度很快，能夠較長期間保持 儲存內容，並且其耗電量被充分地降低了的電視裝置。 如上所述，本實施方式所示的電子裝置安裝有上述實 施方式的半導體裝置。所以，可以實現一種耗電量被降低 了的電子裝置。 【圖式簡單說明】 在圖式中： 圖1 A和圖1 B是半導體裝置的剖面圖及平面圖； 圖2 A至圖2D是示出半導體裝置的製造製程的剖面圖 ⑧ -62- 201205781 圖3 A至圖3D是示出半導體裝置的製造製程的剖面圖 » 圖4A至圖4D是示出半導體裝置的製造製程的剖面圖 » 圖5 A和圖5B是示出半導體裝置的製造製程的剖面圖； 圖6 A和圖6B是半導體裝置的剖面圖及平面圖； 圖7A-1、7A-2和圖7B是半導體裝置的電路圖； 圖8A至圖8C是半導體裝置的電路圖； 圖9A至圖9C是半導體裝置的電路圖； 圖10A至圖10F是用來說明使用半導體裝置的電子裝置 的圖。 【主要元件符號說明】 100 :基板 102 ··保護層 104 :半導體區域 106 :元件分離絕緣層 108 :閘極絕緣層 1 1 0 :閘極電極 1 1 6 :通道形成區 1 2 0 :雜質區域 122 :金屬層 124:金屬化合物區域 -63 - 201205781 126 :電極 1 2 8 :絕緣層 142a:源極電極或汲極電極 142b :源極電極或汲極電極 144 :氧化物半導體層 1 4 6 :閘極絕緣層 1 4 8 :閘極電極 1 4 8 a :閘極電極 1 48b :導電層 1 5 0 :絕緣層 1 5 2 :絕緣層 1 5 3 :開口 154 :電極 1 5 6 :佈線 1 6 0 :電晶體 1 6 2 :電晶體 1 6 3 :電晶體 1 6 4 :電容元件 5 0 0 :電晶體 5 1 0 :電晶體 5 2 0 :電容元件 53 0 :電晶體 5 5 0 :儲存單元 701 :外殼 -64- 201205781 702 :外殼 703 :顯示部 704 :鍵盤 71 1 :主體 712 :觸屏筆 7 1 3 :顯示部 7 1 4 :操作按鈕 7 1 5 :外部介面 720 :電子書閱讀器 721 :外殼 723 :外殼 725 :顯示部 727 :顯示部 7 3 1 :電源 7 3 3 :操作鍵 7 3 5 :揚聲器 73 7 :軸部 740 :外殼 741 :外殼 742 :顯示面板 743 :揚聲器 744 :麥克風 745 :操作鍵 746 :指向裝置 -65 201205781 747 :照相用透鏡 748 :外部連接端子 749:太陽電池單元 75 0 :外部記憶體插槽 761 :主體 763 :取景器 7 64 :操作開關 765 :顯示部 7 6 6 :電池 767 :顯示部 7 7 0 :電視裝置 771 :外殼 773 :顯示部 775 :支架 78 0 :遙控操作機 ③ -66 -

Claims (1)

  1. 201205781 七、申請專利範圍： 1. 一種半導體裝置，包括： 儲存單元，包括： 第一電晶體，包括： 第一通道形成區； 該第一通道形成區上的第一聞極絕緣層； 該第一閘極絕緣層上的第一閘極電極，其中 該第一閘極電極重疊於該第一通道形成區；以及 源極區及汲極區，其中該第一通道形成區夾 在該源極區和該汲極區之間； 第二電晶體包括： 第二通道形成區； 與該第二通道形成區電連接的源極電極及汲 極電極； 該第二通道形成區上的第二閘極電極；以及 該第二通道形成區和該第二閘極電極之間的 第二閘極絕緣層；以及 該第二通道形成區與該源極區和該汲極區中的一 方之間的絕緣層， 其中，該第一電晶體與該第二電晶體彼此至少部分重 疊， 並且，該第二閘極絕緣層和該絕緣層滿足算式： ϋ<ο.ι 6ra 其中，ta表不該第一閘極絕緣層的厚度，tb表不該絕緣層 -67- 201205781 的厚度，表示該第二閘極絕緣層的介電常數，並且表 示該絕緣層的介電常數。 2.根據申請專利範圍第1項之半導體裝置，其中該第 一閘極電極與該源極電極和該汲.極電極中.的一方電連接。 3 ·根據申請專利範圍第1項之半導體裝置，其中使用 該第二閘極絕緣層、導電層及該源極電極和該汲極電極中 的一方構成電容器。 4. 根據申請專利範圍第1項之半導體裝置， 其中，該第一通道形成區包括第一半導體材料， 該第二通道形成區包括第二半導體材料， 並且，該第一半導體材料和該第二半導體材料彼此不 同。 5. 根據申請專利範圍第1項之半導體裝置，其中該第 二通道形成區包括氧化物半導體。 6. —種半導體裝置，包括； 儲存單元，包括： 第一電晶體，包括： 第一通道形成區； 該第一通道形成區上的第一閘極絕緣層； 該第一閘極絕緣層上的第一閘極電極，其中 該第一閘極電極重#於該第一通道形成區；以及 源極區及汲極區，其中該第一通道形成區夾 在該源極區和汲極區之間； 第二電晶體包括： ⑧ -68- 201205781 通道形成區； 第二通道形成區電連接的源極電極及汲 極電極 該第二通道形成區上的第二閘極電極；以及 該第二通道形成區和該第二閘極電極之間的 第二閘極絕緣層；以及 該第二通道形成區與該源極區和該汲極區中的一 方之間的絕緣層， 其中’該第一電晶體與該第二電晶體彼此至少部分重 疊 並且’該第二閘極絕緣層和該絕緣層滿足算式： n产·鸟〇 其中’ ta表示該第二閘極絕緣層的厚度，tb表示該絕緣層 的厚度’ 8„表示該第二閘極絕緣層的介電常數，erb表示該 絕緣層的介電常數’ Vmax表示該源極區和該汲極區中的一 方的電位’並且Vth表示該第二電晶體的臨界値電壓。 7. 根據申請專利範圍第6項之半導體裝置，其中該第 一閘極電極與該源極電極和該汲極電極中的一方電連接。 8. 根據申請專利範圍第6項之半導體裝置，其中使用 該第二閘極絕緣層、導電層及該源極電極和該汲極電極中 的一方構成電容器。 9. 根據申請專利範圍第6項之半導體裝置， 其中’該第一通道形成區包括第一半導體材料， 該第二通道形成區包括第二半導體材料， •69- 201205781
    並且，該第一半導體材料和該第 同 10·根據申請專利範圍第6項之半導體裝置，其中該第 二通道形成區包括氧化物半導體。 11.一種半導體裝置，包括； 儲存單元，包括： 第一電晶體，包括： 第一通道形成區； 該第一通道形成區上的第—閘極絕緣層； 第一閘極絕緣層上的第—閘極電極，其中該 第一閘極電極重疊於該第一通道形成區；以及 源極區及汲極區’其中該第一通道形成區夾 在該源極區和汲極區之間； 第二電晶體包括： 第二通道形成區； 與該第二通道形成區電連接的源極電極及汲 極電極； 該第二通道形成區上的第二閘極電極；以及 該第二通道形成區和該第二閘極電極之間的 第二閘極絕緣層；以及 該第二通道形成區與該源極區和該汲極區中的一 方之間的絕緣層， 其中，該第一電晶體與該第二電晶體彼此至少部分重
    -70- 201205781 該源極電極的一部分和該汲極電極的一部分設置在該 第二通道形成區上， 並且，該第二閘極絕緣層和該絕緣層滿足算式： —•^-<0.1 t, ε b ra 其中，ta表示該第二閘極絕緣層的厚度，tb表示該絕緣層 的厚度，sra表示該第二閘極絕緣層的介電常數，並且srb表 示該絕緣層的介電常數。 12. 根據申請專利範圍第11項之半導體裝置，其中該 第一閘極電極與該源極電極和該汲極電極中的一方電連接 〇 13. 根據申請專利範圍第11項之半導體裝置，其中使 用該第二閘極絕緣層、導電層及該源極電極和該汲極電極 中的一方構成電容器。 14. 根據申請專利範圍第11項之半導體裝置， 其中’該第一通道形成區包括第一半導體材料， 該第二通道形成區包括第二半導體材料， 並且’該第一半導體材料和該第二半導體材料彼此不 同。 15. 根據申請專利範圍第11項之半導體裝置，其中該 第二通道形成區包括氧化物半導體。 -71 -
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