TW200910489A - Semiconductor chip package, electronic device including the semiconductor chip package and methods of fabricating the electronic device - Google Patents

Semiconductor chip package, electronic device including the semiconductor chip package and methods of fabricating the electronic device Download PDF

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TW200910489A
TW200910489A TW097131214A TW97131214A TW200910489A TW 200910489 A TW200910489 A TW 200910489A TW 097131214 A TW097131214 A TW 097131214A TW 97131214 A TW97131214 A TW 97131214A TW 200910489 A TW200910489 A TW 200910489A
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Taiwan
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semiconductor wafer
semiconductor
package
solder ball
height
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TW097131214A
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Pyoung-Wan Kim
Eun-Chul Ahn
Jong-Ho Lee
Teak-Hoon Lee
Chul-Yong Jang
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Samsung Electronics Co Ltd
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Description

200910489 九、發明說明： 【發明所屬之技術領域】 本揭露内容有關於半導體封裝和製造該半導體封裝 之方法’且更特定而言，有關於扇出型半導體封裝（fan_out type semiconductor package )和製造扇出型半導體封裝的方 法。 【先前技術】
半導體領域發展的主要趨勢是減小半導體元件的大 小。隨著小型電腦和行動電子元件的消耗迅速增加，發展 了能夠以較小尺寸提供多個接腳的半導體封裝，諸如細間 距球狀柵格陣列（fine pitch ball grid array，FBGA)封裝 或晶片尺度封裝（chip scale package，CSP)。 諸如FBGA封裝或CSP之半導體封裝具有較小的尺寸 和較輕的重量之優點。然而，該等封裝並不提供與習知塑 膠封裝相當的可靠性。此外，在製造期間所用原料的成本 和處理成本相對較高。微BGA (micro BGA，pBGA)封 裝具有比FBGA封裝或CSP更佳的特徵，但此封裝的可靠 性也較差且在成本方面競爭性不强。 爲了克服此等缺點，已發展了晶圓級⑽㈤紹㈣】 CSP WL CSP)，其使用半導體晶片的結合觀墊（_出 pad)在晶圓上的再分佈。在使用再分佈之wL_csp中， ^導體基板上的結合襯墊直接再分佈至更大錄上。諸如 焊球之外部連接端子安置於更大襯墊上。 在WL_CSP中，隨著半導體晶片的大小變得更小，焊 200910489 球大小的尺度也減小。隨著焊球大小減小，需要具有更細 間距的焊球布局（solder ball layout)。然而，與藉由不斷 減小設計規則而減小的半導體晶片的尺度相比，製造更細 的焊球布局的技術存在一定限度。 【發明内容】 實施例包括半導體晶片封裝，半導體晶片封襞包括： 半導體晶片，半導體晶片包括具有結合襯墊的第一表面， 面對第一表面的第一表面，以及侧壁（sidewall);模製延 伸部份（molding extension part )，包圍半導體晶片的第二 •表面和侧壁；再分佈圖案（redistributi〇npattern)，自結: 襯墊在模製延伸部份上延伸且電性連接至結合襯墊丨在 分佈圖案上的凸起焊球（bumpsolderball);以及模製層 (molding layer )，經組態以覆蓋半導體晶片的第一表曰 模製延伸部份’同時暴露凸起焊球中之每一者的 : 製層在彼此相鄰的凸起烊球之間具有凹彎月形、 (concave meniscus surface )。 少表面 另-實施例包括-種製造半導體晶片封裝 括：準備半導體晶片，半導體晶片具有包括結合 -表面，面對第-表面的第二表面，以及， = 圍半導體晶片的第二表面和侧壁的模製延伸部份 分佈圖案峨伸域製㈣部份，且電 二成再 塾；在再分佈_上形成凸起焊球；以及，襯 覆蓋第-表面且暴露凸起焊球中 衣層以 層在彼此相賴凸起焊球之間具有凹=使得模製 200910489 【實施方式】
現將參看附圖在下文中更全面地描述實施例。實施例 可採取多種不同的形式且不應被理解爲限於本文所述的實 把例、。而是提供這些實施例使得本揭露内容將透徹且完 ^:並向熟習此項技術者全面地傳達所附申請專利範圍之 範脅。在申請專利範圍巾並柯確地表示祕執行所規定 的功能的，，“機構（means)，，，或用於執行所規定的功能 的“步驟”的任何要素，並不被解釋爲如35 USC § 112 ’第6段所規定的“機構”或“步驟”。特定而言，在 本文中在中請專利範财對“步驟”的使用預期並不適用 於35 U.S’^C· § 112’第6段的規定。在圖式中，爲了清楚 起見，誇示了層和區域的厚度。還應瞭解#層被稱作在另 一f或基板“上，，時，其可直接在另-層或基板上，或亦 :存在居間層。在全文中’類似的元件符號表示類似的元 圖U說明根據實施_半導體晶片封裝的實例的杰 、面圖圖2疋圖1的部份a的放大橫截面圖。參看圖 和圖2,半導體晶片封裝可包括半導體晶片則、模製延 部份圖案Μ凸起焊球116以及模製層12〇C +導體4 11G可包括具有結合襯墊（未圖示）的沒 性表面，與活縣φ朗的後表面，以及㈣。半 =導體晶片’諸如記憶體晶片、邏輯晶片等K 的厚度。更理想地，半導體晶片11〇可具有在大二: 200910489 與大约200微米之間的厚度。可藉由減小半導體晶片⑽ 的厚度而將半導體晶片封裝製造地更薄。 模製延伸部份⑴可包圍半導體晶片11G的後表面和 侧壁，模製延伸部份ni可由樹脂基材料（㈣以⑽ )、環氧樹脂模製化合物（epoxy molding compcmmi，EMC)、與模製層12〇c相同的材料等製成。因 此，可藉由模製延伸部份U1來防止半導體晶片ιι〇的後 表面和侧壁受到外部環境的化學/物理影響。 再分佈圖案114可自結合襯墊延伸至模製延伸部份 111 ’•電性連接至半導體晶片110的結合概塾。絕緣層 112逛可插人於再分佈圖案114與半導體晶片削的活性 表面之間絕緣層112可提供再分佈圖案114與半導體晶 片110之間的電絕緣。絕緣層112可僅安置於半導體晶片 110的活性表面與再分佈圖1114之間。或者，絕緣詹112 還可插入於再分佈圖案114與模製延伸部份lu之間。 凸起焊球116可提供於再分佈圖案114上。凸起焊球 116可包括楊氏模數（Young，sm〇dulus)爲大約2〇Gpa至 大約90GPa的焊料。凸起焊球116可提供半導體晶片11〇 與外電路（例如，佈線基板（wiringsubstrate)、印刷電路 板（printed circuit board )等）之間的電性連接。 半導體晶片封裝可藉由包括上述半導體晶1〇、模 製延伸部份m、再分佈圖案114和凸起焊球116而具有 扇出封裝結構。因此即使半導體晶片11〇的大小變得更 小，也可維持預先存在的焊球布局，從而可在將半導體晶 200910489 錄線基板的製程期間防止凸起焊球ιΐ6的焊 接“占了罪性（solder joint reliability，SJR)降低。 延伸:可主覆/半導體晶片11〇的活性表面和模製 刀m，同時暴露每個凸起焊球116的部份 安置的凸起焊球116之間的模製層咖可具有二 η面莊其具有與凸起焊球116接觸的邊緣。凸起焊球 U具有最大直㈣平行於半導體晶411G的活性 橫截面。高度H1是半導體晶片110的活性表面和/ 或錄延伸部份nl的表面至凹f月形表面上 Μ接觸的邊緣之間的長度。高度出 度凸^^ =片=上部或下㈣起_116‘ = 九勺1/7的長度内。高度以自半導體晶片m的活 延伸部份111的表面至凸起焊球116的橫截面 =度。舉例而言，若凸起焊球116的最大直徑爲3 未’則在凹彎月形表面的邊緣的高度m可在凸起焊球116 的橫截面處的高度z的·微米内。因此，可藉由 半㈣⑼11G騎絲㈣料部環境的化 由於凸起焊球116的黏著特徵可藉由模製層u〇c而增 强’因此可分散針於接觸部份與半導體晶片封裝的凸起 焊^ 116處的熱應力。從而可增强凸起焊球ιΐ6的焊接點 可靠性（solder joint reliability，SJR)。而且，模製層 u〇c 可減小半導體晶片m與佈線基板之間的熱膨脹;數差 異。在將半導體“封裝安裝於料基板上的製程期間， 200910489 可增强凸起焊球116的SJR。 模製層120c的凹彎月形表面可包括第—古声 亏高度H2、第三高度H3以及第四高度m。J1、第 爲自半導體晶Ml 1 〇的雜表面和/或模製延伸部^度Hi 表面至與凸起焊球116接觸的邊緣的長度。=U的 爲自半導體晶片110的活性表面和/或模製延伸部=地
至焊球116中最外面的凸起焊球接觸二2 長度。第三咼度H3爲自半導體晶片11〇的活 备的 模製延伸部份111的表面至凸起焊球116之_最下$ ί度。且第四高度H4爲自半導體晶片11〇的活性表面和/ 或換製延伸部份U1的表面至半導體晶片11()的邊緣的長 度。在第一高度H1與第三高度H3之間可存在凸起焊球 116的最大直徑大約1/5内的差異。舉例而言，當凸起烊球 116的最大直徑是350微米時，在第一高度hi與第三高度 H3之間可能存在7〇微米的最大高度差和1〇微米的最小高 度差。第二高度H2可比第三高度H3更長或更短，且第四 鬲度H4可比第三尚度H3更長或更短。而且，在第二高度 H2與第四高度H4之間可存在至少1〇微米的高度差。 模製層120c可具有高度H1，高度H1從高度Z至半 導體晶片110的活性表面和/或模製延伸部份m的表面具 有凸起焊球116的最大直徑的1/7長度内的高度，此高度Z 在凸起焊球116的最大直徑的橫截面之處。從而可增强凸 起焊球116的黏著特徵。由於熱應力集中於半導體晶片封 裝的凸起焊球116和接合部份上，因此可增强sjr。 11 200910489 厶71厶厶]Jii 當高度HI自高度Z朝向上部超過凸起焊球116的最 大直徑的大約1/7時’高度Ή1是至與凹彎月形表面的凸起 焊球116接觸的邊緣的高度，在形成模製層12〇(：的製程期 間可能發生諸如空隙之缺陷。此外，由於凸起焊球116的 表面未充分暴露，因此可能會降低電氣可靠性（dectricai reliability )’凸起焊球116提供半導體晶片1丨〇與外電路之 間的電性連接。 ' 〇 另-方面’當高度H1自高度Z朝向下部超過凸起焊 球116的最大直徑的大約1/7時，亦可降低安置於再分佈 圖案114上之凸起焊球116的黏著特徵。因此，在將半導 體晶片封裝安裝於佈線基板上的製程期間，亦可減小凸起 焊球116的SJR。 模製層12〇c之凹彎-月形表面可具有不光滑面飾（輔◎ flmsh )或光滑面飾（non_matte fmish )。在不光滑面飾的情 況下，模製層12Gc的凹彎月形表面可能會由於粗链表面而 具有低反射特徵。因此，在檢測半導體晶片封裝期間，可 J 肖肉眼容易地識別凸峽球116的表面與模製層120c的表 面。 模製層120c可包括環氧樹脂模製化合物（ep〇xy molding compound ’ EMC)。EMC可包含按重量計大約刈 %至大約90%的矽石（Si〇2)。EMC在低於玻璃轉移温度 (Tg)的溫度範圍可具有低於大約5〇ppm/t賴膨服係 數。EMC可具有大約3 GPA或更高的彈性模數。 具有上述結構的半導體晶片封裝可包括模製層，模製 12 200910489 凸起焊球的—部份同時覆蓋半導體晶片的活性 延伸部份’藉此可防正半導體晶片的活性表面 又1 4¼境的化學/物理影響。^且，在安裝半導體晶片 期間’由於模製層減小半導體晶片與佈線基板 =熱膨脹係數差異，因此可增強sm。此外，藉由包 防片曰的後表面和側壁之模製延伸部份的結構，可 晶片的後表面和侧壁受到外部環境的化學/物 埋影響。 的製根例之半導體晶片封裝的製造方法 =㈣桃程圖。參看圖3 ,製造半導體晶片封裝之方法 步驟S11G巾，形賴製延伸部份，模製延伸部 ' Ία包圍半導體晶片的後表面和侧壁；在步驟S⑽ 士开7成再77佈圖案，再分佈®案延伸至模製延伸部份同 Μ生連接至半導體晶片的結合襯塾；在步驟阳〇中， 上形成凸起谭球；在步驟難，，向模具 ^供釋放且裝载半導體晶片；在步驟S150中，將模製 =注入到模具t ;在步驟議中，藉由壓縮模製在半 =晶片的活縣面和難延伸部份上形賴製層；在步 170，中，自模具卸載半導體晶片；以及，在步驟sl8〇 甲，將半導體晶片鋸開以將其分成半導體晶片封裝。 县上文爲製造半導體晶片封裝之方法的簡要描述。將參 4A至圖4D、圖5A至圖5以及圖7A至圖％來揭露 ^細的描述。此外’儘管在上文提到-個半導體晶片被 ;成至半導體封裝内，但多個半導體晶片實質上可同時封 13 200910489 裝到個別半導體封裝内。 圖4A至圖4D是說明根據實施例之半導體晶片封裝之 製造方法的橫截面圖。參看圖4A，至少一個半導體^ 1H)可結合至賴135。當結合多於—個半導體晶片⑽ 時，每個半導體晶片110可安置於載體135上使得其可根 據待製造之封裝的大小間隔開。可使用黏著材料層來將半 導體晶片110結合至载體135。將半導體晶片u〇結合至 載體135可導引半導體晶片110的活性表面與載體135接 觸。因此，可暴露半導體晶請的後表面和=。35接 在將半導體晶片110結合至載體135之前，半導體曰 片封裝之製造方法還可包括將半導體晶片11〇的後表面= 光且將安置於半導體晶圓上的多個半導體晶片鑛成每個半 導體晶片110。帶拋光的後表面的半導體晶片110可具有 在大約50微米至大約760微米的範圍之間的厚度。較佳 地，後表面被拋光的半導體晶片11〇可具有在大約5〇微米 至大約微米的範圍之間的厚度。可藉由提供具有更小 ’ 厚度的半導體晶# 11G而製造更薄尺寸的半導體晶片封 裝。 載體135可由自金屬、陶瓷、有機材料等中選出的一 種材料製成。載體135可用於在形成包圍半導體晶片11〇 的後表面和侧壁之模製延伸部份的循序製程中減輕和/或 予小加載於半導體晶片11〇上的物理應力。黏著材料層可 爲可重新加工的黏著劑（rew〇rkable 可重新加 工的黏著劑可用於使形賴製延伸部份後進行的移除半導 14 200910489 體晶11G的製程更爲容p可將包括紫外_化樹 —et eu“ ’ uv樹脂）或熱塑性 (thermoplastic resin)的膠帶用於黏著材料層。
料圖4B’可形成包圍半導體晶片no的後表面與側 壁的板製延伸部份m。模製延伸部份lu可用於防止 導體晶片110的後表面和側壁受到外部環境的化封物理影 響。可藉由多種方法來形賴製延伸部份ln，包括印刷: 轉移模製（transfer molding)、壓縮模製（⑺邮聰i〇n molding)等。模製延伸部份U1可 脂模製化合物製成。而且，模製延伸部份⑴可後 形成的模製層的相同的材料製成。 、參看圖4C，在移除覆蓋半導體晶片110的活性表面的 ，體135之可在半導體n㈣活性表面與模製延伸部 伤hi上形成絕緣層112。絕緣層112可用於使半導體晶 片110與再分佈圖案114之間電絕緣。絕緣層112可包括 ，接區（land r*eg1Gn)(未圖示）’連接區麵態以暴露半 V體晶片110的多麵合襯墊（未圖示）以便允許半導體 晶片110與再分佈圖案114之間的電性連接。 再分佈圖案114可在模製延伸部份u上延伸 性連接至半導體W 110的結合崎。可使用包括電鑛 (plating)和層壓（laminati〇n)的一般再分佈方法來形成 再=佈圖S 114。爲了簡要起見，將省略對再分佈方法的 參看圖4D’凸起焊球116可形成於再分佈圖案ιΐ4 15 200910489 (solder ball jetting)等。卩則祕erprinting)、蟬料噴射（solder 當對包括多個半導體晶片11〇的一 =:ί片?成凸起焊球116後包括用:分成: 模製層後，可執行用體3 = 體晶片封裝_開製程。4 UG分離油別半導 、tr ·在只施例中’半導體晶片封裝可藉由構建成包括丰 導體晶片110、n ㈣以品目士 伸 再分佈圖案114和凸起 片11。的尺二扇出封裝結構。因此’即使在將半導體晶 ί It 造成更小時，也可維持預先存在的焊球布 1’藉此成夠在將半導體晶片封裝安裝於互連基板上的製 程期間防止凸起焊球116的烊接點可靠性（SJR)降低。 圖5A至圖5C是說明根據實施例之半導體 製造方法的實例的橫截面圖。圖6是圈tc的;= 大橫截面圖。參看圖5A，模具可包括下部模具（1〇werm〇id) 31〇b和上部模具（uPPermold) 31〇t。下部模具31〇b可具 有模製部份（molding portion) 312。在此實例中，模製部 份312是下部模具310b的凹入部份。上部模具31仇可具 有安裝部件。模具可經組態以加熱超過175〇c的溫度來液 化模製材料（參看圖5B的120)。 釋放帶（release tape) 320可提供於下部模具31〇b與 上部模具31〇t之間。可通過固定至下部模具31〇b的兩側 16 200910489 的帶滚筒（taper〇iler) 315將釋放帶32〇供應至下部模且 310b。釋放帶320可由财久性材料製成，其在執行模製& 程的溫度下並不變形。釋放帶32〇可包括聚四氣乙稀 (PTFE)、乙烯/四氟乙烯（ETFE)等。 參看圖5B，其中安裝有凸起焊球的一組半導體晶片s 可裝載至上部模具31〇t的安裝部件314上。半導體晶片組 s可包括至少一個半導體晶片。如參看圖4D所述，半導體 〇 晶片組S可被分成個別半導體晶片。半導體晶片组8可安 裝於載體上，.載體具有在半導體晶片之間的晶片鑛開劃線 道（chip sawing scribe lane)。或者，半導體晶片組s可不 被分成個別半導體晶片。在此情況下，半導體晶片組s可 不包括載體。可裝载半導體晶片組s使得半導體晶片8的 後表面面對上部模具3l〇t的安裝部件314。 可使用黏著材料層將半導體晶片組8裝載至上部模具 3l〇t的安裝部件314上。黏著後易於分離的可重新加工的 黏著劑可用於黏著材料層。這是因爲可在完成模製製程後 ’ 裝載半導體晶片組s。包括紫外光固化樹脂（UV樹脂）的 膠帶、熱塑性樹脂等的膠帶可用於黏著材料層。 在釋放帶320密封到下部模具310b的模製部件312 上時，模製材料320可被注入到包括密封的釋放帶32〇的 模製部件312内。模製材料120可包括（例如）環氧樹脂 模製化合物（EMC) «EMC可爲粉末或液體，且可包括按 重量計範圍在大約50%至大約90%的石夕石。EMC在低於 破璃轉移溫度（Tg)的溫度範圍可具有低於5〇 ppm/它的 17 200910489 熱膨脹係數。因此，輯於上部模具31〇t的安裝部件上的 半導體晶片組s的凸起焊球可安置於模製材料12〇上。 在注入模製材料120後，該等製 具遍的模製部件和真雜放（va_ exhausd= = 製材料120液化，例如，在模製材料120 ，約兩秒鐘。可進行真空排放以防止形成非均 Ο
勻的或不完全的模製層可能在形成模 製層』間產生（參看圖5C的丨施）。可執行真空排放使得 下部模具3勘的模製部件的内部壓力小於大約％乾。
參看圖5C與圖6,可藉由壓縮模製來形成覆蓋半導體 晶片的活性表φ和難延伸部份賴製層H 可包括將半導體晶肢S _至液化模製材料i2G和釋放 帶320内。壓縮可包括使上部模具3(m和下部模具⑽ 密切接觸地密封。在-實施射’壓縮可包括移動上部模 具310t和/或下部模具31〇b以在與其之間存在釋放帶似 的情況下彼此接觸。在形成模製層12G 外的固化製程(―process)，· 超過100 C的溫度暴露的固化製程，可增强模製層聽、 半導體晶片的活性表面與模製延伸部份之_黏著， 時可增加模製層120c的穩定性。 可藉由壓賴製（⑶零essiQn _ding)來形成模製 ^ 1施，模製層120c暴露每個凸起焊球的部份，同時覆 蓋半導體晶片的活性表面和模製延伸部份。模製層工施 Γ Ο 200910489 在彼此相鄰安置的凸起焊球之間可 具有接觸凸起焊球的邊緣。凸起 1有2言其 且平行於半導體晶片性表面的橫 可在自凸起焊球的橫截面朝向或遠離半導體晶 =活性表面和/或模製延伸部份的表面之凸起 半導_縣㈣形卜料境;;彡來塑防止 徵，由模製層⑽來增强凸起焊球的ΐ著特 :球放集中於接觸部份與半導體晶片封裝的凸起 =的熱應力。從而可增强凸起焊球的sjr。而且，模製 1異削、半導體晶片與佈線基板之_熱膨脹係數 ίί二將半導體晶片安裝到佈線基板上的製程中 增强凸起焊球的SJR。 制声=模製層1施改良半導體晶片組S的强度，因此模 =、成/可在隨後分成個別半導體晶片封襄的蘇開製程 梦曰 =碎裂（chipping)(半導體晶片封裝的邊緣的斷 二曰:生°因此’可防止或減輕由於鑛開製程所造成半 ¥體日日片封裝的品質劣化。 模製層120c的凹管月形表面可能是插入於上部模具 e 下部模具31〇b之間的釋放帶32〇的結果。這可能 =爲凸起焊球的部份在壓縮模製製程期間壓縮釋放帶 Λ料口此，釋放帶320可在彼此相鄰的凸起焊球之間形成 • 4月形表面。結果，模製層12〇c可藉由釋放帶320的凸 穹月形表面而具有凹彎月形表面。 19 200910489 釋放帶320的厚度Tr可大於模製層12〇c的第三 Τη3 (對應於圖1的H3)與凸起焊球的高度^之間的長^ 差。釋放帶320可具有大約1〇%至大約9〇〇%之間伸長= (d〇ngati〇n mte)和低於大約5〇 MPa的拉應力（加此 st聰）。若釋放帶32〇的拉應力超過大約5G赂，則包括 〇 ϋ ^的f起焊球在藉由釋放帶32G壓緊時可能會變形。凹 =形^可包括第-高度、第二高度H2、第三高度出 和第四局度H4 ’如參看圖i之情形。因此，可如上文所述 起焊球的黏著特徵。由於熱應力集中於接觸部份和 =體晶片封裝之凸起烊球上，因此可增强s;r 所述之情形。 职工又 ό Γ第㈤度^凹彎月形表面與凸鱗球翻的邊緣） 焊焊球的最的橫截面的高度朝向上部比凸起 制；f取大直徑的大約1/7更遠時，在形成模製層 120c 的 可發生諸如空隙之缺陷。此外，由於凸起焊球的 提供半’可能會降低電氣可靠性，凸起焊球 導體曰曰片與外電路之間的電性連接。 接網^方面’虽第—高度（至凹彎月形表面與凸起焊球 向下部比ϋ = ί焊球的最大直徑的橫截面的高度朝 降低安最大直㈣大約1/7更遠時，可能會 在將半導體?2案上的凸起焊球的黏著特徵。因此’ 凸起焊球的H農女震於佈線基板的製程期間亦可降低 釋放▼ 320可具有不光滑面飾或光滑面飾。在模製製 20 Γ u 200910489 ^中，釋放π32〇的表面可變形爲模製層撕的 表面。因此，模製層120c的凹彎月形表面可具有 飾或光滑面飾。根據實施例之模製層㈣的凹 = 可具有不光滑面飾。由於模製声1 ^ 7 :由於繼面而具有低反射;徵:因 ^^^面可用肉眼容易地識別凸起焊球的表面與； 雖然未®示’在上频騎㈣中形成有模製声 120c的半¥體晶片組後’製程還可包括在多個半導體曰 之間將晶片側切割劃線道與模製層1紙鋸開且:八 成個別半㈣W縣。因此，可製造包純製層^ 的半導體晶片聽’且具有凹f月形表面賴製層】施 暴露每個凸起焊球的部份，同時錢半導體 面和模製延伸部份。 |衣 圖7A至圖7C是說明根據實施例之半導體晶片封震的 另-製造方法的橫截面圖。爲了簡要起見，將省略與圖5A 至圖5C的描述相同的參看_ 7A至圖7C_述的部份。 參看圖7A，模具可包括下部模具3職和上部模具助以 下部模具31〇ba可包括模製部份314、下部模具3购的 凹入部份。釋放帶320可提供於下部模具3勘a與上部模 具31〇ta之間。可通過固定於上部模具31〇饴的兩侧上的帶 滾筒315來將釋放帶320供應至上部模具31〇ta。 參看圖7B ’其中安裝有凸起焊球的一組半導體晶片$ 可農載於下部模具310ba的安裝部件314上。可裝載半導 21 Ο Ο 200910489 ，=組s使得半導體日日日片的後表面面對下部模具通a 的女^部件。可藉由黏著材料層將半導體晶片組s裝載到 下部模具31〇ba的安襞部件上。 在釋放Φ 320密封於上部模具31〇切上之後，模 =12〇可被注入到下部模具細匕的模製部件 的模製部份314的安裝部件上裝二 丰，體曰曰片組S的凸起焊球。因此，模製材料12〇可安置 模具31Gba的模製部份的安裝部件上裝載的 體晶片S的凸起焊球上。 .、舌性圖二’，由壓縮模製來形成覆蓋半導體晶片的 雜表面和模製延伸部份賴製 ^模具310ta與下部模具31%a密封在—起。此廢 釋和/或上部模具職以在其之間存在 釋放帶320的情況下彼此接觸。 你 =壓縮模製的結果，可形成模製層1施，模製声 e』、路母個凸起焊球的部份’同時覆蓋半導體晶片‘ 起焊球鄰安置的凸 曰Η ώΑβω· t 了藉由模裏層120c來防止半導 體曰曰片的活性表面《彳外部環境的化學/物理影響。¥ 可八3，__著特徵藉由難層1施增强，因此 2放集中於接觸部份和半導體晶 = 應力。從而可增强凸起輝球的焊接點可靠性熱 200910489 =L120:r小半導體晶片與佈線基板之間的熱膨脹 的製程;增;;凸:=;晶片封裝安裝於佈線基板上 開製程中防止碎裂=片封裝的循序鋸 生。從而可防封裝的邊緣的斷裂）的發 封裝的品質劣化鑛開製程所造成的半導體晶片 層，凹\方月法製造的半導體晶片封裝包括模製 同時覆蓋半導體晶片的活性表面和 ^ 71 β防止半導體晶片的活性表面受到外邻環 差;製層可減小半導體晶片與佈 穿於你结其^〆健差異。從而可在將半導體晶片安 製程期間增强凸起谭球的焊接點可靠性
C 半導體巾可見’模製部份314可具有大於 2體日日片S與模製延伸部份的厚度的深度。當 間。 曰曰# s與模I延伸部份與釋放帶32〇之 面圖圖二=實施例的另一半導體晶片封裝的橫截 圖8的m I將省略與圖1的描述類似或相同的 触相部份。參看圖8,铸體晶片封裝可包^ 23 200910489 導體晶片110、模製延伸部份lu、再分伟圖案114、凸起 焊球116以及模製層120c。 絕緣層112可插入於再分佈圖案與半導 no的活性表面之間。絕緣層112可用於使再分佈圖案ιΐ4 與半導體晶片11G之間電絕緣。由於模製延伸部份⑴由 (例如）包括樹脂基材料或魏樹脂模製化合物（emc) 的絕緣材料組成且不包括導電圖案（例如，在内部上的互 連），因此，電絕緣可（但並非必需）用於再分佈圖案ιΐ4 與模製延伸部份111之間。因此，在-實施财，絕緣層 112可僅插入於半導體晶片11G的活性表面 114之間。 # 圖9是說·據實施_電氣元件（eleetriealdevice) 的橫截面圖。參看圖9，準備半導體晶片封裝，例如，豆 結構類似於根據參看圖3所述的方法所製造賴旧或圖 8中的結構。還準備佈線基板21()。可藉由在佈線基板21〇 上安裝半導體晶片來製造電氣元件。將包括圖丨的半導體 晶片封裝的電氣元件作爲實例來展開描述；然而其它的實 施例可包括如上文所述的多種半導體晶片封裝。 、 半導體晶片封裝可包括半導體晶片11〇、模製延伸部 =in、再分佈圖案m、凸起焊球116以及模製層12&。 模艇伸部份111可包圍半導體晶片110的後表面和侧 ，。再分佈圖案114可延伸至模製延伸部份1U同時電性 連接至半導體晶片U〇的結合襯墊。絕緣層112還可插入 於再分佈圖案m與半導體晶片則的活性表面與模製延 24 200910489 =曰=Hi=緣層112可用於再分佈圖案114與半導 ?== 絕緣。凸起焊球116可提供於半導體 曰曰片110的再分佈圖案114上。凸起焊球116可提供半導 體晶片110與佈線基板21〇之間的電性連接。 t實=_半導體晶片縣可藉由包括上述半導體 延伸部份111、再分佈圖案114以及凸起焊
的大/1、^!有扇出封襄結構。因此，即使半導體晶片110 在容主"、·传，小，也可維持預先存在的焊球布局 ，從而可 止、aB片縣安裝到佈線基板21G上的製程期間防 止凸起Μ泉116的焊接點可靠性（SJR)降低。 面知ίί層12〇C可經虹態以覆蓋半導體晶片110的活性表 *延伸箱lu，同時暴露凸起焊球IK中之每一 ’抑。模製層咖在彼此相鄰安置的凸起焊球ns 有Γ㈣形表面，凹f月形表面具有與凸起焊球 H觸的邊緣。模製層12Ge和凸起焊球116可包括與上 :圖1和圖2所述的橫截面類似的橫截面。因此，可 製層㈣來防止半導體晶片⑽的活性表面受到外 的化學/物理影響，可增强凸起焊球116的黏著特 :主：增强焊接點可靠性（SJR)。且模製層i2〇c能夠減 里+導體晶片110與佈線基板210之間的熱膨服係數差 因此，在將半導體晶片封裝安制佈線基板210上的 衣程期間可增强凸起焊球116的SJR。 佈線基板210可具有其上安裝有半導體晶片封裝的頂 面和面對頂表面的底表面。佈線基板21G可爲包括印刷 25 200910489 電路板（PCB)之系統板（System b〇ar(j)。佈線基板 可具有包括結合電極（b()nding deetiOde)(未圖示）的頂 ，面和，對頂表面且包括連接電極（⑺nneetiQn eiee加如) ，圖不）的頂表面。結合電極可藉由半導體晶片11〇的 相應結合襯墊與凸起焊球116而電性連接。 玻在舞基板21G的絲面上形線基板烊 、击、衣程。佈線基板焊球212可提供於連接電極上， SΐΐίΪ於佈線基板2i〇的底表面上。佈線基板烊球 愈外電路（例^部連接（未圖示）以提供半導體晶片110 、 （例如，主板）之間的電性連接。 每個:電氣元件可包括模製層，模製層暴露 彳可防止半導體晶片的活性表面受到外 里影響。而且，在安裝半導體晶片:裝的 差異與條聽之_熱膨脹係數 電氣元件可i有可==結果， ，模製層，模製層暴露表 :!蓋半導懸晶片的活性表上二:者=’同 包園半導體曰片ϋ而且’由於半導體晶片封裝包括 日日的後表面和側壁的模製延伸部份且其中可 26 200910489 延伸再分佈圖案，因此可採用預先存 可提供能夠增强電氣元件的 ^衣布局口此’ 4 封裳的方法。而且可提供高品質的電氣 雖然結合附圖描述了每#办丨 s 了貝鈿例，但本發明並不限於此。 ^ ' n 、顯而易見，在不偏離本發明之範疇和
，神的情況下可崎本發明做出各歸代 【圖式簡單說明】 包括附圖以提供對實施例的進-步的理解，且附圖結 合到本說明書巾並且構縣說明書的—部份。關與描述 一起用於解釋實施例的原理。在圖式中： 圖1是說·據實施例的半導體晶片封寰的實例的橫 圖2是圖1的部份A的放大橫截面圖； 圖3是說明根據實施例之半導體晶片封裝的實例的製 造方法的流程圖。 圖4A至圖4D是說明根據實施例之半導體晶片封裳的 實例的製造方法的橫截面圖。 圖5A至圖5C是說明根據實施例之半導體晶片封裝的 實例的製造方法的橫截面圖。 圖6是圖5C的部份b的放大橫截面圖。 圖7A至圖7C是說明根據實施例之半導體晶片封裝的 實例的另一製造方法的橫截面圖。 圖8是說明根據另一實施例的半導體晶片封裝的實例 27 200910489 的橫截面圖。 圖9是根據實施例的電氣元件的實例的橫截面圖。 【主要元件符號說明】 A :部份 B :部份 H1 :第一高度 H2 :第二高度 H3 :第三高度 1 H4 :第四高度 Z :高度， S:半導體晶片 S110〜S180 :步驟 Tro :第三高度 Ts:高度 TR :厚度 110 :半導體晶片 V ill:模製延伸部份 112 :絕緣層 114 :再分佈圖案 116 :凸起焊球 120 :模製材料 120c :模製層 135 :載體 210 :佈線基板 28 200910489 212 :佈線基板焊球 310t :上部模具 310b :下部模具 310ta :上部模具 310ba :下部模具 312 :模製部份 314 :模製部份 315 :帶滾筒 320 :釋放帶
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Claims (1)

  1. 200910489 十、申請專利範圍： h一種半導體晶片封裝，包括： f二:體ί片，包括具有多個結合襯墊的第-表面，面 子斤述弟表面的第二表面，以及側壁. 伸部份，包圍所述半導體晶片的所述第二表面 她!布圖案，於所述模製延伸部份上自所述結合 〇 襯墊延伸且電性連接至所述結合襯墊； 在所述再分佈圖案上的多個凸起焊球；以及 模製層，經組態以覆蓋所述半導體 伸部份，同時暴露所述凸起=每f 凹彎模製層在彼此相鄰的所述凸起焊球之間具有 中所專利範圍第1項所述之半導體晶片封裝，其 ϋ :的接觸點的位置在自所述第-表 所34凸起焊球上最大橫載面處自所述C表面的/ 回又之所述凸起焊球的大約1/7高度内。 ' 中：3·如申請專利範圍第i項所述之半導體晶片封襄，其 ，述凹彎月形表面包括： .部份自所述第4面至與所述凸起焊球接觸的 200910489 第一而度’自所述第一表面至所述凸起焊球之間的最 下部，以及 所述第一向度與所述第二高度之間的高度差是所述凸 起焊球的最大直徑_長度的1/5。 4·如申請專利範圍第】項所述之半導體晶片封裝，其 所述凹弯月形表面具有不光滑面飾。 5:如申請專職圍第〗項所述之半導體^封裝，其 /fit模製延伸部份由與所賴製層相同的材料製成。 6.如φ請專利範圍第丨項所述之半導體晶片封裝 包括： · 斤述半V體晶片的所述第一表面與所述再分佈圖案 之間的絕緣層。 ’、 7·如申请專利範圍第6項所述之半導體晶片封裝，其 之=述絕緣層還插入於所述半導體晶片與所述再分佈圖案 Ο 中請專利範圍第1項所述之半導體晶片封裳，其 斤迷抵製層包括環氧樹脂模製化合物。 中戶中請專利範圍第8項所述之半導體晶片封農，其 :述拉製化合物在低於玻璃轉移溫度的溫度範圍具 ;0ppm/°c的熱膨脹係數。 中1〇·，申請專利範圍第8項所述之半導體晶片封裝，其 斤述環氧樹脂模製化合物具有3Gpa或更高的彈性模數、。 U.—種電氣元件，包括： 、 半導體晶片封襄，包括： 31 200910489 半導體晶片，包括具有多個結合襯墊的第一表 面，面對所述第一表面的第二表面，以及側壁； 模製延伸部份，包圍所述半導體晶片的所述第二 表面和所述側壁； 多個再分佈圖案，自所述結合襯墊在所述模贺 伸部份上延伸且電性連接至所賴合婦；⑽果製延 在所述再分佈圖案上的多個凸起焊球；以及 〜 模製層，經组態以覆蓋所述半導體晶片的所述第 二表面和所述模製延伸部份，同時暴露所述凸起焊球 母一者的部份， 中所述模製層在彼此相鄰的所述凸起焊球之門 具有凹彎月形表面；以及 2基板’其巾在所述佈絲板的—辣面上 建+導體晶片封裝。 Ο 12.如申請專利範圍帛n項所述之電氣元件，還包括： 板。在面對所述佈絲㈣所述—個表面上的多個佈線基 —種製造半導體晶片封裝之方法，包括： 準，半導體^ ’所述轉體^具有包括結合概塾 第：表面，面對所述第-表面的第二表面，以及侧壁； f成難延伸雜，輯難延伸部份包_述半導 _曰日片之所述第二表面和所述侧壁； 伸却形成再分佈_，所述再分侧案延伸至所述模製延 伸部份且電性連接至所述結合婦； 叹辕认 32 200910489 上形成凸起焊球；以及
    中之，者之間的接觸點的位置是自所述第一表面的一定高 度，所述高度在其中橫截面最大的所述凸起焊球上自所述 第一表面的—定高度之所述凸起焊球的高度的大約1/7 在所述再分佈圖案上形成凸 形成模製層以覆蓋所述第一 15. 如申請專利範圍第14項所述之製造半導體晶片封 裝之方法’其中所述凹彎月形表面包括： 第/两度，自所述表面至與所述凸起焊球接觸的部 份；以及 第/问度，自第一表面至所述凸起焊球之間的最下 部；以及 所述第-高度與所述第二高度之間的高度差爲所述凸 起焊球的直徑的長度的至少1/5。 16. 如申請專利範圍第15項所述之製造半導體晶片封 裝之方法，其中在所述第一高度與所述第二高度之^的高 度差爲炱少10微米。 17. 如申請專利範圍第13項所述之製造半導體晶片封 裝之方法’其中所述模製延伸部份包括與所述模製層相同 的材料。 33 200910489 芽之專利範圍第13項所述之製造半導體晶片封 裝之方法，其中所逃模製延伸部份包括.. H返年導後W的所逃第—表面結合线验； 二、所處夫吴製延伸部份以包圍所逃年導體晶片的 第一表面與所述側壁；以及 I 移除所述载體。 Ο 裝之13 片封 伸部體晶片的所述第-表面和所述模製延 曱晶與所述再分佈圖案之間的絕緣層。 裝之^申3利範圍第19項所述之製造半導體晶片封 '八中所述絕緣層形成於所述半導體晶>1 I 第-表面與所述再分佈圖案之間/之+導體曰曰片的所迷 2=^申請專利範圍第η項所述之製造半導體晶 装之方法，其中形成所述模製層包括： 于 準備釋放帶； 装載所述半導體晶片； 之 間製材料注入於所述釋放帶與所述半導體晶片 使所述半導體晶片與所述釋放帶相互壓縮。 2Ζ如申請專利範圍第^項所述之製造半 裝之方法，還包括 日乃封 在具有模製部份的下部模具與具有装載部份的 具之間準備釋放帶； 34 200910489 將所述半導體W魏至所 將所述模製材料注人到所述模製以及， ==軸下部模具密：二及 裝之方法，^包括補弟21項所述之製造半導體晶片封 帶；在具有模製部份的下部模具與上部模具之間準備釋放 將所述半導體晶#裝制所賴製部份上； 份内將=模製材料注入到所述凸起焊球上的所述模製部 將所述上部模具與所述下部模具密封在一起。 事之^1中二利辄圍第21項所述之製造半導體晶片封 法，還包括準備所述釋放帶，所述釋放帶的厚度大 製層二度與所述凸起焊球之間的所述模 專利顧第21項所述之製造半導體晶片封 ^方法，其中所述釋放帶具有不光滑面飾。 26·如申請專鄕㈣21摘狀製造半導體晶片封 ^ 法，其中所述模製材料包括環氧樹脂模製化合物， =所述環氧樹賴製化合物在低於玻補移溫度的溫度 已圍具有低於50ppm/°C的熱膨脹係數。 27·如申請專利範圍第21項所述之製造半導體晶片封 方法，其中所述模製材料包括環氧樹脂模製化合物， 一所述J展氧樹脂模製化合物具有3Gpa或以上的彈性模 35 200910489 數 况如申請專祕_21項觀之製 裝之方法，還包括： 等體日日片封 準備包括所述半導體晶片之 在载體上安裝所述半導體晶片組，所 ^曰片、， 導體晶片之間具有晶片鋸開劃線道； 在所述半 C 錯開所述半導體晶片與所述模製声 】劃線道以將所述半導體晶片組分“半導二， 裝之2方軸21撕物造輸晶片封 模製述半導體晶片，所述 厚度之深度。 半導體Ba片與所述模製延伸部份的 〇 36
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI607541B (zh) * 2013-03-14 2017-12-01 Toshiba Memory Corp Semiconductor device
US12040313B2 (en) 2019-07-25 2024-07-16 Samsung Electronics Co., Ltd. Semiconductor package and a method for manufacturing the same

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI322495B (en) * 2006-12-20 2010-03-21 Phoenix Prec Technology Corp Carrier structure embedded with a chip and method for manufacturing the same
US20080308935A1 (en) * 2007-06-18 2008-12-18 Samsung Electronics Co., Ltd. Semiconductor chip package, semiconductor package including semiconductor chip package, and method of fabricating semiconductor package
JP2010129914A (ja) * 2008-11-28 2010-06-10 Sanyo Electric Co Ltd 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
JP5263053B2 (ja) * 2009-07-24 2013-08-14 株式会社村田製作所 半導体パッケージおよび半導体パッケージモジュール
FR2957748B1 (fr) * 2010-03-16 2012-09-07 St Microelectronics Grenoble 2 Composant electronique a montage en surface
US8710680B2 (en) * 2010-03-26 2014-04-29 Shu-Ming Chang Electronic device package and fabrication method thereof
KR20110124993A (ko) * 2010-05-12 2011-11-18 삼성전자주식회사 반도체 칩 및 이를 포함하는 반도체 패키지 및 반도체 칩의 제조 방법
US8742603B2 (en) * 2010-05-20 2014-06-03 Qualcomm Incorporated Process for improving package warpage and connection reliability through use of a backside mold configuration (BSMC)
CN105448877B (zh) * 2011-08-01 2019-08-23 日月光半导体制造股份有限公司 半导体封装
US8461676B2 (en) 2011-09-09 2013-06-11 Qualcomm Incorporated Soldering relief method and semiconductor device employing same
KR101332864B1 (ko) * 2011-09-21 2013-11-22 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법
US9978656B2 (en) 2011-11-22 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming fine-pitch copper bump structures
US10784221B2 (en) * 2011-12-06 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of processing solder bump by vacuum annealing
US9589862B2 (en) 2013-03-11 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9437564B2 (en) 2013-07-09 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US8987058B2 (en) 2013-03-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for wafer separation
US9287143B2 (en) 2012-01-12 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for package reinforcement using molding underfill
US9368398B2 (en) 2012-01-12 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of fabricating same
US9263839B2 (en) * 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
US9401308B2 (en) 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices, methods of manufacture thereof, and packaging methods
US9607921B2 (en) 2012-01-12 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package interconnect structure
US10015888B2 (en) 2013-02-15 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect joint protective layer apparatus and method
US9082776B2 (en) 2012-08-24 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having protective layer with curved surface and method of manufacturing same
US8872355B2 (en) * 2012-08-29 2014-10-28 Intel Corporation Semiconductor device with pre-molding chip bonding
US9525054B2 (en) 2013-01-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US9041215B2 (en) 2013-03-12 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Single mask package apparatus and method
KR101488608B1 (ko) * 2013-07-19 2015-02-02 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
CN108281398B (zh) * 2013-08-20 2021-10-08 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US9728517B2 (en) * 2013-12-17 2017-08-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
JP6319026B2 (ja) 2014-09-29 2018-05-09 日亜化学工業株式会社 発光装置及びその製造方法
CN104465602A (zh) * 2014-12-26 2015-03-25 江苏长电科技股份有限公司 利用框架封装重布线的倒装pip封装结构及其制造方法
JP6617471B2 (ja) * 2015-08-12 2019-12-11 住友ベークライト株式会社 半導体装置の製造方法
JP6634729B2 (ja) * 2015-08-12 2020-01-22 住友ベークライト株式会社 半導体装置の製造方法
TWI621684B (zh) * 2015-09-01 2018-04-21 Lintec Corp Adhesive sheet
US9892962B2 (en) 2015-11-30 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package interconnects and methods of manufacture thereof
KR102024227B1 (ko) * 2017-12-21 2019-11-04 서울과학기술대학교 산학협력단 반도체 패키지의 제조방법
CN108447831B (zh) * 2018-03-22 2024-05-07 上海飞骧电子科技有限公司 一种双面电路晶元设计及封装方法
CN108466393B (zh) * 2018-03-22 2019-08-06 上海飞骧电子科技有限公司 一种解决塑封模流问题拓宽晶元宽度的塑封方法
TWI686920B (zh) * 2018-12-27 2020-03-01 財團法人工業技術研究院 電子元件封裝結構及其製造方法
DE102020111071B4 (de) * 2020-04-23 2022-08-11 Infineon Technologies Ag Zwischenschicht einer Teilstruktur, welche Erhebungen hat, und einer weiteren Teilstruktur mit Füllpartikeln in Aussparungen zwischen den Erhebungen sowie Verfahren zu deren Herstellung
US20220406620A1 (en) * 2021-06-22 2022-12-22 Panjit International Inc. Fabricating method for wafer level semiconductor package device and the fabricated semiconductor package device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3397743B2 (ja) * 1996-07-12 2003-04-21 富士通株式会社 半導体装置
US5956605A (en) 1996-09-20 1999-09-21 Micron Technology, Inc. Use of nitrides for flip-chip encapsulation
JP3070514B2 (ja) * 1997-04-28 2000-07-31 日本電気株式会社 突起電極を有する半導体装置、半導体装置の実装方法およびその実装構造
JP4195541B2 (ja) * 2000-05-12 2008-12-10 三井化学株式会社 半導体チップをプリント配線基板に装着する方法及びその方法の実施に用いる装着用シート
JP2002110722A (ja) * 2000-10-03 2002-04-12 Nitto Denko Corp 半導体チップの樹脂封止方法及び半導体チップ樹脂封止用離型フィルム
US20050082670A1 (en) 2003-09-11 2005-04-21 Nordson Corporation Method for preapplying a viscous material to strengthen solder connections in microelectronic packaging and microelectronic packages formed thereby
JP4062305B2 (ja) * 2004-12-14 2008-03-19 カシオ計算機株式会社 半導体装置の製造方法
JP2006203079A (ja) * 2005-01-21 2006-08-03 Sharp Corp 半導体装置および半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI607541B (zh) * 2013-03-14 2017-12-01 Toshiba Memory Corp Semiconductor device
US12040313B2 (en) 2019-07-25 2024-07-16 Samsung Electronics Co., Ltd. Semiconductor package and a method for manufacturing the same

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Publication number Publication date
KR20090018442A (ko) 2009-02-20
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