KR20180037988A - 내장형 실리콘 기판의 팬 아웃 패키지 구조 및 그 제조 방법 - Google Patents

내장형 실리콘 기판의 팬 아웃 패키지 구조 및 그 제조 방법 Download PDF

Info

Publication number
KR20180037988A
KR20180037988A KR1020187005298A KR20187005298A KR20180037988A KR 20180037988 A KR20180037988 A KR 20180037988A KR 1020187005298 A KR1020187005298 A KR 1020187005298A KR 20187005298 A KR20187005298 A KR 20187005298A KR 20180037988 A KR20180037988 A KR 20180037988A
Authority
KR
South Korea
Prior art keywords
chip
silicon substrate
layer
recess
pad
Prior art date
Application number
KR1020187005298A
Other languages
English (en)
Inventor
다취엔 위
Original Assignee
화티엔 테크놀로지 (쿤산) 일렉트로닉스 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 화티엔 테크놀로지 (쿤산) 일렉트로닉스 컴퍼니 리미티드 filed Critical 화티엔 테크놀로지 (쿤산) 일렉트로닉스 컴퍼니 리미티드
Publication of KR20180037988A publication Critical patent/KR20180037988A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Abstract

본 발명은 내장형 실리콘 기판 팬 아웃 패키지 구조 및 그 제조 방법을 제공함으로써, 팬 아웃의 기질로서 몰딩 소재 대신 실리콘 기질(1)을 이용하여 실리콘 기질(1)의 우세를 충분히 이용함으로써 정밀 배선을 제조할 수 있다. 성숙된 실리콘 식각 공정을 이용함으로써 홀 및 홈 등 구조를 정확하게 식각할 수 있다. 칩(2)을 실리콘 기질(1)의 요홈 내에 내장하고 폴리머 수지를 칩(2)과 요홈 측면 사이의 간극에 충진시키며 일부 솔더 볼(7)을 실리콘 기질(1) 표면에 팬 아웃시킴으로써 패키징 신뢰성을 향상시킬 수 있고, 공정이 간단하여 비용이 낮다. 실리콘 기질(1)의 방열성이 우수하여, 패키징의 방열성을 향상시키는 데 유리하고, 불량적인 휨 현상을 극복함으로써 보다 작은 배선 너비를 실현할 수 있어, 고밀도 패키징에 적합하다. 공정의 측면에서 웨이퍼의 플라스틱 패키징 및 디본딩 공정을 제거할 수 있으므로 공정 난이도를 낮추어 비용을 현저하게 절감하고 수율을 향상시킨다.

Description

내장형 실리콘 기판의 팬 아웃 패키지 구조 및 그 제조 방법
본 발명은 반도체 패키징 기술 분야에 관한 것으로서, 특히 내장형 실리콘 기판의 팬 아웃 패키지 구조 및 그 제조 방법에 관한 것이다.
칩이 점점 작아짐에 따라, I/O 개수가 점점 많아져, 칩 레벨 패키징이 I/O 팬 아웃 요구를 더이상 만족시킬 수 없게 되었다. 팬 아웃 웨이퍼 레벨 패키징 기술(FOWLP)은 웨이퍼 레벨 칩 사이즈 패키징 기술에 대한 보완으로서, 웨이퍼를 재구성하는 방식으로 칩의 I/O 포트를 인출하여, 재구성된 패키지에 솔더 볼 또는 범프 단자 어레이를 형성함으로서, 일정한 범위 내에서 기존의 와이어 본딩 볼 그리드 어레이(WBBGA) 패키지 구조 또는 플립 칩 볼 그리드 어레이(FCBGA) 패키지 구조를 대체할 수 있으며, 특히 활발하게 발전하고 있는 휴대용 전자 제품 분야에 적용 가능하다.
FOWLP 공정은 2008년부터 응용되기 시작하였고, 주로 인피니언 와이어리스(나중의 인텔의 와이어리스 부문)의eWLB(내장형 웨이퍼 레벨 BGA) 기술이며, 수탁 패키징은 주로 STATS Chip PAC 및 NANIUM에 의해 진행되고, 주된 응용은 인텔 와이어리스 부문의 기저대역칩 패키징이다. FOWLP 공정 기술이 점점 성숙됨에 따라, 비용이 부단히 낮아지고, 또한 칩 공정의 부단한 향상(기저대역칩과 이동단말 응용프로세서칩은 이미 28nm 양산에 진입)과 더불어, FOWLP의 폭발적인 성장이 이뤄질 수 있다. 비용 절감을 실현하기 위해, 패널 사이즈의 패키징 공정(Panel Size Fan-out WLP, PWLP)을 향해 발전할 것이고, 패키지 기판 공정을 이용하여 실현할 가능성이 있다.
표준적인 eWLB 공정 프로세스는 다음과 같다. 우선 하나의 캐리어 상에 필름을 부착한 후 칩의 패드가 아래를 향하도록 필름 상에 배치시키고, 웨이퍼 레벨 사출 성형 공정을 이용하여 칩을 몰딩 소재 내에 내장시키고, 몰딩 소재를 경화시켜 캐리어를 제거한다. 이어서, 칩이 내장된 몰딩 소재 웨이퍼에 대해 웨이퍼 레벨 공정을 수행한다. 칩의 패드가 노출된 일측에 대해 부동태화 처리, 금속 재배선, 범프 하부 금속층 제조 및 범핑을 수행하고, 마지막으로 웨이퍼링을 수행하여 패키징을 완성한다.
미국공개특허 US20080308917 및 미국공개특허 US2015003000에서는 폴리머 등 플라스틱 패키징 소재로 복수의 칩을 피복하여 칩이 내장되도록 한 후 웨이퍼 레벨 공정을 수행하는 것이 개시되었으나, 해당 방법에는 다음과 같은 주요 문제점이 존재한다. 우선, 폴리머 수지 웨이퍼의 휨 문제가 발생하는바, 실리콘 또는 유리 캐리어를 이용하면 휨 현상을 줄이는데 도움이 될 수 있으나, 임시 본딩 및 디본딩을 비롯한 복잡한 공정을 초래하게 된다. 저휨성의 신형 몰딩 소재를 연구 개발하기에는 소재 비용이 높다. 두 번째로는, 10×10mm 내지 12×12mm의 팬 아웃 패키지의 경우, 보드 레벨 신뢰성이 상당히 도전적이고, 특히 온도 사이클 관련 시험이 상당히 도전적이며, eWLB 제품의 경우에는 보드 레벨 연결이 구성된 후 언더필에 의해 신뢰성을 향상시켜야 한다. 그 다음으로는, 폴리머 수지 웨이퍼의 사용은 수율에 큰 영향을 준다. 사출 성형 및 몰딩 소재 경화 과정에서 칩의 변위가 주요한 공정 장애이다. 다른 하나의 요점으로는 재배선 유전 소재의 선택인바, 재구성 웨이퍼가 재배선 공정 프로세스에 적응되어야 하므로 표준적인 웨이퍼 레벨 유전체를 직접 이용할 수 없다.
중국공개특허 CN104037133A에는 팬 아웃 패키지 구조가 개시되어 있는바, 해당 구조는, 실리콘 캐리어상에 홈을 형성하여 칩을 홈 바닥에 거꾸로 배치하고 전기적으로 선로를 통해 칩 패드를 실리콘 캐리어 표면으로 가이딩하며, 플라스틱 패키징 소재를 이용하여 홈 내를 충진하고 플라스틱 패키징 소재 표면에 재배선 금속을 제조하여 선로를 전기적으로 인출함으로써 형선된다. 해당 구조 및 제조 공정은 아주 복잡하여, 비용이 상당히 높다.
상기와 같은 문제점을 해결하기 위해, 공정 가공성이 훌륭하고 신뢰성이 보다 나으며 비용이 절감되는 새로운 팬 아웃 방안에 대한 개발이 필요한 실정이다.
상기 기술적 과제를 해결하기 위해, 본 발명은 팬 아웃의 기질로서 몰딩 소재 대신 실리콘 기질을 이용하여 실리콘 기질의 우세를 충분히 이용함으로써 정밀 배선을 제조할 수 있고, 성숙된 실리콘 식각 공정을 이용함으로써 홀 및 홈 등 구조를 정확하게 식각할 수 있고, 방열 성능이 우수하고, 공정의 측면에서 웨이퍼의 플라스틱 패키징 및 디본딩 공정을 제거할 수 있으므로 공정 난이도를 낮추어 비용을 현저하게 절감하고 수율을 향상시키는, 내장형 실리콘 기판 팬 아웃 패키지 구조 및 그 제조 방법을 제안하고자 한다.
본 발명의 기술 방안은 아래와 같이 실현된다.
내장형 실리콘 기판 팬 아웃 패키지 구조에 있어서, 실리콘 기질이 포함되되, 상기 실리콘 기질에는 제1 표면 및 이와 상대적인 제2 표면이 구비되고, 상기 제1 표면에는 상기 제2 표면을 향해 연장된 적어도 하나의 요홈이 형성되어 있고, 상기 요홈은 측면이 하면에 수직되거나 또는 수직에 가깝고, 상기 요홈 내에는 적어도 하나의 칩이 배치되어 있고, 상기 칩의 패드 면과 상기 요홈의 하면은 서로 반대 방향이고, 상기 칩의 패드 면은 상기 제1 표면과 가까우며; 상기 칩의 하면과 상기 요홈의 하면 사이에는 한층의 접착층이 구비되고, 상기 칩의 측면과 상기 요홈의 측면 사이에는 간극이 존재하고, 해당 간극 내에는 제1 유전층이 충진되어 있고, 상기 칩 및 상기 제1 표면 상에는 제2 유전층이 형성되어 있으며; 상기 제2 유전층 상에는 상기 칩의 패드와 연결된 적어도 한층의 금속 배선이 형성되어 있고, 가장 바깥층의 금속 배선 상에는 패시베이션층이 피복되어 있고, 해당 금속 배선 상에는 솔더 볼 범핑을 위한 범프 하부 금속층이 형성되어 있고, 상기 패시베이션층 상에는 해당 범프 하부 금속층에 대응되는 개구가 구비되고, 상기 범프 하부 금속층 상에는 솔더 볼 또는 범프가 범핑되어 있으며, 적어도 하나의 솔더 볼 또는 범프 및 그에 대응되는 범프 하부 금속층이 상기 실리콘 기질의 제1 표면 상에 위치된다.
본 발명의 추가적인 개량으로서, 상기 요홈의 측면과 상기 칩 사이의 거리는 1 마이크로미터보다 크다.
본 발명의 추가적인 개량으로서, 상기 요홈의 하면과 상기 실리콘 기질의 제2 표면 사이의 거리는 1 마이크로미터보다 크다.
본 발명의 추가적인 개량으로서, 상기 칩의 패드 면과 상기 실리콘 기질의 제1 표면 사이의 높이차는 50 마이크로미터보다 작다.
본 발명의 추가적인 개량으로서, 상기 제1 유전층의 소재는 폴리머 수지이다.
본 발명의 추가적인 개량으로서, 상기 제1 유전층 및 상기 제2 유전층의 소재는 모두 동일한 종류의 폴리머 수지이다.
본 발명의 추가적인 개량으로서, 상기 접착층의 두께는 50 마이크로미터보다 작고 1 마이크로미터보다 크다.
본 발명의 추가적인 개량으로서, 상기 접착층은 비전도성 폴리머 수지 또는 필름이다.
본 발명의 추가적인 개량으로서, 상기 금속 배선의 소재는 구리 또는 알루미늄이다.
본 발명의 추가적인 개량으로서, 상기 솔더 볼은 구리 필라 솔더 범프 또는 구리 필라 솔더 볼이다.
본 발명의 추가적인 개량으로서, 상기 범프 하부 금속층은 Ni/Au, Cr/W/Cu, Ti/W/Cu/Ni/Au, Ti/Cu 중의 하나이다.
내장형 실리콘 기판 팬 아웃 패키지 구조의 제조 방법에 있어서,
A) 제1 표면과 이와 상대적인 제2 표면이 구비된 실리콘 기질 웨이퍼를 제공하고, 상기 실리콘 기질 웨이퍼의 제1 표면에 소정의 형상과 깊이를 갖는 적어도 하나의 요홈을 식각 형성하는 단계;
B) 패드 면이 위를 향하도록, 배면에 소정의 두께를 갖는 접착 글루가 코팅되어 있는 적어도 하나의 패키징할 칩을 상기 요홈 내에 배치하여 칩과 요홈 하면을 접착시키고 경화시킴으로써 접착층을 형성하여, 상기 칩의 패드 면이 상기 실리콘 기질 웨이퍼의 제1 표면에 근접하고 상기 칩과 상기 요홈의 측면 사이에 간극이 존재하도록 하는 단계;
C) 코팅 공정을 통해 상기 요홈의 측면과 상기 칩 사이의 간극 내에 폴리머 수지를 충진하여 경화시킴으로써 절연적인 한층의 제1 유전층을 형성하는 단계;
D) 상기 칩의 패드 면 상에 및 상기 실리콘 기질 웨이퍼의 제1 표면 상에 절연적인 한층의 제2 유전층을 형성하는 단계;
E) 상기 칩의 패드 면 상의 제2 유전층에 개구를 형성하고, 칩의 패드와 연결된 금속 배선을 제2 유전층 상에 제조하는 단계; 및
F) 상기 금속 배선 상에 한층의 패시베이션층을 제조하고, 해당 금속 배선 상의 솔더 볼 범핑 소요 위치의 패시베이션층에 개구를 형성하며, 필요한 범프 하부 금속층을 노출된 금속 배선 상에 제조한 후, 범프 제조 또는 솔더 볼 범핑을 수행하고, 마지막으로 웨이퍼링을 수행하여, 내장형 실리콘 기판 팬 아웃 패키지 구조를 형성하는 단계가 포함된다.
본 발명의 추가적인 개량으로서, 범프 제조 또는 솔더 볼 범핑 전후에, 상기 실리콘 기질 웨이퍼의 제2 표면이 얇아지게 하며, 얇아지게 한 후 요홈의 하면과 실리콘 기질 웨이퍼의 제2 표면 사이의 두께가 1 마이크로미터보다 크다.
본 발명의 추가적인 개량으로서, 패키징할 칩 웨이퍼를 소정의 두께로 얇아지게 한 후, 칩 웨이퍼의 패드 상대면에 접착 글루를 코팅하고, 다이싱을 수행하여 단일 칩을 형성하며, 픽업 장치를 이용하여 접착 글루가 코딩된 칩을 상기 실리콘 기질 웨이퍼의 요홈 내에 배치한다.
본 발명의 추가적인 개량으로서, 진공 환경에서 상기 요홈의 측면과 상기 칩 사이의 간극 내에 폴리머 수지를 충진시킨다.
본 발명의 추가적인 개량으로서, 상기 제2 유전층은 광식각 가능 소재이다.
본 발명의 유익한 효과는 다음과 같다. 본 발명은 내장형 실리콘 기판 팬 아웃 패키지 구조 및 그 제조 방법을 제공함으로써, 팬 아웃의 기질로서 몰딩 소재 대신 실리콘 기질을 이용하여 실리콘 기질의 우세를 충분히 이용함으로써 정밀 배선을 제조할 수 있다. 성숙된 실리콘 식각 공정을 이용함으로써 홀 및 홈 등 구조를 정확하게 식각할 수 있다. 칩을 실리콘 기질의 요홈 내에 내장하고 일부 솔더 볼을 실리콘 기질 표면에 팬 아웃시킴으로써 패키징 신뢰성을 향상시킬 수 있고, 공정이 간단하여 비용이 낮다. 실리콘 기질의 방열성이 우수하여, 패키징의 방열성을 향상시키는 데 유리하다. 실리콘 기질 웨이퍼가 보다 작은 휨성을 가지므로, 보다 작은 배선 너비를 실현할 수 있어, 고밀도 패키징에 적합하다. 공정의 측면에서 웨이퍼의 플라스틱 패키징 및 디본딩 공정을 제거할 수 있으므로 공정 난이도를 낮추어 비용을 현저하게 절감하고 수율을 향상시킨다. 폴리머 수지로 칩과 요홈 측면 사이의 간극을 충진함으로써, 칩 변위를 방지하며, 바람직하게 접착층을 통해 칩과 요홈 하면을 접착 결합시킴으로써, 칩을 보다 잘 고정시켜 칩의 변위를 방지할 수 있다. 바람직하게 동일한 폴리머 수지로 제1 유전층 및 제2 유전층을 형성함으로써, 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명에 따른 요홈 내에 한 개의 칩이 내장된 팬 아웃 패키지 구조의 예시도이다.
도 2는 본 발명에 따른 요홈 내에 두 개의 칩이 내장된 팬 아웃 패키지 구조의 예시도이다.
도 3은 본 발명에 따른 두 개의 요홈 내에 두 개의 상이한 칩이 각각 내장된 팬 아웃 패키지 구조의 예시도이다.
본 발명의 기술적 내용이 보다 명백하게 이해될 수 있도록, 하기 실시예를 들어 상세히 설명할 것이며, 그 목적은 단지 본 발명의 내용이 보다 잘 이해되도록 하기 위한 것이며, 본 발명의 보호 범위를 한정하기 위한 것은 아니다. 실시예의 첨부 도면의 구조에 있어서, 각 구성 요소는 정상적인 비율로 축소 확대되지 않았으며, 따라서 실시예의 각 구조의 실제 상대적 크기를 의미하지 않는다.
실시예 1
도 1에 도시된 바와 같은 내장형 실리콘 기판 팬 아웃 패키지 구조에는 실리콘 기질(1)이 포함되되, 상기 실리콘 기질에는 제1 표면(101) 및 이와 상대적인 제2 표면(102)이 구비되고, 상기 제1 표면에는 상기 제2 표면을 향해 연장된 적어도 하나의 요홈이 형성되어 있고, 해당 요홈은 바람직하게 수직홈이거나 또는 측면과 하면 사이의 각도가 80도 내지 120도인 경사홈이며, 이에 대해 특별히 한정하지 않는다. 상기 요홈 내에는 하나의 칩(2)이 배치되어 있고, 상기 칩의 패드 면이 위를 향하고, 상기 칩의 패드 면이 상기 제1 표면과 가까우며; 상기 칩과 상기 요홈의 하면 사이에는 접착층(8)이 구비되고, 접착층을 통해 칩과 요홈 하면이 접착 결합됨으로써, 칩을 보다 잘 고정할 수 있어 칩의 변위를 방지한다.
상기 칩과 상기 요홈의 측면 사이에는 간극이 존재하고, 해당 간극 내에는 제1 유전층(3)이 충진되어 있고, 상기 칩 및 상기 제1 표면 상에는 제2 유전층(4)이 부설되어 있으며; 상기 제2 유전층 상에는 상기 칩의 패드(201)와 연결된 적어도 한층의 금속 배선(5)이 형성되어 있고, 가장 바깥층의 금속 배선 상에는 패시베이션층(6)이 피복되어 있고, 해당 금속 배선 상에는 솔더 볼 범핑을 위한 범프 하부 금속층이 형성되어 있고, 상기 패시베이션층 상에는 해당 범프 하부 금속층에 대응되는 개구가 구비되고, 상기 범프 하부 금속층 상에는 솔더 볼 또는 범프(7)가 범핑되어 있으며, 적어도 하나의 솔더 볼 또는 범프 및 그에 대응되는 범프 하부 금속층이 상기 제1 표면 상에 위치되어 있다.
바람직하게, 상기 요홈의 측면과 상기 칩 사이의 거리는 1 마이크로미터보다 크게 구성되어, 요홈 하면에 칩을 용이하게 배치할 수 있도록 한다.
바람직하게, 상기 요홈의 하면과 상기 실리콘 기질의 제2 표면 사이의 거리는 1 마이크로미터보다 크게 구성되어, 칩에 대한 실리콘 기질의 지지에 유리하도록 한다.
바람직하게, 상기 칩의 패드 면과 상기 실리콘 기질의 제1 표면 사이의 높이차는 50 마이크로미터보다 작게 구성되어, 패키지 표면 소재의 균일성을 보장하도록 한다.
바람직하게, 상기 제1 유전층의 소재는 폴리머 수지이며, 추가적으로 진공 코팅을 통해 형성됨으로써, 요홈 간극 내에 해당 폴리머 수지가 충만되도록 하여 칩을 고정시키며, 절연 성능을 보장한다.
바람직하게, 상기 제1 유전층 및 상기 제2 유전층의 소재는 모두 동일한 종류의 폴리머 수지로 구성되어, 패키지의 신뢰성이 향상되도록 한다.
바람직하게, 상기 접착층은 비전도성 폴리머 수지 또는 필름으로 구성되어, 칩과 요홈 하면을 접착 결합시킴으로써, 그 다음의 공정에서 칩의 위치 변화가 발생하지 않도록 보장하여, 상당히 훌륭한 정렬 정밀도를 실현하고 재배선 너비를 보다 가늘게 실현할 수 있도록 한다. 폴리머 수지는 칩 웨이퍼 배면에 코팅하는 방식으로 제조될 수 있고, 필름은 칩 웨이퍼 배면에 압착하는 방식으로 제조될 수 있다.
바람직하게, 상기 금속 배선의 소재는 구리 또는 알루미늄이다.
바람직하게, 상기 솔더 볼은 구리 필라 솔더 범프 또는 구리 필라 솔더 볼이다.
바람직하게, 상기 범프 하부 금속층은 Ni/Au, Cr/W/Cu, Ti/W/Cu/Ni/Au, Ti/Cu 중의 하나이며, 도시되지 않았다. 여기서, Ni/Au는 우선 한층의 금속 니켈을 형성하고 그 다음으로 금속 니켈 상에 한층의 금속 골드를 형성함을 의미하며, 마찬가지로 Cr/W/Cu는 순차적으로 금속 크롬, 금속 텅스텐, 금속 구리 등 세층의 금속층을 형성함을 의미하며, Ti/W/Cu/Ni/Au는 순차적으로 금속 티타늄, 금속 텅스텐, 금속 구리, 금속 니켈, 금속 골드 등 다섯층의 금속층을 형성함을 의미하며, Ti/Cu는 순차적으로 금속 티타늄, 금속 구리 등 두층의 금속층을 형성함을 의미한다.
바람직한 실시예로서, 해당 내장형 실리콘 기판 팬 아웃 패키지 구조의 제조 방법은 다음과 같은 단계들에 따라 실시된다.
단계 A: 제1 표면과 이와 상대적인 제2 표면이 구비된 실리콘 기질 웨이퍼를 제공하고, 상기 실리콘 기질 웨이퍼의 제1 표면에 소정의 형상과 깊이를 갖는 적어도 하나의 요홈을 식각 형성한다.
단계 B: 패드 면이 위를 향하도록, 배면에 소정의 두께를 갖는 접착 글루가 코팅되어 있는 적어도 하나의 패키징할 칩을 상기 요홈 내에 배치하여 칩과 요홈 하면을 접착시키고 경화시킴으로써 접착층을 형성하여, 상기 칩의 패드 면이 상기 실리콘 기질 웨이퍼의 제1 표면에 근접하고 상기 칩과 상기 요홈의 측면 사이에 간극이 존재하도록 한다.
단계 C: 코팅 공정을 통해 상기 요홈의 측면과 상기 칩 사이의 간극 내에 폴리머 수지를 충진하여 경화시킴으로써 절연적인 한층의 제1 유전층을 형성한다.
단계 D: 상기 칩의 패드 면 상에 및 상기 실리콘 기질 웨이퍼의 제1 표면 상에 절연적인 한층의 제2 유전층을 형성한다.
단계 E: 상기 칩의 패드 면 상의 제2 유전층에 개구를 형성하고, 칩의 패드와 연결된 금속 배선을 제2 유전층 상에 제조한다.
단계 F: 상기 금속 배선 상에 한층의 패시베이션층을 제조하고, 해당 금속 배선 상의 솔더 볼 범핑 소요 위치의 패시베이션층에 개구를 형성하며, 필요한 범프 하부 금속층을 노출된 금속 배선 상에 제조한 후, 범프 제조 또는 솔더 볼 범핑을 수행하고, 마지막으로 웨이퍼링을 수행하여, 내장형 실리콘 기판 팬 아웃 패키지 구조를 형성한다.
바람직하게, 단계 C의 코팅 공정에서 폴리머 수지를 이용하고, 단계 D에서 제2 유전층과 제1 유전층은 동일한 종류의 폴리머 수지로 구성되어, 패키지의 신뢰성을 향상시킨다.
바람직하게, 범프 제조 또는 솔더 볼 범핑 전후에, 상기 실리콘 기질 웨이퍼의 제2 표면이 얇아지게 한다. 바람직하게, 얇아지게 한 후, 요홈의 하면과 실리콘 기질 웨이퍼의 제2 표면 사이의 두께가 1 마이크로미터보다 크다.
바람직하게, 패키징할 칩 웨이퍼를 소정의 두께로 얇아지게 한 후, 칩 웨이퍼의 패드 상대면에 접착 글루를 코팅하고, 다이싱을 수행하여 단일 칩을 형성하며, 픽업 장치를 이용하여 접착 글루가 코딩된 칩을 상기 실리콘 기질 웨이퍼의 요홈 내에 배치한다.
바람직하게, 진공 환경에서 상기 요홈의 측면과 상기 칩 사이의 간극 내에 폴리머 수지를 충진시킴으로써, 기포를 줄여 간극 충진 효과를 확보할 수 있다.
바람직하게, 상기 제2 유전층은 광식각 가능 소재로 구성되고, 패시베이션층은 광식각 가능 소재로 구성된다. 이로써, 광식각 제조 공정을 이용하여 개구를 형성하여, 칩의 패드를 노출시킴으로써, 금속 배선을 패드에 연결시킨다.
실시예 2
도 2에 도시된 바와 같이, 본 실시예 2에는 실시예 1의 모든 기술적 특징이 포함되나, 실리콘 기질의 제1 표면의 하나의 요홈 내에 두 개의 칩(2)이 내장된다는 점에 차이가 있으며, 두 칩의 사이즈 및 기능이 동일하거나 또는 상이할 수 있다. 해당 실시예는 패키지의 기능을 확장시킬 수 있다.
실시예 3
도 3에 도시된 바와 같이, 본 실시예 3에는 실시예 1의 모든 기술적 특징이 포함되나, 실리콘 기질의 제1 표면에 두 개의 요홈이 형성되어 있고, 각 요홈 내에 각각 하나의 칩(2)이 내장된다는 점에 차이가 있으며, 두 칩의 사이즈 및 기능이 동일하거나 또는 상이할 수 있다. 해당 실시예는 패키지의 기능을 확장시킬 뿐만 아니라 두 칩 사이의 신호 간섭을 줄일 수 있다.
본 발명은 내장형 실리콘 기판 팬 아웃 패키지 구조 및 그 제조 방법을 제공함으로써, 팬 아웃의 기질로서 몰딩 소재 대신 실리콘 기질을 이용하여 실리콘 기질의 우세를 충분히 이용함으로써 정밀 배선을 제조할 수 있다. 성숙된 실리콘 식각 공정을 이용함으로써 홀 및 홈 등 구조를 정확하게 식각할 수 있다. 칩을 실리콘 기질의 요홈 내에 내장하고 접착층을 통해 칩과 요홈 하면을 접착 결합시킴으로써, 칩의 변위를 방지하고, 재배선을 통해 칩의 I/O를 칩과 실리콘 기질의 표면에 팬 아웃시킴으로써 패키징 신뢰성을 향상시킬 수 있고, 공정이 간단하여 비용이 낮다. 실리콘 기질의 방열성이 우수하여, 패키징의 방열성을 향상시키는 데 유리하다. 실리콘 기질 웨이퍼가 보다 작은 휨성을 가지므로, 보다 작은 배선 너비를 실현할 수 있어, 고밀도 패키징에 적합하다. 공정의 측면에서 웨이퍼의 플라스틱 패키징 및 디본딩 공정을 제거할 수 있으므로 공정 난이도를 낮추어 비용을 현저하게 절감하고 수율을 향상시킨다. 폴리머 수지로 칩과 요홈 측면 사이의 간극을 충진함으로써, 칩 변위를 방지하며, 바람직하게 동일한 폴리머 수지로 제1 유전층 및 제2 유전층을 형성함으로써, 패키지의 신뢰성을 향상시킬 수 있다.
상기 실시예는 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다. 해당 분야의 통상적인 기술을 가진 자라면 상기 실시예에 대해 다양한 형태의 변경과 변형을 가져올 수 있으며, 본 발명의 실질을 벗어나지 않는 전제 하에서 모두 본 발명의 보호 범위에 속하는 것으로 한다.
1: 실리콘 기질 101: 제1 표면
102: 제2 표면 2: 칩
201: 패드 3: 제1 유전층
4: 제2 유전층 5: 금속 배선
6: 패시베이션층 7: 솔더 볼 또는 범프
8: 접착층

Claims (16)

  1. 실리콘 기질(1)이 포함되되, 상기 실리콘 기질에는 제1 표면(101) 및 이와 상대적인 제2 표면(102)이 구비되고, 상기 제1 표면에는 상기 제2 표면을 향해 연장된 적어도 하나의 요홈이 형성되어 있고, 상기 요홈은 측면이 하면에 수직되거나 또는 수직에 가깝고, 상기 요홈 내에는 적어도 하나의 칩(2)이 배치되어 있고, 상기 칩의 패드 면과 상기 요홈의 하면은 서로 반대 방향이고, 상기 칩의 패드 면은 상기 제1 표면과 가까우며; 상기 칩의 하면과 상기 요홈의 하면 사이에는 한층의 접착층(8)이 구비되고, 상기 칩의 측면과 상기 요홈의 측면 사이에는 간극이 존재하고, 해당 간극 내에는 제1 유전층(3)이 충진되어 있고, 상기 칩 및 상기 제1 표면 상에는 제2 유전층(4)이 형성되어 있으며; 상기 제2 유전층 상에는 상기 칩의 패드(201)와 연결된 적어도 한층의 금속 배선(5)이 형성되어 있고, 가장 바깥층의 금속 배선 상에는 패시베이션층(6)이 피복되어 있고, 해당 금속 배선 상에는 솔더 볼 범핑을 위한 범프 하부 금속층이 형성되어 있고, 상기 패시베이션층 상에는 해당 범프 하부 금속층에 대응되는 개구가 구비되고, 상기 범프 하부 금속층 상에는 솔더 볼 또는 범프(7)가 범핑되어 있으며, 적어도 하나의 솔더 볼 또는 범프 및 그에 대응되는 범프 하부 금속층이 상기 실리콘 기질의 제1 표면 상에 위치되는 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조.
  2. 청구항 1에 있어서,
    상기 요홈의 측면과 상기 칩 사이의 거리는 1 마이크로미터보다 큰 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조.
  3. 청구항 1에 있어서,
    상기 요홈의 하면과 상기 실리콘 기질의 제2 표면 사이의 거리는 1 마이크로미터보다 큰 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조.
  4. 청구항 1에 있어서,
    상기 칩의 패드 면과 상기 실리콘 기질의 제1 표면 사이의 높이차는 50 마이크로미터보다 작은 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조.
  5. 청구항 1에 있어서,
    상기 제1 유전층의 소재는 폴리머 수지인 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조.
  6. 청구항 1에 있어서,
    상기 제1 유전층 및 상기 제2 유전층의 소재는 모두 동일한 종류의 폴리머 수지인 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조.
  7. 청구항 1에 있어서,
    상기 접착층(8)의 두께는 50 마이크로미터보다 작고 1 마이크로미터보다 큰 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조.
  8. 청구항 1에 있어서,
    상기 접착층은 비전도성 폴리머 수지 또는 필름인 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조.
  9. 청구항 1에 있어서,
    상기 금속 배선의 소재는 구리 또는 알루미늄인 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조.
  10. 청구항 1에 있어서,
    상기 솔더 볼은 구리 필라 솔더 범프 또는 구리 필라 솔더 볼인 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조.
  11. 청구항 1에 있어서,
    상기 범프 하부 금속층은 Ni/Au, Cr/W/Cu, Ti/W/Cu/Ni/Au, Ti/Cu 중의 하나인 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조.
  12. A) 제1 표면과 이와 상대적인 제2 표면이 구비된 실리콘 기질 웨이퍼를 제공하고, 상기 실리콘 기질 웨이퍼의 제1 표면에 소정의 형상과 깊이를 갖는 적어도 하나의 요홈을 식각 형성하는 단계;
    B) 패드 면이 위를 향하도록, 배면에 소정의 두께를 갖는 접착 글루가 코팅되어 있는 적어도 하나의 패키징할 칩을 상기 요홈 내에 배치하여 칩과 요홈 하면을 접착시키고 경화시킴으로써 접착층을 형성하여, 상기 칩의 패드 면이 상기 실리콘 기질 웨이퍼의 제1 표면에 근접하고 상기 칩과 상기 요홈의 측면 사이에 간극이 존재하도록 하는 단계;
    C) 코팅 공정을 통해 상기 요홈의 측면과 상기 칩 사이의 간극 내에 폴리머 수지를 충진하여 경화시킴으로써 절연적인 한층의 제1 유전층을 형성하는 단계;
    D) 상기 칩의 패드 면 상에 및 상기 실리콘 기질 웨이퍼의 제1 표면 상에 절연적인 한층의 제2 유전층을 형성하는 단계;
    E) 상기 칩의 패드 면 상의 제2 유전층에 개구를 형성하고, 칩의 패드와 연결된 금속 배선을 제2 유전층 상에 제조하는 단계; 및
    F) 상기 금속 배선 상에 한층의 패시베이션층을 제조하고, 해당 금속 배선 상의 솔더 볼 범핑 소요 위치의 패시베이션층에 개구를 형성하며, 필요한 범프 하부 금속층을 노출된 금속 배선 상에 제조한 후, 범프 제조 또는 솔더 볼 범핑을 수행하고, 마지막으로 웨이퍼링을 수행하여, 내장형 실리콘 기판 팬 아웃 패키지 구조를 형성하는 단계가 포함되는 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조의 제조 방법.
  13. 청구항 12에 있어서,
    범프 제조 또는 솔더 볼 범핑 전후에, 상기 실리콘 기질 웨이퍼의 제2 표면이 얇아지게 하며, 얇아지게 한 후 요홈의 하면과 실리콘 기질 웨이퍼의 제2 표면 사이의 두께가 1 마이크로미터보다 큰 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조의 제조 방법.
  14. 청구항 12에 있어서,
    패키징할 칩 웨이퍼를 소정의 두께로 얇아지게 한 후, 칩 웨이퍼의 패드 상대면에 접착 글루를 코팅하고, 다이싱을 수행하여 단일 칩을 형성하며, 픽업 장치를 이용하여 접착 글루가 코딩된 칩을 상기 실리콘 기질 웨이퍼의 요홈 내에 배치하는 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조의 제조 방법.
  15. 청구항 12에 있어서,
    진공 환경에서 상기 요홈의 측면과 상기 칩 사이의 간극 내에 폴리머 수지를 충진시키는 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조의 제조 방법.
  16. 청구항 12에 있어서,
    상기 제2 유전층은 광식각 가능 소재인 것을 특징으로 하는 내장형 실리콘 기판 팬 아웃 패키지 구조의 제조 방법.
KR1020187005298A 2015-08-11 2016-06-15 내장형 실리콘 기판의 팬 아웃 패키지 구조 및 그 제조 방법 KR20180037988A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201510486674.1 2015-08-11
CN201510486674.1A CN105023900A (zh) 2015-08-11 2015-08-11 埋入硅基板扇出型封装结构及其制造方法
PCT/CN2016/085925 WO2017024892A1 (zh) 2015-08-11 2016-06-15 埋入硅基板扇出型封装结构及其制造方法

Publications (1)

Publication Number Publication Date
KR20180037988A true KR20180037988A (ko) 2018-04-13

Family

ID=54413754

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187005298A KR20180037988A (ko) 2015-08-11 2016-06-15 내장형 실리콘 기판의 팬 아웃 패키지 구조 및 그 제조 방법

Country Status (6)

Country Link
US (1) US20180182727A1 (ko)
EP (1) EP3336893A4 (ko)
JP (1) JP2018523315A (ko)
KR (1) KR20180037988A (ko)
CN (1) CN105023900A (ko)
WO (1) WO2017024892A1 (ko)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105023900A (zh) * 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
CN105390471B (zh) * 2015-11-06 2018-06-12 通富微电子股份有限公司 扇出晶圆级封装结构
CN105304507B (zh) * 2015-11-06 2018-07-31 通富微电子股份有限公司 扇出晶圆级封装方法
CN105448752B (zh) * 2015-12-01 2018-11-06 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装方法
CN105575913B (zh) * 2016-02-23 2019-02-01 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构
CN105870098B (zh) * 2016-06-07 2019-03-26 华天科技（昆山）电子有限公司 Mosfet封装结构及其制作方法
CN105845643A (zh) * 2016-06-12 2016-08-10 华天科技（昆山）电子有限公司 一种嵌入硅基板芯片封装结构及其制作方法
CN106129015A (zh) * 2016-07-11 2016-11-16 华天科技（昆山）电子有限公司 一种含有埋入芯片和倒装芯片互连的封装结构及其制作方法
CN105957845A (zh) * 2016-07-11 2016-09-21 华天科技（昆山）电子有限公司 一种带有电磁屏蔽的芯片封装结构及其制作方法
US10446508B2 (en) * 2016-09-01 2019-10-15 Mediatek Inc. Semiconductor package integrated with memory die
CN106531700B (zh) * 2016-12-06 2019-05-28 江阴长电先进封装有限公司 一种芯片封装结构及其封装方法
CN106876356B (zh) * 2017-03-09 2020-04-17 华天科技（昆山）电子有限公司 芯片嵌入硅基式扇出型封装结构及其制作方法
CN107946254A (zh) * 2017-12-18 2018-04-20 华天科技（昆山）电子有限公司 集成散热结构的硅基扇出型封装及晶圆级封装方法
KR102427643B1 (ko) * 2018-09-27 2022-08-01 삼성전자주식회사 팬-아웃 반도체 패키지
CN110010482B (zh) * 2018-10-10 2020-10-27 浙江集迈科微电子有限公司 一种基于柔性电路板的密闭型射频芯片封装工艺
KR102477355B1 (ko) * 2018-10-23 2022-12-15 삼성전자주식회사 캐리어 기판 및 이를 이용한 기판 처리 장치
TWI672832B (zh) * 2018-10-23 2019-09-21 聯嘉光電股份有限公司 晶圓級發光二極體封裝方法及其結構
CN109411375B (zh) * 2018-10-25 2020-09-15 中国科学院微电子研究所 封装辅助装置及封装方法
CN109817769B (zh) * 2019-01-15 2020-10-30 申广 一种新型led芯片封装制作方法
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
CN109920773A (zh) * 2019-01-31 2019-06-21 厦门云天半导体科技有限公司 一种基于玻璃的芯片再布线封装结构及其制作方法
US11069622B2 (en) 2019-03-22 2021-07-20 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Interposer-type component carrier and method of manufacturing the same
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
CN110379780B (zh) * 2019-07-31 2024-03-08 中国电子科技集团公司第五十八研究所 一种硅基扇出型晶圆级封装方法及结构
CN110729255A (zh) * 2019-08-08 2020-01-24 厦门云天半导体科技有限公司 一种键合墙体扇出器件的三维封装结构和方法
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
CN111627947B (zh) * 2020-05-29 2023-09-01 北京工业大学 一种cis芯片扇出型封装方法
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11830842B2 (en) 2020-10-22 2023-11-28 NXP USA., Inc. Hybrid device assemblies and method of fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
CN112490185A (zh) * 2020-11-25 2021-03-12 通富微电子股份有限公司 一种芯片封装方法
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
CN113539951A (zh) * 2021-06-09 2021-10-22 北京大学 硅基扇出型封装布线方法
CN113629005A (zh) * 2021-06-29 2021-11-09 北京大学 扇出型封装填埋方法
CN113471160A (zh) * 2021-06-29 2021-10-01 矽磐微电子(重庆)有限公司 芯片封装结构及其制作方法
WO2023065160A1 (zh) * 2021-10-20 2023-04-27 庆鼎精密电子（淮安）有限公司 内埋电路板及其制作方法
CN115346952B (zh) * 2022-10-18 2023-02-10 合肥圣达电子科技实业有限公司 一种用于大功率大电流器件的封装结构及其制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024085A (ja) * 1999-07-12 2001-01-26 Nec Corp 半導体装置
US20020070443A1 (en) * 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
US7061106B2 (en) * 2004-04-28 2006-06-13 Advanced Chip Engineering Technology Inc. Structure of image sensor module and a method for manufacturing of wafer level package
JP4659488B2 (ja) * 2005-03-02 2011-03-30 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
TWI352406B (en) * 2006-11-16 2011-11-11 Nan Ya Printed Circuit Board Corp Embedded chip package with improved heat dissipati
US20090230554A1 (en) * 2008-03-13 2009-09-17 Broadcom Corporation Wafer-level redistribution packaging with die-containing openings
US8847376B2 (en) * 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8518746B2 (en) * 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
CN102110673B (zh) * 2010-10-27 2014-01-29 中国科学院上海微系统与信息技术研究所 使用光敏bcb为介质层的圆片级mmcm封装结构及方法
JP5636265B2 (ja) * 2010-11-15 2014-12-03 新光電気工業株式会社 半導体パッケージ及びその製造方法
CN103646943A (zh) * 2013-09-30 2014-03-19 南通富士通微电子股份有限公司 晶圆封装结构
CN104600058B (zh) * 2015-02-03 2017-02-22 华天科技（昆山）电子有限公司 多芯片半导体封装结构及制作方法
CN204885147U (zh) * 2015-08-11 2015-12-16 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构
CN105023900A (zh) * 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
CN105575913B (zh) * 2016-02-23 2019-02-01 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构

Also Published As

Publication number Publication date
JP2018523315A (ja) 2018-08-16
EP3336893A1 (en) 2018-06-20
CN105023900A (zh) 2015-11-04
WO2017024892A1 (zh) 2017-02-16
US20180182727A1 (en) 2018-06-28
EP3336893A4 (en) 2018-08-22

Similar Documents

Publication Publication Date Title
KR20180037988A (ko) 내장형 실리콘 기판의 팬 아웃 패키지 구조 및 그 제조 방법
US10163821B2 (en) Packaging devices and methods for semiconductor devices
US9929022B2 (en) Semiconductor chip package and method of manufacturing the same
US10879194B2 (en) Semiconductor device package and method of manufacturing the same
US9502360B2 (en) Stress compensation layer for 3D packaging
US9117770B2 (en) Semiconductor device
US11205603B2 (en) Semiconductor package and method manufacturing the same
US9287191B2 (en) Semiconductor device package and method
US20120098123A1 (en) Molded Chip Interposer Structure and Methods
CN101221936A (zh) 具有晶粒置入通孔之晶圆级封装及其方法
US9911718B2 (en) ‘RDL-First’ packaged microelectronic device for a package-on-package device
CN106601724A (zh) 半导体装置
KR20130014307A (ko) 반도체 장치, 패키징 방법 및 구조
US20220173083A1 (en) Package on package structure
US11081415B2 (en) Method for manufacturing electronic package
US11848265B2 (en) Semiconductor package with improved interposer structure
US9754898B2 (en) Semiconductor package and fabrication method thereof
CN107123631B (zh) 电子封装件及其半导体基板与制法
US8906749B2 (en) Method for fabricating a semiconductor device
US20230361070A1 (en) Method for fabricating semiconductor package
KR20220154610A (ko) 다수의 타입의 언더필을 갖는 패키지들 및 그 형성 방법
Qu et al. Fan-Out Wafer-Level Chip-Scale Package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application