CN101369561A - 半导体芯片封装件、电子装置及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体芯片封装件、电子装置及其制造方法。所述半导体芯片封装件包括:半导体芯片,包括具有键合焊盘的第一表面、面向第一表面的第二表面和侧壁;模制延伸部分,围绕半导体芯片的第二表面和侧壁;再分布图案,从键合焊盘延伸到模制延伸部分上,并电连接到键合焊盘;凸点焊球,位于再分布图案上;模制层,被构造为覆盖半导体芯片的第一表面和模制延伸部分,同时暴露每个凸点焊球的一部分。模制层在彼此相邻的凸点焊球之间具有凹月牙表面。
Description
技术领域
本公开涉及一种半导体封装件及其制造方法,更具体地讲,涉及一种扇出型半导体封装件及其制造方法。
背景技术
半导体领域发展的主要趋势是减小半导体器件的尺寸。随着小尺寸的计算机和移动电子装置的消费的快速增长,正在开发能够以小尺寸提供多引脚(pin)的半导体封装件,如精细间距球栅阵列(FBGA,fine pitch ball grid array)封装件或芯片尺寸封装件(CSP,chip scale package)。
半导体封装件如FBGA封装件或CSP的优势在于具有较小的尺寸和较轻的重量。然而,这种封装件并不能提供与传统塑料封装件的可靠性相当的可靠性。此外,在制造过程中使用的原材料的成本和工艺成本相对高。与FBGA封装件或CSP相比,微米球栅阵列(μ BGA)封装件具有更好的特性,然而,这种封装件的可靠性也较低,并且在成本上的竞争力也较小。
为了克服这些缺点,已经研发了晶圆级CSP(WL-CSP),WL-CSP利用了半导体芯片的键合焊盘在晶圆上的再分布。在利用再分布的WL-CSP中,半导体基底上的键合焊盘直接被再分布成较大的焊盘。外部连接端如焊球设置在较大的焊盘上。
在这种WL-CSP中,随着半导体芯片的尺寸变小,焊球的尺寸也按比例减小。由于焊球的尺寸减小,所以要求焊球的布局具有更精细的间距。然而,与通过连续减小设计规则而减小半导体芯片的尺寸相比,制备更精细的焊球布局的技术受到限制。
发明内容
实施例包括一种半导体芯片封装件,所述半导体芯片封装件包括:半导体芯片,包括具有键合焊盘的第一表面、面向第一表面的第二表面和侧壁;模制延伸部分,围绕半导体芯片的第二表面和侧壁;再分布图案,从键合焊盘延伸到模制延伸部分上,并电连接到键合焊盘;凸点焊球,位于再分布图案上;模制层,被构造为覆盖半导体芯片的第一表面和模制延伸部分,同时暴露每个凸点焊球的一部分。模制层在彼此相邻的凸点焊球之间具有凹月牙表面。
另一实施例包括一种制造半导体芯片封装件的方法,所述方法包括:准备半导体芯片,所述半导体芯片具有包括键合焊盘的第一表面、面向第一表面的第二表面和侧壁;形成围绕半导体芯片的第二表面和侧壁的模制延伸部分;形成再分布图案,所述再分布图案延伸到模制延伸部分上并电连接到键合焊盘;在再分布图案上形成凸点焊球;形成模制层以覆盖第一表面并暴露每个凸点焊球的一部分,从而模制层在彼此相邻的凸点焊球之间具有凹月牙表面。
另一实施例提供了一种电子装置,所述电子装置包括:半导体芯片封装件,其包括:半导体芯片,包括具有多个键合焊盘的第一表面、面向第一表面的第二表面和侧壁;模制延伸部分,围绕半导体芯片的第二表面和侧壁;多个再分布图案,从键合焊盘延伸到模制延伸部分上,并电连接到键合焊盘;多个凸点焊球,位于再分布图案上;模制层,被构造为覆盖半导体芯片的第一表面和模制延伸部分同时暴露每个凸点焊球的一部分,其中,模制层在彼此相邻的凸点焊球之间具有凹月牙表面;布线基底,半导体芯片封装件安装在布线基底的一个表面上。
附图说明
这里包括附图是为了提供对实施例的进一步理解,并且附图包含于此并构成本说明书的一部分。附图与描述部分一起来解释实施例的原理。在附图中:
图1是示出了根据实施例的半导体芯片封装件的示例的剖视图;
图2是图1中的部分A的放大剖视图;
图3是示出了根据实施例的制造半导体芯片封装件的示例的方法的流程图;
图4A至图4D是示出了根据实施例的制造半导体芯片封装件的示例的方法的剖视图;
图5A至图5C是示出了根据实施例的制造半导体芯片封装件的示例的方法的剖视图;
图6是图5C中的部分B的放大剖视图;
图7A至图7C是示出了根据实施例的制造半导体芯片封装件的示例的另一方法的剖视图;
图8是示出了根据另一实施例的半导体芯片封装件的示例的剖视图;
图9是根据实施例的电子装置的示例的剖视图。
具体实施方式
在下文中,现在将参照附图更充分地描述实施例。实施例可以采取很多不同的形式,并且不应该被解释为限于在此提出的实施例。相反,提供这些实施例是为了使本公开将是彻底和完整的,并将权利要求的范围充分地传达给本领域的技术人员。在附图中,为了清晰起见,夸大了层和区域的厚度。还应该理解的是,当层被称作在另一层或基底“上”时,该层可以直接在另一层或基底上,或者也可以存在中间层。相同的标号始终表示相同的元件。
图1是示出了根据实施例的半导体芯片封装件的示例的剖视图。图2是图1中的部分A的放大剖视图。参照图1和图2,半导体芯片封装件可包括半导体芯片110、模制延伸部分111、再分布图案114、凸点焊球116和模制层120c。
半导体芯片110可包括具有键合焊盘(未示出)的有源表面、与有源表面相对的后表面以及侧壁。半导体芯片可为各种类型的半导体芯片,如存储器芯片、逻辑芯片等。半导体芯片110的厚度可在大约50μm和大约760μm之间。更期望地,半导体芯片110的厚度可在大约50μm和大约200μm之间。通过减小半导体芯片110的厚度可将半导体芯片封装件制作得更薄。
模制延伸部分111可围绕半导体芯片110的后表面和侧壁。模制延伸部分111可由树脂类的材料、环氧模塑料(EMC)、与模制层120c相同的材料等制成。因此,可通过模制延伸部分111保护半导体芯片110的后表面和侧壁不受外界环境的化学/物理影响。
再分布图案114可从键合焊盘延伸到模制延伸部分111,同时电连接到半导体芯片110的键合焊盘。还可以在再分布图案114和半导体芯片110的有源表面之间设置绝缘层112。绝缘层112可用于提供再分布图案114和半导体芯片110之间的电绝缘。绝缘层112可仅设置在半导体芯片110的有源表面和再分布图案114之间。可选择地,绝缘层112还可设置在再分布图案114和模制延伸部分111之间。
凸点焊球116可设置在再分布图案114上。凸点焊球116可包含杨氏模数为大约20GPa至大约90GPa的焊接材料。凸点焊球116可提供半导体芯片110和外部电路(例如,布线基底、印刷电路板等)之间的电连接。
通过包括上述的半导体芯片110、模制延伸部分111、再分布图案114和凸点焊球116,半导体芯片封装件可具有扇出封装结构。因此,即使半导体芯片110的尺寸变小,也可以保持预先存在的焊球布局,因此,在将半导体芯片封装件安装在布线基底上的过程中,可防止凸点焊球116的焊点可靠性(SJR)降低。
模制层120c可覆盖半导体芯片110的有源表面和模制延伸部分111,而暴露每个凸点焊球116的部分。彼此相邻设置的凸点焊球116之间的模制层120c可具有凹月牙表面,所述凹月牙表面具有接触凸点焊球116的边缘。凸点焊球116可包括平行于半导体芯片110的有源表面且具有最大直径的横截面。高度H1是半导体芯片110的有源表面和/或模制延伸部分111的表面到凹月牙表面与凸点焊球116接触的边缘的长度。高度H1为从高度Z向半导体芯片封装件的上部或下部延伸不超过凸点焊球116的最大直径的大约1/7长度。高度Z是从半导体芯片110的有源表面和/或模制延伸部分111的表面到凸点焊球116的横截面的长度。例如,如果凸点焊球116的最大直径为350μm,则凹月牙表面的边缘处的高度H1可为从凸点焊球116的横截面处的高度Z延伸不超过±50μm。因此,可通过模制层120c保护半导体芯片110的有源表面不受外部环境的化学/物理影响。
由于可以通过模制层120c来提高凸点焊球116的粘附性,所以在半导体芯片封装件的凸点焊球116和接触部分处聚集的热应力可被分散。因此,可以提高凸点焊球116的焊点可靠性(SJR)。另外,模制层120c可以减小半导体芯片110和布线基底之间的热膨胀系数的差。在将半导体芯片封装件安装在布线基底上的过程中,可以提高凸点焊球116的SJR。
模制层120c的凹月牙表面可包括第一高度H1、第二高度H2、第三高度H3和第四高度H4。第一高度H1可为从半导体芯片110的有源表面和/或模制延伸部分111的表面到与凸点焊球116接触的边缘的长度。第二高度H2可为从半导体芯片110的有源表面和/或模制延伸部分111的表面到与凸点焊球116中的最外面的凸点焊球接触的部分的长度。第三高度H3可为从半导体芯片110的有源表面和/或模制延伸部分111的表面到凸点焊球116之间的最低部分的长度。第四高度H4可为从半导体芯片110的有源表面和/或模制延伸部分111的表面到模制层120c的边缘的长度。第一高度H1和第三高度H3之间的差可在凸点焊球116的最大直径的大约1/5内。例如,当凸点焊球116的最大直径为350μm时,第一高度H1和第三高度H3之间的最大高度差可为70μm,最小高度差可为10μm。第二高度H2可长于或短于第一高度H1,第四高度H4可长于或短于第三高度H3。另外,第二高度H2和第四高度H4之间的高度差可为至少10μm。
模制层120c可具有高度H1,该高度H1具有从在凸点焊球116的最大直径的横截面处的高度Z到半导体芯片110的有源表面和/或模制延伸部分111的表面延伸不超过凸点焊球116的最大直径的1/7长度的高度。因此,可提高凸点焊球116的粘附性。由于聚集在半导体芯片封装件的凸点焊球116和连接部分上的热应力可被分散,所以可提高SJR。
当到凹月牙表面的与凸点焊球116接触的边缘的高度H1从高度Z到所述上部大于凸点焊球116的最大直径的大约1/7时,在形成模制层120c的过程中会产生缺陷(如空隙)。另外,由于凸点焊球116的表面未充分暴露,所以电可靠性会降低,其中,凸点焊球116提供半导体芯片110和外部电路之间的电连接。
另一方面,当高度H1从高度Z到所述下部大于凸点焊球116的最大直径的大约1/7时,设置在再分布图案114上的凸点焊球116的粘附性也会降低。因此,在将半导体芯片封装件安装到布线基底上的过程中,也会降低凸点焊球116的SJR。
模制层120c的凹月牙表面可具有糙面精整(matte finish)或非糙面精整(non-matte finish)。具有糙面精整,模制层120c的凹月牙表面可由于粗糙的表面而具有低反射的特性。因此,在检测半导体芯片封装件的过程中,用肉眼可以轻松地识别凸点焊球116的表面和模制层120c的表面。
模制层120c可包含环氧模塑料(EMC)。EMC可包含按重量大约50%至大约90%的二氧化硅(SiO2)。在低于玻璃转变温度(Tg)的温度范围内,EMC可具有低于大约50ppm/℃的热膨胀系数。EMC可具有大约3GPA或更大的弹性模量。
具有上述结构的半导体芯片封装件可包括模制层,所述模制层暴露了每个凸点焊球的一部分,同时覆盖了半导体芯片的有源表面和模制延伸部分,从而可以保护半导体芯片的有源表面不受外界环境的化学/物理影响。另外,由于模制层减小了在安装半导体芯片封装件的过程中半导体芯片和布线基底之间的热膨胀系数的差,所以可以提高SJR。此外,通过模制延伸部分围绕半导体芯片的后表面和侧壁的结构,可以保护半导体芯片的后表面和侧壁不受外界环境的化学/物理影响。
图3是示出了根据实施例的制造半导体芯片封装件的方法的过程的流程图。参照图3,制造半导体芯片封装件的方法包括:在步骤S110,形成模制延伸部分,所述模制延伸部分被构造成围绕半导体芯片的后表面和侧壁;在步骤S120,形成再分布图案,所述再分布图案延伸到模制延伸部分同时电连接到半导体芯片的键合焊盘;在步骤S130,在再分布图案上形成凸点焊球;在步骤S140,可对模具(mold)设置释放带(release tape)并装载半导体芯片;在步骤S150,向模具中注入模制材料;在步骤S160,通过模压成型在半导体芯片的有源表面和模制延伸部分上形成模制层;在步骤S170,从模具卸载半导体芯片;在步骤S180,切割半导体芯片,从而将所述半导体芯片分割成半导体芯片封装件。
以上为制造半导体芯片封装件的方法的简要描述。将参照图4A至图4D、图5A至图5C以及图7A至图7C来更详细地描述上述方法。而且,尽管以上涉及一个半导体芯片来形成半导体封装件,但是可将多个半导体芯片基本同时封装成单个的半导体封装件。
图4A至图4D是示出了根据实施例的制造半导体芯片封装件的方法的剖视图。参照图4A,可将至少一个半导体芯片110结合到载体(carrier)135上。当结合超过一个的半导体芯片110时,可将每个半导体芯片110设置在载体135上,从而可根据将要制造的封装件的尺寸将它们分隔开。可以使用粘合材料层来将半导体芯片110结合到载体135上。将半导体芯片110结合到载体135上可以导致半导体芯片110的有源表面与载体135接触。因此,可暴露半导体芯片110的后表面和侧壁。
在将半导体芯片110结合到载体135之前,制造半导体芯片封装件的方法还可包括抛光半导体芯片110的后表面并将设置在半导体晶圆上的多个半导体芯片切割成每个半导体芯片110。具有抛光的后表面的半导体芯片110的厚度可在大约50μm至大约760μm之间的范围内。优选地,后表面被抛光的半导体芯片110的厚度可在大约50μm至大约200μm之间的范围内。通过提供具有更小厚度的半导体芯片110,半导体芯片封装件可在尺寸上被制造得更薄。
载体135可由从金属、陶瓷、有机材料等中选择的一种材料制成。载体135可用于减弱和/或减少在后续形成模制延伸部分的过程中加载在半导体芯片110上的物理应力,其中,模制延伸部分围绕半导体芯片110的后表面和侧壁。粘合材料层可为可再使用粘合剂。可再使用粘合剂可用于使得在形成模制延伸部分之后去除半导体芯片110的工艺更容易。包括紫外线固化树脂(UV树脂)或热塑树脂的胶带可用于粘合材料层。
参照图4B,模制延伸部分111可围绕半导体芯片110的后表面和侧壁形成。模制延伸部分111可被用于保护半导体芯片110的后表面和侧壁不受外界环境的化学/物理影响。可通过包括印刷、转印模制、模压成型等的各种方法来完成模制延伸部分111的形成。模制延伸部分111可由树脂类材料或环氧模塑料制成。另外,模制延伸部分111可由与随后形成的模制层的材料相同的材料制成。
参照图4C,在去除了覆盖半导体芯片110的有源表面的载体135之后,可在半导体芯片110的有源表面和模制延伸部分111上形成绝缘层112。绝缘层112可用于使半导体芯片110和再分布图案114之间电绝缘。绝缘层112可包括连接区(land)(未示出),连接区被构造为暴露半导体芯片110的多个键合焊盘(未示出),从而使得半导体芯片110和再分布图案114之间电连接。
再分布图案114可在模制延伸部分111上延伸,同时与半导体芯片110的键合焊盘电连接。可使用包括电镀或层叠的普通再分布方法来形成再分布图案114。为了简洁,将省略关于再分布方法的描述。
参照图4D,可在再分布图案114上形成凸点焊球116。形成凸点焊球116的方法可包括焊球附着、焊料印刷、焊料喷射等。
当对一组包括多个半导体芯片110的半导体芯片S执行上述工艺时,在形成凸点焊球116之后还可包括分隔成单个的半导体芯片110的切割工艺。可选择地,在形成下面描述的模制层之后,可执行将半导体芯片110分隔成单个的半导体芯片封装件的切割工艺。
在实施例中,通过被构造为包括半导体芯片110、模制延伸部分111、再分布图案114和凸点焊球116,半导体芯片封装件可具有扇出封装结构。因此,即使当半导体芯片110的尺寸被制备得较小时,也可以保持预先存在的焊球布局,从而能够在将半导体芯片封装件安装在互连基底上的过程中防止凸点焊球116的焊点可靠性(SJR)降低。
图5A至图5C是示出了根据实施例的制造半导体芯片封装件的方法的示例的剖视图。图6是图5C中的部分B的放大剖视图。参照图5A,模具可包括下模具310b和上模具310t。下模具310b可具有模制部分312。在这个示例中,模制部分312是下模具310b的凹进部分。上模具310t可具有安装部分。模具可被构造为加热超过175℃的温度,以使模制材料液化(见图5B的120)。
释放带320可被设置在下模具310b和上模具310t之间。可通过固定在下模具310b两侧的带辊315将释放带320提供到下模具310b上。释放带320可由在进行模制工艺的温度下不变形的耐久材料制成。释放带320可包括聚四氟乙烯(PTFE)、乙烯/四氟乙烯(ETFE)等。
参照图5B,一组安装有凸点焊球的半导体芯片S可被装载到上模具310t的安装部分314上。该组半导体芯片S可包括至少一个半导体芯片。如参照图4D所描述的,该组半导体芯片S可被分成单个的半导体芯片。该组半导体芯片S可被安装在半导体芯片之间具有芯片切割划线通道的载体上。可选择地,可不将该组半导体芯片S分成单个的半导体芯片。在这种情况下,该组半导体芯片S可不包括载体。可装载该组半导体芯片S,使得半导体芯片S的后表面面对上模具310t的安装部分314。
可利用粘合材料层将该组半导体芯片S装载到上模具310t的安装部分314上。粘附后可以容易分离的可再使用粘合剂可用于粘合材料层。这是因为在模制工艺完成之后可卸载该组半导体芯片S。包括紫外线固化树脂(UV树脂)、热塑性树脂等的胶带可用于粘合材料层。
在释放带320被密封到下模具310b的模制部分312之后,模制材料120可被注入到包括密封的释放带320的模制部分312中。例如,模制材料120可包括环氧模塑料(EMC)。EMC可为粉末或液体,并且可包括按重量计算大约50%至大约90%的二氧化硅(silica)。在低于玻璃转变温度(Tg)的温度范围内,EMC可具有低于大约50ppm/℃的热膨胀系数。因此,装载在上模具310t的安装部分上的该组半导体芯片S的凸点焊球可设置在模制材料120的上方。
在注入模制材料120之后,该工艺还可包括预加热下模具310b的模制部分和抽真空。例如,如果模制材料120处于粉末状态,则可完成预加热来使模制材料120液化。在大约175℃的温度下可将预加热执行超过大约2秒。可完成抽真空来防止在形成模制层(见图5C的120c)的过程中会产生形成不均匀或不完全的模制层。可执行抽真空,使得下模具310b的模制部分的内部压力在大约50torr下。
参照图5C和图6,可通过模压成型来形成覆盖半导体芯片的有源表面和模制延伸部分的模制层120c。模压成型可包括将该组半导体芯片S挤压到液化的模制材料120和释放带320中。挤压可包括使上模具310t和下模具310b紧密接触的密封。在实施例中,挤压可包括移动上模具310t和/或下模具310b以使它们相互接触并使释放带320位于它们之间。在通过执行另外的固化工艺,例如,通过执行将模制层120c暴露于超过100℃的温度下的固化工艺,来形成模制层120c之后,可以增强模制层120c、半导体芯片的有源表面和模制延伸部分之间的粘附,同时可以增大模制层120c的稳定性。
可通过模压成型来形成模制层120c,模制层120c暴露每个凸点焊球的一部分,同时覆盖半导体芯片的有源表面和模制延伸部分。模制层120c在彼此相邻设置的凸点焊球之间可具有凹月牙表面,凹月牙表面具有接触凸点焊球的边缘。凸点焊球可包括具有最大直径并平行于半导体芯片的有源表面的横截面。高度H1(见图1中的H1)可为从凸点焊球的横截面朝向或远离半导体芯片的有源表面和/或模制延伸部分的表面延伸不超过凸点焊球的最大直径的1/7的长度。因此,可以通过模制层120c保护半导体芯片的有源表面不受外界环境的化学/物理影响。
由于通过模制层120c可提高凸点焊球的粘附性,所以可分散聚集在半导体芯片封装件的凸点焊球和接触部分上的热应力。因此,可以提高凸点焊球的SJR。此外,模制层120c可以减小半导体芯片和布线基底之间的热膨胀系数的差。因此,在将半导体芯片封装件安装到布线基底上的过程中,可提高凸点焊球的SJR。
由于模制层120c提高了该组半导体芯片S的强度,所以模制层120c可将在随后的分成单个的半导体芯片封装件的切割过程中发生的碎屑(chipping)(半导体芯片封装件的边缘的破裂)最少化。因此,可以防止或减少由于切割工艺而导致的半导体芯片封装件的质量劣化。
模制层120c的凹月牙表面可由置于上模具310t和下模具310b之间的释放带320而形成。这是因为在模压成型的过程中,凸点焊球的一部分挤压释放带320。因此,释放带320可在彼此相邻的凸点焊球之间形成凸月牙表面。结果,由于释放带320的凸月牙表面,模制层120c可具有凹月牙表面。
释放带320的厚度TR可大于模制层120c的第三高度TH3(对应于图1中的H3)和凸点焊球的高度TS之间的长度差。释放带320可具有大约10%至大约900%的延伸率和低于大约50MPa的张应力。如果释放带320的张应力超过大约50MPa,则当包括焊接材料的凸点焊球受到释放带320的挤压时,凸点焊球会发生变形。凹月牙表面可包括第一高度H1、第二高度H2、第三高度H3和第四高度H4,如图1所示。因此,如上所述,可提高凸点焊球的粘附性。如上所述,由于聚集在半导体芯片封装件的凸点焊球和接触部分上的热应力可被分散,所以可以提高SJR。
当到凹月牙表面与凸点焊球接触的边缘的第一高度从凸点焊球的最大直径的横截面的水平面向上部延伸超过凸点焊球的最大直径的大约1/7时,在形成模制层120c的过程中会产生缺陷(如,空隙)。此外,由于凸点焊球的表面没有被充分暴露,会降低电可靠性,其中,凸点焊球提供半导体芯片和外部电路之间的电连接。
另一方面,当到凹月牙表面与凸点焊球接触的边缘的第一高度从凸点焊球的最大直径的横截面的水平面向下部延伸超过凸点焊球的最大直径的大约1/7时,可降低设置在再分布图案上的凸点焊球的粘附性。因此,在将半导体芯片封装件安装到布线基底上的过程中,还会降低凸点焊球的SJR。
释放带320可具有糙面精整或非糙面精整。在模压成型过程中,释放带320的表面会变形成模制层120c的凹月牙表面。因此,模制层120c的凹月牙表面可具有糙面精整或非糙面精整。根据实施例的模制层120c的凹月牙表面可具有糙面精整。由于模制层120c的凹月牙表面可由于粗糙的表面而具有低反射性,所以在检测半导体芯片封装件的过程中,用肉眼可容易识别凸点焊球的表面和模制层120c的表面。
尽管未示出,但是在利用上模具卸载形成有模制层120c的该组半导体芯片S之后,所述工艺还可包括切割芯片切割划分通道和多个半导体芯片之间的模制层120c,将它们分成单独的半导体芯片封装件。因此,可利用具有凹月牙表面的模制层120c来制造包括模制层120c的半导体芯片封装件,具有凹月牙表面的模制层120c暴露每个凸点焊球的一部分同时覆盖半导体芯片的有源表面和模制延伸部分。
图7A至图7C是示出了根据实施例的制造半导体芯片封装件的另一方法的剖视图。为了简洁,参照图7A至图7C的描述中与图5A至图5C的描述相同部分将被省略。参照图7A,模具可包括下模具310ba和上模具310ta。下模具310ba可包括安装部分314,即,下模具310ba的凹进部分。释放带320可设置在下模具310ba和上模具310ta之间。释放带320可通过固定在上模具310ta两侧上的带辊315被提供到上模具310ta上。
参照图7B,可将一组安装有凸点焊球的半导体芯片S装载在下模具310ba的安装部分314上。可装载该组半导体芯片S使得半导体芯片的后表面面向下模具310ba的安装部分。可通过粘合材料层将该组半导体芯片S装载到下模具310ba的安装部分上。
在释放带320被密封在上模具310ta上之后,模制材料120可被注入到下模具310ba的模制部分中,从而模制材料120覆盖装载在下模具310ba的安装部分314上的该组半导体芯片S的凸点焊球。因此,模制材料120可设置在半导体芯片S的凸点焊球上,其中,半导体芯片S被装载在下模具310ba的安装部分上。
参照图7C,可通过模压成型来形成覆盖半导体芯片的有源表面和模制延伸部分的模制层120c。模压成型可包括在处于液体状态的模制材料120上挤压释放带320。所述挤压可包括将上模具310ta与下模具310ba密封在一起。所述挤压可移动上模具310ta和/或下模具310ba以使它们相互接触,并且释放带320位于它们之间。
作为模压成型的结果,可形成模制层120c,模制层120c暴露每个凸点焊球的一部分,同时覆盖半导体芯片的有源表面和模制延伸部分。模制层120c在彼此相邻设置的凸点焊球之间可具有凹月牙表面,其中,所述凹月牙表面具有接触凸点焊球的边缘。因此,如上所述,通过模制层120c可保护半导体芯片的有源表面不受外界环境的化学/物理影响。由于通过模制层120c提高了凸点焊球的粘附性,所以聚集在半导体芯片封装件的凸点焊球和接触部分上的热应力可被分散。因此,可提高凸点焊球的焊点可靠性(SJR)。另外,模制层120c可减小半导体芯片和布线基底之间的热膨胀系数的差。因此,在将半导体芯片封装件安装到布线基底上的过程中,可以提高凸点焊球的SJR。
另外,由于模制层120c提高了该组半导体芯片S的强度,所以模制层120c可将在随后的分成每个半导体芯片封装件的切割过程中发生的碎屑(半导体芯片封装件的边缘的破裂)最少化。因此,可以防止或减少由于切割工艺而导致的半导体芯片封装件的质量劣化。
由于根据上述方法制造的半导体芯片封装件包括具有凹月牙表面的模制层,且模制层暴露每个凸点焊球的一部分同时覆盖半导体芯片的有源表面和模制延伸部分,所以可以保护半导体芯片的有源表面不受外界环境的化学/物理影响。另外,模制层可减小半导体芯片和布线基底之间的热膨胀系数的差。因此,在将半导体芯片封装件安装到布线基底上的过程中,可以提高凸点焊球的焊点可靠性(SJR)。
由图7B和图7C可以看出,安装部分314的深度可大于半导体芯片S和模制延伸部分的厚度。当上模具310ta和下模具310ba结合在一起时,一定量的模制层120c可保留在半导体芯片S与模制延伸部分和释放带320之间。
图8是示出了根据实施例的另一半导体芯片封装件的剖视图。为了简洁,将省略图8中与图1中相似或相同的描述部分。参照图8,半导体芯片封装件可包括半导体芯片110、模制延伸部分111、再分布图案114、凸点焊球116和模制层120c。
绝缘层112可置于再分布图案114和半导体芯片110的有源表面之间。绝缘层112可用于再分布图案114和半导体芯片110之间的电绝缘。当模制延伸部分111由绝缘材料制成时,例如,由包括树脂类材料或环氧模塑料(EMC)的绝缘材料制成,并且不包括导电图案(例如,内部的互连)时,在再分布图案114和模制延伸部分111之间可使用电绝缘,但不是必须使用电绝缘。因此,在实施例中,绝缘层112可仅置于半导体芯片110的有源表面和再分布图案114之间。
图9是示出了根据实施例的电子装置的剖视图。参照图9,例如,根据参照图3描述的方法来制造与图1和/或图8中的结构相似的结构的半导体芯片封装件。还准备布线基底210。可通过将半导体芯片封装件安装在布线基底210上来制造电子装置。在此将包括图1中的半导体芯片封装件的电子装置作为示例进行描述,然而,其它实施例可包括如上所述的各种半导体芯片封装件。
半导体芯片封装件可包括半导体芯片110、模制延伸部分111、再分布图案114、凸点焊球116和模制层120c。模制延伸部分111可围绕半导体芯片110的后表面和侧壁。再分布图案114可延伸到模制延伸部分111,同时电连接到半导体芯片110的键合焊盘。还可在再分布图案114与半导体芯片110的有源表面和模制延伸部分111之间设置绝缘层112。绝缘层112可用于再分布图案114和半导体芯片110之间的电绝缘。凸点焊球116可设置在半导体芯片110的再分布图案114上。凸点焊球116可提供半导体芯片110和布线基底210之间的电连接。
根据实施例的半导体芯片封装件通过包括上述半导体芯片110、模制延伸部分111、再分布图案114和凸点焊球116可具有扇出封装结构。因此,即使半导体芯片110的尺寸变小,也可保持预先存在的焊球布局,因此,在将半导体芯片封装件安装到布线基底210上的过程中,可以防止凸点焊球116的焊点可靠性(SJR)降低。
模制层120c可被构造为覆盖半导体芯片110的有源表面和模制延伸部分111,同时暴露每个凸点焊球116的一部分。模制层120c可在彼此相邻设置的凸点焊球116之间具有凹月牙表面,所述凹月牙表面具有接触凸点焊球116的边缘。模制层120c和凸点焊球116可包括类似于参照图1和图2描述的横截面的横截面。因此,通过模制层120c可保护半导体芯片110的有源表面不受外界环境的化学/物理影响,可提高凸点焊球116的粘附性,可提高焊点可靠性(SJR),并且模制层120c能够减小半导体芯片110和布线基底210之间的热膨胀系数的差。因此,在将半导体芯片封装件安装到布线基底210上的过程中,可提高凸点焊球116的SJR。
布线基底210可具有安装半导体芯片封装件的顶表面和面向顶表面的底表面。布线基底210可为包括印刷电路板(PCB)的系统板。布线基底210可具有包括键合电极(未示出)的顶表面和面向顶表面并包括连接电极(未示出)的底表面。键合电极可通过凸点焊球116与半导体芯片110的对应的键合焊盘电连接。
还可包括在布线基底210的底表面上形成布线基底焊球212的过程。布线基底焊球212可被设置在连接电极上,所述连接电极被包括在布线基底210的底表面上。布线基底焊球212可连接到内部连接(未示出),以提供半导体芯片110和外部电路(例如,主板)之间的电连接。
具有上述结构的电子装置可包括模制层,并且模制层暴露每个凸点焊球的一部分同时覆盖半导体芯片的有源表面和模制延伸部分,因此可以保护半导体芯片的有源表面不受外界环境的化学/物理影响。另外,在安装半导体芯片封装件的过程中,可以减小半导体芯片和布线基底之间的热膨胀系数的差。因此,提高了凸点焊球的焊点可靠性(SJR)。结果,电子装置可具有稳定的电性能。另外,由于根据实施例的电子装置包括如上所述的模制层,而不是传统的模制材料层,所以可以简化电子装置的制造工艺并可降低制造成本。
根据实施例的半导体芯片封装件可包括具有凹月牙表面的模制层,该模制层暴露每个凸点焊球的一部分同时覆盖半导体芯片的有源表面和模制延伸部分。因此,可以提高焊点可靠性(SJR)。另外,由于半导体芯片封装件包括围绕半导体芯片的后表面和侧壁的模制延伸部分,并且再分布图案可延伸到模制延伸部分,所以可应用预先存在的焊球布局。因此,可以提供能够提高电子装置的电可靠性的半导体芯片封装件以及制造该半导体芯片封装件的方法。而且,可以提供高质量的电子装置。
尽管已经结合附图描述了实施例,但是实施例不限于此。对于本领域的技术人员将清楚的是,在不脱离本发明的范围和精神的情况下,可以对实施例做出修改和变形。
本申请要求于2007年8月17日在韩国知识产权局提交的第10-2007-0082890号韩国专利申请的优先权,该申请的全部内容通过引用包含于此。
Claims (29)
1.一种半导体芯片封装件,所述半导体芯片封装件包括:
半导体芯片,包括具有多个键合焊盘的第一表面、面向第一表面的第二表面和侧壁;
模制延伸部分,围绕半导体芯片的第二表面和侧壁;
多个再分布图案,从键合焊盘延伸到模制延伸部分上,并电连接到键合焊盘;
多个凸点焊球,位于再分布图案上;
模制层,被构造为覆盖半导体芯片的第一表面和模制延伸部分,同时暴露每个凸点焊球的一部分,
其中,模制层在彼此相邻的凸点焊球之间具有凹月牙表面。
2.根据权利要求1所述的半导体芯片封装件,其中,凸点焊球之一与凹月牙表面之一之间接触的点的位置处于从凸点焊球具有最大横截面的水平面延伸不超过凸点焊球的最大直径的大约1/7的水平面的高度处。
3.根据权利要求1所述的半导体芯片封装件,其中:
凹月牙表面包括:第一高度,从第一表面到与凸点焊球接触的部分;第二高度,从第一表面到凸点焊球之间的最低部分,第一高度和第二高度之间的高度差为凸点焊球的最大直径的长度的1/5。
4.根据权利要求1所述的半导体芯片封装件,其中,凹月牙表面具有糙面精整。
5.根据权利要求1所述的半导体芯片封装件,其中,模制延伸部分由与模制层相同的材料制成。
6.根据权利要求1所述的半导体芯片封装件,还包括:
绝缘层,位于半导体芯片的第一表面和再分布图案之间。
7.根据权利要求6所述的半导体芯片封装件,其中,绝缘层还设置在半导体芯片和再分布图案之间。
8.根据权利要求1所述的半导体芯片封装件,其中,模制层包含环氧模塑料。
9.根据权利要求8所述的半导体芯片封装件,其中,在低于玻璃转变温度的温度范围内,环氧模塑料的热膨胀系数低于50ppm/℃。
10.根据权利要求8所述的半导体芯片封装件,其中,环氧模塑料的弹性模量为3GPa或更大。
11.一种电子装置,所述电子装置包括:
半导体芯片封装件,其包括:半导体芯片,包括具有多个键合焊盘的第一表面、面向第一表面的第二表面和侧壁;模制延伸部分,围绕半导体芯片的第二表面和侧壁;多个再分布图案,从键合焊盘延伸到模制延伸部分上,并电连接到键合焊盘;多个凸点焊球,位于再分布图案上;模制层,被构造为覆盖半导体芯片的第一表面和模制延伸部分,同时暴露每个凸点焊球的一部分,其中,模制层在彼此相邻的凸点焊球之间具有凹月牙表面;
布线基底,半导体芯片封装件安装在布线基底的一个表面上。
12.根据权利要求11所述的电子装置,还包括:
多个布线基底焊球,位于布线基底的面向所述一个表面的表面上。
13.一种制造半导体芯片封装件的方法,所述方法的步骤包括:
准备半导体芯片,所述半导体芯片具有包括键合焊盘的第一表面、面向第一表面的第二表面和侧壁;
形成围绕半导体芯片的第二表面和侧壁的模制延伸部分;
形成再分布图案,所述再分布图案延伸到模制延伸部分上并电连接到键合焊盘;
在再分布图案上形成凸点焊球;
形成模制层以覆盖第一表面并暴露每个凸点焊球的一部分,从而模制层在彼此相邻的凸点焊球之间具有凹月牙表面。
14.根据权利要求13所述的方法,其中,凸点焊球之一与凹月牙表面之一之间接触的点的位置处于从凸点焊球具有最大横截面的水平面延伸不超过凸点焊球的最大直径的大约1/7的水平面的高度处。
15.根据权利要求14所述的方法,其中,凹月牙表面包括:
第一高度,从第一表面到与凸点焊球接触的部分;
第二高度,从第一表面到凸点焊球之间的最低部分,
第一高度和第二高度之间的高度差为凸点焊球的直径长度的1/5。
16.根据权利要求15所述的方法,其中,第一高度和第二高度之间的高度差至少为10μm。
17.根据权利要求13所述的方法,其中,模制延伸部分包含与模制层相同的材料。
18.根据权利要求13所述的方法,其中,形成模制延伸部分的步骤包括:
将半导体芯片的第一表面结合到载体;
形成模制延伸部分以围绕半导体芯片的第二表面和侧壁;
去除载体。
19.根据权利要求13所述的方法,还包括:
在半导体芯片的第一表面和模制延伸部分与再分布图案之间形成绝缘层。
20.根据权利要求19所述的方法,其中,绝缘层形成在半导体芯片的第一表面和再分布图案之间。
21.根据权利要求13所述的方法,其中,形成模制层的步骤包括:
准备释放带;
装载半导体芯片;
在释放带和半导体芯片之间注入模制材料;
将半导体芯片和释放带相互挤压。
22.根据权利要求21所述的方法,还包括:
准备位于具有模制部分的下模具和具有装载部分的上模具之间的释放带;
将半导体芯片装载到装载部分上;
将模制材料注入到模制部分中;
将上模具和下模具密封在一起。
23.根据权利要求21所述的方法,还包括:
准备位于具有模制部分的下模具和上模具之间的释放带;
将半导体芯片装载到模制部分上;
将模制材料注入到模制部分中并使模制材料在凸点焊球上;
将上模具和下模具密封在一起。
24.根据权利要求21所述的方法,还包括准备释放带,所述释放带的厚度大于凸点焊球的高度和凸点焊球之间的模制层的期望高度之间的差。
25.根据权利要求21所述的方法,其中,释放带具有糙面精整。
26.根据权利要求21所述的方法,其中,模制材料包含环氧模塑料,其中,在低于玻璃转变温度的温度范围内,环氧模塑料的热膨胀系数低于50ppm/℃。
27.根据权利要求21所述的方法,其中,模制材料包含环氧模塑料,环氧模塑料的弹性模量为3GPa或更大。
28.根据权利要求21所述的方法,还包括:
准备包括所述半导体芯片的多个半导体芯片的组;
将该组半导体芯片安装在载体上,载体具有在半导体芯片之间的芯片切割划线通道;
切割半导体芯片之间的芯片切割划线通道和模制层,从而将该组半导体芯片分成单独的半导体芯片封装件。
29.根据权利要求21所述的方法,还包括:
将所述半导体芯片装载在下模具的模制部分中,模制部分的深度大约所述半导体芯片和模制延伸部分的厚度。
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Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101964334A (zh) * | 2009-07-24 | 2011-02-02 | 株式会社村田制作所 | 半导体封装体及半导体封装模块 |
CN102194772A (zh) * | 2010-03-16 | 2011-09-21 | 意法半导体(格勒诺布尔)公司 | 表面安装电子元件 |
CN102201383A (zh) * | 2010-03-26 | 2011-09-28 | 精材科技股份有限公司 | 电子元件封装体及其制造方法 |
CN102280431A (zh) * | 2011-08-01 | 2011-12-14 | 日月光半导体制造股份有限公司 | 具有保护层的半导体封装及其制作方法 |
CN103137585A (zh) * | 2011-11-22 | 2013-06-05 | 台湾积体电路制造股份有限公司 | 用于形成细间距铜凸块结构的机构 |
CN104051353A (zh) * | 2013-03-14 | 2014-09-17 | 株式会社东芝 | 半导体装置 |
CN104425395A (zh) * | 2013-08-20 | 2015-03-18 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
CN104465602A (zh) * | 2014-12-26 | 2015-03-25 | 江苏长电科技股份有限公司 | 利用框架封装重布线的倒装pip封装结构及其制造方法 |
CN106449529A (zh) * | 2015-08-12 | 2017-02-22 | 住友电木株式会社 | 半导体装置及半导体装置的制造方法 |
CN108447831A (zh) * | 2018-03-22 | 2018-08-24 | 上海飞骧电子科技有限公司 | 一种双面电路晶元设计及封装方法 |
CN108466393A (zh) * | 2018-03-22 | 2018-08-31 | 上海飞骧电子科技有限公司 | 一种解决塑封模流问题拓宽晶元宽度的塑封方法 |
CN111384003A (zh) * | 2018-12-27 | 2020-07-07 | 财团法人工业技术研究院 | 电子元件封装结构及其制造方法 |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI322495B (en) * | 2006-12-20 | 2010-03-21 | Phoenix Prec Technology Corp | Carrier structure embedded with a chip and method for manufacturing the same |
US20080308935A1 (en) * | 2007-06-18 | 2008-12-18 | Samsung Electronics Co., Ltd. | Semiconductor chip package, semiconductor package including semiconductor chip package, and method of fabricating semiconductor package |
JP2010129914A (ja) * | 2008-11-28 | 2010-06-10 | Sanyo Electric Co Ltd | 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器 |
KR20110124993A (ko) * | 2010-05-12 | 2011-11-18 | 삼성전자주식회사 | 반도체 칩 및 이를 포함하는 반도체 패키지 및 반도체 칩의 제조 방법 |
US8742603B2 (en) * | 2010-05-20 | 2014-06-03 | Qualcomm Incorporated | Process for improving package warpage and connection reliability through use of a backside mold configuration (BSMC) |
US8461676B2 (en) | 2011-09-09 | 2013-06-11 | Qualcomm Incorporated | Soldering relief method and semiconductor device employing same |
KR101332864B1 (ko) * | 2011-09-21 | 2013-11-22 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 제조 방법 |
US10784221B2 (en) * | 2011-12-06 | 2020-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of processing solder bump by vacuum annealing |
US9437564B2 (en) | 2013-07-09 | 2016-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of fabricating same |
US9589862B2 (en) | 2013-03-11 | 2017-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures and methods of forming same |
US9607921B2 (en) | 2012-01-12 | 2017-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package on package interconnect structure |
US9287143B2 (en) | 2012-01-12 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for package reinforcement using molding underfill |
US8987058B2 (en) | 2013-03-12 | 2015-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for wafer separation |
US9368398B2 (en) | 2012-01-12 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and method of fabricating same |
US9263839B2 (en) | 2012-12-28 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for an improved fine pitch joint |
US9257333B2 (en) | 2013-03-11 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures and methods of forming same |
US10015888B2 (en) | 2013-02-15 | 2018-07-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect joint protective layer apparatus and method |
US9401308B2 (en) | 2013-03-12 | 2016-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging devices, methods of manufacture thereof, and packaging methods |
US9082776B2 (en) | 2012-08-24 | 2015-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package having protective layer with curved surface and method of manufacturing same |
US8872355B2 (en) * | 2012-08-29 | 2014-10-28 | Intel Corporation | Semiconductor device with pre-molding chip bonding |
US9525054B2 (en) | 2013-01-04 | 2016-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | High electron mobility transistor and method of forming the same |
US9041215B2 (en) | 2013-03-12 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Single mask package apparatus and method |
KR101488608B1 (ko) * | 2013-07-19 | 2015-02-02 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
US9728517B2 (en) * | 2013-12-17 | 2017-08-08 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing method thereof |
JP6319026B2 (ja) | 2014-09-29 | 2018-05-09 | 日亜化学工業株式会社 | 発光装置及びその製造方法 |
JP6617471B2 (ja) * | 2015-08-12 | 2019-12-11 | 住友ベークライト株式会社 | 半導体装置の製造方法 |
TWI621684B (zh) * | 2015-09-01 | 2018-04-21 | Lintec Corp | Adhesive sheet |
US9892962B2 (en) | 2015-11-30 | 2018-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level chip scale package interconnects and methods of manufacture thereof |
KR102024227B1 (ko) * | 2017-12-21 | 2019-11-04 | 서울과학기술대학교 산학협력단 | 반도체 패키지의 제조방법 |
US20220406620A1 (en) * | 2021-06-22 | 2022-12-22 | Panjit International Inc. | Fabricating method for wafer level semiconductor package device and the fabricated semiconductor package device |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3397743B2 (ja) * | 1996-07-12 | 2003-04-21 | 富士通株式会社 | 半導体装置 |
US5956605A (en) | 1996-09-20 | 1999-09-21 | Micron Technology, Inc. | Use of nitrides for flip-chip encapsulation |
JP3070514B2 (ja) * | 1997-04-28 | 2000-07-31 | 日本電気株式会社 | 突起電極を有する半導体装置、半導体装置の実装方法およびその実装構造 |
JP4195541B2 (ja) * | 2000-05-12 | 2008-12-10 | 三井化学株式会社 | 半導体チップをプリント配線基板に装着する方法及びその方法の実施に用いる装着用シート |
JP2002110722A (ja) * | 2000-10-03 | 2002-04-12 | Nitto Denko Corp | 半導体チップの樹脂封止方法及び半導体チップ樹脂封止用離型フィルム |
US20050082670A1 (en) | 2003-09-11 | 2005-04-21 | Nordson Corporation | Method for preapplying a viscous material to strengthen solder connections in microelectronic packaging and microelectronic packages formed thereby |
JP4062305B2 (ja) * | 2004-12-14 | 2008-03-19 | カシオ計算機株式会社 | 半導体装置の製造方法 |
JP2006203079A (ja) * | 2005-01-21 | 2006-08-03 | Sharp Corp | 半導体装置および半導体装置の製造方法 |
-
2007
- 2007-08-17 KR KR1020070082890A patent/KR101387706B1/ko active IP Right Grant
-
2008
- 2008-08-14 JP JP2008208880A patent/JP2009049410A/ja active Pending
- 2008-08-15 TW TW097131214A patent/TW200910489A/zh unknown
- 2008-08-18 US US12/193,561 patent/US8008771B2/en active Active
- 2008-08-18 CN CNA2008101297753A patent/CN101369561A/zh active Pending
Cited By (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101964334A (zh) * | 2009-07-24 | 2011-02-02 | 株式会社村田制作所 | 半导体封装体及半导体封装模块 |
CN102194772B (zh) * | 2010-03-16 | 2016-04-06 | 意法半导体(格勒诺布尔2)公司 | 表面安装电子元件 |
CN102194772A (zh) * | 2010-03-16 | 2011-09-21 | 意法半导体(格勒诺布尔)公司 | 表面安装电子元件 |
CN102201383A (zh) * | 2010-03-26 | 2011-09-28 | 精材科技股份有限公司 | 电子元件封装体及其制造方法 |
CN102201383B (zh) * | 2010-03-26 | 2015-03-11 | 精材科技股份有限公司 | 电子元件封装体及其制造方法 |
CN102280431A (zh) * | 2011-08-01 | 2011-12-14 | 日月光半导体制造股份有限公司 | 具有保护层的半导体封装及其制作方法 |
CN105448877A (zh) * | 2011-08-01 | 2016-03-30 | 日月光半导体制造股份有限公司 | 半导体封装 |
CN103137585A (zh) * | 2011-11-22 | 2013-06-05 | 台湾积体电路制造股份有限公司 | 用于形成细间距铜凸块结构的机构 |
US9978656B2 (en) | 2011-11-22 | 2018-05-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming fine-pitch copper bump structures |
CN103137585B (zh) * | 2011-11-22 | 2016-07-06 | 台湾积体电路制造股份有限公司 | 用于形成细间距铜凸块结构的机构 |
CN104051353A (zh) * | 2013-03-14 | 2014-09-17 | 株式会社东芝 | 半导体装置 |
CN104051353B (zh) * | 2013-03-14 | 2017-08-25 | 东芝存储器株式会社 | 半导体装置 |
CN104425395A (zh) * | 2013-08-20 | 2015-03-18 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
CN108281398A (zh) * | 2013-08-20 | 2018-07-13 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
CN108281398B (zh) * | 2013-08-20 | 2021-10-08 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
CN104465602A (zh) * | 2014-12-26 | 2015-03-25 | 江苏长电科技股份有限公司 | 利用框架封装重布线的倒装pip封装结构及其制造方法 |
CN106449529A (zh) * | 2015-08-12 | 2017-02-22 | 住友电木株式会社 | 半导体装置及半导体装置的制造方法 |
CN108447831A (zh) * | 2018-03-22 | 2018-08-24 | 上海飞骧电子科技有限公司 | 一种双面电路晶元设计及封装方法 |
CN108466393A (zh) * | 2018-03-22 | 2018-08-31 | 上海飞骧电子科技有限公司 | 一种解决塑封模流问题拓宽晶元宽度的塑封方法 |
CN108466393B (zh) * | 2018-03-22 | 2019-08-06 | 上海飞骧电子科技有限公司 | 一种解决塑封模流问题拓宽晶元宽度的塑封方法 |
CN108447831B (zh) * | 2018-03-22 | 2024-05-07 | 上海飞骧电子科技有限公司 | 一种双面电路晶元设计及封装方法 |
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