TW200842383A - Input/output compression and pin reduction in an integrated circuit - Google Patents

Input/output compression and pin reduction in an integrated circuit Download PDF

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Description

200842383 九、發明說明： 【發明所屬之技術領域】 本具體實施例通常係關於-路，μ㈣_ 記憶體裝置。 【先前技術】 記憶體裝置典型係如在電腦或其他電子裝置中的内部半 導體、積體電路提供。有許多不同類型的記憶體，包括隨 機存取記憶體（副）、唯讀記憶體（R0M)、動態隨機存取 記憶體（DRAM)、同纟動態隨機存取記憶體（咖八⑷與快 閃記憶體。通常’這些認為係揮發性或非揮發性記情體。 快閃記憶體裝置已發展成可供廣範圍電子應用的非揮發 性記憶體的受歡迎來源。快閃記憶體裝置典型使用一带曰 體記憶體單元，使允許能有高記憶體密度、高可靠产=
低功率消耗。快閃記憶體的—般使用包括個人電腦Γ個I 數位助理（PDA) '數位相機與蜂巢 式包活。例如一基本輸 入/輸出糸統(刪）的程式碼與系統資料典型係儲存在用 於個人電腦系統的快閃記憶體裝置。 記憶體裝置的製造典型包括一測試操作，例如測試標準 E 1149.1 ’且亦已知為聯合測試行動小組(JTAG)邊界掃 “試。】勘料掃財法包含—邊界掃料元， 耦合至積體電路的預定腳位。測 ’、’、 _ 飞貝料係輸入至該電路的 或多個邊界腳位。電路的另、息 “ 电峪的$ 4界腳位或一些腳位然後 二查7預定輸出信號。由於測試部件的功能與拓撲係已 知’所以輸出信號會係已知。 129054.doc 200842383 此測試可能係複雜、耗時程序。當記憶體裝置逐漸變得 更複雜且圮憶體岔度增加時，測試的成本亦增加。由於記 憶體製造者必須測試大量記憶體裝置，甚至小量增加測試 時間（乘以大量記憶體裝置）會為製造者產生問題。 對於上述的理由，及對於下述的其他理由（只要閱讀及 瞭解本說明書，熟諳此項技術者將更明白）而言，在技術 中需要一方法以減少測試大量積體電路所需的時間。 【實施方式】 在下列詳細描述中，將參考形成其部分的附圖，且這些 附圖係藉由說明、特定具體實施例而顯示。圖中的相同數 子在所有圖式中係κ >上描述類似組件。這些具體實施例 係詳細描述以讓熟諳此項技術者實施本發明。其他具體實 施例可利用，且結構、邏輯、與電氣變化可達成，而不致 脫離本發明的範疇。因此，以下的詳細描述並未限制本發 明，且本發明的範疇係只由文後申請專利範圍及其等效物 加以定義。 圖1祝明用於測試一積體電路的一 I/O壓縮與腳位減少設 備2一具體實施例之方塊圖。圖1的具體實施例說明應用 至非揮發性記憶體裝置100的測試。所說明的記憶體裝 置100可為許多不同架構記憶體之―，包括nand快閃記憶 體、_ NOR快閃記憶體、或AND快閃記憶體。然巾，描述的 八體Κ知例並未侷限於任何一類型的積體電路。 。所說明的具體實施例將積體電路腳位計數減少至八個信 號，且該等信號在測試程序期間係耦合至輸入/輪出（I/O) 129054.doc 200842383 腳位。這些腳位包括測試資料輸入（TDI)、測試資料輸出 (TDO)、測試時脈（TCK)、測試模式選擇（TMS)、指令鎖定 致能（CLE)、位址鎖定致能（ALE)、寫入致能（WE*)、與讀 取致能（RE*)。WE*及RE*信號係以星號表示低態。這些信 號將隨後詳細描述。在一具體實施例中，TDI、TDO、 ^ TCK及TMS腳位並未與積體電路外部接點的接合線連接。 、 在一替代具體實施例中，TDI、TDO、TCK及TMS腳位、 以及其他腳位可多工。 • TDI信號係一串列資料輸入信號。該信號包含輸入待測 電路的測試資料。TDO信號係一串列資料輸出信號。該信 號包含從待測電路讀出的測試資料，並輸入至該測試配件 以用於與一已知/所需的回應相比較。 TCK信號係測試時脈信號，其係進入及離開I/O掃描暫 存器113的時脈資料。如圖1所說明，TMS信號係一控制信 號，其可在I/O掃描暫存器11 3的並列與串列操作之間選 擇。當TMS係一邏輯高時，選擇串列模式。當TMS係一邏 ^ 輯低時，選擇正常並列模式。 TMS腳位亦具有用來起始測試操作的一次要功能。一高 • 電壓（例如，約20V)係施加給TMS腳位。此會迫使CE*線進 * 入低位準。資料（例如，一暫存器的指令與資料）然後係透 過串列I/O掃描暫存器而計時，如隨後的圖2、3及4所說 明。在一替代具體實施例中，除一高電壓外用於迫使CE* 線進入低位準，可使用其他方法。 ALE信號係高態位址鎖定致能。此信號指示記憶體裝置 129054.doc 200842383 100該記憶體的I/O線包含有效位址資訊。當ALE係主動 (即，邏輯高）時’位址資訊可從記憶體控制器傳輸至晶载 位址暫存器。在一具體實施例中，只要轉變另一信號，例 如寫入致能信號WE*，位址可鎖定在暫存器。 WE*係低態寫入致能信號，該信號係用來閘控從記憶體 控制器至記憶體裝置1〇〇的資料/位址之傳輸。在一具體實 施例中，此信號的低至高轉變提供鎖定指示。當CE*、 CLE及ALE皆在一邏輯低時，資料會在WE*的上升邊緣上 從控制器寫入至記憶體1 〇〇。 CLE信號係指令鎖定致能。此高態信號係提供一指示給 記憶體裝置100，以表示指令資料是否可用在1/〇線。WE* 信號可用來閘控指令進入記憶體指令暫存器。 RE*信號係讀取致能選通。此係一低態信號，在資料或 I/O匯流排上，該信號閘控資料從記憶體裝置1〇〇傳輸至記 憶體控制器。RE*指示記憶體裝置！ 00驅動請求的資料至資 料匯流排。 記憶體裝置1 00係包含複數個資料j/O接點丨〇 1。為了清 楚目的，所有接點係如一區塊101所說明。1/〇接點1〇1亦 稱為如圖2及3所說明的DQ0至DQ7接點，並隨後討論。雖 然一典型待測積體電路具有大量I/O接點，但是不需要測 試所有接點；因此，不需要在圖1所說明的電路。 I/O接點1 01係|禺合至I/O緩衝器1 〇3。這些緩衝器1 亦 在圖2及3說明。I/O緩衝器103係耦合至記憶體陣列1〇5或 其他待測電路邏輯。 129054.doc 200842383 。I/CMt“暫存器區塊113係轉合至頂s及现信 號。此區塊113係包含複數個1/0暫存器，其係負責至待測 記憶體陣列105及自待測記憶體陣列105的資料串列-並列 與並列-串列轉換。1/0緩衝器103係以一並列方式耦合至 I/O掃描暫存器。來自頂輸人的串列資料係轉換成並列資 料=於輸人至該等Ι/α緩衝器1()3。來自而緩衝器⑻的並 列資料係轉換成-串列資料流用於輸出。I/O掃描暫存器 1 1 3的輸出係輸入至測★式gp杜γ一
/ 玍刿A配件（未顯不）。I/O掃描暫存器區 塊係參考圖2及3詳細顯示。 一 1:8延伸緩衝器1U亦係耦合至串列輸入資料Tm作 號。载入至緩衝器⑴的一資料位元係在緩衝器⑴的所有 八個輸出上複製。測試資料的八個位元然後透過ι/〇緩衝 器103載入至記憶體陣列用於測試。該延伸緩衝器⑴減少 所要計時輸人的資料m之數目；因此，減少測試時間。 只需要然後加以擴充的一位元，而不必計時輸入八個位 元0 一 8:1及8:2壓縮區塊109係耦合至1/〇緩衝器1〇3。依不同 具體實施例的需要，壓縮區塊1〇9提供_或8比2的一可 選擇壓縮比。壓縮區塊1〇9的輸出係耦合至⑽信號。壓 縮會接通，且所需的壓縮比係藉由將一預定控制字寫入至 適當暫存器而選取。 壓縮輸出提供每人個位元-位元、或每人個位元兩個位 元。在-具體實施例中，若所有八個位元皆係一，輸出係 邏輯一；若所有八個位元皆係零，輸出係邏輯零，且若八 129054.doc -10- 200842383 個位元不匹配，壓縮區塊109輸出係一高阻抗狀態。在另 一具體實施例巾’當八個位元不匹配時，—dram雙態觸 發會輸出。若八個位元不匹酉己，DRAM雙態觸發會從邏輯 一轉變成邏輯零。 一1傳輸多工器107係耦合至記憶體陣列1〇5。多工器 107係啟用測試配件以存取記憶體陣列1〇5的位元線。 圖2說明在圖i之記憶體裝置1〇〇中的一 1/〇掃描輸入路徑 的一具體實施例之方塊圖。輸人係包含串列Tm信號，該 信號係輸人至該等⑽掃描暫存器2⑽之…在所說明的具 體實施例中，™信號係輸人至_ 1/〇掃描暫存器細。 =號然後從DQ0 I/O掃描暫存器·連續向±透過其餘ι/〇 掃“暫存$ 201至207予以計時。每個暫存器至2〇7的輸 出係連續輸出至其個別DQx輸入緩衝器21〇至217。輸入緩 衝印103然後輸入至待測的記憶體陣列及/或邏輯電路 105 ° 圖3說明在^之記憶體裝置_中的一 ι/〇掃描輸出路徑 的一具體實施例之方塊圖。待測的記憶體陣列及/或邏輯 電路1〇5係耦合至DQ0至DQ7輸出緩衝器1〇3。個別緩衝器 至217係耗合至其個別1/〇掃描暫存器2至2❶來自 這些暫存器2隊2()7的資料係對TDq輪出連續計時。如前 返TDO輸出係搞合至測試配件，以將計時輸出測言；資料 與表初储存的已知資料相比較。 圖4說明如圖2及3所說明的一 1/〇掃描暫存器的一具體實 施例之方塊圖。此電路係提供只用於說明目的，實際上本 129054.doc 200842383 具體實施例可透過各種不同電路達成。
暫存器係包含用來鎖定資料的_0型正反器侧。資料係 透過-多工請輸入，其輸入係耦合至一並列輪入線盘 -串列輸入線。TMS信號輪至多工器4〇1的控制輪 入，以在如前述的並列模式與串列模式之間選擇。 J
TCK時脈信號係耦合至⑽時脈輸入，以使資料在㈣ 中計時。㈣的非反相輸出（q)之輸出為暫存器的串列輸 出° D-FF的反相輸出（Q*)係透過兩電晶體輸出電路彻、 4U輸出，且兩個電晶體輸出電路係充當在圖4的電路與並 列輪出之間的傳遞閘極電路。 1 一位準偏移器區塊403係耗合至TMS信號。位準偏移哭 ，將進入TMS邏輯信號轉譯成具有較高I偏壓的一輸出° 信號。為了說明之目的，内部vcc係設定在2 3 v，而外部 VCC可在2.7V與3.6V之間變化。 位準偏移器電路403的輸出係耦合至兩個反相器4〇5、 4〇6，兩個反相器係偏壓至外部vcc。這些反相器彻、 406係用於緩衝以幫助驅動傳遞閘極負載電路。當測試 核式具體貫施例未使用日寺，此電路·充當—傳遞間極電 路以阻擋來自DQ接點的反相器406、406。當記憶體裝 置的使用者在正常操作期間驅動DQ接點時，此避免電晶 體的任何潛在的正向偏壓。 如此電路之操作的範例，若TMS係邏輯高以選擇暫存器 的串列杈式，可選擇多工器4〇1的，，B"輸入，使得串列輸入 資料係從多工器4〇1輸出及輸入至該〇冲？ 4⑽。此資料係 129054.doc -12- 200842383 藉由TCK而在正反器中計時。 ㈣地，若由™S選擇並列模式係在-邏輯低，可選擇 多工态401的”A"輸入，並使用 · 士十二 使貝枓在D-FF 400中計 吋。來自D_FF 400的Q*輸出的_ 、i、f +日觯、輯呵輸出可接通下部11 通道包晶體408，而頂部p通道電曰
^ ,, 孟, 日日體409係關閉。低TMS #號接通p通道電晶體42〇， ...^ ^ ^ 通道电晶體421係關閉；如 、’// I上會呈現—高阻抗。時輸*係-邏輯 電晶體侧„，而㈣道電晶體彻係接通， 如此輸出一邏輯高信號。 圖5說明在一積體電路 ]大期間用於1/0壓縮的一方法 之具體貫施例之流程圖。該方、本γ _
4方法攸使用一高電壓將TMS 腳位501偏壓的測試模式 趄始開始，该向電壓係大於待 /、’J牙貝體电路的典型操作電壓。
⑺如，右Vcc係！ 〇 v，TMS 腳位可使用20 V來偏壓。 ^ TMS係在兩電塵時，eg*綠妙％ μ 才^線然後猎由將一指令寫入至 才曰令暫存器503而導致柄々Γ、、隹 上 ¥致低位準。當WE*腳位保持低位 準，且ALE腳位保持高位準時，一 & —叩 才日令然後寫入至一測試 暫存益505。此致能位址載 暫存裔。位址暫存器 、/Ή人位凡位址與八位元資料攔位。在一替代亘體 實施例中，-寫入保護腳位（WP)亦強迫在低位準，及連同 其他靜態控制腳位，以達成實質上相同的結果。 測試資料然後寫入至記_ # 心U體陣列/邏輯電路用於測試 5J>6。許多不同測試圖案可用作測試資料，例如全一、全 零、交替一及零、或其他測試圖案。 I29054.doc -13- 200842383 壓縮功能然後可使用將一位址與資料寫入至該測試暫存 為5 07而接通。當八位元資料攔位選擇用於資料壓縮的選 項％，八位兀位址欄位係暫存器的位址。在一具體實施例 中，这些選項係8:1壓縮、8:2壓縮、當測試資料失敗時的 一恶/冋阻抗條件、及當測試資料失敗時的dram雙態觸 發。 測忒貝料可從記憶體陣列/邏輯電路5〇8讀取。壓縮輸出 係才曰不失敗是否發生。例如，若讀取壓縮邏輯_，且所有 -已如測試資料寫A，測試便已通過。同樣地，若所有邏 輯零已如贼資料寫人，且讀取壓縮邏輯零，測試便已通 過右貝料不匹配，讀取三態條件或讀取DRAM雙態觸 發，此係取決於選擇使用。 藉由寫入至一特別暫存器509 ’測試器亦可存取一記憶 體單元位域。此可藉由使用包含適當資料位元的資料搁 位寫入適當暫存！I位址達成。例如，資料攔位的三個位元 允午透過圖1的8.1傳輸多工器1〇7存取記憶體陣列⑻的八 個位元線。 =兒月如圖5所述的-暫存器寫入操作的一具體實施例 μ才序圖。圖式的左邊說明暫存器位址寫入操作，而右邊 :明暫存器資料寫入操作。此操作係用來啟用不同壓縮方 卞、及存取Z 體陣列位凡線。位址對應於適當暫存器， 而資料對應於適當控制位元用於所需操作。 在TDI腳位上的連續輸入位址⑽至a?)係在皿的上升 邊緣上計日f輸人。當TMS係高料（指卜串列操作）、 129054.doc -14- 200842383 WE*係高位準、CLE係低位準、且在WE*係高位準之前 ALE係高位準時，此會發生。為了說明之目的，TCK具有 20 ns之週期。 在一預定延遲時間週期（即，47 ns)之後，暫存器資料 (D0至D7)會在TCK的上升邊緣上，在TDI腳位上係亦連續 * 計時輸入。在此週期中，TMS係高位準、WE*係高位準、 . CLE係低位準、且在下一 WE*脈衝的上升邊緣之前ALE係 高位準。在所說明的具體實施例中，整個暫存器負載操作 ⑩ 使用347 ns。 圖7說明如圖5所述的一指令/位址暫存器操作的一具體 實施例之時序圖。圖式的左邊說明指令暫存器循環，而右 邊說明位址暫存器循環。此操作係用來將一指令字寫入至 適當暫存器。例如，指令字可寫入至指令暫存器，以使 CE*進入低位準，或指令可寫入至測試暫存器以起始測試 操作。 具有20 ns時脈循環的TCK在TDI上連續將八位元指令資 ® 料（C0至C7)計時輸入。當TMS係邏輯高位準、WE*係邏輯 高位準、及CLE進入低位準兩個時脈循環時，此會發生。 • 當TMS及CLE仍然係高位準，且ALE係低位準時，WE* - 會在時脈的最後上升邊緣之後產生脈衝。位址循環然後藉 由在TCK之上升邊緣上計時輸入位址資料而開始。在兩個 時脈循環之後，CLE會進入低位準，及在四個時脈循環之 後，ALE會進入高位準。在所說明的具體實施例中，整個 暫存器負載操作在347 ns内發生。 129054.doc -15- 200842383 圖8說明一串列資料輸入操作的一具體實施例之時序 圖。圖式的左邊說明Byte〇的資料輸入，而右邊說明Bytel 的資料輸入。此操作係用來將測試資料連續載入至記憶 體，用於測試記憶體單元及/或邏輯電路。 當TMS及WE*係高位準且CLE及ale係低位準時，ByteO 係使用tck的上升邊緣予以連續計時輸入。在Byte0的最 後上升時脈邊緣之後約42 ns，WE*係脈衝低位準且 係實負上使用相同程序而計時輸入。 馨圖9說明一串列資料輸出操作的一具體實施例之時序 圖。圖式的左邊說明Byte〇的串列資料輸出，而右邊說明 Bytel的串列貢料輸出。此操作係用來從記憶體單元及/或 逯輯包路σ貝取測试資料，以將讀取資料與已知的儲存資料 相比較，以偵測故障的記憶體單元/邏輯元件。 、，在TMS進入鬲位準且RE*係脈衝低位準以啟用一串列資 料讀取操作之後，在TCK的上升邊緣上，D〇sD7可在td〇 φ 上计％輸出。CLE及ALE在此操作期間皆係低位準。在 ¥〇計時輸出之後，會回到低位準以結束並列載 入0 一 Bytel操作然後藉由RE*脈衝低位準起始。丁⑽會返回至 、 同位準，且D(^D?然後連續計時輸出。CLE及ALE在此操 作期間皆係低位準。 前述的時序圖係只為了說明之目的。替代具體實施例可 ’、有其他時間與信號關係。例如，tck的下降邊緣可使 用’以及在TCK的兩邊緣上計時。 129054.doc -16- 200842383 圖11根據前述I/O掃描架構說明一斷路/短路檢查的一具 體實施例之方塊圖。此架構允許測試斷路與短路，而不致 影響串列路徑的速度。此圖只顯示—1/0接點組態。其餘 I/O接點與I/O掃描暫存器係以實f上類似方法組態。 I/O掃搖暫存益1102並列輸入與輸出係耦合至接點 iioi。來自I/O掃描暫存器11〇2的輸入確保在ι/〇接點hoi 與輸入緩衝器1104之間的一路徑。來自1/〇掃描暫存器 m2的輸出確保在輸出緩衝器11()3與1/()接點iiqi之間的 一路徑。 圖10說明可合併如前述一記憶體裝置的一記憶體裝置 1000之功此方塊圖。纪憶體裝置1〇〇〇係耦合至一控制器裝 置1010。控制器裝置1010可為一微處理器、—記憶體控制 器、-測試配件控制器、或一些其他類型控制電路。記憶 體裝置1_與處理器1010形成一測試系統刪的部分。記 憶體裝置1G G G已簡化著重在幫助瞭解本發明的記憶體之功 能。 記憶體裝置包括記憶體單元1030的陣列，該記憶體單元 陣列包括快閃記憶體單元或―些其他類型非揮發性記憶體 f元。記憶體陣列1030係以列與行的排列來配置。記憶體 單元的每列的控制閘極係與一字線耦合，而記憶體單元的 ，極與源極連接係耦合至位H如在技術巾眾所周知， 單元與位元線的連接取決於陣列是否為一 nand 一 nor架構、一AND架構、或一些其他陣列架構。 一位址緩衝器電路测係提供以鎖定在位址輸人連接A() 129054.doc 17 200842383 至Αχ 1042上提供的位址信號。位址信號係藉由一列解碼 姦1044與一行解碼器1〇46來接收及解碼，以存取該記憶體 陣列1030。熟諳此項技術者應可瞭解，隨著本描述的效 血，位址輸入連接的數量係取決於記憶體陣列1 030的密度 與架構。即，位址之數目會隨著增加的記憶體單元計數與 增加的排與區塊計數而增加。
。己體裝置1000藉由使用感測放大器/緩衝器電路1〇5〇 來感測在記憶體陣列行中的電壓或電流變化，以讀取在記 憶體陣列1G3G中的資料。在—具體實施例中，感測放大 器/緩衝器電路係耦合成讀取及鎖定來自記憶體陣列1〇3〇 的一列資料。資料輸入與輸出緩衝器電路1〇6〇係包括用於 在複數個資料連接1062上與控制器1〇1〇的雙向資料通信。 寫入书路1 055係提供以將資料寫入至記憶體陣列。 β控制電路1〇7〇解碼在來自處理器1〇1〇的控制連接⑺”上 提供的信號（例如，ALE、CLE、CE*、RE*)。這些信號係 用來控制在記憶體陣列1()3〇上的操作，包括資料讀取、資 :寫入與抹除操作。控制電路107〇可為-狀態機、一定序 器或一些其他類型控制器。 乂暫存器咖係麵合至控制電路職。這些暫存器包括如 :返的指令、測試與壓縮選擇暫存器。此暫存器區塊1〇9〇 二可包括如詩記憶體裝置之操作與測試所需的其他暫存 在圖10說明的記憶體裝置 基本瞭解，且只是說明之目 已簡化以促進記憶體之功能的 的。記憶體的内部電路與功能 129054.doc -18- 200842383 的更詳細瞭解對於熟諳此項技術者係已知。替代具體實施 可匕括在其他類型電子系統中本發明的一具體實施例的 記憶體單元。 結論 概括而έ，在此討論的具體實施例在ι/〇掃描測試期間 致此脚位減少及1/〇壓縮。此方案允許解壓縮的資料移入 ，移出積體電路’而亦提供各種壓縮方案以在測試期間滅 少貧料之傳輸。除透過TDO腳位的解壓縮輸出外，本具髏 實施例提供用於解壓縮資料輸入，例如指令與位址。一額 外具體實施例提供用於類比位元線存取的一 8:1傳輸傳遞 閘極多工器。 雖然特定具體實施例已在此說明及描述，但是熟諳此項 技術者應该瞭解，思圖達成相同目的的任何配置可於顯示 的特定具體實施例中替換。本發明的許多調適對於熟諳此 項技術者係明白的。因此，此申請案係意圖涵蓋本發明的 任何調適或變化。明顯地本發明只侷限於下列申請專利範 圍及其等效物。 【圖式簡單說明】 圖1顯示在一積體電路中的一1/0壓縮設備的一具體實施 例之方塊圖。 ' 圖2顯示在一積體電路中的一 ϊ/()邊界掃描 具體實施例之圖式。 的- 圖3顯示在一積體電路中的一ϊ/〇邊界掃描輪出路徑的一 具體貫施例之圖式。 129054.doc -19- 200842383 圖4顯示如圖2盥n % 口n由 一所祝明的邊界掃描暫存哭的一具體實 施例之方塊圖。 @ ®5顯示在一積體電 岭之，則试期間用於I/O壓縮的一方法 之一具體實施例之流程圖。 圖6顯不在^一智在哭仓 ^ 臀存师寫入刼作期間所使用信號的一具體 實施例之時序圖。 圖7顯示在指令鎖定與位址鎖定循環期間所使用信號的 一具體實施例之時序圖。 圖8』不纟串列貢料輸人操作期間所使用信號的-具 體實施例之時序圖。 圖9顯示在一串列資料輸出操作期間所使用信號的一具 體實施例之時序圖。 圖10顯示一測試系統的一具體實施例之方塊圖。 【主要元件符號說明】 圖11顯不一斷路/短路檢查的一具體實施例之方塊圖。 100 101 103 105 107 109 ΪΠ 113 200 非揮發性記憶體裝置 I/O接點 I/O緩衝器 記憶體陣列 8:1傳輸多工器 8:1及8:2壓縮區塊 1:8延伸緩衝器 I/O掃描暫存器 I/O掃描暫存器 129054.doc -20. 200842383 201 I/O掃描暫存器 202 I/O掃描暫存器 203 I/O掃描暫存器 204 I/O掃描暫存器 205 I/O掃描暫存器 206 I/O掃描暫存器 207 I/O掃描暫存器 210 DQx輸入緩衝器 211 DQx輸入缓衝器 212 DQx輸入緩衝器 213 DQx輸入緩衝器 214 DQx輸入緩衝器 215 DQx輸入緩衝器 216 D Q X輸入緩衝為 217 DQx輸入緩衝器 400 D型正反器 401 多工器 403 位準偏移器區塊/位準偏移器電路 405 反相器 406 反相器 408 η通道電晶體 409 ρ通道電晶體 410 電晶體輸出電路 411 電晶體輸出電路 129054.doc -21 200842383 420 P通道電晶體 421 π通道電晶體 1000 記憶體裝置 1010 控制器裝置/處理器 1020 測試系統 1030 記憶體單元 1040 位址緩衝器電路 1044 列解碼器 1046 行解碼器 1050 感測放大器/緩衝器電路 1055 寫入電路 1060 資料輸入與輸出緩衝器電路 1062 資料連接 1070 控制電路 1072 控制連接 1090 暫存器 1101 I/O接點 1102 I/O掃描暫存器 1103 輸出緩衝器 1104 輸入緩衝器 129054.doc -22-

Claims (1)

  1. 200842383 十、申請專利範圍： 1. 一種在具有一待測邏輯電路的一積體電路中的一輸入/浐 出（I/O)壓縮設備，該設備包含： 轉換笔路’其係耦合至該邏輯電路，轉換裝置里有 一串列資料輸入，並調適成用以執行串列_並列及並列 串列轉換兩者，以將測試資料寫入至該邏輯電路，及從 該邏輯電路讀取測試資料；及 一壓縮電路，其係耦合至該轉換電路，用於輸出來自 該邏輯電路的該測試資料。 2. 如請求項1之設備，其中該待測邏輯電路包括一記怜體 陣列。 心 3. 如請求項1之設備，其進一步包括一 1/0緩衝器，其耦合 該轉換電路至壓縮電路。 4. 如明求項3之設備，其進一步包含一資料1/〇接點，其係 搞合至該I/O緩衝器。 ^ 5. 1明求項1之設備，其中該轉換電路係一 I/O掃描暫存 ，’其係耗合至-測試時脈信號、—測試模式選擇信 #υ、與一測試資料輸入信號。 ， 6. ::求項5之設備，其中該測試資料輸入信號 貧料信號。 Μ 7. 8. 沪：戈項5之設備’其中該測試模式選擇信號的一狀態 曰不—並列模式或一串列模式之一。 之設備’其中該轉換電路係進-步經組態成 Μ耦合至一測試配件。 129054.doc 200842383 9· 如明求項1之設備，其中該積體電路係一 體裝置，其係一 NAND快閃記憶體裝置或 憶體裝置之一。 非揮發性記憶 一 NOR快閃記 10. 11.
    12. 13. 14. 15. 16 如請求们之設備，其進一步包括〜甲…，其— 輸=係耦合至該測試資料，及一輸出係_合至複數個而 器，該延伸緩衝器經組態成用以從該測試資料接受 :料位元，並將该育料彳立元複製成複數個資料位元。 :明求項9之設備，其進_步包括：一讀取致能信號； 寫入致能信號；一位址鎖定致能信號；與一指令鎖定 致此L號，其係耦合至該記憶體裝置。 種用於測試具有一邏輯電路的一積體電路之方法，玆 方法包含： 伸緩 回應在一測試模式腳位上的電壓以起始一測試模式·， 將測試資料寫入至該邏輯電路； 接通壓縮電路，該壓縮電路係調適成用以壓縮來自 該邏輯電路的測試資料；及 讀取壓縮的測試資料。 如請求項12之方法’其中該電壓係大於該積體電路的— 供應電壓。 如請求項12之方法，抑 具進 步包括寫入至一預定暫存 器’以接通該壓縮電路。士明求項1 2之方法，其進一步包括在複數個壓縮比 選擇。 如明求項12之方法，其中若讀取所有邏輯一 該壓縮的 129054.doc 200842383 測試資料包含邏輯一；若讀取所有邏輯零，則包含邏輯 零；或當測試資料不匹配時，％包含一高阻抗狀態。 17·如请求項12之方法，其中若讀取所有邏輯一，該壓縮的 測5式資料包含邏輯一；若讀取所有邏輯零，則包含邏輯 零，或當測試資料不匹配時，則包含一 DRAM雙態觸發 條件。 1 8 · —種測試系統，其包括： 一測試控制器，用於產生測試控制信號，其包括：一 測忒知脈k號、一測試模式選擇信號、與一測試資料輸 入信號；及 一圯體裝置，其係耦合至該測試控制器，並回應該 等測試控制信號而操作，該裝置包含·· 一圯憶體陣列，其行係耦合至位元線； 複數個資料輸入/輸出（J/Q)接點； 複數個I/O掃描暫存器，其各耦合至一不同1/()接 點，各I/O掃描暫存器係調適成用以執行串列_並列及 亚列-串列轉換兩者，以回應該測試時脈信號、該測試 模式選擇信號、與該測試資料輸入信號，將測試資料 寫入至記憶體陣列，及從該記憶體陣列讀取測試資 料； ' 一 I/O緩衝器，其係耦合在各資料1/〇接點與該記憶 體陣列之間；及 〜 一壓縮電路，其係耦合至該複數個1/0掃描暫存哭， 用於以一可選擇壓縮格式將該測試資料從記憶體陣列 129054.doc 200842383 輸出。 19. 如請求項18之系統，其中該記憶體裝置進一步包含一傳 輸多工器，用於存取該等位元線。 20. 如請求項1 8之系統，其中該測試控制器係進一步調適成 用以接收從該壓縮電路輸出的串列測試資料。
    129054.doc
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