TW200839915A - Semiconductor die and package structure - Google Patents

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Wen-Liang Luo
Yung-Liang Kuo
Ming-Cheng Hsu
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Taiwan Semiconductor Mfg
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Description

200839915 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種積體電路，且特別關於具有穿透 石夕通孔（through-silicon vias)之堆疊半導體晶粒的製造與 封裝技術。 【先前技術】 從積體電路發明至今，由於多種電子零件（即電晶 體、發光二極體、電阻器、電容器等）的積集度持續改 善，半導體工業經歷快速成長。在積集度的改善主要在 最小結構尺寸上持續的減縮，以使更多元件可整合至一 晶片區。 上述積集度的改善本質上為二維，因為整合後的元 件所佔有的體積實際上是位於半導體晶圓的表面。雖然 由於微影技術的改進已在二維積體電路產生相當大的改 善，但在二維中，仍有物理限制。其中一個限制為需將 這些元件製造成最小化之尺寸。當需要放置越多元件於 一晶片時，則需要越複雜的設計。 為解決上述之限制因此了產生三維積體電路 (three-dimensional integrated circuits，3D 1C) 〇 使用三維 積體電路技術可達到較高的元件密度，且使連接的上限 到六層晶圓。因此，總線路長度顯著減少。介層孔的數 目也減少。因此三維積體電路技術有潛力成為下個積體 電路世代的主流技術。 0503-A32987TWF/daphne 5 200839915 /成二，，，㈣論電路的傳統方法也包m至晶圓連 接（die_t0_wafer)，其將複數個獨立的晶粒連接至-相同的 晶圓。晶粒至晶圓連接的優點為晶粒的尺寸可小 圓上之晶片的尺寸。穿透料孔⑽舰gh_sme θ曰
Tsv)也指穿透晶圓通孔(thr略wafervias)，其為使用來 連接晶粒中之積體電路與晶圓中之積體電路。第^圖顯 不-傳統包括穿切通孔之三維積體電路。晶粒4鱼6 堆疊在底部晶圓2之上，其中晶粒4與6以及底部晶圓2 各包括積體電路。穿透料孔8形成在晶粒 連 下方之晶圓2至上方之晶粒6。 運接 在晶粒4與6連接至晶圓2的上方後，執行一 探測（wafer probing)至堆疊的晶粒。只有在這些# 3曰 探針測試時才會進行封裝。藉由在早期辨^ = 堆疊的晶圓，可省下封裝的成本。-般而言，；1= 對晶粒4與6以及晶粒上晶圓2的獨立測試程式，： 生探測堆疊之晶粒的測試程式。然而，因為晶粒… 以及晶圓2為分別製造，其測試程式可能為了不同p 產生。例如’一些測試程式為UNIX系統，而—二 程式則為Window系統。因此合併這些程式:二 戰之任務。 飞义成極具挑 因此業界亟一種堆疊晶粒的改良測試方 構’以克服程式合併的困難。 ^、、、口 【發明内容】 0503-A32987TWF/daphne 6 200839915 本發明提供一種半導體晶粒，包括一迴路結構形成 在該半導體晶粒的一第一表面上。迴路結構包括：一第 一接合塾在該第一表面上；一第二接合墊在該第一表面 上，其中該第一及第二接合墊與該半導體晶粒中的積體 電路為電性分離；以及一導電結構與該第一與第二接合 墊為電性短路。 本發明另提供一種半導體封裝結構，包括一第二晶 粒連結至一第一晶粒上。第一晶粒包括一迴路結構，該 迴路結構包括：一第一接合墊在該第一晶粒的一第一表 面上；一第二接合墊在該第一晶粒的該第一表面上；以 及一導電結構與該第一與第二接合墊為電性短路。第二 晶粒包括一内連線結構包括：一第三與第四接合墊在該 第二晶粒的一第一表面上，其中該第三與第四接合墊分 別與該第一晶粒之該第一與第二該接合塾連接；一第一 與第二穿透矽通孔；以及一第五與第六接合墊位於一第 二表面，該第二表面為該第二晶粒之第一表面的相反 面。該第三與第五接合墊藉由該第一穿透矽通孔電性短 路，且該第四與第六接合墊藉由該第二穿透矽通孔電性 短路。 本發明提供另一種半導體封裝結構，包括一第一晶 粒；一第二晶粒連結至該第一晶粒上；以及複數個測試 結構形成穿過該第一與第二晶粒。各測試結構包括：一 迴路結構在該第一晶粒中。迴路結構包括：一第一接合 墊在該第一晶粒的一第一表面上；一第二接合墊在該第 0503-A32987TWF/dapline 7 200839915 一晶粒的一第一表面上；以及一導電結構與該第一與第 二接合墊為電性短路。各測試結構更包括一第三與第四 接合墊在該第二晶粒的一第一表面上，其中該第三與第 四接合墊分別與該第一晶粒的該第一與第二接合墊連 接；一第一與第二穿透矽通孔在該第二晶粒中；以及一 第五與第六接合墊位於一第二表面，該第二表面為該第 二晶粒之第一表面的相反面。該第三與第五接合墊藉由 該第一穿透矽通孔電性短路，該第四與第六接合墊。藉 由該第二穿透矽通孔電性短路。 本發明又提供一種形成半導體封裝結構的方法，包 括：形成一導電結構在一第一晶粒中；形成一第一接合 墊在該第一晶粒的一第一表面上，其中該第一接合墊與 該導電結構為電性連接；形成一第二接合墊在該第一晶 粒的一第一表面上。第一及第二接合墊與該半導體晶粒 中的積體電路元件為電性分離。 本發明還提供一種形成半導體封裝結構的方法，包 括：形成複數個迴路結構在該第一晶粒中，以及形成複 數個内連線結構於一第二晶粒中。各迴路結構包括第一 接合墊在該第一晶粒的一第一表面上；一第二接合墊在 該第一晶粒的一第一表面上；以及一導電結構與該第一 與第二接合墊為電性短路。各内連線結構包括一第三與 第四接合墊在該第二晶粒的一第一表面；一第一與第二 穿透矽通孔在該第二晶粒中；一第五與第六接合墊在該 第二晶粒的一第二表面上，該第二晶粒的第二表面與該 0503-A32987TWF/daphne 200839915 弟一晶粒的第一表面為相反面。該 由該W夕通孔電性短路。該第四與 由：：：穿透發通孔電性短路。此方法更包括連：該; -一日日粒至該第"一a jlVr r3 -U Μ 弟 曰曰粒上，且在各内連線結構中的ψ 接至在複數個迴路結構中之個別二 内連線結構之測試結構。 、'、口構…具有個別 =明實施例的優點包括減少堆疊晶粒 的稷雜度與增加摘測方向與錯誤排列的大小的能力。 更明本發明之上述和其他目的、特徵、和優點能 ^月頁純’下文特舉較佳實施例，並配合所附圖示， 作§羊細說明如下·· 【實施方式】 般而s，在連接晶粒及/或晶圓之前，會對晶圓上 的晶粒、進行測試與分類。也會對要與晶圓連接之晶粒進 :測4與7刀類。若一些晶圓上的晶粒沒有通過測試程 會將虛設晶粒連接在有問題的晶粒之上。因此在堆 豐後，經過連接與探測的晶粒（除了虛設晶粒），則認 定為良好晶粒。因此，若執行堆疊製程時無任何錯位 (nnSalignment)發生，則可合理期待堆疊的晶粒將正確地 運作。基於此分析，可將探測程序簡化。 第2A圖顯示本發明一實施例的剖面圖，其中測試結 構42穿越堆疊的晶粒。一已知良好晶粒24連接至晶粒 〇503-A32987TWF/daphne 9 200839915 晶粒22為晶圓2”一已知的良好晶粒。晶圓 20更包括更多晶粒，為了简 、， 日圓 μ六曰4 為了間化圖式，並未將其繪示於圖 在^ 4中形成—對穿透料孔26與28。穿透 心曰以電《接（短路）晶粒24第一側上的接合二^ 兵日日粒24第一侧上的接合墊32，、彳 相反侧。相似地，穿透石",W J與弟-侧為 牙处矽通孔28電性連接（短路）曰物 :第-側上的接合塾34,與晶粒24第 = 6。牙切通孔26、28與分別連接的接合墊3〇、32^4 與36形成一内連線結構。 盥4。晶3，，其包括上表面之接編 ，、 路4 31電性短路至接合墊38 i 4G。短路 I構31較佳包括形成在晶 由 與金屬線。在-較佳趣施㈣，屬化層中的介層孔 屬化層中形成的鋁線，以及兩個在至 38^ 40 如^ 層孔各自連接接合墊 3U至鋁、線。在一實施例中，短 於上金屬化層中的介層孔盘 菁31 了包括低 延伸至曰勒79沾I / 路結構31甚至可 為㈣：對卞的基底。在-實施例中，接合墊32與38 ，貝上對背，且接合墊36與40也為 連接晶粒2 4至晶粒2 2後，接合塾3 2幻、：：在 接觸，合墊％與40也較佳為互相接二4為互相 在日日粒24中的内連線結構金 形成測試結構42。在連接製程之後晶中的迴路結構 性連接（短路）接合㈣與34=^糾結構電 32與36中至少其-未與相對叙接且接合塾 丧口墊38與4〇連接， 〇503-A32987TWF/daphne 10 200839915 則接合墊30與34會成為電性分 1他位於日物伤0/1 隹因此，可預期的是 ”他位於s曰粒22與24之間的連接（未顯示）也 二b對應的堆疊晶粒因此報廢。在第2a圖的實施例中曰，若 =超出W卜則發生電性分離，们為接合塾& =與:。的寬度(或長度）。若接合墊3。與34為 接，則將會對相對應之堆疊的晶粒進行封裝。 各堆疊的晶粒可形成如爸〇 Λ ^ 社椹。笛π心— 圖所示之複數個測試 冓弟沈圖頰示弟以圖之實施例的上視圖，苴中上 視面是取自橫跨過線Α_Α，的一平面。在一= :A、A與A的測試結構42形:::： ::粒的各角洛。需注意的是，在圖中接合塾32與 :偏：相對應的接合墊38貞*，但它們可能 =在㈣晶粒的角落形成測試結構的優點為，、若錯= 女f卢&〜人 對曰曰粒22作相對旋轉’則錯位的 大小在角洛區會更顯著。此外’角落區可具有更 用的空間可容納測試結構。在其他 外，測試結構42可形成在堆疊晶粒的其他位置角洛 而言’接合塾的尺寸比連接穿透石夕通孔大。秋 的接合墊與穿透石々福力咏 、貝上為相同大小 豆中垃人韻、 弟3圖顯示一實施例的剖面圖， ’、· 口 ％與36及接合墊38與40具有一實質上相 = ^W2(及—相同長度）。在此實、錯 接合整30與34則為電性分離。如此-來 了拎供一較高準確性的錯位偵測。 〇5〇3-A32987TWF/daphn, 11 200839915 、在第4圖中，接合墊32與36的寬度W3小於穿遂 石夕通孔^與28的寬度％，因此錯位该測準確性較高。 在上述實施例中，可發現錯位的大小。為了改善後續的 連接製程必須確定錯㈣方向。第5圖㈣—實施例的 上視圖，其中上視面是取自晶粒24與22 (見第2A圖） 之門的接σ邛。此貫施例包括複數個測試結構，其具 2分重疊的接合墊。在堆疊晶粒之左上方角》落的測試 7 42!包括接合墊32與％從相對應的接合墊％與 =左下方位移。接合墊32與36屬於上層晶粒％ , ’而接 5 i 38與4〇則屬於下層晶粒22。假設接合墊32、36、 38與40具有一尺寸w ’而介於接合塾％與％及相對 應的接合墊38與40之間的重疊區具有一尺寸％,，合上 層晶粒24朝較低方向及/或左邊方向錯位（如圖示於 W時，測試結構42ι的電性連接損壞。然而，若上層曰 粒24朝較高方向及/或又邊方向錯位（如圖示），只；： 錯位大小超過2W_W，時職結構42]的紐連接才 因此測試結構在上方左側角落對於上層間晶粒^朝 向較低及/或左邊方向位移的錯位更靈敏。同樣地 測試結構422的接合墊32與36從對應的接合㈣鱼了 it:::外’在其他角落剩餘的測試結構具有部分重 豐的接合墊。測試結構423與424個朝向_方向位 此測試結構42的連接狀態顯示錯位的方向 ^因 試結構422與424不連接，而測試結構42】盥〇 右測 則已知錯位朝向右邊。 η 3為連接’ 〇503-A32987TWF/daphn< 12 200839915 有才候堆宜晶粒的錯位小於允許錯位的最大值，因 制:視，正¥ B日粒，但仍須對錯位進行暸解以改善連 妾衣f王第6圖續不與第5圖相似之實施例，除了額外 U j、°構5G外（為了簡潔只顯示-個）。測試結構50 的重宜尺寸較佳與測試結構42不同。在—實施例中，於 42中之重疊區的尺寸w，與最大的允許錯位相 f，因此_結構42可用來判定產生的堆疊晶粒是否為 良好的堆疊晶粒。於測試結構50中的重疊區之尺寸w” /於尺寸W，且測試結構5〇的連接狀態可用來改善其 後的連接製程。例如，若在測試結構5〇中的一些電路途 徑損壞，而測試結構42的電路途經沒有損壞，則表示錯 位是^ W，，與W，之間。再者，可形成四個賴結構50 =堆$晶粒的各個角落，且每個職結構從其他測試結 構彺一方向位移。 在弟7圖中，晶粒52堆疊於晶粒24上。晶粒μ較 k包括與晶粒24實質相同的内連線結構。在晶粒52中 ^内連線結構較佳為實質上與晶粒Μ中之内連線結構對 使上方接合墊54與56可與相對的接合墊3〇與％ 私f生連接，其更連接至晶粒22中之迴路結構。藉此， 偵測晶粒52對位於下方之晶粒24的錯位。第^圖更顯 不一額外的迴路結構58在晶粒24中，其中迴路姓構^ 連接至穿透料孔6〇與接合墊62。在各堆疊晶粒°中（匕 了頂部之晶粒）具有迴路結構的優點是，甚至在晶: 粒之後仍可發現錯位的位置大小與方向。例如，若 13 〇503-A32987TWF/daphne 200839915 ，=電性分離，則錯位發生在晶粒52盘2 右接合墊62為電性短路，而接電“與 日】。…、、 離，則錯位發生在晶粒24與22之間。〃為電性分 對於顯示於第5 _實施例， 測試結構中的接合 且夕们日日粒，在 • !」具有一父替位移®安· shift pattern)。— 0 木（alternating p ~例如，弟8圖顯示在晶粒2 合墊實質上對齊，且在曰物1位22與52中的接 然而連接在一起㈣人:人4中的接合墊為對齊。 丧在起的接合墊只有部分對齊。 本發明之實施例具有許多優點。首先， 曰 的測試顯著地簡化。因為 、隹宜日日粒 若無錯位發生，則不已知良好晶粒， :ί;因此測試成本與上市時效縮短。第二，可二: 宜晶粒之錯位大小盥方尚。拉W 性進-步改善。*此’可使連接製程的準確 、雖然本發明已以較佳實施例揭露如上，然其 二：定本發明，任何熟習此技藝者，在不脫離：發明之 精神和範圍内，當可作些許之更動與潤飾，因此本發明 之保瘦粑圍當視後附之申請專利範圍所界定者為準。 〇5〇3-A32987TWF/daphne 14 200839915 【圖式簡單說明】 晶粒之傳統封裝結構。 本發明一實施例的剖面圖與 第1圖顯示一包括堆疊 、第2A與2B圖分別顯示 上視圖。 立乐4 有接合墊與？透料孔❹m結構的 口j面^其中接合墊的寬度小於穿透矽通孔的寬度。 第5與6圖顯示本發明一實施例的上視圖，其 试結構的接合墊為錯位。 、 第7與8圖顯示多於兩個晶粒的堆疊。 【主要元件符號說明】 2〜晶圓； 4、6〜晶粒； 8〜穿透矽通孔； 20〜晶圓； 22、24、52、64〜晶粒； 26、28、60〜穿透矽通孔； 30、32、34、36、38、40、54、56、62〜接合塾； 31〜短路結構； 42、42〗、422 ' 423、424、50〜測試結構； W1〜接合墊32、38、36與40的寬度（或長度）· W2〜接合墊32與36及接合墊38與4〇實質上相同 的寬度（或相同的長度）； 15 0503-A32987TWF/daphne 200839915 W3〜接合墊32與36的寬度； W〜接合墊32、36、38與-40的尺寸； W’〜介於接合墊32與36及相對應的接合墊38與 40之間重疊區的尺寸； W’，〜於測試結構50中的重疊區之尺寸； 58〜額外的迴路結構。 0503-A32987TWF/daphne 16

Claims (1)

  1. 200839915 十、申請專利範厨·· i 一種半導體晶粒，包括： 一第一表面； 一迴路結構，包括： 一第一接合墊在該第一表面上，· 一弟二接合墊在該第一表面上，並一 接合墊與該半導體晶粒_的積體電路A、+ 弟— -導带r 7積版电路為電性分離；以及 2 與該第—與第二接合墊為電性短路。 該導電結構二鄉Μ 1韻敎铸體絲，其中 金屬線位於一金屬化μ中· 複數個第一介層孔與^第 線與該第—接合墊；m …金屬線連接該金屬 複數個第二介層孔與複 — 線與該第二接合墊。〃 *弟一孟屬線連接該金屬 括_ 料範目帛1項所叙料體㉟粒，更包 括知數—路結構，彼此不連接，各包括：更包 上；—弟—額外的接合墊在該半導體晶粒的該第-表面 上，2:;外=合塾在該半導體晶粒的該第-表面 的積體魏為額=接合塾與該半導體晶粒中 電性=外的導電結構與該額外的第—與第二接合塾為 °5〇3>A32987TWF/daphne 17 200839915 4. 如申請專利範圍第3項所述之半導體晶粒，其中 該第一與第二接合墊與該複數個迴路結構分佈在該半導 體晶粒的不同角落。 5. 如申請專利範圍第1項所述之半導體晶粒，更包 括： 一第一與第二穿透矽通孔 一第三接合墊與一第四接合墊在該半導體晶粒的第 一表面上；以及 一第五與第六接合墊在該半導體晶粒的一第二表面 上，該第二表面與該第一表面為相反面，其中，該第三 與第五接合墊藉由該第一穿透矽通孔電性短路，且該第 四與第六接合墊藉由該第二穿透矽通孔電性短路，且其 中該第一及第二穿透矽通孔與該半導體晶粒中之積體電 路為電性分離。 6. —種半導體封裝結構，包括： 一第一晶粒包括一迴路結構，該迴路結構包括： 一第一接合墊在該第一晶粒的一第一表面上； 一第二接合墊在該第一晶粒的該第一表面上；以及 一導電結構與該弟一與弟二接合塾為電性短路， 一第二晶粒連接至該第一晶粒上，其中該第二晶粒 包括一内連線結構，包括： 一第三與第四接合墊在該第二晶粒的一第一表面 上，其中該第三與第四接合墊分別與該第一晶粒之該第 一與第二該接合墊連接； 0503-A32987TWF/daphne 18 200839915 罘 mi 牙透矽通孔；以及 弟五與弟六接合塾 一— 的該第-表面的相;^表面於該第二晶粒 該第三盥窠石妓人拥* 牙处石夕通孔， 通孔，P接:塾為電性短路，且藉由該第二穿透破 °Λ弟四與第六接合墊為電性短路。 其二第6項f述之半導體封裝結構， 電性分離，日兮〜—°墊與㈣—晶粒中的積體電路為 體電路為電性分離。 晶粒中的積 ^如ΐ請專·圍第6項所述之半導 其中該弟—與第二接合 衣、、口構， 合墊對齊。 ，、貝上刀別與該弟三與第四接 9·如申請專利範圍第 其中該第—盥笫人豳、 、心千V脰封裝結構， 分對齊。4一接合塾分別與該第三與第四接合塾部 1 〇·如申清專利範圍第 構，更包括: 心9項所叙半導體封裝結 弟二晶粒連接至該第 包括衩數個第一内連線結構 第四晶粒連接至該第 包括複數個第二内連線結構 、晶粒上，其中該第 以及 晶粒上，其中与Γ楚 、Τ "亥弟四晶粒 其各與該複數個第—内連 旦粒 aa 線結構之—對齊並㈣個弟-内連 線結構中的内料的複數個第—内連 的内連線與该複數個第二内 内連線以一方而扭# ^ 口傅甲對應的 方向錯位，该方向與該 lu乐内連線結 〇503-A32987TWF/daphn( 19 200839915 構中其餘内連線的錯位方向不同，且其中該第一與第二 接合墊與該複數個第一内連線結構之一的接合墊對齊， 且該第五與第六接合墊與該複數個第二内連線結構之一 的接合墊對齊。 11. 如申請專利範圍第6項所述之半導體封裝結 構，其中該第二晶粒更包括一迴路結構與該第二晶粒之 第二表面上之額外的接合墊連接。 12. 如申請專利範圍第6項所述之半導體封裝結 構，其中該第一晶粒為一晶圓，且該第二晶粒為一分離 的晶粒。 13. —種半導體封裝結構，包括： *一弟"一晶粒， 一第二晶粒連結至該第一晶粒上；以及 複數個測試結構穿過該第一與第二晶粒，其中各測 試結構包括· 一迴路結構在該弟' 晶粒中’包括· 一第一接合墊在該第一晶粒的一第一表面上； 一第二接合墊在該第一晶粒的一第一表面上；以及 一導電結構與該第一與第二接合墊為電性短路； 一第三與第四接合墊在該第二晶粒的一第一表面 上，其中該第三與第四接合墊分別與該第一晶粒的該第 一與第二接合墊連接； 一第一與第二穿透矽通孔在該第二晶粒中；以及 一第五與第六接合墊位於一第二表面，該第二表面 0503-A32987TWF/daplme 20 200839915 為該第二晶粒之第一矣 接合塾藉由穿^的相反面，其中㈣三與第五 六接人執—山》 通孔電性短路，且該第四與第 、口错由該第二穿透矽通孔電性短路。 構，其巾專利範圍第13項所述之半導體封I結 上八^ =各測試結構中，該第三與第四接合墊實質 刀人該第一與第二接合墊完全對齊。 15·如申請專利範圍第13項所述之半導體封裝結 μ 口 構中，該第三與第四接合墊 上分別與該第-與第二接合墊部分對齊。 墊只貝 構，L6’中：：請專利範圍f 13項所述之半導體封裝結 ^/、中在该各測試結構中，其中該第-、第二、第-與弟四接合墊的每 弟一 孔之剖面的尺寸。、μ上接近該第―與第二穿透石夕通 構，專利範圍第13項所述之半導體封裝結 ，、中在翁測試結構中，其中該第— 二弟四接合墊的尺寸實質上小於該第-與第二；透：； 孔之剖面的尺寸。 牙透矽通 18.如申請專利範圍第13項所述之半導體 構’其中該複數個測試結構中、… 構方:該第-測，構的該第三:第: 為朝方二測試結構的該第-與第三接合墊 W如申料財㈣^不同。 構，13項所述之半導體封裝結 ，、中忒知數個測試結構中包括一第一與第 Aj2987丁WF/daphne 21 200839915 構，而該第一測試結構的該第三與第一接合 -重疊尺寸，而該第二測試結構的該第三與㈡4 具有一第二重疊尺寸實質上不同於該第-重疊尺寸。 2 0 ·如申請專利範園筮 構，其中該複數個測試結構：、u半導體封裝結 該第-與第二晶粒的一角茨i四個測試結構各形成在 每個該第三與第—接人:，且在該四個測試結構中的 接°墊以不同方向錯位。 τ自〕 0503-A32987TW/daphne 22
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