TW200814073A - Semiconductor memory device containing antifuse write voltage generation circuit - Google Patents

Semiconductor memory device containing antifuse write voltage generation circuit Download PDF

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Hiroyoshi Tomita
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Description

200814073 九、發明說明： t發明所屬之技術領域】 相關申請之相互參考 本申請案是依據2006年8月16日申請之日本專利申請 5 號第2006-221774案並主張其優先權，其整體内容納入於此 做為參考。 發明領域 本發明係關於一種含有反熔絲寫入電壓產生電路之半 導體記憶體裝置，並且尤其是關於一種半導體記憶體裝 10置，於其中反熔絲寫入電壓產生電路之電路尺度被降低。 發明背景 在一大容量半導體記憶體中，尤其*DRAM，多餘的 記憶體被提供以增加產量，並且其中出現缺陷位元的行數 15或字組利用多餘的記憶體被取代。進一步地，在半導體記 憶體中，在記憶體内部產生的高電位内部電源供應之位準 精細地被調整或輸出電晶體之阻抗精細地被調整。多餘的 記憶體之取代藉由將指示哪一缺陷位元將被取代之位址資 訊寫進入-ROM中而被進行，並且藉由將精細調整資訊寫 20入該R〇M中，位準或阻抗之精細調整同時也被達成。 種溶、、、糸ROM已經廣泛地被使用於R〇M中，以供在製 造處理程序取後階段寫入資訊。例如，這被說明於日本專 利申請公開序號第Ο7,7"2案、日本專利申請公開序號第 2004-13930案中。換言之，所需的資訊藉由μ射照射_ 5 200814073 熔絲兀件並且吹風及切割該熔絲元件而被寫入。 此熔絲元件ROM具有以下之限制。因此，需要大尺度 之雷射照射裝置並且熔絲融化僅可在晶圓階段被進行。 因此，一反熔絲元件ROM最近已被建議取代該熔絲 5 R0M。反熔絲具有基本上相同於電容器之組態。在一非寫 入狀態中，該反熔絲的二個端點是打開的，並且如果寫入 被進行，則電容器之介電質層被短路並且該等二個端點是 在短路狀態。利用該反熔絲技術，表面區域將可較低於溶 絲技術，大雷射照射裝置成為非必需的，寫入可藉由内部 10產生的高電壓被進行，因此寫入可在組裝處理程序之後被 進行，並且產量可被增加。一種使用此反熔絲之記憶體裝 置被說明，例如，在日本專利申請公開序號第丨丨-^的^案 中。 L 明内3 15 發明概要 反熔絲寫入需要相對高的電壓應用。因此，用於反熔 絲寫入之咼電壓產生電路必須被提供於記憶體裝置内部 中。因為用於寫入之所需的電壓是較高於自外面被供應的 外部電壓之位準，該高電壓產生電路藉由利用震盪器被產 20生的時脈而驅動一個泵電路並且藉由提高外部電源供應而 產生高電壓。 但疋，因為該反溶絲寫入電壓是顯著地較高於外部電 源供應，因此果電路尺度必須被增加，其在整合觀點上是 一種缺點。此外，這反熔絲寫入電壓在製造處理程序中是 6 200814073 必需的，但在尋常操作中是非必需的。因此，增加寫入電 壓產生電路之電路尺度亦是非必需的。 因此，本發明之一目的是提供一半導體記憶體裝置， 於其中反溶絲寫入電壓產生電路之電路尺度被降低。 進一步地，本發明另一目的是提供一種半導體記憶體 裝置，於其中供用於反熔絲寫入而利用高電壓產生電路所 產生之電壓被穩定化。 本發明另一目的是提供一種半導體記憶體裝置，於其 中用於反熔絲寫入之高電壓產生電路的提升時間被縮短並 且因此避免造成與其結合的内部記憶體之影響。 為了達成上述之目的，本發明，依據其第一論點，提 供一種半導體記憶體裝置，其具有一第一内部電源供應產 生電路，其用於提升該外部電源供應電壓而產生一第一内 邠電源供應；被供應該第一内部電源供應之一記憶體核 心；被寫入預定資訊之一反熔絲記憶體；以及一寫入電壓 產生電路，其用於提升該第一内部電源供應而產生一反熔 絲寫入電壓。 利用此一組態，寫入電壓產生電路使用該第一内部電 碌供應（其是較高於被產生以供在記憶體核心中使用的外 部電源供應）以產生較高的寫入電壓。因此該寫入電壓產生 電路之電路尺度可被降低。多種型式之資訊，例如，缺陷 記憶胞(其將被多餘的記憶胞所取代)之資訊、在内部電源供 應產生電路的位準調整上之資訊、以及輸出電路的阻抗調 整之資訊被儲存在該反熔絲記憶體中。那些型式的資气 200814073 中’對於缺陷記憶胞補救之缺陷記憶胞資訊的寫入不只是 在晶圓測試期間被進行，同時也在組裝之後的封裝測試期 間被進行。 在上述之第一論點的組態之較佳實施例中，第一内部 5電源供應產生電路被控制為一種緩慢模式，於該模式中， 當該記憶體是在一備用狀態時，導致將被提升之第一内部 電源供應位準追隨一所需的位準之一反應操作速率被減 低，並且被控制為一快速模式，於該模式中，當該記憶體 是在一致動狀態時，該反應操作速率被增加並且第一内部 10電源供應位準被穩定化在所需的位準；並且在反熔絲寫入 期間強行地被控制為快速模式。結果，在反熔絲寫入期間， 第一内部電源供應位準被穩定化，藉由提升該第一内部電 源供應被產生的寫入電壓同時也被穩定化，並且反熔絲寫 入之可靠度增加。 在上述第一論點之組態的另一較佳實施例中，該第一 内4電源供應產生電路被控制，以便當記憶體是在致動狀 態時，提升第一内部電源供應至一第一電位，並且以便在 反溶絲寫入期間，提升該第-内部電源供應至較高於第一 電位的第二電位。結果，作為提升操作的來源電壓之第一 20内邛電源供應被設定為較高於在尋常操作期間之電壓。因 此，寫入電壓產生電路之電壓可在一短的區間之内被提升 為寫入電壓並且電路尺度可被降低。 在一記憶體裝置中，於其中該第一内部電源供應被使 用於記憶體核心中的字組線驅動電源供應並且一自更新控 200814073 制電路被提供，其當電源被導通時在預定週期執行一更新 操作，該控制被進行以便在反熔絲寫入期間阻止自更新控 制電路之操作。即使該第一内部電源供應被提升至較高的 第二電位，藉由阻止自更新控制電路之操作，可防止，例 5如，以第二電位驅動字組線以及記憶胞電晶體故障的負面 影響。 、 在上述第一論點之組態的另一較佳實施例中，一種高 電壓外部端點被提供以供施加用於反熔絲寫入的高電壓， 並且在晶圓測試中，寫入電壓產生電路之輪出被設定為高 10阻抗狀態，用於寫入之高電壓自高電壓外部端點被施加， 並且反溶絲寫入被進行，而且在組裝之後的封裝測試中， 藉由寫入電壓產生電路被產生之供用於寫入的高電壓被施 加並且反溶絲寫入被進行。 4 了達成上述之目的，本發明，依據其第二論點，提 t、種被％力口外4電源供應電壓的半導體記憶體裝置， 該裝置具有：-第-個内部電源供應產生電路，其用於提 升該外部電源供應電壓而產生一第一内部電源供應；被供 應該第一内部電源供應之一記憶體核心；被寫入預定資訊 之-反熔絲記憶體；以及一寫入電壓產生電路，其用於提 2〇升該第-内部電源供應而產生一反溶絲寫入電壓，其中寫 入至該反㈣記賴之—反熔絲是顧施加該反熔絲寫入 電壓至該處而達成。 為了達成上述之目的，本發明，依據其第三論點，提 供-種被施加-外部電源供應電壓的半導體記憶體裝置， 9 200814073 該裝置具有··-第-個内部電源供應產生電路，其用於提 升該外部電源供應電壓而產生_第_内部電源供應；〆第 二内部電源供應產生電路1用於產生較低於自該外部電 源供應電壓的該第-内部電源供應之—第二内部電源供 5應，-記憶體核心，其具有_記憶體陣列，於其中一字組 線利用第-内部電源供應被·_，並域第二内部電源供 應被連接到-記憶胞之-電容器；一反熔絲記憶體，被安 置於該記憶體陣列中之缺陷仅元補救資訊被寫入於其中； 以及一寫入電壓產生電路，其用於提升該第一内部電源供 10應以產生-反溶絲寫入電壓，其中該反溶絲寫入電屢被施 加至該反熔絲記憶體之一反熔絲以達成至該處之寫入。 本發明可降低寫入電壓產生電路之電路尺度，該寫入 電壓產生電路產生將在寫入反熔絲記憶體期間被施加之電 壓。 15圖式簡單說明 第1圖是本發明實施例之半導體記憶體裝置的結構圖。 第2圖展示本發明實施例之半導體記憶體裝置中的内 部電源供應圖形。 第3A和3B圖展示記憶體核心電路及其操作波形圖。 20 第4圖是本發明實施例之反熔絲記憶體寫入控制電路 的操作流程圖。 第5圖是反溶絲寫入電壓產生電路之結構圖。 第6圖是Vrr控制電路之電路圖。 第7圖是反熔絲記憶體電路之電路圖。 10 200814073 第8圖是第一内部電源供應產生電路之電路圖。 第9圖是第一内部電源供應產生電路之電路圖。 第10圖展示内部電源供應產生電路22之上升電壓Vpp 的波形圖。 5 第11A和11B圖是展示本發明實施例之更新操作阻止 的結構圖。 第12圖展示内部電源供應產生電路22之上升電壓Vpp 的波形。 第13圖是展示本發明實施例在晶圓測試和封裝測試之 10間的關係之流程圖。 C實*方式;2 較佳實施例之詳細說明 本發明實施例將參考下面所附加之圖形被說明。但 是’本發明技術範疇是不受限制於這些實施例並且包含在 15申請專利範圍中被說明之内容以及其等效者。 第1圖是本發明實施例之半導體記憶體裝置的結構 圖。在一記憶體核心10内部，被提供具有一般之記憶胞MC 的一般記憶胞陣列i 2和具有多餘的記憶胞rMc之多餘記憶 胞陣列13 ' 一列解碼器14、一字組線驅動電路16(其驅動利 2q 田 該列解碼器所選擇之字組線WL)、一預充電感應放大電 路18(其將一位元線bL預充電並且感應一讀取位準）、以及 ~仃選擇-輪入/輸出電路2〇(其選擇一位元線並且進行資料 輪入/輪出）。該輸入/輸出電路2〇被連接到一資料輸入/輸出 端點DQ。進一步地，記憶胞陣列12、13具有多數個字組線 11 200814073 WL以及多數個位元線BL，並且由一個電晶體和一個電容器 所構成之記憶胞mc、rmc被提供在該等字組線和位元線交 會處。 進一步地，為了操作該記憶體核心10，記憶體裝置同 5時也具有一個第一内部電源供應產生電路22(其藉由提升 外部電源供應Vdd而產生第一個内部電源供應以及一 個第二内部電源供應產生電路24(其自該外部電源供應· 產生一穩定化之第二内部電源供應Vii)。如在下面之說明， 如果-字組線WL被選擇，其利用第—内部電源供獻卯被 10驅動。進一步地，記憶胞電容器之相對電極被連接到第二 内部電源供應Vii之一中間電位Vii/2。預充電電路i 8將位元 線BL預充電至Vii/2位準。 -記憶體核.讀制電賴㈣記顏核心lG的多個操 作，例如，寫入和讀取操作。進一步地，一自更新控制電 15路28控制更新操作’其包含卫作線驅動、感應放大器致動、 以及反應於利用震靈器30在一預定週期產生的觸發信號而 經由該記憶體核心控制電路26之連續地再寫入。通常，當 外部電源供應Vdd被啟動時，自更新啟動信號⑽確保一 致動位準並且啟動該震盈器3〇,而且該更新操作在該預定 20 週期被重複。 第2圖展示本發明實施例之半導體記憶體裝置中的内 部電源供應。於該圖形中，時間對應於橫座標被緣圖並且 電壓對應於縱座標被繪圖。當電源供應開始時，外部電源 供應vdd隨著時間而上升。被展示於第ι圖中之第一内部電 12 200814073 源供應產生電路22提升該外部電源供應vdd且產生第一内 部電源供應Vpp，並且第二内部電源供應產生電路24自該外 部電源供應Vdd而產生電源供應Vii。在虛線之間的範圍25 是被標準允許之一外部電源供應Vdd之電壓範圍，並且第一 5和第二内部電源供應Vpp、Vii之電位在這範圍中是固定。 弟3圖展示一 §己憶體核心電路以及其操作波形。記憶體 之操作將參考被展示於第3B圖中之操作波形而被說明。首 先，一預充電電路PRE將位元線BL、/BL預充電至一預充電 位準Vii/2。在此預充電狀態中，字組驅動器16驅動該字組 10線WL以使之上升至第一内部電源供應Vpp。結果，記憶胞 MC之電晶體被導致以導通，並且電容器之電荷流出而進入 位元線BL。這圖形展示一種狀態，於其中一H位準被儲存 在記憶胞MC中；位元線BL之電位藉由該記憶胞電晶體之導 通狀態而稍微地被增加。因此，如果感應放大器SA被致動， 15 在該H端上之位元線BL被驅動至第二内部電源供應vii，並 且在參考端上之位元線/BL被向下拉移至接地電位Vss。進 一步地，藉由再次地降低字組線WL至接地電位Vss，在位 元線BL的Η位準狀態被儲存在記憶胞MC内部之電容器中。 因此，字組線WL被驅動至第一内部電源供應Vpp之高 20位準，以便在Η端上設定被寫入記憶胞MC之電容器的寫入 位準為該内部電源供應Vii，並且以便在讀取期間充分地輸 出該被寫入之位準Vii進入位元線BL。換言之，驅動該字組 線之第一内部電源供應Vpp被設定為較高於在記憶胞内部 之電源供應的第二内部電源供應Vii。 13 200814073 返回至第1圖，在本發明實施例中，半導體記憶體裝置 具有含有多數個反熔絲之反熔絲記憶體電路4〇。用於藉由 使用一夕餘°己fe胞以補救一缺陷§己憶胞的位址資訊被寫進 入該反熔絲記憶體電路40。此外，用於精細地調整利用内 5部電源供應產生電路22、24被產生之内部電源供應值準的 設定資訊以及用於精細地調整輸入/輪出電路2〇之阻抗的 設定資訊同時也可被儲存在該反炼絲記憶體電路中。 一反熔絲基本上具有一電容器結構，於其中二個端點 是在一種開放狀態，但是當一高電壓被施加在二個端點之 !〇間時，則電容器之介電質層斷開，因而二個端點被短路。 被施加以短路該反熔絲之一寫入電壓Vrr利用一内部寫入 電壓產生電路44被產生。該寫入電壓Vrr必須具有一電位， 例如，自幾伏特至大約10以及數個伏特。因此，利用寫入 電壓產生電路44被產生之反熔絲寫入電壓Vrr具有較高於 15 第一内部電源供應Vpp之一電位。 進一步地，在本發明實施例中，除了用於施加外部電 源供應Vdd之電源供應端點21之外，另外提供用於施加一外 部寫入電壓EVrr之外部端點45，並且在晶圓測試中，該外 部寫入電壓Evrr可自外部端點45被施加。 20 在本發明實施例中，該反熔絲寫入電壓產生電路44提 升該被提升之第一内部電位Vpp以產生反熔絲寫入電壓 Vrr(其是較高於這第一内部電源供應Vpp)。該第一内部電源 供應Vpp藉由第一内部電源供應產生電路22(其提升該外部 電源供應Vdd)而被產生。因此，因為該寫入電壓產生電路 14 200814073 44藉由提升較而於該外部電源供應之第一内部電源供 應Vpp(而不是提升該外部電源供應而產生該寫入電壓 Vrr’故包含用於提升之粟電路的提升電容器數量和容量可 被減少並且電路尺度可被降低。 5 目此’在本發_實施财，第-内部電源供應產生 電路22藉由提升該外部電源供應Vdd而產生第-内部電壓
Vpp ’並且寫人電壓產生電⑽藉由提升該第—内部電壓 Vpp而產生該反熔絲寫入電壓Vn>。 進y地，該5己憶體裝置同時也具有一反溶絲記憶體 10寫入控制電路42’當進人該反熔絲記憶體之寫入被進行 守以龟路致動5亥反熔絲寫入電壓產生電路44並且控制該 第-内部電源供應產生電路22為一特殊操作模式。如果具 有預疋位準之一反溶絲寫入模式信號AFMe被施加至用 於寫入的一外部端點41，則該反熔絲記憶體寫入控制電路 15 42被致動。作為反應，該反熔絲記憶體寫入控制電路42設 定該Vpp内部電源供應產生電路22為一特定模式，致動該反 熔絲寫入電壓產生電路44。該第一特定模式是一種快速模 式，其是被快速模式信號VppA所控制之Vpp内部電源供應 產生電路22之快速椒式。弟二特定模式是一種内部電源供 20應Vpp被增加高於記憶體尋常操作期間的模式；這模式利用 一高-電壓模式信號VppH而被控制。進一步地，該反熔絲記 憶體寫入控制電路42輸出一自更新停止信號8尺出8，當該 Vpp内部電源供應產生電路22被設定為一特定模式並且該 内部電源供應Vpp成為較高時，該自更新停止信號則停止該 15 200814073 自更新操作以便防止該字組線机藉由此—高内部電源供 應vPP被驅動並且防止該記憶胞電晶體被損壞。結果，該自 更新操作被阻止並且藉由-字組驅㈣轉動該字組線 WL之操作被阻止。 5 進步地，該反熔絲寫入電壓產生電路44被控制以藉 由來自該反溶絲記憶體寫入控制電路Μ之一反溶絲模式信 號AFMl而啟動該提升操作。反應於該反炫絲模式信號 AFMi，寫入電壓產生電路44控制該輸出％為一反熔絲讀取 位準Vpp、接地位準、以及高感應狀態。 10 反應於一選擇信號Af s e 1，該寫入電壓Vrr被施加至該反 熔絲記憶體電路4 0並且對於所選擇之反熔絲的寫入被進 行。該被寫入的資料Wdata被供應至一行選擇電路2〇並且被 使用於切換關於一多餘記憶胞之資訊。另外地，該被寫入 的資料同時也可被使用作為用於内部電源供應產生電路 15 22、24的電位位準調整之設定資訊或作為用於寫入電壓產 生電路44的一電位位準調整之設定資訊（此等組態不在圖 形中被展示）。 第4圖是一種流程圖，其展示本發明實施例之反熔絲記 憶體寫入控制電路的操作。如果該外部反熔絲模式信號 20 AFMe被施加至該外部端點41，則該反熔絲記憶體寫入控制 電路42啟動該反熔絲寫入操作。首先，將被寫進入該反熔 絲記憶體的寫入資訊自一外部測試裝置(S1)被抽取。接著， 被包括在虛線方塊中之步驟S2、S3、S4在寫入電壓產生電 路44的提升操作被啟動之前(S5)被執行。 16 200814073 首先，該寫入控制電路42供應一致動模式信號¥;?1)八至 該Vpp内#電源供應產生電路22並且控制該Vpp内部電源 供應Vpp產生電路22為一致動模式，亦即，為一快速模式。 該Vpp内部電源供應產生電路22被控制為一致動模式並且 5當該記憶體是在一致動狀態時則以具有快速反應特性之模 式而操作。具有一快速反應特性之模式是一種模式，於其 中如果該提升内部電源供應Vpp隨著記憶體核心的操作而 減少，則電路快速地反應於此減少並且進行内部電源供應
Vpp之一提升操作，因而防止其下降。相反地，當該電源供 Π)應vpp隨著提升操作升高時，_路快速地反應至這增加並 且停止該電源供應Vpp之提升操作，因而防止這電源供應增 加高於所需的位準。另-方面，當該記憶體是在一備用模 式時，該Vpp内部電源供應產生電路22被控制為一非致動模 式並且以具有-緩慢反應特性之模式而操作。結果，電力 15 消耗可被減少。 進-步地，因為反熔絲寫人操作在贼階段中被進 行，該記憶體是在-備用狀態。但是，因為該寫入電壓加 是自該提升内部電源供應Vpp被產生，故該v卯内部電源供 應產生電路22被控制為-致動模式，亦即，為—快速模式， 於其中該反應操作在反熔絲寫入期間以_高的速率料 行，以便保持該寫入電壓Vrr在—足夠的位準並且防止在寫 入時缺陷的發生。 … 接著，該反熔絲寫入控制電路42輪出自更新停止传號 SRdis並且強行地設定該自更新操作為—停止模式(s3) = 17 200814073 言之，該外部電源供應v d d在反熔絲寫入期間被致動，但是 如果該外部電源供應Vdd在記憶體裝置中被開始，則一自更 $引動信號SRen自動地確定一引動狀態。在該相同時間， 震盡器3G開始震盪，—觸發信號對於各個固定週期被輸 5出’並且該自更新控制電路28執行一自更新操作。因此， 在本發明實施例中，寫入控制電路42強行地被設定為一停 止核式’因而該自更新操作不被進行。該停止信號也可以 被施加至該自更新控制電路28。 進步地，寫入控制電路42藉由高電壓模式信號VppH 1〇而設定該Vpp内部電源供應產生電路22iVpp位準為較高 於尋常位準(S4)。Vpp内部電源供應產生電路22之Vpp位準 依據該高-電壓模式信號VppH而精細地被調整並且被增加 為哥吊A位準之上。藉由增加該Vpp位準，由寫入電壓產生電 路44被產生之提升電壓之寬度可被降低並且電路尺度可被 降低或用於提升之時間可被縮短。該内部電源供應V卯被供 應至記憶體核心10並且被使用於字組線WL之驅動電源供 應。因此，内部電源供應Vpp的高電壓被施加至記憶胞電晶 體之閘極電極。但是，因為自更新操作停止，字組線不在 記憶體核心内部被驅動並且在記憶體核心上被增加之Vpp 2〇 位準所造成的影響可被消除。 最後，寫入控制電路42藉由反熔絲模式信號AFMi而控 制寫入電壓產生電路44的提升操作之啟動(S5)。結果，寫入 電壓產生電路44提升該提升内部電源供應Vpp為較高位準 並且產生寫入電壓Vrr。寫入至反熔絲記憶體40接著被執行 18 200814073 (S6) 〇藉由施加該提升之寫入雷懕 电IVrr，進入反熔絲記憶體 4〇中被選擇之反熔絲的寫入择作姑治> _ 呆作破進仃。這寫入操作包含 利用該寫入電壓Vrr之寫入以及拾 A久檢查該被寫入之資料的讀 取。 5 如上面之㈣’因為該VPP内部電源供應產生電路22 已經被設定為-快速反應模式，故該Vpp被保持在一穩定的 位準。更進-步地，因賴Vpp已經被設定為較高於尋常之 -位準，故使寫人電壓產生電路44之提升操作便利化。進 一步地，即使VP維準被設定為較高於尋常位準，因為自更 10新操作在此設定形成之前被停止，故防止記憶胞電晶體因 經由字組線的高Vpp產生之損壞。 反溶絲寫入電壓產生電路44、反炼絲記憶體電路40、 以及Vpp内部電源供應產生電路22將於下詳細地被說明。 第5圖疋反熔絲寫入電壓產生電路之結構圖。該反熔絲 15寫入電壓產生電路44具有一Vrr提升電路440、一Vrr電壓控 制電路450、以及一 Vrrh產生電路452。該Vrr提升電路44〇 具有一限制器電路441，（其是由一運算放大器442、一回授 電阻器Ra、以及一可調整電阻器Rb所構成）、一震盪電路 444(其反應於來自運算放大器442之一引動信號εν而震 20盪）、一四相時脈產生電路446(其自該震蘯電路444所產生之 一時脈而產生一四相時脈並且將時脈位準自電源供應Vdd 之位準轉換為提升電源供應Vpp之位準）、以及一提升泵電 路448(其利用該四相時脈CLK而被提升）。該提升内部電源 供應Vpp被供應至該提升泵電路448，並且該提升操作藉由 19 200814073
Vpp位準之四相時脈CLK至該反熔絲寫入電壓位準而被進 行。該提升泵電路448，如於下面說明第8圖之所示，是由 二極體和電容器所構成之尋常的泵電路。但是，因為提升 是自該提升内部電源供應Vpp被進行，電容器之數量或容量 5可被減少並且電路尺度可被降低。 在限制器電路441中，該被提升之寫入電壓Vrr藉由回 授而經由電阻器Ra被返回，並且一節點N1之位準（於其中該 寫入電壓Vrr利用電阻器Ra和Rb被分壓)被輸入運算放大器 442中。一預定參考電壓Vref被輸入運算放大器糾2之多於 10 一個的輪入中。節點N1之電位藉由運算放大器442之操作而 被控制，以便匹配於參考電壓Vref。換言之，如果節點川 之電位成為較小於參考電壓Vref，則引動信號拉^確保一個 Η位準並且震盪電路44之震盪操作開始。結果，提升泵電路 448之提升操作開始。如果該寫入電壓Vrr因此升高，則節 15點N1之笔位同時也升鬲，並且如果這電位超出該參考電壓
Vref’則引動信號EN確保一個£位準並且震盪電路料之震盪 操作停止。 可凋整電阻器Rb在測試期間利用調整信號TEST而被 調整為所需的數值，因而被產生之寫入電壓Vrr位準被監 20控，並且確保一最佳位準之調整信號被寫進入該反熔絲記 憶體電路443中。-旦調整結束，則該電阻器Rb之電阻數值 利用來自反溶絲記憶體電路443之調整信號而被設定。 在寫入電壓產生電路44中，該Vrr提升電路440使得輸 出電壓Vrr達到被增加的寫入電壓位準，並且該Vrr控制電路 20 200814073 450，首先，控制該輸出電壓為電壓Vpp以供讀取反熔絲 記憶體，其次，在除了反熔絲寫入區間之外的一週期中， 控制該輸出電壓Vrr為接地，並且，第三，則控制輸出電壓 Vrr之端點為一高阻抗，以便在晶圓測試期間輸出自外部端 5 點45被施加的一外部反熔絲寫入電壓EVrr。該Vrr控制電路 450依據反熔絲寫入模式信號AFMi之狀態而進行上述之控 制。 進一步地，Vrrh產生電路450利用電阻器以分割在寫入 電壓Vir和提升内部電源供應Vpp之間的電壓，以產生其之 10 一中間電壓Vrrh。於寫入電壓Vrr尚未被提升之週期中，在 電源被導通的時間，反應於一信號p〇n，該Vrrh產生電路450 輸出該提升内部電源供應V p p作為該媒體電壓Vir h。 第6圖展示Vrr控制電路之電路圖。Vrr控制電路450設定 Vr r提升電路4 4 〇之輸出端點\「打為:(1)在反熔絲寫入期間為 15被提升之寫入電壓，（2)在反熔絲讀取期間（寫入之確認）則 設定為一電壓Vpp-Vth，（3)在晶圓測試期間於自外部端點45 施加外部寫入電壓EVrr的時間，則設定為一高阻抗，並且 (4)在記憶體正常操作期間則設定為一接地電位。 由電晶體Ql、Q2、Q3所構成之電路產生上述(4)之狀 20 態。Vrrh(Vpp<Vrrh<Vrr)電壓被施加至電晶體Q1之閘極， Vpp電壓被施加至電晶體Q2之閘極，並且自該反熔絲模式 信號AFMi被產生之控制信號CNT1被施加至電晶體Q3之閘 極。當該控制信號CNT1是在一L位準並且電晶體Q3被斷電 時，如果一高電壓Vrr直接地被施加至電晶體Q3，則其有時 21 200814073 將導致電晶體Q3之損壞。因此，電壓Vrr利用電晶體Q1、 Q2被分壓。如果控制信號CNT1為一Η位準，則電晶體Q3 被切換為導通並且輸出端點Vrr被向下移動至接地電位 Vss 〇 5 電晶體Q4之電路產生上述（2)之狀態。一控制信號 CNT2自反熔絲模式信號AFMi被產生並且當其為一 η位準 時，電晶體Q4被切換為導通並且該輸出端點Vrr被設定為
Vpp_Vth電壓。結果，被寫入之反溶絲的讀取被進行並且寫 入被確認。 10 當電晶體Q3、Q4是在斷電狀態時，Vrr提升電路440進 行一提升操作，因而被提升之電壓在輸出端點Vrr被產生(如 上述（1)之狀態），並且如果V1T提升電路440停止，則輸出端 點Vrr為一高阻抗狀態（如上述(3)之狀態）。 第7圖是反熔絲記憶體電路之電路圖。二位元反熔絲 15 AF1、AF2被展示在第7圖中。該反熔絲AF1是由一第一端點 Nil(其連接於MOS電晶體之源極和汲極端點）以及閘極之 第二端點所構成。寫入電壓產生電路44之輸出端點Vrr被連 接到第一端點Nil。進一步地，電晶體qu、q12、q13被串 連在接地VSS和反熔絲AF1之閘極電極之間。Vrrh電壓被施 20加至電晶體Q11之閘極，Vpp電壓被施加至電晶體Q12之閘 極’並且選擇信號AFsel被施加至電晶體Q13之閘極。 將經由一範例而說明反熔絲AF1，如果寫入電壓Vn•被 施加至端點N11並且選擇信號Afsel為一H位準，因而電晶體 Q13在寫入期間被切換為導通，寫入電壓Vn·被施加在反熔 22 200814073 絲AF1閘極以及源-汲極之間，並且反熔絲之閘極氧化物薄 膜破裂。電晶體Qll、Q12具有一分壓功能，以至於當選擇 信號AFsel是在一L位準並且電晶體Q13被斷電時，由於藉由 具有一電容器結構之反熔絲AF1使耦合動作被產生，故一高 5電壓Vrr不直接地被施加至電晶體Q13。換言之，當電晶體 Q13被斷電時，一 vrr-Vrrh電壓被施加在電晶體QH閘極和 沒極之間’而一 Vrrh-Vth-Vpp電壓被施加在電晶體Q12閘極 和沒極之間，並且一Vpp-Vth-Vss電壓被施加在電晶體Q13 閘極和;及極之間。因此，一两電壓不被施加至那些電晶體。 10 在項取模式中’讀取模式之電壓Vpp被施加至端點
Nil ’並且節點N12之電壓被檢測。如果寫入已結束，則節 點N12為一高電壓位準，並且如果寫入尚未結束，則節點 N12為一低電壓位準。 反熔絲AF2進行相同的操作，但是選擇信號人以以是不 15同於该反熔絲Apl。這選擇信號AFsel是對應至第4圖之寫入 資訊(S1)的資料信號。 第8圖和第9圖是第一内部電源供應產生電路之電路 圖。第8圖疋分解圖並且第9圖是展示快速和緩慢模式之電 路圖。第8圖展示之Vpp内部電源供應產生電路22是由一限 20制器電路22卜一震盪器224(其藉由被安置於限制器電路中 之一運算放大器222的輸出被操作且被控制）、以及一泵電 路228(其反應於震盪器之一輸出時脈€]1&而進行一提升操 作）所構成。該運算放大器222藉由快速模式信號VppA被控 制為-快速模式或緩慢模式。進一步地，被安置於限制器 23 200814073 電路221中之電阻器R2藉由高電壓模式信號VppH被調整為 一低電阻值，並且提升電壓Vpp被設定為一高位準。 相似於第5圖之寫入電壓產生電路，泵電路228之提升 電壓Vpp藉由回授被返回至限制器電路221，該提升電壓 : 5 VPP利用電阻器sIU、R2被分壓，並且節點N2之電壓被施加 ' 至運算放大器222之一個輸入端點。一參考電壓Vref被施加 至運算放大器222之另一輸入端點。電阻器R2是由多數個電 _ 阻器R21至R24所構成並且可改變地藉由選擇電晶體Q31至 Q33而被設定。進一步地，電晶體Q31至Q33之一個藉由被 10施加至解碼器229之二位元設定信號的解碼結果而被切換 為導通並且電阻|§ R2之電阻值被設定。 運算放大器222之輸入節點N2操作，以便匹配於參考電 壓Vref。如果提升電壓Vpp升高，則運算放大器輸出之引動 信號EN為一不引動狀態(L位準），震盪器224被停止，並且 15提升操作被停止。如果提升電壓Vpp被使用於記憶體核心中 _ 並且減少，則運算放大器輸出之引動信號EN再次為引動狀 態(H位準），震盪器224被激勵，並且提升操作再次開始。 因此，提升電壓Vpp在參考位準之上及之下震盪。 如果可改變地可設定之電阻器R2的電阻值被設定為低 * 20的，則節點N2之分壓位準減少。因此，控制被進行，因而 提升電壓Vpp升高。另一方面，如果電阻器R2之電阻值被 设定為尚的，則節點N2之分壓位準升高。因此，控制被進 行，因而提升電壓Vpp下降。 二種型式之設定#號被施加至解碼器229。第一種作號 24 200814073 是在測試期間被施加的一種調整信號TEST，第二種信號是 來自反熔絲記憶體電路223之一種調整信號ADJ，並且第三 種信號是在反熔絲寫入期間被施加的高-電壓模式信號 VppH。在測試處理程序中，一狀態藉由第一調整信號TEST 5 而被檢測，於其中被產生之提升電壓Vpp為一所需的值，並 且調整信號ADJ被儲存在記憶體電路223中。接著，在尋常 操作中，電阻器R2之電阻值藉由調整信號ADJ被設定。另 一方面，在反熔絲寫入期間，電阻器R2藉由高-電壓模式信 號VppH而被設定為較低於尋常值，並且提升電壓Vpp被設 10 定為較高於尋常值。 解碼器229、電晶體Q31-Q33、以及電阻器R2(R21-R24) 之組態也是相同於第5圖所展示之寫入電壓產生電路。 一個一極體Dl、D2以及電容器cb之所組態的電路，如 第8圖所展示’是供用於泵電路228之一種基本組態，並且 15外部電源供應之位準藉由震盪器224之輸出時脈CLK而 被提升。這泵電路之組態同時也可被施加至第5圖之寫入電 壓產生電路的泵電路。但是，在第5圖的情況中，被視為一 提升來源之電源供應是該被提升之第一内部電源供應 Vpp，而不是外部電源供應Vdd。 20 帛9圖展示對應至内部電源供應產生電路22之快速模 式(致動模式）以及緩慢模式（非致動模式）的一種組態。一限 制器電謂是由供用於該緩慢模式之一限制器電路 222s、Rls、R2s以及供用於快速模式之限制器電路而、 Rif、R2f所構，並且震”同時也是由於該緩慢 25 200814073 模式之一震盪器224s以及供用於該快速模式之一震盪器 224f所構成。依據快速模式信號VppA，選擇電路220致動運 算放大器222s、222f之一個，因而切換至緩慢模式或快速模 式。第8圖展示可調整電阻器R2s、R2f。 5 供用於缓慢模式之限制器電路被組態，因此電阻器Rls 被設定為高的，對於在提升電壓Vpp中之改變的反應是緩慢 的，並且運算放大器222s之操作速率同時也是緩慢的，如 下面之說明。相反地，供用於快速模式之限制器電路被組 態，因而電阻器Rif被設定為低的，對於在提升電壓Vpp中 10 之改變的反應是快速的，並且運算放大器222f之操作速率 同時也是高的。如果快速模式信號VppA是在快速模式(致動 模式），則運算放大器222f操作，但是運算放大器2228則停 止。相反地，如果快速模式信號VppA是在一種緩慢模式（非 致動模式），運算放大器222s操作，但是運算放大器222f則 15 停止。 進一步地，緩慢端之震盪器224s產生一低頻時脈，並 且快速端之震盪器224f則產生一高頻時脈。 第10圖是一運算放大器之電路圖。運算放大器222s、 222f具有電流源之一N通道電晶體Q40，N通道電晶體Q41、 20 Q42(檢測電壓及參考電壓Vref被施加至其之節點N2s、 N2f)，P通道電晶體Q43、Q44(其構成一鏡電路），以及電晶 體Q45、Q56(其構成一輸出反相器）。如果檢測電壓N2s、 N2f是較小於參考電壓Vref，則輸出ΕΝ為一 Η位準(引動）。 相反地’如果檢測電壓是較高於參考電壓Vref，則輸出εν 26 200814073 為一 L位準（不引動）。 電流源電晶體Q40在其快速端上之運算放大器中具有 一尚的電流值，並且在緩慢端上之運算放大器中具有一低 的電流值。在快速端上之運算放大器以較高的速率操作。 5利用快速模式信號VPPA被產生之選擇信號VppA-s、VppA-f 被供應至電流源電晶體Q40之閘極，具有一導通電流源之運 异放大器為一操作狀態，並且具有一非導通電流源之運算 放大器為一備用狀態。在該備用狀態中，輸出£>1為一乙位 準並且作為其目標之震盪器停止。 10 第11圖展示内部電源供應產生電路22之提升電壓Vpp 的一波形圖。第11A圖展示具有一低反應速率之模式並且第 11B圖展示具有一高反應速率之模式。在第11A圖展示之緩 慢模式中，限制器電路之反應速率是低的且震盪器頻率同 時也是低的。因此，當提升電壓Vpp相對於參考數值¥尺大 15大地減少時，電壓增加操作接著開始，其中如當該提升電 壓大大地超出該參考數值時，該電壓增加操作則停止，並 且在此電壓增加期間之增加斜率是小的。結果，該提升電 壓Vpp以相對於參考數值VR作為中心而大大地上下波動。 另一方面，在第11B圖展示之快速模式中，限制器電路 2〇之反應速率是高的並且震盪器之頻率同時也是高的。因 此’如果提升電壓Vpp成為稍微地較低於參考數值VR，則 提升操作即時地被開始，並且當提升電壓稍微地超出該參 考電壓時，該提升操作亦即時地被停止；在此提升期間之 增加斜率是大的。結果，該提升電壓Vpp以相對於參考數值 27 200814073 VR作為中心而稍微地上下波動。因此，在該快速模式中， 因為提升電壓Vpp之位準被保持接近於參考數值乂尺，自電 壓Vpp被產生之寫入電壓vrr同時也被保持接近於標準數值 並且可避免因電壓減少所引起之寫入損壞。 5 帛12®是展示本發明實施例之更新操作如何被阻止的
結構圖。這圖形展示震盤器3〇(其藉由自更新供電信號级印 被開始）、-自更新控制電路28(其藉由使用震盈器被產生之 脈作為觸發^虎而執行該自更新操作）、以及記憶體核 心控制電路26 ;這三個構件已在以圖中被展示。藉由對照 1〇於第1圖之組態，在第12圖展示之範例中，來自自更新控制 電路28之-控制化號反應於來自反炼絲記憶體寫入控制電 路42之自更新分止^號SRdis而藉由and閘讲皮停止，並且 在記憶體核心10中之自更新操作被阻止。 15 20 ”第13®是-難簡，其展示本發明實施例在晶圓 试和封裝測試之間的關係。除了在晶圓階段操作測試 外’在被組裝狀態中之操作測試最近已經成為重要的。 其是二多晶片封裝(MCP)，於其中二組相同的晶片被她 且被谷納，而且兩晶片之端料被連接賴裝之外部; “曰έ並且在-系統封裝(s i p)中不同的晶片被堆疊並且一 1 曰曰片之端點被連接到其他晶片上而且不連接到已經被領; =裝之外部端點上。於此裝置中，多數個晶片必須幻 衣處理程序中«設，該«成本是高的並且被封裝之^ 2 °°的I位成本也是高的。因此，相對於在組裝之後ό 封裝測試中被檢測之缺失，-補救策略是所需的。 28 200814073 於本發明實施例之反熔絲記憶體的情況中，可能在内 部產生寫入電壓Vrr並且即使在包裝之後亦可進行寫入該 反熔絲記憶體中。因此，反熔絲記憶體可有效地被安裝在 具有一高附加價值之上述的裝置上。 5 如果在第13圖展示之測試處理程序中利用晶圓測試 S21被檢測出一缺陷，則外部寫入電壓EVrr自外部端點必被 施加並且該缺陷位址資訊被寫入該反熔絲記憶體中，而不 必使用所包含之反熔絲記憶體寫入控制電路42或寫入電壓 產生電路44(S22)。進一步地，補救用之良好晶片被組裝作 10為上述之MCP或SiP封裝（S23)。由於在組裝處理程序中之壓 .力施加，單一位元缺陷或其類似者有時發生在記憶胞陣列 内部。因此，操作測試在封裝測試S24中被進行以檢測該缺 陷（S25) ’並且如果該缺陷被檢測出，則一反溶絲寫入模式 信號AFMe自外部端點41被施加並且該缺陷位址被寫進入 15該反熔絲記憶體中（S26)。在這時間，寫進入該反熔絲將藉 由被包含之寫入電壓產生電路44所產生的寫入電壓Vrr而 被進行並且該缺陷被補救。該被補救之封裝作為良好的產 品被裝運(S27)。 如上面之說明，藉由本發明實施例，用於寫入反溶絲 20 5己憶體之寫入電壓產生電路提升在記憶體核心中被使用之 提升電壓Vpp以產生寫入電壓Vrr。因此，藉由比較於提升 自外部電源供應Vdd被進行之情況，其電路尺度可被降低。 此外’在寫入模式中，藉由設定產生提升電壓Vpp之内部電 源供應產生電路22的反應速率為一快速模式（致動模式）以 29 200814073 便穩定化該提升電壓Vpp，並且藉由在具有停止自更新口 狀態中設定該提升電壓Vpp使之較高於尋常值，使得寫入作 壓產生電路之尺度可進一步地被降低並且到達電壓拇加2 準之時間可被縮短。 9 5 【圖式簡單說明】 第1圖是本發明實施例之半導體記憶體裝置的結構圖。 第2圖展示本發明實施例之半導體記憶體裝置中的内 部電源供應圖形。 第3A和3B圖展示記憶體核心電路及其操作波形圖。 1〇 第4圖是本發明實施例之反熔絲記憶體寫入控制電路 的操作流程圖。 第5圖是反熔絲寫入電壓產生電路之結構圖。 第6圖是Vrr控制電路之電路圖。 第7圖是反熔絲記憶體電路之電路圖。 15 第8圖是第一内部電源供應產生電路之電路圖。 第9圖是第一内部電源供應產生電路之電路圖。 第10圖展示内部電源供應產生電路22之上升電壓Vpp 的波形圖。 第11A和11B圖是展示本發明實施例之更新操作阻止 20 的結構圖。 弟12圖展tf内部電源供應產生電路22之上升電壓Vpp 的波形。 第13圖是展示本發明實施例在晶圓測試和封裝測試之 間的關係之流程圖。 30
200814073 【主要元件符號說明】 10…記憶體核心 12…記憶胞陣列 13…多餘的記憶胞陣列 14…列解碼器 16…字組線驅動電路 18…預充電-感應放大電路 20···行選擇-輸入/輸出電路 2l···電源供應端點 22…第一内部電源供應產生 電路 24…第二内部電源供應產生 電路 26…記憶體核心控制電路 28…自更新控制電路 30…震盪器 41…外部端點 42…反熔絲記憶體寫入控制 電路 44…反溶絲寫入電壓產生電路 45…外部端點 221…限制器電路 222…運算放大器 223…反熔絲記憶體電路 224…震盪器 228…系電路 229···解碼器 440…Vrr提升電路 441···限制器電路 442…運算放大器 443…反熔絲記憶體電路 444…震盪電路 446…四相時脈產生電路 448…提升泵電路 450···νιτ電壓控制電路 452…Vrrh產生電路 40…反熔絲記憶體電路 31

Claims (1)

  1. 200814073 十、申請專利範圏： L 種被施加一外部電源供應電壓的半導體記憶體裝 置’其包含有： 第一内部電源供應產生電路，其用於提升該外部 5 电源供應_而產生-第-内部電源供應; 被供應該第—内部電源供應之一記憶體核心； 被寫入預定資訊之一反熔絲記憶體 ;以及 一寫入電壓產生電路，其用於提升該第一内部電源 供應而產生一反熔絲寫入電壓，其中 10 寫入至該反熔絲記憶體之一反熔絲是利用施加該 反熔絲寫入電壓至該處而達成。 2·依據申請專利範圍第丨項之半導體記憶體裝置，其中 該第一内部電源供應產生電路被控制為一緩慢模 式’於該模式中，當該記憶體是在一備用狀態時，導致 15 將被提升之第一内部電源供應位準追隨一所需的位準 之一反應操作速率被減低；並且被控制為一快速模式， 於該模式中，當該記憶體是在一致動狀態時，該反應操 作速率被增加；並且 該半導體記憶體裝置進一步地含有一反熔絲寫入 20 控制電路，以供在反溶絲寫入期間控制該第一内部電源 供應產生電路為該快速模式。 3·依據申請專利範圍第1項之半導體記憶體裝置，其中 當該記憶體是在一致動狀態時，該第一内部電源供 應產生電路提升該第一内部電源供應至一第一電位，並 32 200814073 且 該半導體記憶體裝置進一步地含有一反熔絲寫入 控制電路，用以供控制該第一内部電源供應產生電路， 因而在反熔絲寫入期間該第一内部電源供應上升至較 5 高於該第一電位之一第二電位。 4. 依據申請專利範圍第3項之半導體記憶體裝置，其中 該第一内部電源供應被使用為該記憶體核心中之 一字組線驅動電源供應，並且 該半導體記憶體裝置進一步地含有一自更新控制 10 電路，當電源被導通時，其依序地以一預定週期執行記 憶胞之一更新操作；並且其中 該反熔絲寫入控制電路進行控制，以便在反熔絲寫 入期間阻止該自更新控制電路之更新操作。 5. 依據申請專利範圍第1項之半導體記憶體裝置，其進一 15 步地含有： 一高電壓外部端點，較高於該第一内部電源供應位 準之一外部反熔絲寫入電壓被施加至該處，其中 在一晶圓測試中，該寫入電壓產生電路之一輸出被 設定為一高阻抗狀態，該外部反熔絲寫入電壓自該高電 20 壓外部端點被施加以進行在該反熔絲記憶體中之寫 入，並且在組裝之後的一封裝測試中，利用該寫入電壓 產生電路被產生之一反熔絲寫入高電壓被施加以進行 在該反熔絲記憶體中之寫入。 6·依據申請專利範圍第1項之半導體記憶體裝置，其進一 33 200814073 步地含有： 弟一内部電源供應產生電路，其自該外部電源供 應電壓而產生具有一固定位準之一第二内部電源供 應，該第二内部電源供應被供應至該記憶體核心；並且 該第一内部電源供應具有較高於該第二内部電源 供應之一位準。 7·依據申請專利範圍第2項之半導體記憶體裝置，其中 10 15 20 該第一内部電源供應產生電路具有一震盪器、一泵 電路（其藉由該震盪器所產生之一時脈而提升該第一内 部電源供應至該反溶絲寫入電壓）、以及一限制器電路 (其監視該第-㈣電源供應之—電位，如果該監控電 位成為較低於一預定參考數值時則設定該震盪器為一 操作狀’並且當該監控電位超^該參考數值時則設定 該震盪器為一不引動狀態），其中 小在該緩慢模式中，該限制器電路之反應速率被減 並且在該&速;^式巾’該限制器電路之反應速率被 增加而更快於該緩慢模式。 8·依據申請專利範圍第3項之半導體記憶體裝置，其中 該第-内部電源供應產生電路具有—震盪器、一果 電路(其藉由該震盪器所產生之一時脈而提升該第一内 二電源供應至該⑽絲寫人轉）、以及—限制器電路 、監視該第一内部電源供應之-電位，如果該監控電 =成為較低於該财參考數值_設定該震璽器為一 始乍狀態，並且當《控電位如該參考數值時則設定 34 200814073 該震盪器至一不引動狀態），其中 當該記憶體是在該反熔絲寫人狀態時，該限制器電 路之該預定參考數值的有效位準被設定為較高於當該 記憶體是在該致動狀態時。 5 9·依據申請專利範圍第1項之半導體記憶體裝置，其中該 反炼絲記憶體之反熔絲是由將一 M0S電晶體的源極和 汲極短路的第一個端點以及閘極的第二個端點所構 成，並且該寫入藉由在該等第一和第二端點之間施加該 寫入電壓而被達成。 10 1〇·依據申請專利範圍第9項之半導體記憶體裝置，其中在 該反熔絲寫入之後，該第一内部電源供應電壓被施加在 該等第一和第二端點之間並且該被寫入狀態被讀出。 11· 一種被施加一外部電源供應電壓的半導體記憶體裝 置，其包含有： 15 一第一個内部電源供應產生電路，其用於提升該外 部電源供應電壓而產生一第一内部電源供應； 一第二内部電源供應產生電路，其用於產生較低於 自該外部電源供應.電壓的該第一内部電源供應之一第 二内部電源供應； 20 一記憶體核心，其具有一記憶體陣列，於其中一字 組線利用第一内部電源供應被驅動，並且該第二内部電 源供應被連接到一記憶胞之一電容器； 一反熔絲記憶體，被安置於該記憶體陣列中之缺陷 位元補救資訊被寫入於其中；以及 35 200814073 /寫入電壓產生電路，其用於提升該第一内部電源 供應以產生一反熔絲寫入電壓，其中 該反熔絲寫入電壓被施加至該反熔絲記憶體之一 反熔絲以達成至該處之寫入。 : 5 12·依據申請專利範圍第11項之半導體記憶體裝置，其進一 - 步地含有： 一反熔絲寫入控制電路，其反應於一反熔絲寫入模 _ 式信號而啟動該寫入電壓產生電路；並且 在一晶圓測試中，該反熔絲寫入藉由使用自一外部 10 端點被供應之一外部寫入電壓被達成，且在一封裝測試 中，該反溶絲寫入控制電路啟動該寫入電壓產生電路並 且該反熔絲寫入藉由使用該被產生之内部寫入電壓而 被達成。 13·依據申請專利範圍第12項之半導體記憶體裝置，其中 15 該第一内部電源供應產生電路被控制為一緩慢模 • 式，於該模式中，當該記憶體是在一備用狀態時，導致 將被提升之第一内部電源供應位準追隨一所需的位準 之一反應操作速率被減低；並且被控制為一快速模式， 於該模式中，當該記憶體是在一致動狀態時，該反應操 ' 20 作之該速率被增加；並且 在反溶絲寫入期間，該反溶絲寫入控制電路控制該 第一内部電源供應產生電路為該快速模式。 14·依據申請專利範圍第12項之半導體記憶體裝置，其中 當該記憶體是在一致動狀態時，該第一内部電源供 36 200814073 應產生電路提升該第一内部電源供應至一第一電位，並 且 該反熔絲寫入控制電路控制該第一内部電源供應 產生電路，因而在反熔絲寫入期間，該第一内部零源供 5 應上升至較高於該第一電位之一第二電位。 .15·依據申請專利範圍第項之14半導體記憶體裝置，其進一 步地含有： 一自更新控制電路，當電源被導通時，其依序地以 一預定週期執行記憶胞之一更新操作；並且 10 該反熔絲寫入控制電路進行控制，以便在反熔絲寫 入期間阻止該自更新控制電路之更新操作。 37
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