TW200805678A - Nonvolatile semiconductor memory device - Google Patents

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TW200805678A
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Shunpei Yamazaki
Yoshinobu Asami
Tamae Takano
Makoto Furuno
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Semiconductor Energy Lab
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Description

200805678 (1) 九、發明說明 【發明所屬之技術領域】 本發明係關於一種可電寫入、讀取和擦除的非揮發性 半導體記憶體裝置以及其製造方法。具體地，本發明係關 於一種非揮發性半導體記憶體裝置中的浮動閘極結構。 * 【先前技術】 Φ 對於資料能夠被電重寫入並且即使斷電後資料仍可以 保持儲存的非揮發性記憶體，市場持續擴大。非揮發性記 憶體的特點是：其結構類似於MOSFET (金屬氧化物半導 體場效應電晶體）的結構，並且在通道形成區上方提供能 夠長期累積電荷的區域。這個形成在絕緣層上方並且與周 圍隔離並分開的電荷累積區還稱爲浮動閘極。由於該浮動 閘極被絕緣體包圍以同周圍電隔離，所以浮動閘極具有在 電荷注入浮動閘極之後保持電荷的特性。在浮動閘極的上 φ 方，稱爲控制閘極的閘極電極進一步提供有介於它們之間 的絕緣層。控制閘極區別於浮動閘極的是：當讀取或寫入 資料時，將預定的電壓施加在其上。 具有這種結構的所謂浮動閘極型非揮發性記憶體具有 如下機制，其中藉由電控制電荷注入浮動閘極和電荷從浮 動閘極逐出來儲存資料。具體地，藉由在將要形成通道形 成區的半導體層和控制閘極之間施加高電壓，進行電荷注 入浮動閘極和電荷從浮動閘極逐出。在這時，Fowler-Nordheim型（FN型）隧穿電流（在NAND型的情況下 -5- 200805678 (2) )或熱電子（在NOR型的情況下）流入通道形成區上方 的絕緣層。由於這個原因，該絕緣層也稱爲隧穿絕緣層。 爲了確保可靠性，需要浮動閘極型非揮發性儲存裝置 具有將浮動閘極中累積的電荷保持十年以上的特性。因此 ，要求隧穿絕緣層形成具有允許隧穿電流流動的厚度，並 具有以免洩漏電荷的高絕緣特性。 另外，在隧穿絕緣層上方形成的浮動閘極由矽形成， 該矽是與形成通道形成區的半導體材料相同的半導體材料 。具體地’利用多晶矽形成浮動閘極的方法已經廣泛使用 ，並且例如，已知沈積400 nm厚度的多晶矽膜（見曰本 公開的專利申請N 〇 · 2 0 0 0 - 5 8 6 8 5的第7頁和圖7 )。 【發明內容】 由多晶矽形成的非揮發性記憶體的浮動閘極具有與半 導體基板的通道形成區相同的傳導帶底部能量位準。當浮 動閘極的多晶矽厚度降低時，浮動閘極傳導帶的底部能量 位準變得比形成通道形成區的半導體的傳導帶底部能量位 準高。如果形成這種情況，從半導體基板向浮動閘極注入 電子將變困難，使得需要增加寫入電壓。爲了盡可能地降 低寫入電壓，在由多晶矽形成浮動閘極的非揮發性記憶體 中，需要藉由向浮動閘極加入η型雜質例如磷或砷將費米 能量位準移動到傳導帶一側。 對於提供在浮動閘極和半導體基板之間的隧穿絕緣層 ’爲了用低電壓向浮動閘極內注入電荷，其厚度要求薄。 -6 - 200805678 (3) 另一方面，爲了長時間穩定地保持電荷，其厚度又要求大 ，以防止電荷（載子）洩漏或雜質滲透。 畢竟，習知的非揮發性記憶體要求高寫入電壓。另外 ，藉由提供冗餘儲存單元或控制器的裝置進行測量，例如 錯誤檢測和錯誤修正，防備藉由重復重寫入造成的電荷保 持特性的降低，以確保可靠性。 ^ 考慮到上述情形，本發明的目的是提供一種寫入特性 φ 和電荷保持特性優異的非揮發性半導體記憶體裝置。 本發明之一觀點係關於一種非揮發性半導體記憶體裝 置，包括其中通道形成區形成在形成有一間隔的一對雜質 區之間的半導體基板，和在與通道形成區大致重疊的位置 提供在半導體基板上方的第一絕緣層、浮動閘極電極、第 二絕緣層和控制閘極電極。在本發明中，浮動閘極電極至 少包括由半導體材料形成的第一層和由金屬材料、或合金 材料或其金屬化合物材料形成的第二層。換句話說，根據 ® 本發明的非揮發性記憶體裝置的浮動閘極電極包括半導體 ▲ 層、和提供在半導體層的第二絕緣層一側上用於防止半導 體層fe飩的具有阻擋性質的金屬層、合金層或金屬化合物 層。用於形成浮動閘極電極的半導體材料可以選自取決於 形成通道形成區的半導體材料的多種材料。 作爲用於形成浮動閘極電極的半導體材料，可以選擇 滿足以下條件中的一種或多種的材料。較佳的用於形成浮 動閘極電極的半導體材料的能帶隙比半導體基板中的通道 形成區的能帶隙小。例如，較佳的在用於形成浮動閘極電 200805678 (4) 極的半導體材料的能帶隙和半導體基板中的通道形成區的 能帶隙之間存在0.1 eV以上的差，前者小於後者。 另外，較佳的用於形成浮動閘極電極的半導體材料具 有比用於形成半導體基板的材料低的電阻率。該電阻率較 佳的爲 40Ω · cm 至 100Ω · cm。 較佳的用於形成浮動閘極電極的半導體材料一般是鍺 • 或鍺化合物。 φ 將浮動閘極電極應用到根據本發明的非揮發性記憶體 裝置上用於電荷（載子）累積。在不限制於鍺或鍺化合物 的條件下，只要具有相似的功能，也就是，用作累積電荷 (載子）的層，就可以使用鍺或鍺化合物的氧化物或氮化 物的層、或者含鍺或鍺化合物的氧化層或氮化層。 此外，較佳的使用由金屬、或合金或其金屬化合物形 成的層作爲與由鍺或鍺化合物形成的浮動閘極電極的第一 層接觸的第二層。該金屬較佳的是難熔金屬，例如鎢（W _ )、钽（Ta )、鈦（Ti )、鉬（Mo )、鉻（Cr )或鎳（
Ni )。可使用利用多種難熔金屬的合金。該合金可以是利 用難熔金屬和鈮（Nb )、鍩（Zr )、鈽（Ce )、钍（Th )或給（Hf)形成的。可選地，可使用難熔金屬的氧化物 或氮化物。可使用金屬氮化物，例如氮化鉅、氮化鎢、氮 化鉬或氮化鈦。可使用金屬氧化物，例如氧化鉅、氧化鈦 或氧化鉬。 當在半導體基板上方形成浮動閘極電極時，在浮動閘 極電極和半導體基板之間插入有用作隧穿絕緣層的第一絕 -8- 200805678 (5) 緣層’利用至少包含鍺的半導體材料形成的該浮動閘極電 極便於電荷（載子）從半導體基板中的通道形成區注入浮 動閘極電極中，並且改善了浮動閘極電極的電荷保持特性 。當進一步由與用於形成浮動閘極電極的半導體材料接觸 的金屬、或合金或其金屬化合物形成一層時，該層可以用 作阻擋層，用於提高浮動閘極電極的耐水性和防止其侵蝕 • 。於是，可以抑制浮動閘極電極的退化。 【實施方式】 雖然參考附圖將藉由實施例模式和實施例的方式全面 地說明本發明，但是本發明並不限於該說明，並且可以理 解，不同的變化和修改對於本領域的技術人員將是很明顯 的。因此，除非這些變化和修改偏離了本發明的範圍，否 則它們將理解爲包含在這裏。注意’在下面說明的本發明 的結構中，不同的圖中相同的部分用相同的參考數字表示 [實施例模式1] 圖1是用來說明本發明的非揮發性半導體記憶體裝置 的主要結構的橫截面圖。圖1具體地顯兩非揮發性記憶兀 件的基本部分。該非揮發性記憶元件是利用半導體基板 1 〇製造的。作爲半導體基板1 0 ’較佳的使用單晶砍基板 (矽晶片）。可選地，可以使用S ΟI (絕緣體上矽）基板 。作爲SOI基板，可以使用所謂的SIM〇x (藉由注入氧 200805678 (6) 分離）基板，其是這樣製成的：向鏡面抛光晶片中注入氧 離子，然後藉由高溫退火’使得在離上表面一定深度的位 置形成氧化膜層，還防止在上表面產生的缺陷。 在半導體基板10爲η型的情況下，形成注入p型雜 質的ρ阱12。作爲ρ型雜質，例如使用硼，並以大約5χ 1015原子/cm3到IxlO16原子/cm3的濃度加入。藉由形成ρ * 阱12，可以在該區域中形成η通道電晶體。此外，加入 φ 到Ρ阱1 2的ρ型雜質也具有控制電晶體的臨界値電壓的 作用。在大致對應於以後要說明的閘極2 6的區域中形成 了形成在半導體基板1 〇中的通道形成區1 4，並且通道形 成區14位於形成在半導體基板10中的一對雜質區18之 間。 在非揮發性記憶元件中這對雜質區1 8是一對用作源 極和汲極的區域。藉由加入爲大約IxlO19原子/cm3到lx 1〇21原子/cm3的濃度的η型雜質的磷或砷形成這對雜質區 _ 18。 在閘極2 6的側壁上形成間隔物2 8，其具有防止在閘 極26的末端部分洩漏電流（例如，在浮動閘極電極20和 控制閘極電極24之間流動的電流）的作用。此外，藉由 利用該間隔物2 8，可以在通道長度方向上在閘極2 6的每 一端形成低濃度雜質區18c。該低濃度雜質區18c用作低 濃度汲極（輕摻雜汲極：LDD )。雖然低濃度雜質區18c 不必須提供，但是可以降低汲極邊緣的電場，並可以抑制 由重復寫入和擦除導致的退化。 -10- 200805678 (7) 在半導體基板1 〇上方，形成第一絕緣層1 6、浮動閘 極電極20、第二絕緣層22和控制閘極電極24。在本說明 書中，包括從浮動閘極電極20到控制閘極電極24的疊層 結構可以稱爲閘極26。 第一絕緣層1 6由氧化矽、或氧化矽和氮化矽的疊層 結構形成。第一絕緣層1 6可以藉由利用熱氧化氧化半導 - 體基板1 〇的表面形成；然而，第一絕緣層1 6較佳的藉由 φ 利用電漿處理的固相氧化或固相氮化形成。這是因爲藉由 利用電漿處理氧化或氮化半導體基板1 0的表面形成的絕 緣層是緻密的，耐壓高，並且可靠性高。由於第一絕緣層 16用作隧穿絕緣層，用來向浮動閘極電極20中注入電荷 (載子），所以這種耐用的絕緣層是較佳的。較佳的、該 第一絕緣層1 6形成有包括1 nm到2 0 nm在內的厚度，更 佳的、包括3 nm到6 nm在內的厚度。例如，當閘極長度 爲600 nm時，可以形成厚度爲包括3 nm到6 nm在內的 第一絕緣層1 6。 在利用電漿處理的固相氧化處理或固相氮化處理中， 較佳的使用由微波（典型地，2.4 5 GHz )激發的電漿，其 電子密度爲包括1 X 1 0 11 c πΓ3到1 X 1 0 13 c πΓ3在內，並且其 電子溫度爲包括0.5 eV到1 .5 eV在內。這是因爲可以獲 得實用的反應率，並且在固相氧化處理或固相氮化處理中 可以在500°C或更低的溫度形成緻密的絕緣層。 在氧氣氛中（例如，在包含氧氣（Ο 2 )或一氧化二氮 (N2O)和稀有氣體（包含He、Ne、Ar、Kr或Xe中的至 -11 - 200805678 (8) 少一種）的氣氛中，或在包含氧氣或一氧化二氮和氫氣（ H2)和稀有氣體的氣氛中），藉由該電漿處理進行半導體 基板10表面的氧化。在氮氣氛中（例如，在包含氮氣（ N2)和稀有氣體（包含He、Ne、Ar、Kr或Xe中的至少 一種）的氣氛中，在包含氮氣、氫氣和稀有氣體的氣氛中 ，或在包含NH3和稀有氣體的氣氛中），藉由該電漿處 ， 理進行半導體基板1〇表面的氮化。作爲稀有氣體，例如 φ ，可以使用Ar。此外，還可以使用混合Ar和Kr的氣體 〇 圖1 5顯示進行電漿處理的設備的結構實例。該電漿 處理設備包括用來放置半導體基板1 0的支撐底座80、用 來引入氣體的氣體供應部分76、與真空泵連接用來排出 氣體的排氣口 78、天線72、電介質板74和用來供應產生 電漿的微波的微波供應部分84。另外，藉由提供具有溫 度控制部分82的支撐底座80，可以控制半導體基板1 〇 φ 的溫度。 下面將說明電漿處理。注意電漿處理包括在半導體基 板、絕緣層和導電層上的氧化處理、氮化處理、氮氧化處 理、氫化處理和表面修整處理。在每個處理中，從氣體供 應部分76提供的氣體可以根據其目的選擇。 可以如下進行氧化處理或氮化處理。首先，抽空處理 腔，並從氣體供應部分76引入包含氧或氮的電漿處理氣 體。藉由溫度控制部分82使半導體基板1 〇處於室溫或加 熱到100°C到5 5 0°C的溫度。注意，半導體基板10和電介 -12- 200805678 (9) 質板7 4之間的距離大約爲2 0 m m到8 0 m m (較佳的，2 0 mm到60 mm)。接下來，從微波供應部分84向天線72 提供微波。然後，微波從天線72經過電介質板74引入到 處理腔內部，以此產生電漿86。藉由引入微波激發電漿 ，可以產生具有低電子溫度（3 eV或更低，較佳的1.5 eV或更低）和高電子密度（lxlOMCm_3或更大）的電漿 - 。使用藉由該高密度電漿產生的氧基（其可以包括〇H基 φ )和/或氮基（其可以包括NH基），可以氧化和/或氮 化半導體基板的表面。藉由將稀有氣體例如氬混合進入電 漿處理氣體，藉由激發稀有氣體的粒子可以有效地產生氧 基或氮基。藉由有效地利用由電漿激發的活性基，這種方 法可以在5 00 °C或以下的溫度進行氧化層的氮化、固相氧 化、固相氮化、或固相氮氧化。 在圖1中，作爲藉由電漿處理形成的第一絕緣層1 6 的一個較佳的模式，在氧氣氛中藉由電漿處理在半導體基 Φ 板1 0的表面上方形成包括3 nm到6 nm厚度在內的氧化 矽層16a，並且在氮氣氛中用氮化電漿處理氧化矽層16a 的表面，以形成氮化電漿處理層1 6b。具體地，首先在氧 氣氛中藉由電漿處理在半導體基板1 〇上方形成包括3 nm 到6 nm的厚度在內的氧化砂層16a。然後，在氮氣氛中 藉由電漿處理，在氧化矽層的表面上或鄰近該表面連續提 供高氮濃度的氮化電漿處理層1 6b。注意’所謂“鄰近該 表面”指的是離氧化矽層的表面具有大約包括〇 · 5 nm到 1.5 nm在內深度的區域。例如，在氮氣氛中藉由電漿處理 -13- 200805678 (10) ，在離氧化矽層1 6a的表面大約具有1 nm深度的氧化矽 層16a的區域中，以20原子％到50原子％的比率包括氮 〇 在第一絕緣層1 6上方形成浮動閘極電極20。該浮動 閘極電極20包括第一浮動閘極電極20a和第二浮動閘極 電極20b。不必說，浮動閘極電極20並不限於這種兩層 • 結構，可以藉由疊置多層形成。然而，較佳的與第一絕緣 φ 層16接觸形成的第一浮動閘極電極20a由半導體材料形 成，並且可以選擇滿足一個或多個下述條件的半導體材料 〇 較佳的用來形成第一浮動閘極電極20a的半導體材料 的能帶隙比半導體基板1 〇 (在本實施例模式中，通道形 成區14 )的能帶隙小。例如，較佳的在形成第一浮動閘 極電極20a的半導體材料的能帶隙和半導體基板10中通 道形成區14的能帶隙之間存在0.1 eV或更大的差異，並 • 且前者比後者小。這是因爲，當浮動閘極電極20的傳導 . 帶底部能量位準比半導體基板1 0中通道形成區1 4的傳導 帶底部能量位準低時，提高了載子（電子）注入特性，並 且提高了電荷保持特性。 較佳的形成第一浮動閘極電極20a的半導體材料比形 成半導體基板1 〇 (在本實施例模式中，通道形成區1 4 ) 的材料具有更低的電阻率。當由低電阻率的半導體材料形 成第一浮動閘極電極2 0 a時，可以防止施加在控制閘極電 極和半導體基板1〇(在本實施例模式中，通道形成區14 -14- 200805678 (11) )之間的電壓被浮動閘極電極分壓，並且可以使電場有效 地作用在半導體基板1 〇 (在本實施例模式中，通道形成 區14 )上。例如，較佳的鍺，因爲其具有包括40 Ω · cm到70 Ω · cm在內的比電阻。爲了降低電阻率，可以將 η型雜質加入第一浮動閘極電極2(^。當利用比半導體基 板1 〇 (在本實施例模式中，通道形成區1 4 )的材料具有 ^ 更小能帶隙和更低電阻率的材料如此形成第一浮動閘極電 φ 極20a時，可以提高寫入特性。 對於形成第一浮動閘極電極20a的半導體材料，較佳 的由第一絕緣層1 6形成的相對於第一浮動閘極電極20a 中的電子的屏障能量（barrier energy )，比由第一絕緣層 1 6形成的相對於半導體基板1 〇中的通道形成區1 4中的 電子的屏障能量高。這是因爲載子（電子）可以很容易地 特別地從半導體基板1 0中的通道形成區1 4注入到第一浮 動閘極電極20a中，並且可以防止電荷（載子）從第一浮 φ 動閘極電極2 0 a放電。 作爲滿足上述條件的半導體材料，一般可以選擇鍺或 4 鍺化合物。作爲鍺化合物的典型實例，可以給出矽鍺，並 且在這種情況下較佳的矽鍺包含相對於矽的1 〇原子％或 更多的鍺。當鍺的濃度低於10原子％時，作爲構成元素 其作用消弱了，並且能帶隙不能有效降低。 不必說’也可以使用另一種材料來形成第一浮動閘極 電極2 0 a ’只要該材料能產生相同的作用。例如，可以使 用包含鍺的三元半導體材料。該半導體材料可以被氫化。 -15- 200805678 (12) 此外，只要能提供非揮發性記憶元件的累積電荷（載 的層的功能，其還可以用鍺或鍺的化合物的氧化物或 物，或包含鍺或鍺化合物的氧化層或氮化層代替。 在第二絕緣層22側上與第一浮動閘極電極20a 提供的第二浮動閘極電極20b較佳的由金屬、或合金 金屬化合物形成。該金屬較佳的是難熔金屬例如鎢（ 、鉅（Ta )、鈦（Ti )、鉬（M〇 )、鉻（Cr )或鎳 )。可以使用利用多種難熔金屬的合金。該合金可以 用難熔金屬和鈮（Nb )、鉻（Z〇 、鈽（Ce )、钍 )或給（Hf)形成的。可選地，可以使用難熔金屬的 物或氮化物。可以使用金屬氮化物，例如氮化鉅、氮 、氮化鉬或氮化欽。可以使用金屬氧化物，例如氧化 氧化鈦或氧化鉬。 當第二浮動閘極電極20b由金屬等如此形成時， 使第一浮動閘極電極20a穩定。換句話說，當在由鍺 化合物形成的第一浮動閘極電極20a的上側上形成第 動閘極電極2 Ob時，第二浮動閘極電極層可以用作阻 ，耐受製造處理中的水和化學試劑。因此，在光微影 、蝕刻處理和清洗處理中可以很容易地處理該基板， 可以提高生產率。也就是，可以促進浮動閘極電極的 利用低壓CVD法、電漿CVD法等，由氧化矽、 化矽（SiOxNy ( X > y ))、氮化矽（SiNx )、氧氮化 SiNxOy ( X > y ))、氧化鋁（AlxOy )等的單層或多 子） 氮化 接觸 或其 W ) (Ni 是利 (Th 氧化 化鎢 鉅、 可以 或鍺 二浮 擋層 處理 並且 處理 氮氧 矽（ 層形 -16- 200805678 (13) 成第二絕緣層22。第二絕緣層22的厚度爲包括1 nm到 2 0 nm在內，較佳的爲包括5 nm到1 0 nm在內。例如， 可以使用沈積3 nm厚度的氮化矽層22a和沈積5 nm厚度 的氧化矽層22b的疊層。可選地，可以利用電漿CVD方 法，藉由沈積氮氧化矽（SiOxNy (x>y))形成第二絕緣 層22，然後藉由電漿處理對其進行氮化處理。可以利用 電漿CVD方法，藉由沈積氧氮化矽（SiNxOy ( x> y )) 形成第二絕緣層22，然後藉由電漿處理對其進行氧化處 理。當藉由電漿CVD法等形成的絕緣層由此經受用於氮 化或氧化的電漿處理時，可以提高耐壓。如果這種絕緣層 用作第二絕緣層22，能夠防止在浮動閘極電極20中累積 的電荷洩漏到控制閘極電極24 —側。 控制閘極電極24較佳的由選自鉅（Ta )、鎢（W ) 、鈦（T i )、鉬（Μ 〇 )、鉻（C r )、鈮（N b )等的金屬 ，或包含以該金屬作爲主要成分的合金材料或化合物材料 形成。可選地，可以使用加入了例如磷的雜質元素的多晶 矽。而且可選地，可以形成包括一層或多層的金屬氮化物 層24a和上述金屬的金屬層24b的疊層結構，作爲控制閘 極電極24。作爲金屬氮化物，可以使用氮化鎢、氮化鉬 或氮化鈦。藉由提供金屬氮化層24a，可以提高金屬層 24b的附著力，並且可以防止層剝離。此外，由於例如氮 化鉬的金屬氮化物具有高功函數，所以由於與第二絕緣層 22的相輔相乘，第一絕緣層1 6可以形成的較厚。 參考能帶圖，將說明圖1示出的非揮發性記憶元件的 -17- 200805678 (14) 操作機制。在下面說明的能帶圖中，與圖1中相同的元件 用相同的參考符號表示。 圖2顯示半導體基板1 〇中的通道形成區1 4、第一絕 緣層1 6、浮動閘極電極2 0、第二絕緣層2 2和控制閘極電 極2 4疊置的情形。圖2顯示沒有電壓施加到控制閘極電 極24以及半導體基板1 0中的通道形成區1 4的費米能量 位準Ef和控制閘極電極24的費米能量位準以111彼此相等 的情形。 半導體基板1 〇和第一浮動閘極電極2 0 a由不同的材 料形成其間夾有第一絕緣層1 6。它們可以結合，以便半 導體基板10中通道形成區14的能帶隙Egl (傳導帶的底 端E c和價帶的頂端E v之間的能量差）與第一浮動閘極電 極20a的能帶隙Eg2不同，並且後者能帶隙小。例如，用 於半導體基板10中的通道形成區14的矽（1·12 eV)、 和用於第一浮動閘極電極20a的鍺（0.72 eV)或砂鍺（ 0.73 eV到1 ·〇 eV )可以結合。鍺或矽鍺可以被氫化。在 這種情況下’只要鍺或矽鍺的氫含量爲1原子％到30原 子％，就是可接受的。 當金屬層用作第二浮動閘極電極20b時，該金屬層可 以利用功函數比第一浮動閘極電極2 0 a的功函數低的金屬 材料形成。這是因爲沒有形成阻擋層來阻擋注入到第二浮 動閘極電極2 Ob的載子（電子）。這促進了載子（電子） 從半導體基板1 〇的通道形成區1 4注入到第二浮動閘極電 極20b。例如，可用於第一浮動閘極電極20a的鍺的功函 -18- 200805678 (15)
數是5.0 eV，使得可以使用鎢（功函數：4.55 eV )、鉅 (4.25 eV )、鈦（4.33eV)、鉬（4.6eV)或鉻（4.5eV )〇 注意，第一絕緣層1 6包括氧化矽層1 6 a (大約8 eV )和藉由用電漿處理氮化該氧化矽而獲得的氮電漿處理層 16b (大約5 eV)。此外，第二絕緣層22包括在浮動閘 • 極電極20上方順序疊置的氮化矽層22a和氧化矽層22b 半導體基板1 〇的通道形成區1 4和第一浮動閘極電極 20a由不同的材料形成，第一絕緣層1 6介於它們之間。 在這種情況下，將它們結合，以便半導體基板1 0的通道 形成區1 4的能帶隙與第一浮動閘極電極20a的能帶隙不 同，並且後者的能帶隙更小。例如，矽（1 · 12 eV )可以 用於半導體基板10的通道形成區14，並且鍺（〇·72 eV ) 或矽鍺（0.73 eV到1 . 1 eV )可以用於第一浮動閘極電極 φ 20a。換句話說，半導體基板10中通道形成區14的矽的 能帶隙Egl和第一浮動閘極電極20a的鍺的能帶隙Eg2滿 足Eg 1 > Eg2。對於由第一絕緣層16形成的半導體基板 1 0的通道形成區1 4和第一浮動閘極電極20a的電子的能 量屏障，即，第一屏障B e 1和第二屏障B e2，分別具有不 同的値，並且能滿足Be2 > Bel。在這種情形下，在半導 體基板10的通道形成區14的傳導帶底的能量位準和浮動 閘極電極20的傳導帶底的能量位準之間產生了能量差△ E 。如後來將要說明的，當電子從半導體基板1 0的通道形 -19- 200805678 (16) 成區1 4向浮動閘極電極20注入時，由於△ E在電子加速 方向起作用，所以該能量差△ E有助於減小寫入電壓。 爲了比較，在圖16中顯示在半導體基板中的通道形 成區和浮動閘極電極都由相同的半導體材料形成的情況下 的能帶圖。該能帶圖顯示順次疊置半導體基板01的通道 形成區、第一絕緣層02、浮動閘極電極03、第二絕緣層 - 04和控制閘極電極05的狀態。 φ 通常，爲了形成次微米級的精細圖案，較佳的浮動閘 極電極03的厚度製作得與通道長度一樣薄，或更佳的製 作得比通道長度薄。這是因爲，如果該厚度大，就不能相 對閘極長度形成精細的圖案。然而，在浮動閘極電極0 3 由與半導體基板的通道形成區相同的矽半導體形成的情況 下，隨著浮動閘極電極03變得更薄，浮動閘極電極03的 能帶隙變得更大。也就是說，浮動閘極電極0 3的傳導帶 的底部能量位準比半導體基板的通道形成區的傳導帶的底 Φ 部能量位準高。 圖1 6顯示這樣的狀態。用E g 1 1表示半導體基板0 1 中通道形成區的能帶隙，用Eg 1 2表示浮動閘極電極03的 能帶隙。矽的能帶隙從體狀態的1 . 1 2 eV增加到薄膜狀態 的大約1.4 eV。從而，在半導體基板01的通道形成區和 浮動閘極電極03之間產生了減速電子注入的能量差△ E。 在這種情形下，需要高電壓來將電子從半導體基板〇 1的 通道形成區注入到浮動閘極電極〇3中。就是說，爲了降 低寫入電壓’需要用磷或砷作爲n型雜質以高濃度摻雜浮 -20- 200805678 (17) 動閘極電極03。這是習知非揮發性記憶體的缺點。 然而，如圖2所示，在鍺用於浮動閘極電極20的情 況下，其能帶隙爲0.72 eV那麽小，小於矽的能帶隙。即 使由於厚度減小造成能帶隙增加，鍺的能帶隙至多大約爲 1 eV。因此，浮動閘極電極20的能帶隙保持比半導體基 板1 0的通道形成區的能帶隙小。從而，由各個傳導帶底 、 部之間的能量差產生的自偏置作用於從通道形成區注入的 φ 電子，使得電子加速注入到浮動閘極電極2 0中。藉由向 鍺加入爲η型雜質的磷或砷，可以進一步提升該作用。 結果，當鍺或鍺化合物用於形成浮動閘極電極20時 ，該厚度可以製作的小，並且可以製造更精細的結構。尤 其是，在非揮發性記憶元件的通道長度爲1 00 nm或更小 、較佳的爲包括2 0 nm至5 0 nm在內的情況下，可以加入 η型雜質的鍺或鍺化合物的浮動閘極電極的厚度可以小， 其對於超高整合是令人滿意的。 Φ 另外，以高濃度向浮動閘極電極加入η型雜質，傾向 於降低耐壓；因此，這樣的高濃度是不好的。因此，較佳 的使用具有導電性的鍺或鍺化合物，對於其，有意不加入 η型或ρ型雜質，或以1x1018 cm·3到2xlO2G cm·3的濃度 加入η型雜質。鑒於此，較佳的包含在由鍺或鍺化合物形 成的浮動閘極電極中的作爲傾向於絕緣包括鍺的層的雜質 的碳（C)、氮（Ν)或氧（0)的濃度，爲5xl019 cnT3 或更低，更佳的爲2x10 19 cnT3或更低。 存在下述將電子注入到浮動閘極電極20中的方法； -21 - 200805678 (18) 一種利用熱電子的方法和一種利用FN隧穿電流的方法。 在利用熱電子的情況下，正電壓施加到控制閘極電極24 上，並且高電壓施加到汲極以產生熱電子。由此，熱電子 可以被注入到浮動閘極電極20中。在利用FN隧穿電流 的情況下，正電壓施加到控制閘極電極2 4，以便藉由利 用FN隧穿電流將電子從半導體基板1 0的通道形成區1 4 ^ 注入到浮動閘極電極20中。 φ 在圖6A中顯示在藉由利用FN隧穿電子進行浮動閘 ^ 極電極20中的電子注入時的施加電壓。半導體基板10的 p阱1 2是接地的，正高電壓（1 0 V到20 V )施加到控制 閘極電極24，並且源區18a和汲區18b的電位設定爲〇V 。圖3顯示此時的能帶圖。藉由高電場，半導體基板1 〇 中的通道形成區14中的電子注入到第一絕緣層16中，並 且FN隧穿電流流動。如圖2中說明的，半導體基板} 〇 中的通道形成區14的能帶隙Egl和浮動閘極電極20的能 φ 帶隙Eg2之間的關係是Egl > Eg2。這個差異作用成自偏 置，使得加速電子從通道形成區向浮動閘極電極注入。因 -^ 而，可以提高電子注入特性。 在電能方面，浮動閘極電極2 0的傳導帶的底部能量 位準比半導體基板1 0中的通道形成區1 4的傳導帶的底部 能量位準低△ E。因此，當向浮動閘極電極2 0注入電子時 ，藉由該能量差導致的內電場起作用。這是藉由上述的半 導體基板1 0中通道形成區1 4和浮動閘極電極2 0的結合 實現的。也就是，使從半導體基板1 0中的通道形成區J 4 -22- 200805678 (19) 向浮動閘極電極2 0的電子注入變得容易，並且可以改善 非揮發性記憶元件中的寫入特性。在藉由利用熱電子將電 子注入到浮動閘極電極20的情況中，同樣獲得該效果。 在電子保持在浮動閘極電極20中的周期期間，非揮 發性記憶元件的臨界値電壓向正方向移動。這種情形可以 認爲寫入資料“ 〇”的情形。圖4是在電荷保持狀態下的 能帶圖。夾在第一絕緣層1 6和第二絕緣層22之間的浮動 閘極電極20中的電子被有力地俘獲。雖然藉由在第一浮 動閘極電極20a中累積的載子（電子）增加了該電位，但 是電子沒有從第一浮動閘極電極20a釋放，除非比屏障能 量高的能量施加到電子。換句話說，可以防止注入的載子 保留在浮動閘極電極，並導致擦除失敗。由於第二浮動閘 極電極2 Ob也具有累積載子作爲浮動閘極電極的能力，所 以其能夠用作補充第一浮動閘極電極20a的浮動閘極電極 。換句話說，在將元件放在1 50°C的恆溫下的穩定性測試 中，也可以保持在浮動閘極電極中累積的載子。 無論如何，在這種情況下電子沒有從浮動閘極電極 20釋放，除非比屏障能量量高的能量施加到電子上。此 外，由於在電能方面浮動閘極電極20的傳導帶的底部能 量位準比半導體基板10中通道形成區14的傳導帶的底部 能量位準低△ E，所以形成了關於電子的能量屏障。由於 該屏障，可以防止電子藉由隧穿電流釋放到半導體基板 10中。 如下檢測寫入資料“ 0 ”的狀態：藉由中間電位 -23-
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Vread施加到控制閘極24時電晶體不導通的電路檢 該中間電位是在資料“ 1 ”的臨界値電壓Vth 1和資淨 ”的臨界値電壓Vth2之間的電位（在這種情況下， <Vread<Vth2)。可選地，藉由施加源區 18a和 18b之間的偏置，使得0V或中間電位Vread施加到 閘極電極24，根據非揮發性型記憶元件是否變爲導 ，可以檢測寫入資料“ 0”的狀態，如圖6B所示。 圖7A顯示電荷（載子）從浮動閘極電極20釋 得資料從非揮發性記憶元件擦除的狀態。在這種情況 控制閘極電極24接地，並且負偏壓施加到半導體基] 的P阱12，使得FN隧穿電流在半導體基板1 0中的 形成區14和浮動閛極電極20之間流動。可選地， 7B所示，負偏壓可以施加到控制閘極電極24以及正 壓可以施加到源區1 8a，使得產生FN隧穿電流以將 提取到源區1 8 a —'側。 圖5是該擦除狀態的能帶圖。由於第一絕緣層1 以形成的薄，所以浮動閘極電極20中的電子可以藉 除操作中的FN隧穿電流向著半導體基板一側釋放。 ，藉由從半導體基板1 0中的通道形成區1 4向浮動閘 極20注入電洞，可以進行基本的擦除操作。由於從 體基板1 0中的通道形成區1 4注入電洞更容易，所以 藉由向浮動閘極電極20中注入電洞來進行基本的擦 作。 藉由利用鍺或鍺化合物形成浮動閘極電極20， 測。 斗“ 0 Vthl 汲區 控制 電的 放使 下， 反10 通道 如圖 筒電 電子 6可 由擦 此外 極電 半導 可以 除操 可以 -24- 200805678 (21) 將第一絕緣層1 6製作得薄。從而，藉由隧穿電流很容易 將電子經過第一絕緣層1 6注入到浮動閘極電極20中，並 且可以在低電壓進行操作。此外，電荷（載子）可以保持 在低能量位準，以便可以提供電荷（載子）保持在穩態的 顯著效應。
如圖2和3所示，構造本發明的非揮發性記憶元件， 使得半導體基板1 0中的通道形成區1 4和浮動閘極電極 20滿足Eg 1 > Eg2，以產生它們之間的自偏置。這種關係 是非常重要的，並且起作用以使得容易從半導體基板中的 通道形成區向浮動閘極電極注入載子。也就是，可以降低 寫入電壓。同時，很難從浮動閘極電極釋放載子。以這種 方式，該關係起作用以使得改善非揮發性記憶元件的儲存 保持特性。此外，藉由向鍺層加入η型雜質作爲浮動閘極 電極，可以進一步降低其傳導帶的底部能量位準，由此自 偏置起作用使得更容易將載子注人到浮動閘極電極中。也 就是，可以降低寫入電壓，並且可以改善非揮發性記憶元 件的儲存保持特性。 如上所述，在本發明的非揮發性記憶元件中，電荷（ 載子）可以很容易從半導體基板注入到浮動閘極電極中， 並且可以防止電荷（載子）從浮動閘極電極釋放。也就是 ，當這種非揮發性記憶元件用作記憶體時，可以以低電壓 進行高效寫入，並且可以改善電荷保持特性。 藉由利用這種非揮發性記憶元件，可以獲得具有不同 形式的非揮發性半導體記憶體裝置。圖8顯示非揮發性儲 25- 200805678 (22) 存單元陣列的等效電路的一個實例。儲存1位元資料的儲 存單元MS0 1包括選擇電晶體SO 1和非揮發性記憶元件 MO 1。該選擇電晶體S 0 1串聯佈置在位元線BL0和非揮發 性記憶元件Μ 0 1之間，並且其閘極連接到字線w L 1。非 揮發性記憶元件MO 1的閘極連接到字線WL 1 1。當資料寫 入到非揮發性記憶元件MO 1中時，字線WL 1和位元線 BL0的電位可以設定在Η電位，同時位元線BL1的電位 設定在L電位，並且高電壓施加到字線WL 1 1上，使得如 上所述電荷（載子）在浮動閘極電極中累積。當擦除數據 時，字線WL1和位元線BL0的電位可以設定在η電位， 同時負極性的高電壓可以施加到字線WL 1 1。 圖9顯示非揮發性記憶元件直接連接到位元線的 NOR型的等效電路。在該儲存單元陣列中，彼此交叉佈 置字線WL和位元線B L，並且在每個交叉點佈置非揮發 性記憶元件。在Ν Ο R型的情況下，非揮發性記憶元件的 汲極連接到位元線BL。非揮發性記憶元件的源極共同連 接到源線S L。 例如，如下是N OR型的操作。當資料寫入時，源線 SL的電位設定爲0V，高電壓施加到爲資料寫入所選擇的 字線WL，並且對應於資料“ 〇 ”和資料“ 1 ”的相應的電 位提供給位元線BL。例如，分別對應於資料“ 〇，，和資料 “ 1 ”的Η電位電位和L電位電位提供給位元線BL。在 提供有用來寫入資料“ 0 ”的Η電位電位的每個非揮發性 記憶元件中，熱電子在汲極附近產生，並且注入到浮動閘 -26- 200805678 (23) 極電極中。在資料“ 1 ”的情況下沒有出現這種電子注入 〇 在提供資料“ 0”的儲存單元中，藉由源極和汲極之 間的強橫向電場在汲極附近產生熱電子，並且熱電子被注 入到浮動閘極電極中。藉由將電子注入到浮動閘極電極增 加臨界値電壓的狀態是“ 0” 。在資料“ 1 ”的情況下，不 • 產生熱電子’並且該電子不注入到浮動閘極電極中，以此 Φ 保持在臨界値電壓爲低的狀態，也就是擦除狀態。 當資料被擦除時，大約10V的正電壓施加到源線SL ’並且位元線BL處於浮置狀態。然後，負極性的高電壓 施加到字線WL (負極性的高電壓施加到每個控制閘極） ，由此電子從每個浮動閘極電極提取。藉由這種方式，可 以獲得資料“ 1”的擦除狀態。 當讀取資料時，利用連接到位元線BL的傳感放大器 ，藉由將0V的電位設定到源線SL和將大約0.8V的電位 φ 設定到位元線B L，並且將設定在資料“ 〇 ”和資料“ i ” 的臨界値之間的中間値的讀取電壓提供給選定的字線WL ，判斷非揮發性記憶元件的電流是否下拉。 圖1 〇顯示NAND型儲存單元陣列的等效電路。多個 非揮發性記憶元件串聯連接的NAND單元NS 1連接到每 個位元線BL。方塊BLK包括多個NAND單元。圖10示 出的方塊BLK1中字線的數目是32 (字線WL0到WL3 1 ) 。在方塊B LK 1中佈置在同一列的非揮發性記憶元件共同 連接到對應該列的字線。 -27- 200805678 (24) NAND單元NS1轉變到處於擦除狀態，也就是NAND 單元N S 1中每個非揮發性記憶元件的臨界値轉變到處於 負電壓狀態，之後進行寫入操作。從源線S L —側上的非 揮發性記憶元件M0順序進行寫入。下面利用寫入到非揮 發性記憶元件M0中作爲例子，將槪略地說明寫入操作。
NAND單元轉變到處於擦除狀態，也就是nand單元 中的每個儲存單元的臨界値轉變到處於負電壓狀態，之後 進行寫入操作。在寫入“ 〇”的情況下，如圖！〗a所示， 例如Vcc (電源電壓）施加到選擇閘極線Sg2以導通選擇 電晶體S2 ’並且位元線BL的電位設定爲ov (地電壓） 。選擇閘極線S G 1的電位設定爲〇V以截止選擇電晶體 S 1。接下來，高電壓Vpgm (大約20V )施加到非揮發性 記憶元件M0的字線 WL0，並且中間電壓 Vpass (大約 1 〇 V )施加到其他字線。由於位元線b L0的電壓爲〇 V， 所以選定的非揮發性記憶元件M0的通道形成區的電位是 0V。由於字線WL0和通道形成區之間的電位差大，所以 藉由如上所述的隧穿電流，電子被注入到非揮發性記憶元 件M0的浮動閘極電極中。藉由這種方式，獲得非揮發性 記憶元件M0的臨界値電壓爲正的狀態（寫入“ 〇”的狀 態）。 在寫入“ 1”的情況下，如圖11B所示，位元線BL 的電位設定爲例如Vcc (電源電壓）。由於選擇閘極線 SG2的電壓爲Vcc，所以在Vcc-Vth ( Vth是選擇電晶體 S2的臨界値電壓）的情況下選擇電晶體S2截止。從而， -28- 200805678 (25) 非揮發性記憶元件Μ 0的通道形成區處於浮置狀態°接下 來，高電壓Vpgm (大約20V )施加到字線WL0 ’同時中 間電壓Vpass (大約1 0V )施加到其他字線，以便藉由在 每個字線和每個通道形成區之間的電容性耦合’通道形成 區的電壓從（Vcc-Vth)增加到例如大約8V。由於通道形 成區的電壓增加到如此高電壓，所以字線WL0和通道形 . 成區之間的電位差小，不像寫入“ 〇”的情況。因此，在
非揮發性記憶元件M0的浮動閘極電極中沒有出現由FN ❿ ’ 隧穿電流的電子注入。以這種方式，保持非揮發性記憶元 件M0的臨界値電壓爲負的狀態（寫入“ 1”的狀態）。 在進行擦除操作的情況下，如圖1 2 A所示，所有包 括在選定塊內的字線設定爲0V，並且負極性的高電壓（ Vers )施加到p阱。使位元線BL和源線SL處於浮置狀 態。這樣做的結果，在方塊中的所有儲存單元中，浮動閘 極電極中的電子藉由隧穿電流被釋放到半導體基板中。從 φ 而，儲存單元的每個臨界値電壓在負方向移動。 在圖1 2 B示出的讀取操作中，選擇用來讀取的非揮發 性記憶元件M0的字線WL0設定爲電壓Vr (例如，〇v ) ，並且未被選定的儲存單元的字線W L 1到W L 3 1和選擇 閘極線SG1和SG2設定爲讀取中間電壓Vread，其比電源 電壓咼一點。也就是，如圖13所示，除選定的記憶元件 之外的記憶元件用作轉移電晶體。用這種方式，檢測電流 是否流過選擇用來讀取的非揮發性記憶元件M0。也就是 ，在儲存在非揮發性記憶元件M0中的資料爲“ 〇 ”的情 -29- 200805678 (26) 況下，由於非揮發性記憶元件Μ 0關斷，所以位元線B L 不放電；而在儲存在非揮發性記憶元件Μ 0中的資料爲 1，，的情況下，由於非揮發性記憶元件Μ0導通，所以位 元線BL放電。 圖1 4是非揮發性半導體記憶體裝置的電路方塊圖的 一個實例。在非揮發性半導體記憶體裝置中，儲存單元陣 • 列52和週邊電路54形成在相同的基板上。儲存單元陣列 φ 52具有圖8、9或10中示出的結構。如下是週邊電路54 ^ 的結構。 用來選擇字線的列解碼器62和用來選擇位元線的行 解碼器6 4提供在儲存單元陣列5 2的周圍。位址藉由位址 緩衝器5 6送到控制電路5 8，並且內列位址訊號和內行位 址訊號分別傳送到列解碼器62和行解碼器64。 當寫入或擦除資料時，使用藉由升壓電源電位獲得的 電位。因此，提供由控制電路5 8根據操作模式控制的升 Φ 壓電路60。升壓電路60的輸出藉由列解碼器62或行解 碼器64提供給字線WL和位元線BL。從行解碼器64輸 出的資料輸入到傳感放大器66。從傳感放大器66讀出的 資料儲存在資料緩衝器68中，藉由控制電路5 8的控制以 隨機方式存取，並藉由資料輸入/輸出緩衝器70輸出。寫 入資料藉由資料輸入/輸出緩衝器70 —次儲存在資料緩衝 器6 8中，並且藉由控制電路5 8的控制傳送到行解碼器 6 4 〇 在下文中，將以實施例的方式詳細地說明上述非揮發 -30- 200805678 (27) 性半導體記憶體裝置。在下面說明的本發明 不同的圖中相同的元件用相同的參考數字表 了它們的重復說明。 [實施例1] 參考各圖，本實施例將說明非揮發性半 置的一個實例。在下面的說明中，在該非揮 憶體裝置中，同時形成構成一部分儲存部分 憶元件和例如構成一部分邏輯部分的電晶體 電晶體的元件提供在與儲存部分相同的基板 儲存部分等的控制。 首先，在圖8中顯示非揮發性半導體記 存部分的示意圖。 在該實施例中說明的儲存部分提供有多 每個儲存單元包括選擇電晶體和非揮發性記 8中，一個儲存單元包括選擇電晶體S 0 1和 元件MO 1。同樣地，每個儲存單元包括選擇 非揮發性記憶元件M02、選擇電晶體S0 3和 元件M03、選擇電晶體S 1 1和非揮發性記憶 擇電晶體S 1 2和非揮發性記憶元件Μ 1 2、 S 1 3和非揮發性記憶元件Ml 3。 選擇電晶體S01的閘極電極連接到字g 極和汲極中的一個連接到位元線B L 0，並且 的另一個連接到非揮發性記憶元件Μ 0 1的 的結構中，在 示，並且省略 導體記憶體裝 發性半導體記 的非揮發性記 的元件，例如 上，並且進行 憶體裝置中儲 個儲存單元， 憶元件。在圖 非揮發性記憶 電晶體S 0 2和 非揮發性記憶 元件Μ1 1、選 或選擇電晶體 | WL1，其源 源極和汲極中 源極或汲極。 -31 - 200805678 (28) 非揮發性記憶元件MO 1的閘極連接到字線WL 1 1，源極和 汲極的一個連接到選擇電晶體S 0 1的源極或汲極，並且其 源極和汲極的另一個連接到源線SL0。
注意，由於在儲存部分中提供的選擇電晶體的驅動電 壓比在邏輯部分中提供的電晶體的驅動電壓高，所以在儲 存部分中提供的電晶體和在邏輯部分中提供電晶體的閘極 絕緣膜等較佳的由不同的厚度形成。例如，當驅動電壓低 並且臨界値電壓的變化需要爲小時，較佳的提供包括具有 小厚度的閘極絕緣膜的電晶體；而當驅動電壓高並且對於 閘極絕緣膜需要高承受能力時，較佳的提供包括具有大厚 度的閘極絕緣膜的電晶體。 因此，在本實施例中，將參考各圖說明如下情形：對 於邏輯部分中的電晶體形成小厚度的絕緣層，在邏輯部分 中驅動電壓低並且臨界値電壓的變化需要小；而對於儲存 部分中的電晶體形成大厚度的絕緣層，在儲存部分中驅動 電壓高並且對於閘極絕緣層需要高承受能力。注意在圖 17A到20C的每個中，A和B之間和C和D之間的部分 顯示提供在邏輯部分中的電晶體，E和F之間的部分顯示 提供在儲存部分中的非揮發性記憶元件，以及G和Η之 間的部分顯示提供在儲存部分中的電晶體。另外，雖然在 本實施例中將說明在Α和Β之間的部分中提供的電晶體 爲P通道型、在C和D之間和G和Η之間的部分中提供 的電晶體爲η通道型、以及在Ε和F之間的部分中提供的 非揮發性記憶元件的載子運動是藉由電子進行的情形，但 -32- 200805678 (29) 是本發明的非揮發性半導體裝置並不限於此。 首先，在基板100中形成分離的元件區104、106、 108和110，並且在區域104、106、108和110的相應表 面上形成第一絕緣層112、114、116和118。然後，疊置 用來形成後來完成的非揮發性記憶元件中的浮動閘極電極 的第一導電層120和第二導電層123，使得覆蓋第一絕緣 f 層112、114、116和118(見圖17A)。提供在基板100 φ 中的區域104、106、108和110藉由絕緣層102(也稱爲 場氧化膜）彼此分開。在本實施例中說明的實例中，具有 η型導電性的單晶矽基板當成基板1〇〇，並且在基板100 中的區域1 0 6、1 0 8和1 1 0中提供ρ阱1 0 7。 另外，任何半導體基板都可以當成基板1 00。例如， 可以使用由結合方法或SIMOX (藉由注入氧分離）方法 製造的具有η型或ρ型導電性的單晶矽基板、化合物半導 體基板（例如，GaAs基板、InP基板、GaN基板、SiC基 φ 板、藍寶石基板或ZnSe基板）或SOI (絕緣體上矽）基 板。 ·* 爲了形成分離元件區10 4、106、108和110，可以適 當地使用選擇性氧化法（L 0 C 0 S (矽的局部氧化）法）、 溝槽隔離法等。 此外，藉由選擇性地向基板1 〇 0中引入具有P型導電 性的雜質元素，可以在基板1〇〇中的區域106、108和 1 1 〇中形成P阱。作爲ρ型雜質元素，可以使用硼（B ) 、錯（A1 )、錄（g a )等。 -33- 200805678 (30)
注意，雖然由於在本實施例中使用具有n型導電性的 半導體基板作爲基板100，雜質元素沒有引入區域104中 ，但是藉由引入具有η型導電性的雜質元素可以在區域 104中形成η阱。作爲η型雜質元素，可以使用磷（Ρ) 、砷（As )等。另一方面，在使用具有Ρ型導電性的半導 體基板的情況下，藉由引入具有η型導電性的雜質元素可 以在區域1 04中形成η阱，而沒有雜質元素可以被引入區 域 1 0 6、1 0 8 和 1 1 0 中。 藉由進行熱處理，氧化基板100中區域104、106、 1 08和1 1 0的相應表面，可以由氧化矽膜形成第一絕緣層 1 1 2、1 1 4、1 1 6和1 1 8。可選地，藉由利用熱氧化法形成 氧化矽膜，然後藉由氮化處理氮化氧化矽膜的表面，可以 將第一絕緣層1 1 2、1 1 4、1 1 6和1 1 8形成爲包含氧和氮（ 氮氧化矽膜）的矽膜的疊置結構。 而且可選地，可以利用電漿處理形成第一絕緣層1 1 2 、：114、116和118。例如，在基板100中區域104、106 、：108和110的表面上，藉由用高密度電漿處理進行氧化 處理或氮化處理，可以形成氧化矽（SiOx)膜或氮化矽（ SiNx )膜作爲第一絕緣層1 1 2、1 1 4、1 1 6和1 1 8。此外， 在區域104、106、108和1 1 0的表面上用高密度電漿處理 進行氧化處理之後，可以再次藉由進行高密度電漿處理來 進行氮化處理。在這種情況下，氧化矽膜形成在區域1 04 、106、108和110的表面上，並且氮氧化矽膜形成在氧 化矽膜上，使得每個第一絕緣層1 1 2、1 1 4、1 1 6和1 1 8都 -34- 200805678 (31) 是氧化矽膜和氮氧化砂膜疊置的膜。而且可選地’ 熱氧化法在區域104、106、108和110的表面上形 矽膜之後，可以藉由高密度電漿處理進行氧化處理 處理。 在本實施例中，每個第一絕緣層1 1 2、1 1 4、 1 1 8形成爲包括1 nm到1 0 nm在內的厚度，較佳的 . 1 nm到5 nm在內的厚度。例如，藉由熱處理在區 ^ 、106、108和1 1〇上進行氧化處理，在區域1〇4、 1 0 8和1 1 〇的表面上形成每個都具有大約5 nm厚 化矽膜。之後，藉由高密度電漿處理進行氮化處理 在氧化矽膜的表面上或鄰近氧化矽膜的表面形成氮 理層。具體地，首先藉由在氧氣氛中的電漿處理: 1 04、1 0 6、1 0 8和1 1 0上方形成每個都具有3 nm目 厚度的氧化矽層。然後，藉由在氮氣氛中的電漿處 氧化矽層的表面上或鄰近氧化矽層的表面連續提供 φ 度的氮電漿處理層。在該實施例中，藉由在氮氣氛 漿處理，在具有離表面大約1 nm深度的氧化矽層 中，包括20原子％到50原子％比率的氮。在氮電 層中，形成包含氧和氮的矽（氮氧化矽）。在這種 ，較佳的在沒有暴露於空氣的情況下，連續地進行 和用高密度電漿處理的氮化處理。藉由連續地進行 和高密度電漿處理，可以防止污染物進入並且可以 產效率。 注意，當處理目標（本實施例中爲基板1 〇 〇 ) 在藉由 成氧化 或氮化 1 16和 爲包括 域104 10 6' 度的氧 ，由此 電發處 在區域 [J 6 nm 理，在 高氮濃 中的電 的區域 榮處理 情況下 熱處理 熱處理 提高生 藉由局 -35 - 200805678 (32) 密度電漿處理氧化時，可以在包含氧的氣氛中（例如，在 包含氧（〇2)或一氧化二氮（N20 )和稀有氣體（包含He 、Ne、Ai:、Kr和Xe的至少一種）的氣氛中，或在包含氧 或一氧化二氮和氫（H2)和稀有氣體的氣氛中）進行處理 。當處理目標藉由高密度電漿處理被氮化時，可以在包含 氮的氣氛中（例如，在包含氮氣（N2)和稀有氣體（包含 ▲ He、Ne、Ar、Kr和 Xe的至少一種）的氣氛中；在包含 φ 氮、氫和稀有氣體的氣氛中；或在包含NH3和稀有氣體 的氣氛中）進行處理。 作爲稀有氣體，例如可以使用 Ar。此外，也可以使 用混合Ar和Kr的氣體。在稀有氣體氣氛中進行高密度電 漿處理的情況下，第一絕緣層1 1 2、1 1 4、1 1 6和1 1 8可以 包含在電漿處理中使用的稀有氣體（包含He、Ne、Ar、 Kr和Xe的至少一種）；在使用Ar的情況下，第一絕緣 層1 1 2、1 1 4、1 1 6和1 1 8可以包含Ar。 φ 在IxloHcnT3或更大電子密度的上述氣體氣氛中和在 1.5 eV或更低的電漿電子溫度下進行高密度電漿處理。具 體地，用包括1 X 1 〇 11 C πΓ 3到1 X 1 0 13 c m ·3在內的電子密度 和包括〇.5eV到1.5eV在內的電漿電子溫度進行該處理。 由於電漿的電子密度高並且形成在基板1 0 0上的處理目標 (本實施例中爲基板1 〇〇 )附近的電子溫度低，所以可以 防止對處理目標的電漿損害。另外，由於電漿的電子密度 高爲1 X 1 0 1 1 c πΓ3或更高，所以與藉由c V D法、濺射法等 形成的膜相比，藉由利用電漿處理氧化或氮化處理目標形 36- 200805678 (33) 成的氧化膜或氮化膜在厚度等的一致性方面優良並且緻密 。另外，由於電漿的電子溫度低爲1.5 eV或更低，所以氧 化或氮化處理可以在比習知電漿處理或熱氧化法更低的溫 度進行。作爲產生電漿的頻率，可以使用例如微波（例如 ，2.45GHz)的高頻波。
在本實施例中，當藉由高密度電漿處理進行處理目標 的氧化處理時，引入氧氣（〇2)、氫氣（Kb)和氬氣（Ar )的混合氣體。作爲這裏使用的混合氣體，可以分別以 0.1 seem 到 100 seem、0.1 seem 到 100 seem 和 100 seem 到5 000 seem的比率引入氧氣、氫氣和氬氣。注意，較佳 的以氧氣：氫氣：氬氣=1 : 1 : 1 00的比率引入混合氣體 。例如，較佳的氧氣、氫氣和·氣可以分別以 5 s c c m、5 seem 和 500 seem 引入。 當藉由高密度電漿處理進行氮化處理時，引入氮氣（ N2 )和氬氣（Ar )的混合氣體。作爲這裏使用的混合氣體 ’可以分別以 20 seem 到 2000 seem 和 100 seem 到 10000 seem的比率引入氮氣和氬氣。例如，較佳的氮氣和氬氣 可以分別以200 seem和1000 seem引入。 在本實施例中，形成在提供於基板1 〇〇的儲存部分中 的區域108上的第一絕緣層1 16用作後面完成的非揮發性 記憶元件中的隧穿絕緣膜。因此，由於第一絕緣層1 1 6的 厚度更小，所以可以實現更大量的隧穿電流流動和作爲記 憶體的更高速操作。另外，由於第一絕緣層1 1 6的厚度更 小，所以在後來形成的浮動閘極電極中的電荷（載子）累 -37- 200805678 (34) 積可以用更低的電壓進行，以便可以降低非揮發性半導體 記憶體裝置的功耗。因此，第一絕緣層1 1 2、1 1 4、1 1 6和 1 1 8較佳的形成的薄。 第一導電層120由包含鍺（Ge)的膜形成，例如鍺或 矽鍺合金的膜。在本實施例中，藉由電漿CVD法在包含 鍺元素的氣氛（例如，GeH4 )中，利用包含鍺作爲主要 " 成分的膜形成第一導電層120，厚度爲1 nm到20 nm，較 φ 佳的爲1 nm到1 〇 nm。具體地，藉由對在2 〇 〇 到3 5 〇 °c 加熱的基板 1〇〇應用 13.56 MHz到 60 MHz (例如， 27MHz )的高頻電能，可以利用用氫稀釋到5 %到1 0 %的 鍺烷（GeH4)氣體形成鍺層。 第二導電層123由金屬、或合金或其金屬化合物形成 。例如，鉬膜形成有1 n m到2 0 n m、較佳的1 n m到1 0 nm的厚度。可選地，第二導電膜123可以利用難熔金屬 例如鎢（W)、鈦（Ti)、鉬（Mo)、鉻（Cr)或鎳（Ni φ )形成。該合金可以利用該難熔金屬和鈮（Nb )、鉻（Zr )、鈽（Ce )、钍（Th )或給（Hf)形成。可選地，可 以使用難熔金屬的氧化物或氮化物。該金屬氮化物可以是 氮化鉬、氮化鎢、氮化鉬、氮化鈦等。金屬氧化物可以是 氧化鉅、氧化鈦、氧化鉬等。第二導電層123可以藉由濺 射法、電子束蒸發法等形成。當藉由濺射法形成第二導電 層1 23時，可以使用包含物件金屬的靶。在形成金屬氧化 物或金屬氮化物的過程中，其可以藉由反應性濺射或藉由 使用金屬氧化物或金屬氮化物的靶形成。當作爲後來的第 -38- 200805678 (35) 二浮動閘極電極層1 25的第二導電層1 23由此由金屬等形 成時，可以穩定利用第一導電層1 20形成的第一浮動閘極 電極層1 2 1。 單晶矽基板用作基板1 00並且提供包含具有比矽的能 帶隙更小能帶隙的鍺的膜作爲用來形成浮動閘極電極的第 一導電層120，在砂基板的一定區域上方，用作隧穿絕緣 • 膜的第一絕緣層夾在其間，在這種情況下，相對於浮動閘 φ 極電極中的電荷（載子）由絕緣層形成的第二屏障，比相 ' 對於矽基板的一定區域中的電荷（載子）由絕緣層形成的 第一屏障能量量更高。因此，電荷（載子）可以很容易從 矽基板的一定區域注入到浮動閘極電極中，並且可以防止 電荷（載子）從浮動閘極電極釋放。也就是，在作爲記憶 體工作的情況下，可以進行低電壓的高效寫入，並且可以 提高電荷保持特性。此外，在基板1 00中，在儲存部分中 提供的區域108的上方形成的第一導電層120和第二導電 φ 層1 2 3的疊層結構用作在後來完成的非揮發性記憶元件中 的浮動閘極電極。 接下來，選擇性地移除第一絕緣層1 1 2、1 1 4和1 1 8 以及包括形成在基板1〇〇中區域104、106和110上方的 第一導電層120和第二導電層123的疊層結構，使得留下 第一絕緣層116和包括形成在區域108上方的第一導電層 120和第二導電層123的疊層結構。在本實施例中，在用 抗飩劑覆蓋區域1 08、第一絕緣層1 1 6 '和在基板1 00中 的儲存部分中提供的包括第一導電層1 20和第二導電層 -39- 200805678 (36) 1 23的疊層結構之後，用選擇性蝕刻進行第一絕緣層1 1 2 、1 1 4和1 1 8、以及形成在區域1 〇 4、1 0 6和1 1 0上方的包 括第一導電層120和第二導電層123的疊層結構的選擇性 移除（見圖17B )。 接下來，選擇性地形成抗蝕劑1 22，使得覆蓋基板 100中的區域104、106和110、以及在區域108上方形成 - 的包括第一導電層120和第二導電層123的一部分疊層結 φ 構；並且飩刻未被抗飩劑122覆蓋的包括第一導電層120 和第二導電層1 23的疊層結構的其他部分以選擇性地移除 ，使得留下包括第一導電層120和第二導電層123的疊層 結構的一部分，以形成包括第一浮動閘極電極層1 2 1和第 二浮動閘極電極層1 2 5的疊層結構（見圖丨7 c )。 接下來，在基板中的區域110的特定區域中形成 雜質區。在本實施例中，移除抗蝕劑1 22之後，選擇性地 形成抗鈾劑1 2 4，以覆蓋區域1 〇 4、1 〇 6和1 〇 8、以及區域 φ 110的一部分，並且將雜質元素引入到未被抗蝕劑124覆 • 蓋的區域110的其他部分中；由此形成雜質區域12 6(見 圖18A)。作爲雑質兀素’使用賦予n型導電性的雜暂元 素或賦予Ρ型導電性的雜質兀素。作爲賦予η型導電性的 雜質元素，可以使用磷（Ρ )、砷（As )等。作爲賦予p 型導電性的雜質元素，可以使用硼（B )、銘（A1 )、鎵 (Ga)等。在本實施例中’將磷（P)作爲雜質元素引入 到區域1 1 0中。 接下來’形成桌一絕緣層1 2 8，以覆蓋基板1 〇 〇中的 -40- 200805678 (37) 區域104、106和110以及形成在區域108上方的第一絕 緣層1 1 6和包括第一浮動閘極電極層1 2 1和第二浮動閘極 電極層125的疊層結構（見圖18B )。
藉由利用CVD法、濺射法等，由利用絕緣材料例如 氧化矽、氮化矽、氮氧化矽（SiOxNy ( x> y ))或氧氮化 矽（SiNxOy ( x> y ))的單層或疊層形成第二絕緣層128 。例如，當形成單層的第二絕緣層128時，藉由CVD法 ，形成厚度爲包括5 nm到50 nm的氮氧化矽膜或氧氮化 矽膜。可選地，當形成三層結構的第二絕緣層1 2 8時，形 成氮氧化矽膜作爲第一層絕緣層，形成氮化矽膜作爲第二 層絕緣層，並且形成氮氧化矽膜作爲第三層絕緣層。而且 可選地，對於第二絕緣層1 2 8可使用鍺的氧化物或氮化物 注意，形成在區域108上方的第二絕緣層128用作後 來完成的非揮發性記憶元件中的控制絕緣層，並且形成在 區域110上方的第二絕緣層128用作後來完成的電晶體中 的閘極絕緣膜。 接下來，選擇性地形成抗触劑1 3 0，以覆蓋形成在區 域1 0 8和1 1 0上方的第二絕緣層1 2 8，並且選擇性地移除 形成在區域104和106上方的第二絕緣層128(見圖18C )° 接下來，形成第三絕緣層1 3 2和1 3 4，以分別覆蓋區 域104和106 (見圖19A)。 藉由如形成上述第一絕緣層1 1 2、1 1 4、1 1 6和1 1 8的 -41 - 200805678 (38) 方法所說明的任何方法形成第三絕緣層i 3 2和〗3 4。例如 ’藉由進行熱處理’藉由氧化基板丨00中的區域1 〇4和 1 〇 6的相應表面，由氧化矽膜形成第三絕緣層丨3 2和1 3 4 。可選地’藉由利用熱氧化法形成氧化矽膜，然後藉由氮 化處理氮化氧化矽膜的表面，可以用包含氧和氮的矽膜（ 氮氧化矽膜）的疊層結構形成第三絕緣層1 3 2和1 3 4。
而且可選地，如上所述，可以利用電漿處理形成第三 絕緣層1 3 2和1 3 4。例如，在基板1 〇 〇中區域1 〇 4和1 〇 6 的表面上’藉由用高密度電漿處理進行氧化處理或氮化處 理，可以形成氧化砂（S i Ο x )膜或氮化砂（8丨>^)膜作爲 第三絕緣層1 3 2和1 3 4。可選地，在區域1 〇 4和1 0 6的表 面上用高密度電漿處理進行氧化處理之後，可以再次藉由 進行高密度電漿處理來進行氮化處理。在這種情況下，氧 化矽膜形成在區域104和106的表面上，並且氮氧化矽膜 形成在氧化矽膜上，使得每個第三絕緣層132和134都是 疊置氧化矽膜和氮氧化矽膜的膜。而且可選地，在藉由熱 氧化法在區域1 04和1 06的表面上形成氧化矽膜之後，可 以藉由高密度電漿處理進行氧化處理或氮化處理。 注意，在藉由熱氧化法或高密度電漿處理形成第三絕 緣層1 3 2和1 3 4的過程中，也可以在基板1 0 0中的區域 1 0 8和1 1 0上方形成的第二絕緣層1 2 8的表面上形成氧化 膜或氮氧化膜。形成在基板1 〇〇中的區域1 〇4和1 06上方 的第三絕緣層1 3 2和1 3 4在後來完成的電晶體中用作閘極 絕緣膜 -42- 200805678 (39) 接下來，形成導電膜以覆蓋形成在區域104和106上 方的第三絕緣層132和134以及形成在區域1〇8和11〇上 方的第二絕緣層1 2 8 (見圖1 9B )。在該實施例中，順序 疊置導電膜136和導電膜138作爲導電膜。不必說，可以 用單層結構或包括三層以上的疊層結構形成該導電膜。
導電膜13 6和13 8可以由選自鉅（Ta )、鎢（W )、 鈦（Ti )、鉬（Mo )、鋁（A1 )、銅（Cu )、鉻（Cr ) 、鈮（Nb )等的元素，或包含這些元素作爲主要成分的 合金材料或化合物材料形成。可選地，可以使用藉由氮化 該元素獲得的金屬氮化膜。而且可選地，可以使用用雜質 元素例如磷摻雜的多晶矽代表的半導體材料。 在該實施例中，藉由利用氮化鉅形成導電膜1 3 6以及 其上利用鎢形成導電膜1 3 8的疊層結構來形成導電膜。可 選地，可以使用氮化鎢、氮化鉬或氮化鈦的單層或疊層膜 作爲導電膜1 3 6，並且可以使用組、鉬或鈦的單層或疊層 膜作爲導電膜1 3 8。 接下來，藉由選擇性地触刻和移除疊置的導電膜136 和1 3 8，在區域1 04、1 0 6、1 0 8和1 1 0的上方部分地留下 導電膜1 3 6和1 3 8，以形成每個都用作閘極電極的導電膜 140、142、14 4和146(見圖19〇。注意，形成在提供 在基板100中的儲存部分中的區域108上方的導電膜144 ’在後來完成的非揮發性記憶元件中用怍控制閘極。另外 ，在後來完成的電晶體中導電膜140、142和146用作閘 極電極。 -43- 200805678 (40) 接下來，選擇性地形成抗蝕劑148以覆蓋區域104， 並藉由利用抗蝕劑148和導電膜142、144和！ 46作掩模 將雜質元素引入到區域1 06、1 08和1 1 0中，由此形成雜 質區（見圖20A)。作爲雜質元素，使用賦予η型導電性 的雜質元素或賦予ρ型導電性的雜質元素。作爲賦予η型 導電性的雜質元素，可以使用磷（Ρ )、砷（As )等。作 • 爲賦予P型導電性的雜質元素，可以使用硼（B )、鋁（ φ A1 )、鎵（Ga )等。在該實施例中，使用磷（ρ )作爲雜 質元素。 在圖20A中，藉由引入雜質元素，在區域1〇6中形 成了形成源區和汲區的高濃度雜質區1 5 2和通道形成區 1 5 0。在區域1 〇 8中，形成了形成源區和汲區的高濃度雜 質區156、形成LDD區的低濃度雜質區158、和通道形成 區1 5 4。在區域1 1 〇中，形成了形成源區和汲區的高濃度 雜質區1 62、形成LDD區的低濃度雜質區1 64、和通道形 _ 成區1 6 0。 區域108中的低濃度雜質區158是藉由引入雜質元素 如圖2 0 A所示穿過用作浮動閘極電極的包括第一浮動閘 極電極層121和第二浮動閘極電極層125的疊層結構形成 的。因此，在區域108中，通道形成區154形成在與導電 膜1 44和包括第一浮動閘極電極層121和第二浮動閘極電 極層1 2 5的疊層結構二者重疊的區域中，每個低濃度雜質 區1 5 8都形成在與包括第一浮動閘極電極層1 2 1和第二浮 動閘極電極層125的疊層結構重疊而不與導電膜14 4重疊 -44- 200805678 (41) 的區域中’以及每個高濃度雜質區156都形成在既不與包 括第一浮動閘極電極層1 2 1和第二浮動閘極電極層i 2 $的 疊層結構重疊也不與導電膜144重疊的區域中。 接下來’選擇性地形成抗蝕劑1 6 6以覆蓋區域1〇6、 108和110，並藉由利用抗蝕劑166和導電膜14〇作掩模 將雜質元素引入到區域1 04中，由此形成雜質區（見圖 * 20B)。作爲雜質元素，使用賦予n型導電性的雜質元素 ^ 或賦予P型導電性的雜質兀素。作爲賦予η型導電性的雜 質元素，可以使用磷（Ρ )、砷（As )等。作爲賦予ρ型 導電性的雜質元素，可以使用硼（B )、鋁（A1 )、鎵（ Ga)等。在該實施例中，引入具有導電類型與引入圖2〇a 中的區域10 6、108和110中的雜質元素的導電類型不同 的雜質元素（例如，硼（B ))。結果，在區域1 〇 4中形 成了形成源區和汲區的局濃度雜質區1 7 0、和通道形成區 168 〇 Φ 接下來，形成絕緣層1 72以覆蓋第二絕緣層1 2 8、第 三絕緣層132和134、和導電膜140、142、144和146; 並且在絕緣層172上方，形成導電膜174以電連接至分別 形成在區域104、106、108和1 10中的高濃度雜質區170 、152、156 和 162 (見圖 20C )。 絕緣層1 72可以用包含氧或氮的絕緣層例如氧化矽（ Si〇x)、氮化砂（SiNx)、氮氧化砂（SiOxNy(x>y)) 或氧氮化矽（SiNxOy ( x> y ));包含碳的膜例如DLC ( 金剛石類碳）膜；有機材料例如環氧樹脂、聚醯亞胺、聚 -45- 200805678 (42) 醯胺、聚乙烯苯酚、苯並環丁烯或丙儲酸；或砂氧烷材 例如矽氧烷樹脂；的單層或疊層結構，藉由CVD方法 濺射法等形成。注意’矽氧烷材料對應於具有SH s i 的材料。矽氧烷具有包含矽（si)和氧（Ο )鍵的骨架 構。作爲替代，可以使用至少包含氫的有機基團（例如 烷基或芳烴）。作爲替代，還可以使用氟基團。可選地 • 作爲替代，可以使用至少包含氫的有機基團和氟基團。 φ 藉由CVD法、濺射法等，由選自鋁（A1 )、鶴（ )、鈦（τ i )、鉅（T a )、鉬（Μ 0 )、鎳（N i )、鉑（ )、銅（Cu)、金（Au)、銀（Ag)、錳（Μη)、銨 Nd)、碳（C)和矽（Si)等的元素，或包含以該元素 爲主要成分的合金材料或化合物材料的單層或疊層形成 電膜174。包含鋁作爲主要成分的該合金材料對應於： 如，包含鋁作爲主要成分和鎳的材料；或包含鋁作爲主 成分、鎳以及碳和砂中的一種或兩種的材料。例如，可 Φ 用阻擋膜、鋁-矽（A1 - S i )膜和阻擋膜的疊層結構，或 ‘ 擋膜、鋁-矽（Al_Si )膜、氮化鈦（TiN )膜和阻擋膜 疊層結構形成該導電膜1 74。注意，該阻擋膜對應於鈦 鈦的氮化物、鉬或鉬的氮化物的薄膜。電阻値和成本低 鋁或鋁-矽較佳的用作導電膜1 74的材料。另外，藉由 供上和下阻擋層，可以防止在鋁或鋁-矽中產生凸起。 外，藉由形成高可還原元素鈦的阻擋膜，可以減少形成 半導體基板上的薄自然氧化膜，以便可以獲得與半導體 板的良好接觸。 料 、 鍵 結 W Pt ( 作 導 例 要 以 阻 的 Λ 的 提 此 在 基 -46- 200805678 (43)
藉由根據電路結構製作電晶體中的閘極絕緣層的厚度 不同，該實施例的非揮發性記憶體裝置可以實現低功耗。 另外，可以實現非揮發性記憶體裝置工作的穩定性。具體 地，藉由減小邏輯部分電晶體中的閘極絕緣層的厚度，可 以減小臨界値電壓的變化以及可以進行低壓操作。藉由增 加儲存部分中選擇電晶體的閘極絕緣層的厚度，即使在非 揮發性記憶元件的寫入和擦除操作施加比邏輯部分中的電 壓高的電壓時，也可以增強操作的穩定性。在非揮發性記 憶元件中，可以便於電荷從半導體基板注入浮動閘極電極 中，並且防止電荷從浮動閘極電極釋放。也就是，在作爲 記憶體操作的情況下，可以用低壓進行高效寫入並且可以 改善電荷保持特性。該實施例能夠實現具有藉由連續步驟 製造的這種優良效果的非揮發性記憶體裝置。 該實施例可以與該說明書中說明的實施例模式和其他 實施例中的任一個組合實施。
[實施例2] 本實施例將參考各圖說明非揮發性半導體記憶體裝置 的製造方法，其與實施例1不同。與實施例1相同的元件 由相同的附圖符號表示，並將省略其重復說明。在圖21A 至23B中注意，A和B之間以及C和D之間的部分顯示 提供在邏輯部分中的電晶體，E和F之間的部分顯示提供 在儲存部分中的非揮發性記憶元件，以及G和Η之間的 部分顯示提供在儲存部分中的電晶體。另外，儘管將在該 -47- 200805678 (44) 實施例中說明提供在A和B之間的部分中的電晶體是p 通道型、提供在C和D以及G和Η之間的部分中的電晶 體是η通道型、以及提供在Ε和F之間的部分中的非揮發 性記憶元件的載子運動由電子進行的情況，但本發明的非 揮發性記憶體裝置不限於此。
首先，在藉由與實施例1中說明的那些相似的形成步 驟獲得圖1 7C的狀態之後，移除抗鈾劑1 22，並且形成第 二絕緣層128以覆蓋區域104、106和1 10、和形成在區 域108上方的第一絕緣層116和包括用作浮動閘極電極的 第一浮動閘極電極層1 2 1和第二浮動閘極電極層1 2 5的疊 層結構（圖21Α)。 接下來，選擇性地形成抗蝕劑1 3 0以覆蓋形成於區域 108和110上方的第二絕緣層128，並選擇性移除形成於 區域104和106上方的第二絕緣層12 8(見圖21 Β)。 接下來，形成第三絕緣層1 3 2和1 3 4以分別覆蓋區域 104 和 106 (見圖 21C ) 〇 接下來，形成導電膜以覆蓋形成於區域104和106上 方的第三絕緣層132和134以及形成於區域108和1 10上 方的第二絕緣層128 (見圖22Α)。在該實施例中，順序 疊置導電膜1 3 6和導電膜1 3 8作爲導電膜。不必說，該導 電膜可由單層結構或包括三層以上的疊層結構形成。 接下來，藉由選擇性触刻和移除疊置的導電膜1 3 6和 138，導電膜136和138部分留在區域104、106、108和 1 10上方，以形成每個都用作閘極電極的導電膜140、142 - 48-
200805678 (45) 、144和146 (見圖22B )。注意，導電膜 的導電膜182a和184a，它們是導電膜136 部分。而且，在該實施例中，在導電膜140 低位置的導電膜182a的寬度（與通道形成 的方向大致平行的方向（連接源區至汲區的 )比導電膜184a的寬度大。同樣，導電膜 序地疊置導電膜182b和具有比導電膜182b 度的導電膜18 4b形成的，導電膜144是藉 導電膜182c和具有比導電膜182c的寬度小 膜184c形成的，以及導電膜146是藉由順 膜182d和具有比導電膜182d的寬度小的 184d形成的。 接下來，選擇性地形成抗鈾劑1 4 8以覆 並藉由利用抗蝕劑148和導電膜142、144 : 將雜質元素引入到區域1 0 6、1 0 8和1 1 0中 質區（見圖22C )。作爲雜質元素，使用賦 的雜質元素或賦予p型導電性的雜質元素。 導電性的雜質元素，可以使用磷（P )、砷 爲賦予P型導電性的雜質元素，可以使用硕 A1 )、鎵（Ga )等。在該實施例中，使用碌 質元素。 在圖22C中，藉由引入雜質元素，在區 了形成源區和汲區的高濃度雜質區1 52、形 的低濃度雜質區1 5 1、和通道形成區1 5 0。； 1 4 0包括疊置 和1 3 8的剩餘 中，形成在較 區中載子流動 方向）的寬度 142是藉由順 的寬度小的寬 由順序地疊置 的寬度的導電 序地疊置導電 寬度的導電膜 蓋區域 1 0 4， 和146作掩模 ，由此形成雜 予η型導電性 作爲賦予η型 (As)等。作 8(B)、鋁（ Ϊ ( P )作爲雜 域1〇6中形成 成 LDD區域 在區域 1 0 8中 -49-
200805678 (46) ，形成了形成源區和汲區的高濃度雜質區1 5 6、形成 區的低濃度雜質區158、和通道形成區154。在區域 中，形成了形成源區和汲區的高濃度雜質區162、 LDD區的低濃度雜質區164、和通道形成區160。 區域106中的低濃度雜質區15ι是藉由圖22C所 引入雜質元素穿過導電膜182b形成的。因此，在 106中，通道形成區150形成在與導電膜18 2b和導 18朴二者重疊的區域中，每個低濃度雜質區151都 在與導電膜182b重疊而不與導電膜184b重疊的區域 以及每個高濃度雜質區1 5 2都形成在既不與導電膜 重疊也不與導電膜184b重疊的區域中。 區域108中的低濃度雜質區158是藉由圖22C所 引入雜質元素穿過包括第一浮動閘極電極1 2 1和第二 閘極電極125的疊層結構形成的。因此，在區域1〇8 通道形成區154形成在與導電膜182c以及包括第一 閘極電極層1 2 1和第二浮動閘極電極層1 2 5的疊層結 者重疊的區域中，每個低濃度雜質區158都形成在與 第一浮動閘極電極層1 2 1和第二浮動閘極電極層1 2 5 層結構重疊而不與導電膜182c重疊的區域中，以及 高濃度雜質區1 5 6都形成在既不與包括第一浮動閘極 層1 2 1和第二浮動閘極電極層1 2 5的疊層結構重疊也 導電膜18 2c重疊的區域中。注意，在導電膜i82c形 厚度的情況下，在區域1 0 8中，濃度等於或低於低濃 質區158的低濃度雜質區可形成在與導電膜182c以 LDD 110 形成 示的 區域 電膜 形成 中， 182b 示的 浮動 中， 浮動 構二 包括 的疊 每個 電極 不與 成小 度雜 及包 -50- 200805678 (47) 括第一浮動閘極電極層1 2 1和第二浮動閘極電極層1 2 5的 疊層結構重疊而不與導電膜184c重疊的區域中。 區域1 10中的低濃度雜質區！ 64是藉由圖22C所示的 引入雜質元素穿過導電膜1 82d形成的。因此，在區域 110中’通道形成區160形成在與導電膜182d和導電膜
1 8 4d二者重疊的區域中，每個低濃度雜質區164都形成 在與導電膜182d重疊而不與導電膜184d重疊的區域中， 以及每個高濃度雜質區162都形成在既不與導電膜I82d 重疊也不與導電膜184d重疊的區域中。 接下來，選擇性地形成抗蝕劑1 66以覆蓋區域1 06、 108和1 10，並藉由利用抗蝕劑166和導電膜140作掩模 將雜質元素引入到區域1 04中，由此形成雜質區（見圖 2 3 A )。作爲雜質元素，使用賦予η型導電性的雜質元素 或賦予Ρ型導電性的雜質元素。作爲賦予η型導電性的雜 質元素，可以使用磷（Ρ )、砷（As )等。作爲賦予ρ型 導電性的雜質元素，可以使用硼（B )、鋁（A1 )、鎵（ Ga)等。在該實施例中，引入具有導電類型與引入圖22 C 中的區域106、108和110中的雜質元素的導電類型不同 的雜質元素（例如，硼（B ))。結果，在區域1 〇4中形 成了形成源區和汲區的高濃度雜質區17〇、形成LDD區 域的低濃度雜質區1 8 8、和通道形成區1 6 8。 區域104中的低濃度雜質區1 88是藉由圖22C所示的 引入雜質元素穿過導電膜182a形成的。因此，在區域 104中，通道形成區168形成在與導電膜1 82a和導電膜 -51 -
200805678 (48) 184a二者重疊的區域中，每個低濃度雜質E 與導電膜182a重疊而不與導電膜184a重疊 及每個高濃度雜質區170形成在既不與導電 也不與導電膜18 4a重疊的區域中。 接下來，形成絕緣層1 72以覆蓋第二絕 三絕緣層132和134、和導電膜140、142、 並且在絕緣層172上方，形成導電膜174以 形成在區域104、106、108和1 10中的高濃 、152、156 和 162 (見圖 23B )。 藉由根據電路結構製作電晶體中的閘極 不同，該實施例的非揮發性記憶體裝置可以 另外，可以實現非揮發性記憶體裝置工作的 地，藉由減小邏輯部分電晶體中的閘極絕緣 以減小臨界値電壓的變化以及可以進行低壓 加儲存部分中選擇電晶體的閘極絕緣層的厚 揮發性記憶元件的寫入和擦除操作施加比邏 壓高的電壓時，也可以增強操作的穩定性。 憶元件中，可以便於電荷從半導體基板注入 中，並且防止電荷從浮動閘極電極釋放。也 記憶體操作的情況下，可以用低壓進行高效 提高電荷保持特性。該實施例能夠實現具有 製造的這種優良效果的非揮發性記憶體裝置 該實施例可以與該說明書中說明的實施 實施例中的任一個組合實施。 ί 1 8 8形成在 的區域中，以 膜1 8 2 a重疊 緣層128 、第 144 和 146 ； 電連接至分別 度雜質區170 絕緣層的厚度 實現低功耗。 穩定性。具體 層的厚度，可 操作。藉由增 度，即使在非 輯部分中的電 在非揮發性記 浮動閘極電極 就是，在作爲 寫入並且可以 藉由連續步驟 〇 例模式和其他 -52-
200805678 (49) [實施例3] 本實施例將參考各圖說明非揮發性記憶體裝置的 方法，其與實施例1和2不同。與實施例1和2中的 相同的元件用相同的附圖符號表示，並將省略其重復 。在圖27A至29C中注意，A和B之間以及C和D 的部分顯示提供在邏輯部分中的電晶體，E和F之間 分顯示提供在儲存部分中的非揮發性記憶元件，以 和Η之間的部分顯示提供在儲存部分中的電晶體。 ，儘管將在該實施例中說明提供在Α和Β之間的部 的電晶體是P通道型、提供在C和D以及G和Η之 部分中的電晶體是η通道型、以及提供在Ε和F之間 分中的非揮發性記憶元件的載子運動由電子進行的情 但本發明的非揮發性記憶體裝置不限於此。 首先，在藉由與實施例1中說明的那些相似的形 驟獲得圖1 7C的狀態之後，藉由利用抗蝕劑i 22作掩 雜質元素注入區域108中，由此形成雜質區19〇( 27A)。作爲雜質元素，使用賦予η型導電性的雜質 或賦予Ρ型導電性的雜質元素。作爲賦予11型導電性 質元素，可以使用磷（Ρ )、砷（As )等。作爲賦予 導電性的雜質元素，可以使用硼（B )、銘（A1 )、 Ga)等。在該實施例中，作爲雜質元素，將磷（p) 區域108中。 接下來，形成第二絕緣層1 2 8以覆蓋區域1 〇 4、 製造 元件 說明 之間 的部 及G 另外 分中 間的 的部 況， 成步 模將 見圖 元素 的雜 P型 鎵（ 注入 106 -53- 200805678 (50) 和1 1 0、以及形成於區域1 〇 8上方的第一絕緣層1 1 6和包 括第一浮動閘極電極層1 2 1和第二浮動閘極電極層1 2 5的 疊層結構（見圖27B )。 接下來，選擇性地形成抗蝕劑1 3 〇以覆蓋形成於區域 1 0 8和1 1 0上方的第二絕緣層1 2 8，並選擇性移除形成於 區域104和106上方的第二絕緣層128 (見圖27C)。 接下來，形成第三絕緣層1 3 2和1 3 4以分別覆蓋區域
104 和 106(見圖 28A)。 接下來，形成導電膜以覆蓋形成於區域1〇4和106上 方的第三絕緣層132和134以及形成於區域108和1 10上 方的第二絕緣層128 (見圖28B )。在該實施例中，順序 疊置導電膜136和導電膜138作爲導電膜。不必說，該導 電膜可由單層結構或包括三層以上的疊層結構形成。 接下來，藉由選擇性蝕刻和移除疊置的導電膜1 36和 138，導電膜136和138部分留在區域104、106、108和 110上方，以形成每個都用作閘極電極的導電膜140、142 、144 和 146 (見圖 28C)。 注意，在該實施例中，形成於區域1 0 8上方的導電膜 144的寬度（與通道中載子流動的方向大致平行的方向的 寬度）比包括第一浮動閘極電極層1 2 1和第二浮動閘極電 極層1 25的疊層結構的寬度大。 接下來，選擇性地形成抗鈾劑148以覆蓋區域104, 並藉由利用抗蝕劑148和導電膜142、144和146作掩模 將雜質元素引入到區域106、108和110中，由此形成雜 -54- 200805678 (51) 質區（見圖2 9 A )。作爲雜質元素，使用賦予η型導電性 的雜質元素或賦予Ρ型導電性的雜質元素。作爲賦予η型 導電性的雜質元素，可以使用磷（Ρ )、砷（As )等。作 爲賦予ρ型導電性的雜質元素，可以使用硼（B )、鋁（ A1 )、鎵（Ga )等。在該實施例中，使用磷（p )作爲雜 質元素。 • 在圖29A中，藉由引入雜質元素，在區域1〇6中形 φ 成了形成源區和汲區的高濃度雜質區1 52、和通道形成區 1 5 0。在區域1 0 8中，形成了形成源區和汲區的高濃度雜 質區1 5 6、形成LDD區的低濃度雜質區1 5 8、和通道形成 區1 5 4。在區域1 1 〇中，形成了形成源區和汲區的高濃度 雜質區162、和通道形成區160。 接下來，選擇性地形成抗蝕劑1 66以覆蓋區域1 06、 108和1 10，並藉由利用抗蝕劑166和導電膜140作掩模 將雜質元素引入到區域1 〇4中，由此形成雜質區（見圖 ^ 29B)。作爲雜質元素，使用賦予η型導電性的雜質元素 或賦予ρ型導電性的雜質元素。作爲賦予η型導電性的雜 質元素，可以使用磷（P )、砷（A s )等。作爲賦予ρ型 導電性的雜質元素，可以使用硼（B )、鋁（A1 ) , ^ (
Ga)等。在該實施例中，引入給予導電類型與引入圖29A 中的區域106、108和110中的雜質元素的導電類型不同 的雜質元素（例如，硼（B ))。結果，在區域1 〇 4中形 成了形成源區和汲區的筒濃度雜質區1 7 0、和通道开< $ g -55- 168 ° 200805678 (52) 接下來’形成絕緣層172以覆蓋第二絕緣層128、第 二絕緣層1 3 2和1 3 4、和導電膜1 4 0、1 4 2、1 4 4和1 4 6 ; 並且在絕緣層1 72上方，形成導電膜〗74以電連接至分別 形成在區域104、106、1〇8和1 1〇中的高濃度雜質區170 、152、156 和 162 (見圖 29C )。
藉由根據電路結構製作電晶體中的閘極絕緣層的厚度 不同’該實施例的非揮發性記憶體裝置可以實現低功耗。 另外，可以實現非揮發性記憶體裝置工作的穩定性。具體 地，藉由減小邏輯部分電晶體中的閘極絕緣層的厚度，可 以減小臨界値電壓的變化以及可以進行低壓操作。藉由增 加儲存部分中選擇電晶體的閘極絕緣層的厚度，即使在非 揮發性記憶元件的寫入和擦除操作施加比邏輯部分中的電 壓高的電壓時，也可以增強操作的穩定性。在非揮發性記 憶元件中，可以便於電荷從半導體基板注入浮動閘極電極 中，並且防止電荷從浮動閘極電極釋放。也就是，在作爲 記憶體操作的情況下，可以用低壓進行高效寫入並且可以 提高電荷保持特性。該實施例能夠實現具有藉由連續步驟 製造的這種優良效果的非揮發性記憶體裝置。 該實施例可以與該說明書中說明的實施例模式和其他 實施例中的任一個組合實施。 [實施例4] 本實施例將參考各圖說明非揮發性記憶體裝置的製造 方法，其與實施例1至3不同。與實施例1至3中的元件 -56 -
200805678 (53) 相同的元件用相同的附圖符號表示，並將省略其重 。在圖24A至26C中注意，A和B之間以及C和 的部分顯示提供在邏輯部分中的電晶體，E和F之 分顯示提供在儲存部分中的非揮發性記憶元件，J 和Η之間的部分顯示提供在儲存部分中的電晶體 ，儘管將在該實施例中說明提供在Α和Β之間的 的電晶體是P通道型、提供在C和D以及G和Η 部分中的電晶體是η通道型、以及提供在Ε和F之 分中的非揮發性記憶元件的載子運動由電子進行的 但本發明的非揮發性記憶體裝置不限於此。 首先，在藉由與實施例1中說明的那些相似的 驟獲得圖1 7C的狀態之後，形成抗蝕劑以覆蓋區域 106和108以及一部分區域110，並將雜質元素引 抗蝕劑覆蓋的區域1 1 〇的其他部分中，由此形成如 所示的雜質區126。然後，移除抗鈾劑，並形成第 層128以覆蓋區域104、106和1 10、以及形成於區 上方的第一絕緣層116和包括第一導電層120和第 層123的疊層結構（見圖2 4Α)。 接下來，選擇性地形成抗蝕劑1 3 0以覆蓋形成 1 0 8和1 1 0上方的第二絕緣層1 2 8，並選擇性移除 區域104和106上方的第二絕緣層128(見圖248) 接下來，形成第三絕緣層1 3 2和1 3 4以分別覆 104 和 106 (見圖 24C )。 接下來，形成導電膜以覆蓋形成於區域1 04和 復說明 D之間 間的部 以及 G 。另外 部分中 之間的 間的部 情況， 形成步 104、 入未被 圖1 8Α 二絕緣 域108 二導電 於區域 形成於 〇 蓋區域 106上 -57- 200805678 (54) 方的第三絕緣層132和134以及形成於區域10 8和110上 方的第二絕緣層128 (見圖25A)。在該實施例中，順序 疊置導電膜1 3 6和導電膜1 3 8作爲導電膜。不必說，該導 電膜還可由單層結構或包括三層以上的疊層結構形成。
接下來，藉由選擇性蝕刻和移除疊置的導電膜1 36和 138，導電膜136和138部分留在區域104、106、108和 110上方，以形成每個用作閘極電極的導電膜140、142、 144和146(見圖25B)。另外，在本實施例中暴露了與 導電膜140、142、144和146不重疊的區域 104、106、 108和110的表面的部分。 具體地，在區域104中，選擇性移除在導電膜140下 面形成的、不與導電膜140重疊的部分第三絕緣層132, 以便導電膜1 40和第三絕緣層1 32的末端彼此大致對準。 在區域106中，選擇性移除在導電膜142下面形成的、不 與導電膜142重疊的部分第三絕緣層134，以便導電膜 142和第三絕緣層134的末端彼此大致對準。在區域108 中，選擇性移除在導電膜144下面形成的不與導電膜144 重疊的第二絕緣層128、包括第一導電層120和第二導電 層123的疊層結構以及第一絕緣層116的一些部分，以便 導電膜144、第二絕緣層128、包括第一浮動閘極電極層 1 2 1和第二浮動閘極電極層1 2 5的疊層結構、以及第一絕 緣層1 1 6的末端彼此大致對準。在區域1 1 0中，選擇性移 除在導電膜146下面形成的、不與導電膜146重疊的部分 第二絕緣層128，以便導電膜146和第二絕緣層128的末 -58- 200805678 (55) 端彼此大致對準。 在該情況下，不與導電膜140、142、144和146重疊 的部分絕緣層等可在形成導電膜1 4 0、1 4 2、1 4 4和1 4 6的 同時移除；或者可藉由利用剩餘的抗蝕劑或導電膜1 4 〇、 142、144和146作掩模在形成導電膜140、142、144和 146之後移除。
接下來，選擇性地形成抗蝕劑1 4 8以覆蓋區域1 04， 並藉由利用抗蝕劑148和導電膜142、144和146作掩模 將雜質元素引入到區域106、108和1 10中，由此形成雜 質區（見圖25C)。作爲雜質元素，使用賦予η型導電性 的雜質元素或賦予ρ型導電性的雜質元素。作爲賦予η型 導電性的雜質元素，可以使用磷（Ρ )、砷（As )等。作 爲賦予ρ型導電性的雜質元素，可以使用硼（B)、銘（ AD 、鎵（Ga )等。在該實施例中，使用磷（P )作爲雜 質元素。 在圖25C中，藉由引入雜質元素，在區域106中形成 了形成源區和汲區的高濃度雜質區152和通道形成區150 。在區域1 08中，形成了形成源區和汲區的高濃度雜質區 156和通道形成區154。在區域1 1〇中，形成了形成源區 和汲區的高濃度雜質區162、形成LDD區的低濃度雜質 區164、和通道形成區160。 接下來，選擇性地形成抗蝕劑1 66以覆蓋區域1 06、 108和1 1〇，並藉由利用抗蝕劑166和導電膜140作掩模 將雜質元素引入到區域1 04中，由此形成雜質區（見圖 -59 - 200805678 (56) 26A)。作爲雜質元素，使用賦予^型導電性的雜質元素 或賦予Ρ型導電性的雜質元素。作爲具有η型導電性的雜 質元素’可以使用磷（Ρ )、砷（A s )等。作爲賦予ρ型 導電性的雜質元素，可以使用硼（B )、鋁（A1 )、鎵（ Ga)等。在該實施例中，引入賦予導電類型與引入圖25C 中的區域106、108和110中的雜質元素的導電類型不同 的雜質元素（例如，硼（B))。結果，在區域104中形
成了形成源區和汲區的高濃度雜質區1 7 0、和通道形成區 168 〇 注意、在該實施例中，在圖25C或26A中，在不與 導電膜140、142、144和146重疊的區域104、106、108 和1 1 〇的部分被暴露的條件下進行引入雜質元素。因此， 分別形成在區域 104、106、108和 110中的通道形成區 168、 150、 154、 160 可以以與導電膜 140、 142、 144 和 146自對準的方式形成。 接下來，形成絕緣層192以覆蓋暴露的區域 104、 106、 106 和 108、導電膜 140、 142、 144 和 146(見圖 26B )。 絕緣層1 92可以用藉由CVD法、濺射法等利用包含 氧或氮的絕緣層例如氧化矽（SiOx )、氮化矽（SiNx )、 氮氧化矽（SiOxNy(x>y))或氧氮化矽（SiNxOy(x>y ));DLC (金剛石類碳）等的單層或疊層結構形成。 接下來，形成絕緣層172以覆蓋絕緣層192 ;並且在 絕緣層1 72上方，形成導電膜1 74以電連接至分別形成在 -60 - 200805678 (57) 區域104、106、108和110中的高濃度雜質區17〇、152 、156 和 162(見圖 26C)。
絕緣層1 7 2可以利用實施例1中說明的任何材料形成 。例如’具有包含氧或氮的無機材料例如氧化矽（si〇x ) 、風化砂（SiNx)、氮氧化砂（SiOxNy(x>y))或氧氮 化矽（SiNxOy ( x> y ))的絕緣層可以用作絕緣層192, 並且絕緣層1 7 2可以由有機材料例如環氧樹脂、聚醯亞胺 、聚醯胺、聚乙烯苯酚、苯並環丁烯或丙烯酸形成。不必 說，絕緣層1 9 2和絕緣層1 7 2中的每一個都可以由具有無 機材料的絕緣層形成。 藉由根據電路結構製作電晶體中的閘極絕緣層的厚度 不同，該實施例的非揮發性記憶體裝置可以實現低功耗。 另外，可以實現非揮發性記憶體裝置工作的穩定性。具體 地，藉由減小邏輯部分電晶體中的閘極絕緣層的厚度，可 以減小臨界値電壓的變化以及可以進行低壓操作。藉由增 加儲存部分中選擇電晶體的閘極絕緣層的厚度，即使在非 揮發性記憶元件的寫入和擦除操作施加比邏輯部分中的電 壓高的電壓時，也可以增強操作的穩定性。在非揮發性記 憶元件中，可以便於電荷從半導體基板注入浮動閘極電極 中，並且防止電荷從浮動閘極電極釋放。也就是，在作爲 記憶體操作的情況下，可以用低壓進行高效寫入並且可以 提高電荷保持特性。該實施例能夠實現具有藉由連續步驟 製造的這種優良效果的非揮發性記憶體裝置。 本實施例可以與該說明書中說明的實施例模式和其他 -61 -
200805678 (58) 實施例中的任一個組合實施。 [實施例5] 本實施例將參考各圖說明非揮發性記憶體裝置的 方法，其與上述實施例不同。注意，圖3 6 A至3 8 B 視圖；圖3 0 A至3 5是沿著圖3 6 A至3 8 B中的線A -E-F的截面圖；以及圖39A至39C是沿著圖36A至 中的線C-D的截面圖。A和B之間的部分顯示提供 存部分中的電晶體和非揮發性記憶元件，C和D之間 分顯示提供在儲存部分中的非揮發性記憶元件，以及 F之間的部分顯示提供在邏輯部分中的電晶體。另外 管將在該實施例中說明提供在基板2 0 0中的E和F之 區域2 12中的電晶體是p通道型、提供在區域2 1 3中 晶體是η通道型、提供在基板200中的A和B之間 域214中的電晶體是η通道型、以及由電子進行的非 性記憶元件的載子運動的情況，但本發明的非揮發性 體裝置不限於此。 首先，在基板2 0 0上方形成絕緣層。在該實施例 對於基板2 0 0使用具有η型導電性的單晶矽’並在 2 00上方形成絕緣層202和絕緣層204 (見圖30Α) 如，藉由在基板200上進行熱處理形成氧化矽（Si Οχ 爲絕緣層202，並且·藉由CVD法在絕緣層202上方 氮化矽（SiNx)膜。 可以使用任何半導體基板作爲基板2 0 0。例如， 製造 是頂 B和 3 8B 在儲 的部 E和 ，儘 間的 的電 的區 揮發 記憶 中， 基板 。例 )作 形成 可以 -62- 200805678 (59) 使用藉由結合方法或SIMOX (藉由注入氧分離）等製造 的具有η型或p型導電性的單晶矽基板、化合物半導體基 板（例如，GaAs基板、InP基板、GaN基板、SiC基板、 藍寶石基板或ZnSe基板）、s〇l (絕緣體上矽）基板。 而且，在形成絕緣層202之後，可藉由高密度電漿處 理氮化絕緣層202來提供絕緣層204。注意，基板200上 方的絕緣層可由單層結構或包括三層以上的疊層結構形成 接下來，在絕緣層204上方選擇性形成抗飩劑206的 圖案，並利用抗鈾劑206作掩模進行選擇性蝕刻，由此在 基板200中選擇性地形成凹陷208 (見圖30B )。可以藉 由利用電漿的乾蝕刻進行基板200和絕緣層202和204的 蝕刻。 接下來，在移除抗飩劑206的圖案之後，形成絕緣層 210以塡充形成在基板200中的凹陷208 (見圖30C)。
絕緣層210是藉由CVD法、濺射法等利用絕緣材料 例如氧化砂、氮化政、氮氧化砍（SiOxNy(x>y))或氧 氮化矽（SiNx〇y (x>y))形成的。在該實施例中，藉由 常壓CVD法或低壓CVD法利用TEOS (四乙基原矽酸鹽 )氣體形成氧化矽膜作爲絕緣層2 1 0。 接下來，藉由進行硏磨處理、拋光處理或CMP (化 學機械抛光）處理來暴露基板200的表面。在該實施例中 ，當基板200的表面暴露出時，區域212、213和214每 個都提供在形成於基板200的凹陷208中的絕緣層21 1之 -63-
200805678 (60) 間。注意，絕緣層2 1 1是藉由硏磨處理、抛： CMP處理，移除形成在基板200表面上的絕緣芳 成的。然後，選擇性地引入具有p型導電性的雜 由此在基板2 0 〇中的區域2 1 3和2 1 4中形成p阴: 圖 3 1 A、3 8 A 和 3 8 B、以及 3 9 A )。 作爲賦予p型導電性的雜質元素，可以使用 、鋁（A1 )、鎵（Ga)等。在該實施例中，將® 爲雜質元素注入到區域213和214中。 注意，在該實施例中儘管因爲具有n型導電 體基板用作半導體基板200，雜質元素沒有被引 2 1 2中，但可藉由引入賦予η型導電性的雜質元 2 1 2中形成η阱。作爲具有η型導電性的雜質元 使用磷（Ρ )、砷（As )等。 在使用具有p型導電性的半導體基板的情況 將賦予η型導電性的雜質元素注入區域2丨2中以 ，而沒有注入區域2 1 3和2 1 4中。 接下來，在形成於基板200中的區域212 2 1 4上方分別形成第一絕緣層2 1 6、2 1 8和2 2 0。 置在隨後完成的非揮發性記憶元件中用作浮動閘 第一導電層222和第二導電層227，以覆蓋第 216、218 和 220 (見圖 31Β)。 第一絕緣層216、218和220中的每一層都 由進行熱處理氧化基板2 0 0中區域2 1 2、2 1 3和 個表面的氧化矽膜形成。可選地，第一絕緣層： 纪處理或 ，210 形 質元素， 215 (見 j 硼（Β) 1 ( B )作 性的半導 入到區域 素在區域 素，可以 下，可僅 形成η阱 、213 和 然後，疊 極電極的 一絕緣層 可以由藉 214的每 216 、 218 -64-
200805678 (61) 和2 2 0中的每一層都可以由藉由熱氧化法 及然後藉由氮化處理氮化氧化砂膜的表面 膜（氮氧化矽膜）的疊層結構形成。 而且可選地，如上所述，第一絕緣 220可利用電漿處理形成。例如，在基丰J 212、213和214的表面藉由高密度電漿 理或氮化處理’形成氧化矽（SiOx)膜或 膜作爲第一絕緣層216、218和220。可 密度電漿處理在區域212、213和214的 處理之後，可藉由再次進行高密度電漿處 。在該情況下，在區域2 1 2、2 1 3和2 1 4 化矽膜，並在氧化矽膜上形成氮氧化矽膜 層216、218和220中每一個都形成爲其 膜和氮氧化矽膜的膜。而且可選地，在藉 域212、213和214的表面上形成氧化矽 密度電漿處理進行氧化處理或氮化處理。 在該實施例中，在基板2 〇 0中的儲存 2 14上方形成的第一絕緣層220用作隨後 記憶元件中的隧穿絕緣膜。因此，由於第 厚度較小，所以隧穿電流流動的量較大， 爲記憶體的高速度操作。另外，由於第一 度較小，所以包括用作浮動閘極電極的第 第二導電層227的疊層結構中的電荷（載 低電壓進行，以便可以減小非揮發性記憶 形成氧化矽膜以 包含氧和氮的矽 層 2 1 6、2 1 8 和 芝200中的區域 處理進行氧化處 氮化政（SiNx) 選地，在藉由高 表面上進行氧化 理進行氮化處理 的表面上形成氧 ，以便第一絕緣 中疊置了氧化矽 由熱氧化法在區 膜之後，藉由高 部分提供的區域 完成的非揮發性 一絕緣層2 2 0的 結果可以實現作 絕緣層220的厚 一導電層222和 子）累積可以用 體裝置的功耗。 -65- 200805678 (62) 因此，第一絕緣層220較佳的形成小厚度。
第一導電層222由含鍺（Ge)的膜例如鍺或矽-鍺合 金的膜形成。在該實施例中，第一導電層222是在含鍺元 素的氣氛（例如，GeH4)下藉由電漿CVD法利用厚度爲 1 nm至20 nm、較佳的1 nm至10 nm的含鍺作爲其主要 成分的膜形成的。具體地，可以藉由對在200°C到3 5 0 °C 的溫度加熱的基板100應用13.56 MHz到60 MHz (例如 ，27MHz)的高頻功率，利用用氫稀釋到5%到10%的鍺 烷（GeH4)氣體形成鍺層。 第二導電層227由金屬或合金或其金屬化合物形成。 例如，鉅膜形成Inm至20nm、較佳的1 nm至10nm的厚 度。可選地，第二導電層227可以利用難熔金屬例如鎢（ W )、鈦（Ti )、鉬（Mo )、鉻（Cr )或鎳（Ni )形成。 該合金可利用難溶金屬和鈮（Nb)、銷（Zr)、鈽（Ce )、钍（Th )或給（Hf)形成。可選地，可使用難熔金屬 的氧化物或氮化物。金屬氮化物可以是氮化鉬、氮化鎢、 氮化鉬、氮化鈦等。金屬氧化物可以是氧化鉅、氧化鈦、 氧化鉬等。當隨後是第二浮動閘極電極層2 2 9的第二導電 層227由此由金屬等形成時，可以使利用第一導電層222 形成的第一浮動閘極電極層2 2 6穩定。 在單晶矽基板用作基板200並且提供包含具有比砂的 能帶隙更小能帶隙的鍺的膜作爲形成浮動閘極電極的第一 導電層22 2’在矽基板的特定區域上方，用作隧穿絕緣膜 的第一絕緣層夾在其間，在這種情況下，藉由相對浮動閘 -66- 200805678 (63)
極電極中電荷（載子）由絕緣層形成的第二阻擋，比藉虫 相對矽基板的特定區域中的電荷（載子）由絕緣層形成的 第一阻擋能量更高。因此，電荷（載子）可以很容易從矽 基板的特定區域注入到電荷累積層，並且可以防止電荷（ 載子）從浮動閘極電極釋放。也就是，在作爲記憶體操作 的情況下，可以用低電壓進行高效寫入，並且可以提高電 荷保持特性。還注意，在基板200中的儲存部分中提供的 區域214的上方形成的包括第一導電層222和第二導電層 227的疊層結構用作在後來完成的非揮發性記憶元件中的 浮動閘極電極。 接下來，在包括第一導電層222和第二導電層227的 疊層結構上方形成抗鈾劑223，並且藉由利用抗蝕劑223 作掩模選擇性地移除包括第一導電層222和第二導電層 227的疊層結構、和第一絕緣層216、218和220。在該實 施例中，形成抗飩劑223以覆蓋基板200中的區域214的 一部分，並移除包括第一導電層222和第二導電層227的 疊層結構的其他部分、以及未被抗飩劑223覆蓋的第一絕 緣層216、218和220，以便部分留下第一絕緣層220和 包括第一導電層2 2 2和第二導電層2 2 7的疊層結構，以形 成第一絕緣層2 2 4和包括第一浮動閘極電極層2 2 6和第二 浮動閘極電極層2 2 9的疊層結構（見圖3 1 C )。具體地， 在區域2 1 4中留下提供在用於隨後形成非揮發性記憶元件 的區域中的第一絕緣層2 2 0、和包括第一導電層222和第 二導電層227的疊層結構。另外，暴露出基板2〇〇中的區 -67- 200805678 (64) 域212和213和部分區域214的表面。 接下來，形成第二絕緣層228以覆蓋基板200中的區 域2 1 2、2 1 3和2 1 4以及包括第一浮動閘極電極層2 2 6和 第二浮動閘極電極層229的疊層結構（見圖32A )。 第二絕緣層228是由藉由CVD法、濺射法等利用絕 緣材料例如氧化矽、氮化矽、氮氧化矽（SiOxNy ( X > y )
)或氧氮化矽（SiNxOy(x>y))的單層或疊層形成的。 例如，當形成第二絕緣層2 2 8爲單層時，氮氧化砂膜或氧 氮化矽膜藉由CVD法形成511111至5〇11111包含在內的厚度 。而且，當形成具有三層結構的第二絕緣層228時，氮氧 化砂膜形成爲第一層絕緣層，氮化砂膜形成爲第二層絕緣 層，以及氮氧化砂膜形成爲第三層絕緣層。 注意，在基板200中的區域214中形成於包括第一浮 動閘極電極層226和第二浮動閘極電極層229的疊層結構 上方的第二絕緣層228用作隨後完成的非揮發性記憶元件 中的控制絕緣層，並且形成於區域2 1 4的暴露部分上方的 第二絕緣層228在隨後完成的電晶體中用作閘極絕緣膜。 接下來，選擇性地形成抗蝕劑23 0以覆蓋形成於基板 2 00中的區域214上方的第二絕緣層228，並移除形成於 基板200中的區域212和213上方的第二絕緣層2 28 (見 圖 32B ) ° 接下來，在基板200中的區域212和213的表面上分 別形成第三絕緣層232和23 4 (見圖32C )。 第三絕緣層232和234是藉由形成上述的第一絕緣層 -68- 200805678 (65) 2 1 6、2 1 8和2 2 0的方法所述的任一方法形成的。例如， 第三絕緣層2 3 2和2 3 4可以由藉由進行熱處理氧化基板 200中的區域212和213的表面的氧化矽膜形成。可選地 ，藉由利用熱氧化方法形成氧化矽膜，然後藉由氮化處理 氮化氧化矽膜的表面，可以用包含氧和氮的矽膜（氮氧化 矽膜）的疊層結構形成第三絕緣層1 3 2和1 3 4。
而且可選地，如上所述，可利用電漿處理形成第三絕 緣層2 3 2和2 3 4。例如，在基板1 0 0中區域2 1 2和2 1 3的 表面上，藉由用高密度電漿處理進行氧化處理或氮化處理 ，可以形成氧化矽（SiOx)膜或氮化矽（SiNx)膜作爲第 三絕緣層13 2和134。而且，在區域212和213的表面上 用高密度電漿處理進行氧化處理之後，可以再次藉由進行 高密度電漿處理來進行氮化處理。在這種情況下，氧化矽 膜形成在區域212和213的表面上，並且氮氧化矽膜形成 在氧化矽膜上，使得每個第三絕緣層1 3 2和1 3 4都形成爲 其中疊置氧化矽膜和氮氧化矽膜的膜。而且可選地，在藉 由熱氧化法在區域212和213的表面上形成氧化矽膜之後 ，可以藉由高密度電漿處理進行氧化處理或氮化處理。 注意，在藉由熱氧化法或高密度電漿處理形成第三絕 緣層232和234的過程中，也可以在基板200中的區域 214上方形成的第二絕緣層228的表面上形成氧化膜或氮 氧化膜。形成在基板200中的區域212和213上方的第三 絕緣層232和234用作後來完成的電晶體中的閘極絕緣膜 -69- 200805678 (66) 接下來，形成導電膜以覆蓋形成在基板200中的區域 2 1 2和2 1 3上方的第三絕緣層2 3 2和2 3 4以及形成在區域 214上方的第二絕緣層228 (見圖33A )。在該實施例說 明的實例中，順序疊置導電膜23 6和導電膜23 8作爲導電 膜。不必說，也可以用單層結構或包括三層以上的疊層結 構形成該導電膜。 導電膜236和238可以由選自鉅（Ta)、鎢（W)、 鈦（Ti )、鉬（Mo )、鋁（A1 )、銅（Cu )、鉻（Cr ) 、鈮（Nb)等的元素，或包含這些元素作爲主要成分的 合金材料或化合物材料形成。可選地，還可以使用藉由氮 化該元素獲得的金屬氮化膜。而且可選地，可以使用用雜 質元素例如磷摻雜的多晶矽代表的半導體材料。 在該實施例中，該導電膜是藉由利用氮化鉬形成導電 膜236以及利用上方的鎢形成導電膜23 8所形成的疊層結 構。可選地，可以使用氮化鉅、氮化鎢、氮化鋁或氮化鈦 的單層或疊層膜作爲導電膜236，並且可以使用鎢、鉬、 鉬或鈦的單層或疊層膜作爲導電膜23 8。 接下來，藉由選擇性地触刻和移除疊置的導電膜236 和2 3 8，基板2 0 0中的區域2 1 2、2 1 3和2 1 4的上方部分 地留下導電膜23 6和23 8，以形成每個都用作閘極電極的 導電膜240、242、244和246 (見圖33B和39B)。另外 ，在該實施例中，在基板200中暴露出未與導電膜24〇、 242、244和246重疊的部分區域212、213和214的表面 。注意，導電膜1 44在後來完成的非揮發性記憶元件中用 -70- 200805678 (67) 作控制閘極電極。另外，在後來完成的電晶體中導電膜 24 0、24 2和246中的每一個都用作閘極電極。
具體地，在基板200的區域212中，選擇性移除在導 電膜240下面形成的、不與導電膜240重疊的部分第三絕 緣層232，以便導電膜240和第三絕緣層232的端部彼此 大致對準。在基板200的區域213中，選擇性移除在導電 膜242下面形成的、不與導電膜242重疊的部分第三絕緣 層234，以便導電膜242和第三絕緣層234的端部彼此大 致對準。在基板200的區域214中，選擇性移除形成在導 電膜244下面的、不與導電膜244重疊的部分第二絕緣層 228，以便導電膜244和第二絕緣層228的端部彼此大致 對準。而且，也在基板200的區域214中，選擇性移除在 導電膜246下面形成的、不與導電膜246重疊的第一絕緣 層224、第二絕緣層228、包括第一浮動閘極電極層226 和第二浮動閘極電極層229的疊層結構的部分，以便導電 膜24 6、第二絕緣膜228、包括電荷累積層226和229的 疊層結構、和第一絕緣層224的端部彼此大致對準。 在該情況下，不與導電膜240、242、244和246重疊 的部分絕緣層等可在形成導電膜240、242、244和246的 同時移除；或者可藉由利用剩餘的抗鈾劑或導電膜240、 242、244和246作掩模在形成導電膜240、242、244和 2 4 6之後移除。 接下來，將雜質元素選擇性地引入基板200的區域 2 1 2、2 1 3和2 1 4中（見圖3 3 C )。在該實施例中，藉由利 -71 - 200805678 (68) 用導電膜242、244和246作掩模以低的濃度將賦予n型 導電性的雜質元素選擇性地引入區域2 1 3和2丨4中，同時 藉由利用導電膜240作掩模以低的濃度將賦予p型導電性 的雜質元素選擇性地引入區域2 1 2中。作爲賦予n型導電 性的雜質元素，可以使用磷（P )、砷（As )等。作爲賦 予P型導電性的雜質元素，可以使用硼（B )、銘（A1 ) 、鎵（Ga)等。
接下來，形成絕緣層（也稱爲側壁）254與導電:膜 240、242、244和246的側表面接觸。具體地，藉由電漿 CVD法、濺射法等將包含無機材料例如砂、砍的氧化物 、或矽的氮化物的膜、或者包含有機材料例如有機樹脂的 膜形成爲單層或疊層。然後，在垂直方向上主要藉由各向 異性蝕刻來選擇性蝕刻該絕緣層，以便形成該絕緣層與導 電膜240、242、244和246的側表面接觸。注意，當形成 LDD (輕摻雜汲）區時，使用絕緣層254作爲摻雜的掩模 。而且，在該實施例中，形成絕緣層254與形成在導電膜 24 0、242、244和246下面的絕緣層以及浮動閘極電極層 的側表面接觸。 接下來，藉由利用絕緣層254和導電膜240、242、 244和246作掩模，將將雜質元素引入基板200的區域 2 1 2、2 1 3和2 1 4中，由此形成用作源區和汲區的雜質區 (見圖34A、37A和37B )。在該實施例中，藉由利用絕 緣層254和導電膜242、244和246作掩模以高的濃度將 賦予η型導電性的雜質元素引入基板200的區域213和 •72- 200805678 (69) 2 14中，同時藉由利用絕緣層254和導電膜240作掩模以 高的濃度將賦予P型導電性的雜質元素引入區域212中。
結果，在基板200中的區域212中，形成了形成源和 汲區的雜質區25 8、形成LDD區的低濃度雜質區260和 通道形成區256。在基板200中的區域213中，形成了形 成源和汲區的雜質區264、形成LDD區的低濃度雜質區 266和通道形成區262。在基板200中的區域214中，形 成了形成源和汲區的雜質區270、形成LDD區的低濃度 雜質區272和276和通道形成區268和274。 注意在本實施例中，雜質元素的引入是在下面的條件 下進行的，其中暴露了沒有與導電膜240、242、244和 246重疊的基板200中的區域212、213和214的部分。 因此，形成在基板200中的區域212、213和214中的通 道形成區256、262、268和274可以用與導電膜240、 242、244和246自對準的方式形成。 接下來，形成絕緣層277，以覆蓋在基板200中的區 域2 1 2、2 1 3和2 1 4的上方提供的絕緣層、導電膜等，並 且在絕緣層277中形成開口 278 (見圖34B )。 絕緣層277可以用包含氧或氮的絕緣層例如氧化砂（ SiOX)、氮化矽（SiNX)、氮氧化矽（SiOXNy ( x> y)) 或氧氮化矽（SiNxOy (x>y));包含碳的膜例如DLC ( 金剛石類碳）膜；有機材料例如環氧樹脂、聚醯亞胺、聚 醯胺、聚乙烯苯酚、苯並環丁烯或丙烯酸；或矽氧院材米斗 例如矽氧烷樹脂；的單層或疊層結構，藉由CVD法、_ -73- 200805678 (70) 射法等形成。注意，矽氧烷材料是具有Si-〇 = Si鍵的材料 。砍氧院具有包含矽（Si)和氧（0 )鍵的骨架結構。作 爲替代’可以使用至少包含氫的有機基團（例如，烷基或 芳烴）。作爲替代，還可以使用氟基團。可選地，作爲替 代’可以使用至少包含氫的有機基團或氟基團。
接下來’藉由利用CVD法、濺射法等在開口 278中 形成導電膜280，並且在絕緣層277上方選擇性地形成導 電膜282a到282d，以與導電膜280電連接（見圖35、 36A 和 36B、和 39C ) 〇 藉由CVD法、濺射法等，由選自鋁（A1 )、鎢（w )、鈦（Ti)、鉅（Ta)、鉬（Mo)、鎳（Ni)、鋁（pt )、銅（Cu)、金（Au)、銀（Ag)、錳（Μη)、鈸（ Nd)、碳（C)和砂（Si)等的元素，或包含以該元素作 爲主要成分的合金材料或化合物材料的單層或疊層形成導 電膜280和2 82a至282d中的每一個。包含鋁作爲主要成 分的該合金材料對應於：例如，包含鋁作爲主要成分和鎳 的材料；或包含鋁作爲主要成分、鎳以及碳和矽中的一種 或兩種的材料。例如，導電膜280和282a至2 82d中的每 一個都較佳的採用，阻擋膜、鋁·矽（A1-Si )膜和阻擋膜 的疊層結構；或阻擋膜、鋁-矽（Al-Si )膜、氮化鈦（ TiN )膜和阻擋膜的疊層結構。注意，該阻擋膜對應於鈦 、鈦的氮化物、鉬、或鉬的氮化物的薄膜。電阻値和成本 低的鋁或鋁-矽較佳的用作導電膜280和282a至282d的 材料。另外，藉由提供作爲上層和下層的阻擋層，可以防 -74- 200805678 (71) 止在鋁或鋁-矽中產生凸起。此外，藉由形成高可還原元 素鈦的阻擋膜，可以減少形成在半導體基板上的薄自然氧 化膜，以便可以獲得與半導體基板的良好接觸。在該實施 例中，導電膜280和282a至282d中的每一個都可以藉由 利用CVD法選擇性生長鎢（W)來形成。
藉由上述步驟，可以獲得提供有形成於區域212中的 P型電晶體、形成於區域2 1 3中的n型電晶體和形成於基 板200的區域2 1 4中的非揮發性記憶元件的非揮發性記憶 體裝置。 藉由根據電路結構製作電晶體中的閘極絕緣層的厚度 不同，該實施例的非揮發性記憶體裝置可以實現低功耗。 另外，可以實現非揮發性記憶體裝置工作的穩定性。具體 地’藉由減小邏輯部分電晶體中的閘極絕緣層的厚度，可 以減小臨界値電壓的變化以及可以進行低壓操作。藉由增 加儲存部分中選擇電晶體的閘極絕緣層的厚度，即使在非 揮發性記憶元件的寫入和擦除操作施加比邏輯部分中的電 壓高的電壓時，也可以增強操作的穩定性。在非揮發性記 憶元件中，可以便於電荷從半導體基板注入浮動閘極電極 中，並且防止電荷從浮動閘極電極釋放。也就是，在作爲 記憶體操作的情況下，可以用低壓進行高效寫入並且可以 提高電荷保持特性。該實施例能夠實現具有藉由連續步驟 製造的這種優良效果的非揮發性記憶體裝置。 該實施例可以與該說明書中說明的實施例模式和其他 實施例中的任一個組合實施。 -75- 200805678 (72) [實施例6]
在本實施例中，將在下面參考各圖說明能夠在不接觸 的情況下進行資料輸入和輸出的提供有上述本發明的非揮 發性半導體記憶體裝置的半導體裝置的應用實例。不接觸 就能夠資料輸入和輸出的半導體裝置指的是RFID標籤、 ID標籟、1C標籤、1C晶片、RF標籤、無線標籤、電子 標籤或無線晶片。 半導體裝置800用來不接觸地傳輸資料，並且包括高 頻電路810、電源電路820、重置電路830、時鐘產生電 路840、資料解調電路85 0、資料調制電路860、控制其 他電路的控制電路870、記憶體電路880和天線890 (圖 4 0 A )。咼頻電路8 1 0是從天線8 9 0接收訊號並將接收的 訊號從資料調制電路860輸出到天線890的電路。電源電 路820是從接收的訊號產生電源電位的電路。重置電路 830是產生重置訊號的電路。時鐘產生電路840是基於接 收從天線890輸入的訊號產生各種時鐘訊號的電路。資料 解調電路8 5 0是解調接收的訊號並輸出到控制電路8 7 〇的 電路。資料調制電路860是調制從控制電路870接收的訊 號的電路。作爲控制電路870，例如，提供代碼提取電路 910、代碼判決電路920、CRC判決電路930和輸出單元 電路940。注意，代碼提取電路910是重復地提取包括在 傳送到控制電路870的指令中的多個代碼的電路，代碼判 決電路920是比較提取的代碼和對應參考的代碼以確定指 -76- 200805678 (73) 令內容的電路，並且CRC判決電路93 0基於判決代碼檢 測存在或不存在傳輸錯誤等的電路。
接下來，將說明上述半導體裝置的操作的實例。首先 ’藉由天線890接收無線訊號。該無線訊號經由高頻電路 810傳送到電源電路820，並產生高電源電位（在下文中 稱爲VDD)。該VDD提供給包括於半導體裝置8 00的每 個電路。另外，經由高頻電路8 1 0傳送到資料解調電路 8 5 0的訊號被解調（在下文中，解調的訊號）。此外，經 由高頻電路810傳過重置電路830和時鐘產生電路840的 訊號和解調的訊號傳送到控制電路870。傳送到控制電路 870的訊號藉由代碼提取電路910、代碼判決電路920、 CRC判決電路93 0等分析。然後，根據分析的訊號，輸出 儲存在記憶體電路8 8 0中的半導體裝置的資訊。半導體裝 置的輸出資訊藉由輸出單元電路940編碼。此外，半導體 裝置800的編碼資訊經過資料調制電路860由天線890作 爲無線訊號傳送。注意，低電源電位（下文中，V S S )在 包括於半導體裝置800內的多個電路中是公共的，並且 VSS可以設爲GND。另外，本發明的非揮發性半導體記 憶體裝置可以應用到記憶體電路8 80。由於在本發明的非 揮發性半導體記憶體裝置中驅動電壓可以降低，所以可以 在更長的距離上進行非接觸資料通訊。 由此，藉由從讀取器/寫入器向半導體裝置800傳送 訊號並且接收由讀取器/寫入器從半導體裝置800傳送的 訊號，可以讀取半導體裝置的資料。 -77-
200805678 (74) 另外’藉由沒有安裝電源（電池）的電磁波、 電磁波和安裝的電源（電池），半導體裝置8〇〇可以 個電路提供電源電壓。 接下來，將說明不接觸就能夠資料輸入和輸出的 體裝置的使用實例。包括顯示部分3 2 1 0的便攜終端 面提供有讀取器/寫入器3 2 0 0，並且商品3 2 2 0的側_ 供有半導體裝置323 0 (圖40B)。當讀取器/寫入器 保持在包括於商品3220的半導體裝置3 23 0的上方_ 品的資訊例如原料、原產地、每個生產處理中的檢湏 、發行記錄或商品的說明顯示在顯示部分3 2 1 〇上。 ’當產品3260藉由傳送帶傳輸時，利用提供在產品 上方的讀取器/寫入器3240和半導體裝置3250，可以 產品3 260 (圖40C )。由此，藉由利用用於系統的半 裝置’可以很容易地獲得資訊，並且可以實現系統功 額外價値的提高。 此外’本發明的非揮發性半導體記憶體裝置可以 各種領域中具有記憶體的電子裝置。作爲應用本發明 揮發性半導體記憶體裝置的電子裝置，例如，視頻相 數位相機、護目鏡型顯示器（安裝在頭部的顯示器） 航系統、聲音再生裝置（例如，車內音響或音頻部件 電腦、遊戲機、移動資訊終端（例如，移動電腦、行 話、移動遊戲機或電子書籍）、裝配有記錄媒體的影 現裝置（具體地，用來再生記錄媒體例如DVD (數 視頻光碟）的裝置，其裝配有用來顯示記錄影像的顯 藉由 向每 半導 的側 面提 3 200 ，商 結果 此外 32 60 檢查 導體 能和 用於 的非 機、 、導 )' 動電 像再 位化 示器 -78 - 200805678 (75) )等。在圖41A至41E中顯示這些電子裝置的具體實例 圖4 1 A和4 1 B每個都顯示數位相機。圖4 1 B顯示圖 4 1 A中示出的數位相機的背面。該數位相機包括底盤 2 1 1 1、顯示部分2 1 1 2、鏡頭2113、操作鍵2114、快門 2 1 1 5等。另外，該數位相機包括可移動非揮發性記憶體 2 1 1 6，並且該記憶體2 1 1 6儲存由數位相機取得的資料。
藉由利用本發明形成的非揮發性半導體記憶體裝置可以應 用到記憶體2 1 1 6。 圖4 1 C顯示行動電話，其是便攜終端的一個典型實例 。該行動電話包括底盤2121、顯示部分2122、操作鍵 2 123、揚聲器2124等。另外，該行動電話包括可移動非 揮發性記憶體2 1 2 5，並且資料例如電話號碼、影像、音 樂貪料等可以儲存在記憶體2丨2 5中並藉由行動電話複製 。藉由利用本發明形成的非揮發性半導體記憶體裝置可以 應用到記憶體2 1 2 5。 圖4 1 D顯示數位播放器，其是視頻裝置的典型實例 。圖41D中示出的數位播放器包括主體213〇'顯示部分 2 1 3 1、記憶體邰分2 1 3 2、操作部分2丨3 3、耳機2〗3 4等。 頭戴式受δ舌器或無線耳機可以用來代替耳機2 1 3 4。對於 記憶體部分2 1 32 ’可以使用藉由利用本發明形成的非揮 發性半導體記憶體裝置。例如，藉由利用儲存容量爲2〇 GB到200 GB的NAND非揮發性記憶體並操作該操作部 分21 33，影像和聲音（音樂）可以記錄和再生。應該注 -79、 200805678 (76) 意，藉由在顯示部分2131中的黑背景上顯示白字元，可 以降低功耗。對於移動視頻裝置這是尤其有效的。提供在 儲存部分2 1 32中的非揮發性半導體記憶體裝置可以是可 移動的。
圖41E顯示電子書（也稱爲電子紙）。該電子書包括 主體2141、顯示部分2142、操作鍵2143和儲存部分 2 1 44。數據機可以合倂在主體2 1 4 1中，或可以使用無線 傳送和接收資訊的結構。對於儲存部分2 1 44，可以使用 藉由利用本發明形成的非揮發性半導體記憶體裝置。例如 ，藉由利用儲存容量爲20 GB到200 GB的NAND非揮發 性記憶體並操作該操作部分2 1 43，影像和聲音（音樂） 可以記錄和再生。提供在儲存部分2 1 44中的非揮發性半 導體記憶體裝置可以是可移動的。 如上所述，本發明的非揮發性半導體記憶體裝置的應 用範圍是非常廣泛的，並且其可以用於所有領域中包括記 憶體的任何電子裝置。 【圖式簡單說明】 圖1是用來說明本發明的非揮發性半導體記憶體裝置 的主要結構的橫截面圖。 圖2是非揮發性記憶體的能帶圖。 圖3是在寫入狀態的非揮發性記憶體的能帶圖。 圖4是在電荷保持狀態的非揮發性記憶體的能帶圖。 圖5是在擦除狀態的非揮發性記憶體的能帶圖。 -80- 200805678 (77) 圖6A和6B是用來說明非揮發性記憶體的寫入和讀 取操作的圖。 圖7A和7B是用來說明非揮發性記憶體的擦除操作 的圖。 圖8是示出非揮發性儲存單元陣列的等效電路的一個 實例的圖。
圖9是示出NOR型非揮發性儲存單元陣列的等效電 路的一個實例的圖。 圖1 〇是示出NAND型非揮發性儲存單元陣列的等效 電路的一個實例的圖。 圖1 1 A和1 1 B是用來說明NAND型非揮發性記憶體 的寫入操作的圖。 圖12A和12B是用來說明NAND型非揮發性記憶體 的擦除和讀取操作的圖。 圖1 3是示出在電荷累積的“ 0”情況下和在電荷消除 的“ 1 ”情況下非揮發性記億體的臨界値電壓變化的曲線 圖。 圖1 4是示出非揮發性記憶體裝置的電路方塊圖的一 個實例的圖。 圖1 5是用來說明電漿處理設備的結構的圖。 圖1 6是習知非揮發性記憶體的能帶圖。 圖1 7A到1 7C是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖1 8 A到1 8 C是示出本發明的非揮發性半導體記憶 -81 - 200805678 (78) 體裝置的製造方法的一個實例的圖。 圖19A到19C是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖20A到20C是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖2 1 A到2 1 C是示出本發明的非揮發性半導體記憶 • 體裝置的製造方法的一個實例的圖。 .φ 圖22A到22C是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖23A和23B是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖24A到24C是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖25A到25C是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 Φ 圖26A到26C是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖27A到27C是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖28A到28C是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖29A到29C是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖30A到3〇C是示出本發明的非揮發性半導體記憶 -82 - 200805678 (79) 體裝置的製造方法的一個實例的圖。 圖31A到31C是不出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖3 2 A到3 2 C是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖3 3 A到3 3 C是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。
圖3 4 A和3 4 B是示出本發明的非揮發性半導體記憶 體裝置的製造方法的一個實例的圖。 圖3 5是示出本發明的非揮發性半導體記憶體裝置的 製造方法的一個實例的圖。 圖3 6A和3 6B是每個都示出本發明的非揮發性半導 體記憶體裝置的上表面的一個實例的圖。 圖37A和37B是每個都示出本發明的非揮發性半導 體記憶體裝置的上表面的一個實例的圖。 圖38A和38B是每個都示出本發明的非揮發性半導 體記憶體裝置的上表面的一個實例的圖。 圖39A到39C是每個都示出本發明的非揮發性半導 體記憶體裝置的橫截面的一個實例的圖。 圖40A到40C是用來示出本發明的非揮發性半導體 記憶體裝置的使用模式的實例的圖。 圖4 1 A到4 1 E是每個都示出本發明的非揮發性半導 體記憶體裝置的使用模式的一個實例的圖。 -83 - 200805678 (80) 【主要元件符號說明】 1 0 :基板 1 2 : p 阱 2 8 :間隔物 1 4 :通道形成區域 2 6 :閘極 18 :雜質區域
1 6 :第一絕緣層 20 :浮動閘極 2 2 :第二絕緣層 24 :控制閘極 8 〇 :支撐底座 • 7 2 :天線 74 :電介質板 76 :氣體供應部份 7 8 :排氣口 84 :微波供應部份. 82 :溫度控制部份 8 6 :電漿 16a、22b :氧化矽層 16b、22a :氮化矽層 20a :第一浮動閘極 2 0b :第二浮動閘極 24a:金屬氮化物層 -84 200805678 (81) 24b :金屬層 01 :半導體層 18c :低濃度雜質區 02 :第一絕緣層 03 :浮動閘極 04 :第二絕緣層
05 :控制閘極 18a ·源區 1 8 b :汲區 MS :記憶體單元 S :選擇電晶體 Μ :非揮發性記憶體元件 BL :位元線 WL :字線 3 〇、3 2 :半導體層 SL :源極線 NS : NAND 單元 BLK :區塊 34、36、38、40:半導體層 S G :選擇閘極線 52 :記憶體單元陣列 54 :週邊電路 56 :位址緩衝器 5 8 :控制電路 -85 200805678 (82)
60 :升壓電路 62 :列解碼器 64 :行解碼器 6 6 :感應放大器 68 :資料緩衝器 70 :輸入/輸出緩衝器 1 0 0 :基板 10 2 ·絕緣層 104、106、108、110:分離的元件區 112、 114、 116、 118:第一絕緣層 1 0 7 : p 阱 122 、 124 :抗蝕劑 126 :雜質區 1 2 8 :第二絕緣層 1 3 0 :抗鈾劑 1 3 2、1 3 4 :第三絕緣層 136、 138、 140、 142、 144、 146 ：導電膜 1 4 8 :抗飩劑 1 5 0 :通道形成區 1 5 2 :高濃度雜質區 154 :通道形成區 156 :高濃度雜質區 1 5 8 :低濃度雜質區 120 :第一導電層 -86- 200805678 (83)
123 :第二導電層 1 2 1 :第一浮動閘極層 125 :第二浮動閘極層 160 :通道形成區 162 :高濃度雜質區 164 :低濃度雜質區 166 :抗蝕劑 168 :通道形成區 1 7 0 :高濃度雜質區 172 :絕緣層 174 :導電膜 194 :雜質區 200a、200b :島狀半導體層 182a、 184a、 182b、 184b、 182c、 184c、 182d、 184d :導電膜 186、188 :低濃度雜質區 1 90 :雜質區 192 、 198 :絕緣層 800 :半導體裝置 8 1 0 :局頻電路 8 2 0 :電源電路 8 3 0 :重置電路 840 :時鐘產生電路 85 0 =資料解調電路 -87- 200805678 (84) 1 5 1 :低濃度雜質區 860:資料調制電路 8 7 0 :控制電路
8 8 〇 :記憶體電路 890 :天線 910 :代碼抽出電路 920 :代碼判定電路 93 0 ： CRC判定電路 940 :輸出單元電路 3 20 0 :讀取/寫入器 3 2 1 0 :顯示部份 3220、 3260 ：產品 3240 :讀取/寫入器 325 0 :半導體裝置 2 1 1 1 ··框體 2 1 1 2 :顯示部份 2 1 1 3 :透鏡 2 1 1 4 :操作鍵 2 1 1 5 :快門 2 1 1 6 :非揮發性記憶體 2 1 2 1 :框體 2 122 :顯示部份 2 123 :操作鍵 2 125 :非揮發性記憶體 -88 200805678 (85) 2130 :主體 3 23 0 :半導體裝置 2124 :揚聲器 2 1 3 1 :顯示部份 2132 :非揮發性記憶體部份 2 1 3 3 :操作部份 2 134 ：耳機
2 1 4 1 :主體 2 142 :顯示部份 2 1 4 3 :操作鍵 2 144 :非揮發性記憶體部份 200 :基板 202 :絕緣層 2 04 :絕緣層 2 1 2 :區域 2 1 3 :區域 214 ：區域 206 :抗鈾刻 208 ：凹陷 2 1 0 :絕緣層 2 1 6 :第一'絕緣層 2 1 8 :第一絕緣層 220 :第一絕緣層 222 :第一導電層 -89- 200805678 (86) 227 :第二導電層 226 :第一浮動閘極層 229 :第二浮動閘極層 223 :抗蝕刻 2 2 4 :第一'絕緣層 2 2 8 :第二絕緣層 230 :抗鈾刻
232 :第三絕緣層 2 3 4 :第二絕緣層 23 6 :導電膜 23 8 :導電膜 240 :導電膜 242 :導電膜 244 :導電膜 246 :導電膜 2 5 4 :絕緣層 2 5 8 :雜質區 256 :通道形成區 260 :低濃度雜質區 262 :通道形成區 266 :低濃度雜質區 264 :雜質區 268 :通道形成區 270 :雜質區 -90- 200805678 (87) 272 :低濃度雜質區 274 :通道形成區 276 :低濃度雜質區 2 7 7 :絕緣層 278 :開□ 280 :導電膜 2 82a-282d ：:導電膜

Claims (1)

  1. 200805678 (1) 十、申請專利範圍 1 · 一種非揮發性半導體記憶體裝置，包含： 一半導體基板，該半導體基板包含一對雜質區和在該 雜質區之間的一通道形成區； 在該通道形成區上方的一浮動閘極電極，而第一絕緣 層介於它們之間，和
    在該浮動閘極電極上方的一控制閘極電極，而第二絕 緣層介於它們之間， 其中該浮動閘極電極至少包括與該第一絕緣層接觸的 第一層和該第一層上方的第二層， 其中該第一層由半導體材料形成， 其中該第一層的能帶隙比該通道形成區的能帶隙小， 以及 其中該第二層由選自由金屬、金屬合金和金屬化合物 組成的群組的材料所形成。 2· —種非揮發性半導體記憶體裝置，包含： 一半導體基板，該半導體基板包括一對雜質區和在該 雜質區之間的通道形成區； 在該通道形成區上方的一浮動閘極電極，而第一絕緣 層介於它們之間，和 在該浮動閘極電極上方的一控制閘極電極，而第二絕 緣層介於它們之間， 其中該浮動閘極電極至少包括第一層和第二層， 其中該第一層與該第一絕緣層接觸，並利用具有比該 •92- 200805678 (2) 通道形成區的能帶隙小和電阻率低的材料形成，和 其中該第二層由選自由金屬、金屬合金和金屬化合物 組成的群組的材料所形成。 3 · —種非揮發性半導體記憶體裝置，包含： 一半導體基板，該半導體基板包括一對雜質區和在該 雜質區之間的通道形成區；
    在該通道形成區上方的一浮動閘極電極，而第一絕緣 層介於它們之間，和 在該浮動閘極電極上方的一控制閘極電極，而第二絕 緣層介於它們之間， 其中該浮動閘極電極至少包括第一層和第二層， 其中由該第一絕緣層形成的關於該第一層中的電子的 屏障能量比由該第一絕緣層形成的關於該通道形成區中的 電子的屏障能量高，以及 其中該第二層由選自由金屬、金屬合金和金屬化合物 組成的群組的材料所形成。 4· 一種非揮發性半導體記憶體裝置，包含： 一半導體基板，該半導體基板包括一對雜質區和在該 雜質區之間的通道形成區； 在該通道形成區上方的一浮動閘極電極，而第一絕緣 層介於它們之間，和 在該浮動閘極電極上方的一控制閘極電極，而第二絕 緣層介於它們之間， 其中該浮動閘極電極至少包括第一層和第二層， -93- 200805678 (3) 其中與該第一絕緣層接觸的該第一層由鍺或鍺化合物 形成，以及 其中該第二層由選自由金屬、金屬合金和金屬化合物 組成的群組的材料所形成。 5 ·如申請專利範圍第1項的非揮發性半導體記憶體 裝置，其中在該通道形成區的能帶隙和該第一層的能帶隙 之間存在〇·1 eV或更大的差。
    6·如申請專利範圍第1項的非揮發性半導體記憶體 裝置，其中該第一絕緣層包括氧化矽層和形成在該氧化矽 層上方的氮氧化砂層。 7·請專利範圍第6項的非揮發性半導體記憶體裝置 ，其中該浮動閘極電極與氮氧化矽層接觸。 8 .請專利範圍第6項的非揮發性半導體記憶體裝置 ，其中該氧化矽層是藉由電漿處理氧化半導體基板形成的 ，且該氮氧化矽層是藉由電漿處理氮化氧化矽層形成的。 9 ·請專利範圍第1項的非揮發性半導體記憶體裝置 ，其中該第二層包括鎢、鉅、鈦、鉬、鉻和鎳中的至少一 種。 10.請專利範圍第1項的非揮發性半導體記億體裝置 ，其中該第二層包括氮化鉅、氮化鎢、氮化鋁、氮化鈦、 氧化鉅、氧化鈦和氧化鉬中的至少一種。 1 1 ·請專利範圍第2項的非揮發性半導體記億體裝置 ’其中在該通道形成區的能帶隙和該第一層的能帶隙之間 存在0.1 eV或更大的差。 -94- 200805678 (4) 1 2 .請專利範圍第2項的非揮發性半導體記憶體裝置 ，其中該第一絕緣層包括氧化矽層和形成在該氧化矽層上 方的氮氧化矽層。 1 3 ·請專利範圍第1 2項的非揮發性半導體記憶體裝 置，其中該浮動閘極電極與氮氧化矽層接觸。 1 4 ·請專利範圍第1 2項的非揮發性半導體記憶體裝 - 置，其中該氧化矽層是藉由電漿處理氧化半導體基板形成 的，且該氮氧化矽層是藉由電漿處理氮化氧化矽層形成的 〇 1 5 ·請專利範圍第2項的非揮發性半導體記憶體裝置 ’其中該第二層包括鎢、鉬、欽、鉬、鉻和鎳中的至少一 種。 1 6 ·請專利範圍第2項的非揮發性半導體記憶體裝置 ，其中該第二層包括氮化鉅、氮化鎢、氮化鉬、氮化鈦、 氧化鉅、氧化鈦和氧化鉬中的至少一種。 9 17 ·請專利範圍第3項的非揮發性半導體記憶體裝置 ^ ，其中該第一絕緣層包括氧化矽層和形成在該氧化矽層上 方的氮氧化矽層。 1 8 .請專利範圍第1 7項的非揮發性半導體記憶體裝 置，其中該浮動闊極電極與氮氧化砂層接觸。 1 9 ·請專利範圍第1 7項的非揮發性半導體記憶體裝 置，其中該氧化矽層是藉由電漿處理氧化半導體基板形成 的，且該氮氧化矽層是藉由電漿處理氮化氧化矽層形成的 -95 - 200805678 (5) 20.請專利範圍第3項的非揮發性半導體記憶體裝置 ，其中該第二層包括鎢、鉅、鈦、鉬、鉻和鎳中的至少一 種。 2 1 .請專利範圍第3項的非揮發性半導體記憶體裝置 ，其中該第二層，包括氮化鉅、氮化鎢、氮化鉬、氮化鈦、 氧化鉬、氧化鈦和氧化鉬中的至少一種。 ， 22.請專利範圍第4項的非揮發性半導體記憶體裝置 ，其中該第一絕緣層包括氧化砂層和形成在該氧化砂層上 方的氮氧化矽層。 23 ·請專利範圍第22項的非揮發性半導體記憶體裝 置，其中該浮動閘極電極與氮氧化矽層接觸。 24·請專利範圍第22項的非揮發性半導體記憶體裝 置，其中該氧化矽層是藉由電漿處理氧化半導體基板形成 的，且該氮氧化矽層是藉由電漿處理氮化氧化矽層形成的 〇 # 25 .請專利範圍第4項的非揮發性半導體記憶體裝置 ，其中該第二層包括鎢、鉬、鈦、鉬、鉻和鎳中的至少一 種。 26. 請專利範圍第4項的非揮發性半導體記憶體裝置 ，其中該第二層包括氮化鉅、氮化鎢、氮化鉬、氮化鈦、 氧化鉅、氧化鈦和氧化鉬中的至少一種。 27. 請專利範圍第4項的非揮發性半導體記憶體裝置 ，其中該第一層具有1 nm至2 Onm包括在內的厚度。 28·請專利範圍第4項的非揮發性半導體記憶體裝置 -96- 200805678 (6) ，其中該鍺化合物是氧化鍺或氮化鍺。
    -97-
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI491025B (zh) * 2011-08-19 2015-07-01 Nanya Technology Corp 垂直雙閘極電路結構
TWI774256B (zh) * 2020-09-18 2022-08-11 日商鎧俠股份有限公司 半導體裝置、記憶體裝置及電晶體之製造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1818989A3 (en) * 2006-02-10 2010-12-01 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device and manufacturing method thereof
EP1837917A1 (en) * 2006-03-21 2007-09-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
TWI416738B (zh) * 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
EP1837900A3 (en) * 2006-03-21 2008-10-15 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
KR101488516B1 (ko) * 2006-03-21 2015-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 반도체 기억장치
EP1840947A3 (en) * 2006-03-31 2008-08-13 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US7786526B2 (en) * 2006-03-31 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US7554854B2 (en) * 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
KR101520284B1 (ko) 2007-06-25 2015-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
JP4902716B2 (ja) * 2008-11-20 2012-03-21 株式会社日立国際電気 不揮発性半導体記憶装置およびその製造方法
WO2012000163A1 (zh) * 2010-06-28 2012-01-05 北京大学 一种非挥发性半导体存储单元
CN102315223A (zh) * 2010-07-07 2012-01-11 中国科学院微电子研究所 高性能平面浮栅闪存器件结构及其制作方法
CN103137626A (zh) * 2011-11-29 2013-06-05 中国科学院微电子研究所 一种平面浮栅闪存器件及其制备方法
JP2013172081A (ja) * 2012-02-22 2013-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
CN102709288B (zh) * 2012-05-18 2016-03-30 电子科技大学 一种总剂量辐射加固的半导体存储器
JP6077291B2 (ja) * 2012-12-10 2017-02-08 エスアイアイ・セミコンダクタ株式会社 不揮発性メモリ回路
US9224594B2 (en) * 2013-11-18 2015-12-29 Intermolecular, Inc. Surface preparation with remote plasma
CN104952734B (zh) * 2015-07-16 2020-01-24 矽力杰半导体技术(杭州)有限公司 半导体结构及其制造方法
CN106486485A (zh) * 2015-08-31 2017-03-08 旺宏电子股份有限公司 存储器元件及其制造方法
US10096718B2 (en) 2016-06-17 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Transistor, electronic device, manufacturing method of transistor
CN108735752B (zh) * 2018-05-07 2021-03-12 上海华力微电子有限公司 一种闪存单元结构的制备方法
CN108766970A (zh) * 2018-06-13 2018-11-06 上海华力微电子有限公司 一种sonos存储器及其制备方法
FR3084521B1 (fr) 2018-07-25 2020-08-14 Stmicroelectronics Rousset Procede de protection d'un module de circuit integre et dispositif correspondant
FR3084520B1 (fr) 2018-07-25 2020-08-14 Stmicroelectronics Rousset Procede de protection d'un circuit integre, et dispositif correspondant
FR3084492A1 (fr) * 2018-07-30 2020-01-31 Stmicroelectronics (Rousset) Sas Procede de detection d'une attaque par un faisceau de particules electriquement chargees sur un circuit integre, et circuit integre correspondant
FR3099259B1 (fr) 2019-07-24 2021-08-13 St Microelectronics Rousset Procédé de protection de données stockées dans une mémoire, et circuit intégré correspondant
CN110911496B (zh) * 2019-11-11 2023-01-24 深圳市华星光电半导体显示技术有限公司 薄膜晶体管、薄膜晶体管的制备方法及显示面板
US11810983B2 (en) * 2020-08-05 2023-11-07 Unist (Ulsan National Institute Of Science And Technology) Semiconductor device with multiple floating gates for multi-level capacitance changes
CN112509626B (zh) * 2020-12-02 2022-07-19 长江存储科技有限责任公司 非易失性存储器及其控制方法
CN116110956B (zh) * 2023-04-12 2023-07-04 合肥晶合集成电路股份有限公司 一种存储器件及其制备方法

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3878549A (en) * 1970-10-27 1975-04-15 Shumpei Yamazaki Semiconductor memories
JPS517036A (ja) 1974-07-08 1976-01-21 Nippon Oils & Fats Co Ltd Tosohoho
US3996657A (en) * 1974-12-30 1976-12-14 Intel Corporation Double polycrystalline silicon gate memory device
JPS5223532A (en) 1975-08-16 1977-02-22 Sato Shinzou Salt bath* electrical heating nitriding of steel subsequent to quenching
JPS5844077B2 (ja) 1978-07-21 1983-09-30 有限会社美光技研 非金属表面の表面に装飾的擦痕模様を形成する方法
JPS5955071A (ja) * 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
JPS62104173A (ja) * 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
JP2656986B2 (ja) 1989-10-02 1997-09-24 松下電子工業株式会社 不揮発性半導体記憶装置の製造方法
US5517300A (en) * 1990-05-31 1996-05-14 Parkervision, Inc. Remote controlled tracking system for tracking a remote control unit and positioning and operating a camera
JPH0697454A (ja) 1992-09-11 1994-04-08 Toshiba Corp 不揮発性半導体メモリ装置及びその駆動方法
JP3283614B2 (ja) 1993-02-19 2002-05-20 株式会社リコー 不揮発性半導体メモリ装置及びその製造方法
US5448513A (en) * 1993-12-02 1995-09-05 Regents Of The University Of California Capacitorless DRAM device on silicon-on-insulator substrate
US5471422A (en) * 1994-04-11 1995-11-28 Motorola, Inc. EEPROM cell with isolation transistor and methods for making and operating the same
US6433361B1 (en) * 1994-04-29 2002-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and method for forming the same
JP3273582B2 (ja) 1994-05-13 2002-04-08 キヤノン株式会社 記憶装置
JPH0897307A (ja) 1994-09-29 1996-04-12 Toshiba Corp 半導体記憶装置
JPH10135357A (ja) 1996-10-28 1998-05-22 Sony Corp 半導体不揮発性記憶装置
US6287988B1 (en) * 1997-03-18 2001-09-11 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method, semiconductor device manufacturing apparatus and semiconductor device
JPH1140682A (ja) 1997-07-18 1999-02-12 Sony Corp 不揮発性半導体記憶装置及びその製造方法
JP3980178B2 (ja) * 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JP3943245B2 (ja) * 1997-09-20 2007-07-11 株式会社半導体エネルギー研究所 半導体装置
JP3727449B2 (ja) * 1997-09-30 2005-12-14 シャープ株式会社 半導体ナノ結晶の製造方法
CN1224104A (zh) 1998-01-23 1999-07-28 唐锦昌 齿合拼装地砖
KR100297712B1 (ko) * 1998-07-23 2001-08-07 윤종용 고집적화를위한불휘발성메모리및그제조방법
US6518594B1 (en) * 1998-11-16 2003-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor devices
JP4076648B2 (ja) * 1998-12-18 2008-04-16 株式会社半導体エネルギー研究所 半導体装置
TW518650B (en) 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
US6384448B1 (en) * 2000-02-28 2002-05-07 Micron Technology, Inc. P-channel dynamic flash memory cells with ultrathin tunnel oxides
EP1265276B1 (en) * 2000-03-13 2011-06-22 Tadahiro Ohmi Method for forming dielectric film
US6410968B1 (en) * 2000-08-31 2002-06-25 Micron Technology, Inc. Semiconductor device with barrier layer
JP2002184873A (ja) * 2000-10-03 2002-06-28 Sony Corp 不揮発性半導体記憶装置及びその製造方法
JP3984020B2 (ja) * 2000-10-30 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP2002198446A (ja) * 2000-12-27 2002-07-12 Fujitsu Ltd 半導体記憶装置とその製造方法
JP2002353245A (ja) * 2001-03-23 2002-12-06 Seiko Epson Corp 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法
JP4776801B2 (ja) 2001-04-24 2011-09-21 株式会社半導体エネルギー研究所 メモリ回路
US6586797B2 (en) * 2001-08-30 2003-07-01 Micron Technology, Inc. Graded composition gate insulators to reduce tunneling barriers in flash memory devices
KR100398579B1 (ko) * 2001-10-30 2003-09-19 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조방법
TW533588B (en) * 2002-04-24 2003-05-21 Nanya Technology Corp Flash memory and its manufacturing method
US6812086B2 (en) * 2002-07-16 2004-11-02 Intel Corporation Method of making a semiconductor transistor
JP2004095918A (ja) * 2002-08-30 2004-03-25 Fasl Japan Ltd 半導体記憶装置及び半導体装置の製造方法
US6828623B1 (en) * 2002-08-30 2004-12-07 Advanced Micro Devices, Inc. Floating gate memory device with homogeneous oxynitride tunneling dielectric
CN1224014C (zh) * 2002-10-11 2005-10-19 财团法人工业技术研究院 双面高密度信息储存介质
US6861689B2 (en) * 2002-11-08 2005-03-01 Freescale Semiconductor, Inc. One transistor DRAM cell structure and method for forming
KR100481871B1 (ko) * 2002-12-20 2005-04-11 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 셀 및 그 형성방법
JP2004221448A (ja) 2003-01-17 2004-08-05 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP4015068B2 (ja) * 2003-06-17 2007-11-28 株式会社東芝 半導体装置の製造方法
US20050095786A1 (en) * 2003-11-03 2005-05-05 Ting-Chang Chang Non-volatile memory and method of manufacturing floating gate
TWI276206B (en) * 2003-11-25 2007-03-11 Promos Technologies Inc Method for fabricating flash memory device and structure thereof
JP2005251990A (ja) * 2004-03-04 2005-09-15 Nec Electronics Corp 不揮発性半導体記憶装置
US7652321B2 (en) * 2004-03-08 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7504663B2 (en) * 2004-05-28 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a floating gate electrode that includes a plurality of particles
JP2005347328A (ja) 2004-05-31 2005-12-15 Nippon Telegr & Teleph Corp <Ntt> 記憶素子
JP2006024598A (ja) * 2004-07-06 2006-01-26 Fujitsu Ltd 半導体装置の製造方法
US20060043463A1 (en) * 2004-09-01 2006-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Floating gate having enhanced charge retention
KR100688575B1 (ko) 2004-10-08 2007-03-02 삼성전자주식회사 비휘발성 반도체 메모리 소자
US8330202B2 (en) * 2005-02-23 2012-12-11 Micron Technology, Inc. Germanium-silicon-carbide floating gates in memories
TWI408734B (zh) * 2005-04-28 2013-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US7485526B2 (en) * 2005-06-17 2009-02-03 Micron Technology, Inc. Floating-gate structure with dielectric component
JP4928890B2 (ja) * 2005-10-14 2012-05-09 株式会社東芝 不揮発性半導体記憶装置
US7482651B2 (en) * 2005-12-09 2009-01-27 Micron Technology, Inc. Enhanced multi-bit non-volatile memory device with resonant tunnel barrier
EP1818989A3 (en) * 2006-02-10 2010-12-01 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device and manufacturing method thereof
EP1837917A1 (en) * 2006-03-21 2007-09-26 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
KR101488516B1 (ko) * 2006-03-21 2015-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 반도체 기억장치
TWI416738B (zh) * 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
EP1837900A3 (en) * 2006-03-21 2008-10-15 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US8629490B2 (en) * 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
US7554854B2 (en) * 2006-03-31 2009-06-30 Semiconductor Energy Laboratory Co., Ltd. Method for deleting data from NAND type nonvolatile memory
US7760552B2 (en) * 2006-03-31 2010-07-20 Semiconductor Energy Laboratory Co., Ltd. Verification method for nonvolatile semiconductor memory device
US7786526B2 (en) * 2006-03-31 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
EP1840947A3 (en) * 2006-03-31 2008-08-13 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI491025B (zh) * 2011-08-19 2015-07-01 Nanya Technology Corp 垂直雙閘極電路結構
TWI774256B (zh) * 2020-09-18 2022-08-11 日商鎧俠股份有限公司 半導體裝置、記憶體裝置及電晶體之製造方法

Also Published As

Publication number Publication date
TWI411113B (zh) 2013-10-01
US8022460B2 (en) 2011-09-20
US20070228453A1 (en) 2007-10-04
CN101047192B (zh) 2013-03-13
CN101047192A (zh) 2007-10-03

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