TW200529238A - Non-volatile memory and method with bit line compensation dependent on neighboring operating modes - Google Patents

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200529238 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於非揮發性半導體記憶體，例如可電抹 除之可程式化唯讀記憶體（EEPROM)以及快閃EEPR0M，明 確地說，係關於具有供一頁連續的電荷儲存單元列使用之 經改良的程式化及感測電路的非揮發性半導體記憶體。 【先前技術】 月b夠非揮發性儲存電荷的固態記憶體（特別是被包裝成 小型外觀的EEPROM及快閃EEpR〇M)近年來已經成為各種 移動式與手持式裝置(尤其是資訊家電與消費性電子產品) 中選用的儲存體。和同為固態記憶體的RAM (隨機存取記 憶體)不同的係，快閃記憶體係非揮發性的，所以，即使關 閉電源後仍可保留其已儲存的資料。雖然成本較高，不過， 利用快閃記憶體作為士旦Μ 士& m ^ 為大里儲存應用的情形卻越來越普遍。 慣用的大量儲存體（其係以旋 疋符兹注媒體為主，例如硬碟機 /、幸人碟）並不適用於移動式盥 不夕勒式與手持式^境中。這係因為碟片 驅動器的體積趨於龐大， 易產生械械故障，而且等待時 間冗長以及電源需求極高。 入 于 二*7人付厭的因素皆作媒雄 片型儲存體無法使用於大补 的移動式與攜帶式應用中。 相反地，快閃記憶體（不論 θ ^ ^ 係内建或抽取式卡片的型式）因為 具有體積小、耗電低、读译 '、、 以非〆尨田 "、又’、以及可靠度極高等特性，所 ，非吊適用於移動式與手。 EEPROM及可電程式 除的非揮發性記憶體，並^ = PR〇M)皆為可被抹 了將新貧料寫入或「程式化」 96253.doc 200529238 至。己隱體胞之中兩者皆係於一場效電晶體結構中利用 -半導體基板中位於源極區與汲極區間之通道區上的浮動 (未被連接的）導體閘極。接著便會將—控㈣極置放於該浮 動閘極上。該電晶體的臨界錢特徵係受控於保留在該浮 動閘極上的電4里。也就是，對該浮動閘極上既定的電荷 位準而言，必須於該電晶體被「開啟」前施加—對應的（臨 界)電[至„亥控制閘極’方能讓其源極區與汲極區間產生導 通。 該浮動閘極能夠保留某種範圍的電荷，所以，可以被程 ^化成L界電壓視窗内任意的臨界電壓位準。該臨界電 壓視自的大小係由g裝置的最小臨界位準與最大臨界位準 來界疋’而4等位準對應的則係可被程式化於該浮動閘極 上的電何㈣圍。該臨界視窗通常係相依於該記憶體裝置的 特徵、操作條件、以及歷史資料。理論上，該視窗内每種 不同的、可解析的臨界電壓位準範圍皆可用來代表該記憶 體胞的一明確的記憶體狀態。 ，常會利用下面兩種機制中其中—者將作為記憶體胞的 晶體程式化至—Γ經程式化」狀態。於「熱電子射出」 ，被施加至汲極的高電壓會對跨越該基板通道區的電子 電 中 進行加速於此同時，被施加至該控制閉極的高電壓則會 =:薄的閘極介電質將該等熱電子上拉至該浮動閘極。 '隨牙射出」中，會相對於該基板施加一高電壓給該控 制閘極。依此方式，便可從該基板將電子拉到中間的浮動 間極。 96253.doc 200529238 可以利用下面數種機制來抹除該記憶體裝置。對epr〇m 而言，可利用紫外線輻射將電荷從該浮動閘極中移除，用 以整體抹除該記憶體。對EEPROM而言，相對於該控制閘 極施加一高電壓給該基板，致使可於該浮動閘極中誘發出 電子，使其隧穿一薄氧化物進入該基板通道區（也就是， Fowler-Nordheim隧穿效應），便可電抹除一記憶體胞。一般 來說，EEPROM可以逐個位元組的方式來抹除。對快閃 EEPROM來說，可_次全部電抹除該記憶體或是每次電抹 除一個以上的區塊，其中一個區塊係由512個以上的記憶體 位元組所組成。 該等記憶體裝置通常包括可被安裝於一張卡片上的一個 以上記憶體晶片。每個記憶體晶片皆包括一受到週邊電路 ⑽如解碼器、抹除電路、寫入電路、以及讀取電路)支援的 圮憶體胞陣列。較精細的記憶體裝置還會搭配一可實施智 慧與高階記憶體操作與介接的控制器。現今已有許多市售 成功的非揮發性固態記憶體裝置。該些記憶體裝置可能會 運用不同類型的記憶體胞，每種類型皆具有一個以上的電 荷儲存單元。 圖1係-EEPR0M記憶體胞的非揮發性記憶體胞的概略 圖。其電荷儲存單元係-浮㈣極。—可電抹除與程式化 的唯讀記憶體（EEPR0M)的結構與£1>1101^雷同，不過，會 “卜提ί、種機制，用以於施加適當電壓時以電氣方式將 電荷载入至其浮動閘極以及以電氣方式從1 ϋ Ba α 士 电虱万式從其子動閘極處移 示電何，而不需要曝露於υν輻射中。此等記憶體胞及其製 96253.doc 200529238 造方法的範例揭示於美國專利案第5,595,924號。 圖2為一串電荷儲存單元的概略圖，該等電荷儲存單元已 被組成一 NAND胞或串。一 NANI^fe 5〇係由一連串的記憶體 電曰曰體Ml、M2、·_·Μη (n=4、8、16或更高)所組成，該等 電晶體的源極與汲極則被菊鏈在_起。有—對選擇電晶體 s 1 S2會控制該等記憶體電晶體鏈經由該NAND胞之源極 終端54與汲極終端56連接至外部的情形。於一記憶體陣列 中，當信號SGS開啟源極選擇電晶體81時，源極終端便會 被耦合至一條源極線。同樣地，當信號SGD開啟汲極選擇 電曰a體S2 k，泫NAND胞的汲極終端便會被耦合至該記憶 體陣列的某條位元線。該鏈中的每個記憶體電晶體皆具有 電荷儲存單元來儲存特定數量的電荷，用以代表某種預 期的記憶體狀態。介於每個記憶體電晶體之源極與汲極間 的係一通道區。每個記憶體電晶體之控制閘極（例如60、 62、.·.、64)上的電壓會分別控制該等記憶體電晶體mi、

• .·、Μη之通道區中的電流導通情形。選擇電晶體s工、 έ刀別透過其源極終端5 4與汲極終端5 6來控制該]sf AND 匕勺存取障形，而且分別會被其控制閘極上適當的電壓開 啟0 ▲於私式化期間讀取或驗證一 NAND胞内被定址的記憶 體電晶體時，其控制閘極便會被供應一適當的參考電壓。 门 夺間則會施加足夠的電壓VpASS至NAND胞50内其餘 未被定址的記憶體電晶體的控制閘極上而將其完全開啟。 依此方式’便可從個別記憶體電晶體的源極至該NAND胞的 96253.doc 200529238 源極終端54有效地產生—條導通路徑，同樣地，可從個別 記憶體電晶體較極至該财漏胞的汲極終端％有效地產 生一條導通路徑。相同地，於程式化期間，欲被程式化的 記憶體電晶體會供應—程式化電Μν_給其控制閘極，而 j串中其它記憶體電晶體的控制閘極則會被供應該導通電 壓vP=s。具有此等NADN胞結構的記憶體装置已於美國專 利案第5,570,315號、第5,9〇3,495號以及第6,〇46,935號中提 出說明。 另一種雷同的非揮發性記憶體則係利用一介電層作為其 每個電荷儲存單元。其係制—介電層來取代前面所述的 導通浮動閘極元件。此等利用介電儲存元件的記憶體裝置 已描述於Eitan等人於2000年11月在IEEE Electr〇n以““ Letters，第2 i冊，第丨丨號，第543_545頁中所發表的「nr〇m: A Novel Localized Trapping, 2-Bit Non-volatile Memory Cell」一文中。有一0N0介電層會延伸跨越源極與汲極擴 散區間的通道。其中一個資料位元的電荷會於靠近該汲極 的介電層中被局部化，而另一個資料位元的電荷會於靠近 該源極的介電層中被局部化。舉例來說，美國專利案第 5,768,192號及弟6,011，725號便揭示一種於兩層二氧化石夕層 間夾放一陷捕介電質的非揮發性記憶體胞。藉由分開讀取 該介電質内空間分離的電荷儲存區域的二元狀態，便可實 現多重狀態的資料儲存。 記憶體陣列 一記憶體裝置通常包括一二維的記憶體胞陣列，該等記 96253.doc -10- 200529238 憶體胞係被排列於複數列與複數行之中並且可利用複數條 字組線與複數條位元線來定址。 圖3為一由複數個NAND胞（例如圖2中所示者）所組成之 陣列的範例示意圖。圖中有一條位元線36會沿著每行]^八1^〇 胞被耦合至每個NAND胞的汲極終端56。圖中有一條源極線 34會沿著每列NAND胞來連接其全部的源極終端M。另外， 該等NAND胞的控制閘極60、…、64也會沿著某一列被連接 至一連串對應的字組線。透過相連的字組線，利用其控制 閘極SGD與SGS上適當的電壓來開啟該對選擇電晶體（參見 圖2)便可定址整列的NANI^&。當一 nane^&鏈内的某個記 憶體電晶體正在被讀取時，便很難通過相關的字組線來開 啟該鏈中剩餘的記憶體電晶體，因此，流經該鏈的電流基 本上係相依於正在被讀取之記憶體胞中所儲存之電荷位 準。在美國專利案第5,57()53 15號、第5,774,397號以及第 6,〇46,93號中已經發現到_可作為—記憶體系統的_部份 的NAND架構陣列及其操作的範例。 區塊抹除 EEPROM)稱為 電何儲存記憶體褒置的程式化可能僅會導致於其電荷儲 存元件中加人更多的電荷。所以，於進行程式化操作之前， 必/頁先私除（或抹除）_電荷儲存元件甲既有的電荷。可提供 抹除電广(未顯示)以抹除-個以上的記憶體胞區塊。當同時 (也就疋％間）電抹除整個記憶體胞陣列或是電抹除該陣列 中龐大的記憶體胞群時，便可將一非揮發性記憶體(例如 决閃」EEPROM。一旦抹除之後，便可再 96253.doc 200529238 紅式化鱗記憶體胞。該群可同時抹除的記憶體胞可能係 由:個以上可定址的抹除單元所組成。該抹除單元或區塊 ㊉^儲存頁以上的資料，該頁為程式化與讀取的單 位’不過’亦可於單次操作中程式化或讀取—頁以上。每 了頁通常會儲存-個以上的抹除區塊，該抹除區塊的大小 係由主系統來^義。其範例為—由512個使用者資料位元組 以及數個附加資訊位元組(其係關於該使用者資料及/或其 被儲存的區塊）所組成的抹除區塊，其會遵守為磁碟機所建 立的標準°於其它系、統中，該抹除區塊的大小可能遠大於 5 12個位元組。 讀/取電路 於常用的雙態EEPROM胞中，會建立至少一個電流中斷 點位準’以便將該導通視窗分割成兩個區域。當藉由施加 一預設的固定電壓來讀取某一記憶體胞時，可藉由與該中 斷點位準（或參考電流IREF)作比較，將其源極/汲極電流解析 成某種記憶體狀態。若被讀取的電流高於中斷點位準的電 流或IREF的話，該記憶體胞便會被決定為其中一種邏輯狀能 (例如「零」狀態）。相反地，若該電流低於中斷點位準的電 流的話，該記憶體胞便會被決定為另一種邏輯狀態（例士 「一」狀態）。因此，此種雙態記憶體胞便可儲存_位元的 數位資訊。通常會供應一參考電流源（其通常係可外部f气 化）作為一記憶體系統的一部份，以便產生該中斷點位準 流。 隨著半導體技術的進步，可以製造密度更高的快閃 96253.doc -12- 200529238 eeprom裝置，以便提高記憶體容量。提高儲存容量的另 一種方法則係讓每個記憶體胞儲存兩個以上的狀態。 對一多重狀態或多重位準的eeprom記憶體胞而言，可 利用一個以上的中斷點將該導通視窗分割成兩個以上的區 域，致使每個記憶體胞皆能夠儲存一位元以上的資料。因 此，一特定EEPROM陣列能夠儲存的資訊便會隨著每個記 憶體胞能夠儲存的狀態數量而提高。具有複數個多重狀態 或多重位準記憶體胞的EEPROM或快閃EEPROM已於美國 專利案第5，172,338號中提出說明。 貫際上’通常係於邊控制閘極上施加一參考電壓時，藉 由感測跨越該記憶體胞之源極電極與汲極電極的導通電流 來讀取一記憶體胞的記憶體狀態。因此，對一記憶體胞之 浮動閘極上的每個特定電荷而言，可偵測到和一固定參考 控制閘極電壓有關的對應導通電流。同樣地，可程式化至 該浮動閘極上的電荷範圍會定義一對應的臨界電壓視窗或 一對應的導通電流視窗。 或者，可以不偵測一經分割電流視窗中的導通電流，取 而代之的係，於該控制閘極處設定一檢驗中之特定記憶體 狀態的臨界電壓，並且偵測該導通電流究竟係低於或高於 -臨界電流。於其卜種設計方式中，藉由檢查經由該位 元線之電容來放電的導通電流的速率，便可達到偵測和一 臨界電流有關的導通電流的目的。 影響讀/寫效能與精確度的因素 為改良讀取與程式化效能，可平行讀取或程式化一陣列 96253.doc -13- 200529238 中多個電荷儲存元件或記憶體電晶體。因此，便可同時讀 取或程式化一由複數個記憶體元件所組成的邏輯「頁」。於 現有的§己憶體架構中，一列通常會含有數個交錯頁。一頁 中的所有圮憶體元件將會被同時讀取或程式化。行解石馬器 將會選擇性地將該等交錯頁中每一者連接至對應數量的讀 /寫模組。舉例來說，於其中一種設計方式中，該記憶體陣 列會被設計成頁大小為532個位元組（512個位元組加上2〇 個附加資料位元組）。若每行含有一條汲極位元線且每列具 有兩個交錯頁的話，那麼總計便會有8512行，每頁則會與 4256行有關。因而便將會有4256個感測模組可連接，用以 平行讀取或寫入所有的偶數位元線或奇數位元線。如此一 來，便可從該記憶體元件頁中平行讀取由4256個位元（即 532個位元組）資料所組成的資料頁，或是將由“π個位元 資料所組成的資料頁平行程式化至該記憶體元件頁中。構 成該等讀/寫電路170的讀/寫模組可被配置成各種架構。 如别面所述，丨貝用的記憶體裝置係藉由平行操作的方式 來改良讀/寫操作。此方式可改良效能，但卻會損及讀寫操 作的精確度。 另一項必須解決的問題係位元線與位元線的耦合或串 訊。此項問題會隨著平行感測緊密相鄰的位元線而變得更 加嚴重。避免發生位元線與位元線串訊的慣用解決方式係 同時感測全部的偶數位元線或全部的奇數位元線，同時將 其它位元線接地。此種利用兩個交錯頁組成一列的架構有 助於避免發生位元線串訊並且可減輕密集配置讀/寫電路 96253.doc -14- 200529238 頁的問題。可以条丨田 乂利用-頁解碼器將該組讀/寫模組多工成偶 數頁或可數頁。依卜 依此方式，當正在讀取或程式化其中一 位元線時，# V^ 、、’ 便可將该父錯組接地，以便排除奇數位元線與 偶數位元線間的由 、 數線路間的串訊問題。 、偶 不過’該交錯頁架構的缺點至少有三點。第一，需要額 外的夕工電路。第^ ’效能非常慢’為對被—條字組線連 接或位於某—列中的複數個記憶體胞進行讀取或程式化， 需要兩次讀取操作或兩次程式化操作。第三’解決其它干 擾效應的方式亦不盡理想’舉例來說，當於不同時間中程 式化兩個鄰近電荷儲存元件時（例如分別位於奇數頁與偶 數頁中），發生在浮動閘極位準處之鄰近電荷儲存元件間的 電場耦合現象。 隨著記憶體電晶體間的間隔越來越近，鄰近電場耦合問 題會變得更形嚴重。於一記憶體電晶體中，會有一電荷儲 存單元被夾放於一通道區與一控制閘極之間。於該通道區 中流動的電流會與該控制閘極及該電荷儲存單元處的電場 所合成的電場具有函數關係。隨著密度提高，記憶體電晶 體便越來越靠近。接著，源自鄰近電荷元件的電場便會對 一受影響記憶體胞的合成電場產生極大的影響。該鄰近電 場會相依於被程式化至該等鄰近者之電荷儲存單元中的電 荷。此干擾電場的本質係動態的，因為其會隨著該等鄰近 者之經私式化狀悲而改變。因此’視該等鄰近者的變化狀 恶而疋’ 一受影響έ己憶體胞於不同時間的讀取结果可能會 96253.doc -15- 200529238 不同。 慣用的交錯頁架構會讓因鄰近電荷儲存單元耦合現象所 導致的誤差更加惡化。因為偶數頁與奇數頁係彼此獨立被 程式化及被讀取，所以，視當時該交錯頁所發生的情況而 定’可於其中一組條件下程式化某一頁，並且於一組完全 不同的條件下讀回。讀取誤差會隨著密度提高而變得更加 嚴重，其會需要更精確的讀取操作以及更寬廣地分割多重 狀態設計的臨界視窗。其效能將會受到影響且多重狀態設 計中的潛在容量也會受到限制。 2002年9月24日提出申請的美國專利申請案序號第 0)/254483號及第贈5429〇號便揭示一種記憶體架構，其中 會平行程式化或讀取-由複數個連續記憶體儲存單元所構 成的記憶體頁。當對-由複數個連續記憶體健存單元所構 成的記憶體頁實施程式化時，於該過程中，已經被程式化 至其目標狀您的記憶體儲左g - y 體儲存早70便將會禁止程式化或被鎖 定而無法作進一步程式化。私^ Λ匕於較佳的技術中，係藉由浮動 該等記憶體儲存單元的通道 、逼且扼升该處的電壓以禁止程式 化來鎖定該等記憶體儲存單 胃 早凡，但疋，此經提升的電壓卻 會嚴重地干擾到仍在進行 ^仃転式化的鄰近儲存單元。 所以’吾人通常需| ^ 種鬲效能且高容量的非揮發性 憶體。明確地說，吾人 F禪毛性。己 而要種具有南容量且具有經改良 之頃取與程式化效能的非 前述的問^ H“體’其可有效地解決 【發明内容】 96253.doc 200529238 藉由一大型的讀/寫電路頁來平行讀寫一對應的記憶體 胞頁便可符合高容量與高效能非揮發性記憶體裝置的該此 需求。尤其是，可以排除或最小化高密度晶片整合中 J月匕 會造成讀取與程式化誤差的固有干擾效應。 本發明提供可平彳了對-群記憶體胞進行記憶體操作的裳 置與方法。該群中的每個記憶體胞皆可 : 作模式中其中-者。舉例來說，當程式化該群 憶體胞可能會處於程式化禁止模式中。該記憶體群中正在 進打特定記憶體鮮的某—記憶體胞可能會受到其鄰近者 干擾。該干擾的延伸會相依於該等鄰近者所在的操作模 式。藉由被施加至該記憶體胞之位元線的抵銷電壓便可補 償該干擾’該抵銷可能係其鄰近者之操作模式的函數。

本發明提供部份的程式化電路與方法，其中可藉由添加 -抵銷電壓至程式化候選記憶體儲存單元的位元線電塵中 來抵銷源自鄰近儲存單元的干擾。該抵銷量會與該等兩個

w近者所在的操作;^式產生函數關係。若該等鄰近者中一 者以上所在的刼作模式會造成干擾的話’便可據此調整該 抵銷量以最小化該干擾。 =確㈣，當程式化-由複數_存單元所組成的連續 "每田冑存單元抵達其目標狀態且禁止程式化或被 鎖定而無法作進—步程式化時，其便會干擾仍在進行程式 化的鄰近儲存單元。本發明提供一部份的程式化電路及方 其中可於仍在進行程式化的鄰近儲存單元中加入抵銷 量以抵鎖干擾。該抵銷量係藉由於仍在進行程式化的儲存 96253.doc -17- 200529238 :兀的位元線中施加一預設的偏壓電壓而被加入。明確地 說，若該儲存單元於程式化禁止模式中左右鄰接兩個鄰近 者的話那m頁設的抵銷量將會補冑源自兩個鄰近者的 J擾。若該儲存單元於程式化禁止模式中僅具有其中一個 =近者的話，那麼該位元線抵銷量將會比較低，僅足以補 償源自#中-個鄰近者的干^。若該儲#單元於程式化禁 止杈式中左右皆未鄰接任何鄰近者的話，那麼該抵銷量實 際上便會為零。依此方式，便可消除或最小化平行高密度 記憶體儲存單元之程式化過程中固有的誤差。 合根2一較佳的具體實施例，每個儲存單元的位元線電壓 *、皮又為和其鄰近者的操作模式（不論係處於程式化禁止 棋式或是程式化模式）產生函數關係。可利用取自其每個鄰 近者^感測模組中的信號來決定該操作模式。或者，可利 用其每個鄰近者之位元線上的電壓條件來決定其每個鄰近 者之操作模式。—位元線電壓選擇ϋ會依照與該等鄰近者 =操作杈式的函數關係將具有適當抵銷量的適當位元線電 u:、應至，亥位兀線。如此一來，便可感測到該已程式化禁 止儲存單元對仍在進行程式化之儲存單元所造成的干擾， 並且藉由適當施加位元線電壓抵銷量來加以補償。 從下面本發明之較佳具體實施例的說明中將會瞭解本發 月的額外特點與優點，參考該說明時應該配合附圖。 【實施方式】 全部位元線程式化 圖4A與圖8中所示的感測模組38〇較佳的係設計為被配置 96253.doc 200529238 成用以實施全位元線感測的記憶體架構。換言之，某一列 中的連續記憶體胞可個別被連接至一感測模組，用以平行 實施感測。此種記憶體架構亦揭示於Cernea等人於2002年9 月24日提出的共同待審且共同受讓的美國專利申請案序號 弟 10/254,483號中’其標題為「Highly Compact Non-Volatile

Memory And Method Thereof」。本文以引用的方式將該篇專 利申請案全部的揭示内容併入。 如先前所述’某一「頁」中同時被程式化或被讀取的記 籲 憶體胞的數量可能會隨著一主系統所送出或要求的資料大 小而改變。因此，有下面數種方式可程式化被耦合至單一 條子組線的該等記憶體胞：（丨）分開程式化偶數位元線及奇 數位元線，其可能包括上頁程式化及下頁程式化；（2)程式 化所有該等位元線（「全位元線程式化」）；或者（3)分開程 式化左右頁中所有的位元線，其可能包括右頁程式化及左 頁程式化。 圖4A為根據本發明一具體實施例之記憶體裝置的概略示 _ 圖其具有複數個讀/寫電路用以平行讀取與程式化一記 隐體胞頁。该記憶體裝置包含一二維的記憶體胞陣列3〇〇、 控制電路310、以及讀/寫電路37〇。可透過列解碼器33〇藉 由複數條字組線以及透過行解碼器36〇藉由複數條位元線 來定址記憶體陣列300。讀/寫電路37〇包含多個感測模組 . 380，並且允許平行讀取或程式化一記憶體胞頁。 於本發明中，欲被平行讀取或程式化的記憶體胞頁較佳 的係一列連續的記憶體儲存胞或儲存單元。於其它具體實 96253.doc -19- 200529238 施例中’該頁可能係某一列連續的記憶體儲存胞或儲存單 元中的一個區段。

控制電路310會配合該等讀/寫電路37〇來對記憶體陣列 3〇〇實施記憶體操作。控制電路3 1〇包含一狀態機312、一晶 片上位址解碼器314、以及一電源控制模組316。狀態機312 會提供晶片等級的記憶體操作控制。晶片上位址解碼器3 14 έ於w亥主系統或§己憶體控制器所使用的位址至該等解碼器 330與370所使用的硬體位址間提供一位址界面。電源控制 模組316會於記憶體操作期間控制被供應至該等字組線與 位元線的電源與電壓。 圖4B為圖4 A中所示之記憶體裝置的較佳配置示意圖。可 以對稱的方式於該陣列的兩側上利用各種週邊電路來存取 忒圯憶體陣列300 ’致使每一側上的存取線路與電路的密度 皆可減半。因Λ，可將列解碼器分割為列解碼器33〇績 330Β，並且將行解碼器分割為行解碼器36〇α與％⑽。同樣

地’可將該等讀/寫電路分割為從該陣列3GG底部連接至複 數條位元線的讀/寫電路37从以及從該陣列则頂端連接至 複數條位元線的讀/寫電路37〇Β。依此方式，便可將該等讀 /寫模組的密度實質祕、、赤坐 貫貝地減+，所以亦可將該等感測模組380 通逍及％何儲存單元上的高壓 高密度積體電路、非揮於柯 开诨I性5己憶體裝置中固有的誤 因為鄰近電荷儲存單开H % ^ u ^ 省仔早疋與通道區的耦合所造成的。若 於一鄰近單元來提升_圮愔锕神六„ τ η己It體儲存早凡之通道區與電 96253.doc -20- 200529238 存單元的電壓的話，那麼便將會對該鄰近單元的電荷儲存 單元造成干擾。當平行程式化該等記憶體儲存單元且密集 地封裝该等記憶體儲存單元或者夫春盖、诗 吨V千儿4可禾文菩遮蔽該等記憶體儲 存單元時，此效應便會更加顯著。 圖5八為沿著圖2中所示之方向5Α·5Α所取得的一記憶體 電晶體的剖面透視圖’以及介於該電荷儲存單元與該字址 線之間及介於該儲存單元與該通道之間的等效電容。記憶 體電晶體Ml的控制閘極6〇係沿著胸叫車列i⑻（來見圖3) 中某-列繞行的某條字組線的—部份。於此圖巾，沒極係 位於圖5A頁的正面’而源極則係位於該頁的背面，其會於 中間界定一通道區8〇。有-電荷儲存單元70被置放於該控 :間極60與該通道區80的中間，而且會藉由複數層介電材 =兩者產生絕緣。該電荷储存單元顺該控制閘極的間 雷 可湘—等效的電容器Ά模型化。同樣地，該 =料單元7G與料《_的_合刊用-等效的 電谷器cFC來模型化。 圖5B為圖5A中所示的印掊辨+ 略干立…士 己隐體電晶體的電容性輕合的概 ^圖中明確地顯示出因該通道處之㈣㈣μ =。而於該電荷健存單元處所造成的電壓。若電荷 :=。所儲存的電荷量為Q的話，那麼C-與a。兩者 T相同的電荷。電荷健存單元7。處的電

WwfVw + CWFVc)/n + r 、 存單元的電塵P°可輕易地看出，該電荷館 提古而握一 “曰蛟者通道處及/或字組線處之電壓的 ““。下個段落將會說明，當將-記憶體電晶體(： 96253.doc 200529238 如Ml)置放於私式化禁止模式中時，通道電壓便會提升至古 電壓。所以，同樣會在電荷儲存單元處造成高電壓。結合 通道80以及電荷儲存單元70處的高電壓便將會對處於程式 化模式中的鄰近記憶體電晶體造成干擾效應。 因處於高電壓（程式化禁止）狀態的鄰近單元所造成的程式 化過衝現象 圖6A為圖3中所示之NAND陣列的剖面透視圖，其情況為 兩個鄰近記憶體電晶體皆處於程式化模式中。舉例來說， 圖6A可能表示的係沿著共享相同字組線的的某一列中的三 個鄰近的記憶體電晶體，例如MM、，分別I 於 NAND 串 50-1、50_2與50_3。該等NANIm、5〇_2與 50-3分別具有可與其相連的位元線刊」、36_2與36_3。該等 記憶體電晶體Ml-1、M1-2與m1_3具有對 7W㈣加及通細七8G_2與购。4存早7° 隨著記憶體陣列密度的提高，該等記憶體電晶體便越來 越緊密，而且彼此的影響也會越來越嚴重。舉例來說，記 憶體電晶體MK2的臨界電壓會相依於其電荷儲存單元7〇_2 的電壓。因為與其鄰近者M1_WM1_3非常親近的關係， Μ1-1及Μ1·3之通道及電荷儲存單元上的電壓便可能會影 響Μ1-2之電荷儲存單元上的電壓。舉例來說，電荷儲存單 元70-2可視為分別利用等效電容器^與k被搞合至其鄰 近的電荷儲存單元㈣與則。同樣地，電荷儲存單元 可視為分別利用等效電容器〜與〜被轉合至其鄰近的通 道8(M與8〇-3。該等記憶體電晶體間的間隔越近，其間的耦 96253.doc -22- 200529238 合程度便越高。 比圖^圖解的情況為兩個鄰近記憶體電晶體M1-2與M1-1 . 白爽於#王式化权式中。專注於因對所造成的效- 應由於子組線電壓與位元線電壓的關係會有些許的變 異β’因為該等電遷靠1.2與Μ1·1而言係相同的。該等通道 電屢同樣係相同的。電荷儲存單元7〇_2所看見的唯一差里 係\因電f儲存單元70-1所造成的，其主要係和其所保留的 電荷或疋其 > 料表現成函數關係。舉例來說，Μ Μ與M i _2 的電荷館存單元上的電财能約為⑴v。通常藉由允許 兩個不同記憶體狀態間有足夠的邊限值便可解決此類干擾 所造成的干擾。 圖6B為與圖6A雷同的NAND陣列的剖面透視圖，不過， 該等鄰近記憶體電晶體中其中一者係處於程式化禁止模式 中。於此情況中，M1-2正被程式化，而則被禁止作進 一步程式化。兩者的字組線電壓會維持相等，但是Mi-丨之 位元線36-1上的電壓則會改變成Vdd，其係一預設的系統電 鲁 壓，例如約2·5 V。如此便可有效地關閉選擇電晶體S2 (參 見圖2)，讓NAND鏈50-1和其位元線中斷連接，並且浮 動Μ1 -1的通道80-1 ’致使當字組線6〇上出現高電壓時，便 可以電谷性的方式將其提升至兩電壓。舉例來說，可依此 方式將Μ1-1的通道80-1提升至10 V。提升通道的電壓將可 · 有效地降低該通道與該電荷儲存單元間的電位差，從而避 · 免將電子從該通道吸引至該電荷儲存單元而實施程式化。 乡示觀如面配合圖5 Β的时δ备’南電壓的通道將會造成高電 96253.doc -23- 200529238 壓的電荷儲存單元。舉 招彳各# 1 」水成，當記憶體電晶體M1-1處於 私式化杈式中時，其可 s讓通道80-1的電壓提升約1〇 V，並且讓電荷儲存單元7〇 偵合 1的電壓提升約2 V至8 V。如此 便曰月顯地干擾到欲祐 M1 ^ 壬式化的鄰近記憶體電晶體（例如 MU)。舉例來說，Ml_ 電何儲存早元7〇_2會將其電壓提 升Δν2〜〇·2 V。這係因為其 八則t 罨何儲存早元70-2被電容性（例如 刀別為C!2與c’1：2)耦合至高 66 ^ μ 電£ (程式化禁止）記憶體電晶體 m辦何儲存單元爪1與通道8(M的關係。一般來說， 二:體電晶體的臨界電壓會於u v以下 =被程式化:如此將會導通電流致仙2被錯誤地程式化 至局於預期的臨界值。 目前所討論的皆係專注# ;因MM對記憶體電晶體M1-2 所以成的干擾效應。若M1_3同樣處於程式化禁止模式中的 話，那麼其高電壓將會以雷同 兩# 由丨J的方式耦合，，進而提升M1-2 之電荷儲存單元70-2上的電壓。铲掠 ^ 电坚最壞的情況係記憶體電晶 --2處於程式化模式令而其兩側上的鄰近者My盘 则皆被鎖定(程式化禁止)而無法作進—步程式化時，:： 時對副之電荷儲存單元7〇_2所造成的干擾可能會高達 〇.2 V。對正在程式化的心而言，此效應等效於將其控制 閘極上的程式化電㈣純…如此—來，於某種環境下 可能會導致過度程式化’進而造成錯誤的狀態。舉例來說， 該記憶體胞的臨界視窗可能會被分割成約〇3ν的間隔，而 程式化脈衝步階每次的增幅則約為〇 lv，因此横跨=個分 段時通常會需要-個以上的脈衝。目前的程式化脈衝步= 96253.doc -24- 200529238 y月b僅會將M1-2推至剛好低於代表預期程式化狀態的臨界 區域同一牯間，目前的脈衝步階可能會將μ 1 -1與Μ1 -3程 式化至其最終狀態，致使藉由進入程式化禁止模式而將其 鎖定使其無法作進一步程式化。因此，於下個程式化脈 衝步階中，Ml-2將會驟然受到高達〇·5 ν的大額程式化步階 的作用。如此將可能讓Μ1_2過衝超過預期的臨界區，並且 被錯誤地程式化至下個記憶體狀態。 利用位元線至位元線耦合來校正干擾的技術以揭示於共 同待審且共同擁有的美國專利申請案「Non-volatile memory and method with bit line to bit line coupled compensation」之中，該案的申請曰期與申請人皆與本案相 同本文以引用的方式將該參考申請案全部的揭示内容併 入0 對鄰近者的電壓提升所產生的干擾進行位元線補償 圖7A-7D為一正在程式化之記憶體胞的鄰近者的記憶體 操作模式的各種干擾示意圖。正在程式化之記憶體胞係被 耦合至位元線36-0的NAND胞50的一部份❶鄰近的nand胞 分別係左方的5丨以及右方的51，，其會分別被耦合至位元線 36-1 與 36-1，。 圖7A的組態為鄰接NAND胞50的兩個鄰近者51與51，皆處 於程式化禁止模式中。此意謂著正在進行程式化的nand 胞將會受到兩側鄰近NAND胞之高電壓通道的干擾。再次參 考圖6B’正在進行程式化的記憶體胞或儲存單元為mi_2& 及其左鄰近者MM。M1-1的高電壓通道所造成的干擾係會 96253.doc -25- 200529238 將Ml 2的一浮動閘極7(K2的電位實際提升的電壓（例如 0.2 V) 1¾樣地，若另一鄰近者mi_3同樣為程式化禁止的 ^那麼其回電壓通道也會提高浮動閘極7〇_2處的電壓， 進而產生總額Δν2(例如〇4 v)。 :己tt體電日日體]^11-2正在進行程式化，所以若將Μ1_2的電 荷儲存單元70-2處的電壓提升的話將會導致程式化誤 差。 根據一較佳具體實施例，於位元線36-2上引入相同的數 額便可補償電荷儲存單元7〇_2處的干擾電壓Μ。此位元線 補4電壓將會被傳送至該通道，使得介於該電荷儲存單元 〇 2與”亥通道8G_2間的電位差實際上為零。如此便可排除臨 界電壓中的任何誤差。 因此根據圖7 A中所示之本發明的技術，此冑電壓實質 上將會被施加至M1-2之位元線的等額預設電壓偏壓抵 銷。 S 7B與7C的組恶為鄰接nanD胞50的兩個鄰近者50-1與 50-1·中其中一者係處於程式化禁止模式中而另一者則係處 於耘式化模式中。此意謂著正在進行程式化的nand胞將僅 會受到該等鄰近NAND胞中其中一者之高電壓通道的干 擾因此，5亥等鄰近者中其中一者之高電壓通道便將會提 同子動閘極70-2處的電壓，產生總額△% (例如〇 2 v)。根 據本發明的技術，此高電壓實f上將會被施加至奶_2之位 元線的等額預設電壓偏壓Δν]0 (或Δν〇ι)抵銷。 圖7D的組態為鄰接NANE^fe5(H〇鄰近者兄“與別—丨，中沒 96253.doc -26- 200529238 有任一者係處於程式化禁止模式中。此意謂著正在進行程 式化的NAND胞將不會受到其鄰近nand胞的干擾。因此， 鄰近的通道將不會提高浮動間極7〇_2處的電麼。因此，由 於沒有任何高電塵通道的關係’ AV2將會係〇 v，而且對應 的抵銷預設電壓AVGG或位元線偏壓電壓將也會是〇ν。 圖8為用於設計本發明之各項觀點的較佳感測模組。感測 模組380包括-位元線隔絕電晶體奶、一位元線下拉電路 520、—位元線電塵鉗止部61〇、—讀出匯流排傳輸閉極 530、以及一感測放大器6〇〇。 一般來說，會平行操作一頁中的記憶體胞。所以，會有 對應數量的感_組平行運作。於其巾—具體實施例中， 頁控制1§ 540會權宜地提供控制與時序信號給該等平行運 作中的感測模組。 當信號BLS啟動位元線隔絕電晶體5〇2時，感測模組 便可連接至一記憶體胞1〇的位元線36。感測模組38〇會利用 感測放大器600來感測記憶體胞1〇的導通電流，並且將讀取 結果以數位電壓位準SEN2的形式鎖存在感測節點5〇1=， 並且將其輸出至一讀出匯流排532。 感測放大器600基本上包括一第二電壓鉗止部62〇、一預 充電電路640、一鑑別器或比較電路65〇、以及一鎖存器 660。鑑別電路650包含一專屬的電容器μ】。 感測模組380的其中一項特點係會於感測其間於該位元 線中加入一恆定的供應電壓。此目的以位元線電壓鉗止部 610來設計為宜。位元線電壓鉗止部61 〇的運作方式如同一 96253.doc -27- 200529238 二極體鉗止部，其會利用一電晶體612來串聯位元線36。其 閘極會被偏壓至一恆定的電壓BLC，該電壓等於其臨界電 壓VT以上的預期位元線電壓VBL。依此方式，其便可於程式 化-驗證或讀取期間，將該位元線與該感測節點501產生隔 絕，並且為該位元線設定一恆定的電壓位準，例如預期的 VBI=0.5至0.7伏特。一般來說，該位元線電壓位準會被設為 非常低，以防止冗長的預充電時間；不過其位準卻必須夠 高，以防止接地雜訊與其它因素。 感測放大器6 0 0會經由感測節點5 01來感測導通電流，並 且判斷該導通電流究竟係高於或低於預設值。該感測放大 器會以數位格式將該感測節點501處所感測的結果信號 SEN2輸出至讀出匯流排532。 數位控制信號INV (其基本上係信號SEN2的反向狀態）亦 會被輸出以控制該下拉電路520。當所感測的導通電流高於 預設值時，INV將會為HIGH且SEN2將會為LOW。下拉電路 520可強化此結果。下拉電路520包含一受控於控制信號INV 的η電晶體522以及另一受控於控制信號GRS的η電晶體 550。當其進入LOW之後，不論INV信號的狀態為何，GRS 信號基本上都可讓位元線36變成浮動。於程式化期間，GRS 信號會進入HIGH，讓位元線36被拉至接地。當該位元線必 須浮動時，GRS信號便會進入LOW。 圖14(H)-14(0)為配合本發明特點於圖8中所示之較佳感 測模組的時序圖。Adrian-Raul Cernea與Yan Li於2002年9 月24曰提出的共同待審與共同擁有的美國專利申請案序號 96253.doc -28- 200529238 第10/254830號中已經針對其它新穎的特點來說明且主張 該較佳制模組之運作的詳細說明。本文以引用的方式將 該參考申請案全部的揭示内容併入。 圖9為一感測模組的組態示意圖，其中每個感測模組也會 感測其鄰近者的INV信號。位元線36_〇會分別鄰接位元線 36-1與36-1’。感測模組38〇_〇會被耦合至位元線36_〇，而感 測模組380-1與38(M，則會分別被耦合至位元線36_丨與 36 1因為母個感測模組都會從其鄰近者處接收inV信 號，所以，感測模組380_0會分別從其感測模組380“與 380 1處接收號，當作輸入信號…乂與INVr。同樣 地，感測模組380-0的INV信號會被輸入至感測模組Mod與 380-1，。 再次參考圖8,根據較佳具體實施例，會由一位元線電壓 補償器560來供應該位元線偏壓。其會分別以信號…、與 INVR的形式從其左右鄰近者中來感測該模式，並且根據圖 11的偏壓電壓表響應以供應一偏壓電壓。該偏壓電壓 會被供應至節點523，該節點會以可切換的方式被耦合至位 元線36。於程式化期間，信號BLS與INV兩者皆為， 而信號GRS則為L0W。該些信號可讓位元線％存取位元線 電壓補償器560。 圖1〇為一種替代設計的示意圖，其中會從一鄰近者位元 線的狀態中直接推導出表示該鄰近者究竟係處於程式化模 式或程式化禁止模式的信號。當無法輕易地從一鄰近感測 模組中取得信號時，此項技術便非常實用。如先前所述， 96253.doc -29- 200529238 當NAND鏈處於程式化模式中時，1 〃位凡線電壓會保持在接 地電位附近，而且當其處於程式化羊 ;止杈式中時，其位元 線電壓則會保持在VDD處。 虛擬1NV信號產生器570會感測該位元線電壓，並且輸出 -虛擬INV信號（VINV)’該信號邏輯上等同於一感測模組 所產生的INV信號。該虛擬INV信號產u57q包括—pi日 體572與一 11電晶體574，兩者係以輪出信號VINV的某一: 點的上拉/下拉組態的形式進行串聯。p電晶體Μ會被其閘 極處的電壓VWKP略微地上拉。位^線⑽的電壓會輸入^ 電晶體574的閘極。虛擬INV信號產生器57〇的行為基本上如 同-三態反向器，當位元線36,電壓接近接地時(程式化 模式），纽會輸出-HIGH VINV信號；當該電壓位於％ 時，其便會輸出一 LOW VINV信號（程式化禁止模式）。 於圖ίο所示的範例中，VINV信號會以信號vinVl的形式 輸入至鄰近的感測模組380_0。因此，利用信號mv或 VINV，便可將和程式化或程式化禁止狀態有關的資訊送給 被耦合至一 NAND鏈的感測模組38〇_〇。於其兩個鄰近 NAND鏈皆係處於程式化模式的情況中’感測模組便 會藉由位元線下拉電路520將該位元線下拉至接地。 圖11為一偏壓電壓表，其所列的係依照和其左右鄰近者 之私式化禁止模式的函數關係被施加至一程式化儲存單元 之位元線中的抵銷電壓。中間行所列的係依照和其左右鄰 近者之模式的函數關係被施加至正在進行程式化之儲存單 元之位元線中的抵銷電壓或偏壓電壓。一般來說，其越多 96253.doc -30- 200529238 鄰近者處於程式化禁止模式中，便需要越多的位元線偏壓 來抵銷該干擾效應。

圖12為根據本發明較佳具體實施例於圖8中所示之位元 線電壓補償器之更細部的概略示意圖。基本上，位元線電 壓補償器560會分別響應輸入56丨與563處的信號爪心與 INVR，並且將輸出565處的偏壓電壓△▽虹輸出至感測模組 380的節點523 (參見圖8)。為供應圖n之表中所列的偏壓電 壓，三個電墨源562、564、566會分別供應(例如〇 v)、 A V10 (例如〇.! 5 ν)以及ΔΥι丨（例如〇 3 ν)。輸出⑵處可透過 受控於輸入信號爪乂與INVr之狀態的一對邏輯切換器來 選用每個該些電壓源。 圖13為-根據本發明—較佳具體實施例的方法流程圖， 圖中顯不的係-種程式化—由複數個連續電荷儲存單元所 ,成之記憶體頁的方法，同時可於個別記憶體電晶體處於 弋化不止或被鎖住的狀態最小化因個別記憶體電晶體所 造成之耦合誤差。

金邵位元程式化 步驟4 0 〇 :對一百；击綠』 對頁連績的记憶體儲存單元而言，每個單 會於一控制問極血一 .'/S Λττ Jt ^ 源極和一汲極所界定的通道區之間 有一電荷儲存單元，並合為兮百认—/ 八曰為6亥頁的母個記憶體儲存單亓 供一條位元線，爷鉻^ 、 ^条位^線會以可切換的方式被耦合至 >及極，以及一條姑知入7» 條破耦合至該記憶體儲存 閘極的字組線。 丨& 感測其鄰近者的操作模式 96253.doc • 31 - 200529238 步驟4 1 〇 :針對欲被程式化之頁的每個該些記憶體儲存單 元來判斷其鄰近的記憶體儲存單元是否處於程式化禁止模 式中。 具有抵銷量的位元線預充電 步驟420 ··針對被程式化禁止之頁的該些記憶體儲存單 元’施加一第一預設電壓給其每條位元線，用以禁止程式 化。 步驟422:施加一第二預設電壓給欲被程式化之頁的該些 記憶體儲存單元的每條位元線，用以促成程式化，該每條 位元線的該第二預設電壓係其鄰近記憶體儲存單元之操作 模式的函數，用以抵銷此處的任何干擾。 程式化脈衝供應、驗證&禁止 步驟43 0 ··施加一程式化電壓脈衝給該字組線，用以平行 地程式化該頁的該等記憶體儲存單元，其中，可藉由其被 升壓至程式化禁止電壓條件的浮動通道來程式化禁止某條 位元線具有該第一預設電壓的記憶體儲存單元，並且藉由 源自該第二預設電壓的該抵銷量來補償任何鄰近程式化記 憶體儲存單元之高壓所造成的干擾。 一步驟440:驗證正在進行程式化的任何該等記憶體儲存單 元是否已經被程式化至其目標狀態。 步驟450:標出經過驗證為程式化禁止的任何記憶體儲存 皁兀以及尚未經過驗證可進行程式化的任何記憶體儲存單 元0 步驟460 ·_是否 已經驗證該頁中的 全部記憶體儲存單元？ 96253.doc •32- 200529238 若否則返回步驟420。若是則進入步驟48〇。 步驟4 7 0 :結束。 圖14(A)-14(G)為根據本發明第一具體實施例在程式化操 作期間該電壓補償技術的時序圖。 圖中的電壓會針對處於程式化與程式化禁止下的ΝΑΝ〇 鏈被供應至該記憶體陣列的各條字組線與位元線（亦可參 見圖2與圖3)。程式化操作可分類為位元線預充電相態、程 式化相態、以及放電相態。 位元線預充電相態中： (1) 位於0 V處的SGS會關閉源極選擇電晶體（圖14(A))，而 進入尚位準VSG的SGD會開啟汲極選擇電晶體（圖14(B))，從 而允許一位元線存取一 NAND鏈。 (2) —被程式化禁止的NAND鏈的位元線電壓允許上升至 預没電壓VDD(圖14(F))。當該被程式化禁止的naND鏈的位 元線電壓上升至VDD時，该被程式化禁止的NAND鍵的將會 於汲極選擇電晶體上之閘極電壓SGD降至VDD時變成浮 動。同時，一正在進行程式化的NAND鏈的位元線電壓便會 被主動下拉至0V(圖14(G))。 (3) 利用位元線電壓補償器560所供應的avbl來偏壓該正 在進行程式化的NAND鏈的位元線電壓（圖14(G))。電壓補 償器560所輸出的aVbl值係相依於其鄰近者其中一者或兩 者是否處於程式化禁止模式中。 (4) 連接至某一列NAND鏈之汲極選擇電晶體的汲極字組 線的電壓會降至VDD。此結果將僅會浮動位元線電壓趨近 96253.doc -33- 200529238 vDD的程式化禁止NAND鏈，因為其汲極選擇電晶體會被關 閉（圖14(B)與14(F))。就含有欲被程式化之記憶體電晶體的 NAND鏈而言，其汲極選擇電晶體將不會依照其汲極處接近 〇 V的位元線電壓而被關閉。 (5)未被定址之NAND鏈中的記憶體電晶體會將其控制閘 極電壓設為VPASS，用以將其完全開啟（圖14(c))。因為被程 式化禁止之NAND鏈係浮動的，所以被施加至該等未被定址 之記憶體電晶體的高VPASS與…⑽會提升其通道與電荷儲 存元件處的電壓，從而禁止程式化。Vpass通常係依照 VPGM(例如〜15-24 V)被設在中間電壓處（例如〜1〇 v)。就一 被程式化禁止的鏈而言，VpAss有助於降低受到較高電壓 VPGM作用之記憶體胞的有效Vds，從而有助於減少漏電。就 正在進行程式化的鏈而言，理想上，VpAss應該位於接地 電位處，因此，中間的¥^55電壓係合理的折衷值。 程式化相態中： (6)將程式化電壓施加至被選來程式化之記憶體電晶體 的控制閘極（圖14(D))。在程式化禁止下的儲存單元（也就 是，具有高壓通道與電荷儲存單元）將不會被程式化。在程 式化下的健存單元將會被一偏麗位元線電縣式化（圖 14(G))，用以抵銷因其處於程式化禁止模式中之鄰近者的 其中一者或兩者所導致的任何干擾。 放電相態中： (7)各條控制線與位元線皆被允許放電。 基本上，一程式化儲存單元上的干擾係因鄰近的儲存單 96253.doc -34- 200529238 1 有被電4性升壓_向控制閘極電壓（該電麗係來自— 字組線）的浮動通道與電荷儲存單元的關係。當一na仙鍵 被置於程式化禁止模式中時便會發生此現象。此結果還具 有干擾（提兩）欲被程式化之記憶體電晶體的電荷儲存單元 :之電廢的不利效應。藉由於程式化一健存單元期間感測 二鄰近者的動作，便可利用―適當的位元線電錢麼來補 償其鄰近者的干擾。 雖…、已&針對特定的具體實施例來說明本發明的各項觀 點’不過’應該瞭解的係，本發明係受到隨附申請專利範 圍之完整範疇的保護。 【圖式簡單說明】 圖 圖1係一 EEPROM記憶體胞的非揮發性 記憶體胞的概略 、圖2為-串電荷儲存單元的概略圖，該等電荷儲存單元已 被組成一 NAND胞或串。 圖3為-由複數個NAND胞（例如圖2中所示者）所组成之 陣列的範例示意圖。 圖4 A為根據本發明一且總音& 立 〃體貫轭例之記憶體裝置的概略示 意圖’其具有複數個讀/寫電路用以平行讀取與化一記 憶體胞頁。 ° 圖4B為圖4A中所示之記憶體裝置的較佳配置示意圖。 圖5A為沿著圖2中所示之方向5A_5_取得的—記憶體 電晶體的剖面透視圖’以及介於該電荷儲存單元與該字組 線之間及介於該儲存單元與該通道之間的等效電容。 96253.doc -35- 200529238 圖5B為圖5 A中所示的記憶體電晶體的電容性耦合的概 略示意圖’圖中明確地顯示出因該通道處之電壓及該字組 線處之電壓而於該電荷儲存單元處所造成的電壓。 圖6A為圖3中所示之NAND陣列的剖面透視圖，其情況為 兩個鄰近記憶體電晶體皆處於程式化模式中。 圖6B為與圖6A雷同的NAND陣列的剖面透視圖，不過， 該等鄰近記憶體電晶體中其中一者係處於程式化禁止模式 中。 圖7(A)-7(D)概略地顯示一程式化儲存單元之不同的位元 線電歷抵銷*肖其左右鄰近者之程式化禁纟狀態的函數關 係。 圖8為用於設計本發明之各項觀點的較佳感測模組。 圖9為一感測模組的組態示意圖，其中每個感測模組也會 感測其鄰近者的INV信號。 圖10為一種替代設計的示意圖，其中會從一鄰近者位元

線的狀態中直接推導出表示該鄰近者究竟係處於程式化模 式或程式化禁止模式的信號。 、 圖11為-㈣電Μ表，其所列的係依照和其左右鄰近者 之程式化禁止狀態的函數_'被施加至—程式化儲存單元 之位元線中的抵銷電壓。 圖12為根據本發明較佳具體實施例於圖8中所示之J 線電麼補償器之更細部的概略示意圖。 ^13為—根據本發明—較佳具體實施例的方法流程S 圖中顯示的係-種程式化-由複數個連續電荷儲存單力 96253.doc -36 - 200529238 組成之記憶體頁的方法，同時可於個別記憶體電晶體處於 程式化禁止或被鎖住的狀態最小化因個別記憶體電晶體所 造成之耦合誤差。 具體實施例在程式化操 圖14(A)-14(G)為根據本發明第一 作期間該電壓補償技術的時序圖。 圖14(H)_14(Q)為配合本發明特點於 測模組的時序圖。 、回中所示之較佳减 【主要元件符號說明】 10 記憶體胞 34 源極線 36 位元線 36-0 位元線 36-1 位元線 36-1· 位元線 36-2 位元線 36-3 位元線 50 NAND 胞 50-1 NAND 串 50-2 NAND 串 50-3 NAND 串 51 NAND 胞 51’ NAND 胞 54 源極終端 56 >及極終端 96253.doc 200529238 60 控制閘極 62 控制閘極 64 控制間極 70 電荷儲存單元 70-1 電荷儲存單元 70-2 電荷儲存單元 70-3 電荷儲存單元 80 通道區 80-1 通道 80-2 通道 80-3 通道 100 N AND陣列 300 記憶體陣列 310 控制電路 312 狀態機 314 晶片上位址解 316 電源控制模組 330 列解碼器 330A 列解碼器 330B 列解碼器 360 行解碼器 360A 行解碼器 360B 行解碼器 370 讀/寫電路

96253.doc -38- 200529238 370A 讀/寫電路 370B 讀/寫電路 380 感測模組 380-0 感測模組 380-1 感測模組 380-Γ 感測模組 501 感測節點 502 位元線隔絕電晶體 520 位元線下拉電路 522 η電晶體 523 節點 530 讀出匯流排傳輸閘極 532 讀出匯流排 540 頁控制器 550 η電晶體 560 位元線電壓補償器 561 輸入 562 電壓源 563 輸入 564 電壓源 565 輸出 566 電壓源 570 虛擬INV信號產生器 572 ρ電晶體 96253.doc -39-

200529238 574 η電晶體 600 感測放大Is 610 位元線電壓鉗止部 612 電晶體 620 第二電壓鉗止部 640 預充電電路 650 鑑別電路 652 電容器 660 鎖存器 96253.doc - 40-

Claims (1)

1. 200529238 -、申請專利範圍·· 具有—記憶體儲存單元陣列之非揮發性記憶體 、丁耘式化一頁圮憶體儲存單元的方法，每個單元皆 =源極與―沒極所界定至—控制間極與-通道區間具 電何儲存單元以及一條可被切換耦合至該汲極的位 ::，該頁記憶體儲存單元具有一條與其控制閉極相連 的共同字組線，該方法包括： ⑷為該頁之每個記憶體儲存單元提供一條位元線，該位 凡線可被切換耦合至其汲極； (b)針對欲被程式化之頁的每個該些記憶體健存單元來判 斷其鄰近的記憶體儲存單元是否處於一程式化禁止模 式中； ' ⑷針對欲被程式化禁止之頁的該些記憶體錯存單元，施 加一第-預設電壓給其每條位元線，用以禁止程式化 ⑷施加一第二預設電壓給欲被程式化之頁的該些記憶體 儲存單元的每條位元線，用以促成程式化，該每條位 元線的該第二預設電壓係其鄰近記憶體儲存單元之操 作模式的函數，用以抵銷從此處的任何干擾；以及 ⑷施加-程式化電壓脈衝給該字組線，用以平行地程式 ㈣頁的該等記憶體儲存單元，其中，可藉由其被升 壓至程式化禁止電壓條件的浮動通道來程式化禁止具 有该第一預設電壓之位元線的記憶體儲存單元，並且 藉由源自該第二預設電壓的該抵銷量來補償任何鄰近 96253.doc 200529238 程式化記憶體儲存單元之升壓所造成的干擾。 2·如請求項1之方法，進一步包括·· (f) 驗證正在進行程式化的任何該等記憶體儲存單元是否 已經被程式化至其目標狀態； (g) 心出經過驗證為程式化禁止的任何記憶體儲存單元以 及尚未經過驗證可進行程式化的任何記憶體儲存單元 ;以及 (h) 重覆進行（C)至（8)，直到驗證該頁之全部記憶體儲存單 兀為止。 3. 4. 5. 6· 7. 如明求項1或2中任一項之方法，其中可從與其耦合之一 感測权組中推導出該等鄰近記憶體儲存單元中至少其中 一者的操作模式。 如研求項1或2中任一項之方法，其中可從與其耦合之位 兀線的電壓中推導出該等鄰近記憶體儲存單S中至少其 中一者的操作模式。 〃 如明求項1或2中任一項之方法，其中該頁記憶體儲存單 兀會構成該陣列的一連續列。 如#求項1或2十任-項之方法，其中該頁記憶體儲存單 元會構成該陣列中某一列的一連續區段。體儲存早 如明求項1或2中任一項之方法，其中： /己隐體係被組織成一由複數個記憶體 成的NAND鏈陳别卜以 崎仔早兀所組 存單元 ㈣，母條鏈皆具有複數個串聯的記憶體儲 且该頁中的記憶體儲存單元係由羊 條NAND鏈中⑽心 頁中每 难T的一個記憶體儲存單元所構成。 96253.doc 200529238 其中每個記憶體儲存單 其中每個記憶體儲存單 其中該電荷儲存單元係 δ.=項1或2中任-項之方* 〜會辟存-也元的資訊。 9·如請求項1或2中任-項之方法 凡皆會儲存-位元以上的資气 1〇.如請求項U2中任—項之方法 一洋動閘極。 lh如請求項1或2中任一項 一介電層。 、之方法，其中該電荷儲存單元係 12.如請求項丨或2中任一 的形式為-記憶體卡其中該非揮發性記憶體 13· 一種非揮發性記憶體，其包括： 列^被排列於複數列與複數行之中的記憶體儲存單元陣 每個記憶體儲存單元皆具有一電荷儲存單元、-控制 閘極二以及-由-源極與-沒極界定的通道區； .子組線’用以連接-記憶體儲存單元頁的控制閉極 :條供該頁之每個記憶體儲存單元使用的位元線，該 位元線可被切換粞合至其沒極； 被_馬合至该位線的預充電電路， 當相關的記憶體儲存單元欲為程式化禁止時，該預充 電電路便會供應-預設的程式化禁止電I給該位元線， 當相關的記憶體儲存單元欲為程式化時，該預充電電路 便會供應一預設的程式化啟動電壓給該位元線，以及 96253.doc 200529238 該預設的程式化啟動電壓具有一預設的抵銷量，該抵 銷量係鄰近記憶體儲存單元中是否其中一者或兩者或沒 有任一者處於程式化禁止模式中的函數。 14 ·如清求項13之非揮發性記憶體，其進一步包括： 與該等鄰近記憶體儲存單元相關連的複數個個別感測 模組，而且源自該個別感測模組的信號係表示該相關連 的鄰近記憶體儲存體是否處於程式化禁止模式中。 15·如請求項13之非揮發性記憶體，其進一步包括·· 與孩等郇近纪憶體儲存單元相關連的複數個個別位元 線電壓>ί貞測器’而且源自該個別位元線電壓制器的信 號係表示該相關連的鄰近記憶體儲存體是否處於程式化 禁止模式中。 16· —種非揮發性記憶體，其包括： 一記憶體儲存單元陣列，每個單元皆於一控制閘極與 一由一源極與一汲極界定的通道區間具有一電荷儲存單 元； 一字組線，用以連接該陣列中一記憶體儲存單元頁的 控制閘極； 一供該頁之每個記憶體儲存單元使用的位元線，該位 元線可被切換耦合至其汲極； 施加第一預設電壓的構件，用以程式化禁止欲被程式 化禁止之頁的該些記憶體儲存單元中的每條位元線； 判斷構件，用以針對欲被程式化之頁的每個該些記憶 體儲存單元來判斷其鄰近的記憶體儲存單元是否處於程 96253.doc 200529238 式化禁止模式中； 施加第二預設電壓的構件，用以施加第二預設電壓給 欲被程式化之頁的該些記憶體儲存單元的每條位元線， 用以促成轾式化，該每條位元線的該第二預設電壓係其 鄰近記憶體儲存單元之操作模式的函數，用以抵銷從此 處的任何干擾；以及 施加程式化電壓脈衝的構件，用以施加程式化電壓脈 衝給該字組線，用以平行地程式化該頁的該等記憶體儲 存單元，其中，可藉由其被升壓至程式化禁止電壓條件 的浮動通道來程式化禁止具有該第一預設電壓之位元線 的記憶體儲存單元，並且藉由源自該第二預設電壓的該 抵銷量來補償任何鄰近程式化記憶體儲存單元之升壓所 造成的干擾。 17.如請求項13至15中任一項之非揮發性記憶體，其中該頁 記憶體儲存單元會構成該陣列的一列。 18·如請求項13至15中任一項之非揮發性記憶體，其中該頁 記憶體儲存單元會構成該陣列中某一列的一個區段。 19·如請求項13至15之非揮發性記憶體，其中： 該記憶體係被組織成一由複數個記憶體儲存單元所組 成的NAND鏈陣列，每條鏈皆具有複數個串聯的記憶體儲 存單元，而且該頁中的記憶體儲存單元係由某一頁中每 條NAND鏈中的一個記憶體儲存單元所構成。 20·如請求項13至15中任一項之非揮發性記憶體，其中每個 記憶體儲存單元皆會儲存一位元的資訊。 96253.doc 200529238 21. 如請求項13至15中任一項之非揮發性記憶體，其中每個 記憶體儲存單元皆會儲存一位元以上的資訊。 22. 如請求項13至15中任_項之非揮發性記憶體，其中該電 荷儲存單元係一浮動閘極。 士明求項13至15中任-項之非揮發性記憶體，其中該電 荷儲存單元係一介電層。 24·如請求項13至15中任—項之非揮發性記憶體，其中該非 揮發性記憶體的形式係一張卡片。 25· —種非揮發性記憶體，其包括： 一記憶體儲存單元陣列； 該陣列中的-群記憶體儲存 駚辟六口口- u 巧鮮中的母個記憶 -儲存早7CI具有一條與其耦合的位元線； 一用以平行地操作該群記㈣儲存單 該群的個別記憶體儲存單元皆存在 ’同時 之其中—者處；以及 又刼作模式集 •攻電路進一步包括一電壓供應器，用以一 壓集中經選定的電壓給每條位元線；^::預設電 係鄰近記憶體儲存單元之操作模式的函數的電壓 96253.doc