TW200305976A - Semiconductor device and method for fabricating the same - Google Patents

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TW200305976A
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conductive
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Kiyoyuki Morita
Shoji Miyake
Michihito Ueda
Takashi Ohtsuka
Takashi Nishikawa
Inoue Akira
Takagi Takeshi
Hara Yoshihiro
Kubo Minoru
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Matsushita Electric Ind Co Ltd
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Description

200305976 玖、發明說明： [發明所屬之技術領域] 本發明係關於用作為具有介電體膜之MIS (金絕半）電晶 體、記憶胞電晶體等之半導體裝置及其製造方法。 [先前技術] 近來，半導體朝精細化演進，電晶體之閘絕緣膜或DRAM (動態隨機存取記憶體）之電容膜的材料方面，取代習知所用 之矽氧化膜，而使用具有較高介電率之介電體材料。又， 新的非揮發性記憶體則係為在記憶胞之記憶電容部具有強 介電體膜之強介電體記憶體。 該等半導體裝置所用之高介電率介電體或強介電體之 膜，習知係以下述方式形成。首先，在基板上形成具有某 程度之結晶配向性之膜作為基底膜。次之，依濺鍍法或 MOCVD法（使用有機金屬錯合物之化學氣相成長法）等，形 成高介電率介電體或強介電體膜。此時，為了獲得具有高 結晶性之膜，將成膜中之基板溫度保持於650°C以上，或於 製膜後於高速燈加熱炬等内進行650°C以上之熱處理。其 後，接著形成上部電極用之金屬膜。 又，近年來廣泛使用以電池驅動之可攜式資訊終端裝 置。於此種裝置中，強烈希望能夠不必為了延長電池壽命， 而犧性高速動作，且可減低電源電壓。亦可為了即使在低 O:\85\85851 DOC -6- 200305976 電源電壓下亦可進行高速動作，雖採用降低臨限值電壓之 方法頗為有效，但在此情況下，閘關閉時漏電流變大之故， 臨限值電壓自然有下限。對此，有人提議在閘絕緣膜方面， 取代習知之矽氧化膜而使用高介電率介電體膜，改善元件 本身之構造。 例如文獻（F. Assaderaghi et· al·，“A Dynamic Threshold
Voltage MOSFET (DTMOS device) for Ultra-Low Voltage 鲁 Operation”，IEDM94 Ext. Abst· ρ·809)所揭示，提出一種稱 為 DTMOS 元件（Dynamic Threshold Voltage MOSFET，動態 臨限值電壓金氧半場效電晶體）之元件，作為解決此種問題 之在低電堡時漏電流亦很小且具有南驅動能力之元件。 圖21為上述文獻所提案之習知DTMOS元件構造之剖面 圖。如圖21所示，習知DTMOS元件係由n-DTMOS元件與 p-DTMOS元件所構成，n-DTMOS元件或p-DTMOS元件包含 麵 半導體基板活性區域上所設之閘絕緣膜、閘電極、設於活 性區域中閘極兩側區域之源·汲區域（n-DTMOS元件為η型 區域、p-DTMOS元件為ρ型區域）、活性區域中之除了源· 汲區域以外之區域（n-DTMOS元件為p+Si層、p-DTMOS元件 為n+Si層）；基板區域中閘絕緣膜正下方之區域成為通道區 域。基板區域（本體區域）與閘電極係由配線予以電性連接成 短路。圖21所示之構造係使用SOI基板之故，於活性區域下
O:\85\85851 DOC 200305976 方形成埋入氧化膜。 如此在閘極與本體短路之狀態下，若閘極被施加偏壓電 壓，則經由本體對通道區域施加與閘極偏壓電壓相同大小 之順方向電壓。依此，閘極偏壓關（OFF)時，將成為與一般 的MOS電晶體相同的狀態，又閘極偏壓開（ON)時，隨閘極 偏壓電壓增大，本體被向順方向施加偏壓之故，臨限值電 壓將降低。 籲 此種DTMOS元件與SOI基板上所形成之一般的MOS電晶 體（閘極與本體未短路之電晶體）相比，閘極偏壓關（OFF) 時，其漏電流與一般的MOS電晶體之漏電流相等。另一方 面，閘極偏壓開（ON)時，前述臨限值電壓減少之故，閘極 過度驅動效果增大、驅動力顯著增大。又，DTMOS元件中， 閘極與通道區域幾乎無電位差之故，基板表面之縱方向電 界與一般的MOS電晶體相比，顯著減小。結果、隨著縱方 麵 向電界增大，載子移動度之劣化被抑制之故，驅動力顯著 增大。 如此，DTMOS元件在η型之閘極一p型本體（基底）一 η型之 源極區域（射極）·汲極區域（集極）間產生之橫方向之寄生二 極體為開（ON)，本體電流大到成為實用上之問題之程度為 止主動作電壓範圍中，可作為能以低臨限值電壓即低電源 電壓進行高速動作之電晶體發揮機能。DTMOS元件之構造 O:\85\85851 DOC -8 - 200305976 與一般之MOS具大致相同之構造之故，製作客易，可依大 致相同之步騾數予以製作。 [發明所欲解決之課題] 惟，上述習知之介電體膜、使用其之DTMOS元件、MIS 電晶體等中，具有以下之間題。 另一方面，上述習知之高介電率介電體膜或強介電體膜 之形成技術中，具有以下之間題。 _ 第一，如上述為得到具高結晶性之膜，在成膜中或製膜 後必須施以650°C以上之熱處理之故，對於材料或製造工程 有極大的制約。即，要求在此膜形成工程前已形成於基板 上之元件必須不受650°C以上溫度之不良影響。故，若欲在 例如A1或Cu等金屬配線形成後之半導體基板上形成高介電 率介電體膜或強介電體膜，或欲在玻璃基板上形成高介電 率介電體膜或強介電體膜，係極為困難。 籲 第2，形成有介電體膜之基底層之持性亦受到制約。習知 方法係於基板上形成具有結晶配向性之膜後，以此膜作為 基底層形成介電體膜，藉以使高介電率介電體膜或強介電 體膜延續基底層之配向性呈現高結晶性，具有配向性之基 底層為其必要要件。故習知方法難以在不具結晶性之材料 上形成高介電率介電體膜或強介電體膜。 又，上述從來DTMOS元件隨閘極偏壓電壓增大而於源· O:\85\85851 DOC -9 - 200305976 本體閘被施以順方向偏壓之故，在源·本體間有被稱為本 體電流之電流流動。此處於DTMOS元件中，較佳者係為能 抑制此本體電流並降低臨限值，以確保較寬之動作電壓範 圍者。源區域一本體區域同可視為單純PN接合二極體之 故，本體電流係由半導體材料（帶間隙）與接合部份之雜質濃 度而決定。一般而言，源區域之雜質濃度約1 X 1 02G atoms · cm_3左右被高濃度滲雜，但本體區域之雜質濃度若高，則 内建電位（build in potential)之傾斜增強之故，本體區域向 通道區域之載子移動之障壁變大。藉此可抑制本體電流。 惟，上述習知DTMOS元件隨本體區域之雜質濃度增加， 臨限值亦增高之故，實際上即使增高本體區域之雜質濃 度，亦難以確保動作電壓範圍。 本發明之第1目的在提供一不必施行高溫處理，即可提昇 介電體膜特別是高介電率介電體膜或強介電體膜特性之手 段，藉以實現高性能半導體裝置之方法。 本發明之第2目的在提供一增高DTMOS元件之本體區域 之雜質濃度，而可得本體電流小且動作電壓範圍寬的新半 導體裝置。 [發明内容] 本發明之半導體裝置之製造方法，其係製造包含介電體 膜為要素之半導體裝置之方法，其特徵在於包含：於基板 ΟΛ85\8585 〖DOC -10- 200305976 上方形成上述介電體膜之步騾（a) ·，及於上述步騾（a)後，自 上速介電體膜上方照射1 GHz以上1GG GHz以下之電磁波之 步騾（b)。 依此万法’藉由對介電體膜照射毫米波，可減低介電體 膜之漏甩/瓜等，並改吾介電體膜特性。且，毫米波照射可 對介電體膜在局部加熱之故，即使基板上有元件存在，亦， 可避免不良影響。 上述工程（b)藉由將上述基板溫度保持在55〇它以下，並施 加上述私磁波，可確貫避免對基板上之元件造成不良影響。 藉由更包含於上述步驟⑷後上述步驟（b)前，於上述介電 膜上Φ成^包率或介電損失比上述介電體膜大的覆膜之 步驟；及包含於上述步驟（b)後，除去上述覆膜之步驟，可 利用毫米波照射加熱覆膜，更有效率的加熱介電體膜。 可包含··於上述步驟⑷前，形成下部導體膜之步驟。 上述下邵導體膜形成步驟係以形成由選自金屬膜、吵 及Ru〇2中足1或2以上之材料構成之膜作為上述下部導體膜 為理想。 藉由更包含於上述下部導體膜形成步騾後上述步驟⑷ 前’形成介於上述下部導體膜與上述介電體膜間之下部絕 緣膜之步驟，可更減低介電體膜之漏電流。 可更包含於上述步驟⑷後、上述步驟（b)前，形成覆蓋上 O:\85\85851 DOC -11 - 200305976 述介電體膜之上部導體膜之步髀· 〆驟，上述步驟（b)係於以上述 上邵導體膜覆蓋上述介電體膜之狀態下進行。 性接地而進行為 上述步驟（b)係將上述上部導體膜予以電 理想
亦可於上述步驟⑷後、上述步驟附，形成覆蓋上述介 電體膜之上部導體膜後’將上部導體膜予以圖案化，於至 少包含上述介電龍中成為半導裝置之要素的部份之區域 上，殘留上述上部導體膜之一部份之步驟；上述步驟（_ 於殘留上述上部導龍之上述—部份之狀態τ，將上述介 包體膜 < 上述區域予以局部加熱而進行。 上述上部導體膜形成步驟係形成由選自金屬膜、叫及
Ru〇2中<1或2以上之材料構成之膜作為上述上部導體膜為 理想。 … 二藉由更包含於上述步驟⑷後上述上部導體膜形成步驟· 月J形成；|於上述上邵導體膜與上述介電體膜間之上部絕 緣膜之步驟’可減低介電體膜之漏電流。 可更包含於上述步驟⑷前，形成厚度在10nm以下之下部 種層之步驟；上述步驟⑷係以與上述下部種層接觸之方式 形成上述介電體膜；上述步驟⑻中，上述下部種層係具有 作為上述介電龍成長之種之機能。藉此 介電體膜之結晶粒之成長。 丁
O:\85\85851 DOC -12- 200305976 亦可更包含：於上述步驟（a)後上述步騾（b)前，以與上述 介電體膜接觸之方式形成厚度在10 nm以下之上部種層之 步騾；上述步驟（b)中，上述上部種層係具有作為上述介電 體膜成長之種之機能。藉此亦可更圓滑的進行介電體膜之 結晶粒之成長。 上述步騾（a)係形成由選自PZT(Pb(Zr、Ti)03)，PZT((Pb、 La) (Zr、Ti)03)，SBT(SrBi2Ta2〇9)，（SrBi2(Nb、Ta)209)， ST0(SrTi03) ，BT0(BaTi03)，BST((Ba、Sr)Ti03)PZT，PLZT，SBT，（SrBi2 (Nb、Ta)2〇9)，ST0(SrTi03)，BT0(BaTi03)，BIT(Bi4Ti3012) 及BST((Ba、Sr)Ti03)中之1或2以上之材料構成之膜作為上 述介電體膜為理想。 構成上述基板之材料係為選自半導體、氧化矽、玻璃及 陶瓷中之1或2以上材料為理想。 上述步驟（b)係照射10 GHz以上80 CHz以下之範圍内之 電磁波為理想。 本發明之半導體裝置，其特徵在於包含：基板；半導體 層，其設於上述基板之一部份；閘絕緣膜，其設於上述半 導體層上；閘電極，其設於上述閘絕緣膜上；第1導電型源· 汲區域，其設於上述半導體層中上述閘電極兩侧；第1導電 型載子用通道區域，其設於上述半導體層中位於上述第1導 O:\85\85851 DOC -13- 200305976 電型源1區域間之區域；第2導電型本體區 用通道區 !:導:層中第1導電型載子用通道區域下方，载:::: 載子所對應之電位比上述第i導電型載子 ，大；及導體部材，其係用以電性連接上述閘電極與上述 第2導電型本體區域；上 、、 包土戟子用通逭區域係與 上述閘絕緣膜直接接觸 藉此’閘電極與本體區域係電性連接之故，即使對閘電 極施加電壓’本體區域亦維持於與閘電極大致相同的電位 之故’半導體層中通道區域之外的區 可抑制寄生通道產生。通道區域係由第,半導體所:轉成層其 裁子通過之帶端之載子所對應之電位係比構成本體區域之 第2半導體小，故可使通道區域反轉用所必要之閑極偏壓即 臨限值電塵較小。故，沒極電流增大，通過通道之汲極電 流與本體（閘極）電流之差擴大之故，可期擴大動作電壓範 圍0 且，於第1導電型載子用通道區域與閘絕緣膜之間並無相 當於同隙層之半導體層之故，可防止因間隙層之膜厚變動 造成之半導體裝置之特性不均。又，可避免寄生通遒之產 生並可使閘極電極至第1導電型載·子用通道區域之距離減 少間隙層之部份，故可降低臨限值。 可更包含：另一半導體層，其設於上述基板之一部份； O:\85\85851 DOC -14- 200305976 另一閘絕緣膜，其設於上述另一半導體層上；另一閘電極， 其設於上述另一閘絕緣膜上；第2導電型源·汲區域，其設 於上述另一半導體層中上述另一閘電極兩側、第2導電型載 子用通道區域，其設於上述另一半導體層中位於上述第2導 電型源.汲區域間之區域；第1導電型本體區域，其設於上 述另一半導體層中上述第2導電型載子用通道區域下方，載 子通過之帶端之載子所對應之電位比上述第2導電型載子 馨 用通道區域大；及另一導體部材，其係用以電性連接上述 另一閘電極與上述第1導電型本體區域；其機能係作為互補 型元件。藉此，即使於使用第1導電型載子之MOS電晶體與 使用第2導電型載子之η通道型MOS電晶體之任一者中，皆 可防止因間隙層之膜厚變動造成之半導體裝置之特性不 均。 上述第1導電型載子用通道區域及第2導電型載子用通道 區域皆係由包含以Si、Ge及C為成分元素之半導體所構成； 上述本體區域係由Si所構咸。藉此，各半導體層之各通道 區域係共通的由SiGeC膜所構成之故，可使構造及製程簡單 化。 上述半導體層亦可更包含第2導電型載子用通道區域，其 係設於上述第1導電型載子用通道區域與上述第2導電型本 體區域之間；包含：另一半導體層，其設於上述基板之一 O:\85\85851 DOC -15- 200305976 部：’·另-間絕緣膜，其設於上述另—半導體層上；另一 閉包極’其設於上述另一閘想緣膜上；第2導電型源.汲區 匕其叹於上述另-半導體層中上述另-閘電極兩侧，·第2 土載子用通1£區域’其設於上述另—半導體層中位於 亡述第2導電型源.汲區域閉之區域；第〗導電型載子用通 ^區域’其設於上述另—半導體層中上述閘絕緣膜與上述 :2導電型載子用通道區域之間；幻導電型本體區域，其 设於上述另一半導體層中上述第2導電型載子用通道區域 下方’載子通過之帶端之載子所對應之電位比上述第2導電 型載子用通道區域大；及另一導體部材，其係用以電性連 接上述另一閘電極與上述第1導電型本體區域;其機能係作 為互補型元件。 依此於第1導私型載子用通道區域上生成表面通道，於 第2導私型載子用通道區域上生成埋入型通道。特別是表面 通運係形成於閘絕緣膜正下方之故，可降低使用第工導電型 載子之MOS電晶體之臨限值。 此情況下，其構造可為：上述各半導體層之各本體區域 皆係由Si所構成；上述各半導體層之第丨導電型通道區域係 由SlwCy (0<y$ 0·03)所構成；上述·半導體層之第1導電型通 道區域之機能係作為電子流動之η通道；上述各半導體層之 第2導電型通道區域係由Sii_xGex(〇<xg〇 4)所構成；上述另 〇：\85\85851 DOC -16- 200305976 一半導體層之第2導電型通道區域之機能係作為正孔流動 之p通道。 又，其構造亦可為：上述各半導體層之各本體區域皆係 由Si所構成；上述各半導體層之第1導電型通道區域係由 Sh_xGex (0<xS 0.4)所構成；上述半導體層之第1導電型通道 區域之機能係作為作為正孔流動之p通道；上述各半導體層 之第2導電型通道區域係由SiwCy (0<y$ 0.03)所構成；上述 另一半導體層之第2導電型通道區域之機能係作為電子流 動之η通道。 上述閘絕緣膜由選自SiON、Si3N4、Zr02、Hf02，Ta205， PZT (Pb(Zr、Ti)03)，PLZT((Pb、La)(Zr、Ti)03)， SBT(SrBi2Ta209)，（SrBi2(Nb、Ta)209)，ST0(SrTi03)， BT0(BaTi03)，BST((Ba、Sr) Ti03)PZT，PLZT，SBT， (SrBi2(Nb、Ta)209)，ST0(SrTi03)，BTO (BaTi03)， BIT(Bi4Ti3012)及 BST((Ba、Sr)Ti03)中之 1或 2 以上之材料所 構成。藉此，閘絕緣膜係使用介電率比一般所用之Si02高 之材料所構成之故，可實現高驅動力及低臨限值。即，藉 由使用高介電率之材料，使内建電位（build in potential)之 傾斜更陡急之故，可減低臨限值”可擴大汲極電流與本體 電流之差。故，即使本體區域之雜質濃度增高，亦可將臨 限值設定為與僅由Si所構成之MOS電晶體之臨限值相當。 O:\85\85851 D0C -17- 200305976 於是，本體電阻減低’本體區域之電位可有效的傳至通道 區域之故，可緩和CR延遲所造成之動作速度之限制。 上述閘絕緣膜係以接受1 GHz以上100 GHz以下之範圍内 之電磁波之照射處理為理想。 上述半導體基板係為SOI基板，故可期因減低寄生電容而 提升動作速度。 [實施方式] (第1實施形態） 圖1(a)〜圖2(b)為表示本發明之第1實施形態之半導體裝 置之製造步驟的剖面圖。 首先，圖1(a)所示之步驟係依熱氧化等於p型Si基板101 上形成厚100 nm之氧化膜102後，於矽氧化膜102上堆積厚 200 nm之 Pt膜 103x。 次之，圖1(b)所示之步驟係用濺鍍法於Pt膜103x上堆積厚 6 nm之Ti膜104x，接著以基板溫度600°C堆積厚500 nm之強 介電體PZT(Pb(Zi*、Ti)03)膜105x。此處，Pt膜103x之機能 係作為下部電極，Ti膜104x之機能係作為PZT膜105x成長用 之種層。 次之於圖1(c)所示之步驟中，將Si基板101設置於室106 内，將頻率在10 GHz以上80 GHz以下之範圍内（例如28 GHz) 之電磁波（以下簡稱「毫米波」）自毫米波導入口 107導入室 O:\85\85851 D0C -18 - 200305976 106内照射PZT膜105x。一面以熱電對等監視Si基板1〇1之溫 度，一面控制毫米波108之輸出，以使基板溫度保持在35〇 °C以下。於此狀態照射毫米波108約30分鐘以上9〇分鐘以下 (例如60分鐘）。照射時之室106内之氛圍一般而言大氣即 可。惟，依介電體之種類、膜厚、基底之材質等，在氮氛 圍中或氧氛圍中照射毫米波有可能得以提升介電體膜之特 性。 # 本男私形悲係對介電體膜照射1 〇 GHz以上80 GHz以下之 黾磁波（毫米波）’但於本貫施形態之製造步驟中，即使照射 在1 GHz以上1〇〇 GHz以下範圍内之電磁波，亦可達成本發 明之效果。惟，特別係以對介電體膜照射1〇 Ghz以上80 GHz 以下之電磁波（毫米波），能確實獲得本發明之效果。特別是 雖必須使用一般波長之約1〇〇倍大的室來進行毫米波處 理，但照射1 〇 GHz之電磁波，與照射1 GHz之電磁波之情況 ⑩ 相比，其可獲得可使用尺寸為1/1〇大小之室來進行均一之 耄米波照射處理之優點。又，所照射之電磁波之頻率高者， 介電體膜吸收電磁波能量之效率較高之故，可更有效的加 熱介電體膜。 /人之於圖2(a)所示步驟中，使用濺鍍法等，於ρζτ膜1〇5x 上堆積厚度500 nm之Ir02膜109x。 次之於圖2(b)所示步騾中，進行一般之微影顯線及乾或蝕 O:\85\85851 DOC -19- 200305976 刻，依序將Ir02膜 109χ、PZT膜 105x、Ti膜 104x及Pt膜 103x 予以圖案化，形成下部電極103、種層104、電容膜105及上 部電極109所成之強介電體電容Cfe。 如此形成之強介電體電容Cfe具有殘留分極大、漏電流少 之優異性能。例如對徑0.1 mm之Pt電極而言，無照射毫米 波者之漏電流為9.07X 1(Γ1()Α，而有照射毫米波者之漏電流 為5.05 X 1(Τ1()Α，即依毫米波照射可將漏電流減低至約一 _ 半。 又，亦得知依毫米波照射可使強介電體膜之結晶性產生 變化。此實驗係製作於Si基板上層積矽氧化膜及BIT (Bi4Ti3012)膜之樣本而進行。此時，BIT膜之堆積係由使用 BIT靶之濺鍍法進行，基板並不加熱。As成長狀態中，BIT 膜依X線繞射可確認其具有非晶質構造。接著準備：於大氣 中將BIT膜以600 °C進行5分鐘毫米波照射予以加熱之樣 _ 本，及將形成有BIT膜之樣本整體於600°C以高速燈加熱爐 加熱5分鐘之樣本。 圖3(a)、3(b)依序為由毫米波照射加熱之BIT膜之X線繞射 照射圖，及由高速燈加熱炬加熱之BIT膜之X線繞射照相 圖。如圖3所示，由毫米波照射加熱之樣本的X線繞射強度 大，如圖3 (b)所示，由高速燈加熱爐加熱之樣本之X線繞射 強度小。 O:\85\85851 DOC -20- 200305976 即由圖3(a)、3(b)可知，強介電體膜之BIT模之結晶粒尺 寸係為由毫米波照射加熱者比由高速燈加熱爐加熱者小。 又，可知被施以毫米波照射處理之介電體膜與被施以高 速燈加熱爐加熱處理之介電體膜之結晶配向或結晶相係相 異。即，可知於照射毫米波之介電體膜中，會產生一般之 均一外部加熱所致之結晶化無法獲得之結晶成長。 圖4(a)、4(b)依序為由毫米波照射加熱之BIT膜之表面 鲁 SEM照相圖、及由高速燈加熱爐加熱之BIT膜之表面SEM照 相圖。如圖4(a)所示，毫米波照射加熱之樣本之結晶粒尺寸 較小，如圖4(b)所示，由高速燈加熱爐加熱之樣本之結晶粒 尺寸較大。又，由毫米波照射加熱之介電體膜表面的凹凸 比由高速燈加熱爐加熱之介電體膜表面之凹凸小。 如上，由毫米波照射可獲得結晶粒小，即結晶粒微細化 之介電體膜之理由如下。 € 一般而言，依毫米波照射，介電體產生如下式之吸收： Ρ=2π · f · 8〇 · εΓ · tan δ · Ε2 此處Ρ表示毫米波之吸收率、f為毫米波之頻率、ε。為介電 帶數、為比介電率、tan δ為介電損失、Ε為電場強度。 如上，介電體依毫米波之吸收而自行發熱，但此時特別 是結晶粒邊界等介電損失大的部份吸收大。故，特別在照 射毫米波之情況，僅介電體膜被有效的加熱，介電體膜下 O:\85\85851 DOC -21 - 200305976 方之基板幾乎不會被加熱。故，可知介電體膜之結晶粒邊 界有效的吸收毫米波。故可推測基板或周圍之氛圍幾乎不 被加熱之故，介電體膜與周圍之氛圍間溫差變大，而造成 介電體膜之結晶粒的微細化。又，依毫米波照射，介電體 膜選擇性的過熱，有助於使分極轴齊整於毫米波之振動方 向。 特別是PZT等之Pb系或Bi系等容易自基板再蒸發之材料 _ 之情況，在如照射毫米波之介電體膜周圍氛圍溫度低之條 件下，不僅可防止介電體膜自基板再蒸發，亦特別具有抑 制表面之結晶粒之效果。 依介電體膜結晶粒之微細化，可減低漏電流。此現泵係 與聚矽膜之結晶粒越小電阻越大相同。又，藉提高介電體 膜之配向性，可提高比介電率。 又，依介電體膜結晶粒之微細化，可抑制電容器之不均。 ® 故，如本實施形態，依對介電體膜照射毫米波進行加熱， 可減低漏電流，且可期提高配置有介電體膜之元件之可靠 度。 又，如本實施形態，對於作為半導體裝置之要素使用之 介電體膜（特別是強介電體膜或高介電率介電體膜）進行毫 米波照射加熱，可發揮以下顯著之效果。 在加熱半導體基板上之介電體膜之情況，Si、SiGe、GaAs O:\85\85851 DOC -22- 200305976 等具有金屬波之熱傳導率之故，照射毫米波時之介電體膜 與周圍氛圍之溫差變大。於是可使介電體膜之結晶粒更加 微細化。又，可僅有效加熱介電體膜之故，可發揮不對半 導體基板中既成之雜質擴散層（MIS電造體之源·汲區域等） 之分佈（profile)造成不良影響之極大效果。 又，在半導體裝置之情況，要求閘構造或記憶胞之記憶 電容部之微細化之故，依介電體膜中結晶粒之微細化，提 _ 升可靠度之效果極大。又，因可獲得漏電流小之介電體膜， 可將閘絕緣膜或記憶電容部之厚度減薄之故，可藉小面積 確保大的介電體膜電容，可發揮MIS電晶體之低電壓化、強 介電體記憶體或DRAM記憶胞之微細化效果。 故可形成包含設計規則為0.1 μιη程度之微細的電晶體之 半導體裝置、或形成由玻璃基板上所形成之薄膜電晶體 (TFT)與強介電體膜所構成之記憶體功能内藏型顯示裝置 ® 等。 又，於本實施形態中係使用p型Si基板作為基板，但亦可 使用η型Si基板，使用GaAs等其他半導體基板或石英或陶瓷 等絕緣體基板亦可。又，亦可使用對500°C以上之熱之耐受 度較弱之玻璃基板。 - 於本實施形態中係使用Pt膜作為PZT所成之電容膜105下 方所設之下部電極103，但亦可使用其他金屬材料例如Cu O:\85\85851 DOC -23- 200305976 或Ag，使用一般用Pt或11*02或尺11〇2等作為強介電體用電極 亦可。 於本實施形態中，係於堆積作為下部電極之Pt膜103x、 作為介電體膜之種層之Ti膜104x後接著堆積PZT膜105x (介 電體膜），但亦可於堆積介電體膜前，將Pt膜103x予以圖案 化藉以形成下部電極。此情況可依一般微影顯像步驟金屬 鑲嵌法等予以形成。 ❿ 於本實施形態中係使用Ti膜作為種層104，但亦可使用 PLT膜或Zr02等。又，亦不一定必須設種層，或設於介電體 膜之上下兩側亦可。 於本實施形態中，構成上部電極1 09之材料係使用得以防 止PZT膜還原之Ir02，但只要係在難以產生還原之物質或條 件下，亦可使用Pt或Ru02等其他材料。 本實施形態中係使用PZT作為構成電容膜105之材料，但 _ 構成電容膜105之材料亦可使用：在PZT(Pb(Zr、Ti)03)中再 P付加 La之 PLZT((Pb、La)(Zr、Ti)03)或 SBT(SrBi2Ta2〇9)、 (SrBi2 (Nb、Ta)209)、ST0(SrTi03)、BT0(BaTi03)、 BIT(Bi4Ti3012)等強介電體材料、BST((Ba、Sr)Ti03)等高介 電率介電體材料。 - 於本實施形態中，在堆積PZT膜105x後即對PZT膜105x照 射毫米波108，但依介電體之種類或膜厚、構造，亦有在形 O:\85\85851 DOC -24 - 200305976 成上部電極用之導體膜後再照射毫米波較佳之情況。 本實施形態之圖2(b)中表示在強介電體電容Cfe下方僅存 有矽氧化膜102及Si基板101之構造，但在使用一般MOS製 程或二極製程（bipolar process)之情況下，係形成有電晶體 之源·汲區域、或集極區域、基極區域、射極區域等。 (第2實施形態） 圖5(a)〜圖6(b)為表示本發明之第2實施形態之半導體裝 籲 置之製造步·驟的剖面圖。 首先，於圖5(a)所示之步驟，依熱氧化等於p型Si基板201 上形成厚度300 nm之矽氧化膜202後，於矽氧化膜202上堆 積厚度800 nm之A1膜203x。 次之，於圖5(b)所示之步騾，使用濺鍍法或CVD法，於 A1膜203x上堆積厚度10 nm之Si02膜204x，接著以基板溫度 600°C堆積厚度300 nm之強介電體PZT(Pb(Zr、Ti)〇3)膜 籲 205x。於該等步驟中，Si基板201之溫度係保持於400°C以 下。 次之，於圖5(c)所示之步驟，將Si基板201設置於室206 内，將頻率在10 GHz以上80 GHz以下之範圍内（例如28 GHz) 之電磁波（以下簡稱「毫米波」）自毫米波導入口 207導入室 206内照射Si基板201。一面以熱電對等監視Si基板201之溫 度，一面控制毫米波208之輸出，以使基板溫度保持於350 O:\85\85851 D0C -25- 200305976 °C以下。於此狀態下照射毫米波208約30分鐘以上90分鐘以 下（例如60分鐘）。照射時之室206内之氛圍一般而言可為大 氣。惟，依介電體種類、膜厚、基底材質等，有時在氮氛 圍中或氧氛圍中照射毫米波可提升介電體膜之特性。 本實施形態係於介電體膜照射10 GHz以上80 GHz以下之 電磁波（毫米波），但於本實施形態之製造步騾中，即使照射 1 GHz以上100 GHz以下範圍之電磁波，亦有可能得以發揮 本發明之效果。惟，藉由對介電體膜照射10 GHz以上80 GHz 以下之電磁波（毫米波），可確實獲得本發明之效果。 次之，於圖6(a)所示步騾中，使用濺鍍法或CVD法，於PZT 膜205x上堆積厚度10 nm之Si02膜209x。接著使用濺鍍法 等，於Si02膜209x上堆積厚度500 nm之Ir02膜210x。 次之，於圖6(b)所示步騾中，藉由進行一般之微影顯像及 乾式蝕刻，將 Ir02 膜 210x、Si02 膜 209x，PZT 膜 205x、Si02 膜204x及A1膜203x予以圖案化，形成包含下部電極203、下 部絕緣膜204、電容膜205、上部絕緣膜209及上部電極210 所成之強介電體電容器Cfe。 於本實施形態中，在由PZT所成之電容膜205與下部電極 203之間，設有由Si02所成之下部絕緣膜204。又，於電容 膜205與上部電極210之間亦設有Si02所成之上部絕緣膜 209。如此，以絕緣性高之Si02所成之下部及上部絕緣膜 O:\85\85851 DOC -26- 200305976 204、209夾住PZT所成之電容膜205，可比第1實施形態更能 抑制強介電體電容器Cfe整體之漏電流，可提高強介電體電 容器Cfe之性能。 特別是習知方法中即使提高基板溫度，於非晶質Si02膜 上亦無法形成高品質之強介電體膜，但若使用本實施形 態，依毫米波208之照射效果，於PZT膜等強介電體膜形成 時或形成後之處理中，即使將介電體膜加熱至高溫，亦不 需將基板加熱成500°C以上之高溫之故，不會對基板上所設 之電晶體等元件之特性造成不良影響，可形成高品質之強 介電體膜。 故可形成包含設計規則為0.1 μηι程度之微細的電晶體之 半導體裝置、或形成由玻璃基板上所形成之薄膜電晶體 (TFT)與強介電體膜所構成之記憶體功能内藏型顯示裝置 等。 本實施形態中雖係使用Si02膜作為絕緣膜，但取代Si02 膜204x或Si02膜209x，而使用一般所用之Si3N4膜或SiON 膜、Ce02膜、Pr203膜、Zr02膜、Al2〇3膜、A1N膜等或將該 等膜層積複數層之多層膜，作為MIS電晶體之閘絕緣膜亦 可0 又，於本實施形態中係使用p型Si基板作為基板，但亦可 使用η型Si基板，使用GaAs等其他半導體基板或石英或陶瓷 O:\85\85851 DOC -27- 200305976 等絕緣體基板亦可。又，亦可使用對500°C以上之熱之耐受 度較弱之玻璃基板。 於本實施形態中係使用Pt膜作為PZT所成之電容膜205下 方所設之下部電極203，但亦可使用其他金屬材料例如Cu 或Ag，使用一般用Pt或Ir02或Ru02等作為強介電體用電極 亦可。 於本實施形態中，係於堆積作為下部電極之Pt膜203x作 _ 為絕緣膜Si02膜204x後接著堆積PZT膜205x (介電體膜），但 亦可於堆積介電體膜前，將Pt膜203x予以圖案化藉以形成 下部電極。此情況可依一般微影顯像步驟金屬鑲嵌法等予 以形成。 於本實施形態中，構成上部電極210之材料係使用得以防 止PZT膜還原之Ir02，但只要係在難以產生還原之物質或條 件下，亦可使用Pt或Ru02等其他材料。 β 本實施形態中係使用PZT作為構成電容膜205之材料，但 構成電容膜205之材料亦可使用：在PZT(Pb(Zr、Ti)03)中再 P付加 La之 PLZT((Pb、La)(Zr、Ti)03)或 SBT(Si*Bi2Ta209)、 (SrBi2 (Nb、Ta)209)、ST0(SrTi03)、BT0(BaTi03)、 BIT(Bi4Ti3012)等強介電體材料、BST((Ba、Sr)Ti03)等高介 電率介電體材料。 於本實施形態中，在堆積PZT膜205x後即對PZT膜205x， O:\85\85851 DOC -28- 200305976 照射毫米波208,但依介電體之種類或膜厚、構造，亦有在 形成上部電極用之導體膜後再照射毫米波較佳之情況。 本實施形態之圖6(b)中表示在強介電體電容⑶下方僅存 有珍氧化膜202及Si基板2G1之構造，但在使用—般m〇s製 程或二極製程之情況下，係形成有電晶體之源.没區域、 或集極區域、基極區域、射極區域等。 (第3實施形態） 圖7⑷〜圖8(b)為纟發明之第3實施形態之半導體裝置製 造步驟之剖面圖。 首先於圖7⑷所示步驟，於Si基板3〇1上之一部份上，使 用選擇氧化法等形成厚度約4〇〇⑽之L0C0S構造之元件分 離氧化膜302。其後，為控制電晶體之臨限值，於以基板如 中体植硼等p型雜質離子。又，在Si基板3〇ι内之與元件分 離氧化膜3G2相接之區域上，形成滲雜硼等p型雜質而成1 通道擋止區域。又，依情況亦可形成?井。其後，依熱氧化 法，將P型Si基板3()1之表面部份予以氧化，在由元件分離 氧化膜302所包圍之活性區域上，形成厚度約1〇 _之成為 閑絕緣膜之閘氧化膜303。又，於本實施形態中，係說明形 成η通道型MOS電晶體之情況，但於CM〇s元件中，亦形成p 通道型刪電晶體。在形成P通道型MOS電晶體之情況中， 於Si基板3_，係進行臨限值控制用之雜質（依閘電極材料 O:\85\85851 DOC -29- 200305976 分別使用磷、砷、硼等)之離子侑植、通道擋止形成用η型 雜質之離子佈植、η井形成用之η型雜質之離子注入等。次 之，使用減壓CVD法，於基板上堆積厚度約33〇麵之聚石夕 膜，依使用poc!3等之固相擴散法，於聚矽膜中擴散約ι〇2〇 cm·3之高濃度的磷，做成退縮型之高濃度11型聚矽。又，使 用微影顯像等形成光阻掩罩（未圖示）後，使用光阻掩罩進行 RIE等之乾式蝕刻，將高濃度n型聚矽膜予以圖案化，形成 _ 聚矽閘電極304。次之，以聚矽閘電極3〇4及元件分離氧化 膜302為掩罩進行砷或磷之離子佈植後，接著進行RTa等之 雜貝的活性化’形成η型擴散層305作為源·沒區域。 次之，於圖7(b)所示步驟中，於基板上堆積厚度約8〇〇 nm 之梦乳化膜:所成之層間絕緣膜3 〇 6，使用一般之微影顯像及 乾式姓刻，形成貫通層間絕緣膜3〇6到達^型擴散層3〇5之接 觸孔307。又’於圖7(b)中雖僅圖示在成為源·沒區域之η 0 型擴散層305上之接觸孔3〇7,但於圖7(b)所示剖面及其他剖 面中’係形成貫通層間絕緣膜306到達聚矽閘電極3〇4之接 觸孔。次之，依CVD法等，於接觸孔307中埋入鎢形成鎢插 頭308，再於鎢插頭308及層間絕緣膜306上，堆積厚度約800 nm之銘合金膜（大多含有Cu或Si)後，使用一般微影顯像及 乾式姓刻予以圖案化，以形成鋁配線3〇9。 次之，於圖7(c)所示步騾中，依濺鍍法或電漿CVD法於鋁 O:\85\85851 DOC -30- 200305976 配線309上形成10 nm之Si〇2膜314χ，接著同樣依濺鍍法或 MO-CVD法堆積厚度300 nm之強介電體之pZT(pb(Zr、Ti)〇3) 膜315x。於該等步驟中，Si基板3〇1之溫度係保持s4〇〇t 以下。 次之，於圖8(a)所示步驟中，將si基板3〇1設置於室326 内，將頻率在10 GHz以上80 GHz以下之範圍内（例如28 GHz) 之笔米波328自笔米波導入口 327導入室326内照射pZT膜 315χ。一面以熱電對等監視Si基板3〇1之溫度，一面控制毫 米波328之輸出，以使基板溫度保持於35〇。〇以下。於此狀 悲下肤射耄米波328約30分鐘以上9〇分鐘以下（例如6〇分 鐘）。照射時之1： 326内之氛圍一般而言可為大氣。惟，依 介呢體種類、Μ厚、基底材質等，有時在氮氛圍中或氧氛 圍中照射毫米波可提升介電體膜之特性。 本實施形態係於介電體膜照射1〇 GHz以上8〇 GHz以下之 電磁波（毫米波），但於本實施形態之製造步驟中，即使照射 1 GHz以上100GHz以下範圍之電磁波，亦有可能得以發揮 本發明之效果。惟，藉由對介電體膜照射1〇 GHz以上8〇 以下之電磁波（毫米波），可確實獲得本發明之效果。 次之，於圖8(b)所示步驟中，使用濺鍍法或cvd法，於 PZT膜315x上堆積厚度10麵之叫膜。接著使用錢鍍法 等，於si〇2膜上堆積厚度500 nm<Ir〇2膜，接著藉由進行一
O:\85\85851 DOC -31 - 200305976 般之微影顯像及乾式蝕刻，將Ir02膜、PZT膜315x、及Si02 膜314x予以圖案化，形成包含下部電極314、電容膜305、 上部絕緣膜319及上部電極320,且以A1配線309作為下部電 極之強介電體電容器Cfe。 其後，形成由厚度約200 nm之電漿氧化膜與厚度約600 nm之電漿氮化膜所成之表面保護膜（未圖示），將接合墊（未 圖示）予以開口。 _ 如此形成之強介電體電容具有殘留分極大、漏電流少之 高性能。依照射毫米波選擇性加熱PZT膜3 1 5，如第1實施形 態所說明，依PZT膜中之結晶粒微細化及分極軸向毫米波振 動方向齊整，可改善結晶性。 於本實施形態中，係於所形成之強介電體電容之基板主 面下部形成MOS電晶體，但使用二極製程形成二極電晶體 亦可。若用本實施形態，於強介電體膜形成時及其後並不 1 需將基板加熱至500°C以上之高溫之故，不會對預先形成於 基板上之電晶體特性造成劣化影響，且可於電晶體正上方 形成強介電體電容，可縮小基板面積實現高密度化。故可 形成包含0.1 μιη左右之微細的電晶體之半導體裝置、或可 形成由在玻璃基板上所形成之薄膜電晶體（TFT)與強介電 體膜所構成之記憶體機能内藏型顯示裝置等。又，亦可使 用於以強介電體作為記憶元件之類神經元型元件。 O:\85\85851 DOC -32- 200305976 於本實施形毖中，在A1配線309與電容膜3 15之間，設有 由Si〇2所成之下邵絕緣膜3 14。又，於電容膜3 15與Ir〇2所成 之上邵電極320之間亦設有以〇2所成之上部絕緣膜3丨9。如 此’以絕緣性高之Si〇2膜夾住電容膜3 15，可比第1實施形 態更能抑制強介電體電容器Cfe整體之漏電流，可提高強介 電體電容器Cfe之性能。 特別是習知方法中即使提高基板溫度，於非晶質以〇2膜籲 上亦無法形成高品質之強介電體膜，但若使用本實施形 態，依毫米波208之照射效果，於ρζτ膜等強介電體膜形成 時或形成後之處理中，即使將介電體膜加熱至高溫，亦不 需將基板加熱成500°C以上之高溫之故，不會對基板上所設 之電晶體等元件之特性造成不良影響，可形成高品質之強 介電體膜。 又’本實施形態係使用Si〇2膜作為上部或下部絕緣膜 _ 319，314，但取代8丨02膜，而以一般所用之Si3N4膜或si〇N 膜、Ce02膜、pr2〇3膜、Zr02膜、Al2〇3膜、A1N膜等或該等 絕緣膜層所複數層層積而成之多層膜，作為MIS電晶體之閘 絕緣膜亦可。 又’於本實施形態中係使用p型Si基板301作為基板，但 亦可使用η型Si基板，使用GaAs等其他半導體基板或石英或 陶瓷等絕緣體基板亦可。又，亦可使用對5〇〇°C以上之熱之 O:\85\85851 DOC -33- 200305976 耐受度較弱之玻璃基板。 於本貫施形悲中係使用A1配線3 0 9作為電容膜3 1 5之下部 笔極’但亦可使用其他金屬材料例如Cu或Ag，使用一般用 Pt或Ir〇2或Ru〇2等作為強介電體用電極亦可。 於本實施形態中，以圖案化來進行A1配線3〇9之加工係使 用一般微影顯像步驟及乾式|虫刻步驟，但亦可使用金屬鑲 嵌法等予以形成。 φ 於本實施形悲中並未形成用以作為形成強介電體膜之種 之種層，但亦可將Ti膜、PLT膜或Zr〇2膜等設置成在A1配線 309與電容膜315之間與電容膜315相接，或設置成在電容膜 31 5與上邵電極320之間與電容膜相接，將其用作為種層。 於本實施形態中，構成上部電極320之材料係使用得以防 止PZT膜還原之ir〇2，但只要係在難以產生還原之物質或條 件下，亦可使用Pt或Ru〇2等其他材料。 _ 本貫施形態中係使用PZT作為構成電容膜3 1 5之材料，但 構成電容膜315之材料亦可使用：在pZT(pb(Zr、Ti)〇3)中再 附加 La之 PLZT((Pb、La)(Zr、Ti)03)或 SBT(SrBi2Ta209)、 (Si*Bi2 (Nb、Ta)209)、ST0(SrTi03)、BTO(BaTi〇3)、 BIT(Bi4Ti3〇i2)等強介電體材料、B'ST((Ba、Sr)Ti03)等高介 電率介電體材料。 (第4實施形態） O:\85\85851 DOC -34- 200305976 圖9(a)〜圖10(b)表示本發明之第4實施形態之半導體裝置 製造步騾之剖面圖。 首先，於圖9(a)所示之步騾，依熱氧化等在p型Si基板401 上形成厚度300 nm之矽氧化膜402後，於矽氧化膜402上堆 積厚度800 nm之A1膜403x。 次之，於圖9(b)所示之步驟，使用錢鍍法，於A1膜403X 上堆積厚度1 0 nm之Ti膜404x，接著堆積厚度300 nm之強介 馨 電體PZT(Pb(Zr、Ti)03)膜405x。此處，A1膜403x之功能係 作為下部電極，Ti膜404x之功能係作為PZT膜405x成長用之 種層。於該等步騾中，基板溫度係保持於400°C以下。 次之，於圖9(c)所示步騾，使用濺鍍法於PZT膜405x上堆 積厚度500 nm之Ir膜409x。 次之，於圖10(a)所示步騾，將Si基板401設置於室406内， 將頻率在10 GHz以上80 GHz以下之範圍内（例如28 GHz)之 · 406毫米波408自毫米波導入口 407導入室406内照射Ir膜 409x及PZT膜405x此時，在照射毫米波時Ir膜409x係接地。 一面以熱電對等監視Si基板401之溫度，一面控制毫米波 408之輸出，以使基板溫度保持於350°C以下。於此狀態下 照射毫米波408約30分鐘以上90分鐘以下（例如60分鐘）。照 射時之室406内之氛圍一般而言可為大氣。惟，依介電體種 類、膜厚、基底材質等，有時在氮氛圍中或氧氛圍中照射 O:\85\85851 DOC -35- 200305976 毫米波可提升介電體膜之特性。 本實施形態係於介電體膜照射10 GHz以上80 GHz以下之 電磁波（毫米波），但於本實施形態之製造步騾中，即使照射 1 GHz以上100 GHz以下範圍之電磁波，亦有可能得以發揮 本發明之效果。惟，藉由對介電體膜照射10 GHz以上80 GHz 以下之電磁波（毫米波），可確實獲得本發明之效果。 次之，於圖10(b)所示步驟中，藉由進行一般之微影顯像 癱 及乾式蝕刻，將Ir02膜409x，PZT膜405x、Ti膜404x及A1膜 403x予以圖案化，形成包含下部電極403、種層404、電容 膜405、及上部電極409所成之強介電體電容器Cfe 〇 依本實施形態，於圖10(a)所示步驟中，係於以Ir膜409x 覆蓋PZT膜405x之狀態下，照射毫米波408，但因It*膜409x 係接地之故，可避免毫米波408之感應電流在Ir膜409x成封 閉迴路狀流動而被加熱至高溫、或避免因感應加熱而對基 _ 板上元件造成損害。又，於本實施形態亦可對PZT膜405x 局部加熱，可發揮與第1實施形態相同之效果。即，可期因 介電體膜結晶粒之微細化而提升如減低漏電流等之特性。 又，圖10(a)所示之步騾在將Ir膜409x等予以圖案化形成 上邵電極4 0 9等後再予以進行亦可。惟，於該情況下，雖具 有可僅局部有效率的加熱PZT膜405x實際上使用之部份之 優點，但因難以將具有微細圖案之上部電極409予以接地之 O:\85\85851 DOC -36- 200305976 故，必須特別注意勿使放電電流貫通PZT膜。 於本實施形態中，構成上部電極409之材料係使用得以防 止ΡΖΤ膜還原之Ir，但只要係在難以產生還原之物質或條件 下，亦可使用Pt或Ru02等其他材料。 本實施形態中係使用PZT作為構成電容膜405之材料，但 構成電容膜405之材料亦可使用：在PZT(Pb(Zr、Ti)03)中再 附加 La之 PLZT((Pb、La)(Zr、Ti)03)或 SBT(SrBi2Ta209)、 · (SrBi2 (Nb、Ta)209)、ST0(SrTi03)、BT0(BaTi03)、 BIT(Bi4Ti3012)等強介電體材料、BST((Ba、Sr)Ti03)等高介 電率介電體材料。 本實施形態之圖10(b)中表示在強介電體電容Cfe下方僅 存有矽氧化膜402及Si基板401之構造，但在使用一般MOS 製程或二極製程之情況下，係形成有電晶體之源·汲區域、 或集極區域、基極區域、射極區域等。 籲 (第5實施形態） 圖11(a)〜圖12(b)為表示本發明第5實施形態之半導體裝 置製造步驟的剖面圖。 首先，於圖11(a)所示之步驟，依熱氧化等，於p型Si基板 501上形成厚度3 00 nm之矽氧化暖502後，於碎氧化膜502 上堆積厚度800 nm之Ir膜503x。 次之，於圖11(b)所示之步驟，使用濺鍍法堆積厚度300 nm O:\85\85851 DOC -37- 200305976 之強介電體 BIT(Bi4Ti3012)膜 504x。 次之，於圖11(c)所示步驟，使用濺鍍法於BI 丁膜504x上 堆積具有高介電損失性之膜（例如BSTXBaxSrkTiOs))所成 之覆膜505x。 次之，於圖12(a)所示步驟，將Si基板501設置於室506内， 將頻率在10 GHz以上80 GHz以下之範圍内（例如28 GHz)之 毫米波508自毫米波導入口 507導入室506内照射覆膜505x #
及BIT膜504x。此時，在毫米波508照射中，覆膜505x不必 接地。一面以熱電對等監視Si基板501之溫度，一面控制毫 米波508之輸出，以使基板溫度保持於3 50°C以下。於此狀 態下照射毫米波508約30分鐘以上90分鐘以下（例如60分 鐘）。照射時之室506内之氛圍一般而言可為大氣。惟，依 介電體種類、膜厚、基底材質等，有時在氮氛圍中或氧氛 圍中照射毫米波可提升介電體膜之特性。 I 本實施形態係於介電體膜照射10 GHz以上80 GHz以下之 電磁波（毫米波），但於本實施形態之製造步騾中，即使照射 1 GHz以上100 GHz以下範圍之電磁波，亦有可能得以發揮 本發明之效果。惟，藉由對介電體膜照射10 GHz以上80 GHz 以下之電磁波（毫米波），可確實獲得本發明之效果。 次之，於圖12(b)所示之步騾除去覆膜505x。其後之步騾 之圖示雖省略不示，其係於BIT膜504x上堆積上部電極用導 O:\85\85851 DOC -38- 200305976 體膜（例如Pt膜或Ir02膜等）後，進行一般之微影顯像及乾式 蝕刻，將導體膜、BIT膜504x、Ir膜503x予以圖案化，形成 下部電極、電容膜及上部電極所成之強介電體電容。 依本實施形態，於圖12(a)所示之步騾中，在以介電損失 高的覆膜505覆蓋BIT膜504x之狀態下，照射毫米波508之 故，覆膜505x可更有效率的吸收毫米波而被加熱。故，利 用覆膜505x之介電體膜加熱效果，可更有效提升因介電體 春 膜之結晶粒微細化等致使漏電流減低等特性。 本實施形態所用之覆膜505x係接受毫米波508處理之介 電體膜，本實施形態中係以介電率或介電損失比BIT膜504x 大的材料為較佳。一般介電體材料之介電損失有隨溫度上 升而變大的傾向，但如例如強介電體材料，係為介電率在 居里溫度附近為極大之材料之故，以與成為毫米波處理對 象之介電體膜之介電特性之關係來選擇覆膜505x之材料為 · 宜。本實施形態係採用BIT作為構成電容膜之材料。BIT在 居里溫度為600°C附近，常介電成分之比介電率為50〜100 相對較小。於本實施形態中，係將由如BST膜之高介電率 介電體膜所成之覆膜505x形成於BIT膜504x上。 又，BST膜之去除可使用反應性離子蝕刻等常用之乾式 I虫刻法輕易進行。 於本實施形態中，除了 Ir、Ir02之外，可使用Pt或Ru02 O:\85\85851 DOC -39- 200305976 等其他材料構成上部電極。 本實施形態係使用BIT作為構成電容膜504之材料，但構 成電容膜504之材料亦可使用於在PZT(Pb(Zr、Ti)03)中附加 La 之 PLZT((Pb、La)(Zr、Ti)03)或 SBT(SrBi2Ta209)、 (SrBi2(Nb、Ta)209)、ST0(SrTi03)、BT0(BaTi03)、 BIT(Bi4Ti3012)等強介電體材料或BST((Ba、Sr)Ti03)等高介 電率介電體材料。 於本實施形態之圖12(b)中，於形成有強介電體電容之區 域下方，係為僅存有矽氧化膜502及Si基板501之構造。但 在使用一般MOS製程或二極製程之情況下，係形成有電晶 體之源·汲區域或集極區域、基極區域、射極區域等。 (第6實施形態） 次之，說明具有SiC/SiGe/Si調聚接合之互補型HDTMOS 元件（Heterojunction Dynamic Threshold Voltage MOSFET) 之第6實施形態。於本實施形態中，以SiC/SiGe調聚接合部 構成η通道用通道區域，以SiC/Si調聚接合部構成p通道用通 道區域。又，本發明在閘絕緣膜係矽氧化膜以外之絕緣膜 例如矽氮化膜、矽氧氮化膜、高介電體膜等之情況下，亦 為便於說明而使用「DTMOS元件j之用語。故，本發明之 DTMOS元件中之MIS電晶體亦可為具備由氮化膜或氧氮化 膜等所構成之閘絕緣膜者。 O:\85\85851 DOC -40- 200305976 圖13為表示本發明之第6實施形態之互補型HDTMOS元 件（以下稱c_HD 丁 M〇s元件）之構造之剖面圖。如同圖所示， 本實施形態之c-HDTMOS元件具有：P型Si基板610、於Si 基板上佈植氧離子等方法形成之埋入氧化膜6丨丨、設於埋入 氧化膜611上之n型HDTMOS元件（n-HDTMOS元件）用之半 導體層630 '及設於埋入氧化膜611上之p型HDTMOS元件 (ρ-HDTMOS元件）用半導體層68〇。半導體層63〇、680係由 各同時形成之共通的膜所構成者。 半導體層630、680係包含：構成SOI基板上部之上部Si 膜612、於上部Si膜612上依UHV-CVD法長成磊晶之SiGe (Sii.xGh: χ=〇·4〇)膜 614a、於 SiGe 膜 614a 上依 UHV-CVD 法 長成系晶之SiC (SiwCy : y与0.020)膜614b。此處埋入氧化 膜611之厚度約為1〇〇 nm，上部Si膜612之厚度約為1〇〇 11111，8丨〇6膜614之厚度約為1〇11111，8沱膜61仆之厚度約為10 nm 〇
又，]1-110丁]\408元件包含：設於3丨膜015上之由石夕氧化膜 所成之閘絕緣膜616、及設於閘絕緣膜616上之由包含高濃 度η型雜質（p、As等）之聚矽所成之閘電極617。而於半導體 層63 0中位於閘電極61 7兩側之區域·上，設有包含高濃度η型 雜質之源區域620&及汲區域620b。又，於上部Si膜612中源 區域6 2 0 a與沒區域6 2 0 b間之區域，成為包含高濃度（約1 X O:\85\85851 DOC -41 - 200305976 10 atoms · cm·3) p型雜質之Si本體區域622。又，SiGe膜 614a、SiC膜614b中源區域620a與汲區域62卟間之區域，成 為包含濃度相對較低之P型雜質之未滲雜層SiGe-p通道區 域624a、SiC-η通道區域以仆。又，設有導體構件接點618 如閘笔極61 7與Si本體區域622予以電性連接，於閘電極617 側面上設有由矽氧化膜所成之側壁627。 又’卩-110丁]\408元件包含：設於8丨膜615上之由矽氧化膜 所成之閘絕緣膜656、及設於閘絕緣膜656上之含有高濃度p 型雜質⑺等）之閘電極657。在半導體層680中位於閘電極 657兩側之區域’設有含高濃度P型雜質之源區域660a及汲 區域660b。又，於上部以膜612中源區域66(^與汲區域66此 之間之區域，成為含有高濃度（約lX1〇i9 at〇ms · η型 雜質之Si本體區域622。又，SiGe膜614a、SiC膜614b中源 區域660a與汲區域660b之間之區域，成為含有濃度相對較 低的η型雜質之未滲雜層siC-n通道區域624a、SiGe-p通道區 域624b。又’設有導體構件接點658用以將閘電極657與Si 本體區域662電性連接，於閘電極657側面上設有由矽氧化 膜所成之侧壁667。 又，於基板上设有：層間絕緣膜6 9 0、貫通層間絕緣膜6 9 〇 而與源·汲區域620a、620b、660a、660b接觸之接點691、 及連接於接點691而延伸於層間絕緣膜690上之源·汲電極 O:\85\85851 DOC -42- 692 ° 692 °200305976 於本實施形態之互補型HDTMOS元件之製造步騾中SOI 基板之一部份之上部Si膜係成為在結晶成長前預先依離子 佈植滲雜濃度約約1 X 2019 atoms · cm·3)之雜質之p+ Si層 (n-HDTMOS元件區域）及n+ Si層（p_HDTMOS元件區域），而 依UHV-CVD法使磊晶成長之Si緩衝層、SiC膜、SiGe膜、
Si間隙層皆係在已成長（as-grown)狀態成為未滲雜雜質之 籲 未滲雜層。 圖14(a)、（b)依序為表示n-HDTMOS元件及p-HDTMOS元 件之SiC/SiGe/Si調聚接合部之内建能位之能帶圖。如圖 14(a)所示，於n-HDTMOS元件中，於SiC-n通道區域之 SiC/SiGe調聚接合部中，於傳導帶端形成有大的帶偏移 (band offset)(調聚屏障）之故，可將SiC層作為η通道用通道 區域予以利用。如圖14(b)所示，於SiGe-p通道區域之 β SiC/SiGe調聚接合部中，在價電子帶端形成有大的帶偏移 (調聚屏障）之故，可將SiGe層作為p通道用通道區域予以利 用。如此，藉由各對電子、正孔使用帶偏移值（調聚屏障之 高度）變為最大之調聚接合構造，於η通道、p通道雙方，可 如下充分發揮調聚接合之特徵。- 與具有Si均質構造之DTMOS元件相比，於HDTMOS元件 中5藉由將具有比基板之帶間隙小之帶間隙之半導體層作 O:\85\85851 DOC -43- 200305976 為通道使用，可將臨限值電壓降低、擴大動作電壓範圍。 即，於由調聚屏障所形成之能位井，即使在低電場之狀態 下亦蓄積載子之故，可實現臨限值電壓之降低化，而依臨 限值電壓之降低化，可提高本體區域之雜質濃度。又，依 本體區域之雜質濃度之高濃度化，本體電阻降低之故，可 抑制CR延遲，而可進行高速動作。又，依本體區域之雜質 濃度的高濃度化，可抑制短通道效應。 籲 又，本實施形態之特徵係於n-HDTMOS元件及p-HDTMOS 元件中，於SiC層上來設Si間隙層之點。依此，除了上述 HDTMOS元件之優點外，尚可發揮下述特別之效果。 首先，於n-HDTMOS元件中，於對電子之封入有利之傳 導帶上產生調聚屏隙之故，與一般之單由Si所成之電晶體 相比，可降低臨限值電壓，可確保大的動作電壓範圍。又， 此構造中並無Si間隙層之故，SiC-n通道層成為表面通道。 · 於是，於n-HDTMOS元件中，不會產生在一般之調聚構造 MOS中造成問題之寄生通道。 又，即使於P-HDTMOS元件中，於對正孔（hole)之封入有 利之價電子帶上產生調聚屏障之故，與一般之單由Si所成 之電晶體相比，可降低臨限值電壓，可確保大的動作電壓 範圍。 此處說明於HDTOMS元件中，於SiC層或SiGe層上設有Si O:\85\85851 DOC -44- 200305976 間隙層之情況及如本發明之未設Si間隙層之情況之電晶體 特性的差異。 圖19(a)、（b)各依序為於本實施形態之c-HDTMOS元件上 設Si間隙層時之n-HDTMOS元件及p-HDTMOS元件之 Si/SiC/SiGe/Si調聚接合部之内建能位之能帶圖。於SiC層上 設有Si間隙層之調聚構造DTMOS元件中，如圖19(a)所示， η通道係為形成於Si間隙層下方之埋入通道之故，元件特性 響 與Si間隙層之厚度有極大之相關性。 圖20為在以SiGe構成p通道之Si/SiGe調聚構造DTMOS元 件中，將Si間隙層之厚度自1 nm變化至10 nm時之Vg-Id特 性圖。如此，隨著Si間隙層膜厚之增大，臨限值電壓亦增 大。在以SiC作為η通道層之調聚構造DTMOS元件中亦發生 同樣情形。此為因Si間隙層膜厚變厚會使得蓄積載子之通 道層之位置變得離閘電極遠，使得閘電極之能位變化難以 β 傳達至通道層之故。又，若Si間隙層之膜厚變厚，Si間隙層 層與閘氧化膜之界面所產生之寄生通道具有支配性之故， 調聚接合型DTMOS元件（HDTMOS元件）之臨限值電壓變成 與僅用Si層之DTMOS元件之臨限值電壓相等，而會減低採 用調聚接合構造之優點。故，為發揮調聚接合構造之優點， 以使Si間隙層之膜厚儘量較薄為佳。 惟，Si間隙層在形成由Si02所成之熱氧化膜時，或於製 O:\85\85851 DOC -45- 200305976 造步騾之洗淨處理時，膜厚會減少之故，必須顧慮到加工 造成之膜厚減少而確保膜厚之範圍。例如在以si〇2所成之 厚8 nm之熱氧化膜作為閘絕緣膜之情況，會消耗掉相當於8 nm之45%之3.6 nm的Si間隙層。於洗淨步驟中，雖因藥液之 濃度或溫度而異，但約會消耗i nm左右之si間隙層。又， 若Si間隙層太薄，在形成熱氧化膜時，熱氧化若進展到sic 通迢及SiGe通道為止，而SiC&SiGe之熱氧化膜與&熱氧化 膜相比較缺之絕緣性、抗壓性等可靠性之故，成為造成閘 漏電流或臨限值變動之原因。 如此，Si間隙層雖必須做成儘量較薄，但實際上必須確 保加工時之範圍。惟，熱氧化膜除了閘絕緣膜以外亦作為 保護氧化膜使用之故，熱氧化步騾會進行複數次。又，因 洗淨步·驟亦會進行複數次之故，難以設定Si間隙層之加工 範圍，貫際上相當難以正確的控制Si間隙層之膜厚。又， 於各步財，Si間隙層之消耗上會產生不均，且成膜時亦 有膜厚之不均之故，此Si間隙層之不均成為使晶圓面内及 晶圓間之元件特性產生偏差不均之原因。 又，如圖19(a)、（b)所示，使用調聚構造〇1^1〇8元件製作 互補型電場效果電晶體之情況下，.係成為讀道層、p通道 層、間隙層之3層構造之故，必須正確的控制各層之膜厚, 因此’設計及製造皆變為複雜。
O:\85\85851 DOC -46- 200305976 相對於此，於本實施形態中，係為未使用S i間隙層之構 造之故，不僅製造容易，亦不會發生如上述因間隙層膜厚 變動造成之元件特性的偏差不均。 又，本實施形態係表示於SOI基板上所形成之DTMOS元 件，但當然不使用SOI基板而使用體（balk)基板之情況亦可 得相同之效果。 又，本實施形態中雖使用Si02作為閘絕緣膜，但亦可使 籲 用介電率比Si02高的材料。例如可使用SiON、Si3N4、Zr〇2、
Hf02, Ta205, PZT(Pb(Zr、Ti)03)，PLZT((Pb、La)(Zr、Ti)03)， SBT(SrBi2Ta209)，（SrBi2(Nb、Ta)209)，STO(SrTi03)，BTO (BaTi03)，BST((Ba、Sr)Ti03)PZT，PLZT，SBT，（SrBi2(Nb、 Ta)209)，ST0(SrTi03)，BT0(BaTi03)，BIT(Bi4Ti3012)及BST ((Ba、Sr)Ti03)等高介電率材料。在使用此種高介電率材料 之情況，可實現高驅動力及低臨限值化，可發揮顯著的效 β 果。 又，在將8101^、8卜凡、21*02、1«02，丁&205，？2丁(？1^21·、
Ti)03)，PLZT((Pb、La)(Zr、Ti)03)，SBT(SrBi2Ta209)，（SrBi2 (Nb、Ta)2〇9)，ST0(SrTi03)，BT0(BaTi03)，BST((Ba、Sr)Ti03) PZT，PLZT，SBT，（SrBi2(Nb、Ta)209)，STO(SrTi03)，BTO (BaTi03)，BIT(Bi4Ti3〇12)及BST((Ba、Sr)Ti03)等高介電率 材料所成之閘絕緣膜依CVD、濺鍍等予以堆積後，如上述 O:\85\85851 DOC -47- 200305976 第1〜第5實施形態所說明，藉由對閘絕緣膜進行毫米波照射 處理，可形成漏電特性或介電率特性佳的閘絕緣膜。 以上係以SiC及SiGe作為與本體區域間形成調聚接合之 通道材料之情況為例說明本發明之實施形態，但使用其他 半導體材料形成調聚接合之情況亦可發揮同樣的效果。 (第7實施形態） 於本實施形態中說明具有SiGe/SiC/Si調聚接合之互補型 春 HDTMOS元件之例之第7實施形態。於本實施形態中，以 SiGe/SiC調聚接合部構成p通道用通道區域，以SiC/Si調聚 接合部構成η通道用通道區域。 圖1 5為本實施形態之互補型HDTMOS元件構造之剖面 圖。如同圖所示，本實施形態之c-HDTMOS元件與第6實施 形態之差異點僅在於SiC膜614b與SiGe膜614a之上下圖係 相反。 鲁 即，於本實施形態中，與第6實施形態相同的，於SOI基 板上設有·· η通道型HDTMOS元件（n-HOTMOS元件用半導體 層630、及設於埋入氧化膜611上之p通道型HDTMOS元件 (p-HDTMOS元件）用半導體層680，半導體層63 0、680各係 由同時形成之共通的膜所構成。 又，各半導體層630、680包含：構成SOI基板之上部之上 部Si膜612、於上部Si膜612上以UHV-CVD法使磊晶成長之 O:\85\85851 DOC -48- 200305976 8冗（811_7(^:7= 0.020)膜61413、於8^膜61413上依1；11¥-0¥0 法使磊晶成長之SiGe (SibXGex : x=0.40)膜614a。此處，埋 入氧化膜611之厚度約為100 nm、上部Si膜612之厚度約為 100 nm、SiGe膜614a之厚度約10 nm、SiC膜614b之厚度約 10 nm 〇 又，n-HDTMOS元件具有與第6實施形態大致相同之閘絕 緣膜616、閘電極617、源區域620a及汲區域620b、Si本體 隹 區域622、接點618、及側壁627。又，SiGe膜614a、SiC膜 614b中源區域620a與汲區域620b間之區域成為包含相對濃 度較低的p型雜質之未滲雜層SiGe-p通道624a、SiC-n通道 624b ° 又，p-HDTMOS元件具有與第6實施形態大致相同之閘絕 緣膜656、閘電極657、源區域660a及汲區域660b、Si本體 區域662、接點658、及侧壁667。又，SiGe膜614a、SiC膜 β 614b中源區域660a與汲區域660b間之區域成為包含相對濃 度較低的η型雜質之未滲雜層SiC-n通道664a、SiGe-p通道 664b ° 本實施形態之互補型HDTMOS元件之製造步驟基本上與 第6實施形態之互補型DTMOS元件·之製造步騾相同。 圖16(a)、（b)各依序為表示n-HDTMOS元件及p-HDTMOS元 件之SiGe/SiC/Si調聚接合部之内建能位之能帶圖。如圖 O:\85\85851 DOC -49- 200305976 16(a)所示，於n-HDTMOS元件中，於SiC-n通道區域之 SiGe/SiC調聚接合部中，於傳‘導帶端形成有大的帶偏移 (band offset)(調聚屏障）之故，可將SiC層作為η通道用通道 區域予以利用。如圖16(b)所示，於SiGe-p通道區域之 SiGe/SiC調聚接合部中，在價電子帶端形成有大的帶偏移 (調聚屏障）之故，可將SiGe層作為p通道用通道區域予以利 用。如此，藉由各對電子、正孔使用帶偏移值（調聚屏障之 _ 高度）變為最大之調聚接合構造，於η通道、p通道雙方，可 如下充分發揮調聚接合之特徵。 本實施形態與第6實施形態相同的，與具有Si均質構造之 DTMOS元件相比，依臨限值電壓之降低化，可提高本體區 域之雜質濃度。又，依本體區域之雜質濃度之高濃度化， 本體電阻降低之故，可抑制CR延遲，而可進行高速動作。 又，依本體區域之雜質濃度的高濃度化，可抑制短通道效 應。 又，本實施形態係於n_HDTMOS元件及p-HDTMOS元件 中，於SiGe層上來設Si間隙層之故，SiGe-n通道層成為表面 通道。於是，於n-HDTMOS元件中，不會產生在一般之調 聚構造MOS中造成問題之寄生通道。 又，即使於n-HDTMOS元件中，於對電子之封閉有利之 傳導帶上產生調聚屏障之故，與一般之單由Si所成之電晶 O:\85\85851 DOC -50- 200305976 體相比，可降低臨限值電壓，可確保大的動作電壓範圍。 又，於本實施形態中，係為未使用si間隙層之構造之故， 不僅製造容易，亦不會發生因間隙層膜厚變動造成之元件 特性的偏差不均。 又，本實施形態係表示於S0I基板上所形成之DTM〇s元 件，但當然不使用SOI基板而使用體（balk)基板之情況亦可 得相同之效果。 又，本實施形態係使用Si〇2為閘絕緣膜，但亦可使用介 私率比Si02高的材料。例如可使用Si〇N、si3N4、ΖιΌ2、
Hf〇2' Ta^5等高介電率材料。在使用此種高介電材料之情 況，可實現高驅動力、低臨限值，可發揮顯著的效果。 又，在將 Si〇2、SiON、Si3N4、Zr〇2、Hf〇2、丁抓等高 介電率材料所成之閘絕緣膜以CVD、濺鍍予以堆積後，如 上逑第1〜第5實施形態所說明，依對閘絕緣膜進行毫米波照 射處理，可形漏電特性或介電率特性佳的閘絕緣膜。 以上係以SiC及SiGe作為在本體區域之間形成調聚接合 之通道材料之情況為例說明本發明之實施形態，在使用其 他半導體材料形成調聚接合之情況下亦可發揮相同之效 果。 (第8實施形態） 次之’說明以SiGeC (Sil-x_yGexCy)構成通道區域之互補型 O:\85\8585l DOC -51 - 200305976 HDTMOS元件之例之第8實施形態。 圖17為本實施形態之HDTMOS元件構造之剖面圖。如同 圖所示，本實施形態之HDTMOS元件包含：p型Si基板710、 於Si基板上依氧離子佈植等方法形成之埋入氧化膜711、設 於埋入氧化膜711上之η通道型HDTMOS元件（n-HDTMOS元 件）用半導體層730、及設於埋入氧化膜711上之p通道型 HDTMOS元件（p-HDTMOS元件）用半導體層780。半導體層 73 0、780係各由同時形成之共通的膜所構成。 半導體層730、780包含：構成SOI基板之上部之上部Si 膜712、於上部Si膜712上依UHV-CVD法使磊晶成長之Si緩 衝層713、及於Si緩衝層713上依UHV-CVD法使磊晶成長之 SiGeC (Sii.x.yGexCy : X与 0.1，y与 0.04)膜714。此處，埋入 氧化膜711之厚度約為100 nm、上部Si膜712之厚度約為100 11111、81緩衝層713之厚度約為1〇11111、8丨〇6(：膜714之厚度約 為 1 5 nm 〇 又，n-HDTMOS元件包含：設於Si膜715上之由矽氧化膜 所成之閘絕緣膜716、及設於閘絕緣膜716上由包含高濃度η 型雜質之聚矽所成之閘電極717。又，於半導體層730中位 於閘電極717兩侧的區域，設有包含高濃度η型雜質之源區 域720&及汲區域720b。又，上部Si膜712中源區域720a與汲 區域720b間之區域，成為包含高濃度（約IX 201G atoms · O:\85\85851 DOC -52- 200305976 cm3)之p型雜質之Si本體區域722 , si缓衝層713中位於以本 體區域722正上方之區域，成為包含低濃度p型雜質之〆“ 區域723。又，SiGeC膜714中源區域720a與汲區域720b間之 區域，成為未滲雜層，即包含低濃度P型雜質之SiGeC通道 區域724。又，設有導體構件接點718用以將閘電極717與y 本體區域722予以電性連接，於閘電極717側面上設有由矽 氧化膜所成之側壁727。 又，P-HDTMOS元件包含··設於以膜715上之由矽氧化膜 所成之閘絕緣膜756、及設於閘絕緣膜756上由包含高濃度p 型雜質之聚矽所成之閘電極757。又，半導體層78〇中位於 閘電極757兩側之區域，設有包含高濃度？型雜質之源區域 760a及汲區域760b。又，上部以膜712中源區區域76如與汲 區域760b間之區域，成為包含高濃度（約1X2〇19at〇ms. 111型雜質<81本體區域762;以緩衝層913中位於§1本體區 域762正上方之區域，成為包含低濃度11型雜質之^ &區域 726。又，SiGeC膜714中源區域760a與汲區域760b間之區 域，成為未滲雜層，即包含低濃度11型雜質之SiGeC通道區 域764。又，設有導體構件接點758用以將閘電極乃7與以本 體區域762予以電性連接，於閘電極757側面上設有由矽氧 化膜所成之側壁767。 又，於基板上設有··層間絕緣膜790、貫通層間絕緣膜79〇
O:\85\85851 DOC -53- 200305976 而接觸源·汲區域720a、720b、760a、760b之接點791、及 連接於接點791而延伸至層間絕緣膜790上之源·電極792。 於本實施形態之互補型HDTMOS元件之製造步騾中，SOI 基板之一部份之上部Si膜係在結晶成長前依預先進行離子 佈植而成為滲雜濃度約1 X2019 atoms · cm·3之雜質之p+ Si 層（n-HDTMOS元件區域）與n+ Si層（p-HDTMOS元件區域）， 依UHV-CVD法使磊晶成長之Si緩衝層、SiGeC膜皆係於已 修 成長（as-grown)狀態中，成為未滲雜雜質之未滲雜層。又， 於SiGeC膜上依CVD法堆積矽氧化膜，該矽氧化膜成為閘絕 緣膜。又，於閘絕緣膜上形成：由滲雜高濃度η型雜質的聚 矽所成之η+型閘電極、及由滲雜高濃度ρ型雜質的聚矽所成 之Ρ+型閘電極。其後，於各閘電極兩側形成：被離子佈植 高濃度η型雜質之η+型源·汲區域、及被滲雜高濃度ρ型雜 質之ρ+型源·沒區域，於其上方各形成源極、沒極。又， β 閘極與Si本體區域由接點連接，而得到HDTMOS元件構造。 圖18(a)、（b)各依序表示n_HDTMOS元件及p-HDTMOS元 件之SiGeC/Si調聚接合部之内建能位之能帶圖。如圖18(a) 所示，於n-HDTMOS元件中，於SiGeC-通道區域之SiGeC/Si 調聚接合部，於傳導帶端形成有大的帶偏差（調聚屏障）之 故，可將SiGeC層用作為η通道用之通道區域。又，如圖18(b) 所示，於SiGeC-通道區域之SiGeC/Si調聚接合部，於價電 O:\85\85851 DOC -54- 200305976 子亦形成大的帶偏差（調聚屏障）之故，可將siGeC層用 作為P通道用之通道區域。如此，各對於電子、正孔採用可 產生大的帶偏差值（調聚屏障之高度）之調聚接合構造，可於 η通道、p通遒雙方中，如下所述充分發揮調聚接合之特徵。 即於SiQeC (Sii-x-yGexCy)/Si調聚接合部中，藉由適當的 凋整Ge、C之含有率，可於傳導帶端、價電子帶端雙方中 形成帶偏差（調聚屏障）。即，利用單一SiGeC(sii_"GexCy) 層’可形成··電子封閉於SiGeC層内在SiGeC層内行進之n 通道、及正孔封閉於SiGeC層内在siGeC層内行進之ρ通道。 依本實施形態，藉由以SiGeC (Si^-yGexCy)構成通道區 域，可利用單一之SiGeC(Sil-"GexCy：^，形成：電木封閉 於SiGeC層内於SiGeC層内行進之η通道、及正孔封閉於 SiGeC層内於SiGeC層内行進之η通道、及正孔封閉於SiGeC 層内於SiGeC層内行進之p通道，可實現具有SiGeC/si調聚 接合之互補型HDTMOS元件。 又’與弟6及第7實施形態相同，與具有&均質構造之 DTMOS元件相比，於HDTMOS元件中，藉由使用具有比基 板之帶間隙小的帶間隙之半導體層作為通道，可降低臨限 值電壓’擴大動作電壓範圍。即’ ·於因調聚屏障而形成之 能位井中，即使於低電場之狀態中亦會蓄積載子之故，可 實現臨限值電之降低化，藉由降低臨限值電壓，可提高本 O:\85\85851 DOC -55- 200305976 體區域之雜質濃度。又，因本體區域之雜質之高濃度化， 使得本體電阻降低之故，可抑制CR延遲，可進行高速動 作。又，依本體區域之高濃度化，可抑制短通道效應。 又，本實施形態之特徵係在於n-HDTMOS元件及 p-HDTMOS元件中，於SiGeC層上未設有Si間隙層之點。依 此，除了上述HDTMOS元件之優點外，尚可發揮下述特別 之效果。 參 首先，於n-HDTMOS元件中，於傳導帶產生對電子之封 閉有利之調聚層障，於p-HDTMOS元件中，於價電子帶產 生對正孔（hole)之封閉有利之調聚屏障之故，與一般之由Si 單獨形成之電晶體相比，可減低臨限值電壓，可確保大的 動作電壓範圍。 又，此構造因未存有Si間隙層之故，SiGeC-n通道層及 SiGeC-p通道層皆成為表面通道。於是，於n-HDTMOS元件 麵 及p-HDTMOS元件雙方中，皆不會產生在一般之調聚構造 之MOS造成問題之寄生通造。於是可獲得電流驅動力大的 電晶體。 又，因係未使用Si間隙層之構造，不僅製造容易，亦不 會產生因間隙層膜厚變動造成之元件特性的偏差、不均。 又，本實施形態係表示於SOI基板上所形成之DTMOS元 件，但當然不使用SOI基板而使用體（bulk)基板之情況亦可 O:\85\85851 DOC -56- 200305976 獲相同之效果。 又’本實施形態係使用Si〇2為閘絕緣膜，但亦可使用介 電率比Si02高的材料。例如可使用si〇N、Si3N4、Ζι·〇2、 Hf〇2、Ta2〇5等高介電率材料。在使用此種高介電材料之情 況，可實現高驅動力及低臨限值化。即，藉由使用高介電 率材料’内建能位之曲度變陡急之故，臨限值電壓降低， 可進一步擴大汲電流與本體電流之差。故，即使提高本體 區域之雜質濃度，亦可將臨限值設定為與僅由以構成之 MOS電晶體之臨限值大致相同。於是，&本實施形態之 HDTMOS兀件，本體電阻減低、本體區域之電位有效的傳 達至通道區域之故，可緩和因CR延遲造成之動作速度之限 制。
又，在以CVD、錢鍍等堆積由Si〇2、si〇N、^办、加2、 ΗίΌ2、Ta205等咼介電率材料所成之閘絕緣膜後，後，如上 述第1〜第5實施形態作說明，藉由對閘絕緣膜進行毫米波照 射處理，可形成漏電特性或介電率特性佳㈣絕緣膜。 、、以上係以SiGeC作為在本體區域之間形成調聚接合之通 道材料之情況為例說明本發明之實施形態，但使用其他半 導體材料形成調聚接合之情況下亦可發揮相同之效果。 (其他實施形態） 於上述第3、第6〜第8實施形態中 說明將具有以本發明
O:\85\B5851 DOC -57- 200305976 之進行毫米波照射之介電體膜（特別是強介電體膜、高介電 率介電體膜）作為電容膜之電容配置於強介電體記憶體或 MISFET之例，但本發明並不限於該等實施形態。例如亦可 將本發明之接受毫米波照射之介電體膜作為介置於DTAM 之儲存即點與胞板極間之電容膜、介置於ROM特別是快閃 記憶體之浮動閘與控制閘之間之電容膜、或作為MIS型電容 元件、MIM型電容元件等之電容元件之電容膜。 _ [發明之效果] 依本發明之半導體裝置之製造方法，具有強介電體膜、 高介電率介電體膜等之介電體膜之半導體裝置之製造方法 係於形成介電體膜後，照射1 GHz以上100 GHz以下之電磁 波之故，不會對基板上之元件造成不良影響，可期提供具 有優異漏電特性等之介電體膜之半導體裝置。 依本發明之半導體裝置，於閘極與本體區域係電性連接 _ 之調聚構造DTMOS元件中，於通道區域中並不夾置間隙層 而直接設閘絕緣膜之故，可實現元件特性之偏差不均少、 臨限值電壓小之調聚構造之DTMOS元件。 [圖式之簡單說明] 圖1(a)〜(c)為表示本發明之第1實施形態之半導體裝置之 製造步騾中的前半部份之剖面圖。 圖2(a)、（b)為表示本發明之第1實施形態之半導體裝置之 O:\85\85851 DOC -58- 200305976 製造步驟中的後半部份之剖面圖。 W 3⑷、（b)各依序為藉毫米波照射加熱之BIT膜之X線繞 射相圖、及高速燈加熱爐加熱之BIT膜之X線繞射照相 圖。 圖4(a)、（b)各依序為藉毫米波照射加熱之BIT膜之表面 SEM…、相圖、及鬲速燈加熱爐加熱之BIT膜之表面SEM照相 圖。 圖5(a)' (c)為表示本發明之第2實施形態之半導體 之 製造步騾中的前半部份之剖面圖。 〇 () (b)為表示本發明之第2實施形態之半導體裝置之 製造步驟中的使半部份之剖面圖。 圖7(a)〜(c)為表示本發明之第3實施形態之半導體裝置之 製7步驟中的前半部份之剖面圖。 圖8(a)、（b)為表示本發明之第3實施形態之半導體裝置之 _ 製造步驟中的後半部份之剖面圖。 圖 9(a)〜I # 、、、表不本發明之第4實施形態之半導體裝置之 製造步驟中的前半部份之剖面圖 圖10(a)、（b)為表示本發明之第4實施形態之半導體裝置 之製造步驟中的後半部份之剖面圖。 圖 11(a)〜主 ^ » 、'、表不本叙明之第5實施形態之半導體裝置 之製造步驟中”半部份之剖面圖。
O:\85\8585I DOC -59- 200305976 圖12(a)、（b)為表示本發明之第5實施形態之半導體裝置 之製造步騾中的後半部份之剖面圖。 圖13為表示本發明之第6實施形態之互補型HDTMOS元 件之構造之剖面圖。 圖14(a)、（b)各依序為表示n-HDTMOS元件及p-HDTMOS 元件之向SiC/SiGe/Si之調聚接合部之内建電位的能帶 (energy band)圖。 ❿ 圖15為表示本發明之第7實施形態之互補型HDTMOS元 件之構造之剖面圖。 圖16(a)、（b)各依序為表示n_HDTMOS元件及p-HDTMOS 元件之向SiGe/SiC/Si之調聚接合部之内建電位的能帶 (energy band)圖。 圖17為表示本發明之第8實施形態之互補型HDTMOS元 件之構造之剖面圖。 鲁 圖18(a)、（b)各依序為表示n-HDTMOS元件及p-HDTMOS 元件之向SiGeC/Si之調聚接合部之内建電位的能帶（energy band)圖。 圖19(a)、（b)各依序為表示本發明之第6實施形態之於 c-HDTMOS元件上設Si間隙層時，n-HDTMOS元件及 p-HDTMOS元件之向Si/SiC/SiGe/Si之調聚接合部之内建電 位的能帶（energy band)圖。 O:\85\85851 DOC -60- 200305976 圖20為以SiGe構成p通道之向si/siGe之調聚構造dTm〇s 元件中，使Si間隙層之膜厚在1 nm至10 nm變化時之vtId 特性圖。 圖21為文獻中所揭示之習知DTMOS元件之構造之別面 圖0 [符號說明] 101 Si基板 102 今氧化膜 103 下部電極 103x Pt膜 104 下部種層 104x Ti膜 105 電容膜 105x ρζτ膜 106 室 107 毫米波導入口 108 亳米4波 109 上部電極 109x Ir〇2 膜
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Claims (1)

  1. 200305976 拾、申請專利範園： h —種半導體裝置，其特徵在於包含： 基板； 半導體層，其設於上述基板之一部份； 閘絕緣膜，其設於上述半導體層上，· 閘電極，其設於上逑閘絕緣膜上； 第1導電型源 閘電極兩侧； 汲區域，其設於上述半導體層中上述 口人丄处千 仫万;上述第1導電型源·汲區域間之區域； W導電型本體區域，其設於上述半導體層中第！等 J型載子用通道區域下方’載子通過之帶端之載子所對 <電位比上述第1導電型載子用通道區域大；及 導“材，其係用以電性連接上述閘電極與上述第^ 導電型本體區域； 上述第丨導電型載子用通道區域係與上述閘絕緣膜直 接接觸。 2.如中請專利範園第i項記載之半導體裝置，其中更包含： 另一 +導體層，其設於上述基板之—部份. :二，緣膜，其設於上述另一半導體層上； 閘電極，其設於上述另一閑絕緣膜上. =導電型源.汲區域，其設於上述另—半導體層中 上逑另一閘電極兩側； O:\85\85851 DOC 200305976 第2導電型載子用通道區域，其設於上述另一半導触 層中位於上述第2導電型源•沒區域間之區域；^ 第！導電型本體區域，其設於上述另—半導體層中上 :弟2導電型載子用通道區域下方，載子通過之帶端之 :子所對應之電位比上述第2導電型載子用通道區域 X，及 另-導體部材’其係用以電性連接上述另一閘電極盥 上述第1導電型本體區域； 而其機能係作為互補型元件。 3·如中請專利範園第1項記載之半導體裝置，其中 上述第1導電型載子用通道區域及第2導電型裁子用 =域皆係由包含以為成分元素之半導體 上述本體區域係由Si所構成。 4·如中請專利範圍第1項記載之半導體裝置，其中 ^述半導體層更包含第2導電型載子用通道區域，其 係设於上述第1導電型載子用通道區域與上述第2導於 型本體區域之間； 、' 包含： 另一半導體層，其設於上述基板之一部份； 另一閘絕緣膜，其設於上述另一半導體層上； 另一閘電極，其設於上述另一閘絕緣膜上； 第2導電型源·汲區域，其設於上述另—半導體層中 O:\85\85851 DOC -2- 200305976 上述另一閘電極兩側； 層道區域，其設於上述另-半導體 第！道二罘2導電型源·汲區域間之區域’· 、：私』裁子用通道區域，其設於上述另一半導-曰中上述閘絕緣膜與上 ' 間； 、矛2學私型載子用通道區域之 第1導電型本體區域，Α + 述第又於上述另一半導體層中上 φ 、： 4载子用通道區域下方，載子通過之帶端之 载子所對應之電位比上 大；及 上、弟2導電型載子用通道區域 另一導體部材，其係用以 卜、f _彳、# 包Γ生運接上述另一閘電極與 上述罘1導電型本體區域； 其機能係作為互補型元件。 5.如申請專利範圍第4項記載之半導體裝置，其中 上述各半導體層之各本體區域皆係由Si所構成； 上述各半導體層之第1 等免土通通區域係由Sh Cv (〇<y$ 〇·〇3)所構成； 上述半導體層之第1導電刑 土通迢區域之機能係作為電 子流動之η通道； 上述各半導體層之第2導電型通道區域係由SUe (〇<χ$ 0·4)所構成； Χ 、上述另-半導ft層之第2導電型通道區域之機能係作 為正孔流動之P通道。 O:\85\85851 DOC -3 - 200305976 6. 如申請專利範圍第4項記載之半導體裝置，其中 上述各半導體層之各本體區域皆係由Si所構成； 上述各半導體層之第1導電型通道區域係由Siix^ (〇<χ^Ο·4)所構成； Χ Χ 上述半導體層之第1導電型通道區域之機能係作為正 孔流動之ρ通道； 上述各半導體層之第2導電型通道區域係由Sii_yCy (〇<y$ 0_03)所構成； y 上述另一半導體層之第2導電型通道區域之機能係電 子流動之η通道。 7. 如申請專利範圍第1至6項中任一項記載之半導體裝 置，其中 上述閘絕緣膜由選自SiON、Si3N4、Zr02、Hf02、Ta2〇5， PZT(Pb(Zr、Ti)03)，PLZT((Pb、La)(Zr、Ti)03)，SBT (SrBi2Ta209)，（SrBi2(Nb、Ta)209)，ST0(SrTi03)，BTO (BaTi〇3)，BST((Ba、Sr)Ti03)PZT，PLZT，SBT， (SrBi2(Nb、Ta)209)，ST0(SrTi03)，BT0(BaTi03)， BIT(Bi4Ti3012)及 BST ((Ba、Sr)Ti03)中之 1 或 2 以上之 材料所構成。 8·如申請專利範圍第7項記載之半導體裝置，其中 上述閘絕緣膜係接受1 GHz以上1 〇〇 GHz以下之範圍 内之電磁波之照射處理。 9.如申請專利範圍第1至6項中任一項記載之半導體裝 O:\85\85851 D0C -4- 200305976 置，其中 上述半導體基板係為SOI基板。
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