JP3496017B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3496017B2 JP3496017B2 JP2003000573A JP2003000573A JP3496017B2 JP 3496017 B2 JP3496017 B2 JP 3496017B2 JP 2003000573 A JP2003000573 A JP 2003000573A JP 2003000573 A JP2003000573 A JP 2003000573A JP 3496017 B2 JP3496017 B2 JP 3496017B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- manufacturing
- dielectric
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 91
- 238000004519 manufacturing process Methods 0.000 title claims description 64
- 239000010408 film Substances 0.000 claims description 594
- 239000000758 substrate Substances 0.000 claims description 119
- 239000000463 material Substances 0.000 claims description 69
- 238000000034 method Methods 0.000 claims description 47
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 43
- 239000004020 conductor Substances 0.000 claims description 40
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 33
- 239000013039 cover film Substances 0.000 claims description 19
- 230000001678 irradiating effect Effects 0.000 claims description 16
- 229910052726 zirconium Inorganic materials 0.000 claims description 15
- 239000011521 glass Substances 0.000 claims description 9
- 229910052746 lanthanum Inorganic materials 0.000 claims description 9
- 229910052758 niobium Inorganic materials 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 8
- 229910052745 lead Inorganic materials 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 6
- 239000000919 ceramic Substances 0.000 claims description 5
- 239000012528 membrane Substances 0.000 claims description 5
- 229910002370 SrTiO3 Inorganic materials 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910010252 TiO3 Inorganic materials 0.000 claims description 3
- 229910002113 barium titanate Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 133
- 239000012535 impurity Substances 0.000 description 50
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 35
- 230000000694 effects Effects 0.000 description 32
- 210000000746 body region Anatomy 0.000 description 30
- 239000003990 capacitor Substances 0.000 description 30
- 229910004298 SiO 2 Inorganic materials 0.000 description 22
- 239000013078 crystal Substances 0.000 description 22
- 230000008569 process Effects 0.000 description 19
- 238000010438 heat treatment Methods 0.000 description 18
- 238000004544 sputter deposition Methods 0.000 description 18
- 239000012298 atmosphere Substances 0.000 description 15
- 230000004888 barrier function Effects 0.000 description 14
- 125000005842 heteroatom Chemical group 0.000 description 14
- 230000009467 reduction Effects 0.000 description 14
- 230000000295 complement effect Effects 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 238000000151 deposition Methods 0.000 description 10
- 239000000126 substance Substances 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 8
- 238000002441 X-ray diffraction Methods 0.000 description 7
- 230000002411 adverse Effects 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 6
- 125000004429 atom Chemical group 0.000 description 6
- 230000008901 benefit Effects 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000012544 monitoring process Methods 0.000 description 5
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- -1 phosphorus ions Chemical class 0.000 description 4
- 230000010287 polarization Effects 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000006386 memory function Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- LFQCEHFDDXELDD-UHFFFAOYSA-N tetramethyl orthosilicate Chemical compound CO[Si](OC)(OC)OC LFQCEHFDDXELDD-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910021486 amorphous silicon dioxide Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910018404 Al2 O3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- KBPHJBAIARWVSC-RGZFRNHPSA-N lutein Chemical compound C([C@H](O)CC=1C)C(C)(C)C=1\C=C\C(\C)=C\C=C\C(\C)=C\C=C\C=C(/C)\C=C\C=C(/C)\C=C\[C@H]1C(C)=C[C@H](O)CC1(C)C KBPHJBAIARWVSC-RGZFRNHPSA-N 0.000 description 1
- 229960005375 lutein Drugs 0.000 description 1
- ORAKUVXRZWMARG-WZLJTJAWSA-N lutein Natural products CC(=C/C=C/C=C(C)/C=C/C=C(C)/C=C/C1=C(C)CCCC1(C)C)C=CC=C(/C)C=CC2C(=CC(O)CC2(C)C)C ORAKUVXRZWMARG-WZLJTJAWSA-N 0.000 description 1
- 235000012680 lutein Nutrition 0.000 description 1
- 239000001656 lutein Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- KBPHJBAIARWVSC-XQIHNALSSA-N trans-lutein Natural products CC(=C/C=C/C=C(C)/C=C/C=C(C)/C=C/C1=C(C)CC(O)CC1(C)C)C=CC=C(/C)C=CC2C(=CC(O)CC2(C)C)C KBPHJBAIARWVSC-XQIHNALSSA-N 0.000 description 1
- FJHBOVDFOQMZRV-XQIHNALSSA-N xanthophyll Natural products CC(=C/C=C/C=C(C)/C=C/C=C(C)/C=C/C1=C(C)CC(O)CC1(C)C)C=CC=C(/C)C=CC2C=C(C)C(O)CC2(C)C FJHBOVDFOQMZRV-XQIHNALSSA-N 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体膜を有する
ＭＩＳトランジスタ，メモリセルトランジスタなどとし
て機能する半導体装置及びその製造方法に関する。
ＭＩＳトランジスタ，メモリセルトランジスタなどとし
て機能する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術分野】近年、半導体の微細化が進み、トラ
ンジスタのゲート絶縁膜やＤＲＡＭの容量膜等の材料と
して、従来から使用されてきたシリコン酸化膜等に代え
て、さらに高い誘電率を有する誘電体材料が使用されよ
うとしている。また、新しい不揮発性メモリとして、メ
モリセルの記憶容量部に強誘電体膜を備えた強誘電体メ
モリも実用化されている。
ンジスタのゲート絶縁膜やＤＲＡＭの容量膜等の材料と
して、従来から使用されてきたシリコン酸化膜等に代え
て、さらに高い誘電率を有する誘電体材料が使用されよ
うとしている。また、新しい不揮発性メモリとして、メ
モリセルの記憶容量部に強誘電体膜を備えた強誘電体メ
モリも実用化されている。
【０００３】これらの半導体装置に用いられる高誘電率
誘電体や強誘電体の膜は、従来、以下のようにして形成
されていた。まず、下地層として、基板上にある程度の
結晶配向性を有する膜を形成する。次に、スパッタ法や
ＭＯＣＶＤ法（有機金属錯体を用いた化学気相成長法）
等によって高誘電率誘電体や強誘電体膜を形成する。そ
の際、高い結晶性を有する膜を得るために、成膜中の基
板温度を６５０℃以上に保つか、製膜後に高速ランプ加
熱炉等内で６５０℃以上の熱処理を行う。この後、引き
続き上部電極のための金属膜を形成する。
誘電体や強誘電体の膜は、従来、以下のようにして形成
されていた。まず、下地層として、基板上にある程度の
結晶配向性を有する膜を形成する。次に、スパッタ法や
ＭＯＣＶＤ法（有機金属錯体を用いた化学気相成長法）
等によって高誘電率誘電体や強誘電体膜を形成する。そ
の際、高い結晶性を有する膜を得るために、成膜中の基
板温度を６５０℃以上に保つか、製膜後に高速ランプ加
熱炉等内で６５０℃以上の熱処理を行う。この後、引き
続き上部電極のための金属膜を形成する。
【０００４】また、近年、電池駆動による携帯情報端末
装置は広く使用されている。このような装置において
は、電池寿命を延ばすために、高速動作を犠牲にするこ
となく電源電圧を低減化することが強く望まれている。
低電源電圧においても高速動作を実現するためには、し
きい値電圧を下げることが有効であるが、この場合、ゲ
ートオフ時のリーク電流が大きくなるため、おのずとし
きい値電圧には下限が存在する。そこで、ゲート絶縁膜
として、従来のシリコン酸化膜に代えて、高誘電率誘電
体膜を用いたり、デバイス自体の構造の改善が提案され
ている。
装置は広く使用されている。このような装置において
は、電池寿命を延ばすために、高速動作を犠牲にするこ
となく電源電圧を低減化することが強く望まれている。
低電源電圧においても高速動作を実現するためには、し
きい値電圧を下げることが有効であるが、この場合、ゲ
ートオフ時のリーク電流が大きくなるため、おのずとし
きい値電圧には下限が存在する。そこで、ゲート絶縁膜
として、従来のシリコン酸化膜に代えて、高誘電率誘電
体膜を用いたり、デバイス自体の構造の改善が提案され
ている。
【０００５】例えば、非特許文献１に開示されているよ
うに、このような問題を解決し、低電圧時にもリーク電
流が小さくかつ、高駆動能力を有するデバイスとして、
ＤＴＭＯＳデバイス（Dynamic Threshold Voltage MOSF
ET）と呼ばれる素子が提案されている。
うに、このような問題を解決し、低電圧時にもリーク電
流が小さくかつ、高駆動能力を有するデバイスとして、
ＤＴＭＯＳデバイス（Dynamic Threshold Voltage MOSF
ET）と呼ばれる素子が提案されている。
【０００６】図２１は、上記非特許文献１において提案
されている従来のＤＴＭＯＳデバイスの構造を示す断面
図である。図２１に示すように、従来のＤＴＭＯＳデバ
イスは、ｎ−ＤＴＭＯＳデバイスとｐ−ＤＴＭＯＳデバ
イスとにより構成されており、ｎ−ＤＴＭＯＳデバイス
又はｐ−ＤＴＭＯＳデバイスは、半導体基板の活性領域
の上に設けられたゲート絶縁膜と、ゲート電極と、活性
領域のうちゲートの両側方に位置する領域に設けられた
ソース・ドレイン領域（ｎ−ＤＴＭＯＳデバイスではｎ
型領域、ｐ−ＤＴＭＯＳデバイスではｐ型領域）と、活
性領域のうちソース・ドレイン領域を除く領域である基
板領域（ｎ−ＤＴＭＯＳデバイスではｐ + Ｓｉ層、ｐ−
ＤＴＭＯＳデバイスではｎ+ Ｓｉ層）とを備え、基板領
域のうちゲート絶縁膜の直下方に位置する領域がチャネ
ル領域となっている。そして、基板領域（ボディ領域）
とゲート電極とが配線により電気的に短絡するように接
続されている。なお、図２１に示す構造は、ＳＯＩ基板
を用いているために、活性領域の下方には埋め込み酸化
膜が形成されている。
されている従来のＤＴＭＯＳデバイスの構造を示す断面
図である。図２１に示すように、従来のＤＴＭＯＳデバ
イスは、ｎ−ＤＴＭＯＳデバイスとｐ−ＤＴＭＯＳデバ
イスとにより構成されており、ｎ−ＤＴＭＯＳデバイス
又はｐ−ＤＴＭＯＳデバイスは、半導体基板の活性領域
の上に設けられたゲート絶縁膜と、ゲート電極と、活性
領域のうちゲートの両側方に位置する領域に設けられた
ソース・ドレイン領域（ｎ−ＤＴＭＯＳデバイスではｎ
型領域、ｐ−ＤＴＭＯＳデバイスではｐ型領域）と、活
性領域のうちソース・ドレイン領域を除く領域である基
板領域（ｎ−ＤＴＭＯＳデバイスではｐ + Ｓｉ層、ｐ−
ＤＴＭＯＳデバイスではｎ+ Ｓｉ層）とを備え、基板領
域のうちゲート絶縁膜の直下方に位置する領域がチャネ
ル領域となっている。そして、基板領域（ボディ領域）
とゲート電極とが配線により電気的に短絡するように接
続されている。なお、図２１に示す構造は、ＳＯＩ基板
を用いているために、活性領域の下方には埋め込み酸化
膜が形成されている。
【０００７】このように、ゲートとボディとが短絡され
た状態で、ゲートにバイアス電圧が印加されると、ボデ
ィを介してチャネル領域にゲートバイアス電圧と同じ大
きさの順方向バイアス電圧が印加されることになる。こ
れにより、ゲートバイアスオフ時には通常のＭＯＳトラ
ンジスタと同じ状態となり、また、ゲートバイアスオン
時には、ゲートバイアス電圧の増大にともなってボディ
が順方向にバイアスされていくため、しきい値電圧が低
下していく。
た状態で、ゲートにバイアス電圧が印加されると、ボデ
ィを介してチャネル領域にゲートバイアス電圧と同じ大
きさの順方向バイアス電圧が印加されることになる。こ
れにより、ゲートバイアスオフ時には通常のＭＯＳトラ
ンジスタと同じ状態となり、また、ゲートバイアスオン
時には、ゲートバイアス電圧の増大にともなってボディ
が順方向にバイアスされていくため、しきい値電圧が低
下していく。
【０００８】このようなＤＴＭＯＳデバイスは、ＳＯＩ
基板に形成された通常のＭＯＳトランジスタ（ゲートと
ボディーとが短絡されていないトランジスタ）と比較す
ると、ゲートバイアスオフ時には、そのリーク電流は通
常のトランジスタのリーク電流と同等となる。一方、ゲ
ートバイアスオン時には、前述したようにしきい値が減
少するので、ゲートオーバードライブ効果が増大し、駆
動力が著しく増大する。また、ＤＴＭＯＳデバイスで
は、ゲートとチャネル領域との電位差がほとんどないた
め、基板表面での縦方向電界が通常のトランジスタに比
べて著しく小さくなる。その結果、縦方向電界の増大に
ともなうキャリアの移動度の劣化が抑制されるので、駆
動力が著しく増大する。
基板に形成された通常のＭＯＳトランジスタ（ゲートと
ボディーとが短絡されていないトランジスタ）と比較す
ると、ゲートバイアスオフ時には、そのリーク電流は通
常のトランジスタのリーク電流と同等となる。一方、ゲ
ートバイアスオン時には、前述したようにしきい値が減
少するので、ゲートオーバードライブ効果が増大し、駆
動力が著しく増大する。また、ＤＴＭＯＳデバイスで
は、ゲートとチャネル領域との電位差がほとんどないた
め、基板表面での縦方向電界が通常のトランジスタに比
べて著しく小さくなる。その結果、縦方向電界の増大に
ともなうキャリアの移動度の劣化が抑制されるので、駆
動力が著しく増大する。
【０００９】このように、ＤＴＭＯＳデバイスは、ｎ型
のゲート−ｐ型のボディ（ベース）−ｎ型のソース領域
（エミッタ）・ドレイン領域（コレクタ）間に発生する
横方向の寄生バイポーラトランジスタがオンしてボディ
電流が実用上問題となる程度に大きくなるまでの動作電
圧範囲においては、低しきい値電圧つまり低電源電圧で
高速動作が可能なトランジスタとして機能することにな
る。そして、ＤＴＭＯＳデバイスの構造は、通常のＭＯ
Ｓとほぼ同じ構造であるため、製作が容易であり、ほぼ
同じ工程数で製作が可能である。
のゲート−ｐ型のボディ（ベース）−ｎ型のソース領域
（エミッタ）・ドレイン領域（コレクタ）間に発生する
横方向の寄生バイポーラトランジスタがオンしてボディ
電流が実用上問題となる程度に大きくなるまでの動作電
圧範囲においては、低しきい値電圧つまり低電源電圧で
高速動作が可能なトランジスタとして機能することにな
る。そして、ＤＴＭＯＳデバイスの構造は、通常のＭＯ
Ｓとほぼ同じ構造であるため、製作が容易であり、ほぼ
同じ工程数で製作が可能である。
【００１０】
【特許文献１】特開２０００−１６４５９０号公報（要
約）
約）
【特許文献２】特開平３−２２４３０号公報（第２図）
【特許文献３】特開平１０−４１５１５号公報（要約）
【特許文献４】特開平１１−２８３９２７号公報（要
約）
約）
【特許文献５】特開平６−２９１２５３号公報（要約）
【特許文献６】特開平１−１４０６３２号公報（第１
図，第３頁右上第３〜７行目）
図，第３頁右上第３〜７行目）
【非特許文献１】F. Assaderaghi et. al., "A Dynamic
Threshold Voltage MOSFET(ＤＴＭＯＳデバイス) for
Ultra-Low Voltage Operation," IEDM94 Ext. Abst. p.
809
Threshold Voltage MOSFET(ＤＴＭＯＳデバイス) for
Ultra-Low Voltage Operation," IEDM94 Ext. Abst. p.
809
【００１１】
【発明が解決しようとする課題】ところが、上記従来の
誘電体膜や、これを用いたＤＴＭＯＳデバイス，ＭＩＳ
トランジスタ等においては、それぞれ以下のような不具
合があった。
誘電体膜や、これを用いたＤＴＭＯＳデバイス，ＭＩＳ
トランジスタ等においては、それぞれ以下のような不具
合があった。
【００１２】一方、上記従来の高誘電率誘電体膜や強誘
電体膜の形成技術においては、以下のような不具合があ
った。
電体膜の形成技術においては、以下のような不具合があ
った。
【００１３】第１に、上述のように、高い結晶性を有す
る膜を得るためには、成膜中あるいは製膜後に６５０℃
以上の熱処理が必要であるために、材料や製造工程に大
きな制約がある。すなわち、この膜形成工程の前にすで
に基板及び基板上に形成されているデバイスは、６５０
℃以上の温度によって悪影響を受けないことが求められ
る。よって、例えばＡｌやＣｕ等の金属配線形成後の半
導体基板上に高誘電率誘電体膜や強誘電体膜を形成した
り、ガラス基板上に高誘電率誘電体膜や強誘電体膜を形
成することは困難である。
る膜を得るためには、成膜中あるいは製膜後に６５０℃
以上の熱処理が必要であるために、材料や製造工程に大
きな制約がある。すなわち、この膜形成工程の前にすで
に基板及び基板上に形成されているデバイスは、６５０
℃以上の温度によって悪影響を受けないことが求められ
る。よって、例えばＡｌやＣｕ等の金属配線形成後の半
導体基板上に高誘電率誘電体膜や強誘電体膜を形成した
り、ガラス基板上に高誘電率誘電体膜や強誘電体膜を形
成することは困難である。
【００１４】第２に、誘電体膜が形成される下地層の特
性にも制約があった。従来の方法では、基板上に結晶の
配向性を有する膜を形成してから、この膜を下地層とし
て誘電体膜を形成することにより、高誘電率誘電体膜や
強誘電体膜が下地層の配向性を引き継いで高い結晶性を
示すのであって、配向性を有する下地層が必要であっ
た。よって、従来の方法では、結晶性を有しない材料の
上に高誘電率誘電体膜や強誘電体膜を形成することは困
難であった。
性にも制約があった。従来の方法では、基板上に結晶の
配向性を有する膜を形成してから、この膜を下地層とし
て誘電体膜を形成することにより、高誘電率誘電体膜や
強誘電体膜が下地層の配向性を引き継いで高い結晶性を
示すのであって、配向性を有する下地層が必要であっ
た。よって、従来の方法では、結晶性を有しない材料の
上に高誘電率誘電体膜や強誘電体膜を形成することは困
難であった。
【００１５】また、上記従来のＤＴＭＯＳデバイスで
は、ゲートバイアス電圧の増大にともなってソース・ボ
ディ間が順方向にバイアスされていくため、ボディ電流
と呼ばれる電流がソース・ボディ間に流れる。そこで、
ＤＴＭＯＳデバイスにおいては、このボディ電流を抑制
しつつ、かつ、しきい値を下げることで、動作電圧範囲
を広く確保することが好ましい。ソース領域−ボディ領
域間は単純なＰＮ接合ダイオードと考えることができる
ため、ボディ電流は、半導体の材料（バンドギャップ）
と接合部分の不純物濃度とによって決定される。一般的
に、ソース領域は不純物濃度が１ｘ１０20atoms ・ｃｍ
-3程度に高濃度にドーピングされているが、ボディ領域
の不純物濃度を高くすれば、ビルトインポテンシャルの
傾斜が強められるので、ボディ領域からチャネル領域へ
のキャリアの移動に対する障壁が大きくなる。これによ
り、ボディ電流を抑制することができる。
は、ゲートバイアス電圧の増大にともなってソース・ボ
ディ間が順方向にバイアスされていくため、ボディ電流
と呼ばれる電流がソース・ボディ間に流れる。そこで、
ＤＴＭＯＳデバイスにおいては、このボディ電流を抑制
しつつ、かつ、しきい値を下げることで、動作電圧範囲
を広く確保することが好ましい。ソース領域−ボディ領
域間は単純なＰＮ接合ダイオードと考えることができる
ため、ボディ電流は、半導体の材料（バンドギャップ）
と接合部分の不純物濃度とによって決定される。一般的
に、ソース領域は不純物濃度が１ｘ１０20atoms ・ｃｍ
-3程度に高濃度にドーピングされているが、ボディ領域
の不純物濃度を高くすれば、ビルトインポテンシャルの
傾斜が強められるので、ボディ領域からチャネル領域へ
のキャリアの移動に対する障壁が大きくなる。これによ
り、ボディ電流を抑制することができる。
【００１６】しかし、上記従来のＤＴＭＯＳデバイスで
は、ボディ領域の不純物濃度の増加に伴い、しきい値も
高くなるため、実際には、ボディ領域の不純物濃度を高
めても、動作電圧範囲を広く確保することは困難であ
る。
は、ボディ領域の不純物濃度の増加に伴い、しきい値も
高くなるため、実際には、ボディ領域の不純物濃度を高
めても、動作電圧範囲を広く確保することは困難であ
る。
【００１７】本発明の目的は、高温の処理を施すことな
く、誘電体膜特に高誘電率誘電体膜や強誘電体膜の特性
を向上させる手段を講ずることにより、高性能の半導体
装置を実現しうる方法を提供することにある。
く、誘電体膜特に高誘電率誘電体膜や強誘電体膜の特性
を向上させる手段を講ずることにより、高性能の半導体
装置を実現しうる方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、誘電体膜を要素として含む半導体装置の製造
方法であって、基板の上方に上記誘電体膜を形成する工
程（ａ）と、上記工程（ａ）の後で、上記誘電体膜の上
方から、１ＧＨｚ以上で１００ＧＨｚ以下の範囲にある
電磁波を照射する工程（ｂ）と含み、上記工程（ａ）の
後で上記工程（ｂ）の前に、上記誘電体膜の上に、上記
誘電体膜よりも誘電率又は誘電損失が大きいカバー膜を
形成する工程と、上記工程（ｂ）の後で、上記カバー膜
を除去する工程とをさらに含み、上記工程（ｂ）におい
ては、電磁波は上記誘電体膜および上記カバー膜に吸収
されて上記誘電体膜および上記カバー膜が加熱される方
法である。
造方法は、誘電体膜を要素として含む半導体装置の製造
方法であって、基板の上方に上記誘電体膜を形成する工
程（ａ）と、上記工程（ａ）の後で、上記誘電体膜の上
方から、１ＧＨｚ以上で１００ＧＨｚ以下の範囲にある
電磁波を照射する工程（ｂ）と含み、上記工程（ａ）の
後で上記工程（ｂ）の前に、上記誘電体膜の上に、上記
誘電体膜よりも誘電率又は誘電損失が大きいカバー膜を
形成する工程と、上記工程（ｂ）の後で、上記カバー膜
を除去する工程とをさらに含み、上記工程（ｂ）におい
ては、電磁波は上記誘電体膜および上記カバー膜に吸収
されて上記誘電体膜および上記カバー膜が加熱される方
法である。
【００１９】この方法により、誘電体膜へのミリ波照射
処理によって、誘電体膜のリーク電流が低減するなど、
誘電体膜の特性が改善される。しかも、ミリ波照射によ
って誘電体膜を局所的に加熱することが可能であるの
で、基板上にデバイスが存在していても、デバイスへの
悪影響を回避することができる。特に、ミリ波照射によ
ってカバー膜が加熱されるのを利用して、より効率的に
誘電体膜の加熱を行なうことができる。
処理によって、誘電体膜のリーク電流が低減するなど、
誘電体膜の特性が改善される。しかも、ミリ波照射によ
って誘電体膜を局所的に加熱することが可能であるの
で、基板上にデバイスが存在していても、デバイスへの
悪影響を回避することができる。特に、ミリ波照射によ
ってカバー膜が加熱されるのを利用して、より効率的に
誘電体膜の加熱を行なうことができる。
【００２０】上記工程（ｂ）では、上記基板の温度を５
５０℃以下に保持しつつ、上記電磁波を印加することに
より、基板上のデバイスなどへの悪影響をより確実に回
避することができる。
５０℃以下に保持しつつ、上記電磁波を印加することに
より、基板上のデバイスなどへの悪影響をより確実に回
避することができる。
【００２１】上記工程（ａ）の前に、下部導体膜を形成
する工程をさらに含むことができる。
する工程をさらに含むことができる。
【００２２】上記下部導体膜を形成する工程では、上記
下部導体膜として、金属膜，ＩｒＯ 2 及びＲｕＯ2 のう
ちから選ばれる１又は２以上の材料によって構成される
膜を形成することが好ましい。
下部導体膜として、金属膜，ＩｒＯ 2 及びＲｕＯ2 のう
ちから選ばれる１又は２以上の材料によって構成される
膜を形成することが好ましい。
【００２３】上記下部導体膜を形成する工程の後で上記
工程（ａ）の前に、上記下部導体膜と上記誘電体膜との
間に介在する下部絶縁膜を形成する工程をさらに含むこ
とにより、誘電体膜のリーク電流をより低減することが
できる。
工程（ａ）の前に、上記下部導体膜と上記誘電体膜との
間に介在する下部絶縁膜を形成する工程をさらに含むこ
とにより、誘電体膜のリーク電流をより低減することが
できる。
【００２４】上記工程（ａ）の後で上記工程（ｂ）の前
に、上記誘電体膜を覆う上部導体膜を形成する工程をさ
らに含み、上記工程（ｂ）は、上記上部導体膜によって
上記誘電体膜を覆った状態で行なわれることができる。
に、上記誘電体膜を覆う上部導体膜を形成する工程をさ
らに含み、上記工程（ｂ）は、上記上部導体膜によって
上記誘電体膜を覆った状態で行なわれることができる。
【００２５】上記工程（ｂ）は、上記上部導体膜を電気
的にアースして行なわれることが好ましい。
的にアースして行なわれることが好ましい。
【００２６】上記工程（ａ）の後で上記工程（ｂ）の前
に、上記誘電体膜を覆う上部導体膜を形成した後、上部
導体膜をパターニングして、上記誘電体膜のうち半導体
装置の要素となる部分を少なくとも含む領域上に、上記
上部導体膜の一部を残す工程をさらに含み、上記工程
（ｂ）は、上記上部導体膜の上記一部を残した状態で、
上記誘電体膜の上記領域が局所的に加熱されるように行
なわれることもできる。
に、上記誘電体膜を覆う上部導体膜を形成した後、上部
導体膜をパターニングして、上記誘電体膜のうち半導体
装置の要素となる部分を少なくとも含む領域上に、上記
上部導体膜の一部を残す工程をさらに含み、上記工程
（ｂ）は、上記上部導体膜の上記一部を残した状態で、
上記誘電体膜の上記領域が局所的に加熱されるように行
なわれることもできる。
【００２７】上記上部導体膜を形成する工程は、上記上
部導体膜として、金属膜，ＩｒＯ2及びＲｕＯ2 のうち
から選ばれる１又は２以上の材料によって構成される膜
を形成することが好ましい。
部導体膜として、金属膜，ＩｒＯ2及びＲｕＯ2 のうち
から選ばれる１又は２以上の材料によって構成される膜
を形成することが好ましい。
【００２８】上記工程（ａ）の後で、上記上部導体膜を
形成する工程の前に、上記上部導体膜と上記誘電体膜と
の間に介在する上部絶縁膜を形成する工程をさらに含む
ことにより、誘電体膜のリーク電流を低減することがで
きる。
形成する工程の前に、上記上部導体膜と上記誘電体膜と
の間に介在する上部絶縁膜を形成する工程をさらに含む
ことにより、誘電体膜のリーク電流を低減することがで
きる。
【００２９】上記工程（ａ）の前に、厚み１０ｎｍ以下
の下部シード層を形成する工程をさらに備え、上記工程
（ａ）では、上記誘電体膜を上記下部シード層に接触さ
せるように形成し、上記工程（ｂ）では、上記下部シー
ド層が上記誘電体膜の成長の種として機能させることに
より、誘電体膜の結晶粒の成長をより円滑に行なうこと
ができる。
の下部シード層を形成する工程をさらに備え、上記工程
（ａ）では、上記誘電体膜を上記下部シード層に接触さ
せるように形成し、上記工程（ｂ）では、上記下部シー
ド層が上記誘電体膜の成長の種として機能させることに
より、誘電体膜の結晶粒の成長をより円滑に行なうこと
ができる。
【００３０】上記工程（ａ）の後で上記工程（ｂ）の前
に、厚み１０ｎｍ以下の上部シード層を上記誘電体膜に
接触させて形成する工程をさらに備え、上記工程（ｂ）
では、上記上部シード層を上記誘電体膜の成長の種とし
て機能させることによっても、誘電体膜の結晶粒の成長
をより円滑に行なうことができる。
に、厚み１０ｎｍ以下の上部シード層を上記誘電体膜に
接触させて形成する工程をさらに備え、上記工程（ｂ）
では、上記上部シード層を上記誘電体膜の成長の種とし
て機能させることによっても、誘電体膜の結晶粒の成長
をより円滑に行なうことができる。
【００３１】上記工程（ａ）では、上記誘電体膜とし
て、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3），ＰＬＺＴ
（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 ），ＳＢＴ（Ｓｒ
Ｂｉ2 Ｔａ 2 Ｏ9 ），（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ
9 ），ＳＴＯ（ＳｒＴｉＯ3 ），ＢＴＯ（ＢａＴｉＯ
3 ），ＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ3 ）及びＢＩＴ
（Ｂｉ4Ｔｉ3 Ｏ12）のうちから選ばれる１又は２以上
の材料によって構成される膜を形成することが好まし
い。
て、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3），ＰＬＺＴ
（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 ），ＳＢＴ（Ｓｒ
Ｂｉ2 Ｔａ 2 Ｏ9 ），（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ
9 ），ＳＴＯ（ＳｒＴｉＯ3 ），ＢＴＯ（ＢａＴｉＯ
3 ），ＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ3 ）及びＢＩＴ
（Ｂｉ4Ｔｉ3 Ｏ12）のうちから選ばれる１又は２以上
の材料によって構成される膜を形成することが好まし
い。
【００３２】上記基板を構成する材料は、半導体，酸化
シリコン，ガラス及びセラミックのうちから選ばれる１
又は２以上の材料であることが好ましい。
シリコン，ガラス及びセラミックのうちから選ばれる１
又は２以上の材料であることが好ましい。
【００３３】上記工程（ｂ）では、１０ＧＨｚ以上で８
０ＧＨｚ以下の範囲にある電磁波を照射することがより
好ましい。
０ＧＨｚ以下の範囲にある電磁波を照射することがより
好ましい。
【００３４】
【発明の実施の形態】（第１の実施形態）図１（ａ）〜
図２（ｂ）は、本発明の第１の実施形態における半導体
装置の製造工程を示す断面図である。
図２（ｂ）は、本発明の第１の実施形態における半導体
装置の製造工程を示す断面図である。
【００３５】まず、図１（ａ）に示す工程で、熱酸化等
により、ｐ型のＳｉ基板１０１の上に厚みが１００ｎｍ
のシリコン酸化膜１０２を形成した後、シリコン酸化膜
１０２の上に厚み２００ｎｍのＰｔ膜１０３ｘを堆積す
る。
により、ｐ型のＳｉ基板１０１の上に厚みが１００ｎｍ
のシリコン酸化膜１０２を形成した後、シリコン酸化膜
１０２の上に厚み２００ｎｍのＰｔ膜１０３ｘを堆積す
る。
【００３６】次に、図１（ｂ）に示す工程で、スパッタ
法を用いて、Ｐｔ膜１０３ｘ上に厚み６ｎｍのＴｉ膜１
０４ｘを堆積し、続いて、基板温度６００℃で、厚み５
００ｎｍの強誘電体であるＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）
Ｏ3 ）膜１０５ｘを堆積する。ここで、Ｐｔ膜１０３ｘ
は下部電極として機能し、Ｔｉ膜１０４ｘはＰＺＴ膜１
０４ｘの成長のためのシード層として機能する。
法を用いて、Ｐｔ膜１０３ｘ上に厚み６ｎｍのＴｉ膜１
０４ｘを堆積し、続いて、基板温度６００℃で、厚み５
００ｎｍの強誘電体であるＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）
Ｏ3 ）膜１０５ｘを堆積する。ここで、Ｐｔ膜１０３ｘ
は下部電極として機能し、Ｔｉ膜１０４ｘはＰＺＴ膜１
０４ｘの成長のためのシード層として機能する。
【００３７】次に、図１（ｃ）に示す工程で、Ｓｉ基板
１０１をチャンバ１０６内に設置し、周波数が１０ＧＨ
ｚ以上で８０ＧＨｚ以下の範囲内にある（例えば２８Ｇ
Ｈｚ）電磁波（以下、単に、「ミリ波１０８」という）
をミリ波導入口１０７からチャンバ１０６内に導入して
ＰＺＴ膜１０５ｘに照射する。ミリ波１０８の出力を、
Ｓｉ基板１０１の温度を熱電対などでモニタしながら、
基板温度が３５０℃以下に保持されるように制御する。
この状態で約３０分間以上で９０分間以下の範囲内の時
間（例えば６０分間）ミリ波１０８を照射する。照射時
のチャンバ１０６内の雰囲気は、一般的には大気でよ
い。ただし、誘電体の種類，膜厚，下地の材料などによ
っては、窒素雰囲気中や酸素雰囲気中でミリ波の照射を
行なった方が誘電体膜の特性が向上する場合がある。
１０１をチャンバ１０６内に設置し、周波数が１０ＧＨ
ｚ以上で８０ＧＨｚ以下の範囲内にある（例えば２８Ｇ
Ｈｚ）電磁波（以下、単に、「ミリ波１０８」という）
をミリ波導入口１０７からチャンバ１０６内に導入して
ＰＺＴ膜１０５ｘに照射する。ミリ波１０８の出力を、
Ｓｉ基板１０１の温度を熱電対などでモニタしながら、
基板温度が３５０℃以下に保持されるように制御する。
この状態で約３０分間以上で９０分間以下の範囲内の時
間（例えば６０分間）ミリ波１０８を照射する。照射時
のチャンバ１０６内の雰囲気は、一般的には大気でよ
い。ただし、誘電体の種類，膜厚，下地の材料などによ
っては、窒素雰囲気中や酸素雰囲気中でミリ波の照射を
行なった方が誘電体膜の特性が向上する場合がある。
【００３８】本実施形態では、誘電体膜に１０ＧＨｚ以
上で８０ＧＨｚ以下の電磁波（ミリ波）を照射したが、
本実施形態の製造工程において、１ＧＨｚ以上で１００
ＧＨｚ以下の範囲にある電磁波照射によっても、本発明
の効果を発揮することは可能である。ただし、特に、誘
電体膜に１０ＧＨｚ以上で８０ＧＨｚ以下の電磁波（ミ
リ波）を照射することにより、確実に本発明の効果を得
ることができる。特に、通常波長の１００倍程度の大き
さのチャンバを用いてミリ波処理を行なう必要がある
が、１０ＧＨｚの電磁波を照射することにより、１ＧＨ
ｚの電磁波を照射する場合に比べて１／１０の大きさの
チャンバを用いて、均一なミリ波照射処理を行なうこと
ができる利点がある。また、照射する電磁波の周波数が
高い方が誘電体膜による電磁波のエネルギを吸収する効
率が高いので、より効果的に誘電体膜を加熱することが
できる。
上で８０ＧＨｚ以下の電磁波（ミリ波）を照射したが、
本実施形態の製造工程において、１ＧＨｚ以上で１００
ＧＨｚ以下の範囲にある電磁波照射によっても、本発明
の効果を発揮することは可能である。ただし、特に、誘
電体膜に１０ＧＨｚ以上で８０ＧＨｚ以下の電磁波（ミ
リ波）を照射することにより、確実に本発明の効果を得
ることができる。特に、通常波長の１００倍程度の大き
さのチャンバを用いてミリ波処理を行なう必要がある
が、１０ＧＨｚの電磁波を照射することにより、１ＧＨ
ｚの電磁波を照射する場合に比べて１／１０の大きさの
チャンバを用いて、均一なミリ波照射処理を行なうこと
ができる利点がある。また、照射する電磁波の周波数が
高い方が誘電体膜による電磁波のエネルギを吸収する効
率が高いので、より効果的に誘電体膜を加熱することが
できる。
【００３９】次に、図２（ａ）に示す工程で、スパッタ
法等を用いて、ＰＺＴ膜１０５ｘ上に厚み５００ｎｍの
ＩｒＯ2 膜１０９ｘを堆積する。
法等を用いて、ＰＺＴ膜１０５ｘ上に厚み５００ｎｍの
ＩｒＯ2 膜１０９ｘを堆積する。
【００４０】次に、図２（ｂ）に示す工程で、通常のフ
ォトリソグラフィとドライエッチングとを行なうことに
より、ＩｒＯ2 膜１０９ｘと、ＰＺＴ膜１０５ｘと、Ｔ
ｉ膜１０４ｘと、Ｐｔ膜１０３ｘとを順にパターニング
して、下部電極１０３，シード層１０４，容量膜１０５
及び上部電極１０９からなる強誘電体キャパシタＣfeを
形成する。
ォトリソグラフィとドライエッチングとを行なうことに
より、ＩｒＯ2 膜１０９ｘと、ＰＺＴ膜１０５ｘと、Ｔ
ｉ膜１０４ｘと、Ｐｔ膜１０３ｘとを順にパターニング
して、下部電極１０３，シード層１０４，容量膜１０５
及び上部電極１０９からなる強誘電体キャパシタＣfeを
形成する。
【００４１】このようにして形成された強誘電体キャパ
シタＣfeは残留分極が大きく、リーク電流が少ないとい
う優れた性能を示した。例えば、径０．１ｍｍのＰｔ電
極に対して、ミリ波照射のないものはリーク電流が９．
０７×１０-10 Ａであったのが、ミリ波照射を行なった
ものではリーク電流が５．０５×１０-10 Ａとなってお
り、ミリ波の照射によってリーク電流が約半分にまで低
減している。
シタＣfeは残留分極が大きく、リーク電流が少ないとい
う優れた性能を示した。例えば、径０．１ｍｍのＰｔ電
極に対して、ミリ波照射のないものはリーク電流が９．
０７×１０-10 Ａであったのが、ミリ波照射を行なった
ものではリーク電流が５．０５×１０-10 Ａとなってお
り、ミリ波の照射によってリーク電流が約半分にまで低
減している。
【００４２】また、ミリ波照射によって強誘電体膜の結
晶性に変化が生じるすることもわかっている。この実験
は、Ｓｉ基板上にシリコン酸化膜とＢＩＴ（Ｂｉ4 Ｔｉ
3 Ｏ 12）膜とを積層したサンプルを作成して行なった。
その際、ＢＩＴ膜の堆積は、ＢＩＴターゲットを用いた
スパッタ法により行ない、基板は加熱していない。Ａｓ
−ｇｒｏｗｎの状態では、ＢＩＴ膜はアモルファス構造
を有していることがＸ線回折によって確認されている。
そして、大気中でＢＩＴ膜を６００℃で５分間ミリ波照
射によって加熱したサンプルと、ＢＩＴ膜が形成された
サンプル全体を大気中で６００℃で５分間、高速ランプ
加熱炉によって加熱したサンプルとを準備した。
晶性に変化が生じるすることもわかっている。この実験
は、Ｓｉ基板上にシリコン酸化膜とＢＩＴ（Ｂｉ4 Ｔｉ
3 Ｏ 12）膜とを積層したサンプルを作成して行なった。
その際、ＢＩＴ膜の堆積は、ＢＩＴターゲットを用いた
スパッタ法により行ない、基板は加熱していない。Ａｓ
−ｇｒｏｗｎの状態では、ＢＩＴ膜はアモルファス構造
を有していることがＸ線回折によって確認されている。
そして、大気中でＢＩＴ膜を６００℃で５分間ミリ波照
射によって加熱したサンプルと、ＢＩＴ膜が形成された
サンプル全体を大気中で６００℃で５分間、高速ランプ
加熱炉によって加熱したサンプルとを準備した。
【００４３】図３（ａ），（ｂ）は、それぞれ順に、ミ
リ波照射によって加熱されたＢＩＴ膜のＸ線回折写真
図、及び高速ランプ加熱炉によって加熱されたＢＩＴ膜
のＸ線回折写真図である。図３（ａ）に示すように、ミ
リ波照射によって加熱されたサンプルのＸ線回折強度幅
は大きく、図３（ｂ）に示すように、高速ランプ加熱炉
によって加熱されたサンプルのＸ線回折強度幅は小さ
い。
リ波照射によって加熱されたＢＩＴ膜のＸ線回折写真
図、及び高速ランプ加熱炉によって加熱されたＢＩＴ膜
のＸ線回折写真図である。図３（ａ）に示すように、ミ
リ波照射によって加熱されたサンプルのＸ線回折強度幅
は大きく、図３（ｂ）に示すように、高速ランプ加熱炉
によって加熱されたサンプルのＸ線回折強度幅は小さ
い。
【００４４】つまり、図３（ａ），（ｂ）から、強誘電
体膜であるＢＩＴ膜の結晶粒のサイズは、ミリ波照射に
よって加熱されたときの方が高速ランプ加熱炉によって
加熱されたときよりも小さいと考えられる。
体膜であるＢＩＴ膜の結晶粒のサイズは、ミリ波照射に
よって加熱されたときの方が高速ランプ加熱炉によって
加熱されたときよりも小さいと考えられる。
【００４５】また、ミリ波照射による処理が施された誘
電体膜と、高速ランプ加熱炉による処理が行なわれた誘
電体膜とでは、結晶の配向や結晶相が異なっていること
がわかった。つまり、ミリ波照射した誘電体膜において
は、通常の均一外部加熱による結晶化では生じ得ない結
晶成長が生じていることがわかった。
電体膜と、高速ランプ加熱炉による処理が行なわれた誘
電体膜とでは、結晶の配向や結晶相が異なっていること
がわかった。つまり、ミリ波照射した誘電体膜において
は、通常の均一外部加熱による結晶化では生じ得ない結
晶成長が生じていることがわかった。
【００４６】図４（ａ），（ｂ）は、それぞれ順に、ミ
リ波照射によって加熱されたＢＩＴ膜の表面ＳＥＭ写真
図、及び高速ランプ加熱炉によって加熱されたＢＩＴ膜
の表面ＳＥＭ写真図である。図４（ａ）に示すように、
ミリ波照射によって加熱されたサンプルの結晶粒のサイ
ズは比較的小さく、図４（ｂ）に示すように、高速ラン
プ加熱炉によって加熱されたサンプルの結晶粒のサイズ
は比較的大きい。また、ミリ波照射によって加熱された
誘電体膜の表面の凹凸は、高速ランプ加熱炉によって加
熱された誘電体膜の表面の凹凸よりも小さい。
リ波照射によって加熱されたＢＩＴ膜の表面ＳＥＭ写真
図、及び高速ランプ加熱炉によって加熱されたＢＩＴ膜
の表面ＳＥＭ写真図である。図４（ａ）に示すように、
ミリ波照射によって加熱されたサンプルの結晶粒のサイ
ズは比較的小さく、図４（ｂ）に示すように、高速ラン
プ加熱炉によって加熱されたサンプルの結晶粒のサイズ
は比較的大きい。また、ミリ波照射によって加熱された
誘電体膜の表面の凹凸は、高速ランプ加熱炉によって加
熱された誘電体膜の表面の凹凸よりも小さい。
【００４７】以上のように、ミリ波照射によって、結晶
粒の小さい，つまり結晶粒が微細化された誘電体膜が得
られる理由は、以下の通りと考えられる。
粒の小さい，つまり結晶粒が微細化された誘電体膜が得
られる理由は、以下の通りと考えられる。
【００４８】一般に、ミリ波照射によって、誘電体は下
記式 Ｐ＝２π・ｆ・ε0 ・εr ・tan δ・Ｅ2 で表される吸収を生じる。ここで、Ｐはミリ波の吸収
率、ｆはミリ波の周波数、ε0 は誘電定数、εr は比誘
電率、tan δは誘電損失、Ｅは電界強度である。
記式 Ｐ＝２π・ｆ・ε0 ・εr ・tan δ・Ｅ2 で表される吸収を生じる。ここで、Ｐはミリ波の吸収
率、ｆはミリ波の周波数、ε0 は誘電定数、εr は比誘
電率、tan δは誘電損失、Ｅは電界強度である。
【００４９】以上のように、誘電体は、ミリ波の吸収に
よって自己発熱するが、そのとき、特にグレインバウン
ダリなどの誘電損失の大きい部分で吸収が大きい。そし
て、特にミリ波照射の場合、誘電体膜のみが効果的に加
熱され、誘電体膜の下方の基板はあまり加熱されない。
したがって、誘電体膜のグレインバウンダリにミリ波が
効果的に吸収されていると考えられる。そして、基板や
周囲の雰囲気がほとんど加熱されないことから、誘電体
膜と周囲の雰囲気との間の温度差が大きくなる結果、誘
電体膜の結晶粒の微細化が生じていると推測される。ま
た、ミリ波照射により、誘電体膜が選択的に過熱され、
ミリ波の振動方向に分極軸が揃いやすくなることも寄与
していると考えられる。
よって自己発熱するが、そのとき、特にグレインバウン
ダリなどの誘電損失の大きい部分で吸収が大きい。そし
て、特にミリ波照射の場合、誘電体膜のみが効果的に加
熱され、誘電体膜の下方の基板はあまり加熱されない。
したがって、誘電体膜のグレインバウンダリにミリ波が
効果的に吸収されていると考えられる。そして、基板や
周囲の雰囲気がほとんど加熱されないことから、誘電体
膜と周囲の雰囲気との間の温度差が大きくなる結果、誘
電体膜の結晶粒の微細化が生じていると推測される。ま
た、ミリ波照射により、誘電体膜が選択的に過熱され、
ミリ波の振動方向に分極軸が揃いやすくなることも寄与
していると考えられる。
【００５０】特に、ＰＺＴなどのＰｂ系やＢｉ系など、
基板からの再蒸発が生じやすい材料の場合、ミリ波照射
のごとく誘電体膜の周囲の雰囲気の温度が低い条件下で
は、誘電体膜の基板からの再蒸発が防げるだけでなく、
特に表面での結晶粒の抑制に効果があると考えられる。
基板からの再蒸発が生じやすい材料の場合、ミリ波照射
のごとく誘電体膜の周囲の雰囲気の温度が低い条件下で
は、誘電体膜の基板からの再蒸発が防げるだけでなく、
特に表面での結晶粒の抑制に効果があると考えられる。
【００５１】そして、誘電体膜の結晶粒が微細化されて
いることにより、リーク電流が低減されていると考えら
れる。この現象は、ポリシリコン膜の結晶粒が小さいほ
ど抵抗が大きくなるのと同様と考えられる。また、誘電
体膜の配向性が向上することにより、比誘電率を高める
ことができる。
いることにより、リーク電流が低減されていると考えら
れる。この現象は、ポリシリコン膜の結晶粒が小さいほ
ど抵抗が大きくなるのと同様と考えられる。また、誘電
体膜の配向性が向上することにより、比誘電率を高める
ことができる。
【００５２】また、誘電体膜の結晶粒の微細化により、
キャパシタの容量のばらつきが抑制される。よって、本
実施形態のように、誘電体膜にミリ波照射による加熱を
行なうことにより、リーク電流の低減と相俟って、誘電
体膜が配置されるデバイスの信頼性の向上を図ることが
できる。
キャパシタの容量のばらつきが抑制される。よって、本
実施形態のように、誘電体膜にミリ波照射による加熱を
行なうことにより、リーク電流の低減と相俟って、誘電
体膜が配置されるデバイスの信頼性の向上を図ることが
できる。
【００５３】さらに、本実施形態のごとく、半導体装置
の要素として用いられる誘電体膜（特に、強誘電体膜や
高誘電率誘電体膜）にミリ波照射による処理を行なうこ
とにより、以下のような著効を発揮することができる。
の要素として用いられる誘電体膜（特に、強誘電体膜や
高誘電率誘電体膜）にミリ波照射による処理を行なうこ
とにより、以下のような著効を発揮することができる。
【００５４】半導体基板上の誘電体膜の加熱の場合、Ｓ
ｉ，ＳｉＧｅ，ＧａＡｓなどは、金属波の熱伝導率を有
しているので、ミリ波照射時における誘電体膜と周囲の
雰囲気との温度差がより大きくなる。その結果、誘電体
膜の結晶粒をより微細化することができると考えられ
る。そして、誘電体膜のみを効果的に加熱することがで
きるので、半導体基板中に既に形成されている不純物拡
散層（ＭＩＳトランジスタにおけるソース・ドレイン領
域など）のプロファイルに悪影響を及ぼすことがないと
いう大きな効果を発揮することができる。
ｉ，ＳｉＧｅ，ＧａＡｓなどは、金属波の熱伝導率を有
しているので、ミリ波照射時における誘電体膜と周囲の
雰囲気との温度差がより大きくなる。その結果、誘電体
膜の結晶粒をより微細化することができると考えられ
る。そして、誘電体膜のみを効果的に加熱することがで
きるので、半導体基板中に既に形成されている不純物拡
散層（ＭＩＳトランジスタにおけるソース・ドレイン領
域など）のプロファイルに悪影響を及ぼすことがないと
いう大きな効果を発揮することができる。
【００５５】また、半導体装置の場合、ゲート構造やメ
モリセルの記憶容量部の微細化が要求されるので、誘電
体膜中の結晶粒の微細化による信頼性の向上効果が大き
い。さらに、リーク電流の小さい誘電体膜が得られるこ
とにより、ゲート絶縁膜や記憶容量部の容量膜の厚みを
薄くできるので、誘電体膜の容量を小さな面積で大きく
確保することが可能になり、ＭＩＳトランジスタの低電
圧化や、強誘電体メモリやＤＲＡＭのメモリセルの微細
化という効果を発揮することができる。
モリセルの記憶容量部の微細化が要求されるので、誘電
体膜中の結晶粒の微細化による信頼性の向上効果が大き
い。さらに、リーク電流の小さい誘電体膜が得られるこ
とにより、ゲート絶縁膜や記憶容量部の容量膜の厚みを
薄くできるので、誘電体膜の容量を小さな面積で大きく
確保することが可能になり、ＭＩＳトランジスタの低電
圧化や、強誘電体メモリやＤＲＡＭのメモリセルの微細
化という効果を発揮することができる。
【００５６】そして、デザインルールが０．１μｍレベ
ルの微細なトランジスタを含む半導体装置や、ガラス基
板上に形成された膜トランジスタ（ＴＦＴ）と強誘電体
膜とで構成されたメモリ機能内臓型の表示装置等を形成
することが可能となる。
ルの微細なトランジスタを含む半導体装置や、ガラス基
板上に形成された膜トランジスタ（ＴＦＴ）と強誘電体
膜とで構成されたメモリ機能内臓型の表示装置等を形成
することが可能となる。
【００５７】なお、本実施形態においては、基板として
ｐ型のＳｉ基板を用いたが、ｎ型のＳｉ基板を用いても
よいし、ＧａＡｓ等の他の半導体基板や石英やセラミク
スなどの絶縁体基板を用いてもよい。さらに、５００℃
以上の熱に対して弱いガラス基板も用いることが可能と
なる。
ｐ型のＳｉ基板を用いたが、ｎ型のＳｉ基板を用いても
よいし、ＧａＡｓ等の他の半導体基板や石英やセラミク
スなどの絶縁体基板を用いてもよい。さらに、５００℃
以上の熱に対して弱いガラス基板も用いることが可能と
なる。
【００５８】本実施形態においては、ＰＺＴからなる容
量膜１０５の下方に設けられる下部電極１０３としてＰ
ｔ膜を用いたが、他の金属材料、例えばＣｕやＡｇを用
いてもよいし、強誘電体キャパシタ用電極として通常用
いられるＰｔやＩｒＯ2 やＲｕＯ2 等を用いることもで
きる。
量膜１０５の下方に設けられる下部電極１０３としてＰ
ｔ膜を用いたが、他の金属材料、例えばＣｕやＡｇを用
いてもよいし、強誘電体キャパシタ用電極として通常用
いられるＰｔやＩｒＯ2 やＲｕＯ2 等を用いることもで
きる。
【００５９】本実施形態においては、下部電極となるＰ
ｔ膜１０３ｘ，誘電体膜のシード層であるＴｉ膜１０４
ｘの堆積に引き続いて、ＰＺＴ膜１０５ｘ（誘電体膜）
を堆積しているが、誘電体膜の堆積前に、Ｐｔ膜１０３
ｘのパターニングにより下部電極を形成しておいてもよ
い。この場合、通常のフォトエッチ工程や、ダマシン法
などにより形成することができる。
ｔ膜１０３ｘ，誘電体膜のシード層であるＴｉ膜１０４
ｘの堆積に引き続いて、ＰＺＴ膜１０５ｘ（誘電体膜）
を堆積しているが、誘電体膜の堆積前に、Ｐｔ膜１０３
ｘのパターニングにより下部電極を形成しておいてもよ
い。この場合、通常のフォトエッチ工程や、ダマシン法
などにより形成することができる。
【００６０】本実施形態においては、シード層１０４と
してＴｉ膜を用いたが、ＰＬＴ膜やＺｒＯ2 等を用いる
ことができる。また、シード層は必ずしも設ける必要が
ないし、誘電体膜の上下両側に設けてもよい。
してＴｉ膜を用いたが、ＰＬＴ膜やＺｒＯ2 等を用いる
ことができる。また、シード層は必ずしも設ける必要が
ないし、誘電体膜の上下両側に設けてもよい。
【００６１】本実施形態においては、上部電極１０９を
構成する材料として、ＰＺＴ膜の還元を防止するために
ＩｒＯ2 を用いたが、還元が生じにくい物質や条件下で
あれば、ＰｔやＲｕＯ2 等他の材料を使用することもで
きる。
構成する材料として、ＰＺＴ膜の還元を防止するために
ＩｒＯ2 を用いたが、還元が生じにくい物質や条件下で
あれば、ＰｔやＲｕＯ2 等他の材料を使用することもで
きる。
【００６２】本実施形態では、容量膜１０５を構成する
材料としてＰＺＴを用いたが、容量膜１０５を構成する
材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）にさ
らにＬａを付加したＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、
Ｔｉ）Ｏ3 ）や、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），
（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ（ＳｒＴ
ｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＩＴ（Ｂｉ4 Ｔ
ｉ3 Ｏ12）等の強誘電体材料や、ＢＳＴ（（Ｂａ、Ｓ
ｒ）ＴｉＯ3 ）等の高誘電率誘電体材料を用いることが
できる。
材料としてＰＺＴを用いたが、容量膜１０５を構成する
材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）にさ
らにＬａを付加したＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、
Ｔｉ）Ｏ3 ）や、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），
（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ（ＳｒＴ
ｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＩＴ（Ｂｉ4 Ｔ
ｉ3 Ｏ12）等の強誘電体材料や、ＢＳＴ（（Ｂａ、Ｓ
ｒ）ＴｉＯ3 ）等の高誘電率誘電体材料を用いることが
できる。
【００６３】本実施形態においては、ＰＺＴ膜１０５ｘ
を堆積した直後に、ＰＺＴ膜１０５ｘにミリ波１０８を
照射したが、誘電体の種類や膜厚、構成によっては、上
部電極用の導体膜を形成した後にミリ波を照射した方が
よい場合もある。
を堆積した直後に、ＰＺＴ膜１０５ｘにミリ波１０８を
照射したが、誘電体の種類や膜厚、構成によっては、上
部電極用の導体膜を形成した後にミリ波を照射した方が
よい場合もある。
【００６４】本実施形態の図２（ｂ）には、強誘電体キ
ャパシタＣfeの下方には、シリコン酸化膜１０２と、Ｓ
ｉ基板１０１だけが存在している構造が示されている
が、通常のＭＯＳプロセスやバイポーラプロセスを用い
る場合には、トランジスタのソース・ドレイン領域やコ
レクタ領域，ベース領域，エミッタ領域などが形成され
ている。
ャパシタＣfeの下方には、シリコン酸化膜１０２と、Ｓ
ｉ基板１０１だけが存在している構造が示されている
が、通常のＭＯＳプロセスやバイポーラプロセスを用い
る場合には、トランジスタのソース・ドレイン領域やコ
レクタ領域，ベース領域，エミッタ領域などが形成され
ている。
【００６５】（第２の実施形態）図５（ａ）〜図６
（ｂ）は、本発明の第２の実施形態における半導体装置
の製造工程を示す断面図である。
（ｂ）は、本発明の第２の実施形態における半導体装置
の製造工程を示す断面図である。
【００６６】まず、図５（ａ）に示す工程で、熱酸化等
により、ｐ型のＳｉ基板２０１の上に厚みが３００ｎｍ
のシリコン酸化膜２０２を形成した後、シリコン酸化膜
２０２の上に厚み８００ｎｍのＡｌ膜２０３ｘを堆積す
る。
により、ｐ型のＳｉ基板２０１の上に厚みが３００ｎｍ
のシリコン酸化膜２０２を形成した後、シリコン酸化膜
２０２の上に厚み８００ｎｍのＡｌ膜２０３ｘを堆積す
る。
【００６７】次に、図５（ｂ）に示す工程で、スパッタ
法又はＣＶＤ法を用いて、Ａｌ膜２０３ｘ上に厚み１０
ｎｍのＳｉＯ2 膜２０４ｘを堆積し、続いて、基板温度
６００℃で、厚み３００ｎｍの強誘電体であるＰＺＴ
（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）膜２０５ｘを堆積する。こ
れらの工程において、Ｓｉ基板２０１の温度は４００℃
以下に保たれている。
法又はＣＶＤ法を用いて、Ａｌ膜２０３ｘ上に厚み１０
ｎｍのＳｉＯ2 膜２０４ｘを堆積し、続いて、基板温度
６００℃で、厚み３００ｎｍの強誘電体であるＰＺＴ
（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）膜２０５ｘを堆積する。こ
れらの工程において、Ｓｉ基板２０１の温度は４００℃
以下に保たれている。
【００６８】次に、図５（ｃ）に示す工程で、Ｓｉ基板
２０１をチャンバ２０６内に設置し、周波数が１０ＧＨ
ｚ以上で８０ＧＨｚ以下の範囲内にある（例えば２８Ｇ
Ｈｚ）電磁波（以下、単に、「ミリ波２０８」という）
をミリ波導入口２０７からチャンバ２０６内に導入して
Ｓｉ基板２０１に照射する。ミリ波２０８の出力を、Ｓ
ｉ基板２０１の温度を熱電対などでモニタしながら、基
板温度が３５０℃以下に保持されるように制御する。こ
の状態で約３０分間以上で９０分間以下の範囲内の時間
（例えば６０分間）ミリ波２０８を照射する。照射時の
チャンバ２０６内の雰囲気は、一般的には大気でよい。
ただし、誘電体の種類，膜厚，下地の材料などによって
は、窒素雰囲気中や酸素雰囲気中でミリ波の照射を行な
った方が誘電体膜の特性が向上する場合がある。
２０１をチャンバ２０６内に設置し、周波数が１０ＧＨ
ｚ以上で８０ＧＨｚ以下の範囲内にある（例えば２８Ｇ
Ｈｚ）電磁波（以下、単に、「ミリ波２０８」という）
をミリ波導入口２０７からチャンバ２０６内に導入して
Ｓｉ基板２０１に照射する。ミリ波２０８の出力を、Ｓ
ｉ基板２０１の温度を熱電対などでモニタしながら、基
板温度が３５０℃以下に保持されるように制御する。こ
の状態で約３０分間以上で９０分間以下の範囲内の時間
（例えば６０分間）ミリ波２０８を照射する。照射時の
チャンバ２０６内の雰囲気は、一般的には大気でよい。
ただし、誘電体の種類，膜厚，下地の材料などによって
は、窒素雰囲気中や酸素雰囲気中でミリ波の照射を行な
った方が誘電体膜の特性が向上する場合がある。
【００６９】本実施形態では、誘電体膜に１０ＧＨｚ以
上で８０ＧＨｚ以下の電磁波（ミリ波）を照射したが、
本実施形態の製造工程において、１ＧＨｚ以上で１００
ＧＨｚ以下の範囲にある電磁波照射によっても、本発明
の効果を発揮することは可能である。ただし、特に、誘
電体膜に１０ＧＨｚ以上で８０ＧＨｚ以下の電磁波（ミ
リ波）を照射することにより、確実に本発明の効果を得
ることができる。
上で８０ＧＨｚ以下の電磁波（ミリ波）を照射したが、
本実施形態の製造工程において、１ＧＨｚ以上で１００
ＧＨｚ以下の範囲にある電磁波照射によっても、本発明
の効果を発揮することは可能である。ただし、特に、誘
電体膜に１０ＧＨｚ以上で８０ＧＨｚ以下の電磁波（ミ
リ波）を照射することにより、確実に本発明の効果を得
ることができる。
【００７０】次に、図６（ａ）に示す工程で、スパッタ
法又はＣＶＤ法を用いて、ＰＺＴ膜２０５ｘの上に厚み
１０ｎｍのＳｉＯ2 膜２０９ｘを堆積する。続いて、ス
パッタ法等を用いて、ＳｉＯ2 膜２０９ｘの上に厚み５
００ｎｍのＩｒＯ2 膜２１０ｘを堆積する。
法又はＣＶＤ法を用いて、ＰＺＴ膜２０５ｘの上に厚み
１０ｎｍのＳｉＯ2 膜２０９ｘを堆積する。続いて、ス
パッタ法等を用いて、ＳｉＯ2 膜２０９ｘの上に厚み５
００ｎｍのＩｒＯ2 膜２１０ｘを堆積する。
【００７１】次に、図６（ｂ）に示す工程で、通常のフ
ォトリソグラフィとドライエッチングとを行なうことに
より、ＩｒＯ2 膜２１０ｘと、ＳｉＯ2 膜２０９ｘと、
ＰＺＴ膜２０５ｘと、ＳｉＯ2 膜２０４ｘと、Ａｌ膜２
０３ｘとをパターニングして、下部電極２０３，下部絶
縁膜２０４，容量膜２０５，上部絶縁膜２０９及び上部
電極２１０からなる強誘電体キャパシタＣfeを形成す
る。
ォトリソグラフィとドライエッチングとを行なうことに
より、ＩｒＯ2 膜２１０ｘと、ＳｉＯ2 膜２０９ｘと、
ＰＺＴ膜２０５ｘと、ＳｉＯ2 膜２０４ｘと、Ａｌ膜２
０３ｘとをパターニングして、下部電極２０３，下部絶
縁膜２０４，容量膜２０５，上部絶縁膜２０９及び上部
電極２１０からなる強誘電体キャパシタＣfeを形成す
る。
【００７２】本実施形態においては、ＰＺＴからなる容
量膜２０５と、下部電極２０３との間にＳｉＯ2 からな
る下部絶縁膜２０４を設けている。また、容量膜２０５
と、上部電極２１０との間にもＳｉＯ2 からなる上部絶
縁膜２０９を設けている。このように、ＰＺＴからなる
容量膜２０５を絶縁性の高いＳｉＯ2 からなる下部及び
上部絶縁膜２０４，２０９で挟むことにより、第１の実
施形態よりおさらに強誘電体キャパシタＣfe全体のリー
ク電流を抑制することができ、強誘電体キャパシタＣfe
の性能を向上させることができる。
量膜２０５と、下部電極２０３との間にＳｉＯ2 からな
る下部絶縁膜２０４を設けている。また、容量膜２０５
と、上部電極２１０との間にもＳｉＯ2 からなる上部絶
縁膜２０９を設けている。このように、ＰＺＴからなる
容量膜２０５を絶縁性の高いＳｉＯ2 からなる下部及び
上部絶縁膜２０４，２０９で挟むことにより、第１の実
施形態よりおさらに強誘電体キャパシタＣfe全体のリー
ク電流を抑制することができ、強誘電体キャパシタＣfe
の性能を向上させることができる。
【００７３】特に、従来の方法では、基板温度を高くし
ても非晶質のＳｉＯ2 膜上には高品質の強誘電体膜は形
成することができなかったが、本実施形態を用いれば、
ミリ波２０８の照射効果により、ＰＺＴ膜等の強誘電体
膜の形成時又は形成後の処理において、誘電体膜を高温
に加熱しても基板を５００℃以上の高温にする必要がな
いので、基板に設けられたトランジスタ等のデバイスの
特性に悪影響を与えることなく、高品質の強誘電体膜を
形成することができる。
ても非晶質のＳｉＯ2 膜上には高品質の強誘電体膜は形
成することができなかったが、本実施形態を用いれば、
ミリ波２０８の照射効果により、ＰＺＴ膜等の強誘電体
膜の形成時又は形成後の処理において、誘電体膜を高温
に加熱しても基板を５００℃以上の高温にする必要がな
いので、基板に設けられたトランジスタ等のデバイスの
特性に悪影響を与えることなく、高品質の強誘電体膜を
形成することができる。
【００７４】そして、デザインルールが０．１μｍレベ
ルの微細なトランジスタを含む半導体装置や、ガラス基
板上に形成された膜トランジスタ（ＴＦＴ）と強誘電体
膜とで構成されたメモリ機能内臓型の表示装置等を形成
することが可能となる。
ルの微細なトランジスタを含む半導体装置や、ガラス基
板上に形成された膜トランジスタ（ＴＦＴ）と強誘電体
膜とで構成されたメモリ機能内臓型の表示装置等を形成
することが可能となる。
【００７５】なお、本実施形態では、絶縁膜としてＳｉ
Ｏ2 膜を用いたが、ＳｉＯ2 膜２０４ｘやＳｉＯ2 膜２
０９ｘに代えて、ＭＩＳトランジスタのゲート絶縁膜と
して一般に用いられるＳｉ3 Ｎ4 膜やＳｉＯＮ膜、Ｃｅ
Ｏ2 膜、Ｐｒ2 Ｏ3 膜、ＺｒＯ2 膜、Ａｌ2 Ｏ3 膜、Ａ
ｌＮ膜等、あるいはこれらの絶縁膜を複数層積層した多
層膜を用いることもできる。
Ｏ2 膜を用いたが、ＳｉＯ2 膜２０４ｘやＳｉＯ2 膜２
０９ｘに代えて、ＭＩＳトランジスタのゲート絶縁膜と
して一般に用いられるＳｉ3 Ｎ4 膜やＳｉＯＮ膜、Ｃｅ
Ｏ2 膜、Ｐｒ2 Ｏ3 膜、ＺｒＯ2 膜、Ａｌ2 Ｏ3 膜、Ａ
ｌＮ膜等、あるいはこれらの絶縁膜を複数層積層した多
層膜を用いることもできる。
【００７６】なお、本実施形態においては、基板として
ｐ型のＳｉ基板を用いたが、ｎ型のＳｉ基板を用いても
よいし、ＧａＡｓ等の他の半導体基板や石英やセラミク
スなどの絶縁体基板を用いてもよい。さらに、５００℃
以上の熱に対して弱いガラス基板も用いることが可能と
なる。
ｐ型のＳｉ基板を用いたが、ｎ型のＳｉ基板を用いても
よいし、ＧａＡｓ等の他の半導体基板や石英やセラミク
スなどの絶縁体基板を用いてもよい。さらに、５００℃
以上の熱に対して弱いガラス基板も用いることが可能と
なる。
【００７７】本実施形態においては、ＰＺＴからなる容
量膜２０５の下方に設けられる下部電極２０３としてＰ
ｔ膜を用いたが、他の金属材料、例えばＣｕやＡｇを用
いてもよいし、強誘電体キャパシタ用電極として通常用
いられるＰｔやＩｒＯ2 やＲｕＯ2 等を用いることもで
きる。
量膜２０５の下方に設けられる下部電極２０３としてＰ
ｔ膜を用いたが、他の金属材料、例えばＣｕやＡｇを用
いてもよいし、強誘電体キャパシタ用電極として通常用
いられるＰｔやＩｒＯ2 やＲｕＯ2 等を用いることもで
きる。
【００７８】本実施形態においては、下部電極となるＰ
ｔ膜２０３ｘ，絶縁膜であるＳｉＯ 2 膜２０４ｘの堆積
に引き続いて、ＰＺＴ膜２０５ｘ（誘電体膜）を堆積し
ているが、誘電体膜の堆積前に、Ｐｔ膜２０３ｘのパタ
ーニングにより下部電極を形成しておいてもよい。この
場合、通常のフォトエッチ工程や、ダマシン法などによ
り形成することができる。
ｔ膜２０３ｘ，絶縁膜であるＳｉＯ 2 膜２０４ｘの堆積
に引き続いて、ＰＺＴ膜２０５ｘ（誘電体膜）を堆積し
ているが、誘電体膜の堆積前に、Ｐｔ膜２０３ｘのパタ
ーニングにより下部電極を形成しておいてもよい。この
場合、通常のフォトエッチ工程や、ダマシン法などによ
り形成することができる。
【００７９】本実施形態においては、上部電極２１０を
構成する材料として、ＰＺＴ膜の還元を防止するために
ＩｒＯ2 を用いたが、還元が生じにくい物質や条件下で
あれば、ＰｔやＲｕＯ2 等他の材料を使用することもで
きる。
構成する材料として、ＰＺＴ膜の還元を防止するために
ＩｒＯ2 を用いたが、還元が生じにくい物質や条件下で
あれば、ＰｔやＲｕＯ2 等他の材料を使用することもで
きる。
【００８０】本実施形態では、容量膜２０５を構成する
材料としてＰＺＴを用いたが、容量膜２０５を構成する
材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）にさ
らにＬａを付加したＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、
Ｔｉ）Ｏ3 ）や、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），
（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ（ＳｒＴ
ｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＩＴ（Ｂｉ4 Ｔ
ｉ3 Ｏ12）等の強誘電体材料や、ＢＳＴ（（Ｂａ、Ｓ
ｒ）ＴｉＯ3 ）等の高誘電率誘電体材料を用いることが
できる。
材料としてＰＺＴを用いたが、容量膜２０５を構成する
材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）にさ
らにＬａを付加したＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、
Ｔｉ）Ｏ3 ）や、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），
（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ（ＳｒＴ
ｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＩＴ（Ｂｉ4 Ｔ
ｉ3 Ｏ12）等の強誘電体材料や、ＢＳＴ（（Ｂａ、Ｓ
ｒ）ＴｉＯ3 ）等の高誘電率誘電体材料を用いることが
できる。
【００８１】本実施形態においては、ＰＺＴ膜２０５ｘ
を堆積した直後に、ＰＺＴ膜２０５ｘにミリ波２０８を
照射したが、誘電体の種類や膜厚、構成によっては、上
部電極用の導体膜を形成した後にミリ波を照射した方が
よい場合もある。
を堆積した直後に、ＰＺＴ膜２０５ｘにミリ波２０８を
照射したが、誘電体の種類や膜厚、構成によっては、上
部電極用の導体膜を形成した後にミリ波を照射した方が
よい場合もある。
【００８２】本実施形態の図６（ｂ）においては、強誘
電体キャパシタＣfeの下方には、シリコン酸化膜２０２
と、Ｓｉ基板２０１だけが存在している構造が示されて
いるが、通常のＭＯＳプロセスやバイポーラプロセスを
用いる場合には、トランジスタのソース・ドレイン領域
やコレクタ領域，ベース領域，エミッタ領域などが形成
されている。
電体キャパシタＣfeの下方には、シリコン酸化膜２０２
と、Ｓｉ基板２０１だけが存在している構造が示されて
いるが、通常のＭＯＳプロセスやバイポーラプロセスを
用いる場合には、トランジスタのソース・ドレイン領域
やコレクタ領域，ベース領域，エミッタ領域などが形成
されている。
【００８３】（第３の実施形態）図７（ａ）〜図８
（ｂ）は、本発明の第３の実施形態における半導体装置
の製造工程を示す断面図である。
（ｂ）は、本発明の第３の実施形態における半導体装置
の製造工程を示す断面図である。
【００８４】まず、図７（ａ）に示す工程で、Ｓｉ基板
３０１上の一部に、選択酸化法等を用いて、厚みが約４
００ｎｍのいわゆるＬＯＣＯＳ構造の素子分離酸化膜３
０２を形成する。その後、トランジスタのしきい値を制
御するために、Ｓｉ基板３０１中にボロンなどのｐ型不
純物イオンを注入する。また、Ｓｉ基板３０１内の素子
分離酸化膜３０２に接する領域には、ボロンなどのｐ型
の不純物がドープされてなるチャネルストップ領域が形
成される。なお、場合によっては、ｐウエルを形成する
場合もある。その後、熱酸化法により、ｐ型のＳｉ基板
３０１の表面部分を酸化して、素子分離酸化膜３０２に
よって囲まれる活性領域の上に、厚みが約１０ｎｍのゲ
ート絶縁膜となるゲート酸化膜３０３を形成する。ま
た、本実施形態においては、ｎチャネル型ＭＯＳトラン
ジスタを形成する場合について説明するが、ＣＭＯＳデ
バイスにおいては、ｐチャネル型ＭＯＳトランジスタも
形成される。ｐチャネル型ＭＯＳトランジスタを形成す
る場合には、Ｓｉ基板３０１内に、しきい値制御用の不
純物（ゲート電極材料によりリン、ヒ素、ボロンなどを
使い分ける）のイオン注入、チャネルストッパー形成用
のｎ型不純物のイオン注入、ｎウエル形成用のｎ型不純
物のイオン注入などが行なわれる。次に、減圧ＣＶＤ法
等を用い、基板上に厚みが約３３０ｎｍのポリシリコン
膜を堆積し、ＰＯＣｌ3 などを用いた固相拡散法によ
り、ポリシリコン膜中に１０20ｃｍ-3程度の高濃度のリ
ンを拡散し、縮退した高濃度ｎ型ポリシリコンにする。
さらに、フォトリソグラフィなどを用いてフォトレジス
トマスク（図示せず）を形成した後、フォトレジストマ
スクを用いてＲＩＥ等のドライエッチングにより、高濃
度ｎ型ポリシリコン膜をパターニングし、ポリシリコン
ゲート電極３０４を形成する。次に、ポリシリコンゲー
ト電極３０４及び素子分離酸化膜３０２をマスクとして
砒素又はリンのイオン注入を行なった後、引き続いてＲ
Ｔａなどによる不純物の活性化を行なって、ソース・ド
レイン領域となるｎ型拡散層３０５を形成する。
３０１上の一部に、選択酸化法等を用いて、厚みが約４
００ｎｍのいわゆるＬＯＣＯＳ構造の素子分離酸化膜３
０２を形成する。その後、トランジスタのしきい値を制
御するために、Ｓｉ基板３０１中にボロンなどのｐ型不
純物イオンを注入する。また、Ｓｉ基板３０１内の素子
分離酸化膜３０２に接する領域には、ボロンなどのｐ型
の不純物がドープされてなるチャネルストップ領域が形
成される。なお、場合によっては、ｐウエルを形成する
場合もある。その後、熱酸化法により、ｐ型のＳｉ基板
３０１の表面部分を酸化して、素子分離酸化膜３０２に
よって囲まれる活性領域の上に、厚みが約１０ｎｍのゲ
ート絶縁膜となるゲート酸化膜３０３を形成する。ま
た、本実施形態においては、ｎチャネル型ＭＯＳトラン
ジスタを形成する場合について説明するが、ＣＭＯＳデ
バイスにおいては、ｐチャネル型ＭＯＳトランジスタも
形成される。ｐチャネル型ＭＯＳトランジスタを形成す
る場合には、Ｓｉ基板３０１内に、しきい値制御用の不
純物（ゲート電極材料によりリン、ヒ素、ボロンなどを
使い分ける）のイオン注入、チャネルストッパー形成用
のｎ型不純物のイオン注入、ｎウエル形成用のｎ型不純
物のイオン注入などが行なわれる。次に、減圧ＣＶＤ法
等を用い、基板上に厚みが約３３０ｎｍのポリシリコン
膜を堆積し、ＰＯＣｌ3 などを用いた固相拡散法によ
り、ポリシリコン膜中に１０20ｃｍ-3程度の高濃度のリ
ンを拡散し、縮退した高濃度ｎ型ポリシリコンにする。
さらに、フォトリソグラフィなどを用いてフォトレジス
トマスク（図示せず）を形成した後、フォトレジストマ
スクを用いてＲＩＥ等のドライエッチングにより、高濃
度ｎ型ポリシリコン膜をパターニングし、ポリシリコン
ゲート電極３０４を形成する。次に、ポリシリコンゲー
ト電極３０４及び素子分離酸化膜３０２をマスクとして
砒素又はリンのイオン注入を行なった後、引き続いてＲ
Ｔａなどによる不純物の活性化を行なって、ソース・ド
レイン領域となるｎ型拡散層３０５を形成する。
【００８５】次に、図７（ｂ）に示す工程で、基板上に
厚みが約８００ｎｍのシリコン酸化膜からなる層間絶縁
膜３０６を堆積し、通常のフォトリソグラフィとドライ
エッチングを用いて、層間絶縁膜３０６を貫通してｎ型
拡散層３０５に到達するコンタクトホール３０７を形成
する。なお、図７（ｂ）中にはソース・ドレイン領域と
なるｎ型拡散層３０５上のコンタクトホール３０７のみ
が図示されているが、図７（ｂ）に示す断面とは別の断
面において、層間絶縁膜３０６を貫通してポリシリコン
ゲート電極３０４に到達するコンタクトホールが形成さ
れている。次に、ＣＶＤ法などにより、コンタクトホー
ル３０７中にタングステンを埋め込んでタングステンプ
ラグ３０８を形成し、さらに、タングステンプラグ３０
８及び層間絶縁膜３０６の上に、厚みが約８００ｎｍの
アルミニウム合金膜（ＣｕやＳｉを含有する場合が多
い）を堆積した後、通常のフォトリソグラフィとドライ
エッチングを用いてこれをパターニングすることによ
り、アルミニウム配線３０９を形成する。
厚みが約８００ｎｍのシリコン酸化膜からなる層間絶縁
膜３０６を堆積し、通常のフォトリソグラフィとドライ
エッチングを用いて、層間絶縁膜３０６を貫通してｎ型
拡散層３０５に到達するコンタクトホール３０７を形成
する。なお、図７（ｂ）中にはソース・ドレイン領域と
なるｎ型拡散層３０５上のコンタクトホール３０７のみ
が図示されているが、図７（ｂ）に示す断面とは別の断
面において、層間絶縁膜３０６を貫通してポリシリコン
ゲート電極３０４に到達するコンタクトホールが形成さ
れている。次に、ＣＶＤ法などにより、コンタクトホー
ル３０７中にタングステンを埋め込んでタングステンプ
ラグ３０８を形成し、さらに、タングステンプラグ３０
８及び層間絶縁膜３０６の上に、厚みが約８００ｎｍの
アルミニウム合金膜（ＣｕやＳｉを含有する場合が多
い）を堆積した後、通常のフォトリソグラフィとドライ
エッチングを用いてこれをパターニングすることによ
り、アルミニウム配線３０９を形成する。
【００８６】次に、図７（ｃ）に示す工程で、スパッタ
法もしくはプラズマＣＶＤ法により、アルミニウム配線
３０９上に厚み１０ｎｍのＳｉＯ2 膜３１４ｘを形成
し、続いて同じくスパッタ法やＭＯ−ＣＶＤ法により、
厚み３００ｎｍの強誘電体であるＰＺＴ（Ｐｂ（Ｚｒ、
Ｔｉ）Ｏ3 ）膜３１５ｘを堆積する。これらの工程にお
いて、Ｓｉ基板３０１の温度は４００℃以下に保たれて
いる。
法もしくはプラズマＣＶＤ法により、アルミニウム配線
３０９上に厚み１０ｎｍのＳｉＯ2 膜３１４ｘを形成
し、続いて同じくスパッタ法やＭＯ−ＣＶＤ法により、
厚み３００ｎｍの強誘電体であるＰＺＴ（Ｐｂ（Ｚｒ、
Ｔｉ）Ｏ3 ）膜３１５ｘを堆積する。これらの工程にお
いて、Ｓｉ基板３０１の温度は４００℃以下に保たれて
いる。
【００８７】次に、図８（ａ）に示す工程で、Ｓｉ基板
３０１をチャンバ３２６内に設置し、１０ＧＨｚ以上で
８０ＧＨｚ以下の範囲内の周波数（例えば２８ＧＨｚ）
を有するミリ波３２８を、ミリ波導入口３２７からチャ
ンバ３２６内に導入してＰＺＴ膜３１５ｘに照射する。
ミリ波３２８の出力を、Ｓｉ基板３０１の温度を熱電対
などでモニタしながら、基板温度が３５０℃以下に保持
されるように制御する。この状態で約３０分間以上で９
０分間以下の範囲内の時間（例えば６０分間）ミリ波３
２８を照射する。照射時のチャンバ３２６内の雰囲気
は、一般的には大気でよい。ただし、誘電体の種類，膜
厚，下地の材料などによっては、窒素雰囲気中や酸素雰
囲気中でミリ波の照射を行なった方が誘電体膜の特性が
向上する場合がある。
３０１をチャンバ３２６内に設置し、１０ＧＨｚ以上で
８０ＧＨｚ以下の範囲内の周波数（例えば２８ＧＨｚ）
を有するミリ波３２８を、ミリ波導入口３２７からチャ
ンバ３２６内に導入してＰＺＴ膜３１５ｘに照射する。
ミリ波３２８の出力を、Ｓｉ基板３０１の温度を熱電対
などでモニタしながら、基板温度が３５０℃以下に保持
されるように制御する。この状態で約３０分間以上で９
０分間以下の範囲内の時間（例えば６０分間）ミリ波３
２８を照射する。照射時のチャンバ３２６内の雰囲気
は、一般的には大気でよい。ただし、誘電体の種類，膜
厚，下地の材料などによっては、窒素雰囲気中や酸素雰
囲気中でミリ波の照射を行なった方が誘電体膜の特性が
向上する場合がある。
【００８８】本実施形態では、誘電体膜に１０ＧＨｚ以
上で８０ＧＨｚ以下の電磁波（ミリ波）を照射したが、
本実施形態の製造工程において、１ＧＨｚ以上で１００
ＧＨｚ以下の範囲にある電磁波照射によっても、本発明
の効果を発揮することは可能である。ただし、特に、誘
電体膜に１０ＧＨｚ以上で８０ＧＨｚ以下の電磁波（ミ
リ波）を照射することにより、確実に本発明の効果を得
ることができる。
上で８０ＧＨｚ以下の電磁波（ミリ波）を照射したが、
本実施形態の製造工程において、１ＧＨｚ以上で１００
ＧＨｚ以下の範囲にある電磁波照射によっても、本発明
の効果を発揮することは可能である。ただし、特に、誘
電体膜に１０ＧＨｚ以上で８０ＧＨｚ以下の電磁波（ミ
リ波）を照射することにより、確実に本発明の効果を得
ることができる。
【００８９】次に、図８（ｂ）に示す工程で、スパッタ
法もしくはプラズマＣＶＤ法等を用いて、ＰＺＴ膜３１
５ｘ上に厚み１０ｎｍのＳｉＯ2 膜を形成する。続い
て、スパッタ法等を用いて、ＳｉＯ2 膜の上に厚み５０
０ｎｍのＩｒＯ2 膜を堆積してから、通常のフォトリソ
グラフィとドライエッチングとを行なうことにより、Ｉ
ｒＯ2 膜と、ＰＺＴ膜３１５ｘと、ＳｉＯ2 膜３１４ｘ
とをパターニングして、下部絶縁膜３１４，容量膜３０
５，上部絶縁膜３１９及び上部電極３２０を備え、アル
ミニウム配線３０９を下部電極として有する強誘電体キ
ャパシタＣfeを形成する。
法もしくはプラズマＣＶＤ法等を用いて、ＰＺＴ膜３１
５ｘ上に厚み１０ｎｍのＳｉＯ2 膜を形成する。続い
て、スパッタ法等を用いて、ＳｉＯ2 膜の上に厚み５０
０ｎｍのＩｒＯ2 膜を堆積してから、通常のフォトリソ
グラフィとドライエッチングとを行なうことにより、Ｉ
ｒＯ2 膜と、ＰＺＴ膜３１５ｘと、ＳｉＯ2 膜３１４ｘ
とをパターニングして、下部絶縁膜３１４，容量膜３０
５，上部絶縁膜３１９及び上部電極３２０を備え、アル
ミニウム配線３０９を下部電極として有する強誘電体キ
ャパシタＣfeを形成する。
【００９０】その後、厚みが約２００ｎｍのプラズマ酸
化膜と厚みが約６００ｎｍのプラズマ窒化膜からなる表
面保護膜を形成し（図示せず）、ボンディングパッド
（図示せず）を開口する。
化膜と厚みが約６００ｎｍのプラズマ窒化膜からなる表
面保護膜を形成し（図示せず）、ボンディングパッド
（図示せず）を開口する。
【００９１】このようにして形成された強誘電体キャパ
シタは残留分極が大きく、リーク電流が少ない高い性能
を示した。ミリ波照射によってＰＺＴ膜３１５が選択的
に加熱され、第１の実施形態で説明したように、ＰＺＴ
膜中の結晶粒の微細化とミリ波の振動方向に分極軸が揃
うことによる結晶性の改善があったのではないかと推察
される。
シタは残留分極が大きく、リーク電流が少ない高い性能
を示した。ミリ波照射によってＰＺＴ膜３１５が選択的
に加熱され、第１の実施形態で説明したように、ＰＺＴ
膜中の結晶粒の微細化とミリ波の振動方向に分極軸が揃
うことによる結晶性の改善があったのではないかと推察
される。
【００９２】本実施形態においては、形成した強誘電体
キャパシタの基板主面下部にＭＯＳトランジスタを形成
したが、バイポーラプロセスを用いてバイポーラトラン
ジスタを形成しておいても良い。本実施形態を用いれ
ば、強誘電体膜形成時及びその後に基板を５００℃以上
の高温にする必要がないため、基板上にあらかじめ形成
されたトランジスタと特性が劣化することはなく、か
つ、トランジスタ直上に強誘電体キャパシタを形成する
ことができ、基板面積を縮小して高密度化を実現でき
る。よって、０.１μｍレベルの微細なトランジスタを
含む半導体装置や、ガラス基板上に形成された膜トラン
ジスタ（ＴＦＴ）と強誘電体膜とで構成されたメモリ機
能内臓型の表示装置等を形成することが可能となる。ま
た、強誘電体を記憶素子としたニューロン型デバイスに
も使用することができる。
キャパシタの基板主面下部にＭＯＳトランジスタを形成
したが、バイポーラプロセスを用いてバイポーラトラン
ジスタを形成しておいても良い。本実施形態を用いれ
ば、強誘電体膜形成時及びその後に基板を５００℃以上
の高温にする必要がないため、基板上にあらかじめ形成
されたトランジスタと特性が劣化することはなく、か
つ、トランジスタ直上に強誘電体キャパシタを形成する
ことができ、基板面積を縮小して高密度化を実現でき
る。よって、０.１μｍレベルの微細なトランジスタを
含む半導体装置や、ガラス基板上に形成された膜トラン
ジスタ（ＴＦＴ）と強誘電体膜とで構成されたメモリ機
能内臓型の表示装置等を形成することが可能となる。ま
た、強誘電体を記憶素子としたニューロン型デバイスに
も使用することができる。
【００９３】本実施形態においては、アルミニウム配線
３０９と、容量膜３１５との間にＳｉＯ2 からなる下部
絶縁膜３１４を設けている。また、容量膜３１５と、Ｉ
ｒＯ 2 からなる上部電極３２０との間にも、ＳｉＯ2 か
らなる上部絶縁膜３１９を設けている。このように、容
量膜３１５を絶縁性の高いＳｉＯ2 膜で挟むことによ
り、第１の実施形態よりもさらに強誘電体キャパシタＣ
fe全体のリーク電流を抑制することができ、強誘電体キ
ャパシタＣfe全体の性能を向上させることができる。
３０９と、容量膜３１５との間にＳｉＯ2 からなる下部
絶縁膜３１４を設けている。また、容量膜３１５と、Ｉ
ｒＯ 2 からなる上部電極３２０との間にも、ＳｉＯ2 か
らなる上部絶縁膜３１９を設けている。このように、容
量膜３１５を絶縁性の高いＳｉＯ2 膜で挟むことによ
り、第１の実施形態よりもさらに強誘電体キャパシタＣ
fe全体のリーク電流を抑制することができ、強誘電体キ
ャパシタＣfe全体の性能を向上させることができる。
【００９４】特に、従来の方法では、基板温度を高くし
ても非晶質のＳｉＯ2 膜上には高品質の強誘電体膜は形
成することができなかったが、本実施形態を用いれば、
ミリ波３０８の照射効果により、ＰＺＴ膜等の強誘電体
膜の形成した後の処理において、誘電体膜を高温に加熱
しても基板を５００℃以上の高温にする必要がないの
で、基板に設けられたトランジスタ等のデバイスの特性
に悪影響を与えることなく、高品質の強誘電体膜を形成
することができる。
ても非晶質のＳｉＯ2 膜上には高品質の強誘電体膜は形
成することができなかったが、本実施形態を用いれば、
ミリ波３０８の照射効果により、ＰＺＴ膜等の強誘電体
膜の形成した後の処理において、誘電体膜を高温に加熱
しても基板を５００℃以上の高温にする必要がないの
で、基板に設けられたトランジスタ等のデバイスの特性
に悪影響を与えることなく、高品質の強誘電体膜を形成
することができる。
【００９５】なお、本実施形態では、上部又は下部絶縁
膜３１９，３１４としてＳｉＯ2 膜を用いたが、ＳｉＯ
2 膜に代えて、ＭＩＳトランジスタのゲート絶縁膜とし
て一般に用いられるＳｉ3 Ｎ4 膜やＳｉＯＮ膜、ＣｅＯ
2 膜、Ｐｒ2 Ｏ3 膜、ＺｒＯ 2 膜、Ａｌ2 Ｏ3 膜、Ａｌ
Ｎ膜等、あるいはこれらの絶縁膜を複数層積層した多層
膜を用いることもできる。
膜３１９，３１４としてＳｉＯ2 膜を用いたが、ＳｉＯ
2 膜に代えて、ＭＩＳトランジスタのゲート絶縁膜とし
て一般に用いられるＳｉ3 Ｎ4 膜やＳｉＯＮ膜、ＣｅＯ
2 膜、Ｐｒ2 Ｏ3 膜、ＺｒＯ 2 膜、Ａｌ2 Ｏ3 膜、Ａｌ
Ｎ膜等、あるいはこれらの絶縁膜を複数層積層した多層
膜を用いることもできる。
【００９６】なお、本実施形態においては、基板として
ｐ型のＳｉ基板３０１を用いたが、ｎ型のＳｉ基板を用
いてもよいし、ＧａＡｓ等の他の半導体基板や石英やセ
ラミクスなどの絶縁体基板を用いてもよい。さらに、５
００℃以上の熱に対して弱いガラス基板も用いることが
可能となる。
ｐ型のＳｉ基板３０１を用いたが、ｎ型のＳｉ基板を用
いてもよいし、ＧａＡｓ等の他の半導体基板や石英やセ
ラミクスなどの絶縁体基板を用いてもよい。さらに、５
００℃以上の熱に対して弱いガラス基板も用いることが
可能となる。
【００９７】また、本実施形態においては、容量膜３１
５の下部電極としてアルミニウム配線３０９を用いた
が、他の金属材料、例えばＣｕやＡｇからなる導体膜を
用いてもよいし、強誘電体キャパシタの電極用材料とし
て通常用いられるＰｔやＩｒＯ 2 やＲｕＯ2 等を用いる
こともできる。
５の下部電極としてアルミニウム配線３０９を用いた
が、他の金属材料、例えばＣｕやＡｇからなる導体膜を
用いてもよいし、強誘電体キャパシタの電極用材料とし
て通常用いられるＰｔやＩｒＯ 2 やＲｕＯ2 等を用いる
こともできる。
【００９８】本実施形態においては、パターニングによ
りアルミニウム配線３０９を形成するための加工とし
て、通常のフォトリソグラフィー工程及びエッチング工
程を用いたが、ダマシン法などにより形成することもで
きる。
りアルミニウム配線３０９を形成するための加工とし
て、通常のフォトリソグラフィー工程及びエッチング工
程を用いたが、ダマシン法などにより形成することもで
きる。
【００９９】本実施形態においては強誘電体膜を形成す
るための種となるシード層は形成していないが、Ｔｉ膜
や、ＰＬＴ膜やＺｒＯ2 膜等を、アルミニウム配線３０
９と容量膜３１５との間で容量膜３１５に接するように
設けたり、容量膜３１５と上部電極３２０との間で容量
膜に接するように設け、これをシード層として用いても
よい。
るための種となるシード層は形成していないが、Ｔｉ膜
や、ＰＬＴ膜やＺｒＯ2 膜等を、アルミニウム配線３０
９と容量膜３１５との間で容量膜３１５に接するように
設けたり、容量膜３１５と上部電極３２０との間で容量
膜に接するように設け、これをシード層として用いても
よい。
【０１００】本実施形態においては、上部電極３２０を
構成する材料として、ＰＺＴ膜の還元を防止するために
ＩｒＯ2 を用いたが、還元が生じにくい物質や条件下で
あれば、ＰｔやＲｕＯ2 等他の材料を使用することもで
きる。
構成する材料として、ＰＺＴ膜の還元を防止するために
ＩｒＯ2 を用いたが、還元が生じにくい物質や条件下で
あれば、ＰｔやＲｕＯ2 等他の材料を使用することもで
きる。
【０１０１】本実施形態では、容量膜３０５を構成する
材料としてＰＺＴを用いたが、容量膜３０５を構成する
材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）にさ
らにＬａを付加したＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、
Ｔｉ）Ｏ3 ）や、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），
（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ（ＳｒＴ
ｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＩＴ（Ｂｉ4 Ｔ
ｉ3 Ｏ12）等の強誘電体材料や、ＢＳＴ（（Ｂａ、Ｓ
ｒ）ＴｉＯ3 ）等の高誘電率誘電体材料を用いることが
できる。
材料としてＰＺＴを用いたが、容量膜３０５を構成する
材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）にさ
らにＬａを付加したＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、
Ｔｉ）Ｏ3 ）や、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），
（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ（ＳｒＴ
ｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＩＴ（Ｂｉ4 Ｔ
ｉ3 Ｏ12）等の強誘電体材料や、ＢＳＴ（（Ｂａ、Ｓ
ｒ）ＴｉＯ3 ）等の高誘電率誘電体材料を用いることが
できる。
【０１０２】（第４の実施形態）図９（ａ）〜図１０
（ｂ）は、本発明の第４の実施形態における半導体装置
の製造工程を示す断面図である。
（ｂ）は、本発明の第４の実施形態における半導体装置
の製造工程を示す断面図である。
【０１０３】まず、図９（ａ）に示す工程で、熱酸化等
により、ｐ型のＳｉ基板４０１の上に厚みが３００ｎｍ
のシリコン酸化膜４０２を形成した後、シリコン酸化膜
４０２の上に厚み８００ｎｍのＡｌ膜４０３ｘを堆積す
る。
により、ｐ型のＳｉ基板４０１の上に厚みが３００ｎｍ
のシリコン酸化膜４０２を形成した後、シリコン酸化膜
４０２の上に厚み８００ｎｍのＡｌ膜４０３ｘを堆積す
る。
【０１０４】次に、図９（ｂ）に示す工程で、スパッタ
法を用いて、Ａｌ膜４０３ｘ上に厚み１０ｎｍのＴｉ膜
４０４ｘを堆積し、続いて、厚み３００ｎｍの強誘電体
であるＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）膜４０５ｘを
堆積する。ここで、Ａｌ膜４０３ｘは下部電極として機
能し、Ｔｉ膜４０４ｘはＰＺＴ膜４０４ｘの成長のため
のシード層として機能する。これらの工程において、基
板温度は４００℃以下に保たれている。
法を用いて、Ａｌ膜４０３ｘ上に厚み１０ｎｍのＴｉ膜
４０４ｘを堆積し、続いて、厚み３００ｎｍの強誘電体
であるＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）膜４０５ｘを
堆積する。ここで、Ａｌ膜４０３ｘは下部電極として機
能し、Ｔｉ膜４０４ｘはＰＺＴ膜４０４ｘの成長のため
のシード層として機能する。これらの工程において、基
板温度は４００℃以下に保たれている。
【０１０５】次に、図９（ｃ）に示す工程で、スパッタ
法等を用いて、ＰＺＴ膜４０５ｘ上に厚み５００ｎｍの
Ｉｒ膜４０９ｘを堆積する。
法等を用いて、ＰＺＴ膜４０５ｘ上に厚み５００ｎｍの
Ｉｒ膜４０９ｘを堆積する。
【０１０６】次に、図１０（ａ）に示す工程で、Ｓｉ基
板４０１をチャンバ４０６内に設置し、周波数が１０Ｇ
Ｈｚ以上で８０ＧＨｚ以下の範囲内にある（例えば２８
ＧＨｚ）ミリ波４０８をミリ波導入口４０７からチャン
バ４０６内に導入して、Ｉｒ膜４０９ｘ及びＰＺＴ膜４
０５ｘに照射する。その際、ミリ波４０８を照射中に、
１ｒ膜４０９ｘはアースに接続されている。また、ミリ
波４０８の出力を、Ｓｉ基板４０１の温度を熱電対など
でモニタしながら、基板温度が３５０℃以下に保持され
るように制御する。この状態で約３０分間以上で９０分
間以下の範囲内の時間（例えば６０分間）ミリ波４０８
を照射する。照射時のチャンバ４０６内の雰囲気は、一
般的には大気でよい。ただし、誘電体の種類，膜厚，下
地の材料などによっては、窒素雰囲気中や酸素雰囲気中
でミリ波の照射を行なった方が誘電体膜の特性が向上す
る場合がある。
板４０１をチャンバ４０６内に設置し、周波数が１０Ｇ
Ｈｚ以上で８０ＧＨｚ以下の範囲内にある（例えば２８
ＧＨｚ）ミリ波４０８をミリ波導入口４０７からチャン
バ４０６内に導入して、Ｉｒ膜４０９ｘ及びＰＺＴ膜４
０５ｘに照射する。その際、ミリ波４０８を照射中に、
１ｒ膜４０９ｘはアースに接続されている。また、ミリ
波４０８の出力を、Ｓｉ基板４０１の温度を熱電対など
でモニタしながら、基板温度が３５０℃以下に保持され
るように制御する。この状態で約３０分間以上で９０分
間以下の範囲内の時間（例えば６０分間）ミリ波４０８
を照射する。照射時のチャンバ４０６内の雰囲気は、一
般的には大気でよい。ただし、誘電体の種類，膜厚，下
地の材料などによっては、窒素雰囲気中や酸素雰囲気中
でミリ波の照射を行なった方が誘電体膜の特性が向上す
る場合がある。
【０１０７】本実施形態では、誘電体膜に１０ＧＨｚ以
上で８０ＧＨｚ以下の電磁波（ミリ波）を照射したが、
本実施形態の製造工程において、１ＧＨｚ以上で１００
ＧＨｚ以下の範囲にある電磁波照射によっても、本発明
の効果を発揮することは可能である。ただし、特に、誘
電体膜に１０ＧＨｚ以上で８０ＧＨｚ以下の電磁波（ミ
リ波）を照射することにより、確実に本発明の効果を得
ることができる。
上で８０ＧＨｚ以下の電磁波（ミリ波）を照射したが、
本実施形態の製造工程において、１ＧＨｚ以上で１００
ＧＨｚ以下の範囲にある電磁波照射によっても、本発明
の効果を発揮することは可能である。ただし、特に、誘
電体膜に１０ＧＨｚ以上で８０ＧＨｚ以下の電磁波（ミ
リ波）を照射することにより、確実に本発明の効果を得
ることができる。
【０１０８】次に、図１０（ｂ）に示す工程で、通常の
フォトリソグラフィとドライエッチングとを行なうこと
により、ＩｒＯ2 膜４０９ｘと、ＰＺＴ膜４０５ｘと、
Ｔｉ膜４０４ｘと、Ａｌ膜４０３ｘとをパターニングし
て、下部電極４０３，シード層４０４，容量膜４０５及
び上部電極４０９からなる強誘電体キャパシタＣfeを形
成する。
フォトリソグラフィとドライエッチングとを行なうこと
により、ＩｒＯ2 膜４０９ｘと、ＰＺＴ膜４０５ｘと、
Ｔｉ膜４０４ｘと、Ａｌ膜４０３ｘとをパターニングし
て、下部電極４０３，シード層４０４，容量膜４０５及
び上部電極４０９からなる強誘電体キャパシタＣfeを形
成する。
【０１０９】本実施形態によると、図１０（ａ）に示す
工程で、Ｉｒ膜４０９ｘでＰＺＴ膜４０５ｘを覆った状
態で、ミリ波４０８を照射しているが、Ｉｒ膜４０９ｘ
はアースに接続されているので、ミリ波４０８による誘
導電流がＩｒ膜４０９ｘに疲閉ループ状に流れてあまり
にも高温に加熱されたり、誘導加熱による基板上のデバ
イスへのダメージを回避することができる。よって、本
実施形態においても、ＰＺＴ膜４０５ｘを局所的に加熱
することができ、第１の実施形態と同じ効果を発揮する
ことができる。すなわち、誘電体膜の結晶粒の微細化等
によるリーク電流の低減などの特性の向上を図ることが
できる。
工程で、Ｉｒ膜４０９ｘでＰＺＴ膜４０５ｘを覆った状
態で、ミリ波４０８を照射しているが、Ｉｒ膜４０９ｘ
はアースに接続されているので、ミリ波４０８による誘
導電流がＩｒ膜４０９ｘに疲閉ループ状に流れてあまり
にも高温に加熱されたり、誘導加熱による基板上のデバ
イスへのダメージを回避することができる。よって、本
実施形態においても、ＰＺＴ膜４０５ｘを局所的に加熱
することができ、第１の実施形態と同じ効果を発揮する
ことができる。すなわち、誘電体膜の結晶粒の微細化等
によるリーク電流の低減などの特性の向上を図ることが
できる。
【０１１０】なお、図１０（ａ）に示す工程は、Ｉｒ膜
４０９ｘなどをパターニングして上部電極４０９等を形
成してから行なってもよい。ただし、その場合には、Ｐ
ＺＴ膜４０５ｘのうち実際に用いられる部分だけを効率
的に加熱しうる利点はあるものの、微細パターンを有す
る上部電極４０９をアースに接続するのが困難であるこ
とから放電電流がＰＺＴ膜を貫通しないように特別の配
慮が必要である。
４０９ｘなどをパターニングして上部電極４０９等を形
成してから行なってもよい。ただし、その場合には、Ｐ
ＺＴ膜４０５ｘのうち実際に用いられる部分だけを効率
的に加熱しうる利点はあるものの、微細パターンを有す
る上部電極４０９をアースに接続するのが困難であるこ
とから放電電流がＰＺＴ膜を貫通しないように特別の配
慮が必要である。
【０１１１】本実施形態においては、上部電極４０９を
構成する材料として、ＰＺＴ膜の還元を防止するために
Ｉｒを用いたが、還元が生じにくい物質や条件下であれ
ば、ＰｔやＲｕＯ2 等他の材料を使用することもでき
る。
構成する材料として、ＰＺＴ膜の還元を防止するために
Ｉｒを用いたが、還元が生じにくい物質や条件下であれ
ば、ＰｔやＲｕＯ2 等他の材料を使用することもでき
る。
【０１１２】本実施形態では、容量膜４０５を構成する
材料としてＰＺＴを用いたが、容量膜４０５を構成する
材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）にさ
らにＬａを付加したＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、
Ｔｉ）Ｏ3 ）や、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），
（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ（ＳｒＴ
ｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＩＴ（Ｂｉ4 Ｔ
ｉ3 Ｏ12）等の強誘電体材料や、ＢＳＴ（（Ｂａ、Ｓ
ｒ）ＴｉＯ3 ）等の高誘電率誘電体材料を用いることが
できる。
材料としてＰＺＴを用いたが、容量膜４０５を構成する
材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）にさ
らにＬａを付加したＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、
Ｔｉ）Ｏ3 ）や、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），
（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ（ＳｒＴ
ｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＩＴ（Ｂｉ4 Ｔ
ｉ3 Ｏ12）等の強誘電体材料や、ＢＳＴ（（Ｂａ、Ｓ
ｒ）ＴｉＯ3 ）等の高誘電率誘電体材料を用いることが
できる。
【０１１３】本実施形態の図１０（ｂ）においては、強
誘電体キャパシタＣfeの下方には、シリコン酸化膜４０
２と、Ｓｉ基板４０１だけが存在している構造が示され
ているが、通常のＭＯＳプロセスやバイポーラプロセス
を用いる場合には、トランジスタのソース・ドレイン領
域やコレクタ領域，ベース領域，エミッタ領域などが形
成されている。
誘電体キャパシタＣfeの下方には、シリコン酸化膜４０
２と、Ｓｉ基板４０１だけが存在している構造が示され
ているが、通常のＭＯＳプロセスやバイポーラプロセス
を用いる場合には、トランジスタのソース・ドレイン領
域やコレクタ領域，ベース領域，エミッタ領域などが形
成されている。
【０１１４】（第５の実施形態）図１１（ａ）〜図１２
（ｂ）は、本発明の第５の実施形態における半導体装置
の製造工程を示す断面図である。
（ｂ）は、本発明の第５の実施形態における半導体装置
の製造工程を示す断面図である。
【０１１５】まず、図１１（ａ）に示す工程で、熱酸化
等により、ｐ型のＳｉ基板５０１の上に厚みが３００ｎ
ｍのシリコン酸化膜５０２を形成した後、シリコン酸化
膜５０２の上に厚み８００ｎｍのＩｒ膜５０３ｘを堆積
する。
等により、ｐ型のＳｉ基板５０１の上に厚みが３００ｎ
ｍのシリコン酸化膜５０２を形成した後、シリコン酸化
膜５０２の上に厚み８００ｎｍのＩｒ膜５０３ｘを堆積
する。
【０１１６】次に、図１１（ｂ）に示す工程で、スパッ
タ法を用いて、厚み３００ｎｍの強誘電体膜であるＢＩ
Ｔ（Ｂｉ4 Ｔｉ3 Ｏ12）膜５０４ｘを堆積する。
タ法を用いて、厚み３００ｎｍの強誘電体膜であるＢＩ
Ｔ（Ｂｉ4 Ｔｉ3 Ｏ12）膜５０４ｘを堆積する。
【０１１７】次に、図１１（ｃ）に示す工程で、スパッ
タ法等を用いて、ＢＩＴ膜５０４ｘ上に高誘電損失性を
有する膜（例えばＢＳＴ（Ｂａx Ｓｒ1-x ＴｉＯ3 ））
からなるカバー膜５０５ｘを堆積する。
タ法等を用いて、ＢＩＴ膜５０４ｘ上に高誘電損失性を
有する膜（例えばＢＳＴ（Ｂａx Ｓｒ1-x ＴｉＯ3 ））
からなるカバー膜５０５ｘを堆積する。
【０１１８】次に、図１２（ａ）に示す工程で、Ｓｉ基
板５０１をチャンバ５０６内に設置し、周波数が１０Ｇ
Ｈｚ以上で８０ＧＨｚ以下の範囲内にある（例えば２８
ＧＨｚ）ミリ波５０８をミリ波導入口５０７からチャン
バ５０６内に導入して、カバー膜５０５ｘ及びＢＩＴ膜
５０４ｘに照射する。その際、ミリ波５０８を照射中
に、カバー膜５０５ｘをアースに接続する必要はない。
そして、ミリ波５０８の出力を、Ｓｉ基板５０１の温度
を熱電対などでモニタしながら、基板温度が３５０℃以
下に保持されるように制御する。この状態で約３０分間
以上で９０分間以下の範囲内の時間（例えば６０分間）
ミリ波５０８を照射する。照射時のチャンバ５０６内の
雰囲気は、一般的には大気でよい。ただし、誘電体の種
類，膜厚，下地の材料などによっては、窒素雰囲気中や
酸素雰囲気中でミリ波の照射を行なった方が誘電体膜の
特性が向上する場合がある。
板５０１をチャンバ５０６内に設置し、周波数が１０Ｇ
Ｈｚ以上で８０ＧＨｚ以下の範囲内にある（例えば２８
ＧＨｚ）ミリ波５０８をミリ波導入口５０７からチャン
バ５０６内に導入して、カバー膜５０５ｘ及びＢＩＴ膜
５０４ｘに照射する。その際、ミリ波５０８を照射中
に、カバー膜５０５ｘをアースに接続する必要はない。
そして、ミリ波５０８の出力を、Ｓｉ基板５０１の温度
を熱電対などでモニタしながら、基板温度が３５０℃以
下に保持されるように制御する。この状態で約３０分間
以上で９０分間以下の範囲内の時間（例えば６０分間）
ミリ波５０８を照射する。照射時のチャンバ５０６内の
雰囲気は、一般的には大気でよい。ただし、誘電体の種
類，膜厚，下地の材料などによっては、窒素雰囲気中や
酸素雰囲気中でミリ波の照射を行なった方が誘電体膜の
特性が向上する場合がある。
【０１１９】本実施形態では、誘電体膜に１０ＧＨｚ以
上で８０ＧＨｚ以下の電磁波（ミリ波）を照射したが、
本実施形態の製造工程において、１ＧＨｚ以上で１００
ＧＨｚ以下の範囲にある電磁波照射によっても、本発明
の効果を発揮することは可能である。ただし、特に、誘
電体膜に１０ＧＨｚ以上で８０ＧＨｚ以下の電磁波（ミ
リ波）を照射することにより、確実に本発明の効果を得
ることができる。
上で８０ＧＨｚ以下の電磁波（ミリ波）を照射したが、
本実施形態の製造工程において、１ＧＨｚ以上で１００
ＧＨｚ以下の範囲にある電磁波照射によっても、本発明
の効果を発揮することは可能である。ただし、特に、誘
電体膜に１０ＧＨｚ以上で８０ＧＨｚ以下の電磁波（ミ
リ波）を照射することにより、確実に本発明の効果を得
ることができる。
【０１２０】次に、図１２（ｂ）に示す工程で、カバー
膜５０５ｘを除去する。その後の工程の図示は省略する
が、ＢＩＴ膜５０４ｘの上に、上部電極用の導体膜（例
えばＰｔ膜又はＩｒＯ2 膜など）を堆積した後、通常の
フォトリソグラフィとドライエッチングとを行なうこと
により、導体膜と、ＢＩＴ膜５０４ｘと、Ｉｒ膜５０３
ｘとをパターニングして、下部電極，容量膜及び上部電
極からなる強誘電体キャパシタを形成する。
膜５０５ｘを除去する。その後の工程の図示は省略する
が、ＢＩＴ膜５０４ｘの上に、上部電極用の導体膜（例
えばＰｔ膜又はＩｒＯ2 膜など）を堆積した後、通常の
フォトリソグラフィとドライエッチングとを行なうこと
により、導体膜と、ＢＩＴ膜５０４ｘと、Ｉｒ膜５０３
ｘとをパターニングして、下部電極，容量膜及び上部電
極からなる強誘電体キャパシタを形成する。
【０１２１】本実施形態によると、図１２（ａ）に示す
工程で、誘電損失の高いカバー膜５０５でＢＩＴ膜５０
４ｘを覆った状態で、ミリ波５０８を照射しているの
で、カバー膜５０４ｘが効率よくミリ波を吸収して加熱
される。よって、カバー膜５０５ｘによる誘電体膜の加
熱効果を利用して、誘電体膜の結晶粒の微細化等による
リーク電流の低減などの特性の向上をより効果的に発揮
することができる。
工程で、誘電損失の高いカバー膜５０５でＢＩＴ膜５０
４ｘを覆った状態で、ミリ波５０８を照射しているの
で、カバー膜５０４ｘが効率よくミリ波を吸収して加熱
される。よって、カバー膜５０５ｘによる誘電体膜の加
熱効果を利用して、誘電体膜の結晶粒の微細化等による
リーク電流の低減などの特性の向上をより効果的に発揮
することができる。
【０１２２】本実施形態で用いられるカバー膜５０５ｘ
は、ミリ波５０８による処理を受ける誘電体膜，本実施
形態ではＢＩＴ膜５０４ｘよりも誘電率あるいは誘電損
失の大きい材料が好ましい。通常、誘電体材料の誘電損
失は、温度上昇に伴い大きくなる傾向があるが、例えば
強誘電体材料のように、キュリー温度近傍で誘電率の極
大を示す材料もあるので、ミリ波処理の対象となる誘電
体膜の誘電特性との関係でカバー膜５０５ｘの材料を選
択することが好ましい。本実施形態では、容量膜を構成
する材料としてＢＩＴを採用している。ＢＩＴは、キュ
リー温度が６００℃付近にあって、常誘電体成分の比誘
電率は５０〜１００と比較的小さい。そこで、本実施形
態においては、ＢＳＴ膜のような高誘電率誘電体膜から
なるカバー膜５０５ｘをＢＩＴ膜５０４ｘの上に形成し
ている。
は、ミリ波５０８による処理を受ける誘電体膜，本実施
形態ではＢＩＴ膜５０４ｘよりも誘電率あるいは誘電損
失の大きい材料が好ましい。通常、誘電体材料の誘電損
失は、温度上昇に伴い大きくなる傾向があるが、例えば
強誘電体材料のように、キュリー温度近傍で誘電率の極
大を示す材料もあるので、ミリ波処理の対象となる誘電
体膜の誘電特性との関係でカバー膜５０５ｘの材料を選
択することが好ましい。本実施形態では、容量膜を構成
する材料としてＢＩＴを採用している。ＢＩＴは、キュ
リー温度が６００℃付近にあって、常誘電体成分の比誘
電率は５０〜１００と比較的小さい。そこで、本実施形
態においては、ＢＳＴ膜のような高誘電率誘電体膜から
なるカバー膜５０５ｘをＢＩＴ膜５０４ｘの上に形成し
ている。
【０１２３】なお、。ＢＳＴ膜の除去は、反応性イオン
エッチングなどの通常用いられるドライエッチング法を
用いることで、容易に行なわれる。
エッチングなどの通常用いられるドライエッチング法を
用いることで、容易に行なわれる。
【０１２４】本実施形態においては、上部電極を構成す
る材料として、Ｉｒ，ＩｒＯ2 等の他、ＰｔやＲｕＯ2
等他の材料を使用することができる。
る材料として、Ｉｒ，ＩｒＯ2 等の他、ＰｔやＲｕＯ2
等他の材料を使用することができる。
【０１２５】本実施形態では、容量膜５０４を構成する
材料としてＢＩＴを用いたが、容量膜５０４を構成する
材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）にさ
らにＬａを付加したＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、
Ｔｉ）Ｏ3 ）や、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），
（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ（ＳｒＴ
ｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＩＴ（Ｂｉ4 Ｔ
ｉ3 Ｏ12）等の強誘電体材料や、ＢＳＴ（（Ｂａ、Ｓ
ｒ）ＴｉＯ3 ）等の高誘電率誘電体材料を用いることが
できる。
材料としてＢＩＴを用いたが、容量膜５０４を構成する
材料としては、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 ）にさ
らにＬａを付加したＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、
Ｔｉ）Ｏ3 ）や、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），
（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ（ＳｒＴ
ｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＩＴ（Ｂｉ4 Ｔ
ｉ3 Ｏ12）等の強誘電体材料や、ＢＳＴ（（Ｂａ、Ｓ
ｒ）ＴｉＯ3 ）等の高誘電率誘電体材料を用いることが
できる。
【０１２６】本実施形態の図１２（ｂ）においては、強
誘電体キャパシタが形成される領域の下方には、シリコ
ン酸化膜５０２と、Ｓｉ基板５０１だけが存在している
構造が示されているが、通常のＭＯＳプロセスやバイポ
ーラプロセスを用いる場合には、トランジスタのソース
・ドレイン領域やコレクタ領域，ベース領域，エミッタ
領域などが形成されている。
誘電体キャパシタが形成される領域の下方には、シリコ
ン酸化膜５０２と、Ｓｉ基板５０１だけが存在している
構造が示されているが、通常のＭＯＳプロセスやバイポ
ーラプロセスを用いる場合には、トランジスタのソース
・ドレイン領域やコレクタ領域，ベース領域，エミッタ
領域などが形成されている。
【０１２７】（第６の実施形態）次に、ＳｉＣ／ＳｉＧ
ｅ／Ｓｉヘテロ接合を有する相補型ＨＤＴＭＯＳデバイ
ス（Heterojunction Dynamic Threshold Voltage MOSFE
T ）の例である第６の実施形態について説明する。本実
施形態においては、ｎチャネル用のチャネル領域をＳｉ
Ｃ／ＳｉＧｅヘテロ接合部により構成し、ｐチャネル用
のチャネル領域をＳｉＧｅ／Ｓｉヘテロ接合部により構
成する。なお、本発明では、ゲート絶縁膜がシリコン酸
化膜以外の絶縁膜、例えばシリコン窒化膜、シリコン酸
窒化膜、高誘電体膜等である場合にも、便宜上、「ＤＴ
ＭＯＳデバイス」という用語を用いる。したがって、本
発明におけるＤＴＭＯＳデバイス中のＭＩＳトランジス
タは、窒化膜や酸窒化膜などによって構成されるゲート
絶縁膜を備えていてもよいものとする。
ｅ／Ｓｉヘテロ接合を有する相補型ＨＤＴＭＯＳデバイ
ス（Heterojunction Dynamic Threshold Voltage MOSFE
T ）の例である第６の実施形態について説明する。本実
施形態においては、ｎチャネル用のチャネル領域をＳｉ
Ｃ／ＳｉＧｅヘテロ接合部により構成し、ｐチャネル用
のチャネル領域をＳｉＧｅ／Ｓｉヘテロ接合部により構
成する。なお、本発明では、ゲート絶縁膜がシリコン酸
化膜以外の絶縁膜、例えばシリコン窒化膜、シリコン酸
窒化膜、高誘電体膜等である場合にも、便宜上、「ＤＴ
ＭＯＳデバイス」という用語を用いる。したがって、本
発明におけるＤＴＭＯＳデバイス中のＭＩＳトランジス
タは、窒化膜や酸窒化膜などによって構成されるゲート
絶縁膜を備えていてもよいものとする。
【０１２８】図１３は、本発明の第６の実施形態の相補
型ＨＤＴＭＯＳデバイス（以下、ｃ−ＨＤＴＭＯＳデバ
イスという）の構造を示す断面図である。同図に示すよ
うに、本実施形態のｃ−ＨＤＴＭＯＳデバイスは、ｐ型
のＳｉ基板６１０と、Ｓｉ基板に酸素イオンを注入する
などの方法により形成された埋め込み酸化膜６１１と、
埋め込み酸化膜６１１の上に設けられたｎチャネル型Ｈ
ＤＴＭＯＳデバイス（ｎ−ＨＤＴＭＯＳデバイス）用の
半導体層６３０と、埋め込み酸化膜６１１の上に設けら
れたｐチャネル型ＨＤＴＭＯＳデバイス（ｐ−ＨＤＴＭ
ＯＳデバイス）用の半導体層６８０とを有している。半
導体層６３０，６８０は、それぞれ同時に形成された共
通の膜によって構成されている。
型ＨＤＴＭＯＳデバイス（以下、ｃ−ＨＤＴＭＯＳデバ
イスという）の構造を示す断面図である。同図に示すよ
うに、本実施形態のｃ−ＨＤＴＭＯＳデバイスは、ｐ型
のＳｉ基板６１０と、Ｓｉ基板に酸素イオンを注入する
などの方法により形成された埋め込み酸化膜６１１と、
埋め込み酸化膜６１１の上に設けられたｎチャネル型Ｈ
ＤＴＭＯＳデバイス（ｎ−ＨＤＴＭＯＳデバイス）用の
半導体層６３０と、埋め込み酸化膜６１１の上に設けら
れたｐチャネル型ＨＤＴＭＯＳデバイス（ｐ−ＨＤＴＭ
ＯＳデバイス）用の半導体層６８０とを有している。半
導体層６３０，６８０は、それぞれ同時に形成された共
通の膜によって構成されている。
【０１２９】半導体層６３０，６８０は、ＳＯＩ基板の
上部を構成する上部Ｓｉ膜６１２と、上部Ｓｉ膜６１２
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
たＳｉＧｅ（Ｓｉ1-x Ｇｅx ：ｘ＝０．４０）膜６１４
ａと、ＳｉＧｅ膜６１４ａの上にＵＨＶ−ＣＶＤ法によ
りエピタキシャル成長されたＳｉＣ（Ｓｉ1-y Ｃy ：ｙ
≒０．０２０）膜６１４ｂとから構成されている。ここ
で、埋め込み酸化膜６１１の厚さは約１００ｎｍであ
り、上部Ｓｉ膜６１２の厚みは約１００ｎｍであり、Ｓ
ｉＧｅ膜６１４ａの厚みは約１０ｎｍであり、ＳｉＣ膜
６１４ｂの厚みは約１０ｎｍである。
上部を構成する上部Ｓｉ膜６１２と、上部Ｓｉ膜６１２
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
たＳｉＧｅ（Ｓｉ1-x Ｇｅx ：ｘ＝０．４０）膜６１４
ａと、ＳｉＧｅ膜６１４ａの上にＵＨＶ−ＣＶＤ法によ
りエピタキシャル成長されたＳｉＣ（Ｓｉ1-y Ｃy ：ｙ
≒０．０２０）膜６１４ｂとから構成されている。ここ
で、埋め込み酸化膜６１１の厚さは約１００ｎｍであ
り、上部Ｓｉ膜６１２の厚みは約１００ｎｍであり、Ｓ
ｉＧｅ膜６１４ａの厚みは約１０ｎｍであり、ＳｉＣ膜
６１４ｂの厚みは約１０ｎｍである。
【０１３０】さらに、ｎ−ＨＤＴＭＯＳデバイスは、Ｓ
ｉ膜６１５の上に設けられたシリコン酸化膜からなるゲ
ート絶縁膜６１６と、ゲート絶縁膜６１６の上に設けら
れ高濃度のｎ型不純物（Ｐ，Ａｓなど）を含むポリシリ
コンからなるゲート電極６１７とを備えている。そし
て、半導体層６３０のうちゲート電極６１７の両側方に
位置する領域には高濃度のｎ型不純物を含むソース領域
６２０ａ及びドレイン領域６２０ｂが設けられている。
また、上部Ｓｉ膜６１２のうちソース領域６２０ａとド
レイン領域６２０ｂとの間の領域は、高濃度（約１×１
０19atoms ・ｃｍ -3）のｐ型不純物を含むＳｉボディ領
域６２２となっている。そして、ＳｉＧｅ膜６１４ａ，
ＳｉＣ膜６１４ｂのうちソース領域６２０ａとドレイン
領域６２０ｂとの間の領域は、比較的低濃度のｐ型不純
物を含むアンドープ層であるＳｉＧｅ−ｐチャネル領域
６２４ａ，ＳｉＣ−ｎチャネル領域６２４ｂとなってい
る。また、ゲート電極６１７とＳｉボディ領域６２２と
を電気的に接続する導体部材であるコンタクト６１８と
が設けられ、ゲート電極６１７の側面上にはシリコン酸
化膜からなるサイドウォール６２７が設けられている。
ｉ膜６１５の上に設けられたシリコン酸化膜からなるゲ
ート絶縁膜６１６と、ゲート絶縁膜６１６の上に設けら
れ高濃度のｎ型不純物（Ｐ，Ａｓなど）を含むポリシリ
コンからなるゲート電極６１７とを備えている。そし
て、半導体層６３０のうちゲート電極６１７の両側方に
位置する領域には高濃度のｎ型不純物を含むソース領域
６２０ａ及びドレイン領域６２０ｂが設けられている。
また、上部Ｓｉ膜６１２のうちソース領域６２０ａとド
レイン領域６２０ｂとの間の領域は、高濃度（約１×１
０19atoms ・ｃｍ -3）のｐ型不純物を含むＳｉボディ領
域６２２となっている。そして、ＳｉＧｅ膜６１４ａ，
ＳｉＣ膜６１４ｂのうちソース領域６２０ａとドレイン
領域６２０ｂとの間の領域は、比較的低濃度のｐ型不純
物を含むアンドープ層であるＳｉＧｅ−ｐチャネル領域
６２４ａ，ＳｉＣ−ｎチャネル領域６２４ｂとなってい
る。また、ゲート電極６１７とＳｉボディ領域６２２と
を電気的に接続する導体部材であるコンタクト６１８と
が設けられ、ゲート電極６１７の側面上にはシリコン酸
化膜からなるサイドウォール６２７が設けられている。
【０１３１】また、ｐ−ＨＤＴＭＯＳデバイスは、Ｓｉ
膜６１５の上に設けられたシリコン酸化膜からなるゲー
ト絶縁膜６５６と、ゲート絶縁膜６５６の上に設けら
れ、高濃度のｐ型不純物（Ｂなど）を含むゲート電極６
５７とを備えている。そして、半導体層６８０のうちゲ
ート電極６５７の両側方に位置する領域には高濃度のｐ
型不純物を含むソース領域６６０ａ及びドレイン領域６
６０ｂが設けられている。また、上部Ｓｉ膜６１２のう
ちソース領域６６０ａとドレイン領域６６０ｂとの間の
領域は、高濃度（約１×１０19atoms ・ｃｍ-3）のｎ型
不純物を含むＳｉボディ領域６６２となっている。そし
て、ＳｉＧｅ膜６１４ａ，ＳｉＣ膜６１４ｂのうちソー
ス領域６６０ａとドレイン領域６６０ｂとの間の領域
は、比較的低濃度のｎ型不純物を含むアンドープ層であ
るＳｉＣ−ｎチャネル領域６２４ａ，ＳｉＧｅ−ｐチャ
ネル領域６２４ｂとなっている。また、ゲート電極６５
７とＳｉボディ領域６６２とを電気的に接続する導体部
材であるコンタクト６５８とが設けられ、ゲート電極６
５７の側面上にはシリコン酸化膜からなるサイドウォー
ル６６７が設けられている。
膜６１５の上に設けられたシリコン酸化膜からなるゲー
ト絶縁膜６５６と、ゲート絶縁膜６５６の上に設けら
れ、高濃度のｐ型不純物（Ｂなど）を含むゲート電極６
５７とを備えている。そして、半導体層６８０のうちゲ
ート電極６５７の両側方に位置する領域には高濃度のｐ
型不純物を含むソース領域６６０ａ及びドレイン領域６
６０ｂが設けられている。また、上部Ｓｉ膜６１２のう
ちソース領域６６０ａとドレイン領域６６０ｂとの間の
領域は、高濃度（約１×１０19atoms ・ｃｍ-3）のｎ型
不純物を含むＳｉボディ領域６６２となっている。そし
て、ＳｉＧｅ膜６１４ａ，ＳｉＣ膜６１４ｂのうちソー
ス領域６６０ａとドレイン領域６６０ｂとの間の領域
は、比較的低濃度のｎ型不純物を含むアンドープ層であ
るＳｉＣ−ｎチャネル領域６２４ａ，ＳｉＧｅ−ｐチャ
ネル領域６２４ｂとなっている。また、ゲート電極６５
７とＳｉボディ領域６６２とを電気的に接続する導体部
材であるコンタクト６５８とが設けられ、ゲート電極６
５７の側面上にはシリコン酸化膜からなるサイドウォー
ル６６７が設けられている。
【０１３２】さらに、基板上には、層間絶縁膜６９０
と、層間絶縁膜６９０を貫通してソース・ドレイン領域
６２０ａ，６２０ｂ，６６０ａ，６６０ｂに接触するコ
ンタクト６９１と、コンタクト６９１に接続されて層間
絶縁膜６９０の上に延びるソース・ドレイン電極６９２
とが設けられている。
と、層間絶縁膜６９０を貫通してソース・ドレイン領域
６２０ａ，６２０ｂ，６６０ａ，６６０ｂに接触するコ
ンタクト６９１と、コンタクト６９１に接続されて層間
絶縁膜６９０の上に延びるソース・ドレイン電極６９２
とが設けられている。
【０１３３】本実施形態の相補型ＨＤＴＭＯＳデバイス
の製造工程においては、ＳＯＩ基板の一部である上部Ｓ
ｉ膜は、結晶成長前にあらかじめイオン注入により濃度
が約１×１０19atoms ・ｃｍ-3の不純物がドープされた
ｐ+ Ｓｉ層（ｎ−ＨＤＴＭＯＳデバイス領域）とｎ+ Ｓ
ｉ層（ｐ−ＨＤＴＭＯＳデバイス領域）とになってお
り、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長された
Ｓｉバッファ層、ＳｉＣ膜，ＳｉＧｅ膜、Ｓｉキャップ
層は、いずれもａｓ−ｇｒｏｗｎの状態では、不純物が
ドープされていないアンドープ層となっている。
の製造工程においては、ＳＯＩ基板の一部である上部Ｓ
ｉ膜は、結晶成長前にあらかじめイオン注入により濃度
が約１×１０19atoms ・ｃｍ-3の不純物がドープされた
ｐ+ Ｓｉ層（ｎ−ＨＤＴＭＯＳデバイス領域）とｎ+ Ｓ
ｉ層（ｐ−ＨＤＴＭＯＳデバイス領域）とになってお
り、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長された
Ｓｉバッファ層、ＳｉＣ膜，ＳｉＧｅ膜、Ｓｉキャップ
層は、いずれもａｓ−ｇｒｏｗｎの状態では、不純物が
ドープされていないアンドープ層となっている。
【０１３４】図１４（ａ），（ｂ）は、それぞれ順に、
ｎ−ＨＤＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイ
スにおけるＳｉＣ／ＳｉＧｅ／Ｓｉヘテロ接合部のビル
トインポテンシャルを示すエネルギーバンド図である。
図１４（ａ）に示すように、ｎ−ＨＤＴＭＯＳデバイス
において、ＳｉＣ−ｎチャネル領域におけるＳｉＣ／Ｓ
ｉＧｅヘテロ接合部には、伝導帯端に大きなバンドオフ
セット（ヘテロ障壁）が形成されるので、ＳｉＣ層をｎ
チャネル用のチャネル領域として利用することができ
る。図１４（ｂ）に示すように、ＳｉＧｅ−ｐチャネル
領域におけるＳｉＣ／ＳｉＧｅヘテロ接合部には、価電
子帯端に大きなバンドオフセット（ヘテロ障壁）が形成
されるので、ＳｉＧｅ層をｐチャネル用のチャネル領域
として利用することができる。このように、電子，正孔
それぞれに対して、最もバンドオフセット値（ヘテロ障
壁の高さ）が大きくなるヘテロ接合構造を用いることに
より、ｎチャネル，ｐチャネル両方において、以下のよ
うに、ヘテロ接合の特徴を十分に引き出すことができ
る。
ｎ−ＨＤＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイ
スにおけるＳｉＣ／ＳｉＧｅ／Ｓｉヘテロ接合部のビル
トインポテンシャルを示すエネルギーバンド図である。
図１４（ａ）に示すように、ｎ−ＨＤＴＭＯＳデバイス
において、ＳｉＣ−ｎチャネル領域におけるＳｉＣ／Ｓ
ｉＧｅヘテロ接合部には、伝導帯端に大きなバンドオフ
セット（ヘテロ障壁）が形成されるので、ＳｉＣ層をｎ
チャネル用のチャネル領域として利用することができ
る。図１４（ｂ）に示すように、ＳｉＧｅ−ｐチャネル
領域におけるＳｉＣ／ＳｉＧｅヘテロ接合部には、価電
子帯端に大きなバンドオフセット（ヘテロ障壁）が形成
されるので、ＳｉＧｅ層をｐチャネル用のチャネル領域
として利用することができる。このように、電子，正孔
それぞれに対して、最もバンドオフセット値（ヘテロ障
壁の高さ）が大きくなるヘテロ接合構造を用いることに
より、ｎチャネル，ｐチャネル両方において、以下のよ
うに、ヘテロ接合の特徴を十分に引き出すことができ
る。
【０１３５】Ｓｉホモ構造を有するＤＴＭＯＳデバイス
に比べ、ＨＤＴＭＯＳデバイスにおいては、基板のバン
ドギャップよりも小さなバンドギャップを有する半導体
層をチャネルとして用いることで、しきい値電圧を下げ
て動作電圧範囲を拡大することができる。つまり、ヘテ
ロ障壁によって形成されるポテンシャル井戸には、低電
界の状態においてもキャリアが蓄積されるため、しきい
値電圧の低減化が実現でき、しきい値電圧の低減化によ
り、ボディ領域の不純物濃度を高めることが可能とな
る。さらに、ボディ領域の不純物濃度の高濃度化により
ボディ抵抗が低減されるため、ＣＲ遅延を抑制すること
ができ、高速動作が可能となる。また、ボディ領域の不
純物濃度の高濃度化によりショートチャネル効果を抑制
することができる。
に比べ、ＨＤＴＭＯＳデバイスにおいては、基板のバン
ドギャップよりも小さなバンドギャップを有する半導体
層をチャネルとして用いることで、しきい値電圧を下げ
て動作電圧範囲を拡大することができる。つまり、ヘテ
ロ障壁によって形成されるポテンシャル井戸には、低電
界の状態においてもキャリアが蓄積されるため、しきい
値電圧の低減化が実現でき、しきい値電圧の低減化によ
り、ボディ領域の不純物濃度を高めることが可能とな
る。さらに、ボディ領域の不純物濃度の高濃度化により
ボディ抵抗が低減されるため、ＣＲ遅延を抑制すること
ができ、高速動作が可能となる。また、ボディ領域の不
純物濃度の高濃度化によりショートチャネル効果を抑制
することができる。
【０１３６】また、本実施形態の特徴は、ｎ−ＨＤＴＭ
ＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイスにおいて、
ＳｉＣ層の上にＳｉキャップ層が設けられていない点で
ある。これにより、上述のＨＤＴＭＯＳデバイスの利点
に加えて、以下に述べるような格別の作用効果を発揮す
ることができる。
ＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイスにおいて、
ＳｉＣ層の上にＳｉキャップ層が設けられていない点で
ある。これにより、上述のＨＤＴＭＯＳデバイスの利点
に加えて、以下に述べるような格別の作用効果を発揮す
ることができる。
【０１３７】まず、ｎ−ＨＤＴＭＯＳデバイスにおいて
は、電子の閉じ込めに有利な伝導帯にヘテロ障壁を生じ
るため、通常のＳｉ単独からなるトランジスタに比べ、
しきい値電圧の低減が可能になり、大きな動作電圧範囲
を確保できる。また、この構造では、Ｓｉキャップ層が
存在しないので、ＳｉＣ―ｎチャネル層は表面チャネル
となる。その結果、ｎ−ＨＤＴＭＯＳデバイスにおいて
は、一般的なヘテロ構造ＭＯＳで問題とされている寄生
チャネルが生じることはない。
は、電子の閉じ込めに有利な伝導帯にヘテロ障壁を生じ
るため、通常のＳｉ単独からなるトランジスタに比べ、
しきい値電圧の低減が可能になり、大きな動作電圧範囲
を確保できる。また、この構造では、Ｓｉキャップ層が
存在しないので、ＳｉＣ―ｎチャネル層は表面チャネル
となる。その結果、ｎ−ＨＤＴＭＯＳデバイスにおいて
は、一般的なヘテロ構造ＭＯＳで問題とされている寄生
チャネルが生じることはない。
【０１３８】また、ｐ−ＨＤＴＭＯＳデバイスにおいて
も、正孔（ホール）の閉じ込めに有利な価電子帯にヘテ
ロ障壁を生じるため、通常のＳｉ単独からなるトランジ
スタに比べ、しきい値電圧の低減が可能になり、大きな
動作電圧範囲を確保できる。
も、正孔（ホール）の閉じ込めに有利な価電子帯にヘテ
ロ障壁を生じるため、通常のＳｉ単独からなるトランジ
スタに比べ、しきい値電圧の低減が可能になり、大きな
動作電圧範囲を確保できる。
【０１３９】ここで、ＨＤＴＭＯＳデバイスにおいて、
ＳｉＣ層やＳｉＧｅ層の上にＳｉキャップ層を設けた場
合と、本発明のようにＳｉキャップ層を設けない場合と
のトランジスタ特性の相違について説明する。
ＳｉＣ層やＳｉＧｅ層の上にＳｉキャップ層を設けた場
合と、本発明のようにＳｉキャップ層を設けない場合と
のトランジスタ特性の相違について説明する。
【０１４０】図１９（ａ），（ｂ）は、それぞれ順に、
本実施形態のｃ−ＨＤＴＭＯＳデバイスにＳｉキャップ
層を設けたときのｎ−ＨＤＴＭＯＳデバイス及びｐ−Ｈ
ＤＴＭＯＳデバイスにおけるＳｉ／ＳｉＣ／ＳｉＧｅ／
Ｓｉヘテロ接合部のビルトインポテンシャルを示すエネ
ルギーバンド図である。ＳｉＣ層の上にＳｉキャップ層
を設けたヘテロ構造ＤＴＭＯＳデバイスでは、図１９
（ａ）に示すごとくｎチャネルがＳｉキャップ層の下方
に形成される埋め込みチャネルであるため、デバイスの
特性がＳｉキャップ層の厚さに大きく依存する。
本実施形態のｃ−ＨＤＴＭＯＳデバイスにＳｉキャップ
層を設けたときのｎ−ＨＤＴＭＯＳデバイス及びｐ−Ｈ
ＤＴＭＯＳデバイスにおけるＳｉ／ＳｉＣ／ＳｉＧｅ／
Ｓｉヘテロ接合部のビルトインポテンシャルを示すエネ
ルギーバンド図である。ＳｉＣ層の上にＳｉキャップ層
を設けたヘテロ構造ＤＴＭＯＳデバイスでは、図１９
（ａ）に示すごとくｎチャネルがＳｉキャップ層の下方
に形成される埋め込みチャネルであるため、デバイスの
特性がＳｉキャップ層の厚さに大きく依存する。
【０１４１】図２０は、ｐチャネルをＳｉＧｅにより構
成したＳｉ／ＳｉＧｅヘテロ構造ＤＴＭＯＳデバイスに
おいて、Ｓｉキャップ層の厚さを１ｎｍから１０ｎｍま
で変化させた時のＶｇ−Ｉｄ特性図である。このよう
に、Ｓｉキャップ層の膜厚の増大に伴い、しきい値電圧
の増加が生じる。ｎチャネル層としてＳｉＣを用いたヘ
テロ構造ＤＴＭＯＳデバイスにおいても同様のことが生
じる。これは、Ｓｉキャップ層の膜厚が厚くなることに
より、キャリアが蓄積されるチャネル層の位置がゲート
電極から遠くなるために、ゲート電極のポテンシャルの
変化がチャネル層に伝わりにくくなるためである。さら
に、Ｓｉキャップ層の膜厚が厚くなると、Ｓｉキャップ
層とゲート酸化膜の界面に発生する寄生チャネルが支配
的になるので、ヘテロ接合型のＤＴＭＯＳデバイス（Ｈ
ＤＴＭＯＳデバイス）のしきい値電圧がＳｉ層のみを用
いたＤＴＭＯＳデバイスのしきい値電圧と等しくなり、
ヘテロ接合構造を採用したことの利点が損なわれるとい
う問題がある。従って、ヘテロ接合構造の利点を引き出
すには、Ｓｉキャップ層膜厚はできるだけ薄くすること
が好ましい。
成したＳｉ／ＳｉＧｅヘテロ構造ＤＴＭＯＳデバイスに
おいて、Ｓｉキャップ層の厚さを１ｎｍから１０ｎｍま
で変化させた時のＶｇ−Ｉｄ特性図である。このよう
に、Ｓｉキャップ層の膜厚の増大に伴い、しきい値電圧
の増加が生じる。ｎチャネル層としてＳｉＣを用いたヘ
テロ構造ＤＴＭＯＳデバイスにおいても同様のことが生
じる。これは、Ｓｉキャップ層の膜厚が厚くなることに
より、キャリアが蓄積されるチャネル層の位置がゲート
電極から遠くなるために、ゲート電極のポテンシャルの
変化がチャネル層に伝わりにくくなるためである。さら
に、Ｓｉキャップ層の膜厚が厚くなると、Ｓｉキャップ
層とゲート酸化膜の界面に発生する寄生チャネルが支配
的になるので、ヘテロ接合型のＤＴＭＯＳデバイス（Ｈ
ＤＴＭＯＳデバイス）のしきい値電圧がＳｉ層のみを用
いたＤＴＭＯＳデバイスのしきい値電圧と等しくなり、
ヘテロ接合構造を採用したことの利点が損なわれるとい
う問題がある。従って、ヘテロ接合構造の利点を引き出
すには、Ｓｉキャップ層膜厚はできるだけ薄くすること
が好ましい。
【０１４２】しかし、Ｓｉキャップ層は、ＳｉＯ2 から
なる熱酸化膜を形成する際や、製造工程における洗浄処
理の際に膜減りするため、加工による膜減りを考慮した
厚みのマージンを確保しておく必要がある。例えば、ゲ
ート絶縁膜をＳｉＯ2 からなる厚み８ｎｍの熱酸化膜と
する場合、８ｎｍの４５％に相当する３．６ｎｍのＳｉ
キャップ層が消費される。洗浄工程においては、薬液の
濃度や温度によっても異なるが、１ｎｍ前後のＳｉキャ
ップ層が消費される。また、Ｓｉキャップ層が薄くなり
すぎ、熱酸化膜の形成する時に、ＳｉＣチャネル及びＳ
ｉＧｅチャネルまで熱酸化が進むと、ＳｉＣおよびＳｉ
Ｇｅの熱酸化膜はＳｉ熱酸化膜に比べて、絶縁性、耐圧
性などの信頼性が乏しいため、ゲートリーク電流やしき
い値変動の要因となる。
なる熱酸化膜を形成する際や、製造工程における洗浄処
理の際に膜減りするため、加工による膜減りを考慮した
厚みのマージンを確保しておく必要がある。例えば、ゲ
ート絶縁膜をＳｉＯ2 からなる厚み８ｎｍの熱酸化膜と
する場合、８ｎｍの４５％に相当する３．６ｎｍのＳｉ
キャップ層が消費される。洗浄工程においては、薬液の
濃度や温度によっても異なるが、１ｎｍ前後のＳｉキャ
ップ層が消費される。また、Ｓｉキャップ層が薄くなり
すぎ、熱酸化膜の形成する時に、ＳｉＣチャネル及びＳ
ｉＧｅチャネルまで熱酸化が進むと、ＳｉＣおよびＳｉ
Ｇｅの熱酸化膜はＳｉ熱酸化膜に比べて、絶縁性、耐圧
性などの信頼性が乏しいため、ゲートリーク電流やしき
い値変動の要因となる。
【０１４３】このように、Ｓｉキャップ層は、できるだ
け薄くする必要があるものの、実際には、加工の際のマ
ージンを確保しておく必要がある。しかし、熱酸化膜は
ゲート絶縁膜以外にも保護酸化膜として用いられるた
め、熱酸化工程は複数回行なわれる。さらに、洗浄工程
も複数回行なわれるため、Ｓｉキャップ層の加工マージ
ンの設定は難しく、実際には、Ｓｉキャップ層の膜厚を
正確に制御することはかなり困難である。さらに、各工
程においてＳｉキャップ層の消費にはバラツキが生じる
ことに加え、成膜時の膜厚バラツキも存在するため、こ
のＳｉキャップ層のバラツキがウェハ面内およびウェハ
間におけるデバイス特性のバラツキを生じさせる原因と
なる。
け薄くする必要があるものの、実際には、加工の際のマ
ージンを確保しておく必要がある。しかし、熱酸化膜は
ゲート絶縁膜以外にも保護酸化膜として用いられるた
め、熱酸化工程は複数回行なわれる。さらに、洗浄工程
も複数回行なわれるため、Ｓｉキャップ層の加工マージ
ンの設定は難しく、実際には、Ｓｉキャップ層の膜厚を
正確に制御することはかなり困難である。さらに、各工
程においてＳｉキャップ層の消費にはバラツキが生じる
ことに加え、成膜時の膜厚バラツキも存在するため、こ
のＳｉキャップ層のバラツキがウェハ面内およびウェハ
間におけるデバイス特性のバラツキを生じさせる原因と
なる。
【０１４４】さらに、図１９（ａ），（ｂ）に示すよう
に、ヘテロ構造ＤＴＭＯＳデバイスを用いて相補型電界
効果トランジスタを製作する場合には、ｎチャネル層，
ｐチャネル層，キャップ層の３層構造になるため、各層
の膜厚を正確に制御する必要がある。そのため、設計お
よび製作が複雑になるという問題がある。
に、ヘテロ構造ＤＴＭＯＳデバイスを用いて相補型電界
効果トランジスタを製作する場合には、ｎチャネル層，
ｐチャネル層，キャップ層の３層構造になるため、各層
の膜厚を正確に制御する必要がある。そのため、設計お
よび製作が複雑になるという問題がある。
【０１４５】それに対し、本実施形態においては、Ｓｉ
キャップ層を用いない構造であるため、製造が容易であ
るだけでなく、上述のようなキャップ層の膜厚変動に起
因した素子特性のバラツキを生じない。
キャップ層を用いない構造であるため、製造が容易であ
るだけでなく、上述のようなキャップ層の膜厚変動に起
因した素子特性のバラツキを生じない。
【０１４６】なお、本実施形態ではＳＯＩ基板上に形成
されたＤＴＭＯＳデバイスについて示したが、ＳＯＩ基
板を用いず、バルク基板を用いた場合にも同様の効果が
得られることは言うまでもない。
されたＤＴＭＯＳデバイスについて示したが、ＳＯＩ基
板を用いず、バルク基板を用いた場合にも同様の効果が
得られることは言うまでもない。
【０１４７】また、本実施形態では、ゲート絶縁膜とし
てＳｉＯ2 を用いているが、ＳｉＯ 2 よりも高い誘電率
を有する材料を用いることもできる。例えば、ＳｉＯ
Ｎ、Ｓｉ3 Ｎ4 、ＺｒＯ2 、ＨｆＯ2 ，Ｔａ2 Ｏ5 ，Ｐ
ＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3），ＰＬＺＴ（（Ｐｂ、
Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 ），ＳＢＴ（ＳｒＢｉ2 Ｔａ
2 Ｏ9 ），（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴ
Ｏ（ＳｒＴｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＳＴ
（（Ｂａ、Ｓｒ）ＴｉＯ3 ）及びＢＩＴ（Ｂｉ4Ｔｉ3
Ｏ12）などが高誘電率材料として挙げられる。このよう
な高誘電率材料を用いた場合、高い駆動力と、低しきい
値化とが実現でき、著効を発揮することができる。
てＳｉＯ2 を用いているが、ＳｉＯ 2 よりも高い誘電率
を有する材料を用いることもできる。例えば、ＳｉＯ
Ｎ、Ｓｉ3 Ｎ4 、ＺｒＯ2 、ＨｆＯ2 ，Ｔａ2 Ｏ5 ，Ｐ
ＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3），ＰＬＺＴ（（Ｐｂ、
Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 ），ＳＢＴ（ＳｒＢｉ2 Ｔａ
2 Ｏ9 ），（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴ
Ｏ（ＳｒＴｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＳＴ
（（Ｂａ、Ｓｒ）ＴｉＯ3 ）及びＢＩＴ（Ｂｉ4Ｔｉ3
Ｏ12）などが高誘電率材料として挙げられる。このよう
な高誘電率材料を用いた場合、高い駆動力と、低しきい
値化とが実現でき、著効を発揮することができる。
【０１４８】そして、ＳｉＯＮ、Ｓｉ3 Ｎ4 、ＺｒＯ
2 、ＨｆＯ2 ，Ｔａ2 Ｏ5 ，ＰＺＴ（Ｐｂ（Ｚｒ、Ｔ
ｉ）Ｏ3 ），ＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）
Ｏ3 ），ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），（ＳｒＢｉ
2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ（ＳｒＴｉＯ3 ），
ＢＴＯ（ＢａＴｉＯ3 ），ＢＳＴ（（Ｂａ、Ｓｒ）Ｔｉ
Ｏ 3 ）及びＢＩＴ（Ｂｉ4 Ｔｉ3 Ｏ12）などの高誘電率
材料からなるゲート絶縁膜をＣＶＤ，スパッタ等により
堆積した後に、上記第１〜第５の実施形態で説明したよ
うに、ゲート絶縁膜にミリ波照射処理を行なうことによ
り、リーク特性や誘電率特性のよいゲート絶縁膜を形成
することができる。
2 、ＨｆＯ2 ，Ｔａ2 Ｏ5 ，ＰＺＴ（Ｐｂ（Ｚｒ、Ｔ
ｉ）Ｏ3 ），ＰＬＺＴ（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）
Ｏ3 ），ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ），（ＳｒＢｉ
2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ（ＳｒＴｉＯ3 ），
ＢＴＯ（ＢａＴｉＯ3 ），ＢＳＴ（（Ｂａ、Ｓｒ）Ｔｉ
Ｏ 3 ）及びＢＩＴ（Ｂｉ4 Ｔｉ3 Ｏ12）などの高誘電率
材料からなるゲート絶縁膜をＣＶＤ，スパッタ等により
堆積した後に、上記第１〜第５の実施形態で説明したよ
うに、ゲート絶縁膜にミリ波照射処理を行なうことによ
り、リーク特性や誘電率特性のよいゲート絶縁膜を形成
することができる。
【０１４９】以上、ＳｉＣおよびＳｉＧｅをボディ領域
との間でヘテロ接合を形成するチャネルの材料として用
いた場合を例にとって、本発明の実施形態を説明した
が、他の半導体材料を用いてヘテロ接合を形成した場合
にも同様の効果を発揮することができる。
との間でヘテロ接合を形成するチャネルの材料として用
いた場合を例にとって、本発明の実施形態を説明した
が、他の半導体材料を用いてヘテロ接合を形成した場合
にも同様の効果を発揮することができる。
【０１５０】（第７の実施形態）本実施形態において
は、ＳｉＧｅ／ＳｉＣ／Ｓｉヘテロ接合を有する相補型
ＨＤＴＭＯＳデバイスの例である第７の実施形態につい
て説明する。本実施形態においては、ｐチャネル用のチ
ャネル領域をＳｉＧｅ／ＳｉＣヘテロ接合部により構成
し、ｎチャネル用のチャネル領域をＳｉＣ／Ｓｉヘテロ
接合部により構成する。
は、ＳｉＧｅ／ＳｉＣ／Ｓｉヘテロ接合を有する相補型
ＨＤＴＭＯＳデバイスの例である第７の実施形態につい
て説明する。本実施形態においては、ｐチャネル用のチ
ャネル領域をＳｉＧｅ／ＳｉＣヘテロ接合部により構成
し、ｎチャネル用のチャネル領域をＳｉＣ／Ｓｉヘテロ
接合部により構成する。
【０１５１】図１５は、本実施形態の相補型ＨＤＴＭＯ
Ｓデバイスの構造を示す断面図である。同図に示すよう
に、本実施形態のｃ−ＨＤＴＭＯＳデバイスは、第６の
実施形態とは、ＳｉＣ膜６１４ｂと、ＳｉＧｅ膜６１４
ａとの上下関係が逆である点のみが異なる。
Ｓデバイスの構造を示す断面図である。同図に示すよう
に、本実施形態のｃ−ＨＤＴＭＯＳデバイスは、第６の
実施形態とは、ＳｉＣ膜６１４ｂと、ＳｉＧｅ膜６１４
ａとの上下関係が逆である点のみが異なる。
【０１５２】すなわち、本実施形態においては、第６実
施形態と同様に、ＳＯＩ基板上に、ｎチャネル型ＨＤＴ
ＭＯＳデバイス（ｎ−ＨＤＴＭＯＳデバイス）用の半導
体層６３０と、埋め込み酸化膜６１１の上に設けられた
ｐチャネル型ＨＤＴＭＯＳデバイス（ｐ−ＨＤＴＭＯＳ
デバイス）用の半導体層６８０とが設けられており、半
導体層６３０，６８０は、それぞれ同時に形成された共
通の膜によって構成されている。
施形態と同様に、ＳＯＩ基板上に、ｎチャネル型ＨＤＴ
ＭＯＳデバイス（ｎ−ＨＤＴＭＯＳデバイス）用の半導
体層６３０と、埋め込み酸化膜６１１の上に設けられた
ｐチャネル型ＨＤＴＭＯＳデバイス（ｐ−ＨＤＴＭＯＳ
デバイス）用の半導体層６８０とが設けられており、半
導体層６３０，６８０は、それぞれ同時に形成された共
通の膜によって構成されている。
【０１５３】そして、各半導体層６３０，６８０は、Ｓ
ＯＩ基板の上部を構成する上部Ｓｉ膜６１２と、上部Ｓ
ｉ膜６１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャ
ル成長されたＳｉＣ（Ｓｉ1-y Ｃy ：ｙ≒０．０２０）
膜６１４ｂと、ＳｉＣ膜６１４ｂの上にＵＨＶ−ＣＶＤ
法によりエピタキシャル成長されたＳｉＧｅ（Ｓｉ1- x
Ｇｅx ：ｘ＝０．４０）膜６１４ａとから構成されてい
る。ここで、埋め込み酸化膜６１１の厚さは約１００ｎ
ｍであり、上部Ｓｉ膜６１２の厚みは約１００ｎｍであ
り、ＳｉＧｅ膜６１４ａの厚みは約１０ｎｍであり、Ｓ
ｉＣ膜６１４ｂの厚みは約１０ｎｍである。
ＯＩ基板の上部を構成する上部Ｓｉ膜６１２と、上部Ｓ
ｉ膜６１２の上にＵＨＶ−ＣＶＤ法によりエピタキシャ
ル成長されたＳｉＣ（Ｓｉ1-y Ｃy ：ｙ≒０．０２０）
膜６１４ｂと、ＳｉＣ膜６１４ｂの上にＵＨＶ−ＣＶＤ
法によりエピタキシャル成長されたＳｉＧｅ（Ｓｉ1- x
Ｇｅx ：ｘ＝０．４０）膜６１４ａとから構成されてい
る。ここで、埋め込み酸化膜６１１の厚さは約１００ｎ
ｍであり、上部Ｓｉ膜６１２の厚みは約１００ｎｍであ
り、ＳｉＧｅ膜６１４ａの厚みは約１０ｎｍであり、Ｓ
ｉＣ膜６１４ｂの厚みは約１０ｎｍである。
【０１５４】そして、ｎ−ＨＤＴＭＯＳデバイスは、第
６の実施形態とほぼ同様の，ゲート絶縁膜６１６と、ゲ
ート電極６１７と、ソース領域６２０ａ及びドレイン領
域６２０ｂと、Ｓｉボディ領域６２２と、コンタクト６
１８と、サイドウォール６２７とを有している。そし
て、ＳｉＧｅ膜６１４ａ，ＳｉＣ膜６１４ｂのうちソー
ス領域６２０ａとドレイン領域６２０ｂとの間の領域
は、比較的低濃度のｐ型不純物を含むアンドープ層であ
るＳｉＧｅ−ｐチャネル領域６２４ａ，ＳｉＣ−ｎチャ
ネル領域６２４ｂとなっている。
６の実施形態とほぼ同様の，ゲート絶縁膜６１６と、ゲ
ート電極６１７と、ソース領域６２０ａ及びドレイン領
域６２０ｂと、Ｓｉボディ領域６２２と、コンタクト６
１８と、サイドウォール６２７とを有している。そし
て、ＳｉＧｅ膜６１４ａ，ＳｉＣ膜６１４ｂのうちソー
ス領域６２０ａとドレイン領域６２０ｂとの間の領域
は、比較的低濃度のｐ型不純物を含むアンドープ層であ
るＳｉＧｅ−ｐチャネル領域６２４ａ，ＳｉＣ−ｎチャ
ネル領域６２４ｂとなっている。
【０１５５】また、ｐ−ＨＤＴＭＯＳデバイスは、第６
の実施形態とほぼ同様の，ゲート絶縁膜６５６と、ゲー
ト電極６５７と、ソース領域６６０ａ及びドレイン領域
６６０ｂと、Ｓｉボディ領域６６２と、コンタクト６５
８と、サイドウォール６６７とを有している。そして、
ＳｉＧｅ膜６１４ａ，ＳｉＣ膜６１４ｂのうちソース領
域６６０ａとドレイン領域６６０ｂとの間の領域は、比
較的低濃度のｎ型不純物を含むアンドープ層であるＳｉ
Ｃ−ｎチャネル領域６６４ａ，ＳｉＧｅ−ｐチャネル領
域６６４ｂとなっている。
の実施形態とほぼ同様の，ゲート絶縁膜６５６と、ゲー
ト電極６５７と、ソース領域６６０ａ及びドレイン領域
６６０ｂと、Ｓｉボディ領域６６２と、コンタクト６５
８と、サイドウォール６６７とを有している。そして、
ＳｉＧｅ膜６１４ａ，ＳｉＣ膜６１４ｂのうちソース領
域６６０ａとドレイン領域６６０ｂとの間の領域は、比
較的低濃度のｎ型不純物を含むアンドープ層であるＳｉ
Ｃ−ｎチャネル領域６６４ａ，ＳｉＧｅ−ｐチャネル領
域６６４ｂとなっている。
【０１５６】本実施形態の相補型ＨＤＴＭＯＳデバイス
の製造工程は、基本的に第６の実施形態の相補型ＤＴＭ
ＯＳデバイスの製造工程と同じである。
の製造工程は、基本的に第６の実施形態の相補型ＤＴＭ
ＯＳデバイスの製造工程と同じである。
【０１５７】図１６（ａ），（ｂ）は、それぞれ順に、
ｎ−ＨＤＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイ
スにおけるＳｉＧｅ／ＳｉＣ／Ｓｉヘテロ接合部のビル
トインポテンシャルを示すエネルギーバンド図である。
図６（ａ）に示すように、ｎ−ＨＤＴＭＯＳデバイスに
おいて、ＳｉＣ−ｎチャネル領域におけるＳｉＧｅ／Ｓ
ｉＣヘテロ接合部には、伝導帯端に大きなバンドオフセ
ット（ヘテロ障壁）が形成されるので、ＳｉＣ層をｎチ
ャネル用のチャネル領域として利用することができる。
図６（ｂ）に示すように、ＳｉＧｅ−ｐチャネル領域に
おけるＳｉＧｅ／ＳｉＣヘテロ接合部には、価電子帯端
に大きなバンドオフセット（ヘテロ障壁）が形成される
ので、ＳｉＧｅ層をｐチャネル用のチャネル領域として
利用することができる。このように、電子，正孔それぞ
れに対して、最もバンドオフセット値（ヘテロ障壁の高
さ）が大きくなるヘテロ接合構造を用いることにより、
ｎチャネル，ｐチャネル両方において、以下のように、
ヘテロ接合の特徴を十分に引き出すことができる。
ｎ−ＨＤＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイ
スにおけるＳｉＧｅ／ＳｉＣ／Ｓｉヘテロ接合部のビル
トインポテンシャルを示すエネルギーバンド図である。
図６（ａ）に示すように、ｎ−ＨＤＴＭＯＳデバイスに
おいて、ＳｉＣ−ｎチャネル領域におけるＳｉＧｅ／Ｓ
ｉＣヘテロ接合部には、伝導帯端に大きなバンドオフセ
ット（ヘテロ障壁）が形成されるので、ＳｉＣ層をｎチ
ャネル用のチャネル領域として利用することができる。
図６（ｂ）に示すように、ＳｉＧｅ−ｐチャネル領域に
おけるＳｉＧｅ／ＳｉＣヘテロ接合部には、価電子帯端
に大きなバンドオフセット（ヘテロ障壁）が形成される
ので、ＳｉＧｅ層をｐチャネル用のチャネル領域として
利用することができる。このように、電子，正孔それぞ
れに対して、最もバンドオフセット値（ヘテロ障壁の高
さ）が大きくなるヘテロ接合構造を用いることにより、
ｎチャネル，ｐチャネル両方において、以下のように、
ヘテロ接合の特徴を十分に引き出すことができる。
【０１５８】本実施形態においても、第６の実施形態と
同様に、Ｓｉホモ構造を有するＤＴＭＯＳデバイスに比
べ、しきい値電圧の低減化により、ボディ領域の不純物
濃度を高めることが可能となる。さらに、ボディ領域の
不純物濃度の高濃度化によりボディ抵抗が低減されるた
め、ＣＲ遅延を抑制することができ、高速動作が可能と
なる。また、ボディ領域の不純物濃度の高濃度化により
ショートチャネル効果を抑制することができる。
同様に、Ｓｉホモ構造を有するＤＴＭＯＳデバイスに比
べ、しきい値電圧の低減化により、ボディ領域の不純物
濃度を高めることが可能となる。さらに、ボディ領域の
不純物濃度の高濃度化によりボディ抵抗が低減されるた
め、ＣＲ遅延を抑制することができ、高速動作が可能と
なる。また、ボディ領域の不純物濃度の高濃度化により
ショートチャネル効果を抑制することができる。
【０１５９】また、本実施形態においては、ｎ−ＨＤＴ
ＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイスにおい
て、ＳｉＧｅ層の上にＳｉキャップ層が設けられていな
いので、ＳｉＧｅ−ｐチャネル層は表面チャネルとな
る。その結果、ｐ−ＨＤＴＭＯＳデバイスにおいては、
一般的なヘテロ構造ＭＯＳで問題とされている寄生チャ
ネルが生じることはない。
ＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイスにおい
て、ＳｉＧｅ層の上にＳｉキャップ層が設けられていな
いので、ＳｉＧｅ−ｐチャネル層は表面チャネルとな
る。その結果、ｐ−ＨＤＴＭＯＳデバイスにおいては、
一般的なヘテロ構造ＭＯＳで問題とされている寄生チャ
ネルが生じることはない。
【０１６０】また、ｎ−ＨＤＴＭＯＳデバイスにおいて
も、電子の閉じ込めに有利な伝導帯にヘテロ障壁を生じ
るため、通常のＳｉ単独からなるトランジスタに比べ、
しきい値電圧の低減が可能になり、大きな動作電圧範囲
を確保できる。
も、電子の閉じ込めに有利な伝導帯にヘテロ障壁を生じ
るため、通常のＳｉ単独からなるトランジスタに比べ、
しきい値電圧の低減が可能になり、大きな動作電圧範囲
を確保できる。
【０１６１】また、Ｓｉキャップ層を用いない構造であ
るため、製造が容易であるだけでなく、キャップ層の膜
厚変動に起因した素子特性のバラツキを生じない。
るため、製造が容易であるだけでなく、キャップ層の膜
厚変動に起因した素子特性のバラツキを生じない。
【０１６２】なお、本実施形態においては、ＳＯＩ基板
上に形成したＤＴＭＯＳデバイスについて示したが、Ｓ
ＯＩ基板を用いず、バルク基板を用いた場合にも同様の
効果が得られることは言うまでもない。
上に形成したＤＴＭＯＳデバイスについて示したが、Ｓ
ＯＩ基板を用いず、バルク基板を用いた場合にも同様の
効果が得られることは言うまでもない。
【０１６３】また、本実施形態では、ゲート絶縁膜とし
てＳｉＯ2 を用いているが、ＳｉＯ 2 よりも高い誘電率
を有する材料を用いることもできる。例えば、ＳｉＯ
Ｎ、Ｓｉ3 Ｎ4 、ＺｒＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5 など
が高誘電率材料として挙げられる。このような高誘電率
材料を用いた場合、高い駆動力と、低しきい値化とが実
現でき、著効を発揮することができる。
てＳｉＯ2 を用いているが、ＳｉＯ 2 よりも高い誘電率
を有する材料を用いることもできる。例えば、ＳｉＯ
Ｎ、Ｓｉ3 Ｎ4 、ＺｒＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5 など
が高誘電率材料として挙げられる。このような高誘電率
材料を用いた場合、高い駆動力と、低しきい値化とが実
現でき、著効を発揮することができる。
【０１６４】そして、ＳｉＯ2 ，ＳｉＯＮ，Ｓｉ3 Ｎ
4 ，ＺｒＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5などの高誘電率材
料からなるゲート絶縁膜をＣＶＤ，スパッタ等により堆
積した後に、上記第１〜第５の実施形態で説明したよう
に、ゲート絶縁膜にミリ波照射処理を行なうことによ
り、リーク特性や誘電率特性のよいゲート絶縁膜を形成
することができる。
4 ，ＺｒＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5などの高誘電率材
料からなるゲート絶縁膜をＣＶＤ，スパッタ等により堆
積した後に、上記第１〜第５の実施形態で説明したよう
に、ゲート絶縁膜にミリ波照射処理を行なうことによ
り、リーク特性や誘電率特性のよいゲート絶縁膜を形成
することができる。
【０１６５】以上、ＳｉＣおよびＳｉＧｅをボディ領域
との間でヘテロ接合を形成するチャネルの材料として用
いた場合を例にとって、本発明の実施形態を説明した
が、他の半導体材料を用いてヘテロ接合を形成した場合
にも同様の効果を発揮することができる。
との間でヘテロ接合を形成するチャネルの材料として用
いた場合を例にとって、本発明の実施形態を説明した
が、他の半導体材料を用いてヘテロ接合を形成した場合
にも同様の効果を発揮することができる。
【０１６６】（第８の実施形態）次に、チャネル領域を
ＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）により構成した相
補型ＨＤＴＭＯＳデバイスの例である第８の実施形態に
ついて説明する。
ＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）により構成した相
補型ＨＤＴＭＯＳデバイスの例である第８の実施形態に
ついて説明する。
【０１６７】図１７は、本実施形態のＨＤＴＭＯＳデバ
イスの構造を示す断面図である。同図に示すように、本
実施形態のＨＤＴＭＯＳデバイスは、ｐ型のＳｉ基板７
１０と、Ｓｉ基板に酸素イオンを注入するなどの方法に
より形成された埋め込み酸化膜７１１と、埋め込み酸化
膜７１１の上に設けられたｎチャネル型ＨＤＴＭＯＳデ
バイス（ｎ−ＨＤＴＭＯＳデバイス）用の半導体層７３
０と、埋め込み酸化膜７１１の上に設けられたｐチャネ
ル型ＨＤＴＭＯＳデバイス（ｐ−ＨＤＴＭＯＳデバイ
ス）用の半導体層７８０とを有している。半導体層７３
０，７８０は、それぞれ同時に形成された共通の膜によ
って構成されている。
イスの構造を示す断面図である。同図に示すように、本
実施形態のＨＤＴＭＯＳデバイスは、ｐ型のＳｉ基板７
１０と、Ｓｉ基板に酸素イオンを注入するなどの方法に
より形成された埋め込み酸化膜７１１と、埋め込み酸化
膜７１１の上に設けられたｎチャネル型ＨＤＴＭＯＳデ
バイス（ｎ−ＨＤＴＭＯＳデバイス）用の半導体層７３
０と、埋め込み酸化膜７１１の上に設けられたｐチャネ
ル型ＨＤＴＭＯＳデバイス（ｐ−ＨＤＴＭＯＳデバイ
ス）用の半導体層７８０とを有している。半導体層７３
０，７８０は、それぞれ同時に形成された共通の膜によ
って構成されている。
【０１６８】半導体層７３０，７８０は、ＳＯＩ基板の
上部を構成する上部Ｓｉ膜７１２と、上部Ｓｉ膜７１２
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
たＳｉバッファ層７１３と、Ｓｉバッファ層７１３の上
にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳ
ｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ：ｘ≒０．１，ｙ≒
０．０４）膜７１４とから構成されている。ここで、埋
め込み酸化膜７１１の厚さは約１００ｎｍであり、上部
Ｓｉ膜７１２の厚みは約１００ｎｍであり、Ｓｉバッフ
ァ層７１３の厚みは約１０ｎｍであり、ＳｉＧｅＣ膜７
１４の厚みは約１５ｎｍである。
上部を構成する上部Ｓｉ膜７１２と、上部Ｓｉ膜７１２
の上にＵＨＶ−ＣＶＤ法によりエピタキシャル成長され
たＳｉバッファ層７１３と、Ｓｉバッファ層７１３の上
にＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳ
ｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ：ｘ≒０．１，ｙ≒
０．０４）膜７１４とから構成されている。ここで、埋
め込み酸化膜７１１の厚さは約１００ｎｍであり、上部
Ｓｉ膜７１２の厚みは約１００ｎｍであり、Ｓｉバッフ
ァ層７１３の厚みは約１０ｎｍであり、ＳｉＧｅＣ膜７
１４の厚みは約１５ｎｍである。
【０１６９】さらに、ｎ−ＨＤＴＭＯＳデバイスは、Ｓ
ｉ膜７１５の上に設けられたシリコン酸化膜からなるゲ
ート絶縁膜７１６と、ゲート絶縁膜７１６の上に設けら
れた高濃度のｎ型不純物を含むポリシリコンからなるゲ
ート電極７１７とを備えている。そして、半導体層７３
０のうちゲート電極７１７の両側方に位置する領域には
高濃度のｎ型不純物を含むソース領域７２０ａ及びドレ
イン領域７２０ｂが設けられている。また、上部Ｓｉ膜
７１２のうちソース領域７２０ａとドレイン領域７２０
ｂとの間の領域は、高濃度（約１×１０19atoms ・ｃｍ
-3）のｐ型不純物を含むＳｉボディ領域７２２となって
おり、Ｓｉバッファ層７１３のうちＳｉボディ領域７２
２の直上に位置する領域は、低濃度のｐ型不純物を含む
ｐ- Ｓｉ領域７２３となっている。そして、ＳｉＧｅＣ
膜７１４のうちソース領域７２０ａとドレイン領域７２
０ｂとの間の領域は、アンドープ層で低濃度のｐ型不純
物を含むＳｉＧｅＣチャネル領域７２４となっている。
また、ゲート電極７１７とＳｉボディ領域７２２とを電
気的に接続する導体部材であるコンタクト７１８とが設
けられ、ゲート電極７１７の側面上にはシリコン酸化膜
からなるサイドウォール７２７が設けられている。
ｉ膜７１５の上に設けられたシリコン酸化膜からなるゲ
ート絶縁膜７１６と、ゲート絶縁膜７１６の上に設けら
れた高濃度のｎ型不純物を含むポリシリコンからなるゲ
ート電極７１７とを備えている。そして、半導体層７３
０のうちゲート電極７１７の両側方に位置する領域には
高濃度のｎ型不純物を含むソース領域７２０ａ及びドレ
イン領域７２０ｂが設けられている。また、上部Ｓｉ膜
７１２のうちソース領域７２０ａとドレイン領域７２０
ｂとの間の領域は、高濃度（約１×１０19atoms ・ｃｍ
-3）のｐ型不純物を含むＳｉボディ領域７２２となって
おり、Ｓｉバッファ層７１３のうちＳｉボディ領域７２
２の直上に位置する領域は、低濃度のｐ型不純物を含む
ｐ- Ｓｉ領域７２３となっている。そして、ＳｉＧｅＣ
膜７１４のうちソース領域７２０ａとドレイン領域７２
０ｂとの間の領域は、アンドープ層で低濃度のｐ型不純
物を含むＳｉＧｅＣチャネル領域７２４となっている。
また、ゲート電極７１７とＳｉボディ領域７２２とを電
気的に接続する導体部材であるコンタクト７１８とが設
けられ、ゲート電極７１７の側面上にはシリコン酸化膜
からなるサイドウォール７２７が設けられている。
【０１７０】また、ｐ−ＨＤＴＭＯＳデバイスは、Ｓｉ
膜７１５の上に設けられたシリコン酸化膜からなるゲー
ト絶縁膜７５６と、ゲート絶縁膜７５６の上に設けられ
た高濃度のｐ型不純物を含むポリシリコンからなるゲー
ト電極７５７とを備えている。そして、半導体層７８０
のうちゲート電極７５７の両側方に位置する領域には高
濃度のｐ型不純物を含むソース領域７６０ａ及びドレイ
ン領域７６０ｂが設けられている。また、上部Ｓｉ膜７
１２のうちソース領域７６０ａとドレイン領域７６０ｂ
との間の領域は、高濃度（約１×１０19atoms ・ｃ
ｍ-3）のｎ型不純物を含むＳｉボディ領域７６２となっ
ており、Ｓｉバッファ層７１３のうちＳｉボディ領域７
６２の直上に位置する領域は、低濃度のｎ型不純物を含
むｎ- Ｓｉ領域７２６となっている。そして、ＳｉＧｅ
Ｃ膜７１４のうちソース領域７６０ａとドレイン領域７
６０ｂとの間の領域は、アンドープ層で低濃度のｎ型不
純物を含むＳｉＧｅＣチャネル領域７６４となってい
る。また、ゲート電極７５７とＳｉボディ領域７６２と
を電気的に接続する導体部材であるコンタクト７５８と
が設けられ、ゲート電極７５７の側面上にはシリコン酸
化膜からなるサイドウォール７６７が設けられている。
膜７１５の上に設けられたシリコン酸化膜からなるゲー
ト絶縁膜７５６と、ゲート絶縁膜７５６の上に設けられ
た高濃度のｐ型不純物を含むポリシリコンからなるゲー
ト電極７５７とを備えている。そして、半導体層７８０
のうちゲート電極７５７の両側方に位置する領域には高
濃度のｐ型不純物を含むソース領域７６０ａ及びドレイ
ン領域７６０ｂが設けられている。また、上部Ｓｉ膜７
１２のうちソース領域７６０ａとドレイン領域７６０ｂ
との間の領域は、高濃度（約１×１０19atoms ・ｃ
ｍ-3）のｎ型不純物を含むＳｉボディ領域７６２となっ
ており、Ｓｉバッファ層７１３のうちＳｉボディ領域７
６２の直上に位置する領域は、低濃度のｎ型不純物を含
むｎ- Ｓｉ領域７２６となっている。そして、ＳｉＧｅ
Ｃ膜７１４のうちソース領域７６０ａとドレイン領域７
６０ｂとの間の領域は、アンドープ層で低濃度のｎ型不
純物を含むＳｉＧｅＣチャネル領域７６４となってい
る。また、ゲート電極７５７とＳｉボディ領域７６２と
を電気的に接続する導体部材であるコンタクト７５８と
が設けられ、ゲート電極７５７の側面上にはシリコン酸
化膜からなるサイドウォール７６７が設けられている。
【０１７１】さらに、基板上には、層間絶縁膜７９０
と、層間絶縁膜７９０を貫通してソース・ドレイン領域
７２０ａ，７２０ｂ，７６０ａ，７６０ｂに接触するコ
ンタクト７９１と、コンタクト７９１に接続されて層間
絶縁膜７９０の上に延びるソース・ドレイン電極７９２
とが設けられている。
と、層間絶縁膜７９０を貫通してソース・ドレイン領域
７２０ａ，７２０ｂ，７６０ａ，７６０ｂに接触するコ
ンタクト７９１と、コンタクト７９１に接続されて層間
絶縁膜７９０の上に延びるソース・ドレイン電極７９２
とが設けられている。
【０１７２】本実施形態の相補型ＨＤＴＭＯＳデバイス
の製造工程においては、ＳＯＩ基板の一部である上部Ｓ
ｉ膜は、結晶成長前にあらかじめイオン注入により濃度
が約１×１０19atoms ・ｃｍ-3の不純物がドープされた
ｐ+ Ｓｉ層（ｎ−ＨＤＴＭＯＳデバイス領域）とｎ+ Ｓ
ｉ層（ｐ−ＨＤＴＭＯＳデバイス領域）とになってお
り、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長された
Ｓｉバッファ層、ＳｉＧｅＣ膜は、いずれもａｓ−ｇｒ
ｏｗｎの状態では、不純物がドープされていないアンド
ープ層となっている。そして、ＳｉＧｅＣ膜の上にＣＶ
Ｄ法によりシリコン酸化膜が堆積されており、このシリ
コン酸化膜がゲート絶縁膜となる。さらに、ゲート絶縁
膜の上に、高濃度のｎ型不純物がドープされたポリシリ
コンからなるｎ+ 型ゲート電極と、高濃度のｐ型不純物
がドープされたポリシリコンからなるｐ+ 型ゲート電極
とが形成される。その後、各ゲート電極の両側には、高
濃度のｎ型不純物がイオン注入されたｎ+ 型ソース・ド
レイン領域と、高濃度のｐ型不純物がドープされたｐ+
型ソース・ドレイン領域とが形成され、その上方にソー
ス電極・ドレイン電極がそれぞれ形成される。また、ゲ
ート電極とＳｉボディ領域とがコンタクトによって接続
されて、ＨＤＴＭＯＳデバイス構造が得られる。
の製造工程においては、ＳＯＩ基板の一部である上部Ｓ
ｉ膜は、結晶成長前にあらかじめイオン注入により濃度
が約１×１０19atoms ・ｃｍ-3の不純物がドープされた
ｐ+ Ｓｉ層（ｎ−ＨＤＴＭＯＳデバイス領域）とｎ+ Ｓ
ｉ層（ｐ−ＨＤＴＭＯＳデバイス領域）とになってお
り、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長された
Ｓｉバッファ層、ＳｉＧｅＣ膜は、いずれもａｓ−ｇｒ
ｏｗｎの状態では、不純物がドープされていないアンド
ープ層となっている。そして、ＳｉＧｅＣ膜の上にＣＶ
Ｄ法によりシリコン酸化膜が堆積されており、このシリ
コン酸化膜がゲート絶縁膜となる。さらに、ゲート絶縁
膜の上に、高濃度のｎ型不純物がドープされたポリシリ
コンからなるｎ+ 型ゲート電極と、高濃度のｐ型不純物
がドープされたポリシリコンからなるｐ+ 型ゲート電極
とが形成される。その後、各ゲート電極の両側には、高
濃度のｎ型不純物がイオン注入されたｎ+ 型ソース・ド
レイン領域と、高濃度のｐ型不純物がドープされたｐ+
型ソース・ドレイン領域とが形成され、その上方にソー
ス電極・ドレイン電極がそれぞれ形成される。また、ゲ
ート電極とＳｉボディ領域とがコンタクトによって接続
されて、ＨＤＴＭＯＳデバイス構造が得られる。
【０１７３】図１８（ａ），（ｂ）は、それぞれ順に、
ｎ−ＨＤＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイ
スにおけるＳｉＧｅＣ／Ｓｉヘテロ接合部のビルトイン
ポテンシャルを示すエネルギーバンド図である。図１８
（ａ）に示すように、ｎ−ＨＤＴＭＯＳデバイスにおい
て、ＳｉＧｅＣ−チャネル領域におけるＳｉＧｅＣ／Ｓ
ｉヘテロ接合部には、伝導帯端に大きなバンドオフセッ
ト（ヘテロ障壁）が形成されるので、ＳｉＧｅＣ層をｎ
チャネル用のチャネル領域として利用することができ
る。また、図１８（ｂ）に示すように、ＳｉＧｅＣ−チ
ャネル領域におけるＳｉＧｅＣ／Ｓｉヘテロ接合部に
は、価電子帯端にも大きなバンドオフセット（ヘテロ障
壁）が形成されるので、ＳｉＧｅＣ層をｐチャネル用の
チャネル領域として利用することができる。このよう
に、電子，正孔それぞれに対して、大きなバンドオフセ
ット値（ヘテロ障壁の高さ）を生じさせるヘテロ接合構
造を用いることにより、ｎチャネル，ｐチャネル両方に
おいて、以下のように、ヘテロ接合の特徴を十分に引き
出すことができる。つまり、ＳｉＧｅＣ（Ｓｉ1-x-y Ｇ
ｅ x Ｃy ）／Ｓｉヘテロ接合部においては、Ｇｅ，Ｃの
含有率ｘ，ｙを適宜調整することにより、伝導帯端、価
電子帯端の両方にバンドオフセット（ヘテロ障壁）が形
成される。すなわち、単一のＳｉＧｅＣ（Ｓｉ1-x-y Ｇ
ｅx Ｃy ）層を利用して、電子がＳｉＧｅＣ層内に閉じ
込められてＳｉＧｅＣ層内を走行するｎチャネルと、ホ
ールがＳｉＧｅＣ層内に閉じ込められてＳｉＧｅＣ層内
を走行するｐチャネルとを形成することが可能となる。
ｎ−ＨＤＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイ
スにおけるＳｉＧｅＣ／Ｓｉヘテロ接合部のビルトイン
ポテンシャルを示すエネルギーバンド図である。図１８
（ａ）に示すように、ｎ−ＨＤＴＭＯＳデバイスにおい
て、ＳｉＧｅＣ−チャネル領域におけるＳｉＧｅＣ／Ｓ
ｉヘテロ接合部には、伝導帯端に大きなバンドオフセッ
ト（ヘテロ障壁）が形成されるので、ＳｉＧｅＣ層をｎ
チャネル用のチャネル領域として利用することができ
る。また、図１８（ｂ）に示すように、ＳｉＧｅＣ−チ
ャネル領域におけるＳｉＧｅＣ／Ｓｉヘテロ接合部に
は、価電子帯端にも大きなバンドオフセット（ヘテロ障
壁）が形成されるので、ＳｉＧｅＣ層をｐチャネル用の
チャネル領域として利用することができる。このよう
に、電子，正孔それぞれに対して、大きなバンドオフセ
ット値（ヘテロ障壁の高さ）を生じさせるヘテロ接合構
造を用いることにより、ｎチャネル，ｐチャネル両方に
おいて、以下のように、ヘテロ接合の特徴を十分に引き
出すことができる。つまり、ＳｉＧｅＣ（Ｓｉ1-x-y Ｇ
ｅ x Ｃy ）／Ｓｉヘテロ接合部においては、Ｇｅ，Ｃの
含有率ｘ，ｙを適宜調整することにより、伝導帯端、価
電子帯端の両方にバンドオフセット（ヘテロ障壁）が形
成される。すなわち、単一のＳｉＧｅＣ（Ｓｉ1-x-y Ｇ
ｅx Ｃy ）層を利用して、電子がＳｉＧｅＣ層内に閉じ
込められてＳｉＧｅＣ層内を走行するｎチャネルと、ホ
ールがＳｉＧｅＣ層内に閉じ込められてＳｉＧｅＣ層内
を走行するｐチャネルとを形成することが可能となる。
【０１７４】本実施形態によると、チャネル領域をＳｉ
ＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）によって構成すること
により、単一のＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）層
を利用して、電子がＳｉＧｅＣ層内に閉じ込められてＳ
ｉＧｅＣ層内を走行するｎチャネルと、ホールがＳｉＧ
ｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｐ
チャネルとを形成することが可能となり、ＳｉＧｅＣ／
Ｓｉヘテロ接合を有する相補型のＨＤＴＭＯＳデバイス
を実現することができる。
ＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）によって構成すること
により、単一のＳｉＧｅＣ（Ｓｉ1-x-y Ｇｅx Ｃy ）層
を利用して、電子がＳｉＧｅＣ層内に閉じ込められてＳ
ｉＧｅＣ層内を走行するｎチャネルと、ホールがＳｉＧ
ｅＣ層内に閉じ込められてＳｉＧｅＣ層内を走行するｐ
チャネルとを形成することが可能となり、ＳｉＧｅＣ／
Ｓｉヘテロ接合を有する相補型のＨＤＴＭＯＳデバイス
を実現することができる。
【０１７５】また、第６〜第７の実施形態と同様に、Ｓ
ｉホモ構造を有するＤＴＭＯＳデバイスに比べ、ＨＤＴ
ＭＯＳデバイスにおいては、基板のバンドギャップより
も小さなバンドギャップを有する半導体層をチャネルと
して用いることで、しきい値電圧を下げて動作電圧範囲
を拡大することができる。つまり、ヘテロ障壁によって
形成されるポテンシャル井戸には、低電界の状態におい
てもキャリアが蓄積されるため、しきい値電圧の低減化
が実現でき、しきい値電圧の低減化により、ボディ領域
の不純物濃度を高めることが可能となる。さらに、ボデ
ィ領域の不純物濃度の高濃度化によりボディ抵抗が低減
されるため、ＣＲ遅延を抑制することができ、高速動作
が可能となる。また、ボディ領域の不純物濃度の高濃度
化によりショートチャネル効果を抑制することができ
る。
ｉホモ構造を有するＤＴＭＯＳデバイスに比べ、ＨＤＴ
ＭＯＳデバイスにおいては、基板のバンドギャップより
も小さなバンドギャップを有する半導体層をチャネルと
して用いることで、しきい値電圧を下げて動作電圧範囲
を拡大することができる。つまり、ヘテロ障壁によって
形成されるポテンシャル井戸には、低電界の状態におい
てもキャリアが蓄積されるため、しきい値電圧の低減化
が実現でき、しきい値電圧の低減化により、ボディ領域
の不純物濃度を高めることが可能となる。さらに、ボデ
ィ領域の不純物濃度の高濃度化によりボディ抵抗が低減
されるため、ＣＲ遅延を抑制することができ、高速動作
が可能となる。また、ボディ領域の不純物濃度の高濃度
化によりショートチャネル効果を抑制することができ
る。
【０１７６】また、本実施形態の特徴は、ｎ−ＨＤＴＭ
ＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイスにおいて、
ＳｉＧｅＣ層の上にＳｉキャップ層が設けられていない
点である。これにより、上述のＨＤＴＭＯＳデバイスの
利点に加えて、後述するような格別の作用効果を発揮す
ることができる。
ＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイスにおいて、
ＳｉＧｅＣ層の上にＳｉキャップ層が設けられていない
点である。これにより、上述のＨＤＴＭＯＳデバイスの
利点に加えて、後述するような格別の作用効果を発揮す
ることができる。
【０１７７】まず、ｎ−ＨＤＴＭＯＳデバイスにおいて
は、伝導帯に電子の閉じ込めに有利なヘテロ障壁を生
じ、ｐ−ＨＤＴＭＯＳデバイスにおいては、価電子帯に
正孔（ホール）の閉じ込めに有利なヘテロ障壁を生じる
ため、通常のＳｉ単独からなるトランジスタに比べ、し
きい値電圧の低減が可能になり、大きな動作電圧範囲を
確保できる。
は、伝導帯に電子の閉じ込めに有利なヘテロ障壁を生
じ、ｐ−ＨＤＴＭＯＳデバイスにおいては、価電子帯に
正孔（ホール）の閉じ込めに有利なヘテロ障壁を生じる
ため、通常のＳｉ単独からなるトランジスタに比べ、し
きい値電圧の低減が可能になり、大きな動作電圧範囲を
確保できる。
【０１７８】また、この構造では、Ｓｉキャップ層が存
在しないので、ＳｉＧｅＣ−ｎチャネル層及びＳｉＧｅ
Ｃ−ｐチャネル層ともに表面チャネルとなる。その結
果、ｎ−ＨＤＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデ
バイスの双方において、一般的なヘテロ構造ＭＯＳで問
題とされている寄生チャネルが生じることはない。その
結果、電流駆動力の大きいトランジスタを得ることがで
きる。
在しないので、ＳｉＧｅＣ−ｎチャネル層及びＳｉＧｅ
Ｃ−ｐチャネル層ともに表面チャネルとなる。その結
果、ｎ−ＨＤＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデ
バイスの双方において、一般的なヘテロ構造ＭＯＳで問
題とされている寄生チャネルが生じることはない。その
結果、電流駆動力の大きいトランジスタを得ることがで
きる。
【０１７９】また、Ｓｉキャップ層を用いない構造であ
るため、製造が容易であるだけでなく、キャップ層の膜
厚変動に起因した素子特性のバラツキを生じない。
るため、製造が容易であるだけでなく、キャップ層の膜
厚変動に起因した素子特性のバラツキを生じない。
【０１８０】なお、本実施形態ではＳＯＩ基板上に形成
したＤＴＭＯＳデバイスについて示したが、ＳＯＩ基板
を用いず、バルク基板を用いた場合にも同様の効果が得
られることは言うまでもない。
したＤＴＭＯＳデバイスについて示したが、ＳＯＩ基板
を用いず、バルク基板を用いた場合にも同様の効果が得
られることは言うまでもない。
【０１８１】また、本実施形態では、ゲート絶縁膜とし
てＳｉＯ2 を用いているが、ＳｉＯ 2 よりも高い誘電率
を有する材料を用いることもできる。例えば、ＳｉＯ
Ｎ、Ｓｉ3 Ｎ4 、ＺｒＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5 など
が高誘電率材料として挙げられる。このような高誘電率
材料を用いた場合、高い駆動力と、低しきい値化とが実
現できる。すなわち、高誘電率材料を用いることで、ビ
ルトインポテンシャルの曲がりがより急峻となることか
ら、しきい値電圧を低減し、ドレイン電流とボディ電流
の差をさらに拡大することができる。したがって、ボデ
ィ領域の不純物濃度をあげても、Ｓｉのみによって構成
されるＭＯＳトランジスタと同程度のしきい値電圧に設
定することができる。その結果、本実施形態のＨＤＴＭ
ＯＳデバイスにより、ボディ抵抗が低減され、ボディ領
域の電位がチャネル領域に効果的に伝わるので、ＣＲ遅
延による動作速度の制限が緩和される。
てＳｉＯ2 を用いているが、ＳｉＯ 2 よりも高い誘電率
を有する材料を用いることもできる。例えば、ＳｉＯ
Ｎ、Ｓｉ3 Ｎ4 、ＺｒＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5 など
が高誘電率材料として挙げられる。このような高誘電率
材料を用いた場合、高い駆動力と、低しきい値化とが実
現できる。すなわち、高誘電率材料を用いることで、ビ
ルトインポテンシャルの曲がりがより急峻となることか
ら、しきい値電圧を低減し、ドレイン電流とボディ電流
の差をさらに拡大することができる。したがって、ボデ
ィ領域の不純物濃度をあげても、Ｓｉのみによって構成
されるＭＯＳトランジスタと同程度のしきい値電圧に設
定することができる。その結果、本実施形態のＨＤＴＭ
ＯＳデバイスにより、ボディ抵抗が低減され、ボディ領
域の電位がチャネル領域に効果的に伝わるので、ＣＲ遅
延による動作速度の制限が緩和される。
【０１８２】そして、ＳｉＯ2 ，ＳｉＯＮ，Ｓｉ3 Ｎ
4 ，ＺｒＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5などの高誘電率材
料からなるゲート絶縁膜をＣＶＤ，スパッタ等により堆
積した後に、上記第１〜第５の実施形態で説明したよう
に、ゲート絶縁膜にミリ波照射処理を行なうことによ
り、リーク特性や誘電率特性のよいゲート絶縁膜を形成
することができる。
4 ，ＺｒＯ2 ，ＨｆＯ2 ，Ｔａ2 Ｏ5などの高誘電率材
料からなるゲート絶縁膜をＣＶＤ，スパッタ等により堆
積した後に、上記第１〜第５の実施形態で説明したよう
に、ゲート絶縁膜にミリ波照射処理を行なうことによ
り、リーク特性や誘電率特性のよいゲート絶縁膜を形成
することができる。
【０１８３】以上、ＳｉＧｅＣをボディ領域との間でヘ
テロ接合を形成するチャネルの材料として用いた場合を
例にとって、本発明の実施形態を説明したが、他の半導
体材料を用いてヘテロ接合を形成した場合にも同様の効
果を発揮することができる。
テロ接合を形成するチャネルの材料として用いた場合を
例にとって、本発明の実施形態を説明したが、他の半導
体材料を用いてヘテロ接合を形成した場合にも同様の効
果を発揮することができる。
【０１８４】（その他の実施形態）上記第３，第６〜第
８の実施形態においては、本発明のミリ波照射を行なう
誘電体膜（特に強誘電体膜，高誘電率誘電体膜）を容量
膜として有するキャパシタを、強誘電体メモリやＭＩＳ
ＦＥＴに配置する例について説明したが、本発明はかか
る実施形態に限定されるものではない。例えば、本発明
のミリ波照射を受けた誘電体膜を、ＤＲＡＭのストレー
ジノード−セルプレート間に介在する容量膜として、Ｒ
ＯＭ特にフラッシュメモリのフローティングゲート−コ
ントロールゲート間に介在する容量膜として、あるい
は、ＭＩＳ型容量素子，ＭＩＭ型容量素子等の容量素子
の容量膜として用いることができる。
８の実施形態においては、本発明のミリ波照射を行なう
誘電体膜（特に強誘電体膜，高誘電率誘電体膜）を容量
膜として有するキャパシタを、強誘電体メモリやＭＩＳ
ＦＥＴに配置する例について説明したが、本発明はかか
る実施形態に限定されるものではない。例えば、本発明
のミリ波照射を受けた誘電体膜を、ＤＲＡＭのストレー
ジノード−セルプレート間に介在する容量膜として、Ｒ
ＯＭ特にフラッシュメモリのフローティングゲート−コ
ントロールゲート間に介在する容量膜として、あるい
は、ＭＩＳ型容量素子，ＭＩＭ型容量素子等の容量素子
の容量膜として用いることができる。
【０１８５】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、強誘電体膜，高誘電率誘電体膜等の誘電体膜を有す
る半導体装置の製造方法として、誘電体膜を形成した
後、１ＧＨｚ以上で１００ＧＨｚ以下の電磁波を照射す
るようにしたので、基板上のデバイスに悪影響を与える
ことなく、リーク特性などの高い誘電体膜を有する半導
体装置の提供を図ることができる。
ば、強誘電体膜，高誘電率誘電体膜等の誘電体膜を有す
る半導体装置の製造方法として、誘電体膜を形成した
後、１ＧＨｚ以上で１００ＧＨｚ以下の電磁波を照射す
るようにしたので、基板上のデバイスに悪影響を与える
ことなく、リーク特性などの高い誘電体膜を有する半導
体装置の提供を図ることができる。
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に
おける半導体装置の製造工程のうち前半部分を示す断面
図である。
おける半導体装置の製造工程のうち前半部分を示す断面
図である。
【図２】（ａ），（ｂ）は、本発明の第１の実施形態に
おける半導体装置の製造工程のうち後半部分を示す断面
図である。
おける半導体装置の製造工程のうち後半部分を示す断面
図である。
【図３】（ａ），（ｂ）は、それぞれ順に、ミリ波照射
によって加熱されたＢＩＴ膜のＸ線回折写真図、及び高
速ランプ加熱炉によって加熱されたＢＩＴ膜のＸ線回折
写真図である。
によって加熱されたＢＩＴ膜のＸ線回折写真図、及び高
速ランプ加熱炉によって加熱されたＢＩＴ膜のＸ線回折
写真図である。
【図４】（ａ），（ｂ）は、それぞれ順に、ミリ波照射
によって加熱されたＢＩＴ膜の表面ＳＥＭ写真図、及び
高速ランプ加熱炉によって加熱されたＢＩＴ膜の表面Ｓ
ＥＭ写真図である。
によって加熱されたＢＩＴ膜の表面ＳＥＭ写真図、及び
高速ランプ加熱炉によって加熱されたＢＩＴ膜の表面Ｓ
ＥＭ写真図である。
【図５】（ａ）〜（ｃ）は、本発明の第２の実施形態に
おける半導体装置の製造工程のうち前半部分を示す断面
図である。
おける半導体装置の製造工程のうち前半部分を示す断面
図である。
【図６】（ａ），（ｂ）は、本発明の第２の実施形態に
おける半導体装置の製造工程のうち後半部分を示す断面
図である。
おける半導体装置の製造工程のうち後半部分を示す断面
図である。
【図７】（ａ）〜（ｃ）は、本発明の第３の実施形態に
おける半導体装置の製造工程のうち前半部分を示す断面
図である。
おける半導体装置の製造工程のうち前半部分を示す断面
図である。
【図８】（ａ），（ｂ）は、本発明の第３の実施形態に
おける半導体装置の製造工程のうち後半部分を示す断面
図である。
おける半導体装置の製造工程のうち後半部分を示す断面
図である。
【図９】（ａ）〜（ｃ）は、本発明の第４の実施形態に
おける半導体装置の製造工程のうち前半部分を示す断面
図である。
おける半導体装置の製造工程のうち前半部分を示す断面
図である。
【図１０】（ａ），（ｂ）は、本発明の第４の実施形態
における半導体装置の製造工程のうち後半部分を示す断
面図である。
における半導体装置の製造工程のうち後半部分を示す断
面図である。
【図１１】（ａ）〜（ｃ）は、本発明の第５の実施形態
における半導体装置の製造工程のうち前半部分を示す断
面図である。
における半導体装置の製造工程のうち前半部分を示す断
面図である。
【図１２】（ａ），（ｂ）は、本発明の第５の実施形態
における半導体装置の製造工程のうち後半部分を示す断
面図である。
における半導体装置の製造工程のうち後半部分を示す断
面図である。
【図１３】本発明の第６の実施形態の相補型ＨＤＴＭＯ
Ｓデバイスの構造を示す断面図である。
Ｓデバイスの構造を示す断面図である。
【図１４】（ａ），（ｂ）は、それぞれ順に、ｎ−ＨＤ
ＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイスにおけ
るＳｉＣ／ＳｉＧｅ／Ｓｉヘテロ接合部のビルトインポ
テンシャルを示すエネルギーバンド図である。
ＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイスにおけ
るＳｉＣ／ＳｉＧｅ／Ｓｉヘテロ接合部のビルトインポ
テンシャルを示すエネルギーバンド図である。
【図１５】本発明の第７の実施形態の相補型ＨＤＴＭＯ
Ｓデバイスの構造を示す断面図である。
Ｓデバイスの構造を示す断面図である。
【図１６】（ａ），（ｂ）は、それぞれ順に、ｎ−ＨＤ
ＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイスにおけ
るＳｉＧｅ／ＳｉＣ／Ｓｉヘテロ接合部のビルトインポ
テンシャルを示すエネルギーバンド図である。
ＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイスにおけ
るＳｉＧｅ／ＳｉＣ／Ｓｉヘテロ接合部のビルトインポ
テンシャルを示すエネルギーバンド図である。
【図１７】本発明の第８の実施形態のＨＤＴＭＯＳデバ
イスの構造を示す断面図である。
イスの構造を示す断面図である。
【図１８】（ａ），（ｂ）は、それぞれ順に、ｎ−ＨＤ
ＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイスにおけ
るＳｉＧｅＣ／Ｓｉヘテロ接合部のビルトインポテンシ
ャルを示すエネルギーバンド図である。
ＴＭＯＳデバイス及びｐ−ＨＤＴＭＯＳデバイスにおけ
るＳｉＧｅＣ／Ｓｉヘテロ接合部のビルトインポテンシ
ャルを示すエネルギーバンド図である。
【図１９】（ａ），（ｂ）は、それぞれ順に、本発明の
第６の実施形態のｃ−ＨＤＴＭＯＳデバイスにＳｉキャ
ップ層を設けたときのｎ−ＨＤＴＭＯＳデバイス及びｐ
−ＨＤＴＭＯＳデバイスにおけるＳｉ／ＳｉＣ／ＳｉＧ
ｅ／Ｓｉヘテロ接合部のビルトインポテンシャルを示す
エネルギーバンド図である。
第６の実施形態のｃ−ＨＤＴＭＯＳデバイスにＳｉキャ
ップ層を設けたときのｎ−ＨＤＴＭＯＳデバイス及びｐ
−ＨＤＴＭＯＳデバイスにおけるＳｉ／ＳｉＣ／ＳｉＧ
ｅ／Ｓｉヘテロ接合部のビルトインポテンシャルを示す
エネルギーバンド図である。
【図２０】ｐチャネルをＳｉＧｅにより構成したＳｉ／
ＳｉＧｅヘテロ構造ＤＴＭＯＳデバイスにおいて、Ｓｉ
キャップ層の厚さを１ｎｍから１０ｎｍまで変化させた
時のＶｇ−Ｉｄ特性図である。
ＳｉＧｅヘテロ構造ＤＴＭＯＳデバイスにおいて、Ｓｉ
キャップ層の厚さを１ｎｍから１０ｎｍまで変化させた
時のＶｇ−Ｉｄ特性図である。
【図２１】非特許文献１において提案されている従来の
ＤＴＭＯＳデバイスの構造を示す断面図である。
ＤＴＭＯＳデバイスの構造を示す断面図である。
１０１ Ｓｉ基板
１０２ シリコン酸化膜
１０３ 下部電極
１０３ｘ Ｐｔ膜
１０４ 下部シード層
１０４ｘ Ｔｉ膜
１０５ 容量膜
１０５ｘ ＰＺＴ膜
１０６ チャンバ
１０７ ミリ波導入口
１０８ ミリ波
１０９ 上部電極
１０９ｘ ＩｒＯ2 膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 27/08 １０２Ｃ
27/04 27/04 Ｃ
27/088 29/78 ６１７Ｔ
27/105 ６１７Ｖ
27/108 ３０１Ｇ
27/115 ３０１Ｂ
29/78
29/786
29/788
29/792
(72)発明者 三宅 正司
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(72)発明者 上田 路人
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(72)発明者 井上 彰
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(72)発明者 高木 剛
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(72)発明者 原 義博
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(72)発明者 久保 実
大阪府門真市大字門真1006番地 松下電
器産業株式会社内
(56)参考文献 特開 平３−22430（ＪＰ，Ａ)
特開 平10−41515（ＪＰ，Ａ)
特開 平11−283927（ＪＰ，Ａ)
特開 平６−291253（ＪＰ，Ａ)
特開 平１−140632（ＪＰ，Ａ)
特開 平11−233733（ＪＰ，Ａ)
特開 平８−335676（ＪＰ，Ａ)
特開2000−91576（ＪＰ，Ａ)
特開2001−210831（ＪＰ，Ａ)
国際公開00／32516（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/316
H01L 21/336
H01L 21/822
H01L 21/8234
H01L 21/8242
H01L 21/8247
H01L 27/04
H01L 27/088
H01L 27/105
H01L 27/108
H01L 27/115
H01L 29/78
H01L 29/786
H01L 29/788
H01L 29/792
Claims (15)
- 【請求項１】 誘電体膜を要素として含む半導体装置の
製造方法であって、 基板の上方に上記誘電体膜を形成する工程（ａ）と、 上記工程（ａ）の後で、上記誘電体膜の上方から、１Ｇ
Ｈｚ以上で１００ＧＨｚ以下の範囲にある電磁波を照射
する工程（ｂ）とを含み、 上記工程（ａ）の後で上記工程（ｂ）の前に、上記誘電
体膜の上に、上記誘電体膜よりも誘電率又は誘電損失が
大きいカバー膜を形成する工程と、 上記工程（ｂ）の後で、上記カバー膜を除去する工程と
をさらに含み、 上記工程（ｂ）においては、電磁波は上記誘電体膜およ
び上記カバー膜に吸収されて上記誘電体膜および上記カ
バー膜が加熱される 半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 上記工程（ｂ）では、上記基板の温度を５５０℃以下に
保持しつつ、上記電磁波を印加することを特徴とする半
導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 上記工程（ａ）の前に、下部導体膜を形成する工程をさ
らに含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 上記下部導体膜を形成する工程では、上記下部導体膜と
して、金属膜，ＩｒＯ 2 及びＲｕＯ2 のうちから選ばれ
る１又は２以上の材料によって構成される膜を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 上記下部導体膜を形成する工程の後で上記工程（ａ）の
前に、上記下部導体膜と上記誘電体膜との間に介在する
下部絶縁膜を形成する工程をさらに含むことを特徴とす
る半導体装置の製造方法。 - 【請求項６】 請求項１記載の半導体装置の製造方法に
おいて、 上記工程（ａ）の後で上記工程（ｂ）の前に、上記誘電
体膜を覆う上部導体膜を形成する工程をさらに含み、 上記工程（ｂ）は、上記上部導体膜によって上記誘電体
膜を覆った状態で行なわれることを特徴とする半導体装
置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 上記工程（ｂ）は、上記上部導体膜を電気的にアースし
て行なわれることを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項１記載の半導体装置の製造方法に
おいて、 上記工程（ａ）の後で上記工程（ｂ）の前に、上記誘電
体膜を覆う上部導体膜を形成した後、上部導体膜をパタ
ーニングして、上記誘電体膜のうち半導体装置の要素と
なる部分を少なくとも含む領域上に、上記上部導体膜の
一部を残す工程をさらに含み、 上記工程（ｂ）は、上記上部導体膜の上記一部を残した
状態で、上記誘電体膜の上記領域が局所的に加熱される
ように行なわれることを特徴とする半導体装置の製造方
法。 - 【請求項９】 請求項６記載の半導体装置の製造方法に
おいて、 上記上部導体膜を形成する工程は、上記上部導体膜とし
て、金属膜，ＩｒＯ2及びＲｕＯ2 のうちから選ばれる
１又は２以上の材料によって構成される膜を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項６記載の半導体装置の製造方法
において、 上記工程（ａ）の後で、上記上部導体膜を形成する工程
の前に、上記上部導体膜と上記誘電体膜との間に介在す
る上部絶縁膜を形成する工程をさらに含むことを特徴と
する半導体装置の製造方法。 - 【請求項１１】 請求項１記載の半導体装置の製造方法
において、 上記工程（ａ）の前に、厚み１０ｎｍ以下の下部シード
層を形成する工程をさらに備え、 上記工程（ａ）では、上記誘電体膜を上記下部シード層
に接触させるように形成し、 上記工程（ｂ）では、上記下部シード層を上記誘電体膜
の成長の種として機能させることを特徴とする半導体装
置の製造方法。 - 【請求項１２】 請求項１記載の半導体装置の製造方法
において、 上記工程（ａ）の後で上記工程（ｂ）の前に、厚み１０
ｎｍ以下の上部シード層を上記誘電体膜に接触させて形
成する工程をさらに備え、 上記工程（ｂ）では、上記上部シード層が上記誘電体膜
の成長の種として機能させることを特徴とする半導体装
置の製造方法。 - 【請求項１３】 請求項１記載の半導体装置の製造方法
において、 上記工程（ａ）では、上記誘電体膜として、ＰＺＴ（Ｐ
ｂ（Ｚｒ、Ｔｉ）Ｏ3），ＰＬＺＴ（（Ｐｂ、Ｌａ）
（Ｚｒ、Ｔｉ）Ｏ3 ），ＳＢＴ（ＳｒＢｉ2 Ｔａ 2 Ｏ
9 ），（ＳｒＢｉ2 （Ｎｂ、Ｔａ）2 Ｏ9 ），ＳＴＯ
（ＳｒＴｉＯ3 ），ＢＴＯ（ＢａＴｉＯ3 ），ＢＳＴ
（（Ｂａ、Ｓｒ）ＴｉＯ3 ）及びＢＩＴ（Ｂｉ4Ｔｉ3
Ｏ12）のうちから選ばれる１又は２以上の材料によって
構成される膜を形成することを特徴とする半導体装置の
製造方法。 - 【請求項１４】 請求項１記載の半導体装置の製造方法
において、 上記基板を構成する材料は、半導体，酸化シリコン，ガ
ラス及びセラミックのうちから選ばれる１又は２以上の
材料であることを特徴とする半導体装置の製造方法。 - 【請求項１５】 請求項１記載の半導体装置の製造方法
において、 上記工程（ｂ）では、１０ＧＨｚ以上で８０ＧＨｚ以下
の範囲にある電磁波を照射することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003000573A JP3496017B2 (ja) | 2001-04-03 | 2003-01-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-104102 | 2001-04-03 | ||
| JP2001104102 | 2001-04-03 | ||
| JP2001150719 | 2001-05-21 | ||
| JP2001-150719 | 2001-05-21 | ||
| JP2003000573A JP3496017B2 (ja) | 2001-04-03 | 2003-01-06 | 半導体装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002098938A Division JP2003046068A (ja) | 2001-04-03 | 2002-04-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003264187A JP2003264187A (ja) | 2003-09-19 |
| JP3496017B2 true JP3496017B2 (ja) | 2004-02-09 |
Family
ID=29219433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003000573A Expired - Fee Related JP3496017B2 (ja) | 2001-04-03 | 2003-01-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3496017B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252069A (ja) * | 2004-03-05 | 2005-09-15 | Tdk Corp | 電子デバイス及びその製造方法 |
| US8604547B2 (en) | 2005-02-10 | 2013-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Memory element and semiconductor device |
| JP5347381B2 (ja) | 2008-08-28 | 2013-11-20 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2012084602A (ja) * | 2010-10-07 | 2012-04-26 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置システム |
| US8866271B2 (en) | 2010-10-07 | 2014-10-21 | Hitachi Kokusai Electric Inc. | Semiconductor device manufacturing method, substrate processing apparatus and semiconductor device |
-
2003
- 2003-01-06 JP JP2003000573A patent/JP3496017B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003264187A (ja) | 2003-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7170110B2 (en) | Semiconductor device and method for fabricating the same | |
| US9590100B2 (en) | Semiconductor devices containing an epitaxial perovskite/doped strontium titanate structure | |
| US6015990A (en) | Semiconductor memory device and method of manufacturing the same | |
| EP1420414B1 (en) | Nonvolatile memory device utilising vertical nanotube | |
| KR100721469B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20230371274A1 (en) | Ferroelectric memory device | |
| JPH09139480A (ja) | 薄膜キャパシタおよびこれを用いた半導体記憶装置 | |
| US20090224301A1 (en) | Semiconductor memory device and method of manufacturing thereof | |
| US20080199975A1 (en) | Methods of forming a metal oxide layer pattern having a decreased line width of a portion thereof and methods of manufacturing a semiconductor device using the same | |
| US20060038217A1 (en) | Dielectric memory device and method for fabricating the same | |
| US7148532B2 (en) | Ferroelectric element and method of manufacturing ferroelectric element | |
| WO2006121566A2 (en) | Ultrascalable vertical mos transistor with planar contacts | |
| US20220367665A1 (en) | Method for forming semiconductor structure | |
| US6670668B2 (en) | Microelectronic structure, method for fabricating it and its use in a memory cell | |
| JP3496017B2 (ja) | 半導体装置及びその製造方法 | |
| US6291292B1 (en) | Method for fabricating a semiconductor memory device | |
| US20060003522A1 (en) | Semiconductor device substrate with embedded capacitor | |
| WO2021218112A1 (zh) | 半导体结构及其形成方法、存储器及其形成方法 | |
| JP3684059B2 (ja) | 半導体装置 | |
| CN113644063A (zh) | 半导体结构及其形成方法、存储器及其形成方法 | |
| US11699655B2 (en) | Transistor and fabrication method thereof | |
| US6762476B2 (en) | Dielectric element including oxide dielectric film and method of manufacturing the same | |
| JP2003046068A (ja) | 半導体装置 | |
| US6815224B2 (en) | Low-temperature processing of a ferroelectric strontium bismuth tantalate layer, and fabrication of ferroelectric components using the layer | |
| JPH0951074A (ja) | キャパシタを有する半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121121 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |