TW200301957A - Manufacturing method for semiconductor integrated circuit device - Google Patents

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TW200301957A TW091132063A TW91132063A TW200301957A TW 200301957 A TW200301957 A TW 200301957A TW 091132063 A TW091132063 A TW 091132063A TW 91132063 A TW91132063 A TW 91132063A TW 200301957 A TW200301957 A TW 200301957A
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Ryoichi Furukawa
Satoru Sakai
Tomoshi Yamamoto
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Hitachi Ltd
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200301957 ⑴ 玖、發明說明 網、先紐術、邮、實财式及赋簡單說明） 【發明所屬之技術領域] 本發明係關於丰導體積體電路裝置之製造技術，尤其 疋’可應用於在同一基板上形成閘極絕緣膜厚度不同之2 種以上MISFET(金屬絕緣半導體場效電晶體）之半導體積體 電路裝置上的有效技術相關。 【先前技術】 為了追求半導體積體電路裝置之高積體化、低消耗電力 化’半導體裝置之動作電壓逐代減少。此時，為了維持及 提升裝置性能，ΜISFET必須依據比例定律而辦細化，閘極 絕緣膜之厚度應不斷變薄。然而，例如CM0S邏輯大型積體 (LSI)(互補金氧半導體邏輯大型積體）等時，因為其内部電 路及輸出入電路之動作電壓不同，故需要閘極絕緣膜厚度 較厚之MISFET。 因為上述理由，近年來之半導體裝置不斷導入在同一基 板上形成閘極絕緣膜厚度不同之複數種MISFET的處理。例 如，日本特開2 0 0 0 - 1 8 8 3 3 8號公報即提出一種處理，係分別 在半導體基板之第1區域上形成由氧化矽構成之閘極絕緣 獏、以及在半導體基板之第2區域上形成由氮化矽或氧化鉅 構成之閘極絕緣膜的處理。 【發明内容】 本發明所卻解決之問題如下所示。 例如，閘極長度0· 2 μιη以下之MISFET，在氧化矽膜換算 下，要求3 nm左右之較薄膜厚的閘極絕緣膜。然而，採用 -6 - 200301957 (2) 發明說明願 氧化膜之 貝通流過 耗電力化 化矽構成 提升電流 可以考 矽之氧化 絕緣膜之 此時， 的前述半 膜形成部 然而， 面外露至 期間，半 石炭（C)等！ 使堆積其 又，因 面會形成 閘極絕緣 流驅動能 本發明 具有由高 可抑制在 然氧化獏 閘極絕緣膜的膜厚降至較薄之3 nm左右時，會使· 閘極絕緣膜之直接隧道電流增大，而產生從低消 觀點無法忽視之程度的閘極漏電流，因此，以氧 閘極絕緣膜之Μ I S F E T，在增加閘極絕緣膜電容及 驅動能力上有其限度。 慮選擇之對策上，就是使用相對電容率大於氮化 鈦（Ti〇2)、氧化铪（Hf〇2)等高介電質膜，增加閘極 物理膜厚。 在同一基板上形成閘極絕緣獏厚度不同之 導體裝置’必須導入下述處理，就是以高介電質
I 分閘極絕緣膜，且以氧化矽膜形成其他部分。 前述半導體裝置之製法中’因為從半導體基板表 形成由氮化矽或氧化钽構成之閘極絕緣膜為止之 導體基板之表面會曝露於大氣中，大氣中含有之 質（異物）會附著於前述半導體基板表面，而有會 上之問極纟e*緣膜的耐壓降低的問題。 為半導體基板表面曝露於大氣中，半導體基板表 自然氧化膜，即使在其上堆積高介電質膜來形成 膜，閘極絕緣膜之電容亦會降低，想要實現高電 力之南性成MISFET有其實質上的困難。 之目的就是提供一種技術，在丰導體基板上形成 介電質膜構成之閘極絕緣獏的MISFET之過程中， 半導體基板及閘極絕緣獏之界面形成非期望之自 (3)200301957 發明說明續頁; 本 發 明之其他 目的就是提供_種技術 ，在半導體 基 板 上' 形 成 具 有由向介 電質膜構成之閘極絕緣 獏的 MISFETt 過 中 可 提升前述 閑極絕緣膜之絕緣耐屋 〇 陳 本 發 明之前述 以及其他目的及新型特 徵，在本説 明 書 述 及 附錄圖面 有詳細說明。 [ 實 施 方式】 代 以 下 所示，係 以簡單方式針對本專利 申請之發明 中 輯 表 性 者進行說 明。 在 採 用以高介 電質膜當做閘極絕緣膜 之本發明| 導 積 體 電 路 裝置製造 方法中，具有除去半導 體基板表面 氧 矽 m 的 步驟、洗 淨前述半導體基板表面 的步驟、以 展 0 高 介 電 質 膜堆積於 前述半導體基板表面的 步驟，且在 洗 淨 前 述 半 導 體基板表 面後至堆積前述高介電 質膜為止之 期 間 會 使 前 述半導體 基板保持於惰性氣體環 境内，因而 前 述 閘 極 絕緣膜之 絕緣耐壓降低，且可防 止前述閘極 感 緣 之 電 容 降低而提 升電流驅動能力。 驟 本 發 明之半導 體積體電路裝置製造方 法，係具有 ：( a)^ 準 備主面具 有第1區域及第2區域之 矽基板；（b)资 0 1 藉 除 去 在前述矽 基板主面上形成之含自 然氧化膜在 内 的 薄 膜 > 使 前述矽基 板主面之矽層外露；（c (b； )步驟，在前^ 步 驟 後 ，在前述; 第1 吹層上形成相對電容率小於氮化矽縢1 絕 緣 m ;(d )步驟 ’保留前述第1區域之前述第1絕緣 0 擇 性 的 除去前述 苐2區域之前述弟1絕緣 膜，使前述第2隱 威 之 前 述 矽層外露 •第1 ;(e)步驟，在前述（d)步驟後，在前述 200301957 (4) 發明說明麵 區域之前述第1絕緣膜上、及前述第2區域之前述矽層上.形 成相對電容淬大於氮化矽膜之第2絕緣膜；（f)步驟，在前述 第2絕緣膜上形成第1導體層；以及（g)步驟，藉前述第1導體 層之圖案化，在前述第1區域之前述第2絕緣膜上，形成由 前述第1導體層構成之第1 MISFET的閘極，在前述第2區域 之前述第2絕緣膜上，形成由前述第1導體層構成之第2 MISFET的閘極；且，至少從前述（b)步驟至前述（e)步驟為 止，係在前述矽基板不會曝露於大氣之狀態下連續實施。 以下將參照圖面詳細說明本發明之實施形態。又，以說 明實施形態為目的之全部圖面中，對具有相同機能之構件 採用相同符號，並省略其重複說明。又，以下之實施形態 中，除了特別必要以外，原則上，不對同一或相同部分實 施重複說明。 (實施形態1 ) 本貫施形邊之CM0S-LSI係從降低電路之消耗電力的觀 點，以低電壓驅動構成内部電路之MISFET。因此，構成内 部電路之MISFET的閘極絕緣膜係由較薄之絕緣膜所構成。 另一方面，而會承受高電壓之外部輸出入（I/O)電路的 Μ I SFET，則因為必須確保閘極耐壓，故以較厚之絕緣層來 形成閘極絕緣膜。 以下係利用圖1〜圖19、依步驟順序來說明本實施形態之 CMOS-LSI的製造方法。又，表示CMOS-LSI之製造方法的半 導體基板剖面圖（圖1、圖2、圖5〜圖1 9)的左側區域係内部 電路區域’右側區域則係I / 0電路區域。 -9- (5) 200301957 發麵明顧 首先，如圖1所示，例如，在半導體基板（以下稱為基.板Η 形成元件分離溝2 ’前述基板1係由具有卜丨〇 〇(^程度之電 阻率的ρ型單晶矽所構成。元件分離溝2之形成上，係對元 件分離區域之基板1進行蝕刻並在形成溝後，右八古 從s有薄之内 部在内的基板1上以CVC法（化學蒸汽沉積法）堆積氧化石夕膜 3，其次，再以化學機械研磨法除去溝外部之氧化石夕膜3。' 其次，如圖2所示，實施基板1之熱氧化，在1 %六衣面上形
成膜厚10nm以下之較薄氧化矽膜7。接著，經由氧化石夕膜了 對基板1之一部分實施硼之離子植入、以及對其他—立 —部分 實施磷之離子植入後，實施基板1之熱處理，使前述雜質（删 及磷）擴散至基板1之内部，在n通道型M ISFET形成區域形成 Ρ型井4，在ρ通道型MISFET形成品域形成η型井5。此時，為 了控制MISFET之定限電壓，在ρ型井4之表面（通道形成區 域）實施硼之離子植入，在η型井5之表面（通道形成區域） 實施磷之離子植入。
其次，將前述基板1移至圖3所示之處理裝置100。此處理 裝置100之構成上係具有複數處理室、裝載機106、及卸載 機107的多腔式，複數之處理室則由蝕刻室101、氧化處理 室102、氮化處理室103、曝光處理室104、及成膜處理室1〇5 所構成。處理裝置100之中央部設有搬運系’具有以將晶圓 狀態之基板丨對前述各處理室執行搬入（搬出）為目的之機 械臂1 0 8。搬運系内部充填著氮或稀有氣體等惰性氣體，可 以在基板1不會接觸大氣之狀態下實施對各處理室之搬入 (搬出）。 -10- (6) (6)200301957 搬運至前述處理裝置100之晶圓狀態下的基板1，會被I. 置於裝載機106内，接著，在裝載機106内執行氣體置換後， 經由搬運系送往蝕刻室1 0 1。 如圖4所示，蝕刻室1〇1之構成上具有··含有以載置基板i 為目的之載置台201的腔室202、及設於腔室202之外部的電 裝產生部203。當基板1收容於腔室202内後，電漿產生部2〇3 會供應亂系氣體、或氟系氣體及氫之混合氣體，利用以# 波等形成之電漿使這些氣體分解，產生氟基、或氣基及氣 基’如圖5所示，分解及除去在基板1表面上形成之較薄的 氧化矽膜7。 i 如上所示，在具有和腔室202分離之電漿產生部2〇3的钱 刻室101中，分解及除去氧化矽膜7，可使基板1表面不易A 到电裝的傷害’故可抑制缺陷晶體導致之元件特性變動 又，氧化矽膜7之除去亦可利用氟酸等實施濕蝕刻，然而， 採用濕钱刻方式時，在除去氧化矽膜7後，必須以純水洗淨 基板1並進行乾燥，和前述乾式方式時相比，在除去氧化石夕 膜7後移至下一步驟之間的多腔化相當困難β 其次，從蝕刻室101取出除去氧化矽膜7之基板丨，並搬運 至氧化處理室102。其次，在氧化處理室1〇2内實施基板1 表面之濕式氧化，如圖6所示，在基板1(ρ型井4、^型井5) 之表面形成膜厚1〜4 nm程度的氧化矽膜6。此氧化碎膜^备 被當做MISFET之閘極絕緣膜的一部份，而前述MISFet則會 構成I/O電路。 如上面所述，從洗淨基板1表面開始至形成氧化石夕膜（閑 -11 - 200301957
⑺ 極絕緣膜）6為止之處理，因在基板}不會曝露於大氣中之狀 悲下實施，可使在除去氧化矽膜7後之基板丨表面上形成之 非期望自然'氧化膜的厚度極薄，而可獲得較薄且高品質之 氧化石夕膜（閘極絕緣膜）6。 其次，從氧化處理室102取出形成氧化矽膜6之基板丨，並 搬運至亂化處理室1〇3，實施基板}表面之氮化。利用此方 式，如圖7所示，氧化矽膜6會被氮化而成為氧氮化矽膜8。 氧化矽膜6之氮化處理方面，例如，在氮化處理室1〇3内供 應氨（_3)氣，以燈退火將基板工急速加熱至9〇(rc左右。氮 化處理亦可利用以氮為來源氣體之電漿處理。此時，使用 之4述钱刻室101若採用分離設置收容基板1之腔室2〇2、以 及產生電漿之電漿產生部203的方式，則可降低電漿對基板 1的傷害。 $述氮化處理並非必要步驟，然而，將氧化矽膜6改變成 氧氮化矽膜8’在後面步驟中，實施在氧氮化矽膜8之上部 隹積而介電質膜時，具有其和高介電質膜之界面有不易發 生氧化之優點。 其次’從氣化處理室103取出形成氧氮化矽膜8之基板i 並搬運至曝光處理室丨04，如圖8所示，以光阻膜40覆蓋基 板1表面之一部分（I/O電路區域）。圖上並未標示，曝光處 理至104之内部設有將光阻膜4〇旋塗於基板}表面之旋塗裝 置濟特定圖案複印至塗敷於基板1表面之光阻膜40上的曝 光裝置、對完成曝光處理之光阻膜40實施顯影的顯影裝 置、以及除去基板1表面之光阻膜40的灰化裝置。 -12- 200301957
(8) [mmmmmM 其次，將形成光阻膜40之基板1從曝光處理室1 04取出並 移至前述蝕刻室101，如圖9所示，除去未覆蓋光阻膜40之 區域（内部電路區域）的氧氮化碎膜8。 其次，將基板1從蝕刻室101移至曝光處理室104，利用灰 化處理除去光阻膜40後，再移至成膜處理室1〇5。如圖10 所示’在基板1上堆積氧化>6夕換算膜厚為2 nm〜5 nm程度之 高介電質膜9。此高介電質膜9除了當做構成内部電路之 MISFET的閘極絕緣膜使用以外，亦可當做構成I/O電路之 MISFET的閘極絕緣膜之一部分。 此時，前述高介電質膜9係由相對電容率大於氮化矽之材 料所構成的薄膜，更具體而言，就是相對電容率為8.0以上 之材料所構成的薄膜。具有如前述之高相對電容率的材料 如，氧化鈦（Ti02)、氧化铪（Hf 02)、氧化鋁（Al2〇3)、氧化 锆（Zr02)、氧化釕（Ru〇2)等。又，亦可使用ρζτ、PLT、PLZT、 PbTi03、Sr*Ti03、BaTi03、BST、SBT、或 Ta20 5 等鈣鈦礦型或 複合鈣鈦礦型晶體構造之高介電質或強介電質。高介電質 膜9之形成上，可以使用CVD法、喷濺法、或ALD(原子層沈 積）法等，然而，高介電質膜9為如氧化鈦膜時，則以
Tetraisoproxy Titanium (Ti(iso-〇C3H7)4)及氧做為來源 氣體之CVD法（成膜溫度400 °C程度）實施堆積。 一般’由如刖述金屬氧化物構成之高（強）介電質膜，因 剛成膜後之膜中會有缺氧等缺陷晶體，直接將其當做閘極 絕緣膜使用，會有閘極耐壓降低、漏電電流較大之虞慮。 因此，當有前述虞慮時，實施以介電質膜9之改質、晶化為 (9) (9)200301957 目的之熱處理。實施此熱處理時，首先將基板1移至氧化處， 理室102’在含氧之尚溫環境下實施基板1之熱處理。其次， 將基板1移至氮化處理室1〇3，在含氮之高溫環境下實施基 板1之熱處理。此時，為了儘量抑制高介電質膜9及其下層 之基板1(或氧氮化矽膜8)的界面產生非期望之氧化物氧 化處理室102内之熱處理應儘可能採較低之溫度。 利用到目前為止之步驟，在内部電路區域之基板丨表面上 形成由向介電質膜9構成之薄閘極絕緣膜仏，在1/〇電路區 域之基板1表面上形成由氧氮化矽膜8構成之厚閘極絕緣膜 9b。 如上面所述，本實施形態中，因在基板1上形成膜厚不同 之2種閘極絕緣膜9a、⑽時，採用處理裝置1〇〇，故基板^ 可以在不會曝露於大氣之狀態下實施連續處理，因而可形 成自然氧化膜成分之比例及異物附著量極少的高品質閘極 絕緣膜9 a、9 b。 其次’如圖11所示，在p型井4之上部會形成^型多晶石夕膜 1〇η，在η型井5之上部形成ρ型多晶矽膜10ρ。這些多晶石夕膜 (1〇η、1〇ρ)會被當做MISFET之閘極材料使用。 前述多晶矽膜（10η、10p)之形成上，係在基板1上以cVD 法堆積無摻雜之多晶矽膜，接著，利用以光阻膜為遮罩之 離子植入法，在ρ型井4之上部之多晶矽膜實施碌捧雜，在n 型井5之上部之多晶矽膜實施硼摻雜。 前述無#雜之多晶石夕膜的堆積上，可以利用前迷處理裝 置100之成膜處理室105來實施，亦可利用單獨之CV])裝置來 -14- 200301957 (10) ' ' i,，…* , …‘ 實施。在成獏處理室1 0 5内實施堆積時，形成閘極絕緣膜 9a 9b至堆積無摻雜之多晶矽膜為止的期間，因基板1不會 曝露於大氣中，故閘極絕緣膜9a ' 9b之表面不會形成非期 望之自然氧化膜，且可抑制異物附著的不良。 又’問極材料除了前述多晶矽膜（1 0 η、1 〇 P)以外，尚可 由如含有數％至數十％之Ge (鍺）的矽膜、多晶矽膜及高融點 金屬石夕化物膜之積層膜（複晶矽膜）、以及多晶矽膜及高融 點金屬膜之積層膜（複金屬膜）等導體膜所構成。 以了’係針對多晶矽膜（1 0 η、1 0 p)堆積後之步驟進行簡 單說明。 如圖12所示，以光阻膜41為遮罩，實施η型多晶矽膜10η 及pi多a曰石夕膜IQp之乾姓刻，在ρ型井4之上部形成由η型多 晶石夕膜10η構成之閘極1 In，在η型井5之上部形成由ρ型多晶 矽膜1 0 ρ構成之閘極11 ρ。 其次’除去光阻膜41後，如圖13所示，在閘極11η之兩侧 的Ρ型井4實施磷或砷之離子植入，形成低雜質濃度之η-型 半導體區域12,在閘極lip之兩側的η型井5實施硼之離子植 入，形成低雜質濃度之ρ_型半導體區域13。rT型半導體區域 12之形成，其目的係使η通道型MISFET具有LDD(輕摻雜汲 極）構造，ρ_型半導體區域1 3之形成，其目的則係使ρ通道 型MISFET具有LDD構造。 其次，如圖1 4所示，在閘極1 1 η、1 1 ρ之侧壁上形成侧壁 隔件1 4。側壁隔件1 4之形成，係以CVD法在基板1上堆積氮 化矽膜，接著，以異向實施氮化矽膜之蝕刻，保留閘極1 1 η、 •15· 200301957 00 發明 1 1 p之侧壁。 接著’在閘極lln之兩側的p型井4實施磷或钟之離子植 入，且在閘極1 Ip之兩側的η型井5實施硼之離子植入後，實 施基板1之熱處理’使該雜質擴散，在ρ型井4形成高雜質濃 度之η +型半導體區域（源極、汲極）16，在^型井5形成高雜 質濃度之Ρ +型半導體區域（源極、汲極）17。 其次，如圖1 5所示，針對在η+型半導體區域（源極、汲 極）16、ρ型半導體區域（源極、汲極）1了之各上部形成之問 極絕緣膜9a、9b進行蝕刻除去後，在基板i上以喷濺法堆積 始（Co)膜18a。或者，亦可以堆積Ti(鈦）膜來取代鍵膜iga。 接著，實施基板1之熱處理，使鈷膜18a及矽（基板1及閘 極Πη、lip)進行反應後，以濕姓刻除去未反應之始膜iga。 利用此方式，如圖16所示，在n +型半導體區域（源極、汲 極）16、p +型半導體區域（源極、汲極）17、及閘極1 in、11P 之各表面形成始石夕化物層18。利用在閘極lln、lip之表面 形成鈷矽化物層1 8，可使閘極1 1 η、1 1 p成為多晶矽膜（1 〇 n 或10ρ)及鈷矽化物層18之積層膜（複晶矽膜）。 利用到目前為止之步驟，可分別完成構成内部電路之η 通道型MISFEKQiO及ρ通道型MISFET(QPl)、及構成I/O電路 之 η通道型 MISFET(Qn2)及 p通道型 MISFET(Qp2)。 其次，如圖17所示，以CVD法在基板1堆積氮化矽膜19並 在氮化矽膜19之上部以CVD法堆積氧化矽膜20後，如圖18 所示，將在氧化矽膜20之上部形成的光阻膜42當做遮罩， 實施氧化矽膜2 0及其下層之氮化矽膜1 9的乾蝕刻，而在n + 200301957
(12) 型半導體區域（源極、沒極）1 6及p+型半導體區域（源極、沒-極）1 7之上部分別形成接觸孔2 1。 在除去光阻膜42後，如圖19所示，在含接觸孔21之内部 的氧化矽膜20上’以CVD法或喷濺法堆積鎢（ff)膜，接著， 以光阻膜為遮罩實施此鎢膜之乾姓刻，在氧化石夕膜2〇之上 部形成鶴配線2 2〜2 8。 其後，在鎢配線22〜28之上部利用層間絕緣膜形成複數層 之配線，圖上省略此部分之圖示。 如上面所述，利用本實施形態，可防止大氣中含有之碳 (C)等雜質（異物）混入基板1及閘極絕緣膜9 a、9 b之界面， 亦可抑制非期望之自然氧化膜的形成。構成内部電路之 Μ I S F E T ( Q n i、Q p i )，可利用此方式來抑制其隧道漏電流，同 時，可確保驅動能力。又，構成I/O電路之MISFET(Qn2、， 可利用此方式以氧IL化石夕膜8及高介電質膜9之積層膜來形 成閘極絕緣膜9 b ’而可確保高電壓動作時之信賴性。 (實施形態2) 本實施形態係適合置換閘極型之MISFET，參照圖20〜圖29 說明其製造步驟。 首先，如圖20所示，在由p型單晶矽所構成之基板1上形 成元件分離溝2後，在基板1表面以熱氧化或CVD法堆積氧化 矽膜5 0。 接著，如圖21所示’實施利用CVD法堆積於基板1上之無 摻雜多晶石夕膜的圖案化’在形成閘極之區域形成虛擬閘極 51 〇 -17- 200301957 ⑼ 發明說明賴 其次’如圖2 2所示，以鱗之離子植入在虛擬閘極5 1之兩 侧的基板1上形成低雜質濃度的n-型半導體區域52，以及在 虛擬閘極5 1之側壁形成由氧化矽構成之側壁隔件5 3後，利 用填之離子植入，在虛擬閘極51之兩側的基板1上形成高雜 質濃度的n +型半導體區域（源極、汲極）54。 其次，如圖23所示，在基板1上以CVD法依序實施氮化矽 膜55及氧化矽膜56之堆積後，如圖24所示，以化學機械研 磨法除去氧化矽膜56之一部分及其下層之氮化矽膜55的一 部分’使虛擬閘極51之上面外露，接著，如圖25所示，以 蝕刻除去虛擬閘極5 1。 接著，將基板1移入前述圖3所示處理裝置1〇〇之蝕刻室 101，如圖26所示，對因除去虛擬閘極51而外露之區域的氧 化矽膜50進行蝕刻，使基板！表面露出。 接著，將基板1移至處理裝置1〇〇之成膜處理室1〇5，如圖 2 7所示，在因除去氧化矽膜50而外露之基板1表面、及氧化 矽膜56上堆積高介電質膜57後，如圖28所示，在高介電質 膜57之上部堆積W膜58。 接著’將基板1從處理裝置1〇〇移出·，以化學機械研磨法 除去氧化石夕膜56上部之w膜58、及高介電質膜57，形成由W 膜5 8構成之閘極5 9 ’並在閘極5 9之側壁及底部形成由高介 電質膜5 7構成之閘極絕緣膜6 〇。利用到目前為止之步驟， 可以在基板1上形成η通道型misFET Qn3。 利用此方式’因從氧化矽膜5〇之除去至W膜58之堆積的步 驟都是在處理裝置100内連續實施，故可抑制基板1及閘極 -18- 200301957 (14) 發日腳月賴 絕緣膜6 0之界面形成非期望之自然氧化膜，同時可抑制異 物附著之不良。 以上，係本發明者以實施形態來具體說明本發明，然而， 本發明並非限定為前述實施形態，只要在未背離其要旨之 範圍内可以實施各種變更。 在前述之實施形態的說明中，構成内部電路之MISFET的 閘極絕緣膜係由高介電質膜所形成，而構成I/O電路之 Μ I SFET的閘極絕緣膜則係由氧化矽膜（或氧氮化矽膜）及高 介電質膜的積層膜所形成，然而，本發明並未限定為此形 態，亦可廣泛應用於如下之處理，例如，以高介電質膜形 成部分MISFET之閘極絕緣膜、以及以氧化矽膜（或氧氮化 膜）及高介電質膜之積層膜形成其他之一部分之MISFET的 閘極絕緣膜。 又，本發明亦可利用整體為惰性氣體環境之無塵室來取 代前述實施形態之處理裝置100。此時，搬運系、裝載部/ 卸載部皆為惰性氣體環境下。 本專利申請之發明可獲得的效果，簡單地針對其具代表 性者說明如下。 以高介電質膜形成閘極絕緣膜之一部分，並以氧化矽膜 形成其他之一部分的過程中，因為可防入非期望之異物混 入半導體基板及閘極絕緣膜之界面，且可抑制非期望之自 然氧化膜的形成，故可抑制隧道漏電電流並同時確保 MISFET之驅動能力。 【圖式簡單說明】 -19- 200301957 (15) 發明說明顚 圖1係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖2係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖3係本發明一實施形態之MISFET製造上所使用之處理 裝置的概略圖。 圖4係處理裝置之蝕刻室的概略圖。 圖5係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖6係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖7係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖8係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖9係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖1 0係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖1 1係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖12係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖13係本發明一實施形態之MISFET製造方法的半導體基 -20- 200301957 (16) 發明說明^^[ 板重要部位剖面圖。 圖14係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖15係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖16係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖17係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖18係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖19係本發明一實施形態之MISFET製造方法的半導體基 板重要部位剖面圖。 圖20係本發明另一實施形態之MISFET製造方法的半導體 基板重要部位剖面圖。 圖21係本發明另一實施形態之MISFET製造方法的半導體 基板重要部位剖面圖。 圖22係本發明另一實施形態之MISFET製造方法的半導體 基板重要部位剖面圖。 圖23係本發明另一實施形態之MISFET製造方法的半導體 基板重要部位剖面圖。 圖24係本發明另一實施形態之MISFET製造方法的半導體 基板重要部位剖面圖。 圖25係本發明另一實施形態之MISFET製造方法的半導體 -21 - 200301957 (17) 發明說明類 基板重要部位剖面圖。 圖26係本發明另一實施形態之MISFET製造方法的半導體 基板重要部位剖面圖。 圖27係本發明另一實施形態之MISFET製造方法的半導體 基板重要部位剖面圖。 圖28係本發明另一實施形態之MISFET製造方法的半導體 基板重要部位剖面圖。 圖29係本發明另一實施形態之MISFET製造方法的半導體 基板重要部位剖面圖。 圖式代表符號說明 1 半導體基板 2 元件分離溝 3 氧化矽膜 4 p型井 5 η型井 6 氧化矽膜 7 氧化矽膜 8 氧氮化矽膜 9 高介電質膜 9a 薄閘極絕緣膜 9 b 厚閘極絕緣膜 1 On η型多晶矽膜 1 0 ρ ρ型多晶石夕膜 1 1 η、1 1 ρ 閘極 -22- 200301957 (18) 發卿牖真: 12 γΓ型半導體區域 13 Ρ-型半導體區域 14 側壁隔件 16 η +型半導體區域（源極 、汲極） 17 ρ +型半導體區域（源極 、汲極） 18a 鈷膜 18 鈷矽化物層 19 氮化矽膜 20 氧化矽膜 21 接觸孔 22 〜28 鎢配線 40、41 、4 2光阻皞 50 氧化矽膜 51 虛擬閘極 52 rT型半導體區域 53 側壁隔件 54 η+型半導體區域（源極 、汲極） 55 1化碎膜 56 氧化矽膜 57 高介電質膜 58 W膜 59 閘極 60 閘極絕緣膜 100 處理裝置 -23- 200301957 (19) 發明說明驅 101 蝕刻室 102 氧化處理室 103 氮化處理室 104 曝光處理室 105 成膜處理室 106 裝載機 107 卸載機 201 載置台 2 0 2 腔室 2 03 電漿產生部
QL、Qn2、Qn3 η通道型 MISFET
Qpi、Qp2 p通道型 MISFET -24-

Claims (1)

  1. 200301957 拾、申請專利範圍 1. 一種半導體積體電路裝置之製造方法，其特徵為具有： (a) 步驟，準備主面具有第1區域及第2區域之矽基 板； (b) 步驟，藉除去在前述矽基板主面上形成之含自然 氧化膜在内的薄膜，使前述矽基板主面之矽層外 露； (c) 步驟，在前述（b)步驟後，在前述矽層上形成相 對電容率小於氮化矽膜之第1絕緣膜； ; (d)步驟，保留前述第1區域之前述第1絕緣膜，選擇 性的除去前述第2區域之前述第1絕緣膜，使前述 第2區域之前述石夕層外露； (e) 步驟，在前述（d)步驟後，在前述第1區域之前述 第1絕緣膜上、及前述第2區域之前述矽層上形成 相對電容率大於氮化矽膜之第2絕緣膜； (f) 步驟，在前述第2絕緣膜上形成第1導體層；以及 (g) 步驟，藉前述第1導體層之圖案化，在前述第1 區域之前述苐2絕緣膜上’形成由前述第1導體層 構成之第1 MISFET的閘極，在前述第2區域之前 述第2絕緣膜上，形成由前述第1導體層構成之第 2 MISFET的閘極；且， 至少從前述（b)步驟至前述（e)步驟為止，係在前述矽 基板不會曝露於大氣之狀態下連續實施。 2. 如申請專利範圍第1項之半導體積體電路裝置製造方法 200301957 串請專興範圍願 ，其中 前述（b)步驟中除去含前述自然氧化膜在内之薄膜的 手段，係利用電漿之乾蝕刻。 3. 如申請專利範圍第1項之半導體積體電路裝置製造方 法，其中 前述第1絕緣膜係以氧化矽為主要成分之絕緣膜。 4. 如申請專利範圍第1項之半導體積體電路裝置製造方 法，其中 前述（c)步驟及（d)步驟之間，更含有在含氮環境下實 施前述矽基板之熱處理的第1熱處理步驟，且至少從前 述（b)步驟至前述（e)步驟為止，係在前述矽基板不會曝 露於大氣之狀態下連續實施。 5. 如申請專利範圍第4項之半導體積體電路裝置製造方 法，其中 前述第1絕緣膜係以氧氮化矽為主要成分之絕緣膜。 6. 如申請專利範圍第1項之半導體積體電路裝置製造方 法，其中 前述第2絕緣膜之相對電容率為8.0以上。 7. 如申請專利範圍第1項之半導體積體電路裝置製造方 法，其中 至少從前述（b)步驟至前述（e)步驟為止，係在具有多 腔之同一裝置内連續實施。 8. 如申請專利範圍第1項之半導體積體電路裝置製造方 法，其中 200301957 申請靜細願' 從前述（b)步驟至前述（〇步驟為止，係在前述矽基板 不會曝露於大氣之狀態下連續實施。 9.如申請專利範圍第1項之半導體積體電路裝置製造方 法，其中 前述（e)步驟及（f)步驟之間，更含有實施前述矽基板 之熱處理的第2熱處理步驟，且至少從前述（b)步驟至前 述第2熱處理步驟為止，係在前述矽基板不會曝露於大 氣之狀態下連續實施。 10. —種半導體積體電路裝置之製造方法，其特徵為具有： (a)步驟，準備主面具有第1區域、第2區域、第3區 域步氧露 前 在 區去 4 除 第藉 及 ， &Λ· 、 觸 板 基 矽 之 域 膜 薄 的 内 在 膜 化 然外 自 層 含碎 之之 成面 形主 上板 面基 主碎 板述 基前 矽使 述 ’ 容 驟電 步對 驟膜第 步緣述 前小留 在率保 化 C 氮 述於 後 驟 步 膜 矽 相 成 形 上 層； 矽膜 述緣 前絕 在 1 ’ 第 之 第 述 除使 的 ， 性膜 擇緣 選絕 絕前述 之前 I^區域 ,#4 一 . 區 之第 4 域及第 區域及 2區域 豸3 及第3Γ 域述第 區前述 去前 述 ; 前 露在 外， 層驟 矽步 2 第 及 域 區 11 第 述 前 在 後 羯 步 區域之前述第1絕緣膜上、以及前述第3區域及第 4區域之前述矽層上形成相對電容率大於氮化矽 膜之第2絕緣膜； 200301957 申請麵範圍類,: (f) 步驟，在前述第1及第3區域之前述第2絕緣膜上 形成第1導體層，在前述第2及第4區域之前述第2 絕緣膜上形成第2導體層；以及 (g) 步驟，藉前述第1及第2導體層之圖案化，在前述 第1區域之前述第2絕緣膜上，形成由前述第1導 電型之前述第1導體層構成之第1 MISFET的閘 極，在前述第2區域之前述第2絕緣膜上，形成由 前述第2導電型之前述第2導體層構成之第2 MISFET的閘極，在前述第3區域之前述第2絕緣膜 上，形成由前述第1導電型之前述第1導體層構成 I 之第3MISFET的閘極，在前述第4區域之前述第2 絕緣膜上，形成由前述第2導電型之前述第2導體 層構成之第4 MISFET的閘極；且， 至少從前述（b)步驟至前述（e)步驟為止，係在前述 矽基板不會曝露於大氣之狀態下連續實施。 11. 如申請專利範圍第1〇項之半導體積體電路裝置製造方 法，其中 前述（b)步驟中除去含前述自然氧化膜在内之薄膜的 手段，係利用電漿之乾蝕刻。 12. 如申請專利範圍第10項之半導體積體電路裝置製造方 法，其中 前述第1絕緣膜係以氧化矽為主要成分之絕緣膜。 13. 如申請專利範圍第10項之半導體積體電路裝置製造方 法，其中 200301957 申請賴範圍願: 前述（C)步驟及（d)步驟之間，更含有在含氮環境下實 施前述矽基板之熱處理的第1熱處理步驟，且至少從前 述（b)步驟至前述（e)步驟為止，係在前述石夕基板不會曝 露於大氣之狀態下連續實施。 14. 如申請專利範圍第13項之半導體積體電路裝置製造方 法，其中 前述第1絕緣膜係以氧氮化矽為主要成分之絕緣膜。 15. 如申請專利範圍第10項之半導體積體電路裝置製造方 法，其中 前述第2絕緣膜之相對電容率為8.0以上。 i 16. 如申請專利範圍第10項之半導體積體電路裝置製造方 法，其中 至少從前述（b)步驟至前述（e)步驟為止，係在具有多 腔之同一裝置内連續實施。 17. 如申請專利範圍第10項之半導體積體電路裝置製造方 法，其中 從前述（b)步驟至前述（f)步驟為止，係在前述矽基板 不會曝露於大氣之狀態下連續實施。 18. 如申請專利範圍第10項之半導體積體電路裝置製造方 法，其中 前述（e)步驟及（f)步驟之間，更含有實施前述矽基板 之熱處理的第2熱處理步驟，且至少從前述（b)步驟至前 述第2熱處理步驟為止，係在前述矽基板不會曝露於大 氣之狀態下連續實施。 200301957 申請靜獅齡 19· 一種半導體積體電路裝置之製造方法，其特徵為具有丨 (a) 步驟，準備主面具有第1區域及第2區域之矽基 板； (b) 步驟，在前述梦基板表面形成相對電容率小於氣 化膜之第1絕緣膜； (c) 步驟，保留前述第1區域之前述第1絕緣膜，選擇 性的除去前述第2區域之前述第1絕緣膜，使前述 第2區域之前述矽基板表面外露； (d) 步驟，洗淨前述第2區域之前述矽基板表面； (e) 步驟’在前述（d)步驟後，在前述第1區域之前述 第1絕緣膜上、及前述第2區域之前述石夕基板上形 成相對電容率大於氮化矽膜之第2絕緣膜； (f) 步驟’在前述第2絕緣膜上形成第1導體層；以及 (g) 步驟，藉前述第1導體層之圖案化，在前述第i 區域之前述第2絕緣膜上，形成由前述第1導體層 構成之第1 MISFET的閘極，在前述第2區域之前 述第2絕緣膜上，形成由前述第1導體層構成之第 2 Μ I SFET的閘極；且， 至少從前述（d)步驟結束至前述（e)步驟開始之期 間，使前述矽基板處於惰性氣體環境下。 20. —種半導體積體電路裝置之製造方法，其特徵為具有： (a) 步驟，準備主面上具有由氧化矽膜形成之第1絕 緣膜的矽基板； (b) 步驟’除去前述石夕基板表面之前述第1絕緣膜； -6 - 200301957 (c) 步驟，洗淨前述矽基板表面； (d) 步驟，在前述矽基板上形成相對電容率大於氮化 矽膜之第2絕緣膜； (e) 步驟，在前述第2絕緣膜上形成第1導體層；以及 (f) 步驟，藉前述第1導體層之圖案化，形成由前述 第1導體層構成之第1 MISFET的閘極；且， 至少從前述（c)步驟結束至前述（d)步驟開始之期 間，使前述矽基板處於惰性氣體環境下。
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