KR970003459A - 반도체 소자의 비아홀의 형성방법 - Google Patents
반도체 소자의 비아홀의 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 금속 배선에서 비아홀 형성방법을 개시한다. 개시된 방법은 하부배선층이 형성되어 있는 반도체기판상의 제1절연막상에 금속 배선을 형성하고, 상기 금속 배선상에 제2절연막을 형성시킨 후, 상기 제2절연막을 선택적으로 식각하는 반도체 소자의 비아홀 형성 방법에 있어서, 상기 제1절연막상에 형성된 금속막에 소정의 마스크 패턴을 형성한 후, 이의 형태로 식각하여 상기 금속 배선을 형성하는 단계, 상기 금속 배선표면의 전면에 감광막을 도포하고 비아홀을 형성할 부위에만 감광막이 존재하도록 감광막패턴을 형성하는 단계, 상기 감광막패턴을 이용하여 비아홀을 형성할부위의 주변부를 식각하여 상기 금속 배선에 단차를 형성하는 단계, 상기 단차를 형성한 금속 배선표면상에 제2절연막을형성하는 단계 및 제2절연막 상부에 소정의 마스크 패턴을 형성한 후, 제2절연막을 식각하여 비아홀을 형성하는 단계들을순차적으로 포함하여, 비아홀의 바닥부에 언더 컷의 발생을 방지할 수 있으므로 소자의 신뢰성을 높일 수 있는 효과가 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (가) 내지 (라)는 본 발명의 일실시예에 따른 비아홀의 형성과정을 순서적으로 도시하는 요부단면도, 제3도 (가) 내지 (라)는 본 발명의 다른 실시예에 따른 비아홀의 형성과정을 순서적으로 도시하는 요부단면도.
Claims (10)
- 하부 배선층이 형성되어 있는 반도체 기판상의 제1절연막에 금속 배선을 형성하고, 상기 금속 배선상에 제2절연막을 형성시킨 후, 상기 제2절연막을 선택적으로 식각하는 반도체 소자의 비아홀 형성방법에 있어서, (가) 상기 제1절연막상에 형성된 금속막에 소정의 마스크 패턴을 형성한 후, 이의 형태로 식각하여 상기 금속 배선을 형성하는 단계, (나) 상기 마스크 패턴을 제거하는 단계, (다) 상기 금속 배선표면의 전면에 감광막을 도포하고 비아홀을 형성할 부위에만감광막이 존재하도로 감광막패턴을 형성하는 단계, (라) 상기 감광막패턴을 이용하여 비아홀을 형성할 부위의 주변부를식각하여 상기 금속 배선에 단차를 형성하는 단계, (마) 상기 단차를 형성한 금속 배선표면상에 제2절연막을 형성하는 단계, 및 (바) 제2절연막상부에 소정의 마스크 패턴을 형성한 후, 제2절연막을 식각하여 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제1항에 있어서, 단계 (가)에서, 금속막의 식각전에 금속막상에 반사 방지용 금속막을 형성하는 것을 추가로 포함하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제2항에 있어서, 상기 반사 방지용 금속막은 질화티타늄(TiN)인 것을 특징으로 하는 반도체 소자의 비아홀형성방법.
- 제1항 내지 제3항중 어느 한 항에 있어서, 단계 (가) 및 (라)에서의 식각방법은 건식식각을 하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제1항 내지 제3항중 어느 한 항에 있어서, 상기 반사 방지용 금속막이 식각에 의해 제거되도록 과도하게식각하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 하부 배선층이 형성되어 있는 반도체 기판상의 제1절연막에 금속 배선을 형성하고, 상기 금속 배선상에 제2절연막을 형성시킨 후, 상기 제2절연막을 선택적으로 식각하는 반도체 소자의 비아홀 형성방법에 있어서, (가) 상기 반도체 기판상의 제1절연막상에 형성된 금속막의 전면에 감광막을 도포하고 비아홀 부위에만 감광막이 존재하도록 감광막패턴을 형성하는 단계, (나) 상기 감광막 패턴을 이용하여 비아홀을 형성할 부위의 주변부를 식각하여 금속막에 단차를형성하는 단계, (다) 상기 감광막패턴을 제거하는 단계, (라) 상기 금속막상에 소정의 마스크 패턴을 형성한 후, 이의 형태로 식각하여 금속 배선을 형성하는 단계, (마) 상기 단차를 형성한 금속 배선상부에 제2절연막을 형성하는 단계, 및 (바) 제2절연막상부에 소정의 마스크 패턴을 형성한 후, 제2절연막을 식각하여 비아홀을 형성하는 단계를 포함하는 것을특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제6항에 있어서, 단계 (가)에서, 감광막 도포이전에 금속막상에 반사 방지용 금속막으 형성하는 것을 추가로 포함하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제7항에 있어서, 상기 반사 방지용 금속막은 질화티타늄(TiN)인 것을 특징으로 하는 반도체 소자의 비아홀형성방법.
- 제6항 내지 제8항중 어느 한 항에 있어서, 단계 (나) 및 (라)에서의 식각방법은 건식식각을 하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
- 제6항 내지 제8항중 어느 한 항에 있어서, 상기 제2절연막 식각공정 단계에서 상기 반사 방지용 금속막이식각에 의해 제거되도록 과도하게 식각하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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US6110816A (en) * | 1999-03-05 | 2000-08-29 | Taiwan Semiconductor Manufacturing Company | Method for improving bondability for deep-submicron integrated circuit package |
US6020261A (en) * | 1999-06-01 | 2000-02-01 | Motorola, Inc. | Process for forming high aspect ratio circuit features |
JP2002111185A (ja) * | 2000-10-03 | 2002-04-12 | Sony Chem Corp | バンプ付き配線回路基板及びその製造方法 |
GB0224689D0 (en) * | 2002-10-23 | 2002-12-04 | Simage Oy | Formation of contacts on semiconductor substrates |
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US20150368557A1 (en) * | 2014-06-23 | 2015-12-24 | Hyosan Lee | Metal etchant compositions and methods of fabricating a semiconductor device using the same |
DE202015106770U1 (de) | 2015-12-11 | 2016-01-12 | Ningbo J.T Trade Co., Limited | Stopfen für eine Ablaufgarnitur |
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Family Cites Families (15)
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US4954423A (en) * | 1985-08-06 | 1990-09-04 | Texas Instruments Incorporated | Planar metal interconnection for a VLSI device |
FR2590409B1 (fr) * | 1985-11-15 | 1987-12-11 | Commissariat Energie Atomique | Procede de fabrication d'un transistor en couches minces a grille auto-alignee par rapport au drain et a la source de celui-ci et transistor obtenu par le procede |
US5025303A (en) * | 1988-02-26 | 1991-06-18 | Texas Instruments Incorporated | Product of pillar alignment and formation process |
US4917759A (en) * | 1989-04-17 | 1990-04-17 | Motorola, Inc. | Method for forming self-aligned vias in multi-level metal integrated circuits |
JPH05152293A (ja) * | 1991-04-30 | 1993-06-18 | Sgs Thomson Microelectron Inc | 段差付き壁相互接続体及びゲートの製造方法 |
US5124780A (en) * | 1991-06-10 | 1992-06-23 | Micron Technology, Inc. | Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization |
JPH0541457A (ja) * | 1991-08-06 | 1993-02-19 | Nec Corp | 半導体装置の製造方法 |
JPH05166940A (ja) * | 1991-12-17 | 1993-07-02 | Oki Electric Ind Co Ltd | 半導体装置のコンタクトホールの形成方法 |
JPH06120218A (ja) * | 1992-10-02 | 1994-04-28 | Miyazaki Oki Electric Co Ltd | 半導体素子の金属配線 |
JPH06314687A (ja) * | 1993-04-30 | 1994-11-08 | Sony Corp | 多層配線構造の半導体装置およびその製造方法 |
WO1995002901A1 (en) * | 1993-07-15 | 1995-01-26 | Astarix, Inc. | Top level via structure for programming prefabricated multi-level interconnect |
KR0171060B1 (ko) * | 1993-12-28 | 1999-03-30 | 스기야마 카즈히코 | 반도체장치의 제조방법 |
US5449639A (en) * | 1994-10-24 | 1995-09-12 | Taiwan Semiconductor Manufacturing Company Ltd. | Disposable metal anti-reflection coating process used together with metal dry/wet etch |
TW290717B (en) * | 1994-10-28 | 1996-11-11 | Advanced Micro Devices Inc | Method to prevent formation of defects during multilayer interconnect processing |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102243674B1 (ko) * | 2019-10-28 | 2021-04-23 | 주식회사 루츠 | 세라믹칩 제조방법 |
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